KR20240065627A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 발광부 및 상기 발광부에 인접한 투과부를 포함하는 기판, 상기 발광부 상에 배치되고, 반도체패턴과 게이트를 각각 포함하는 복수개의 트랜지스터들, 상기 발광부 상에서 상기 반도체패턴 및 상기 게이트를 덮는 복수개의 무기 절연층들, 상기 발광부에 중첩하고, 상기 무기 절연층들 상에 배치되어 상기 트랜지스터들에 연결된 발광 소자를 포함하고, 상기 무기 절연층들은, 상기 발광부와 상기 투과부 사이의 경계에 인접한 상기 발광부 상에서 경사면들을 갖고, 상기 트랜지스터들은 상기 경계에 인접한 적어도 하나의 경계 트랜지스터를 포함하고, 상기 경계 트랜지스터의 게이트의 부분 및 상기 경계 트랜지스터의 반도체패턴은 상기 경사면들을 따라 경사지게 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 표시 화면을 통해 사용자에게 영상을 제공한다.
최근 표시 장치의 기술 발달과 함께 투명한 표시 장치 등 다양한 형태의 표시 장치가 개발되고 있다. 투명 표시 장치는 투명 표시 패널을 포함할 수 있다. 투명 표시 패널은 복수개의 화소들 및 복수개의 투과 영역들을 포함할 수 있다. 화소들에 의해 영상이 표시되고, 투과 영역들은 광을 투과시킬 수 있다. 투과 영역들의 광 투과율은 화소들의 광 투과율보다 높을 수 있다. 투과 영역들에 의해 표시 장치의 후면 상에 배치된 사물이 사용자에게 시인될 수 있다.
본 발명의 목적은 투과율이 개선된 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따른 표시 장치는, 발광부 및 상기 발광부에 인접한 투과부를 포함하는 기판, 상기 발광부 상에 배치되고, 반도체패턴과 게이트를 각각 포함하는 복수개의 트랜지스터들, 상기 발광부 상에서 상기 반도체패턴 및 상기 게이트를 덮는 복수개의 무기 절연층들, 상기 발광부에 중첩하고, 상기 무기 절연층들 상에 배치되어 상기 트랜지스터들에 연결된 발광 소자를 포함하고, 상기 무기 절연층들은, 상기 발광부와 상기 투과부 사이의 경계에 인접한 상기 발광부 상에서 경사면들을 갖고, 상기 트랜지스터들은 상기 경계에 인접한 적어도 하나의 경계 트랜지스터를 포함하고, 상기 경계 트랜지스터의 상기 게이트의 부분 및 상기 경계 트랜지스터의 상기 반도체패턴은 상기 경사면들을 따라 경사지게 배치될 수 있다.
본 발명의 실시 예에 따르면, 발광영역 및 투과영역의 경계에 인접한 경계 트랜지스터는 경사면들을 따라 경사지게 배치될 수 있다. 경계 트랜지스터들이 차지하는 면적은 수평으로 배치된 트랜지스터들의 면적보다 작아질 수 있다. 이에 따라, 트랜지스터들이 차지하는 면적이 줄어들어, 투과영역의 면적은 확장될 수 있다. 따라서, 투과영역의 투과율이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 표시 모듈의 개략적인 단면도이다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
도 4는 표시 패널의 평면도이다.
도 5는 제1 영역(AA1)을 확대한 평면도이다.
도 6은 도 5에 도시된 어느 한 화소의 등가 회로를 도시한 도면이다.
도 7은 도 5에 도시된 Ⅰ-Ⅰ'선의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 10은 도 4의 홀 영역의 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향으로 연장하는 장변들 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 및 다각형 등 다양한 형상들을 가질 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서 봤을 때"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 표시면(DS)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM)를 표시하고, 비표시 영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
도시하지 않았으나, 표시면(DS)은 표시 장치(DD)의 배면에 더 정의될 수 있다. 이 경우, 이미지(IM)는 표시 장치(DD)의 배면에서도 표시될 수 있다.
사용자는 표시면(DS)에 표시되는 이미지(IM)를 시인할 수 있을 뿐만 아니라 표시 장치(DD)의 후방에 위치한 사물 또는 이미지를 시인할 수 있다. 예시적으로, 도 1에 도시된 것처럼, 표시 장치(DD)의 후방에 위치한 사용자의 손(UH)이 시인될 수 있다.
표시 장치(DD)는 적어도 하나의 센서 영역(SN)을 포함할 수 있다 센서 영역(SN)은 표시 장치(DD)의 테두리에 인접할 수 있다. 센서 영역(SN)은 비표시 영역(NDA)에 인접한 표시 영역(DA)에 배치될 수 있다.
도시하지 않았으나, 외부광은 센서 영역(SN)을 통과하여, 센서 영역(SN) 아래에 배치된 센서에 제공될 수 있다. 예시적으로 센서는 근조도 센서일 수 있으나, 센서의 종류가 이에 한정되는 것은 아니고, 인접 센서 등 다른 종류의 센서일 수 있다. 센서는 복수개로 제공될 수 있다.
도 2는 표시 모듈의 개략적인 단면도이다.
도 2의 표시 모듈(DM)은 도 1에서 도시되지 않았지만, 도 1의 표시 장치(DD)에 포함될 수 있다.
도 2를 참조하면, 표시 모듈(DM)은 표시 패널(DP), 입력 센싱부(ISP), 반사 방지층(RPL), 및 윈도우(WIN)를 포함할 수 잇다.
표시 패널(DP)은 투명할 수 있다. 예시적으로, 도 2의 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 무기 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 센싱부(ISP)는 표시 패널(DP) 상에 배치될 수 있다. 입력 센싱부(ISP)는 정전 용량 방식으로 외부의 입력을 감지하기 위한 복수개의 센서부들(미 도시됨)을 포함할 수 있다. 입력 센싱부(ISP)는 표시 모듈(DM)의 제조 시, 표시 패널(DP) 상에 바로 제조될 수 있다. 그러나, 이에 한정되지 않고, 입력 센싱부(ISP)는 표시 패널(DP)과 별도의 패널로 제조되어, 접착층에 의해 표시 패널(DP)에 부착될 수 있다.
반사 방지층(RPL)은 입력 센싱부(ISP) 상에 배치될 수 있다. 반사 방지층(RPL)은 입력 센싱부(ISP) 상에 직접 형성되거나 접착층에 의해 입력 센싱부(ISP)에 결합될 수 있다. 반사 방지층(RPL)은 외광 반사 방지 필름으로 정의될 수 있다. 반사 방지층(RPL)은 표시 장치(DD) 위에서부터 표시 패널(DP)을 향해 입사되는 외부광의 반사율을 감소시킬 수 있다.
표시 패널(DP)을 향해 진행된 외부광이 표시 패널(DP)에서 반사하여 외부의 사용자에게 다시 제공될 경우, 거울과 같이, 사용자가 외부광을 시인할 수 있다. 이러한 현상을 방지하기 위해, 예시적으로, 반사 방지층(RPL)은 투명 표시 패널(DP)의 화소들과 동일한 색을 표시하는 복수개의 컬러 필터들을 포함할 수 있다.
컬러 필터들은 외부광을 화소들과 동일한 색으로 필터링할 수 있다. 이러한 경우, 외부광이 사용자에게 시인되지 않을 수 있다. 그러나, 이에 한정되지 않고, 반사 방지층(RPL)은 외부광의 반사율을 감소시키기 위한 편광 필름을 포함할 수 있다. 편광 필름은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다.
윈도우(WIN)는 반사 방지층(RPL) 상에 배치될 수 있다. 윈도우(WIN)는 반사 방지층(RPL) 상에 직접 형성되거나 접착층에 의해 반사 방지층(RPL)에 결합될 수 있다. 윈도우(WIN)는 외부의 스크래치 및 충격으로부터 투명 표시 패널(DP), 입력 센싱부(ISP), 및 반사 방지층(RPL)을 보호할 수 있다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 3에는 제2 방향(DR2)에서 바라본 표시 패널(DP)의 단면이 도시되었다.
도 3을 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 기판(SUB)은 글래스 또는 폴리 이미드(PI:polyimide)와 같은 가요성 플라스틱 물질을 포함할 수 있다. 표시 소자층(DP-OLED)은 표시 영역(DA) 상에 배치될 수 있다.
회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 복수개의 화소들이 배치될 수 있다. 화소들 각각은 회로 소자층(DP-CL)에 배치된 트랜지스터 및 표시 소자층(DP-OLED)에 배치되어 트랜지스터에 연결된 발광 소자를 포함할 수 있다. 화소의 구성은 도 7에서 상세히 설명될 것이다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 덮도록 회로 소자층(DP-CL) 상에 배치될 수 있다. 박막 봉지층(TFE)은 수분, 산소, 및 외부의 이물질로부터 화소들을 보호할 수 있다.
도 4는 표시 패널의 평면도이다.
도 4를 참조하면, 표시 패널(DP)은 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(light emission driver), 및 복수개의 패드들(PD)을 포함할 수 있다.
도 4를 참조하면, 표시 모듈(DM)은 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(light emission driver), 및 복수개의 패드들(PD)을 포함할 수 있다.
표시 패널(DP)은 표시 패널(DP)은 제1 방향(DR1)으로 연장하는 단변들 및 제2 방향(DR2)으로 연장하는 장변들을 갖는 직사각형 형상을 가질 수 있으나, 표시 패널(DP)의 형상이 이에 제한되는 것은 아니다. 표시 패널(DP)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
홀 영역(HA)은 표시 패널(DP)에 정의될 수 있다. 홀 영역(HA)은 투명할 수 있다. 홀 영역(HA)은 도 1의 센서 영역(SN)과 중첩할 수 있다. 도시하지 않았으나, 센서는 홀 영역(HA) 아래에 배치될 수 있다. 센서는 홀 영역(HA)을 관통한 광을 제공받을 수 있다. 센서 및 홀 영역(HA)은 도 10에서 상세히 설명될 것이다.
표시 패널(DP)은 복수개의 발광영역들(EAP), 복수개의 투과영역들(TAP), 복수개의 주사 라인들(SL1~SLm), 복수개의 데이터 라인들(DL1~DLn), 복수개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1,CSL2), 제1 및 제2 전원 라인들(PL1, PL2), 및 연결 라인들(CNL)을 포함할 수 있다. m 및 n은 자연수이다.
발광영역들(EAP) 및 투과영역들(TAP)은 표시 영역(DA)에 배치될 수 있다. 발광영역들(EAP) 및 투과영역들(TAP)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 발광영역들(EAP) 및 투과영역들(TAP)은 도 5에서 상세히 설명될 것이다.
주사 구동부(SDV) 및 발광 구동부(EDV)는 표시 패널(DP)의 장변들에 각각 인접한 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 표시 패널(DP)의 단변들 중 어느 하나의 단변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 평면상에서 봤을 때, 데이터 구동부(DDV)는 표시 패널(DP)의 하단에 인접할 수 있다.
주사 라인들(SL1~SLm)은 제1 방향(DR1)으로 연장되어 발광영역들(EA) 및 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 발광들(EA) 및 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광영역들(EA) 및 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장하여 비표시 영역(NDA)에 배치될 수 있다. 전원 라인(PL)은 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있으나, 이에 한정되지 않고, 전원 라인(PL)은 표시 영역(DA)과 주사 구동부(SDV) 사이에 배치될 수도 있다.
연결 라인들(CNL)은 제1 방향(DR1)으로 연장하고 제2 방향(DR2)으로 배열되어 전원 라인(PL) 및 발광영역들(EAP)에 연결될 수 있다. 구동 전압은 서로 연결된 전원 라인(PL) 및 연결 라인들(CNL)을 통해 발광영역들(EAP)에 인가될 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 표시 패널(DP)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 표시 패널(DP)의 하단을 향해 연장될 수 있다. 데이터 구동부(DDV)는 제1 제어 라인(CSL1) 및 제2 제어 라인(CSL2) 사이에 배치될 수 있다.
데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)를 통해 대응하는 패드들(PD)에 연결될 수 있다. 예를 들어, 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)가 데이터 라인들(DL1~DLn)에 각각 대응하는 패드들(PD)에 연결될 수 있다.
데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)는 데이터 라인들(DL1~DLn)에 대응하는 패드들(PD)에 연결될 수 있다.
도시하지 않았으나, 패드들(PD)에 인쇄 회로 기판이 연결되고, 인쇄 회로 기판 상에 타이밍 컨트롤러 및 전압 생성부가 배치될 수 있다. 타이밍 컨트롤러는 집적 회로 칩으로 제조되어 인쇄 회로 기판 상에 실장될 수 있다. 타이밍 컨트롤러 및 전압 생성부는 인쇄 회로 기판을 통해 패드들(PD)에 연결될 수 있다.
주사 제어 신호는 제1 제어 라인(CSL1)을 통해 주사 구동부(SDV)에 제공될 수 있다. 발광 제어 신호는 제2 제어 라인(CSL2)을 통해 발광 구동부(EDV)에 제공될 수 있다. 데이터 제어 신호는 데이터 구동부(DDV)에 제공될 수 있다. 타이밍 컨트롤러는 외부로부터 영상 신호들을 수신하고, 데이터 구동부(DDV)와의 인터페이스 사양에 맞도록 영상 신호들의 데이터 포맷을 변환하여 데이터 구동부(DDV)에 제공할 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 복수개의 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 발광영역들(EAP)에 인가될 수 있다. 주사 신호들은 순차적으로 발광영역들(EAP)에 인가될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 복수개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 발광영역들(EAP)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 복수개의 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 라인들(EL1~ELm)을 통해 발광영역들(EAP)에 인가될 수 있다.
발광영역들(EAP)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 발광영역들(EAP)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 발광영역들(EAP)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
도 5는 제1 영역(AA1)을 확대한 평면도이다.
예시적으로, 도 5에서는 하나의 발광영역(EAP) 및 하나의 투과영역(TAP)이 도시 되었다.
설명의 편의를 위해, 이하, 어느 하나의 발광영역(EAP) 및 투과영역(TAP)에 대해 설명될 것이다.
도 4 및 도 5를 참조하면, 표시 패널(DP) 발광영역(EAP)과 투과영역(TAP)을 포함할 수 있다. 서로 인접한 발광영역(EAP) 및 투과영역(TAP)은 제1 방향(DR1)으로 배열될 수 있다.
발광영역(EAP)에는 복수개의 화소들(PX)이 배치될 수 있다. 예시적으로, 발광영역(EAP)은 각각 한 개의 제1 발광 화소(PX-R), 제2 발광 화소(PX-G), 및 제3 발광 화소(PX-B)가 배치될 수 있다. 그러나, 이에 한정되지 않고, 화소들(PX) 각각은 복수개일 수 있다.
화소들(PX) 각각은 발광 소자(EP) 및 후술할 트랜지스터들(TR)을 포함할 수 있다. 제1 발광 화소(PX1)는 제1 발광 소자(EP1)를 포함할 수 있다. 제2 발광 화소(PX2)는 제2 발광 소자(EP2)를 포함할 수 있다. 제3 발광 화소(PX3)는 제3 발광 소자(EP3)를 포함할 수 있다. 제1 발광 소자(EP1)는 적색을 발광하고, 제2 발광 소자(EP2)는 녹색을 발광하고, 제3 발광 소자(EP3)는 청색을 발광할 수 있다. 발광 소자(EP) 및 트랜지스터들(TR)의 연결 관계는 도 6 및 도 7에서 상세히 설명될 것이다.
예시적으로, 제1, 제2, 및 제3 발광 소자들(EP1, EP2, EP3)는 제2 방향(DR2)으로 배열될 수 있다. 그러나 이에 한정되지 않고, 제1 방향(DR1) 또는 대각방향으로 배열될 수 있다.
예시적으로, 제1, 제2, 및 제3 발광 소자들(EP1, EP2, EP3)은 사각형 형상을 가질 수 있으나, 이에 한정되지 않고, 제1, 제2, 및 제3 발광 소자들(EP1, EP2, EP3)의 형상은 다른 형상을 가질 수 있다.
발광영역(EAP)은 발광 부분(LRE)과 비발광 부분(NLRE)을 포함할 수 있다. 발광 부분(LRE)은 발광영역(EAP) 중 발광 소자들(EP)이 배치된 부분으로 정의될 수 있다. 비발광 부분(NLRE)은 발광영역(EAP) 중 발광 소자들(EP1, EP2, EP3)이 배치되지 않은 영역으로 정의될 수 있다. 비발광 부분(NLRE)은 발광 부분(LRE)을 둘러쌀 수 있다.
투과영역(TAP)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 사각형 형상을 가질 수 있다. 예시적으로, 투과영역(TAP)의 제1 방향(DR1)으로의 길이는 발광영역(EAP)의 제1 방향(DR1)으로의 길이보다 클 수 있다. 투과영역(TAP)의 제2 방향(DR2)으로의 길이는 발광영역(EAP)의 제2 방향(DR2)으로의 길이와 동일할 수 있다. 투과영역(TAP)에는 발광 소자들(EP)이 배치되지 않을 수 있다. 투과영역(TAP)은 투명할 수 있다.
도 6은 도 5에 도시된 어느 한 화소의 등가 회로를 도시한 도면이다.
예시적으로, 도 6에는 i번째 주사 라인(SLi), i번째 발광 라인(ELi), 및 j번째 데이터 라인(DLj)에 연결된 화소(PXij)가 예시적으로 도시되었다. i 및 j는 자연수이다.
도 6를 참조하면, 화소(PXij)는 발광 소자(EP), 복수개의 트랜지스터들(T1~T7), 및 커패시터(CST)를 포함할 수 있다. 트랜지스터들(T1~T7) 및 커패시터(CST)는 발광 소자(EP)에 흐르는 전류량을 제어할 수 있다. 발광 소자(EP)는 제공받은 전류량에 따라 소정의 휘도를 갖는 광을 생성할 수 있다.
i번째 주사 라인(SLi)은 i번째 기입 주사 라인(GWi), i번째 보상 주사 라인(GCi), 및 i번째 초기화 주사 라인(GIi)을 포함할 수 있다. i번째 기입 주사 라인(GWi)은 i번째 기입 주사 신호(GWSi)를 수신하고, i번째 보상 주사 라인(GCi)은 i번째 보상 주사 신호(GCSi)를 수신하고, i번째 초기화 주사 라인(GIi)은 i번째 초기화 주사 신호(GISi)를 수신할 수 있다.
트랜지스터들(T1~T7)은 각각 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 이하, 도 5에서 편의상 소스 전극 및 드레인 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭된다. 또한, 게이트 전극은 제어 전극으로 지칭된다.
트랜지스터들(T1~T7)은 제1 내지 제7 트랜지스터들(T1~T7)을 포함할 수 있다. 제1, 제2, 제5, 제6, 및 제7 트랜지스터들(T1,T2,T5,T6,T7)은 PMOS 트랜지스터들을 포함할 수 있다. 제3 및 제4 트랜지스터들(T3,T4)은 NMOS 트랜지스터들을 포함할 수 있다.
발광 소자(EP-R)는 유기 발광 소자를 포함할 수 있다. 발광 소자(EP-R, EP-G, EP-B)는 애노드(AE) 및 캐소드(CE)를 포함할 수 있다. 애노드(AE)는 제6, 제1, 및 제5 트랜지스터들(T6,T1,T5)을 통해 제1 전압(ELVDD)을 수신할 수 있다. 캐소드(CE)는 제2 전압(ELVSS)을 수신할 수 있다. 제1 전압(ELVDD)은 전술한 제1 전원 라인(PL1)을 통해 화소(PXij)에 제공되고, 제2 전압(ELVSS)은 전술한 제2 전원 라인(PL2)을 통해 화소(PXij)에 제공될 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)와 제6 트랜지스터(T6) 사이에 접속될 수 있다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 통해 제1 전압(ELVDD)을 수신하는 제1 전극, 제6 트랜지스터(T6)를 통해 애노드(AE)에 접속된 제2 전극, 및 노드(ND)에 접속된 제어 전극을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)에 접속되고, 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 노드(ND)의 전압에 따라 발광 소자(EP)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)는 데이터 라인(DLj)에 접속된 제1 전극, 제1 트랜지스터(T1)의 제1 전극에 접속된 제2 전극, 및 i번째 기입 주사 라인(GWi)에 접속된 제어 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 i번째 기입 주사 라인(GWi)을 통해 인가받은 i번째 기입 주사 신호(GWSi)에 의해 턴-온되어 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다. 제2 트랜지스터(T2)는 데이터 라인(DLj)을 통해 인가받은 데이터 전압(VD)을 제1 트랜지스터(T1)의 제1 전극에 제공하는 스위칭 동작을 수행할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 노드(ND) 사이에 접속될 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극에 접속된 제1 전극, 노드(ND)에 접속된 제2 전극, 및 i번째 보상 주사 라인(GCi)에 접속된 제어 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 i번째 보상 주사 라인(GCi)을 통해 인가받은 i번째 보상 주사 신호(GCSi)에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킬 수 있다. 제3 트랜지스터(T3)가 턴-온될 때, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)는 노드(ND)에 접속될 수 있다. 제4 트랜지스터(T4)는 노드(ND)에 접속된 제1 전극, 제1 초기화 전압(VINT)을 수신하는 제2 전극, 및 i번째 초기화 주사 라인(GIi)에 접속된 제어 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 i번째 초기화 주사 라인(GIi)을 통해 인가받은 i번째 초기화 주사 신호(GISi)에 의해 턴-온되어 제1 초기화 전압(VINT)을 노드(ND)로 제공할 수 있다.
제5 트랜지스터(T5)는 제1 전압(ELVDD)을 수신하는 제1 전극, 제1 트랜지스터(T1)의 제1 전극에 접속된 제2 전극, 및 i번째 발광 라인(ELi)에 접속된 제어 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극에 접속된 제1 전극, 애노드(AE)에 접속된 제2 전극, 및 i번째 발광 라인(ELi)에 접속된 제어 전극을 포함할 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 i번째 발광 라인(ELi)을 통해 인가받은 i번째 발광 신호(ESi)에 의해 턴-온될 수 있다. 턴-온된 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 의해 제1 전압(ELVDD)이 발광 소자(EP)에 제공되어 발광 소자(EP)에 구동 전류가 흐를 수 있다. 따라서, 발광 소자(EP)가 발광할 수 있다.
제7 트랜지스터(T7)는 애노드(AE)에 접속된 제1 전극, 제2 초기화 전압(AINT)을 수신하는 제2 전극, 및 i-1번째 기입 주사 라인(GWi-1)에 접속된 제어 전극을 포함할 수 있다. i-1번째 기입 주사 라인(GWi-1)은 i번째 기입 주사 라인(GWi) 이전 단의 기입 주사 라인으로 정의될 수 있다. 제7 트랜지스터(T7)는 i-1번째 기입 주사 라인(GWi-1)을 통해 인가받은 i-1번째 기입 주사 신호(GWSi-1)에 의해 턴-온되어 제2 초기화 전압(AINT)을 애노드(AE)에 제공할 수 있다.
본 발명의 다른 실시 예에서, 제7 트랜지스터(T7)는 생략될 수 있다. 본 발명의 실시 예에서, 제2 초기화 전압(AINT)은 제1 초기화 전압(VINT)과 다른 레벨을 가질 수 있으나, 이에 한정되지 않고, 제1 초기화 전압(VINT)과 같은 레벨을 가질수도 있다.
커패시터(CST)는 제1 전압(ELVDD)을 수신하는 제1 전극 및 노드(ND)에 접속된 제2 전극을 포함할 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온될 때, 커패시터(CST)에 저장된 전압에 따라, 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
도 7은 도 5에 도시된 Ⅰ-Ⅰ'선의 단면도이다.
예시적으로, 도 7은 도 5에 도시된 어느 하나의 화소(PX)의 단면도이다.
예시적으로, 도 7은 도 6의 제3, 제4, 및 도 6 트랜지스터들(TR3, TR4, TR6)을 도시하였다.
도 7을 참조하면, 표시 패널(DP)은 베리어층(BRL), 버퍼층(BFL), 회로 소자층(DP-CL), 발광 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 발광부(NTA) 및 투과부(TA)를 포함할 수 있다. 투과부(TA)는 발광부(NTA)에 인접하여 배치될 수 있다. 투과부(TA)는 발광부(NTA)로부터 연장될 수 있다.
발광부(NTA)는 발광영역(EAP)과 중첩할 수 있다. 발광부(NTA)는 발광 부분(LRE) 및 비발광 부분(NLRE)과 중첩할 수 있다. 투과부(TA)는 투과영역(TAP)과 중첩할 수 있다.
기판(SUB)은 글래스 또는 폴리 이미드(PI:polyimide)와 같은 가요성 플라스틱 물질을 포함할 수 있다.
베리어층(BRL)은 발광부(NTA) 상에 배치될 수 있다. 베리어층(BRL)은 투과부(TA) 상에 배치되지 않을 수 있다. 베리어층(BRL)은 무기층일 수 있다. 베리어층(BRL)은 알루미늄 옥사이드, 티타늄 옥사이드. 실리콘 옥사이드 중 적어도 하나를 포함할 수 있다. 도시하지 않았으나, 베리어층(BRL)은 복수의 무기층들로 형성될 수 있다. 베리어층(BRL)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 기판(SUB) 상에서 경사면을 가질 수 있다. 경사면들은 베리어층(BRL)의 측면에 의해 정의될 수 있다.
버퍼층(BFL)은 베리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 발광부(NTA) 상에 배치될 수 있다. 버퍼층(BFL)은 투과부(TA) 상에 배치되지 않을 수 있다. 버퍼층(BFL)은 무기층일 수 있다. 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 도시하지 않았으나, 버퍼층(BFL)은 복수의 무기층들로 형성될 수 있다. 버퍼층(BFL)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 기판(SUB) 상에서 경사면을 가질 수 있다. 경사면은 버퍼층(BFL)의 측면에 의해 정의될 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(SMP1)이 배치될 수 있다. 제1 반도체 패턴(SMP1)은 발광부(NTA) 상에 배치될 수 있다. 제1 반도체 패턴(SMP1)은 투과부(TA) 상에 배치되지 않을 수 있다. 제6 트랜지스터(T6)는 실리콘 트랜지스터일 수 있다. 제1 반도체 패턴(SMP1)은 폴리 실리콘을 포함할 수 있다. 그러나, 이에 한정되지 않고, 제1 반도체 패턴(SMP1)은 비정질 실리콘을 포함할 수 있다.
제1 반도체 패턴(SMP1)은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 제1 반도체 패턴(SMP1)은 고 도핑 영역과 저 도핑 영역을 포함할 수 있다. 고 도핑 영역의 전도성은 저 도핑 영역보다 크고, 실질적으로 트랜지스터(TR)의 소스 전극 및 드레인 전극 역할을 할 수 있다. 저 도핑 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다.
제6 트랜지스터(T6)의 소스 전극(S6), 액티브(A6), 및 드레인 전극(D6) 은 제1 반도체 패턴(SMP1)로부터 형성될 수 있다. 액티브(A6)는 소스 전극(S6) 및 드레인 전극(D6) 사이에 배치될 수 있다.
제1 절연층(INS1)은 제1 반도체 패턴(SMP1) 및 버퍼층(BFL) 상에 배치될 수 있다. 제1 절연층(INS1)은 제1 반도체 패턴(SMP1)을 덮을 수 있다. 제1 절연층(INS1)은 발광부(NTA)에 중첩할 수 있다. 제1 절연층(INS1)은 투과부(TA)와 중첩하지 않을 수 있다. 제1 절연층(INS1)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다. 제1 절연층(INS1)은 버퍼층(BFL) 및 베리어층(BRL)의 측면들을 덮을 수 있다. 제1 절연층(INS1)은 무기 절연층일 수 있다. 제1 절연층(INS1)은 알루미늄 옥사이드, 티타늄 옥사이드. 실리콘 옥사이드 중 적어도 하나를 포함할 수 있다.
제6 트랜지스터(T6)의 게이트 전극(G6)은 제1 절연층(INS1) 상에 배치될 수 있다. 게이트 전극(G6)은 발광부(NTA) 상에 배치될 수 있다. 게이트 전극(G6)은 투과부(TA) 상에 배치되지 않을 수 있다. 도시하지 않았으나, 도 6의 제1, 제2, 제5, 및 제7 트랜지스터들(T1, T2, T5, T7) 각각의 소스 전극, 액티브, 드레인 전극, 및 게이트 전극의 구조는 실질적으로, 제6 트랜지스터(T6)와 동일할 수 있다.
제2 절연층(ISN2)은 게이트 전극(G6)을 덮도록 제1 절연층(INS1) 상에 배치될 수 있다. 제2 절연층(INS2)은 발광부(NTA)에 중첩할 수 있다. 제2 절연층(INS2)은 투과부(TA) 상으로 연장되어, 투과부(TA)와 중첩할 수 있다. 제2 절연층(INS2)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 기판(SUB) 상에서 경사면을 가질 수 있다. 제2 절연층(INS2)은 제1 절연층(INS1)의 경사면을 덮을 수 있다. 제2 절연층(INS2)은 무기 절연층일 수 있다. 제2 절연층(INS2)은 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제3 절연층(INS3)은 제2 절연층(INS2) 상에 배치될 수 있다. 제3 절연층(INS3)은 발광부(NTA)에 중첩할 수 있다. 제3 절연층(INS3)은 투과부(TA) 상으로 연장될 수 있다. 제3 절연층(INS3)은 투과부(TA)에 중첩할 수 있다. 제3 절연층(INS3)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다. 제3 절연층(INS3)은 제2 절연층(INS2)의 경사면을 덮을 수 있다. 제3 절연층(INS3)은 무기층일 수 있다. 제3 절연층(INS3)은 알루미늄 옥사이드, 티타늄 옥사이드. 실리콘 옥사이드 중 적어도 하나를 포함할 수 있다.
제3 절연층(INS3) 상에 제3 트랜지스터(T3)의 제2 반도체 패턴(SMP2)이 배치될 수 있다. 제3 트랜지스터(T3)는 제6 트랜지스터(T6)보다 높게 배치될 수 있다. 제2 반도체 패턴(SMP2)은 발광부(NTA) 상에 배치될 수 있다. 제2 반도체 패턴(SMP2)은 투과부(TA) 상에 배치되지 않을 수 있다.
제3 절연층(INS3) 상에 제4 트랜지스터(T4)의 제3 반도체 패턴(SMP3)이 배치될 수 있다. 제3 반도체 패턴(SMP3)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 기판(SUB) 상에 배치될 수 있다. 이하, 제4 트랜지스터(T4)는 경계 트랜지스터(BDT)로 정의될 수 있다.
경계 트랜지스터(BDT)의 제3 판도체 패턴(SMP3)은 발광부(NTA) 상에 배치될 수 있다. 제3 반도체 패턴(SMP3)은 투과부(TA) 상에 배치되지 않을 수 있다. 제3 반도체 패턴(SMP3)의 부분은 베리어층(BRL), 버퍼층(BFL), 및 제1 내지 제3 절연층(INS1-INS3)에 의해 정의된 경사면들을 따라 경사지게 배치될 수 있다.
제3 트랜지스터(T3)의 소스 전극(S3), 액티브(A3), 및 드레인 전극(D3)은 제2 반도체 패턴들(SMP2)로부터 형성될 수 있다. 액티브(A3)는 소스 전극(S3) 및 드레인 전극(D3) 사이에 배치될 수 있다.
경계 트랜지스터(BDT)의 소스 전극(S4), 액티브(A4), 및 드레인 전극(D4)은 제3 반도체 패턴들(SMP3)로부터 형성될 수 있다. 소스 전극(S4)은 드레인 전극(D4)보다 높게 배치될 수 있다. 소스 전극(S4) 및 드레인 전극(D4) 사이에 액티브(A4)가 경사면들을 따라 경사지게 배치될 수 있다.
제2 반도체 패턴(SMP2) 및 제3 반도체 패턴(SMP3)은 산화물 트랜지스터일 수 있다. 제3 트랜지스터(T3) 및 경계 트랜지스터(BDT)는 금속 산화물로 형성된 산화물 반도체를 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다.
제2 및 제3 반도체 패턴(SMP2, SMP3)은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 전도성이 크다. 환원 영역은 실질적으로 트랜지스터의 소스 전극 또는 드레인 전극의 역할을 할 수 있다. 비환원 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다.
제3 절연층(INS3) 상에 제2 및 제3 반도체 패턴들(SMP2, SMP3)을 덮도록 제4 절연층(INS4)이 배치될 수 있다. 제 4 절연층(INS4)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 포함할 수 있다. 제4 절연층(INS4)은 무기층일 수 있다. 제4 절연층(INS4)은 알루미늄 옥사이드, 티타늄 옥사이드. 실리콘 옥사이드 중 적어도 하나를 포함할 수 있다.
제4 절연층(INS4) 상에 제3 트랜지스터(T3) 및 경계 트랜지스터(BDT)의 게이트 전극(G3, G4)(또는 제어 전극)이 배치될 수 있다. 경계 트랜지스터(BDT)의 게이트 전극(G4)의 부분은 경사면들을 따라 경사지게 배치될 수 있다.
제5 절연층(INS5)은 제4 절연층(INS4) 상에 배치될 수 있다. 제5 절연층(INS5)은 투과부(TA) 상으로 연장될 수 있다. 제5 절연층(INS5)은 발광부(NTA) 및 투과부(TA) 상에 배치될 수 있다. 제5 절연층(INS4)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다. 제5 절연층(INS5)은 무기층일 수 있다. 제5 절연층(INS5)은 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제5 절연층(INS5)은 제3 트랜지스터(T3) 및 경계 트랜지스터(BDT)의 게이트 전극(G3, G4)을 덮을 수 있다. 이하, 제1 내지 제5 절연층(INS1~INS5)은 무기 절연층들로 정의될 수 있다.
제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4), 및 제5 절연층(INS5)은 기판(SUB)의 굴절률과 동일할 수 있다. 이에 따라, 투과부(TA)의 아래에서 입사된 외부 광이 기판(SUB), 및 제2 내지 제5 절연층(INS2~INS5)을 통과하더라도, 빛이 굴절되지 않을 수 있다. 따라서, 도 1에 도시된 것처럼, 표시 장치(DD)의 후방에 위치한 사물 또는 이미지가 보다 명확히 시인될 수 있다.
또한, 경계 트랜지스터(BDT)가 경사지게 배치됨으로써, 경계 트랜지스터(BDT)의 차지하는 면적은 평평하게 배치된 트랜지스터들의 차지하는 면적보다 작을 수 있다. 이에 따라, 투과부(TA)의 면적은 증가되어, 투과부(TA)를 통과하는 외부 광이 증가될 수 있다. 따라서, 투과부(TA)의 투과율이 개선될 수 있다.
제1 연결 전극들(CNE1)은 제5 절연층(INS5) 상에 배치될 수 있다. 제1 연결 전극들(CNE1) 중 제1 반도체 패턴(SMP1) 상에 배치된 제1 연결 전극(CNE1)은 무기 절연층들(INS1~INS5)에 정의된 제1 컨택홀(CH1)을 통해 드레인 전극(D6)에 연결될 수 있다. 제1 연결 전극들(CNE1) 중 제3 반도체 패턴(SMP1) 상에 배치된 제1 연결 전극들(CNE1) 각각은 제2 및 제3 컨택홀들(CH2, CH3) 중 대응하는 컨택홀(CH2, CH3)을 통해 소스 전극(S4) 및 드레인 전극(D4)에 연결될 수 있다.
제6 절연층(INS6)은 무기 절연층들(INS1~INS5) 상에 배치될 수 있다. 제6 절연층(INS6)은 제 5 절연층(INS5) 상에 배치될 수 있다. 제6 절연층(INS6)은 제1 연결 전극들(CNE1)을 덮을 수 있다. 제6 절연층(INS6)은 발광부(NTA)에 중첩할 수 있다. 제 6 절연층(INS6)은 투과부(TA) 상에 배치되지 않을 수 있다. 제6 절연층(INS6)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다. 제6 절연층(INS6)은 경계 트랜지스터(BDT)를 덮을 수 있다. 제 6 절연층(INS6)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제6 절연층(INS6) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(INS6)에 정의된 제4 컨택홀(CH4)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
연결전극(CNE)은 제6 트랜지스터(T6)에 연결될 수 있다. 도시하지 않았으나, 제1 내지 제7 트랜지스터들(T1~T7)은 서로 연결될 수 있다. 따라서, 연결 전극(CNE)은 제6 트랜지스터(T6)를 통해 제1 내지 제5, 및 제7 트랜지스터들(T1~T5, T7)에 연결될 수 있다.
제7 절연층(INS7)은 제6 절연층(INS6) 상에 배치될 수 있다. 제7 절연층(INS7)은 제2 연결 전극(CNE2)을 덮을 수 있다. 제7 절연층(INS7)은 발광부(NTA)에 중첩할 수 있다. 제7 절연층(INS7)은 투과부(TA) 상에 배치되지 않을 수 있다. 제7 절연층(INS7)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다. 이하, 제6 및 제7 절연층들(INS6, INS7)은 유기 절연층들로 정의될 수 있다.
발광 소자(EP)는 유기 절연층들(INS6, INS7) 상에 배치될 수 있다. 발광 소자(EP)는 제7 절연층(INS7) 상에 배치될 수 있다. 발광 소자(EP)는 발광부(NTA)와 중첩할 수 있다. 발광 소자(EP)는 제1 전극(AE), 제2 전극(CE), 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)을 포함할 수 있다. 제1 전극(AE)은 도 6에 도시된 애노드(AE)일 수 있으며, 제2 전극(CE)은 도 6에 도시된 캐소드(CE)일 수 있다.
제7 절연층(INS7) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제7 절연층(INS7)에 정의된 제5 컨택홀(CH5)을 통해 제2 연결 전극(CNE2)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(EP)는 제6 트랜지스터(T6)에 연결될 수 있다. 발광 소자(EP)는 제6 트랜지스터(T6)를 통해 제1 내지 제5, 및 제7 트랜지스터들(T1~T5, T7)에 연결될 수 있다. 제1 전극(AE)은 알루미늄(Al), 은(AG), 몰리브덴(MO) 혹은 티타늄(Ti)과 같은 광 반사 물질을 포함할 수 있다.
화소 정의막(PDL)은 발광부(NTA) 상에 배치될 수 있다. 화소 정의막(PDL)은 투과부(TA) 상에 배치되지 않을 수 있다. 화소 정의막(PDL)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다. 화소 정의막(PDL)의 경사면은 제6 및 제7 절연층(INS6, INS7)의 경사면들을 덮을 수 있다.
화소 정의막(PDL)은 제1 전극(AE) 및 제7 절연층(INS7) 상에 제1 전극(AE) 및 제5 절연층(INS5)의 소정의 부분을 노출시킬 수 있다. 화소 정의막(PDL)에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 상에 배치될 수 있다. 정공 제어층(HCL)은 발광 영역(LRE)과 비발광 영역(NLRE)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 및 제1 전극(AE) 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다.
전자 제어층(ECL)은 발광층(EML) 및 정공 제어층(HCL) 상에 배치될 수 있다. 전자 제어층(ECL)은 발광 부분(LRE)과 비발광 부분(NLRE)에 공통으로 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 제2 전극(CE)은 투명 도전층으로 형성된 구조일 수 있다. 예를 들어, 제2 전극(CE)은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)와 같은 투명 도전 물질을 포함할 수 있다.
박막 봉지층(TFE)은 발광부(NTA) 및 투과부(TA)와 중첩할 수 있다. 박막 봉지층(TFE)은 발광 소자(EP) 상에 배치될 수 있다. 박막 봉지층(TFE)은 제5 절연층(INS5) 상에 배치될 수 있다. 박막 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소들(PX)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소들(PX)을 보호할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 8의 기판(SUB), 베리어층(BRL), 버퍼층(BFL), 제3 트랜지스터(T3), 경계 트랜지스터(T4), 제1, 및 제2 절연층(INS1, INS2), 유기 절연층(INS6, INS7)및 발광 소자(EP)는 도 7의 기판(SUB), 베리어층(BRL), 버퍼층(BFL), 제3 트랜지스터(T3), 경계 트랜지스터(T4), 무기 절연층(INS1~INS5), 유기 절연층(INS6, INS7)및 발광 소자(EP)와 동일하므로 설명이 생략되거나 간략히 될것이다.
예시적으로, 도 8에는 제3, 제4 및 제6 트랜지스터들(T3, T4, T6)이 도시되었다. 또한, 앞서 언급하였듯이, 제4 트랜지스터(T4)는 경계 트랜지스터(BDT)로 정의될 수 있다.
도 8을 참조하면, 제1 반도체 패턴(SMP1), 제2 반도체 패턴(SMP2), 및 제3 반도체 패턴(SMP3)은 제3 절연체(INS3) 상에 배치될 수 있다. 제1, 제2, 및 제3 반도체 패턴들(SMP1, SMP2, SMP3)은 산화물 트랜지스터일 수 있다. 제1, 제2, 및 제3 반도체 패턴들(SMP1, SMP2, SMP3)은 금속 산화물로 형성된 산화물 반도체를 포함할 수 있다. 산화물 반도체는 결정질 또는 비정질 또는 비정질 산화물 반도체를 포함할 수 있다. 도시하지 않았으나, 도 6의 제1, 제2, 제5, 및 제7 트랜지스터들(T1, T2, T5, T7)도 산화물 트랜지스터일 수 있다.
제1, 제2, 및 제3 반도체 패턴들(SMP1, SMP2, SMP3)을 덮도록 제4 절연층(INS4)은 제3 절연체(INS3) 상에 배치될 수 있다. 제4 절연층(INS4)은 발광부(NTA) 상에 배치될 수 있다. 제4 절연층(INS4)은 투과부(TA) 상으로 연장될 수 있다. 제4 절연층(INS4)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다.
제4 절연층(INS4) 상에, 게이트 전극들(G3, G4, G6)이 배치될 수 있다. 게이트 전극들(G3, G4, G6) 각각은 제1, 제2, 및 제3 반도체 패턴들(SMP1, SMP2, SMP3) 중 대응하는 반도체 패턴 상에 배치될 수 있다. 제3 반도체 패턴(SMP3) 상에 배치된 게이트 전극(G4)의 부분은 경사면들을 따라 경사지게 배치될 수 있다.
게이트 전극들(G3, G4, G6)을 덮도록, 제5 절연층(INS5)은 제4 절연층(INS4) 상에 배치될 수 있다. 제5 절연층(INS5)은 발광부(NTA)에 중첩할 수 있다. 제5 절연층(INS5)은 투과부(TA) 상으로 연장될 수 있다. 제5 절연층(INS5)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(INS5) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제3 내지 제5 절연층(INS3~INS5)에 정의된 제1 컨택홀(CH1)을 통해 제6 트랜지스터의 드레인 전극(D6)에 연결될 수 있다.
이하, 도 8에 도시된 제1 연결 전극(CNE1) 및 제5 절연층(INS5) 상에 배치된 층들의 구조는 도 7의 제1 연결 전극(CNE1) 및 제5 절연층(INS5) 상에 배치된 층들의 구조와 동일하므로 설명이 생략될 것이다.
도 9는 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 9의 기판(SUB), 베리어층(BRL), 버퍼층(BFL), 제6 트랜지스터(T6), 제2 반도체 패턴(SMP2), 제3 반도체 패턴(SMP3), 무기 절연층(INS1~INS5), 유기 절연층(INS6, INS7) 및 발광 소자(EP)는 도 7의 기판(SUB), 베리어층(BRL), 버퍼층(BFL), 제3 트랜지스터(T3), 경계 트랜지스터(T4), 무기 절연층(INS1~INS5), 유기 절연층(INS6, INS7)및 발광 소자(EP)와 동일하므로 설명이 생략되거나 간략히 될것이다.
예시적으로, 제6 트랜지스터(T6)는 실리콘 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터일 수 있다.
도 9를 참조하면, 제3 트랜지스터(T3) 및 경계 트랜지스터들(BDT) 각각은 복수개의 게이트들(G3-1, G3-2, G4-1, G4-2)들을 포함할 수 있다. 하부 게이트들(G3-1, G4-1)은 제2 절연층(INS2) 상에 배치될 수 있다. 하부 게이트들(G3-1, G4-1)은 제3 트랜지스터(T3) 및 경계 트랜지스터(BDT)의 게이트들(G3-1, G3-2, G4-1, G4-2) 중 제2 및 제3 반도체 소자들(SMP2, SMP3)보다 아래에 배치된 게이트들로 정의될 수 있다. 제2 및 제3 반도체 패턴들(SMP2, SMP3)은 하부 게이트들(G3-1, G4-1)과 중첩할 수 있다.
경계 트랜지스터(BDT)의 하부 게이트(G4-1)는 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에 배치될 수 있다. 경계 트랜지스터(BDT)의 하부 게이트(G4-1)의 부분은 제2 절연체(INS2)의 경사면들을 따라 경사지게 배치될 수 있다.
하부 게이트들(G3-1, G4-1)을 덮도록, 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 투광부(TA) 상으로 연장될 수 있다. 제3 절연층(INS3)은 발광부(NTA) 및 투광부(TA)에 중첩할 수 있다. 제3 절연층(INS3)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다.
제2 및 제3 반도체 패턴들(SMP2, SMP3)은 제3 절연층(INS3) 상에 배치될 수 있다. 제4 절연층(INS4)은 제3 절연층(INS3) 및 제2 및 제3 반도체 패턴들(SMP2, SMP3) 상에 배치될 수 있다. 제3 반도체 패턴(SMP3) 부분은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(TA) 상에서 경사면들을 따라 경사지게 배치될 수 있다.
제4 절연층(INS4)은 제3 절연층(INS3) 상에 배치될 수 있다. 제4 절연층(INS4)은 제2 및 제3 반도체 패턴들(SMP2, SMP3)을 덮을 수 있다. 제4 절연층(INS4)은 발광부(NTA) 및 투광부(TA)에 중첩할 수 있다. 제4 절연층(INS4)은 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에서 경사면을 가질 수 있다.
상부 게이트들(G3-2, G4-2)은 제4 절연층(INS4) 상에 배치될 수 있다. 상부 게이트들(G3-2, G4-2)은 제3 트랜지스터(T3) 및 경계 트랜지스터(BDT)의 게이트들(G3-1, G3-2, G4-1, G4-2) 중 제2 및 제3 반도체 패턴들(SMP2, SMP3) 보다 상부에 배치된 게이트들로 정의될 수 있다.
경계 트랜지스터(BDT)의 상부 게이트(G4-2)는 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 발광부(NTA) 상에 배치될 수 있다. 경계 트랜지스터(BDT)의 상부 게이트(G4-2) 부분은 경사면들을 따라 경사지게 배치될 수 있다.
이하, 상부 게이트들(G3-2, G4-2) 및 제4 절연층(INS4) 상에 배치된 층들의 구조는 도 7의 게이트들(G3, G4) 상에 배치된 층들의 구조와 동일하므로 설명이 생략될 것이다.
도 10은 도 4의 홀 영역의 단면도이다.
예시적으로, 도 10은 홀 영역(HA)의 제2 방향(DR2)과 평행한 선의 단면도이다.
예시적으로, 도 10에는 제3 및 제4 트랜지스터들(T3, T4)이 도시되었다.
도 10의 기판(SUB), 베리어층(BRL), 버퍼층(BFL), 제2 및 제3 반도체 패턴들(SMP2, SMP3), 무기 절연층들(INS1~INS5), 발광 소자(EP), 제1 연결 전극들(CNE1), 및 박막 봉지층(TFE)은 도 7의 의 기판(SUB), 베리어층(BRL), 버퍼층(BFL), 제2 및 제3 반도체 패턴들(SMP2, SMP3), 무기 절연층들(INS1~INS5), 발광 소자(EP), 제1 연결 전극들(CNE1), 및 박막 봉지층(TFE)과 동일하므로 설명이 생략되거나 간략히 될 것이다.
도 10을 참조하면, 제6 절연층(INS6)은 제5 절연층(INS5) 상에 배치될 수 있다. 제6 절연층(INS6)은 제1 연결 전극들(CNE1)을 덮을 수 있다. 제6 절연층(INS6)은 발광부(NTA)에 중첩할 수 있다. 제6 절연층(INS6)은 투과부(TA) 상으로 연장되어, 투과부(TA)와 중첩할 수 있다. 제6 절연층(INS6)은 유기층일 수 있다.
제 7 절연층(INS7)은 제6 절연층(INS6) 상에 배치될 수 있다. 제7 절연층(INS7)은 발광부(NTA)에 중첩할 수 있다. 제7 절연층(INS7)은 투과부(TA) 상으로 연장되어, 투과부(TA)와 중첩할 수 있다. 제7 절연층(INS7)은 유기층일 수 있다.
제 7 절연층(INS7) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 발광부(NTA) 및 투과부(TA) 상에 배치될 수 있다. 화소 정의막(PDL)은 발광부(NTA)에 중첩할 수 있다. 화소 정의막(PDL)은 투과부(TA) 상으로 연장될 수 있다.
화소 정의막(PDL)에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
도시하지 않았으나, 투과부(TA) 아래에 센서가 배치될 수 있다. 예시적으로, 센서는 조도 센서 또는 인접센서 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않고, 다른 종류의 센서를 포함할 수 있다.
본 발명의 실시 예에 따라, 경계 트랜지스터(BDT)가 경사면들을 따라 경사지게 배치됨으로써, 경계 트랜지스터(BDT)가 차지하는 면적은 평평하게 배치된 트랜지스터가 차지하는 면적보다 줄어들 수 있다. 이에 따라, 투과부(TA)의 면적을 증가시킬 수 있고, 투과부(TA)를 통과하는 외부 광이 증가할 수 있다. 따라서, 기판(SUB) 아래에 배치된 센서에 입력되는 외부 광이 증가할 수 있다.
이상, 제 7 절연층(INS7) 상에 발광 소자(EP) 및 연결 전극들(CNE)의 구조는 도 7의 발광 소자(EP) 및 연결 전극들(CNE)의 구조와 동일하므로 설명이 생략될 것이다.
도 11은 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 11의 무기 절연층들(INS1~INS5), 제2 반도체 소자(SMP2), 및 제3 반도체 소자(SMP3)는 도 7의 기판(SUB), 무기 절연층들(INS1~INS5), 제2 반도체 소자(SMP2), 및 제3 반도체 소자(SMP3)와 동일하므로 설명이 간략히 되거나 생략될 것이다.
예시적으로, 도 11은 도 1의 표시면(DS)이 표시 장치(DD)의 배면에 더 정의되는 경우의 단면도이다.
예시적으로, 도 11의 발광부(NTA) 상에 배치된 발광 소자(EP)는 도 7의 발광 소자(EP)와 동일하므로 설명이 간략히 되거나 생략될 것이다.
예시적으로, 도 11에는 제3 트랜지스터(T3) 및 제 6 트랜지스터(T6')가 도시되었다. 또한 제3 및 제6 트랜지스터들(T3, T6')은 산화물 트랜지스터일 수 있다.
도 11을 참조하면, 제1 내지 제5 절연층(INS1~INS5)은 무기층일 수 있다. 제2 내지 제5 절연층(INS2~INS5)의 굴절률은 기판(SUB)의 굴절률과 동일할 수 있다.
제5 절연층(INS5) 상에 제1 연결 전극들(CNE1)이 배치될 수 있다. 제1 연결 전극들(CNE1) 각각은 제3 내지 제5 절연층들(INS3~INS5)에 정의된 제2 및 제3 컨택홀들(CH2, CH3)중 대응하는 컨택홀(CH2, CH3)을 통해 소스 전극(S6') 및 드레인 전극(D6')에 연결될 수 있다.
제5 절연층(INS5) 및 제1 연결 전극들(CNE1) 상에 제6 절연층(INS6)이 배치될 수 있다. 제6 절연층(INS6)은 발광부(NTA) 및 발광부(TA)에 중첩할 수 있다.
제6 절연층(INS6) 상에 제2 연결 전극(CNE2)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(INS6)에 정의된 제6 컨택홀(CH6)을 통해 제1 연결 전결 전극(CNE1)에 연결될 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극들(CNE1) 중 드레인 전극(D6')과 연결된 제1 연결 전극(CNE1)에 연결될 수 있다.
연결 전극들(CNE)은 제6 트랜지스터(T6')에 연결될 수 있다. 도시하지 않았으나, 발광부(TA) 상에 제1 내지 제5 및 제7 트랜지스터들(T1~T5, T7)이 배치될 수 있다. 제1 내지 제7 트랜지스터들(T1~T7)은 서로 연결될 수 있다. 따라서, 연결 전극들(CNE)은 제6 트랜지스터(T6')를 통해 제1 내지 제5 및 제7 트랜지스터들(T1~T5, T7)에 연결될 수 있다. 이하, 제6 트랜지스터(T6')는 더미 트랜지스터(T6')로 정의될 수 있다.
제7 절연층(INS7)은 제6 절연층(INS6) 상에 배치될 수 있다. 제7 절연층(INS7)은 제2 연결 전극(CNE2)을 덮을 수 있다. 제7 절연층(INS7)은 발광부(NTA) 및 투과부(TA)에 중첩할 수 있다.
발광부(NTA) 및 투과부(TA) 상에 발광 소자들(EP, EP')이 배치될 수 있다. 투과부(TA) 상에 더미 발광 소자(EP')가 배치될 수 있다. 발광부(NTA) 상에 배치된 발광 소자(EP)는 도 7에서 설명하였으므로, 이하 투과부(TA) 상에 배치된 더미 발광 소자(EP')에 대해 설명될 것이다.
더미 발광 소자(EP')는 제1 전극(AE'), 제2 전극(CE'), 정공 제어층(HCL'), 전자 제어층(ECL'), 및 발광층(EML')을 포함할 수 있다. 제1 전극(AE')은 도 6에 도시된 애노드(AE)일 수 있으며, 제2 전극(CE')은 도 6에 도시된 캐소드(CE)일 수 있다.
제7 절연층(INS7) 상에 제1 전극(AE')이 배치될 수 있다. 제1 전극(AE')은 제7 절연층(INS7)에 정의된 제7 컨택홀(CH7)을 통해 제2 연결 전극(CNE2)에 전기적으로 연결될 수 있다. 이에 따라, 더미 발광 소자(EP')는 투과부(TA) 상에 배치된 더미 트랜지스터(T6')에 연결될 수 있다. 더미 발광 소자(EP')는 더미 트랜지스터들(T6')을 통해 제1 내지 제5 및 제7 트랜지스터들(T1~T5, T7)에 연결될 수 있다. 제1 전극(AE')은 투명 도전층으로 형성된 구조일 수 있다. 예를 들어, 제1 전극(CE1')은 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)와 같은 투명 도전 물질을 포함할 수 있다.
화소 정의막(PDL)은 발광부(NTA) 및 투과부(TA) 상에 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(AE') 및 제7 절연층(INS7) 상에 제1 전극(AE')의 소정의 부분을 노출시키기 위한 개구부(PX_OP')가 정의될 수 있다.
정공 제어층(HCL')은 제1 전극(AE') 상에 배치될 수 있다. 정공 제어층(HCL')은 발광 영역(LRE)과 비발광 영역(NLRE)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML')은 정공 제어층(HCL') 및 제1 전극(AE') 상에 배치될 수 있다. 발광층(EML')은 개구부(PX_OP')에 대응하는 영역에 배치될 수 있다. 발광층(EML')은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML')은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다.
전자 제어층(ECL')은 발광층(EML') 및 정공 제어층(HCL') 상에 배치될 수 있다. 전자 제어층(ECL')은 발광 영역(LRE)과 비발광 영역(NLRE)에 공통으로 배치될 수 있다. 전자 제어층(ECL')은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE')은 전자 제어층(ECL') 상에 배치될 수 있다. 제2 전극(CE')은 화소들(PX)에 공통으로 배치될 수 있다. 제2 전극(CE')은 알루미늄(Al), 은(AG), 몰리브덴(MO) 혹은 티타늄(Ti)과 같은 광 반사 물질을 포함할 수 있다.
투과부(TA) 상에 배치된 더미 발광 소자(EP')는 발광부(NTA) 상에 배치된 발광 소자(EP)와 제3 방향(DR3)으로 서로 반대되는 방향으로 빛을 방출할 수 있다. 발광부(NTA) 및 투과부(TA) 사이의 경계에 인접한 기판(SUB) 상에서, 더미 트랜지스터(T6')가 경사면들을 따라 경사지게 배치됨으로써, 투과부(TA) 상에 배치된 더미 발광 소자(EP')의 발광 영역(LRE')이 넓어질 수 있다. 이에 따라, 투과율이 증가될 수 있다.
박막 봉지층(TFE)은 발광 소자들(EP, EP') 상에 배치될 수 있다. 박막 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소들(PX)을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소들(PX)을 보호할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
TAP: 투과영역 EAP: 발광영역
EP1, EP2, EP3: 제1, 제2, 및 제3 발광 소자
NTA: 발광부 TA: 투과부 LRE: 발광 부분 NLRE: 비발광 부분
BDT: 경계 트랜지스터 BRL: 베리어층
BFL: 버퍼층 INS1~IN7: 제1 내지 제7 절연층

Claims (20)

  1. 발광부 및 상기 발광부에 인접한 투과부를 포함하는 기판;
    상기 발광부 상에 배치되고, 반도체패턴과 게이트를 각각 포함하는 복수개의 트랜지스터들;
    상기 발광부 상에서 상기 반도체패턴 및 상기 게이트를 덮는 복수개의 무기 절연층들; 및
    상기 발광부에 중첩하고, 상기 무기 절연층들 상에 배치되어 상기 트랜지스터들에 연결된 발광 소자를 포함하고,
    상기 무기 절연층들은, 상기 발광부와 상기 투과부 사이의 경계에 인접한 상기 발광부 상에서 경사면들을 갖고,
    상기 트랜지스터들은 상기 경계에 인접한 적어도 하나의 경계 트랜지스터를 포함하고, 상기 경계 트랜지스터의 상기 게이트의 부분 및 상기 경계 트랜지스터의 상기 반도체패턴의 부분은 상기 경사면들을 따라 경사지게 배치되는 표시 장치.
  2. 제 1 항에 있어서,
    상기 무기 절연층들 중 적어도 하나는 상기 기판과 같은 굴절률을 갖는 표시 장치.
  3. 제 1 항에 있어서,
    상기 투과부 상에는 상기 트랜지스터들이 배치되지 않는 표시 장치.
  4. 제 1 항에 있어서,
    상기 무기 절연층들 아래에 배치되고, 상기 투과부 상에 배치되지 않는 버퍼층을 더 포함하고,
    상기 경사면들은 상기 경계에 인접한 상기 버퍼층의 측면에 의해 정의되는 표시 장치.
  5. 제 4 항에 있어서,
    상기 버퍼층과 상기 발광부 사이에 배치되고, 상기 투과부 상에 배치되지 않는 베리어층을 더 포함하고,
    상기 경사면들은 상기 경계에 인접한 상기 베리어층의 측면에 의해 정의되는 표시 장치.
  6. 제 5 항에 잇어서,
    상기 버퍼층 및 상기 베리어층은 무기 절연층을 포함하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 게이트는 상기 반도체패턴 상에 배치되고
    상기 트랜지스터들은, 실리콘 트랜지스터를 더 포함하고,
    상기 무기 절연층들은,
    상기 실리콘 트랜지스터의 반도체 패턴 상에 배치되고, 상기 경사면을 갖고, 상기 투과부 상에 배치되지 않는 제1 절연층;
    상기 제1 절연층 상에 배치된 상기 실리콘 트랜지스터의 게이트 상에 배치되고, 상기 경사면을 갖고, 상기 투과부 상으로 연장하는 제2 절연층; 및
    상기 제2 절연층 상에 배치되고, 상기 경사면을 갖고, 상기 투과부 상으로 연장하는 제3 절연층을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제2 및 제3 절연층들은 상기 기판과 같은 굴절률을 갖는 표시 장치.
  9. 제 8 항에 있어서,
    상기 트랜지스터들은, 산화물 트랜지스터를 더 포함하고,
    상기 무기 절연층들은,
    상기 제3 절연층 상에 배치된 상기 산화물 트랜지스터의 반도체 패턴 상에 배치되고, 상기 경사면을 갖고, 상기 투과부 상으로 연장하는 제4 절연층; 및
    상기 제4 절연층 상에 배치된 상기 산화물 트랜지스터의 게이트 상에 배치되고, 상기 경사면을 갖고, 상기 투과부 상으로 연장하는 제5 절연층을 더 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 경계 트랜지스터는 상기 산화물 트랜지스터를 포함하는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제4 및 제5 절연층들은 상기 기판과 같은 굴절률을 갖는 표시 장치.
  12. 제 1 항에 있어서,
    상기 발광부에 중첩하고, 상기 발광 소자와 상기 무기 절연층들 사이에 배치된 복수개의 유기 절연층들을 더 포함하고,
    상기 발광 소자는 상기 유기 절연층 상에 배치되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 유기 절연층들은 상기 경계 트랜지스터를 덮는 표시 장치.
  14. 제 12 항에 있어서,
    상기 유기 절연층들은 상기 투과부 상에 배치되지 않는 표시 장치.
  15. 제 12 항에 있어서,
    상기 유기 절연층들은 상기 투과부 상에 배치되는 표시 장치.
  16. 제 15 항에 있어서,
    상기 기판 아래에 배치되는 센서를 더 포함하고,
    상기 센서는 상기 투과부 및 상기 유기 절연층들과 중첩하는 표시 장치.
  17. 제 12 항에 있어서,
    상기 유기 절연층들 상에 배치되고, 개구부가 정의된 화소 정의막을 더 포함하고,
    상기 발광 소자는,
    상기 유기 절연층들 상에 배치되어 상기 트랜지스터에 연결되고, 상기 개구부에 의해 노출된 애노드;
    상기 개구부 내에서 상기 애노드 상에서 배치된 발광층; 및
    상기 발광층 상에 배치된 캐소드를 포함하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 화소 정의막은 상기 투과부에 배치되지 않고, 상기 경계에 인접한 상기 유기 절연층들의 측면들을 덮는 표시 장치.
  19. 제 17 항에 있어서,
    상기 유기 절연층들 및 상기 화소 정의막은 상기 투과부 상에 배치되는 표시 장치.
  20. 제 1 항에 있어서,
    상기 투과부 상에 배치된 더미 발광 소자; 및
    상기 무기 절연층들의 상기 경사면들 상에 배치되고, 상기 더미 발광 소자에 연결된 더미 트랜지스터를 더 포함하고,
    상기 발광 소자 및 상기 더미 발광 소자는 서로 반대하는 방향으로 광을 방출하는 표시 장치.
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