KR20210115084A - 표시 장치 - Google Patents

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KR20210115084A
KR20210115084A KR1020200029917A KR20200029917A KR20210115084A KR 20210115084 A KR20210115084 A KR 20210115084A KR 1020200029917 A KR1020200029917 A KR 1020200029917A KR 20200029917 A KR20200029917 A KR 20200029917A KR 20210115084 A KR20210115084 A KR 20210115084A
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light emitting
transistor
shielding
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홍정무
전상현
방경남
이성준
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삼성디스플레이 주식회사
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Abstract

표시 장치는 트랜지스터, 상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자, 상기 트랜지스터와 상기 발광 소자 사이에 배치되어 상기 트랜지스터를 상기 제1 전극에 연결하는 연결 전극, 상기 연결 전극과 동일층에 배치되고, 상기 발광 소자와 이격된 데이터 라인, 및 상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하여 상기 데이터 라인을 따라 연장하는 차폐 전극을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
일반적으로 사용자에게 영상을 제공하는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 생성된 영상을 표시 화면을 통해 사용자에게 제공한다.
표시 장치는 영상을 생성하는 표시 패널 및 표시 패널 상에 배치되어 외부 입력을 감지하기 위한 입력 감지부를 포함할 수 있다. 입력 감지부는 외부 입력을 감지하기 위한 복수 개의 감지 전극들을 포함한다.
표시 패널을 구동시키기 위한 제1 구동 신호들이 표시 패널에 제공되고, 감지부들을 구동시키기 위한 제2 구동 신호들이 감지부들에 제공될 때, 제1 구동 신호들과 제2 구동 신호들 사이의 신호 간섭으로 인해 표시 장치에 노이즈가 발생할 수 있다.
본 발명의 목적은 신호 간섭에 따른 노이즈를 감소시킬 수 있는 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따른 표시 장치는 트랜지스터, 상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자, 상기 트랜지스터와 상기 발광 소자 사이에 배치되어 상기 트랜지스터를 상기 제1 전극에 연결하는 연결 전극, 상기 연결 전극과 동일층에 배치되고, 상기 발광 소자와 이격된 데이터 라인, 및 상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하여 상기 데이터 라인을 따라 연장하는 차폐 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는 트랜지스터, 상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자, 상기 트랜지스터와 상기 발광 소자 사이에 배치되어 상기 트랜지스터를 상기 제1 전극에 연결하는 연결 전극, 상기 연결 전극과 동일층에 배치되고, 상기 발광 소자와 이격된 데이터 라인, 및 상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하는 차폐 전극을 포함할 수 있다. 상기 차폐 전극은 상기 제2 전극의 테두리로 연장하여 상기 제2 전극에 연결될 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는 투과 영역 및 상기 투과 영역 주변의 제1 화소를 포함하는 제1 표시 영역, 상기 제1 표시 영역 주변에 배치되어 제2 화소를 포함하는 제2 표시 영역, 상기 제1 및 제2 화소들에 연결된 복수 개의 데이터 라인들, 및 상기 데이터 라인들 상에 배치된 차폐 전극을 포함할 수 있다. 상기 제1 및 제2 화소들 각각은, 트랜지스터, 상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자, 및 상기 트랜지스터와 상기 발광 소자 사이에 배치되어 상기 트랜지스터를 상기 제1 전극에 연결하는 연결 전극을 포함할 수 있다. 상기 차폐 전극은 상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하고, 상기 평면상에서 봤을 때, 상기 제2 표시 영역에 배치된 상기 차폐 전극의 평면상의 면적은 상기 제1 표시 영역에 배치된 상기 차폐 전극의 평면상의 면적보다 클 수 있다.
본 발명의 실시 예에 따르면, 데이터 라인들과 감지부들 사이에 차폐 전극이 배치됨으로써, 신호 간섭에 따른 노이즈가 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치의 단면을 예시적으로 도시한 도면이다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
도 4는 도 3에 도시된 표시 패널의 평면도이다.
도 5는 도 4에 도시된 어느 한 화소의 등가 회로를 예시적으로 도시한 도면이다.
도 6은 도 5에 도시된 발광 소자에 대응하는 부분의 단면을 예시적으로 도시한 도면이다.
도 7은 도 2에 도시된 입력 감지부의 평면도이다.
도 8은 도 7에 도시된 제1 영역(AA1)의 확대도이다.
도 9는 도 8에 도시된 I-I'선의 단면도이다.
도 10은 도 7에 도시된 제2 영역(AA2)의 확대도이다.
도 11은 도 4에 도시된 표시 패널의 일부분의 평면도이다.
도 12는 도 11에 도시된 어느 하나의 발광 영역 및 발광 영역에 인접한 부분의 예시적인 단면도이다.
도 13은 본 발명의 다른 실시 예에 따른 표시 패널의 일부분의 평면도이다.
도 14는 도 13에 도시된 어느 하나의 발광 영역 및 발광 영역에 인접한 부분의 예시적인 단면도이다.
도 15는 본 발명의 다른 실시 예에 따른 표시 패널의 일부분의 평면도이다.
도 16은 도 15에 도시된 어느 하나의 발광 영역 및 발광 영역에 인접한 부분의 예시적인 단면도이다.
도 17은 본 발명의 다른 실시 예에 따른 표시 패널의 일부분의 평면도이다.
도 18은 본 발명의 다른 실시 예에 따른 표시 장치의 평면도이다.
도 19는 도 18에 도시된 제1 표시 영역의 일부를 도시한 도면이다.
도 20은 도 18에 도시된 제1 표시 영역의 일부 및 제2 표시 영역의 일부의 단면을 예시적으로 도시한 도면이다.
도 21은 도 20에 도시된 하나의 제1 화소와 하나의 제2 화소의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)으로 연장하는 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 또는 다각형 등 다양한 형상들을 가질 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서, 평면상에서 봤을 때의 의미는 제3 방향(DR3)에서 바라본 상태로 정의된다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치들에 사용될 수 있다. 또한, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션, 게임기, 스마트폰, 태블릿, 또는 카메라와 같은 중소형 전자 장치들에 사용될 수도 있다. 그러나, 이것들은 단지 예시적인 실시예로서 제시된 것이며, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기들에도 사용될 수 있다.
도 2는 도 1에 도시된 표시 장치의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 2에는 제1 방향(DR1)에서 바라본 표시 장치(DD)의 단면이 도시되었다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 입력 감지부(ISP), 반사 방지층(RPL), 윈도우(WIN), 패널 보호 필름(PPF), 및 제1 내지 제3 접착층들(AL1~AL3)을 포함할 수 있다. 표시 패널(DP)은 가요성 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 가요성 기판 상에 배치된 복수 개의 전자 소자들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 감지부(ISP)는 표시 패널(DP) 상에 배치될 수 있다. 입력 감지부(ISP)는 정전 용량 방식으로 외부의 입력을 감지하기 위한 복수 개의 센서부들(미 도시됨)을 포함할 수 있다. 입력 감지부(ISP)는 표시 패널(DP)의 제조 시, 표시 패널(DP) 상에 바로 제조될 수 있다. 그러나, 이에 한정되지 않고, 입력 감지부(ISP)는 표시 패널(DP)과는 별도의 패널로 제조되어, 접착층에 의해 표시 패널(DP)에 부착될 수도 있다.
반사 방지층(RPL)은 입력 감지부(ISP) 상에 배치될 수 있다. 반사 방지층(RPL)은 표시 장치(DD) 위에서부터 표시 패널(DP)을 향해 입사되는 외부광의 반사율을 감소시킬 수 있다. 예시적으로 반사 방지층(RPL)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다.
윈도우(WIN)는 반사 방지층(RPL) 상에 배치될 수 있다. 윈도우(WIN)는 외부의 스크래치 및 충격으로부터 표시 패널(DP), 입력 감지부(ISP), 및 반사 방지층(RPL)을 보호할 수 있다.
패널 보호 필름(PPF)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호 필름(PPF)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호 필름(PPF)은 폴리에틸렌테레프탈레이트(Polyethyleneterephthalte, PET)와 같은 가요성 플라스틱 물질을 포함할 수 있다.
제1 접착층(AL1)은 표시 패널(DP)과 패널 보호 필름(PPF) 사이에 배치될 수 있다. 제1 접착층(AL1)에 의해 표시 패널(DP)과 패널 보호 필름(PPF)이 서로 합착될 수 있다. 제2 접착층(AL2)은 반사 방지층(RPL)과 입력 감지부(ISP) 사이에 배치될 수 있다. 제2 접착층(AL2)에 의해 반사 방지층(RPL)과 입력 감지부(ISP)가 서로 합착될 수 있다. 제3 접착층(AL3)은 윈도우(WIN)와 반사 방지층(RPL) 사이에 배치될 수 있다. 제3 접착층(AL3)에 의해 윈도우(WIN)와 반사 방지층(RPL)이 서로 합착될 수 있다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 3에는 제1 방향(DR1)에서 바라본 표시 패널(DP)의 단면이 도시되었다.
도 3을 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 기판(SUB)은 폴리 이미드(PI:polyimide)와 같은 가요성 플라스틱 물질을 포함할 수 있다. 표시 소자층(DP-OLED)은 표시 영역(DA) 상에 배치될 수 있다.
회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 복수 개의 화소들이 배치될 수 있다. 화소들 각각은 회로 소자층(DP-CL)에 배치된 트랜지스터 및 표시 소자층(DP-OLED)에 배치되어 트랜지스터에 연결된 발광 소자를 포함할 수 있다. 화소의 구성은 이하 상세히 설명될 것이다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 덮도록 회로 소자층(DP-CL) 상에 배치될 수 있다. 박막 봉지층(TFE)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있다. 무기층들은 무기 물질을 포함하고, 수분/산소로부터 화소들을 보호할 수 있다. 유기층은 유기 물질을 포함하고, 먼지 입자와 같은 이물질로부터 화소들(PX)을 보호할 수 있다.
도 4는 도 3에 도시된 표시 패널의 평면도이다.
도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(emission driver), 인쇄 회로 기판(PCB), 타이밍 컨트롤러(T-CON), 및 감지 제어부(S-CON)를 포함할 수 있다. 표시 패널(DP)은 제1 방향(DR1)으로 연장하는 장변들 및 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다. 표시 패널(DP)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1,CSL2), 제1 및 제2 전원 라인들(PL1, PL2), 연결 라인들(CNL), 및 복수 개의 제1 패드들(PD1)을 포함할 수 있다. m 및 n은 자연수이다.
화소들(PX)은 표시 영역(DA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 표시 패널(DP)의 장변들에 각각 인접한 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 표시 패널(DP)의 단변들 중 어느 하나의 단변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 평면상에서 봤을 때, 데이터 구동부(DDV)는 표시 패널(DP)의 하단에 인접할 수 있다. 데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 표시 패널(DP) 상에 실장될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 화소들(PX) 및 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제2 방향(DR2)으로 연장되어 화소들(PX) 및 발광 구동부(EDV)에 연결될 수 있다.
제1 전원 라인(PL1)은 제1 방향(DR1)으로 연장하여 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 라인(PL1)은 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있으나, 이에 한정되지 않고, 제1 전원 라인(PL1)은 표시 영역(DA)과 주사 구동부(SDV) 사이에 배치될 수 있다.
연결 라인들(CNL)은 제2 방향(DR2)으로 연장하고 제1 방향(DR1)으로 배열될 수 있다. 연결 라인들(CNL)은 제1 전원 라인(PL1) 및 화소들(PX)에 연결될 수 있다. 제1 전압이 서로 연결된 제1 전원 라인(PL1) 및 연결 라인들(CNL)을 통해 화소들(PX)에 인가될 수 있다.
연결 라인들(CNL)은 제1 전원 라인(PL1)과 일체로 형성되어 제1 전원 라인(PL1)으로부터 연장될 수 있다. 그러나, 이에 한정되지 않고, 연결 라인들(CNL)은 제1 전원 라인(PL1)과 다른 층에 배치되고, 별도의 연결 전극들을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 연결 라인들(CNL)은 제1 전원 라인(PL1)으로 지칭될 수도 있다.
제2 전원 라인(PL2)은 비표시 영역(NDA)에 배치될 수 있다. 제2 전원 라인(PL2)은 표시 패널(DP)의 장변들 및 데이터 구동부(DDV)가 배치되지 않은 표시 패널(DP)의 다른 하나의 단변을 따라 연장할 수 있다. 제2 전원 라인(PL2)은 주사 구동부(SDV) 및 발광 구동부(EDV)보다 외곽에 배치될 수 있다. 도시하지 않았으나, 제2 전원 라인(PL2)은 표시 영역(DA)을 향해 연장되어 화소들(PX)에 연결될 수 있다. 제1 전압보다 낮은 레벨을 갖는 제2 전압이 제2 전원 라인(PL2)을 통해 화소들(PX)에 인가될 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 평면상에서 봤을 때, 표시 패널(DP)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 평면상에서 봤을 때, 표시 패널(DP)의 하단을 향해 연장될 수 있다. 데이터 구동부(DDV)는 제1 제어 라인(CSL1) 및 제2 제어 라인(CSL2) 사이에 배치될 수 있다.
제1 패드들(PD1)은 표시 패널(DP)의 하단에 인접한 표시 패널(DP) 상에 배치될 수 있다. 데이터 구동부(DDV), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 제1 패드들(PD1)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)는 데이터 라인들(DL1~DLn)에 대응하는 제1 패드들(PD1)에 연결될 수 있다.
인쇄 회로 기판(PCB)은 제1 패드들(PD1)에 연결될 수 있다. 타이밍 컨트롤러(T-CON) 및 감지 제어부(S-CON)는 집적 회로 칩으로 제조되어 인쇄 회로 기판(PCB) 상에 실장될 수 있다. 타이밍 컨트롤러(T-CON)는 인쇄 회로 기판(PCB)을 통해 데이터 구동부(DDV) 및 제1 및 제2 제어 라인들(CSL1,CSL2)에 연결된 제1 패드들(PD1)에 연결될 수 있다. 도시하지 않았으나, 제1 및 제2 전압들을 생성하기 위한 전압 생성부가 인쇄 회로 기판(PCB) 상에 배치되고, 제1 및 제2 전원 라인들(PL1,PL2)에 연결된 제1 패드들(PD1)에 연결될 수 있다.
타이밍 컨트롤러(T-CON)는 주사 제어 신호, 데이터 제어 신호, 및 발광 제어 신호를 생성할 수 있다. 주사 제어 신호는 제1 제어 라인(CSL1)을 통해 주사 구동부(SDV)에 제공될 수 있다. 발광 제어 신호는 제2 제어 라인(CSL2)을 통해 발광 구동부(EDV)에 제공될 수 있다. 데이터 제어 신호는 데이터 구동부(DDV)에 제공될 수 있다. 타이밍 컨트롤러(T-CON)는 영상 신호들을 데이터 구동부(DDV)에 제공할 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 복수 개의 주사 신호들을 생성하고, 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 복수 개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 복수 개의 발광 신호들을 생성하고, 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
감지 제어부(S-CON)는 인쇄 회로 기판(PCB)을 통해 이하 설명될 입력 감지부(ISP)의 제2 및 제3 패드들에 연결될 수 있다. 감지 제어부(S-CON)는 입력 감지부(ISP)를 구동시키기 위한 신호들을 입력 감지부(ISP)에 제공할 수 있다.
도 5는 도 4에 도시된 어느 한 화소의 등가 회로를 예시적으로 도시한 도면이다.
도 5를 참조하면, 화소(PX)는 발광 소자(OLED) 및 화소 회로(CC)를 포함할 수 있다. 화소 회로(CC)는 복수 개의 트랜지스터들(T1~T7) 및 커패시터(CAP)를 포함할 수 있다. 트랜지스터들(T1~T7)은 각각 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극) 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 이하, 예시적으로, 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전압(ELVDD)을 인가받고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드 전극에 접속될 수 있다. 발광 소자(OLED)의 캐소드는 제1 전압(ELVDD)보다 낮은 레벨을 갖는 제2 전압(ELVSS)을 인가받을 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 정의될 수 있다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 따라 발광 소자(OLED)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속되고, 제2 트랜지스터(T2)의 제어 전극은 i번째 주사 라인(SLi)에 접속될 수 있다. i 및 j는 자연수이다. 제2 트랜지스터(T2)는 i번째 주사 라인(SLi)을 통해 i번째 주사 신호(Si)를 제공받아 턴-온되어 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제어 전극 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 제어 전극은 i번째 주사 라인(SLi)에 접속될 수 있다. 제3 트랜지스터(T3)는 i번째 주사 라인(SLi)을 통해 i번째 주사 신호(Si)를 제공받아 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제어 전극을 전기적으로 접속시킬 수 있다. 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전원 생성부(미도시) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 제어 전극은 i-1번째 주사 라인(SLi-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사 라인(SLi-1)을 통해 i-1번째 주사 신호(Si-1)를 제공받아 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공할 수 있다.
제5 트랜지스터(T5)는 연결 라인(CNL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제1 전원 라인(PL1)은 연결 라인(CNL), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 및 제6 트랜지스터(T6)를 통해 발광 소자(OLED)에 연결될 수 있다. 제5 트랜지스터(T5)의 제어 전극은 i번째 발광 라인(ELi)에 접속될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(OLED)의 애노드전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 제어 전극은 i번째 발광 라인(ELi)에 접속될 수 있다.
제7 트랜지스터(T7)는 초기화 전원생성부(미도시)와 발광 소자(OLED)의 애노드 전극 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 제어 전극은 i+1번째 주사 라인(SLi+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사 라인(SLi+1)을 통해 i+1번째 주사 신호(Si+1)를 제공받아 턴-온되어 초기화 전압(Vint)을 발광 소자(OLED)의 애노드 전극으로 제공할 수 있다.
커패시터(CAP)는 연결 라인(CNL)과 노드(ND) 사이에 배치될 수 있다. 커패시터(CAP)는 데이터 전압을 저장할 수 있다. 커패시터(CAP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다. 제6 트랜지스터(T6)를 통해 발광 소자(OLED)에 전류가 제공되어 발광 소자(OLED)가 광을 생성할 수 있다.
도 6은 도 5에 도시된 발광 소자에 대응하는 부분의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 6에는 제1 트랜지스터(T1) 및 제6 트랜지스터(T6)의 단면이 도시되었다.
도 6을 참조하면, 발광 소자(OLED)는 제1 전극(AE), 제2 전극(CE), 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)을 포함할 수 있다. 제1 전극(AE)은 애노드 전극일 수 있으며, 제2 전극(CE)은 캐소드 전극일 수 있다.
제1 및 제6 트랜지스터들(T1,T6) 및 발광 소자(OLED)는 기판(SUB) 상에 배치될 수 있다. 표시 영역(DA)은 화소들(PX) 각각에 대응하는 발광 영역(PA) 및 발광 영역(PA) 주변의 비발광 영역(NPA)을 포함할 수 있다. 발광 소자(OLED)는 발광 영역(PA)에 배치될 수 있다.
기판(SUB) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기층일 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리 실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질 실리콘 또는 금속 산화물을 포함할 수도 있다. 반도체 패턴은 화소들(PX)의 발광 영역들(PA)에 특정한 규칙으로 배열될 수 있다.
도핑 여부에 따라 반도체 패턴의 전기적 성질이 달라질 수 있다. 반도체 패턴은 도핑 영역과 비-도핑 영역을 포함할 수 있다. 도핑 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 도핑 영역은 전도성이 비-도핑 영역보다 크고, 실질적으로 트랜지스터의 소스 및 드레인과 같은 전극 역할을 할 수 있다. 비-도핑 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 및 드레인(D1)과 제6 트랜지스터(T6)의 소스(S6), 액티브(A6), 및 드레인(D6)은 반도체 패턴으로부터 형성될 수 있다. 반도체 패턴 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1) 상에 제1 및 제6 트랜지스터들(T1,T6)의 게이트들(G1,G6)이 배치될 수 있다. 게이트들(G1,G6) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2) 상에 더미 전극(DME)이 배치될 수 있다. 더미 전극(DME) 상에 제3 절연층(INS3)이 배치될 수 있다.
제6 트랜지스터(T6)와 발광 소자(OLED) 사이에 연결 전극(CNE)이 배치될 수 있다. 연결 전극(CNE)은 제6 트랜지스터(T6)와 발광 소자(OLED)를 연결할 수 있다. 연결 전극(CNE)은 제1 연결 전극(CNE1) 및 제1 연결 전극(CNE1) 상에 배치된 제2 연결 전극(CNE2)을 포함할 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)과 제1 전극(AE) 사이에 배치될 수 있다. 제1 연결 전극(CNE1)은 제6 트랜지스터(T6)에 연결되고, 제2 연결 전극(CNE2)은 제1 전극(AE)에 연결될 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(INS3) 상에 배치되고, 제1 내지 제3 절연층들(INS1~INS3)에 정의된 제1 컨택홀(CH1)을 통해 드레인(D6)에 연결될 수 있다. 제4 절연층(INS4)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제4 절연층(INS4)상에 제5 절연층(INS5)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(INS5) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(INS5)에 정의된 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제2 연결 전극(CNE2) 상에 제6 절연층(INS6)이 배치될 수 있다. 버퍼층(BFL)부터 제6 절연층(INS6)까지의 층은 회로 소자층(DP-CL)으로 정의될 수 있다. 제1 절연층(INS1) 내지 제6 절연층(INS6)은 무기층 또는 유기층일 수 있다.
제6 절연층(INS6) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제6 절연층(INS6)에 정의된 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제1 전극(AE) 및 제6 절연층(INS6) 상에 제1 전극(AE)의 소정의 부분을 노출시키는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 제어층(HCL)은 발광 영역(PA)과 비발광 영역(NPA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다.
전자 제어층(ECL)은 발광층(EML) 및 정공 제어층(HCL) 상에 배치될 수 있다. 전자 제어층(ECL)은 발광 영역(PA)과 비발광 영역(NPA)에 공통으로 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 박막 봉지층(TFE)은 발광 소자(OLED) 상에 배치될 수 있다. 발광 소자(OLED)가 배치된 층은 표시 소자층(DP-OLED)으로 정의될 수 있다.
제1 전압(ELVDD)이 제1 전극(AE)에 인가되고, 제2 전압(ELVSS)이 제2 전극(CE)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)가 발광되어, 영상이 표시될 수 있다.
도 7은 도 2에 도시된 입력 감지부의 평면도이다.
도 7을 참조하면, 입력 감지부(ISP)는 복수 개의 감지 전극들(SE1,SE2), 복수 개의 배선들(SNL1,SNL2), 및 복수 개의 제2 및 제3 패드들(PD2,PD3)을 포함할 수 있다. 감지 전극들(SE1,SE2), 배선들(SNL1,SNL2), 및 제2 및 제3 패드들(PD2,PD3)은 박막 봉지층(TFE) 상에 배치될 수 있다.
입력 감지부(ISP)의 평면 영역은 활성 영역(AA) 및 활성 영역(AA) 주변의 비활성 영역(NAA)을 포함할 수 있다. 활성 영역(AA)은 표시 영역(DA)에 중첩하고, 비활성 영역(NAA)은 비표시 영역(NDA)에 중첩할 수 있다. 감지 전극들(SE1,SE2)은 활성 영역(AA)에 배치되고, 제2 및 제3 패드들(PD2,PD3)은 비활성 영역(NAA)에 배치될 수 있다.
배선들(SNL1,SNL2)은 감지 전극들(SE1,SE2)의 일단들에 연결되고, 비활성 영역(NAA)으로 연장하여 제2 및 제3 패드들(PD2,PD3)에 연결될 수 있다. 제2 및 제3 패드들(PD2,PD3)은 전술한 인쇄 회로 기판(PCB)에 연결될 수 있다. 전술한 감지 제어부(S-CON)는 인쇄 회로 기판(PCB)을 통해 제2 및 제3 패드들(PD2,PD3)에 연결될 수 있다.
감지 전극들(SE1,SE2)은 제1 방향(DR1)으로 연장하여 제2 방향(DR2)으로 배열된 복수 개의 제1 감지 전극들(SE1) 및 제2 방향(DR2)으로 연장하여 제1 방향(DR1)으로 배열된 복수 개의 제2 감지 전극들(SE2)을 포함할 수 있다. 제2 감지 전극들(SE2)은 제1 감지 전극들(SE1)과 서로 절연되어 교차하도록 연장할 수 있다.
배선들(SNL1,SNL2)은 제1 감지 전극들(SE1)에 연결된 복수 개의 제1 신호 배선들(SNL1) 및 제2 감지 전극들(SE2)에 연결된 복수 개의 제2 신호 배선들(SNL2)을 포함할 수 있다. 제1 신호 배선들(SNL1)은 제2 패드들(PD2)에 연결될 수 있다. 제2 신호 배선들(SNL2)은 제3 패드들(PD3)에 연결될 수 있다.
제1 감지 전극들(SE1)은 출력 감지 전극들로 정의되고, 제2 감지 전극들(SE2)은 입력 감지 전극들로 정의될 수 있다. 입력 감지부(ISP)는 상호 감지 모드로 구동될 수 있다. 예를 들어, 제2 신호 배선들(SL2)을 통해 제2 감지 전극들(SE2)에 구동 신호들이 인가되고, 제1 감지 전극들(SE1)으로부터 제1 신호 배선들(SL1)을 통해 센싱 신호들이 출력될 수 있다.
제1 감지 전극들(SE1) 각각은 제1 방향(DR1)으로 배열된 복수 개의 제1 감지부들(SP1) 및 제1 감지부들(SP1)을 연결하는 복수 개의 연결 패턴들(CP)을 포함할 수 있다. 연결 패턴들(CP) 각각은 제1 방향(DR1)으로 서로 인접한 2 개의 제1 감지부들(SP1) 사이에 배치되어 2 개의 제1 감지부들(SP1)을 연결할 수 있다.
제2 감지 전극들(SE2) 각각은 제2 방향(DR2)으로 배열된 복수 개의 제2 감지부들(SP2) 및 제2 감지부들(SP2)로부터 연장된 복수 개의 연장 패턴들(EP)을 포함할 수 있다. 연장 패턴들(EP) 각각은 제2 방향(DR2)으로 서로 인접한 2 개의 제2 감지부들(SP2) 사이에 배치되어 2 개의 제2 감지부들(SP2)로부터 연장될 수 있다.
제1 감지부들(SP1) 및 제2 감지부들(SP2)은 메쉬 형상을 가질 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)은 서로 중첩하지 않고 서로 이격되어, 서로 교호적으로 배치될 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)에 의해 정전 용량이 형성될 수 있다. 연장 패턴들(EP)은 연결 패턴들(CP)과 중첩하지 않을 수 있다.
제1 및 제2 감지부들(SP1,SP2) 및 연장 패턴들(EP)은 동일층에 배치될 수 있다. 연결 패턴들(CP)은 제1 및 제2 감지부들(SP1,SP2) 및 연장 패턴들(EP)과 다른 층에 배치될 수 있다.
도 8은 도 7에 도시된 제1 영역(AA1)의 확대도이다.
도 8을 참조하면, 제1 및 제2 감지부들(SP1,SP2) 각각은, 메쉬 형상을 갖기 위해, 제1 대각 방향(DDR1)으로 연장된 복수 개의 제1 가지부들(BP1) 및 제2 대각 방향(DDR2)으로 연장된 복수 개의 제2 가지부들(BP2)을 포함할 수 있다.
제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면상에서 제1 및 제2 방향들(DR1,DR2)과 교차하는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면상에서 제1 대각 방향(DDR1)에 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직하게 교차하고, 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)은 서로 수직하게 교차할 수 있다.
제1 및 제2 감지부들(SP1,SP2) 각각의 제1 가지부들(BP1)은 제1 및 제2 감지부들(SP1,SP2) 각각의 제2 가지부들(BP2)과 교차하고 서로 일체로 형성될 수 있다. 제1 가지부들(BP1) 및 제2 가지부들(BP2)에 의해 마름모 형상의 터치 개구부들(TOP)이 정의될 수 있다.
연결 패턴(CP)은 연장 패턴(EP)과 중첩하지 않도록 연장하여 제1 감지부들(SP1)을 연결할 수 있다. 연결 패턴(CP)은 복수 개의 컨택홀들(TC-CH)을 통해 제1 감지부들(SP1)에 연결될 수 있다. 연결 패턴(CP)은 제2 감지부들(SP2)에 중첩하는 영역들을 경유하여 제1 감지부들(SP1)을 향해 연장할 수 있다. 연결 패턴(CP)은 제1 도전 패턴으로 정의될 수 있다.
연장 패턴(EP)은 제1 감지부들(SP1) 사이에 배치되고 제2 감지부들(SP2)로부터 연장될 수 있다. 제2 감지부들(SP2)과 연장 패턴(EP)은 일체로 형성될 수 있다. 연장 패턴(EP)은 메쉬 형상을 가질 수 있다. 연장 패턴(EP), 제1 감지부들(SP1), 및 제2 감지부들(SP2)은 동일한 물질로 동시에 패터닝되어 형성될 수 있다. 동일층에 배치된 연장 패턴(EP), 제1 감지부들(SP1), 및 제2 감지부들(SP2)은 제2 도전 패턴으로 정의될 수 있다.
연결 패턴(CP)은 제1 연장부(EX1) 및 제1 연장부(EX1)와 대칭되는 형상을 갖는 제2 연장부(EX2)를 포함할 수 있다. 연장 패턴(EP)은 제1 연장부(EX1) 및 제2 연장부(EX2) 사이에 배치될 수 있다. 제1 연장부(EX1)는 제2 감지부들(SP2) 중 하나의 제2 감지부(SP2)에 중첩하는 영역을 경유하여 연장하고, 제1 감지부들(SP1)에 연결될 수 있다. 제2 연장부(EX2)는 제2 감지부들(SP2) 중 다른 하나의 제2 감지부(SP2)에 중첩하는 영역을 경유하여 연장하고, 제1 감지부들(SP1)에 연결될 수 있다.
이하, 제1 감지부들(SP1)은 상대적인 배치 위치에 따라 상부 제1 감지부(SP1) 및 하부 제1 감지부(SP1)로 정의된다. 또한, 제2 감지부들(SP2)은 상대적인 배치 위치에 따라 좌측 제2 감지부(SP2) 및 우측 제2 감지부(SP2)로 정의된다
제1 및 제2 연장부들(EX1,EX2)의 일측들에 인접한 제1 및 제2 연장부들(EX1,EX2)의 소정의 부분들은 복수 개의 컨택홀들(TC-CH)을 통해 하부 제1 감지부(SP1)에 연결될 수 있다. 제1 및 제2 연장부들(EX1,EX2)의 타측들에 인접한 제1 및 제2 연장부들(EX1,EX2)의 소정의 부분들은 복수 개의 컨택홀들(TC-CH)을 통해 상부 제1 감지부(SP1)에 연결될 수 있다. 컨택홀들(TC-CH)의 구조는 이하 도 9에 도시될 것이다.
제1 연장부(EX1)는 제1 대각 방향(DDR1)으로 연장된 제1 서브 연장부(EX1_1) 및 제2 서브 연장부(EX1_2), 제2 대각 방향(DDR2)으로 연장된 제3 서브 연장부(EX1_3) 및 제4 서브 연장부(EX1_4), 제2 대각 방향(DDR2)으로 연장된 제1 서브 도전 패턴(SCP1), 및 제1 대각 방향(DDR1)으로 연장된 제2 서브 도전 패턴(SCP2)을 포함할 수 있다.
제1 및 제2 서브 연장부들(EX1_1,EX1_2)의 일측들에 인접한 제1 및 제2 서브 연장부들(EX1_1,EX1_2)의 소정의 부분들은 복수 개의 컨택홀들(TC-CH)을 통해 하부 제1 감지부(SP1)에 연결될 수 있다. 제3 및 제4 서브 연장부들(EX1_3,EX1_4)의 일측들에 인접한 제3 및 제4 서브 연장부들(EX1_3,EX1_4)의 소정의 부분들은 복수 개의 컨택홀들(TC-CH)을 통해 상부 제1 감지부(SP1)에 연결될 수 있다.
제1 서브 연장부(EX1_1)의 타측은 제3 서브 연장부(EX1_3)의 타측으로부터 연장되고, 제2 서브 연장부(EX1_2)의 타측은 제4 서브 연장부(EX1_4)의 타측으로부터 연장될 수 있다. 제1 서브 도전 패턴(SCP1)은 제4 서브 연장부(EX1_4)의 타측에서 제2 대각 방향(DDR2)으로 연장되고, 제1 서브 연장부(EX1_1)로 연장될 수 있다. 제2 서브 도전 패턴(SCP2)은 제2 서브 연장부(EX1_2)의 타측에서 제1 대각 방향(DDR1)으로 연장되고, 제3 서브 연장부(EX1_3)로 연장될 수 있다.
제1 서브 연장부(EX1_1), 제2 서브 연장부(EX1_2), 제3 서브 연장부(EX1_3), 제4 서브 연장부(EX1_4), 제1 서브 도전 패턴(SCP1), 및 제2 서브 도전 패턴(SCP2)은 일체로 형성될 수 있다.
제1 및 제2 서브 연장부들(EX1_1,EX1_2)은 우측 제2 감지부(SP2)의 제2 가지부들(BP2) 중 하부 제1 감지부(SP1)에 인접한 소정의 개수의 제2 가지부들(BP2)과 교차하도록 연장될 수 있다. 제1 및 제2 서브 연장부들(EX1_1,EX1_2) 및 제2 서브 도전 패턴(SCP2)에 중첩하는 일부 영역에는 우측 제2 감지부(SP2)의 제1 가지부들(BP1)이 배치되지 않을 수 있다.
제3 및 제4 서브 연장부들(EX1_3,EX1_4)은 우측 제2 감지부(SP2)의 제1 가지부들(BP1) 중 상부 제1 감지부(SP1)에 인접한 소정의 개수의 제1 가지부들(BP1)과 교차하도록 연장될 수 있다. 제3 및 제4 서브 연장부들(EX1_3,EX1_4) 및 제1 서브 도전 패턴(SCP1)에 중첩하는 일부 영역에는 우측 제2 감지부(SP2)의 제2 가지부들(BP2)이 배치되지 않을 수 있다.
제2 연장부(EX2)는 제2 대각 방향(DDR2)으로 연장된 제5 서브 연장부(EX2_1) 및 제6 서브 연장부(EX2_2), 제1 대각 방향(DDR1)으로 연장된 제7 서브 연장부(EX2_3) 및 제8 서브 연장부(EX2_4), 제1 대각 방향(DDR1)으로 연장된 제3 서브 도전 패턴(SCP3), 및 제2 대각 방향(DDR2)으로 연장된 제4 서브 도전 패턴(SCP4)을 포함할 수 있다.
좌측 제2 감지부(SP2)는 우측 제2 감지부(SP2)와 대칭되는 구조를 갖고, 제2 연장부(EX2)는 제1 연장부(EX1)와 대칭되는 구조를 가질 수 있다. 따라서, 이하, 제5 내지 제8 서브 연장부들(EX2_1~EX2_4) 및 제3 및 제4 서브 도전 패턴들(SCP3,SCP4)에 대한 설명은 생략한다.
도 9는 도 8에 도시된 I-I'선의 단면도이다.
도 9를 참조하면, 박막 봉지층(TFE) 상에 절연층(IOL)이 배치될 수 있다. 절연층(IOL)은 무기층일 수 있다. 절연층(IOL) 상에 연결 패턴(CP)이 배치될 수 있다. 연결 패턴(CP) 및 절연층(IOL) 상에 제1 절연층(TC-IL1)이 배치될 수 있다. 제1 절연층(TC-IL1)은 무기층 또는 유기층일 수 있다. 제1 절연층(TC-IL1) 상에 제1 감지부들(SP1) 및 제2 감지부들(SP2)이 배치될 수 있다. 제2 감지부들(SP2)과 일체로 형성된 연장 패턴(EP) 역시 제1 절연층(TC-IL1) 상에 배치될 수 있다.
연결 패턴(CP)은 제1 절연층(TC-IL1)에 정의된 복수 개의 컨택홀들(TC-CH)을 통해 제1 감지부들(SP1)에 연결될 수 있다. 제1 감지부들(SP1) 및 제2 감지부들(SP2)을 덮도록 제1 절연층(TC-IL1) 상에 제2 절연층(TC-IL2)이 배치될 수 있다. 제2 절연층(TC-IL2)은 유기층일 수 있다.
도 10은 도 7에 도시된 제2 영역(AA2)의 확대도이다.
예시적으로, 도 10에는 제1 및 제2 감지부들(SP1,SP2)과 함께 발광 영역들(PA1,PA2,PA3)이 함께 도시되었다.
도 10을 참조하면, 도 6에 도시된 발광 영역(PA)은 발광 영역들(PA1,PA2,PA3) 중 어느 하나일 수 있다. 발광 영역들(PA1,PA2,PA3)은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배열될 수 있다. 제1 및 제2 가지부들(BP1,BP2)은 발광 영역들(PA1,PA2,PA3) 사이의 비발광 영역(NPA)에 중첩할 수 있다.
발광 영역들(PA1,PA2,PA3)은 적색을 표시하는 복수 개의 제1 발광 영역들(PA1), 녹색을 표시하는 복수 개의 제2 발광 영역들(PA2), 및 청색을 표시하는 복수 개의 제3 발광 영역들(PA3)을 포함할 수 있다. 제3 발광 영역들(PA3)은 제1 발광 영역들(PA1)보다 크고, 제1 발광 영역들(PA1)은 제2 발광 영역들(PA2)보다 클 수 있다.
발광 영역들(PA1,PA2,PA3)은 마름모 형상을 가질 수 있다. 터치 개구부들(TOP)은 발광 영역들(PA1,PA2,PA3)에 중첩할 수 있다. 터치 개구부들(TOP)은 발광 영역들(PA1,PA2,PA3)의 형상에 대응하는 마름모 형상을 가지며, 발광 영역들(PA1,PA2,PA3)에 대응하는 크기를 가질 수 있다.
제1 및 제2 감지부들(SP1,SP2)이 비발광 영역(NPA)에 배치되므로, 발광 영역들(PA1,PA2,PA3)에서 생성된 광은 제1 및 제2 감지부들(SP1,SP2)의 영향을 받지 않고 정상적으로 출광될 수 있다.
도 11은 도 4에 도시된 표시 패널의 일부분의 평면도이다.
예시적으로, 도 11에는 제1 발광 영역(PA1), 제2 발광 영역(PA2), 및 제3 발광 영역(PA3) 주변의 평면이 도시되었다.
도 11을 참조하면, 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)과 이격되어 제2 방향(DR2)으로 배열될 수 있다. 따라서, 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에 배치된 발광 소자들(OLED)과 이격될 수 있다. 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3)은 제1 방향(DR1)뿐만 아니라 제2 방향(DR2)으로 더 연장되어 서로 이격될 수 있다.
데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 사이에 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)이 배치될 수 있다. 데이터 라인들(DLj,DLj+1) 사이에 제1 발광 영역(PA1)이 배치될 수 있다. 데이터 라인들(DLj+1,DLj+2) 사이에 제2 발광 영역(PA2)이 배치될 수 있다. 데이터 라인들(DLj+2,DLj+3) 사이에 제3 발광 영역(PA3)이 배치될 수 있다.
제1 전극들(AE)은 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 사이에 각각 배치될 수 있다. 제1 전극들(AE)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에 중첩하여, 제1 방향(DR1)으로 연장될 수 있다. 예시적으로, 도 11에는, 평면상에서 봤을 때, 제1 전극들(AE)에 중첩하는 제2 및 제3 컨택홀들(CH2,CH3)이 도시되었다.
본 발명의 실시 예에서, 표시 패널(DP)은, 평면상에서 봤을 때, 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3)과 중첩하는 차폐 전극(SHE)을 포함할 수 있다. 차폐 전극(SHE)은 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3)을 따라 연장할 수 있다. 예시적으로, 도 11에서 차폐 전극(SHE)은 사선 해칭으로 도시하였다.
차폐 전극(SHE)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)을 사이에 두고 제1 방향(DR1) 및 제2 방향(DR2)으로 연장하여 일체형으로 형성될 수 있다. 따라서, 차폐 전극(SHE)은 평면상에서 봤을 때, 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)을 둘러싸도록 배치될 수 있다. 또한, 차폐 전극(SHE)은, 평면상에서 봤을 때, 제1 전극들(AE)을 둘러싸도록 배치될 수 있다.
차폐 전극(SHE)은 제1 전극들(AE)과 이격되어 제1 전극들(AE)과 절연될 수 있다. 평면상에서 봤을 때, 차폐 전극(SHE)의 폭(W1)은 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 각각의 폭(W2)보다 클 수 있다. 그러나, 이는 예시적인 설명으로서, 평면상에서 봤을 때, 차폐 전극(SHE)은 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 각각과 같은 폭을 가질 수도 있다.
폭(W1)은 제1 방향(DR1)으로 연장하는 차폐 전극(SHE)의 부분의 제2 방향(DR2)에 대한 폭으로 정의될 수 있다. 또한, 폭(W1)은 제2 방향(DR2)으로 연장하는 차폐 전극(SHE)의 부분의 제1 방향(DR1)에 대한 폭으로 정의될 수 있다.
폭(W2)은 제1 방향(DR1)으로 연장하는 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 각각의 부분의 제2 방향(DR2)에 대한 폭으로 정의될 수 있다. 또한, 폭(W2)은 제2 방향(DR2)으로 연장하는 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 각각의 부분의 제1 방향(DR1)에 대한 폭으로 정의될 수 있다.
평면상에서 봤을 때, 차폐 전극(SHE)은 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3) 각각의 테두리에 인접한 부분까지 연장되어 배치될 수 있다. 차폐 전극(SHE)은 제1 전극들(AE)과 동일층에 배치될 수 있으며, 이러한 구성은 이하 도 12에서 상세히 설명될 것이다.
도 12는 도 11에 도시된 어느 하나의 발광 영역 및 발광 영역에 인접한 부분의 예시적인 단면도이다.
도 12를 참조하면, 제1 전원 라인들(PL1)은 제3 절연층(INS3) 상에 배치되고, 제4 절연층(INS4)은 제1 전원 라인들(PL1) 상에 배치될 수 있다. 예시적으로, 제1 전원 라인들(PL1)은 도 11에 도시된 평면도에서 생략되었다. 실질적으로, 도 12에 도시된 제1 전원 라인들(PL1)은 도 4에 도시된 제1 전원 라인(PL1)으로부터 연장된 연결 라인들(CNL)일 수 있다. 이하, 연결 라인들(CNL)은 제1 전원 라인들(PL1)이라 칭한다.
제1 전원 라인들(PL1)은 제1 연결 전극(CNE1)과 동일층에 배치될 수 있다. 전술한 바와 같이, 제1 전원 라인(PL1)은 제1 전극(AE)에 인가되기 위한 제1 전압(ELVDD)을 수신할 수 있다. 제1 전원 라인(PL1)은 제1 연결 전극(CNE1)과 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
데이터 라인들(DLj,DLj+1)은 제5 절연층(INS5) 상에 배치되고, 제6 절연층(INS6)은 데이터 라인들(DLj,DLj+1) 상에 배치될 수 있다. 데이터 라인들(DLj,DLj+1)은 연결 전극(CNE)과 동일층에 배치될 수 있다. 구체적으로 데이터 라인들(DLj,DLj+1)은 제2 연결 전극(CNE2)과 동일층에 배치될 수 있다. 데이터 라인들(DLj,DLj+1)은 제2 연결 전극(CNE2)과 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
차폐 전극(SHE)은 제6 절연층(INS6) 상에 배치되고, 화소 정의막(PDL)은 차폐 전극(SHE) 상에 배치될 수 있다. 차폐 전극(SHE)은 데이터 라인들(DLj,DLj+1)과 중첩하도록 데이터 라인들(DLj,DLj+1) 상에 배치될 수 있다. 차폐 전극(SHE)은 제1 전극(AE)과 동일층에 배치될 수 있다. 차폐 전극(SHE)은 제1 전극(AE)과 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
버퍼층(BFL) 및 제1 절연층(INS1)은 비표시 영역(NDA)으로 연장할 수 있다. 제2 내지 제6 절연층들(INS2~INS6)과 화소 정의막(PDL)은 비표시 영역(NDA)의 일부분까지 연장할 수 있다.
제2 전원 라인(PL2)은 비표시 영역(NDA)에서 제1 절연층(INS1) 상에 배치될 수 있다. 전술한 바와 같이, 제2 전원 라인(PL2)은 제2 전극(CE)에 인가되기 위한 제2 전압(ELVSS)을 수신할 수 있다. 제2 전원 라인(PL2)은 게이트들(G1,G6)과 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
제2 전극(CE)은 비표시 영역(NDA)으로 연장하여 제2 전원 라인(PL2)에 연결될 수 있다. 차폐 전극(SHE)은 비표시 영역(NDA)으로 연장하여 제2 전원 라인(PL2)에 연결될 수 있다. 따라서, 차폐 전극(SHE)에 제2 전압(ELVSS)이 인가될 수 있다.차폐 전극(SHE)은 비표시 영역(NDA)으로 연장하여 제2 전극(CE)에도 연결될 수 있다. 차폐 전극(SHE)은 제2 전극(CE)의 테두리로 연장하여 제2 전극(CE)에 연결될 수 있다.
차폐 전극(SHE)은 비표시 영역(NDA)에서 제2 전극(CE) 아래에 배치될 수 있다. 또한, 차폐 전극(SHE)은 비표시 영역(NDA)에서 제2 전원 라인(PL2) 상에 배치될 수 있다.
발광 소자(OLED)보다 위에 입력 감지부(ISP)가 배치될 수 있다. 연결 패턴(CP)을 포함하는 제1 도전 패턴(CNT1) 및 제1 및 제2 감지부들(SP1,SP2)을 포함하는 제2 도전 패턴(CNT2)은 비발광 영역(NPA)에 중접할 수 있다. 평면상에서 봤을 때, 제1 도전 패턴(CNT1) 및 제2 도전 패턴(CNT2)은 차폐 전극(SHE)에 중첩할 수 있다.
차폐 전극(SHE)은 제1 및 제2 도전 패턴들(CNT1,CNT2)과 데이터 라인들(DLj,DLj+1) 사이에 배치될 수 있다. 제1 전압(ELVDD) 및 제2 전압(ELVSS)은 직류 전압일 수 있다.
데이터 라인들(DLj,DLj+1)에 인가된 신호는 제1 및 제2 도전 패턴들(CNT1,CNT2)에 인가된 신호에 영향을 미칠 수 있다. 또한, 반대로 제1 및 제2 도전 패턴들(CNT1,CNT2)에 인가된 신호는 데이터 라인들(DLj,DLj+1)에 인가된 신호에 영향을 미칠 수 있다. 이러한 형상은 신호 간섭 현상으로 정의되며, 신호 간섭 현상에 의해 표시 장치(DD)에 노이즈가 발생할 수 있다.
직류 전압인 제2 전압(ELVSS)을 인가받는 차폐 전극(SHE)이 제1 및 제2 도전 패턴들(CNT1,CNT2)과 데이터 라인들(DLj,DLj+1) 사이에 배치될 때, 차폐 전극(SHE)에 의해 신호 간섭이 감소될 수 있다. 따라서, 신호 간섭에 따른 노이즈가 감소될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 표시 패널의 일부분의 평면도이다. 도 14는 도 13에 도시된 어느 하나의 발광 영역 및 발광 영역에 인접한 부분의 예시적인 단면도이다.
예시적으로, 도 13은 도 11에 대응하는 평면도로 도시되었으며, 도 14는 도 12에 대응하는 단면도로 도시되었다. 이하, 도 11 및 도 12에 도시된 구성들과 다른 구성들을 위주로, 도 13 및 도 14에 도시된 구성들이 설명될 것이다. 또한, 동일한 구성은 동일한 부호로 도시하였다.
도 13을 참조하면, 평면상에서 봤을 때, 차폐 전극(SHE_1)은 제1 전극들(AE) 각각에 인접한 부분까지 연장되어 배치될 수 있다. 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3) 및 제1 전극들(AE)은 차폐 전극(SHE_1)에 의해 정의된 개구부들(SH-OP)에 배치될 수 있다. 차폐 전극(SHE_1)의 평면상의 면적은 도 11 및 도 12에 도시된 차폐 전극(SHE)의 평면상의 면적보다 클 수 있다.
도 14를 참조하면, 차폐 전극(SHE_1)이 제1 및 제2 도전 패턴들(CNT1,CNT2)과 데이터 라인들(DLj,DLj+1) 사이에 배치되므로, 신호 간섭에 따른 노이즈가 감소될 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 표시 패널의 일부분의 평면도이다. 도 16은 도 15에 도시된 어느 하나의 발광 영역 및 발광 영역에 인접한 부분의 예시적인 단면도이다.
예시적으로, 도 15 및 도 16은 도 11에 대응하는 평면도 및 도 12에 대응하는 단면도로 각각 도시되었다. 이하, 도 11 및 도 12에 도시된 구성들과 다른 구성들을 위주로, 도 15 및 도 16에 도시된 구성들이 설명될 것이다.
도 15를 참조하면, 평면상에서 봤을 때, 차폐 전극(SHE_2)은 제1 전극들(AE) 각각에 인접한 부분까지 연장되어 배치될 수 있다. 차폐 전극(SHE_2)의 평면상의 면적은 도 13 및 도 14에 도시된 차폐 전극(SHE_1)의 평면상의 면적과 같을 수 있다.
제1 전원 라인들(PL1)은 제1 방향(DR1)으로 연장하여 차폐 전극(SHE_2)에 중첩하도록 배치될 수 있다. 예시적으로, 도 15에서 제1 전원 라인들(PL1)은 점선으로 도시하였다. 제1 전원 라인들(PL1)은 데이터 라인들(DLj,DLj+1,DLj+2,DLj+3)에 각각 인접할 수 있다.
도 16을 참조하면, 차폐 전극(SHE_2)은 제4, 제5, 및 제6 절연층들(INS4,INS5,INS6)에 정의된 제4 컨택홀들(CH4)을 통해 제1 전원 라인들(PL1)에 연결될 수 있다. 차폐 전극(SHE_2)은 제2 전원 라인(PL2)에 연결되지 않을 수 있다. 따라서, 차폐 전극(SHE_2)은 제1 전원 라인들(PL1)을 통해 제1 전압(ELVDD)을 인가받을 수 있다.
직류 전압인 제1 전압(ELVDD)을 인가받는 차폐 전극(SHE_2)이 제1 및 제2 도전 패턴들(CNT1,CNT2)과 데이터 라인들(DLj,DLj+1) 사이에 배치될 때, 차폐 전극(SHE_2)에 의해 신호 간섭이 감소되어, 노이즈가 감소될 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 표시 패널의 일부분의 평면도이다.
예시적으로, 도 17은 도 11에 대응하는 평면도로 도시되었다. 이하, 도 11에 도시된 구성들과 다른 구성들을 위주로, 도 17에 도시된 구성들이 설명될 것이다.
도 17을 참조하면, 평면상에서 봤을 때, 제2 방향(DR2)으로 서로 분리된 복수 개의 차폐 전극들(SHE_3)이 제1 전원 라인들(PL1)에 각각 중첩하도록 배치될 수 있다. 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3) 및 제1 전극들(AE)은 차폐 전극들(SHE_3) 사이에 배치될 수 있다. 차폐 전극들(SHE_3)은 제1 전극들(AE)에 인접한 부분까지 연장되어 배치될 수 있다.
차폐 전극들(SHE_3)은 제4 컨택홀들(CH4)을 통해 제1 전원 라인들(PL1)에 연결될 수 있다. 차폐 전극들(SHE_3)이 제1 전원 라인들(PL1)에 연결된 구성은 실질적으로 도 16에 도시된 차폐 전극들(SHE_2)과 제1 전원 라인들(PL1)의 연결 구성과 같을 수 있다.
단면을 도시하지는 않았으나, 차폐 전극들(SHE_3) 역시 차폐 전극(SHE_2)과 동일하게 제1 및 제2 도전 패턴들(CNT1,CNT2)과 데이터 라인들(DLj,DLj+1) 사이에 배치되어 신호 간섭에 따른 노이즈를 감소시킬 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 표시 장치의 평면도이다. 도 19는 도 18에 도시된 제1 표시 영역의 일부를 도시한 도면이다.
도 18 및 도 19을 참조하면, 표시 장치(DD_1)는 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)은 제1 표시 영역들(DA1) 및 제1 표시 영역들(DA1) 주변의 제2 표시 영역(DA2)을 포함할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역들(DA1)을 둘러쌀 수 있다.
제1 표시 영역들(DA1)에는 카메라가 배치될 수 있다. 또한, 제1 표시 영역들(DA1)에는 복수 개의 제1 화소들(PX1)이 배치될 수 있다. 제1 표시 영역들(DA1)에는 제1 화소들(PX1)이 배치되지 않은 복수 개의 투과 영역들(TA)이 정의될 수 있다. 투과 영역들(TA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 제1 화소들(PX1)은 투과 영역들(TA) 각각의 주변에 배치될 수 있다. 예를 들어, 제1 화소들(PX1)은 투과 영역들(TA) 사이에 배치될 수 있다.
제2 표시 영역(DA2)에는 복수 개의 제2 화소들(PX2)이 배치될 수 있다. 제2 화소들(PX2)의 구성은 실질적으로, 제1 화소들(PX1)의 구성과 동일할 수 있다.
도 20은 도 18에 도시된 제1 표시 영역의 일부 및 제2 표시 영역의 일부의 단면을 예시적으로 도시한 도면이다. 도 21은 도 20에 도시된 하나의 제1 화소와 하나의 제2 화소의 단면도이다.
예시적으로, 도 20에서, 회로 소자층(DP-CL)은 단층으로 도시되었다.
도 20을 참조하면, 제1 표시 영역(DA1) 아래에 카메라(CAM)가 배치될 수 있다. 투과 영역(TA)에는 발광 소자(OLED)가 배치되지 않을 수 있다. 제1 표시 영역(DA1)의 발광 소자(OLED)에 의해 소정의 영상이 표시될 수 있다. 또한, 카메라(CAM)는 투과 영역(TA)을 통해 외부광(OLT)을 제공받아 외부 이미지를 촬상할 수 있다.
제1 표시 영역(DA1)에서 회로 소자층(DP-CL) 상에 제1 차폐 전극(SHE1)이 배치될 수 있다. 제2 표시 영역(DA2)에서 회로 소자층(DP-CL) 상에 제2 차폐 전극(SHE2)이 배치될 수 있다.
도 20 및 도 21을 참조하면, 제1 및 제2 차폐 전극들(SHE1,SHE2)은 데이터 라인들(DLh,DLk)보다 큰 폭을 가질 수 있다. 제1 차폐 전극(SHE1)은 데이터 라인(DLk)의 테두리에 인접한 부분까지 연장되어 배치될 수 있다. k와 h는 서로 다른 자연수이다. 실질적으로 제1 차폐 전극(SHE1)은 도 11 및 도 12에 도시된 차폐 전극(SHE)과 같을 수 있다.
제2 차폐 전극(SHE2)은 제2 화소(PX2)의 제1 전극(AE)에 인접한 부분까지 연장되어 배치될 수 있다. 실질적으로 제2 차폐 전극(SHE2)은 도 13 및 도 14에 도시된 차폐 전극(SHE_1)과 같을 수 있다. 따라서, 제2 차폐 전극(SHE2)의 평면상의 면적은 제1 차폐 전극(SHE1)의 평면상의 면적보다 클 수 있다.
제1 표시 영역(DA1)에서 외부광(OLT)이 카메라에 제공되어야 한다. 제1 차폐 전극(SHE1)이 제2 차폐 전극(SHE2)과 같이 확장된다면, 제1 차폐 전극(SHE1)에 의해 외부광(OLT)의 투과율이 감소될 수 있다. 본 발명의 실시 예에서, 제1 표시 영역(DA1)에 배치된 제1 차폐 전극(SHE1)이 데이터 라인(DLk)의 테두리에 인접한 부분까지 배치되므로, 제1 차폐 전극(SHE1)에 의한 외부광(OLT)의 투과율 감소가 방지될 수 있다.
예시적으로, 제1 화소들(PX1)이 제1 표시 영역(DA1)에 배치되었으나, 광의 투과율을 보다 더 높이기 위해 제1 표시 영역(DA1)에 제1 화소들(PX1)이 배치되지 않을 수 있다. 이러한 경우, 제1 차폐 전극(SHE1)은 제1 표시 영역(DA1)에 배치되지 않고, 제2 차폐 전극(SHE2)만 제2 표시 영역(DA2)에 배치될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
ISP: 입력 감지부 SP1,SP2: 제1 및 제2 감지부
OLED: 발광 소자 AE: 제1 전극
CE: 제2 전극 EML: 발광층
SHE: 차폐 전극 DLj: 데이터 라인
CNE: 연결 전극 CNE1,CNE2: 제1 및 제2 연결 전극
PL1,PL2: 제1 및 제2 전원 라인 DA1,DA2: 제1 및 제2 표시 영역

Claims (20)

  1. 트랜지스터;
    상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자;
    상기 발광 소자와 이격된 데이터 라인; 및
    상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하여 상기 데이터 라인을 따라 연장하는 차폐 전극을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 평면상에서 봤을 때, 상기 차폐 전극의 폭은 상기 데이터 라인의 폭보다 크거나 같은 표시 장치.
  3. 제 2 항에 있어서,
    상기 평면상에서 봤을 때, 상기 차폐 전극은 상기 데이터 라인의 테두리에 인접한 부분까지 배치되는 표시 장치.
  4. 제 2 항에 있어서,
    상기 평면상에서 봤을 때, 상기 차폐 전극은 상기 제1 전극에 인접한 부분까지 배치되는 표시 장치.
  5. 제 1 항에 있어서,
    상기 평면상에서 봤을 때, 상기 차폐 전극은 상기 제1 전극을 둘러싸도록 배치되는 표시 장치.
  6. 제 1 항에 있어서,
    상기 발광 소자보다 위에 배치된 감지부를 더 포함하고,
    상기 차폐 전극은 상기 감지부와 상기 데이터 라인 사이에 배치되는 표시 장치.
  7. 제 1 항에 있어서,
    상기 트랜지스터와 상기 발광 소자 사이에 배치되어 상기 트랜지스터를 상기 제1 전극에 연결하는 연결 전극을 더 포함하고,
    상기 연결 전극은,
    상기 트랜지스터 상에 배치되어 상기 트랜지스터에 연결된 제1 연결 전극; 및
    상기 제1 연결 전극과 상기 제1 전극 사이에 배치되어, 상기 제1 연결 전극과 상기 제1 전극에 연결된 제2 연결 전극을 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 데이터 라인은 상기 제2 연결 전극과 동일층에 배치되는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 전극에 인가되기 위한 제1 전압을 수신하는 제1 전원 라인; 및
    상기 제1 전압보다 낮은 레벨을 갖고 상기 제2 전극에 인가되기 위한 제2 전압을 수신하는 제2 전원 라인을 더 포함하고,
    상기 제1 전원 라인은 상기 제1 연결 전극과 동일층에 배치되는 표시 장치.
  10. 제 9 항에 있어서,
    상기 차폐 전극은 상기 제2 전원 라인에 연결되는 표시 장치.
  11. 제 9 항에 있어서,
    상기 차폐 전극은 상기 제2 전원 라인 및 상기 제2 전극에 연결되는 표시 장치.
  12. 제 9 항에 있어서,
    상기 차폐 전극은 상기 제1 전원 라인에 연결되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 발광 소자는 복수 개로 제공되고, 상기 차폐 전극은 복수 개로 제공되고,
    상기 복수 개의 차폐 전극들은 상기 복수 개의 발광 소자들의 제1 전극들에 인접한 부분까지 배치되는 표시 장치.
  14. 제 1 항에 있어서,
    투과 영역 및 상기 투과 영역 주변의 제1 화소를 포함하는 제1 표시 영역; 및
    상기 제1 표시 영역 주변에 배치되어 제2 화소를 포함하는 제2 표시 영역을 더 포함하고,
    상기 제1 및 제2 화소들 각각은 상기 트랜지스터 및 상기 발광 소자를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 평면상에서 봤을 때, 상기 제1 표시 영역에서, 상기 차폐 전극의 폭은 상기 데이터 라인의 폭보다 크고, 상기 차폐 전극은 상기 데이터 라인의 테두리에 인접한 부분까지 배치되는 표시 장치.
  16. 제 15 항에 있어서,
    상기 평면상에서 봤을 때, 상기 제2 표시 영역에서, 상기 차폐 전극은 상기 제1 전극에 인접한 부분까지 배치되는 표시 장치.
  17. 트랜지스터;
    상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자;
    상기 발광 소자와 이격된 데이터 라인; 및
    상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하는 차폐 전극을 포함하고,
    상기 차폐 전극은 상기 제2 전극의 테두리로 연장하여 상기 제2 전극에 연결되는 표시 장치.
  18. 제 17 항에 있어서,
    평면상에서 봤을 때, 상기 차폐 전극의 폭은 상기 데이터 라인의 폭보다 크거나 같고, 상기 차폐 전극은 상기 제1 전극을 둘러싸도록 배치되는 표시 장치.
  19. 투과 영역 및 상기 투과 영역 주변의 제1 화소를 포함하는 제1 표시 영역;
    상기 제1 표시 영역 주변에 배치되어 제2 화소를 포함하는 제2 표시 영역;
    상기 제1 및 제2 화소들에 연결된 복수 개의 데이터 라인들; 및
    상기 데이터 라인들 상에 배치된 차폐 전극을 포함하고,
    상기 제1 및 제2 화소들 각각은,
    트랜지스터; 및
    상기 트랜지스터 상에 배치되고, 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 발광층을 포함하는 발광 소자를 포함하고,
    상기 차폐 전극은 상기 제1 전극과 동일층에 배치되고, 평면상에서 봤을 때, 상기 데이터 라인과 중첩하고,
    상기 평면상에서 봤을 때, 상기 제2 표시 영역에 배치된 상기 차폐 전극의 평면상의 면적은 상기 제1 표시 영역에 배치된 상기 차폐 전극의 평면상의 면적보다 큰 표시 장치.
  20. 제 19 항에 있어서,
    상기 제1 표시 영역에서, 상기 차폐 전극은 상기 데이터 라인의 테두리에 인접한 부분까지 배치되고,
    상기 제2 표시 영역에서, 상기 차폐 전극은 상기 제1 전극에 인접한 부분까지 배치되는 표시 장치.
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