KR20160128518A - 표시장치 및 그 제조방법 - Google Patents

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KR20160128518A
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substrate
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김동일
이주형
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1 기판, 상기 제1 기판상에 배치된 게이트 라인, 상기 제1 기판상에 배치되며 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 게이트 라인 및 상기 게이트 전극상에 배치된 게이트 절연막, 상기 게이트 절연막상에 배치된 반도체층 및 상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극을 포함하며, 상기 게이트 전극은 상기 제1 기판상에 배치된 상기 제1 도전막을 포함하고, 상기 게이트 라인은 상기 제1 도전막 및 상기 제1 도전막상에 배치된 제2 도전막을 포함하는 표시장치를 제공한다.

Description

표시장치 및 그 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시장치 및 그 제조방법에 대한 것으로, 특히 두꺼운 배선을 갖는 표시장치 및 그 제조방법에 대한 것이다.
표시장치는 발광 방식에 따라 액정표시장치(liquid crystal display, LCD), 유기 발광 표시장치(organic light emitting diode display, OLED display), 플라즈마 표시장치(plasma display panel, PDP), 전기 영동 표시장치(electrophoretic display) 등으로 분류된다.
이 중 액정표시장치는 서로 대향되도록 배치된 두 개의 기판 및 두 개의 기판 사이에 삽입된 액정층을 포함한다.
액정표시장치의 두 개의 기판 중 하나의 기판에 복수의 박막트랜지스터(TFT)와 화소 전극이 배치되고, 박막트랜지스터에 의해 화소 전극의 구동이 제어된다. 박막트랜지스터는 게이트 전극, 게이트 전극과 적어도 일부가 중첩하는 반도체층, 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극을 포함한다.
최근 표시장치가 고해상도화됨에 따라, 박막트랜지스터를 구성하는 배선의 폭을 좁히고 대신 두께를 두껍게 하려는 연구들이 있다. 그렇지만 배선의 두께가 두꺼우면, 배선이 서로 교차하는 지점에서 단차로 인한 배선의 단선(open)이 발생될 수 있다.
본 발명의 일 실시예는 배선의 단선이 방지된 표시장치를 제공하고자 한다.
또한, 본 발명의 다른 일 실시예는 게이트 라인과 게이트 전극이 서로 다른 두께를 갖는 표시장치 및 반도체 장치를 제공하고자 한다.
본 발명의 일 실시예는, 제1 기판; 상기 제1 기판상에 배치된 게이트 라인; 상기 제1 기판상에 배치되며 상기 게이트 라인으로부터 돌출된 게이트 전극; 상기 게이트 라인 및 상기 게이트 전극상에 배치된 게이트 절연막; 상기 게이트 절연막상에 배치된 반도체층; 및 상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극;을 포함하며, 상기 게이트 전극은 상기 제1 기판상에 배치된 상기 제1 도전막을 포함하고, 상기 게이트 라인은 상기 제1 도전막 및 상기 제1 도전막상에 배치된 제2 도전막을 포함하는 표시장치를 제공한다.
상기 제1 도전막은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 제2 도전막은 상기 제1 도전막과 다른 조성을 가지며, 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 제1 도전막은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti) 및 탄탈륨(Ta) 중 어느 하나로 이루어지고, 상기 제2 도전막은 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 어느 하나로 이루어진다.
상기 제1 도전막은 50 내지 200nm의 두께를 갖는다.
상기 제2 도전막은 500 내지 1000nm의 두께를 갖는다.
상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체층상에 배치된 제3 도전막 및 상기 제3 도전막상에 배치된 제4 도전막을 포함하며, 상기 제3 도전막과 상기 제4 도전막은 각각 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 표시장치는 상기 제1 기판과 대향하여 배치된 제2 기판; 및 상기 제1 기판과 제2 기판 사이에 배치된 액정층;을 포함한다.
상기 표시장치는, 상기 제1 기판에 배치되며 상기 드레인 전극과 연결된 제1 전극, 상기 제1 전극상에 배치된 발광층; 및 상기 발광층상에 배치된 제2 전극;을 포함한다.
본 발명의 다른 일 실시예는, 제1 기판; 상기 제1 기판상에 배치된 게이트 라인; 상기 제1 기판상에 배치되며 상기 게이트 라인으로부터 돌출된 게이트 전극; 상기 게이트 라인 및 상기 게이트 전극상에 배치된 게이트 절연막; 상기 게이트 절연막상에 배치된 반도체층; 및 상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극;을 포함하며, 상기 게이트 전극은 상기 제1 기판상에 배치된 제1 도전막을 포함하고, 상기 게이트 라인은 상기 제1 도전막 및 상기 제1 도전막상에 배치된 제2 도전막을 포함하는 반도체 장치를 제공한다.
상기 제1 도전막은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 제2 도전막은 제1 도전막과 다른 조성을 가지며 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 제1 도전막은 50 내지 200nm의 두께를 갖는다.
상기 제2 도전막은 500 내지 1000nm의 두께를 갖는다.
본 발명의 또 다른 일 실시예는, 제1 기판상에 제1 도전재료를 도포하여 제1 도전막을 형성하는 단계; 상기 제1 도전막상에 제2 도전재료를 도포하여 제2 도전막을 형성하는 단계; 상기 제1 도전막과 상기 제2 도전막을 선택적 식각하여 상기 제1 도전막을 포함하는 게이트 전극 및 상기 제1 도전막과 상기 제2 도전막을 포함하는 게이트 라인을 형성하는 단계; 상기 게이트 라인 및 상기 게이트 전극상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 반도체층을 형성하는 단계; 및 상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는 표시장치의 제조방법을 제공한다.
상기 제1 도전재료는 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 제2 도전재료는 상기 제1 도전재료와 다른 조성을 가지며, 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
상기 제1 도전막은 50 내지 200nm의 두께를 갖는다.
상기 제2 도전막은 500 내지 1000nm의 두께를 갖는다.
본 발명의 일 실시예에 따른 표시장치는 서로 다른 두께를 갖는 게이트 라인과 게이트 전극을 포함한다. 게이트 라인은 큰 두께를 가져 게이트 라인을 통한 신호의 전달이 원활하며, 게이트 전극은 얇은 두께를 가져 게이트 전극을 지나는 소스 전극과 드레인 전극의 단선이 방지된다.
도 1은 본 발명의 제1 실시예에 따른 표시장치의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 3은 도 1의 II-II'를 따라 자른 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 표시장치의 평면도이다.
도 5a 내지 5m은 표시장치의 제조 공정도이다.
도 6은 본 발명의 제3 실시예에 따른 표시장치의 단면도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만이 도면에 예시되고 이를 중심으로 본 발명이 설명된다. 그렇다고 하여 본 발명의 범위가 이러한 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 제1 실시예를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시장치의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'를 따라 자른 단면도이고, 도 3은 도 1의 II-II'를 따라 자른 단면도이다.
본 발명의 제1 실시예에 따른 표시장치는 액정표시장치(10)이다. 그러나 본 발명의 적용범위가 액정표시장치에 한정되는 것은 아니며, 본 발명은 유기 발광 표시장치에 적용될 수도 있다.
본 발명의 제1 실시예에 따른 액정표시장치(10)는 제1 기판(110), 제1 기판(110)과 대향하여 배치된 제2 기판(210) 및 제1 기판(110)과 제2 기판(210) 사이에 배치된 액정층(300)을 포함한다.
도 1 내지 도 3을 참조하면, 액정표시장치(10)는 하부 패널(100), 상부 패널(200) 및 하부 패널(100)과 상부 패널(200) 사이에 배치된 액정층(300)을 포함한다.
하부 패널(100)은 제1 기판(110), 제1 기판(110)상에 배치된 박막트랜지스터(150), 박막트랜지스터(150)상에 배치된 평탄화막(175), 평탄화막(175)상에 배치된 제1 전극(180)을 포함한다.
제1 기판(110)으로 투명한 유리 또는 플라스틱 등으로 된 절연 기판이 사용될 수 있다.
제1 기판(110)상에 게이트 신호를 전달하는 게이트 배선(123, 124)이 배치된다. 게이트 배선(123, 124)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트 라인(123)과, 게이트 라인(123)으로부터 돌출되어 돌기 형태로 형성된 게이트 전극(124)을 포함한다. 게이트 전극(124)은 후술하는 소스 전극(165), 드레인 전극(166) 및 반도체층(142)과 함께 박막트랜지스터(150)를 구성한다.
도면에 도시되지 않았으나, 제1 기판(110)상에 제1 전극(180)과 스토리지 캐패시터를 형성하기 위한 스토리지 배선(미도시)이 추가적으로 배치될 수 있다. 스토리지 배선은 게이트 배선(123, 124)과 동일한 물질로 만들어질 수 있으며 동일한 층에 배치될 수 있다.
게이트 배선(123, 124)은 알루미늄(Al) 또는 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag) 또는 은(Ag) 합금과 같은 은 계열의 금속, 구리(Cu) 또는 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo) 또는 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 만들어질 수 있다.
게이트 배선(123, 124)은 물리적 성질이 다른 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 이 중 하나의 도전막은 게이트 배선(123, 124)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)을 갖는 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속 등으로 만들어질 수 있다. 또한, 다른 한 도전막은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide, TCO)과의 접촉 특성이 우수한 물질, 예를 들면, 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 만들어질 수 있다.
본 발명의 제1 실시예에 따르면, 게이트 전극(124)은 제1 기판(110)상에 배치된 제1 도전막(121)을 포함하고, 게이트 라인(123)은 제1 도전막(121) 및 제1 도전막상(121)에 배치된 제2 도전막(122)을 포함한다.
제1 도전막(121)은 게이트 전극(124)과 게이트 라인(123)에 공통으로 배치되며, 게이트 라인(123)의 제1 도전막(121)이 돌출되어 게이트 전극(124)이 형성된다. 제2 도전막(122)은 게이트 라인(123)에만 배치된다.
제1 도전막(121)은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 또한, 제2 도전막(122)은 제1 도전막(121)과 다른 조성을 가지며, 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다.
예를 들어, 제1 도전막(121)은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti) 및 탄탈륨(Ta) 중 어느 하나로 이루어진 막이고, 제2 도전막(122)은 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 어느 하나로 이루어진 막이다.
본 발명의 제1 실시예에 따른 액정표시장치(10)의 게이트 전극(124)은 단일막으로 구성된다. 예를 들어, 게이트 전극(124)은 티타늄(Ti)으로 된 제1 도전막(121)으로 이루어질 수 있다.
또한 게이트 전극(124)은 50 내지 200nm의 두께를 갖는다. 게이트 전극(124)이 얇은 두께를 갖기 때문에, 다른 배선이 게이트 전극(124)을 지나더라도, 게이트 전극(124)이 존재하는 부분과 게이트 전극(124)이 존재하지 않는 부분 사이의 높이 차이(단차)로 인한 배선의 단락이 발생되지 않는다.
도 1의 "A"는 게이트 전극(124)의 한쪽 단부를 지나는 소스 전극(165) 영역을 표시하며, "B"는 게이트 전극(124)의 다른 쪽 단부를 지나는 드레인 전극(166) 영역을 표시한다.
최근 표시장치가 고해상도화됨에 따라, 박막트랜지스터를 구성하는 소스 전극(165)과 드레인 전극(166)이 좁은 폭을 갖는다. 좁은 폭을 갖는 소스 전극(165)과 드레인 전극(166)이 게이트 전극(124)과 교차하여 배치될 때, 게이트 전극(124)이 두꺼우면, 게이트 전극(124)의 두께로 인해 게이트 전극(124)의 경계 부분에서 소스 전극(165) 또는 드레인 전극(166)에 단선될 수 있다. 그러나, 본 발명의 제1 실시예에 따른 게이트 전극(124)은 얇은 두께를 갖기 때문에, 소스 전극(165) 또는 드레인 전극(166)에서 발생될 수 있는 이러한 단선이 방지된다.
본 발명의 제1 실시예에 따른 액정표시장치(10)의 게이트 라인(123)은 이중막으로 구성된다. 예를 들어, 게이트 라인(123)을 구성하는 제1 도전막(121)은 50 내지 200nm의 두께를 가지며, 제2 도전막(122)은 500 내지 1000nm의 두께를 갖는다.
이중막으로 구성된 게이트 라인(123)은 550 내지 1200nm의 두께를 가질 수 있는데, 게이트 라인(123)이 이와 같이 충분한 두께를 가지면 게이트 라인(123)을 통한 신호 전달이 원활하다.
또한, 얇은 폭을 갖는 소스 전극(165)과 드레인 전극(166)이 게이트 라인(123)을 통과하지 않기 때문에, 게이트 라인(123)의 두께로 인해 소스 전극(165)과 드레인 전극(166)에 단선이 발생하는 문제가 발생하지 않는다.
게이트 라인(123)을 구성하는 이중막 구조의 예로, 크롬 하부막과 알루미늄 상부막으로 된 이중막, 알루미늄 하부막과 몰리브덴 상부막으로 된 이중막 및 티타늄 하부막과 구리 상부막으로 된 이중막이 있다. 예를 들어, 게이트 라인(123)은 티타늄(Ti)으로 된 제1 도전막(121) 및 구리(Cu)로 된 제2 도전막(122)을 포함할 수 있다.
그러나, 본 발명이 이에 한정되지 않으며, 제1 도전막(121)과 제2 도전막(122)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
제1 기판(110)과 게이트 배선(123, 124)상에 게이트 절연막(130)이 배치된다. 게이트 절연막(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 게이트 절연막(130)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수도 있다.
게이트 절연막(130)상에 박막트랜지스터(150)의 채널 형성을 위한 반도체층(142)이 배치된다. 반도체층(142)의 적어도 일부는 게이트 전극(124)과 중첩한다. 반도체층(142)은 비정질 실리콘(amorphous Silicon: 이하, a-Si), 결정질 실리콘 또는 갈륨(Ga), 인듐(In), 주석(Sn) 및 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다.
도면에 도시되지 않았지만 반도체층(142)상에 오믹 콘택층이 배치될 수 있다. 오믹 콘택층은 후술할 소스/드레인 전극(165, 166)과 반도체층(142) 사이의 접촉 특성을 개선하는 역할을 한다. 예를 들어, 오믹 콘택층은 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+ a-Si)으로 이루어질 수 있다. 소스/드레인 전극(165, 166)과 반도체층(142) 간의 접촉 특성이 충분히 확보되는 경우, 오믹 콘택층은 생략된다.
반도체층(142) 및 게이트 절연막(130)상에 데이터 배선(164, 165, 166)이 배치된다. 데이터 배선(164, 165, 166)은 게이트 라인(123)과 교차하는 방향, 예컨대, 세로 방향으로 배치된 데이터 라인(164), 데이터 라인(164)으로부터 분지되어 반도체층(142)의 상부까지 연장되어 있는 소스 전극(165), 소스 전극(165)과 이격되고 박막트랜지스터(150)의 채널 영역을 중심으로 소스 전극(165)과 대향하여 반도체층(142)의 상부에 배치된 드레인 전극(166)을 포함한다. 드레인 전극(166)은 반도체층(142) 상부에서 제1 전극(180)의 아래까지 연장될 수 있다.
화소 영역(101)은 데이터 라인(164)과 게이트 라인(123)에 의하여 정의될 수 있으나, 이에 한정되지 않는다. 화소 영역(101)은 블랙 매트릭스에 의하여 정의될 수도 있다. 화소 영역(101)으로, 예를 들어, 적색 화소 영역, 녹색 화소 영역 및 청색 화소 영역이 있다. 그러나 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 화소 영역(101)은 백색 화소 영역을 포함할 수 있다.
데이터 배선(164, 165, 166)은 단일막 또는 다중막으로 이루어질 수 있다.
본 발명의 제1 실시예에 따르면, 소스 전극(165)과 드레인 전극(166)은 각각 반도체층(142)상에 배치된 제3 도전막(161) 및 제3 도전막(161)상에 배치된 제4 도전막(162)을 포함한다. 제3 도전막(161)과 제4 도전막(162)은 각각 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
데이터 라인(164)도 제3 도전막(161) 및 제3 도전막(161)상에 배치된 제4 도전막(162)을 포함한다. 예를 들어, 제3 도전막(161)은 티타늄(Ti)을 포함하고, 제4 도전막(162)은 구리(Cu)를 포함할 수 있다.
기판(100) 및 박막트랜지스터(150)를 포함하는 구조물을 반도체 장치라고 한다. 이러한 반도체 장치는 표시장치 외에 다른 전기, 전자 장치에 사용될 수 있다. 또한, 도 1 및 도 2에 설명된 박막트랜지스터(150)의 구조는 하나의 실시예일뿐, 박막트랜지스터(150) 구조가 도 1 및 도 2에 의해 한정되는 것은 아니다.
데이터 배선(164, 165, 166), 노출된 반도체층(142) 및 노출된 게이트 절연막(130)의 상부에 평탄화막(175)이 배치된다. 또는, 데이터 배선(164, 165, 166), 노출된 반도체층(142) 및 노출된 게이트 절연막(130)의 상부에 별도의 보호막이 배치되고, 보호막상에 평탄화막(175)이 배치될 수도 있다.
평탄화막(175)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
평탄화막(175)은 박막트랜지스터(150)을 보호하며, 박막트랜지스터(150) 상부를 평탄화하는 역할을 한다. 평탄화막(175)은 1.0 내지 2.5㎛의 두께를 가질 수 있다.
평탄화막(175)의 일부가 제거되어, 제1 전극(180)의 아래에 배치되는 드레인 전극(166)의 일부를 드러내는 컨택홀(185)이 만들어진다.
평탄화막(175)상에 컨택홀(185)을 통하여 드레인 전극(166)과 전기적으로 연결되는 제1 전극(180)이 배치된다. 제1 전극(180)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어질 수 있다. 본 발명의 제1 실시예에 따르면, 제1 전극(180)은 화소 전극이며, 화소 영역(101)에 배치된다.
도시되지 않았지만, 제1 전극(180)과 평탄화막(175)상에 하부 배향막이 배치될 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함할 수 있다. 예를 들어, 하부 배향막은 폴리아믹산(Polyamic acid), 폴리실록산(Polysiloxane) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함할 수 있다.
상부패널(200)은 제2 기판(210), 차광층(230), 컬러 필터(240), 오버 코팅층(250) 및 제2 전극(220)을 포함한다.
제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 만들어진다.
제2 기판(210)상에 차광층(230)이 배치된다. 차광층(230)은 블랙 매트릭스(black matrix)라고도 하며, 복수개의 컬러 필터(240)를 서로 구분하고 화소 영역을 정의한다.
또한, 차광층(230)은 백라이트 유닛(미도시)으로부터 공급되는 광이 외부로 통과되는 것을 방지하며, 또한 외부로부터의 광이 게이트 라인(123), 데이터 라인(164) 또는 박막트랜지스터(150)에 조사되는 것을 방지한다. 차광층(230)은 게이트 라인(123), 데이터 라인(164) 및 박막트랜지스터(150)와 중첩하여 배치될 수 있다. 예를 들어, 차광층(230)은 게이트 라인(123)과 데이터 라인(164) 따라 배치된 격자형 구조를 가질 수 있다.
차광층(230)에 의해 구분된 화소 영역에 컬러 필터(240)가 배치된다. 컬러 필터(240)로, 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터가 있다. 그러나, 컬러 필터(240)의 종류가 이에 한정되는 것은 아니다.
적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터는 각각 적색 화소 영역, 녹색 화소 영역 및 청색 화소 영역에 대응하여 배치된다.
컬러 필터(240)는 2㎛ 내지 4㎛의 두께를 가질 수 있으나, 컬러 필터(240)의 두께가 이러한 범위로 한정되는 것은 아니다.
컬러 필터(240)상에 오버 코팅층(250)이 배치된다. 오버 코팅층(250)은 컬러 필터(240) 상부를 평탄화하면서, 컬러 필터(240)를 보호한다. 오버 코팅층(250)은, 예를 들어, 아크릴계 에폭시 재료로 만들어질 수 있다.
오버 코팅층(250)상에 제2 전극(220)이 배치된다. 제2 전극(220)은 공통 전극이다.
제2 전극(220)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어질 수 있다.
도시되지 않았지만, 상부 패널(200)은 상부 배향막을 더 포함할 수 있다. 상부 배향막은 제2 전극(220)상에 배치된다. 상부 배향막은 전술된 하부 배향막과 동일한 물질로 만들어질 수 있다.
하부 패널(100)과 상부 패널(200) 사이에 컬럼 스페이서(미도시)가 배치된다. 컬럼 스페이서는 하부 패널(100)과 상부 패널(200) 사이의 간격을 일정하게 유지함으로써, 액정표시장치(10)의 셀 갭(cell gap)을 유지한다.
제1 기판(110)과 제2 기판(210) 간의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 제1 기판(110)의 하부면과 제2 기판(210)의 하부면에 각각 편광판(미도시)이 배치될 수 있다.
하부 패널(100)과 상부 패널(200) 사이의 이격 공간에 액정층(300)이 개재된다. 액정층(300)은 액정 분자를 포함할 수 있다. 액정층(300)의 액정 분자는 그 장축 방향이 하부 패널(100) 및 상부 패널(200) 중 어느 하나에 평행하게 배열되어 있고, 그 방향이 하부 패널(100)의 배향막의 러빙 방향으로부터 상부 패널(200)에 이르기까지 나선상으로 90도 비틀린 구조를 가질 수 있다. 또는, 액정층(300)은 수직 배향된 액정 분자들을 포함할 수도 있다.
이하, 도 4를 참조하여 본 발명의 제2 실시예를 설명한다. 도 4은 본 발명의 제2 실시예에 따른 표시장치의 단면도이다.
본 발명의 제2 실시예에 따른 표시장치는 액정표시장치(20)이며 컬러 필터(240)가 하부 패널(100) 배치된다는 점에서 제1 실시예에 따른 액정표시장치(10)와 구별된다. 이하, 중복을 피하기 위해, 제1 실시예에서 설명된 구성요소에 대한 설명은 생략된다.
도 4에 따르면, 제1 기판(110)상에 박막트랜지스터(150)가 배치되고, 박막트랜지스터(150)상에 컬러 필터(240)가 배치된다.
컬러 필터(240)로 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터가 있다. 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터는 각각 적색 화소 영역, 녹색 화소 영역 및 청색 화소 영역에 대응하여 배치된다.
컬러 필터(240)상에 평탄화막(175)이 배치된다.
컬러 필터(240) 및 평탄화막(175)의 일부가 제거되어, 제1 전극(180)의 아래에 배치되는 드레인 전극(166)의 일부를 드러내는 컨택홀(185)이 만들어진다. 평탄화막(175)상에 컨택홀(185)을 통하여 드레인 전극(166)과 전기적으로 연결되는 제1 전극(180)이 배치된다.
이하, 도 5a 내지 5m을 참조하여 표시장치 및 반도체 장치(도 5j)의 제조방법을 설명한다.
도 5a 내지 5m은 표시장치의 제조 공정도로, 도 1의 III-III'를 따라 절단한 단면도를 기준으로 작성된 액정표시장치(10)의 제조공정도이다.
도 5a를 참조하면, 투명한 유리 또는 플라스틱 등으로 된 제1 기판(110)상에 제1 도전막(121) 및 제2 도전막(122)이 배치된다.
제1 도전막(121)은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하며, 50 내지 200nm의 두께를 갖는다.
제2 도전막(122)은 제1 도전막(121)과 다른 조성을 가지며, 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함한다. 제2 도전막(122)은 500 내지 1000nm의 두께를 갖는다.
도 5b를 참조하면, 제2 도전막(122)상에 포토레지스트(750)가 도포되고, 포토레지스트(750)와 이격되어 포토레지스트(750) 상부에 제1 노광 마스크(710)가 배치되고, 광이 조사되어, 포토레지스트(750)에 대한 선택적 노광이 이루어진다.
포토레지스트(750)로 금속 패턴 형성에 사용되는 통상의 포토레지스트가 사용될 수 있으며, 광조사에 의해 식각성이 증가하는 포지티브형(positive type) 포토레지스트가 사용될 수 있다.
제1 노광 마스크(710)는 투명 유리 기판(711) 및 투명 유리 기판(711)상에 형성된 차광 패턴층(712)을 포함한다. 차광 패턴층(712)은 차광 물질을 선택적으로 도포하는 것에 의하여 만들어질 수 있다.
제1 노광 마스크(710)는 투광부(721), 차광부(722) 및 반투과부(723)를 포함한다. 이러한 제1 노광 마스크(710)를 하프톤(half tone) 마스크 라고도 한다.
반투과부(723)는 투광영역과 차광슬릿이 교대로 배치된 구조를 가질 수 있다. 이 경우, 반투과부(723)의 광투과도는 투광영역과 차광슬릿의 간격 조절에 의해 조정될 수 있다. 또한, 반투과부(723)의 광투과도는 차광 물질의 농도 조절에 의해 조정될 수도 있다.
제1 노광 마스크(710)의 차광부(722)는 게이트 라인(123) 형성 영역에 대응되며, 반투과부(723)는 게이트 전극(124) 형성 영역에 대응된다. 투광부(721)는 게이트 라인(123) 형성 영역과 게이트 전극(124) 형성 영역 이외의 영역에 대응된다.
도 5c를 참조하면, 선택적으로 노광된 포토레지스트(750)가 1차 패터닝되어 1차 포토레지스트 패턴(751)이 형성된다.
도 5d를 참조하면, 1차 포토레지스트 패턴(751)을 이용한 1차 식각에 의해 제1 도전막(121)과 제2 도전막(122)이 1차 식각된다. 1차 식각에 의하여, 게이트 라인(123) 영역과 게이트 전극(124) 영역 이외 영역의 제1 도전막(121)과 제2 도전막(122)이 제거된다. 그에 따라 게이트 배선(123, 124)의 평면 형상이 만들어진다.
1차 식각은 습식 식각일 수도 있고 건식 식각일 수도 있다. 식각 방법은 당업자가 용이하게 선택할 수 있다.
도 5e를 참조하면, 1차 포토레지스트 패턴(751)이 일부가 제거되어 2차 포토레지스트 패턴(752)이 만들어진다. 그에 따라, 게이트 전극(124) 영역 상부의 포토레지스트는 모두 제거되어, 제2 도전막(122)이 부분적으로 노출된다.
도 5f를 참조하면, 2차 포토레지스트 패턴(752)을 이용한 2차 식각에 의해 제2 도전막(122)이 선택적으로 제거된다.
2차 식각 역시 습식 식각일 수도 있고 건식 식각일 수도 있다. 식각 선택비를 조정함으로써, 2차 포토레지스트 패턴(752)의해 보호되지 않고 노출된 영역의 제2 도전막(122)이 선택적으로 제거된다.
도 5g를 참조하면, 제2 도전막(122)상의 2차 포토레지스트 패턴(752)이 제거되어, 제1 도전막(121)과 제2 도전막(122)을 포함하는 게이트 라인(123)과 제1 도전막(121)을 포함하는 게이트 전극(124)이 만들어진다.
도 5h를 참조하면, 게이트 라인(123), 게이트 전극(124) 및 노출된 제1 기판(110)상에 질화실리콘(SiNx) 또는 산화실리콘(SiOx)으로 이루어지는 게이트 절연막(130)이 배치된다. 게이트 절연막(130)은 물리적 또는 화학적 성질이 다른 두 개 이상의 절연층을 포함하는 다층막 구조를 가질 수 있다.
도 5i를 참조하면, 게이트 절연막(130)상에 반도체 재료(141)가 전면 도포되고, 제3 도전막(161) 및 제4 도전막(162)이 순차적으로 도포된다.
반도체 재료(141)는 비정질 실리콘 또는 다결정 실리콘과 같은 실리콘계 반도체 재료일 수 있다. 도 5i의 반도체 재료(141)가 비정질 실리콘인 경우, 반도체 재료(141)에 레이저가 조사되어 비정질 실리콘이 결정화된다.
반도체 재료(141)로 결정질 실리콘 및 산화물 반도체 재료가 사용될 수도 있다. 산화물 반도체 재료는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
도면에 도시되지 않았지만, 반도체 재료(141)상에 오믹 콘택층 형성을 위한 저항성 접촉 부재가 배치될 수도 있다.
제3 도전막(161) 및 제4 도전막(162)은 데이터 배선(164, 165, 166) 형성용 도전재료로 만들어진다. 제3 도전막(161)과 제4 도전막(162)은 각각 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
도 5j를 참조하면, 선택적 식각에 의해 반도체층(142), 데이터 라인(164), 소스 전극(165)이 형성되고, 도면에 도시되지 않았지만 데이터 라인(164)도 함께 형성되어 데이터 배선(164, 165, 166)이 만들어진다. 이 때, 제2 패턴 마스크를 이용한 선택적 노광이 이루어질 수 있다.
반도체층(142)은 게이트 전극(124)과 적어도 일부 중첩된다.
데이터 라인(164)은 게이트 라인(123)과 교차한다. 소스 전극(165)은 데이터 라인(164)으로부터 분지되어 반도체층(142)의 상부까지 연장되고, 드레인 전극(166)은 소스 전극(165)과 이격되어 반도체층(142)의 상부에 배치된다.
게이트 전극(124), 반도체층(142), 소스 전극(165) 및 드레인 전극(166)은 박막트랜지스터(151)를 구성한다. 그에 따라, 본 발명의 일 실시예 따른 반도체 장치가 만들어진다.
도 5j를 참조하면, 박막트랜지스터(151)를 포함하는 기판의 전면에 평탄화막(175)이 배치된다.
평탄화막(175)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity) 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 평탄화막(175)은 1.0~2.5㎛의 두께를 가진다. 평탄화막(175)은 박막트랜지스터(151)를 보호하는 보호막 역할을 하며, 박막트랜지스터(151)의 상부를 평탄화한다.
도 5k를 참조하면, 평탄화막(175)의 일부가 제거되어 드레인 전극(166)의 일부를 드러내는 컨택홀(185)이 만들어진다. 컨택홀(185) 형성을 위해 제3 패턴 마스크를 이용한 노광 및 식각이 이루어진다.
도 5l를 참조하면, 평탄화막(175)상에 컨택홀(185)을 통하여 드레인 전극(166)과 전기적으로 연결되는 제1 전극(180)이 형성되어 하부 패널이 만들어진다.
제1 전극(180)은 ITO (indium tin oxide), IZO(indium zinc oxide) 또는 AZO (aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어진다. 제1 전극(180)의 형성을 위해, 제4 패턴 마스크를 이용한 노광 및 식각이 이루어진다.
다음, 도 5m 참조하면, 하부 패널(100)상에 하부 패널(100)과 대향되도록 상부 패널(200)이 배치되고, 하부 패널(100)과 상부 패널(200) 사이에 액정층(300)이 개재되어 액정표시장치(30)가 만들어진다. 상부패널(200)은 제2 기판(210), 차광층(230), 컬러 필터(240), 오버 코팅층(250) 및 제2 전극(220)을 포함한다.
이하, 도 6을 참조하여, 본 발명의 제3 실시예를 설명한다.
도 6은 본 발명의 제3 실시예에 따른 표시장치의 단면도이다. 본 발명의 제3 실시예에 따른 표시장치는 유기 발광 표시장치(30)이다.
본 발명의 제3 실시예에 따른 유기 발광 표시장치(30)는 제1 기판(410), 박막트랜지스터(450), 평탄화막(475) 및 유기발광소자(480)를 포함한다.
제1 기판(410)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 군에서 선택된 절연성 재료로 만들어질 수 있다. 또한, 제1 기판(410)이 스테인리스강 등의 금속성 재료로 만들어질 수도 있다.
도면에 도시되지 않았지만 제1 기판(410)상에 버퍼층이 배치될 수 있다. 버퍼층은 다양한 무기막들 및 유기막들 중에서 선택된 하나 이상의 막을 포함할 수 있다. 버퍼층은 수분과 같은 불순물이 박막트랜지스터(450)나 유기발광소자(480)로 침투하는 것을 방지하면서 동시에 표면을 평탄화하는 역할을 한다. 하지만, 버퍼층이 반드시 필요한 것은 아니다.
박막트랜지스터(450)는 제1 기판(410)상에 배치된다.
구체적으로, 제1 기판(410)상에 게이트 전극(424)과 게이트 라인(미도시)이 형성된다.
게이트 전극(424)은 게이트 라인으로부터 돌출된 형태를 가지며, 제1 도전막을 포함한다. 상기 게이트 라인은 제1 도전막 및 제1 도전막상에 배치된 제2 도전막을 포함한다. 제1 도전막과 제2 도전막은 실시예 1에서 설명된 바와 같다.
게이트 전극(424)과 게이트 라인을 포함하는 제1 기판(410)의 전면에 게이트 절연막(430)이 배치된다. 게이트 절연막(430)상에 반도체층(442)이 배치되고, 반도체층(442)상에 소스 전극(465)과 드레인 전극(466)이 서로 이격되어 배치된다.
박막트랜지스터(450)를 구성하는 게이트 전극(424), 반도체층(442), 소스 전극(465) 및 드레인 전극(466)은 이미 설명되었으므로, 구체적인 설명은 생략된다.
반도체층(442), 소스 전극(465) 및 드레인 전극(466)상에 평탄화막(475)이 배치된다.
평탄화막(475)상에 유기발광소자(480)이 배치된다. 유기발광소자(480)는 제1 전극(481), 제1 전극(481)상에 배치된 유기 발광층(482) 및 유기 발광층(482)상에 배치된 제2 전극(483)을 포함한다.
유기발광소자(480)의 제1 전극(481)은 평탄화막(475)에 형성된 컨택홀을 통해 박막트랜지스터(450)의 드레인 전극(466)과 연결된다.
제1 전극(481) 및 제2 전극(483)으로부터 각각 정공과 전자가 유기 발광층(482) 내부로 주입된다. 이렇게 주입된 정공과 전자가 결합되어 형성된 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
본 발명의 제3 실시예에서, 제1 전극(481)은 반사전극이고, 제2 전극(483)은 반투과 전극이다. 따라서, 유기 발광층(482)에서 발생된 광은 제2 전극(483)을 투과하여 발광된다.
도면에 도시되지 않았지만, 제1 전극(481)과 유기 발광층(482) 사이에 정공 주입층(hole injection layer; HIL) 및 정공 수송층(hole transport layer; HTL) 중 적어도 하나가 더 배치될 수 있다. 또한, 유기 발광층(482)과 제2 전극(483) 사이에 전자 수송층(electron transport layer; ETL) 및 전자 주입층(electron injection layer, EIL) 중 적어도 하나가 더 배치될 수 있다.
제1 전극(481)의 가장자리에 화소정의막(490)이 배치된다. 화소정의막(490)은 개구부를 갖는다. 화소정의막(490)의 개구부는 제1 전극(481)의 일부를 드러낸다. 제2 전극(483)은 유기 발광층(482)뿐만 아니라 화소정의막(490) 위에도 배치된다. 유기발광소자(480)는 화소정의막(490)의 개구부에 위치한 유기 발광층(482)에서 광을 발생시킨다. 이와 같이, 화소정의막(490)은 발광 영역을 정의할 수 있다.
도면에 도시되지 않았지만, 제2 전극(483)상에 캡핑층이 배치될 수 있다. 캡핑층은 유기발광소자(480)를 보호한다.
유기발광소자(480)를 보호하기 위해, 제1 기판(410)과 대향되도록 유기발광소자(480)상에 제2 기판(420)이 배치된다. 제2 기판(420)은 제1 기판(410)과 동일한 재료로 만들어질 수 있다.
제2 전극(483)과 제2 기판(420) 사이의 공간(425)에 질소 기체(N2)와 같은 불활성 기체가 충진될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술된 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100: 하부 패널 110: 제1 기판
121: 제1 도전막 122: 제2 도전막
123: 게이트 라인 124: 게이트 전극
130: 게이트 절연막 142: 반도체층
150: 박막트랜지스터 161: 제3 도전막
162: 제4 도전막 164: 데이터 라인
165: 소스 전극 166: 드레인 전극
171: 제1 보호막 172: 제2 보호막
173: 제3 보호막 175: 평탄화막
180: 제1 전극 185: 컨택홀
210: 제2 기판 220: 제2 전극
230: 차광층 240: 컬러 필터
300: 액정층

Claims (19)

  1. 제1 기판;
    상기 제1 기판상에 배치된 게이트 라인;
    상기 제1 기판상에 배치되며 상기 게이트 라인으로부터 돌출된 게이트 전극;
    상기 게이트 라인 및 상기 게이트 전극상에 배치된 게이트 절연막;
    상기 게이트 절연막상에 배치된 반도체층; 및
    상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극;을 포함하며,
    상기 게이트 전극은 상기 제1 기판상에 배치된 상기 제1 도전막을 포함하고,
    상기 게이트 라인은 상기 제1 도전막 및 상기 제1 도전막상에 배치된 제2 도전막을 포함하는 표시장치.
  2. 제1항에 있어서, 상기 제1 도전막은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 표시장치.
  3. 제1항에 있어서, 상기 제2 도전막은 상기 제1 도전막과 다른 조성을 가지며, 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 표시장치.
  4. 제1항에 있어서,
    상기 제1 도전막은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti) 및 탄탈륨(Ta) 중 어느 하나로 이루어지고,
    상기 제2 도전막은 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 어느 하나로 이루어진 표시장치.
  5. 제1항에 있어서, 상기 제1 도전막은 50 내지 200nm의 두께를 갖는 표시장치.
  6. 제1항에 있어서, 상기 제2 도전막은 500 내지 1000nm의 두께를 갖는 표시장치.
  7. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 각각 상기 반도체층상에 배치된 제3 도전막 및 상기 제3 도전막상에 배치된 제4 도전막을 포함하며,
    상기 제3 도전막과 상기 제4 도전막은 각각 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 표시장치.
  8. 제1항에 있어서,
    상기 제1 기판과 대향하여 배치된 제2 기판; 및
    상기 제1 기판과 제2 기판 사이에 배치된 액정층;
    을 포함하는 표시장치.
  9. 제1항에 있어서,
    상기 제1 기판에 배치되며, 상기 드레인 전극과 연결된 제1 전극,
    상기 제1 전극상에 배치된 발광층; 및
    상기 발광층상에 배치된 제2 전극;
    을 포함하는 표시장치.
  10. 제1 기판;
    상기 제1 기판상에 배치된 게이트 라인;
    상기 제1 기판상에 배치되며 상기 게이트 라인으로부터 돌출된 게이트 전극;
    상기 게이트 라인 및 상기 게이트 전극상에 배치된 게이트 절연막;
    상기 게이트 절연막상에 배치된 반도체층; 및
    상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극;을 포함하며,
    상기 게이트 전극은 상기 제1 기판상에 배치된 제1 도전막을 포함하고,
    상기 게이트 라인은 상기 제1 도전막 및 상기 제1 도전막상에 배치된 제2 도전막을 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 제1 도전막은 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 반도체 장치.
  12. 제10항에 있어서, 상기 제2 도전막은 제1 도전막과 다른 조성을 가지며 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 반도체 장치.
  13. 제10항에 있어서, 상기 제1 도전막은 50 내지 200nm의 두께를 갖는 반도체 장치.
  14. 제10항에 있어서, 상기 제2 도전막은 500 내지 1000nm의 두께를 갖는 반도체 장치.
  15. 제1 기판상에 제1 도전재료를 도포하여 제1 도전막을 형성하는 단계;
    상기 제1 도전막상에 제2 도전재료를 도포하여 제2 도전막을 형성하는 단계;
    상기 제1 도전막과 상기 제2 도전막을 선택적 식각하여 상기 제1 도전막을 포함하는 게이트 전극 및 상기 제1 도전막과 상기 제2 도전막을 포함하는 게이트 라인을 형성하는 단계;
    상기 게이트 라인 및 상기 게이트 전극상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 반도체층을 형성하는 단계; 및
    상기 반도체층상에 서로 이격되어 배치된 소스 전극과 드레인 전극을 형성하는 단계;
    를 포함하는 표시장치의 제조방법.
  16. 제15항에 있어서, 상기 제1 도전재료는 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 표시장치의 제조방법.
  17. 제15항에 있어서, 상기 제2 도전재료는 상기 제1 도전재료와 다른 조성을 가지며, 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 은(Ag) 및 구리(Cu) 중 적어도 하나를 포함하는 표시장치의 제조방법.
  18. 제15항에 있어서, 상기 제1 도전막은 50 내지 200nm의 두께를 갖는 표시장치의 제조방법.
  19. 제15항에 있어서, 상기 제2 도전막은 500 내지 1000nm의 두께를 갖는 표시장치의 제조방법.
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