KR102392007B1 - 박막트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 이를 구비한 표시장치에 관한 것이다. 본 발명은 소스/드레인 전극의 상하부를 둘러싸는 이중의 반도체층 구조를 가짐으로써, 저 전압 구동이 가능하며 고 해상도를 갖는 표시장치를 제공할 수 있다.

Description

박막트랜지스터 및 이를 포함하는 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막트랜지스터에 관한 것으로, 보다 구체적으로는 저 전압 구동이 가능한 박막트랜지스터 및 이를 구비한 표시장치에 관한 것이다.
표시장치는 발광 방식에 따라 액정표시장치(liquid crystal display, LCD), 유기 발광 표시장치(organic light emitting diode display, OLED display), 플라즈마 표시장치(plasma display panel, PDP), 전기 영동 표시장치(electrophoretic display) 등으로 분류된다.
액정표시장치 또는 유기 발광 표시장치 등의 표시장치에 사용되는 박막트랜지스터(Thin Film Trasistor)는 각 화소의 동작을 제어하는 스위칭 소자 및 화소를 구동하는 구동 소자로 사용된다. 이 때, 박막트랜지스터는 전하 또는 전력이 화소 전극으로 전달되도록 하거나 차단하는 온/오프(on/off) 스위치 역할을 한다.
일반적으로 이러한 TFT는 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 활성층을 가지며, 이 활성층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
상기 활성층은 비정질 실리콘(amorphous silicon; a-Si)이나 다결정 실리콘(poly silicon)과 같은 반도체 물질로 형성된다. 활성층이 비정질 실리콘으로 형성되면 캐리어의 이동도가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다. 활성층이 다결정 실리콘으로 형성되면 캐리어의 이동도는 높지만 문턱 전압(Threshold Voltage; Vth)이 불균일하다.
최근에는 산화물 반도체를 활성층으로 이용하는 연구가 활발하다. 산화물 반도체를 활성층으로 이용하는 산화물 TFT는 저온 공정으로 제작이 가능하다. 또한 비정질 상이기 때문에 대면적화가 용이하고, 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
본 발명은 저 전압 구동이 가능한 박막트랜지스터를 제공하고자 한다.
또한, 본 발명은 고 해상도의 영상을 표시할 수 있는 표시 장치를 제공하고자 한다.
본 발명의 일 실시예는 기판상에 배치된 하부 게이트 전극; 상기 하부 게이트 전극상에 배치된 게이트 절연층; 상기 게이트 절연층상에 배치된 제1 반도체층; 상기 제1 반도체층상에 배치된 소스/드레인 전극; 상기 제1 반도체층의 채널 영역과 상기 소스/드레인 전극상에 비치된 제2 반도체층; 상기 제2 반도체층상에 배치된 패시베이션층; 및 상기 채널 영역에 대응하여 상기 패시베이션층상에 배치되는 상부 게이트 전극을 포함하는 박막트랜지스터를 제공한다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 제2 반도체층은 서로 동일하거나 또는 상이한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 제2 반도체층은 비정질 실리콘(amorphous silicon), 산화물(oxide) 반도체, 질화물(nitride) 반도체 및 산화질화물(oxynitride) 반도체 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 상기 소스/드레인 전극과 적어도 부분적으로 중첩된다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 투명 전도성 전극일 수 있다.
본 발명의 일 실시예는 기판을 제공하는 단계; 상기 기판상에 하부 게이트 전극을 형성하는 단계; 상기 기판과 상기 하부 게이트 전극을 도포하는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층상에 제1 반도체층을 형성하는 단계; 상기 제1 반도체층상에 소스/드레인 전극을 형성하는 단계; 상기 하부 게이트 전극에 대응하는 채널 영역 및 상기 소스/드레인 전극을 도포하는 제2 반도체층을 형성하는 단계; 상기 제2반도체층상에 패시배이션층을 형성하는 단계; 및 상기 패시베이션층상에, 상기 채널 영역에 대응하는 상부 게이트 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 제2 반도체층은 서로 동일하거나 또는 상이한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 제2 반도체층은 비정질 실리콘, 산화물 반도체, 질화물 반도체 및 산화질화물 반도체 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 상기 소스/드레인 전극과 적어도 부분적으로 중첩된다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 투명 전도성 전극일 수 있다.
본 발명의 일 실시예는 제1 기판; 상기 제1 기판상에 배치된 게이트 라인; 상기 게이트 라인과 교차 배열된 데이터 라인; 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막트랜지스터; 및 상기 박막트랜지스터와 연결된 화소 전극을 포함하고, 상기 박막트랜지스터는 상기 제1 기판상에 순차적으로 배치된 하부 게이트 전극, 상기 하부 게이트 전극상에 배치된 게이트 절연층, 상기 게이트 절연층상에 배치된 제1 반도체층, 상기 제1 반도체층상에 배치된 소스/드레인 전극, 상기 소스/드레인 전극상에 배치된 제2 반도체층, 상기 제2 반도체층상에 배치된 패시베이션층, 및 상기 패시베이션층상에 배치된 상부 게이트 전극을 포함하는 표시 장치를 제공한다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 제2 반도체층은 서로 동일하거나 또는 상이한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 제2 반도체층은 비정질 실리콘, 산화물 반도체, 질화물 반도체 및 산화질화물 반도체 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 상기 소스/드레인 전극과 적어도 부분적으로 중첩된다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 게이트 전극은 투명 전도성 전극일 수 있다.
본 발명에 따른 박막트랜지스터를 포함하는 표시장치는 온 전류(On-Current)가 강화됨으로써, 저 전압 구동이 가능하며 고 해상도의 영상을 제공할 수 있다.
도 1a 내지 도 1c는 종래의 박막트랜지스터와 본 발명의 일 실시예에 따른 박막트랜지스터의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막트랜지스터의 개략적인 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조 공정도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다.
도 6은 종래의 박막트랜지스터 및 본 발명의 일 실시예에 따른 박막트랜지스터의 게이트 전압에 따른 소스-드레인 전류를 도시한 그래프이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만이 도면에 예시되고 이를 중심으로 본 발명이 설명된다. 그렇다고 하여 본 발명의 범위가 이러한 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
이하, 도 1a 내지 도 1c를 참조하여 본 발명의 박막트랜지스터 구조를 더욱 설명한다.
도 1a는 종래의 박막트랜지스터의 평면도이고, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 박막트랜지스터의 개략적인 평면도이다.
도 1a 내지 도 1c를 참조하여 박막트랜지스터의 구조에 대해 설명하고, 박막트랜지스터의 각 구성요소에 대한 자세한 설명은 도 2와 관련하여 후술한다.
도 1a에 도시한 바와 같이, 종래의 박막트랜지스터는 하나의 게이트 전극 및 하나의 반도체층을 포함하는 구조를 갖는 것이 일반적이다. 즉, 게이트 전극(24); 상기 게이트 전극상에 배치된 게이트 절연층(미도시); 상기 게이트 절연층상에 배치된 반도체층(42); 및 상기 반도체층상에 배치된 소스/드레인 전극(65/66)을 포함한다.
또한, 도면으로 도시하지는 않았지만, 종래의 박막트랜지스터는 두 개의 게이트 전극 및 하나의 반도체층을 포함하는 구조를 가질 수도 있다.
이에 비해, 도 1b 및 도 1c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터는 두 개의 게이트 전극 및 두 개의 반도체층을 포함한다. 즉, 본 발명의 일 실시예에 따른 박막트랜지스터는 반도체층이 소스/드레인 전극의 상하부를 둘러싸는 구조를 갖는다.
도 1b는 소스/드레인 전극(165/166)상에 제2 반도체층(146)이 배치된 구조를 도시하며, 도 1c는 제2 반도체층(146)상에 패시베이션층(미도시) 및 상부 게이트 전극(180)이 순차적으로 배치된 구조를 도시하고 있다.
상부 게이트 전극(180)은 게이트 절연층 및 패시베이션층에 형성된 컨택홀(185)을 통해 하부 게이트 전극(124)과 연결될 수 있다.
본 발명의 일 실시예에 따른 박막트랜지스터는, 하부 게이트 전극(124)과 소스/드레인 전극(165/166) 사이 및 상부 게이트 전극(180)과 소스/드레인 전극(165/166) 사이에 각각 중첩되는 반도체층(142, 146)이 배치된다. 이러한 구조를 가짐으로써, 하부 게이트 전극(124)뿐 아니라 상부 게이트 전극(180)을 통한 캐리어 주입(carrier injection)이 용이하고 저 전압구동이 가능하다.
도 2는 본 발명의 일 실시예에 따른 박막트랜지스터를 개략적으로 도시한 단면도이다.
도 1c 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터는 하부 게이트 전극(124); 게이트 절연층(130); 제1 반도체층(142); 소스/드레인 전극(165,166); 제2 반도체층(146); 패시베이션층(170); 및 상부 게이트 전극(180)을 포함한다.
구체적으로, 기판(110)상에 게이트 신호를 전달하는 게이트 배선(122, 124)이 배치된다. 게이트 배선(122, 124)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트 라인(122)과, 게이트 라인(122)으로부터 돌출되어 형성된 하부 게이트 전극(124)을 포함한다. 하부 게이트 전극(124)은 후술하는 소스 전극(165), 드레인 전극(166) 및 반도체층들(142, 146)과 함께 박막트랜지스터(150)를 구성한다.
도면에 도시되지 않았으나, 기판(110)상에 제1 전극(190)과 스토리지 캐패시터를 형성하기 위한 스토리지 배선(미도시)이 추가적으로 배치될 수 있다. 스토리지 배선은 게이트 배선(122, 124)과 동일한 물질로 만들어질 수 있으며 동일한 층에 배치될 수 있다.
게이트 배선(122, 124)은 알루미늄(Al) 또는 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag) 또는 은 합금과 같은 은 계열의 금속, 구리(Cu) 또는 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo) 또는 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 만들어질 수 있다.
게이트 배선(122, 124)은 물리적 성질이 다른 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다. 이 중 하나의 도전막은 게이트 배선(122, 124)의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)을 갖는 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어 질 수 있다. 또한, 다른 한 도전막은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide, TCO)과의 접촉 특성이 우수한 물질, 예를 들면, 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 만들어질 수 있다.
이러한 다중막 구조를 갖는 전극의 예로, 크롬 하부막과 알루미늄 상부막으로 된 전극, 알루미늄 하부막과 몰리브덴 상부막으로 된 전극 및 티타늄 하부막과 구리 상부막으로 된 전극 등이 있다. 그러나, 본 발명이 이에 한정되지 않으며, 게이트 배선(122, 124)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
상기 기판(110)과 게이트 배선(122, 124)상에 게이트 절연층(130)이 배치된다. 상기 게이트 절연층(130)은 산화물, 질화물, 절연성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함할 수 있다.
상기 게이트 절연층(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 게이트 절연층(130)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수도 있다.
상기 게이트 절연층(130)상에 채널 형성을 위한 제1 반도체층(142)이 배치된다. 제1 반도체층(142)의 적어도 일부는 하부 게이트 전극(124)과 중첩한다. 제1 반도체층(142)은 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체로 이루어진다. 즉, 제1 반도체층(142)은 산화물 반도체를 포함한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 반도체층(142)은 비정질 실리콘(a-Si), 질화물 반도체 또는 산화질화물 반도체로 이루어질 수도 있다.
도시하지는 않았지만, 제1 반도체층(142)에 오믹 콘택층이 배치될 수 있다. 오믹 콘택층은 후술할 소스/드레인 전극(165/166)과 제1 반도체층(142) 사이의 접촉 특성을 개선하는 역할을 한다.
상기 제1 반도체층(142) 및 게이트 절연층(130)상에 데이터 배선(162, 165, 166)이 배치된다. 데이터 배선(162, 165, 166)은 게이트 라인(122)과 교차하는 방향 예컨대, 세로 방향으로 배치된 데이터 라인(162), 데이터 라인(162)으로부터 분지되어 제1 반도체층(142)의 상부까지 연장되어 있는 소스 전극(165), 소스 전극(165)과 대향하여 제1 반도체층(142)상에 배치된 드레인 전극(166)을 포함한다. 드레인 전극(166)은 제1 반도체층(142) 상부에서 제1 전극(190; 도 4 참조)의 아래까지 연장될 수 있다.
상기 소스/드레인 전극(165/166)은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로부터 이루어진 군으로부터 선택된 물질을 포함할 수 있다.
데이터 배선(162, 165, 166) 및 노출된 제1 반도체층(142) 상부에 걸쳐 제2 반도체층(146)이 배치된다. 구체적으로, 제1 반도체층(142), 소스 전극(165) 및 드레인 전극(166)상에 제2 반도체층(146)이 배치된다.
제2 반도체층(146)은 상기 제1 반도체층(142)과 서로 동일하거나 또는 상이한 물질을 포함할 수 있다. 제2 반도체층(146)의 적어도 일부는 하부 게이트 전극(124)과 중첩한다. 제2 반도체층(146)은 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체로 이루어진다. 즉, 제2 반도체층(146)은 산화물 반도체를 포함한다.
하지만, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 반도체층(146)은 비정질 실리콘, 산화물 반도체, 질화물 반도체 및 산화질화물 반도체 중 적어도 어느 하나를 포함할 수 있다.
제2 반도체층(146)상에 패시베이션층(170)이 배치된다. 패시베이션층(170)은 산화물, 질화물, 절연성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함할 수 있다.
패시베이션층(170)은 실리콘 산화물, 실리콘 질화물, 감광성의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
패시베이션층(170)상에 하부 게이트 전극(124)에 대응하는 상부 게이트 전극(180)이 배치된다. 상부 게이트 전극(180)은 상기 소스/드레인 전극(165/166)과 적어도 부분적으로 중첩된다.
상부 게이트 전극(180)은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로부터 선택된 물질을 포함할 수 있다. 또한, 상기 상부 게이트 전극(180)은 IZO, ITO 등을 포함하는 투명 전도성 전극일 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
상부 게이트 전극(180)은 패시베이션층(170) 및 게이트 절연층(130)에 형성된 컨택홀(185)을 통하여 하부 게이트 전극(124)과 연결될 수 있다. 또는 별도의 전극을 통해 상부 게이트 전극(180)에 별도의 전압을 인가할 수도 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터는 두 개의 게이트 전극, 즉 하부 게이트 전극(124) 및 상부 게이트 전극(180)을 포함하며, 소스/드레인 전극(165/166)을 상하로 둘러싼 이중 반도체층, 즉 제1 반도체층(142) 및 제2 반도체층(146)을 포함하는 구조를 가진다.
또한, 본 발명의 일 실시예에서는 BCE(Back-Channel Etch) 구조를 갖는 박막트랜지스터를 설명하였으나, 본 발명에 따른 박막트랜지스터는 ES(Etch Stopper) 구조를 가질 수도 있다.
본 실시예에서, 상기 소스/드레인 전극(165/166)과 상부 게이트 전극(180) 사이에 반도체층인 제2 반도체층(146)이 배치됨으로써, 상부 게이트 전극을 통한 캐리어 주입이 용이해지는 효과를 가진다. 그에 따라, 종래의 박막트랜지스터(예를 들어, 도 1a 참조)와 비교할 때, 본 발명에 따른 박막트랜지스터는 저 전압 구동이 가능하며 고 해상도를 갖는 표시장치의 스위칭/구동(switching/driving) 박막트랜지스터로서 적합하다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 표시 장치의 제조공정을 개략적으로 도시한 단면도이다.
도 3a를 참조하면, 기판(110)상에 하부 게이트 전극(124)을 형성한다. 이 때, 하부 게이트 전극(124)과 함께 게이트 라인(미도시)이 함께 형성되어 게이트 배선(122, 124)이 만들어진다.
박막트랜지스터의 하부 게이트 전극(124)를 형성하기 전에 기판(110)상에 버퍼층(미도시)을 더 형성할 수 있다. 상기 버퍼층은 기판(110)으로부터 상기 기판(110)상에 배열되는 층들로 불순물이 침투하는 것을 차단하는 역할을 할 수 있다. 버퍼층은 SiO2 및/또는 SiNx 등을 포함할 수 있다.
상기 기판(110)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 또한, 상기 기판(110)은 플라스틱 재질을 포함할 수 있다. 상기 기판(110)은 메탈 호일과 플렉서블 기판을 포함할 수 있다.
상기 하부 게이트 전극(124)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되지 않고 인접층과의 밀착성, 적층되는 층의 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재료를 사용할 수 있다.
도 3b 및 도 3c를 참조하면, 하부 게이트 전극(124)상에 게이트 절연층(130)과 제1 반도체층(142)을 차례로 형성한다.
상기 하부 게이트 전극(124)이 형성된 기판(110)상에 게이트 절연층(130)을 형성한다. 상기 게이트 절연층(130)은 실리콘 옥사이드 또는 실리콘 나이트라이드 등과 같은 절연성 물질로 형성할 수 있으며, 물론 이 외에도 절연성 유기물 등으로 형성할 수도 있다. 또한, 게이트 절연층(130)은 물리적 또는 화학적 성질이 다른 두 개 이상의 절연층을 포함하는 다층막 구조를 가질 수 있다.
이어서, 상기 게이트 절연층(130)상에 상기 제1 반도체층(142)을 형성한다. 상기 제1 반도체층(142)은 상기 하부 게이트 전극(124)과 오버랩되는 채널영역을 포함할 수 있으며, 산화물 반도체를 포함할 수 있다.
제1 반도체층(142)은 In, Ga, Zn, Sn, Sb, Ge, Hf 및 As를 포함하는 군으로부터 선택되는 적어도 하나 이상의 원소를 함유하는 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체로, ZnO, SnO2, In2O3, Zn2SnO4, Ga2O3 및 HfO2를 포함하는 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한 상기 제1 반도체층(142)은 투명한 산화물 반도체로 형성될 수 있다.
상기 제1 반도체층(142)은 물리적인 증착법인 스퍼터링법을 이용하여 형성할 수 있다. 상기 제1 반도체층(142)은 소자에서 요구되는 저항값에 따라 산소 유량을 조절하여 형성할 수 있다.
도 3d를 참조하면, 상기 제1 반도체층(142)상에 소스/드레인 전극(165/166)을 형성한다.
먼저, 제1 반도체층(142)이 형성된 상기 기판(110)상에 단일층 또는 복수층의 형상으로 상기 소스/드레인 전극(165/166)을 형성한다. 상기 소스/드레인 전극(165/166)은 상기 제1 반도체층(142)의 양측과 접촉한다. 상기 소스/드레인 전극(165/166)은 전도성 물질을 사용하여 형성할 수 있으며, 예를 들어 Cr, Pt, Ru, Au, Ag, Mo, Al, W, Cu 또는 AlNd와 같은 금속 또는 ITO, GIZO, GZO, AZO, IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 사용하여 형성할 수 있다.
도 3e를 참조하면, 상기 소스/드레인 전극(165/166)을 도포하는 제2 반도체층(146)을 형성한다.
상기 제2 반도체층(146)은 상기 제1 반도체층(142)과 동일하거나 또는 상이한 물질로 형성할 수 있다.
상기 하부 게이트 전극(124)과 오버랩되는 채널영역을 포함할 수 있으며, 산화물 반도체를 포함할 수 있다. 상기 제2 반도체층(146)은 In, Ga, Zn, Sn, Sb, Ge, Hf 및 As를 포함하는 군으로부터 선택되는 적어도 하나 이상의 원소를 함유하는 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체로, ZnO, SnO2, In2O3, Zn2SnO4, Ga2O3 및 HfO2를 포함하는 그룹으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한 상기 제2 반도체층(146)은 투명한 산화물 반도체로 형성될 수 있다.
상기 제2 반도체층(146)은 물리적인 증착법인 스퍼터링법을 이용하여 형성할 수 있다. 상기 제2 반도체층(146)은 소자에서 요구되는 저항값에 따라 산소 유량을 콘트롤하여 형성할 수 있다.
도 3f를 참조하면, 상기 제2 액티층(146)이 형성된 상기 기판(110)상에 패시베이션층(170)을 도포한다.
상기 패시베이션층(170)은 다양한 형태로 구성될 수 있는데, BCB(benzocyclobutene) 또는 아크릴(acryl) 등과 같은 유기물, 또는 SiNx와 같은 무기물로 형성될 수도 있다. 또한, 상기 패시베이션층(170)은 단층으로 형성되거나 이중 혹은 다중층으로 구성될 수도 있는 등 다양한 변형이 가능하다.
도 3g를 참조하면, 상기 패시베이션층(170)상에 상부 게이트 전극(180)을 형성한다.
상부 게이트 전극(180)은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로부터 선택된 물질로 형성할 수 있다.
또한, 상기 상부 게이트 전극(180)은 IZO, ITO 등을 포함하는 투명 전도성 전극일 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
상부 게이트 전극(180), 앞서 설명한 바와 같이, 게이트 절연층(130) 및 패시베이션층(170)에 형성한 컨택홀(185; 도 1c 참조)을 통하여 하부 게이트 전극(124)과 연결되도록 형성할 수 있다.
그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 상부 게이트 전극(180)은 표시장치의 화소전극을 상기 상부 게이트 전극(180)으로 이용할 수도 있다. 이러한 경우에는 상부 게이트 전극을 별도로 형성할 필요가 없고, 상부 게이트 전극에 전압을 인가하기 위한 외부 전원 및 배선이 필요하지 않다.
이하에서는, 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 표시장치를 설명한다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 액정표시장치(10)를 도시한 단면도이다.
그러나 본 발명의 적용범위가 액정표시장치에 한정되는 것은 아니며, 본 발명은 유기발광 표시장치에 적용될 수 있다.
본 발명의 일 실시예에 따른 액정표시장치(10)는 제1 기판(110), 제1 기판(110)과 대향하여 배치된 제2 기판(210) 및 제1 기판(110)과 제2 기판(210) 사이에 배치된 액정층(300)을 포함한다.
도 4를 참조하면, 액정표시장치(10)는 하부 패널(100), 상부 패널(200) 및 하부 패널(100)과 상부 패널(200) 사이에 배치된 액정층(300)을 포함한다.
하부 패널(100)은 제1 기판(110), 제1 기판(110)상에 배치된 박막트랜지스터(150), 박막트랜지스터(150)상에 배치된 평탄화막(175), 평탄화막(175)상에 배치된 제1 전극(190)을 포함한다.
제1 기판(110)으로 투명한 유리 또는 플라스틱 등으로 된 절연 기판이 사용될 수 있다.
제1 기판(110)상에 박막트랜지스터가 배치된다. 박막트랜지스터(150)에 대해서는 도 2를 참조하여 설명하였으므로, 중복을 피하기 위해 이미 설명된 구성요소에 대한 설명은 생략한다.
기판(110) 및 박막트랜지스터(150)를 포함하는 구조물을 반도체 장치라고도 한다. 이러한 반도체 장치는 표시장치 외에 다른 전기, 전자 장치에 사용될 수 있다.
또한, 도 2에 설명된 박막트랜지스터(150)의 구조는 하나의 실시예일뿐, 박막트랜지스터(150) 구조가 도 2에 의해 한정되는 것은 아니다.
박막트랜지스터(150)의 상부 게이트 전극(180) 및 패시베이션층(170)상에 평탄화막(175)이 배치된다. 평탄화막(175)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 평탄화막(175)은 박막트랜지스터(150) 상부를 평탄화하는 역할을 한다.
패시베이션층(170) 및 평탄화막(175)의 일부가 제거되어, 제1 전극(190)의 아래에 배치되는 드레인 전극(166)의 일부를 드러내는 컨택홀(195)이 만들어진다.
평탄화막(175)상에 컨택홀(195)을 통하여 드레인 전극(166)과 전기적으로 연결되는 제1 전극(190)이 배치된다. 제1 전극(190)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어질 수 있다. 본 발명의 일 실시예에 따르면, 제1 전극(190)은 화소 전극이며, 화소 영역에 배치된다.
도시되지 않았지만, 제1 전극(190)과 평탄화막(175)상에 하부 배향막이 배치될 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함할 수 있다. 예를 들어, 하부 배향막은 폴리아믹산(Polyamic acid), 폴리실록산(Polysiloxane) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함할 수 있다.
상부패널(200)은 제2 기판(210), 차광층(230), 컬러필터(240), 오버 코팅층(250) 및 제2 전극(220)을 포함한다.
제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 만들어진다.
제2 기판(210))상에 차광층(230)이 배치된다. 차광층(230)은 블랙 매트릭스(black matrix)라고도 하며, 복수개의 컬러 필터(240)를 서로 구분하고 화소 영역을 정의한다.
또한, 차광층(230)은 백라이트 유닛(미도시)으로부터 공급되는 광이 외부로 통과되는 것을 방지하며, 또한 외부로부터의 광이 게이트 라인(122), 데이터 라인(162) 또는 박막트랜지스터(150)에 조사되는 것을 방지한다. 차광층(230)은 게이트 라인(122), 데이터 라인(162) 및 박막트랜지스터(150)와 중첩하여 배치될 수 있다. 예를 들어, 차광층(230)은 게이트 라인(122)과 데이터 라인(162)을 따라 배치된 격자형 구조를 가질 수 있다.
차광층(230)에 의해 구분된 화소 영역에 컬러 필터(240)가 배치된다. 컬러 필터(240)로, 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터가 있다. 그러나, 컬러 필터(240)의 종류가 이에 한정되는 것은 아니다.
적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터는 각각 적색 화소 영역, 녹색 화소 영역 및 청색 화소 영역에 대응하여 배치된다.
컬러 필터(240)상에 오버 코팅층(250)이 배치된다. 오버 코팅층(250)은 컬러 필터(240) 상부를 평탄화하면서, 컬러 필터(240)를 보호한다. 오버 코팅층(250)은, 예를 들어, 아크릴계 에폭시 재료로 만들어질 수 있다.
오버 코팅층(250)상에 제2 전극(220)이 배치된다. 제2 전극(220)은 공통 전극이다.
제2 전극(220)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명도전성산화물(Transparent Conductive Oxide)로 만들어질 수 있다.
도시되지 않았지만, 상부 패널(200)은 상부 배향막을 더 포함할 수 있다. 상부 배향막은 제2 전극(220)상에 배치된다. 상부 배향막은 전술된 하부 배향막과 동일한 물질로 만들어질 수 있다.
하부 패널(100)과 상부 패널(200) 사이에 컬럼 스페이서(미도시)가 배치된다. 컬럼 스페이서는 하부 패널(100)과 상부 패널(200) 사이의 간격을 일정하게 유지함으로써, 액정표시장치(10)의 셀 갭(cell gap)을 유지한다.
제1 기판(110)과 제2 기판(210) 간의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 제1 기판(110)의 하부면과 제2 기판(210)의 하부면에 각각 편광판(미도시)이 배치될 수 있다.
하부 패널(100)과 상부 패널(200) 사이의 이격 공간에 액정층(300)이 개재된다. 액정층(300)은 액정 분자를 포함할 수 있다. 액정층(300)의 액정 분자는 그 장축 방향이 하부 패널(100) 및 상부 패널(200) 중 어느 하나에 평행하게 배열되어 있고, 그 방향이 하부 패널(100)의 배향막의 러빙 방향으로부터 상부 패널(200)에 이르기까지 나선상으로 90도 비틀린 구조를 가질 수 있다. 또는, 액정층(300)은 수직 배향된 액정 분자들을 포함할 수도 있다.
본 발명의 일 실시예에 따른 액정표시장치(10)는 고 해상도의 영상을 제공할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시장치의 단면도이다. 본 발명의 다른 실시예에 따른 표시장치는 유기발광 표시장치(30)이다.
본 발명의 다른 실시예에 따른 유기발광 표시장치(30)는 제1 기판(310), 버퍼층(331), 박막트랜지스터(350), 평탄화막(375) 및 유기발광소자(380)를 포함한다.
제1 기판(310)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 군에서 선택된 절연성 재료로 만들어질 수 있다. 또한, 제1 기판(310)이 스테인리스강 등의 금속성 재료로 만들어질 수도 있다.
제1 기판(310)상에 버퍼층(331)이 배치된다. 버퍼층(331)은 다양한 무기막들 및 유기막들 중에서 선택된 하나 이상의 막을 포함할 수 있다. 버퍼층(331)은 수분과 같은 불순물이 박막트랜지스터(350)나 유기발광소자(380)로 침투하는 것을 방지하면서 동시에 표면을 평탄화하는 역할을 한다. 하지만, 버퍼층(331)이 반드시 필요한 것은 아니며, 생략될 수도 있다.
박막트랜지스터(350)는 버퍼층(331)상에 배치된다.
구체적으로, 버퍼층(331)상에 하부 게이트 전극(324)이 배치되고, 하부 게이트 전극(324)상에 게이트 절연층(330)이 배치된다. 게이트 절연층(330)상에 제1 반도체층(342)이 배치되고, 제1 반도체층(342)상에 소스 전극(365)과 드레인 전극(366)이 서로 이격되어 배치된다. 소스/드레인 전극(265/266)상에 제2 반도체층(346)이 배치되고, 제2 반도체층(346)상에 패시베이션층(370) 및 상부 게이트 전극(328)이 순차적으로 배치된다.
박막트랜지스터(350)를 구성하는 게이트 전극(324, 328), 반도체층(342, 346), 소스 전극(365) 및 드레인 전극(366)은 이미 설명되었으므로, 구체적인 설명은 생략된다.
패시베이션층(370) 및 상부 게이트 전극(328)상에 평탄화막(375)이 배치된다.
본 발명의 다른 실시예에 따른 평탄화막(375)은 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 평탄화막(175)과 동일하다. 따라서, 이들에 대한 구체적인 설명은 생략된다.
유기발광소자(380)는 제1 전극(381), 제1 전극(381)상에 배치된 유기 발광층(382) 및 유기 발광층(382)상에 배치된 제2 전극(383)을 포함한다.
유기발광소자(380)의 제1 전극(381)은 평탄화막(375)과 패시베이션층(370)에 형성된 컨택홀을 통해 박막트랜지스터(350)의 드레인 전극(366)과 연결된다.
제1 전극(381) 및 제2 전극(383)으로부터 각각 정공과 전자가 유기 발광층(382) 내부로 주입된다. 이렇게 주입된 정공과 전자가 결합되어 형성된 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
본 발명의 다른 실시예에서, 제1 전극(381)은 반사전극이고, 제2 전극(383)은 반투과 전극이다. 따라서, 유기 발광층(382)에서 발생된 광은 제2 전극(383)을 투과하여 발광된다.
도면에 도시되지 않았지만, 제1 전극(381)과 유기 발광층(382) 사이에 정공 주입층(hole injection layer; HIL) 및 정공 수송층(hole transport layer; HTL) 중 적어도 하나가 더 배치될 수 있다. 또한, 유기 발광층(382)과 제2 전극(383) 사이에 전자 수송층(electron transport layer; ETL) 및 전자 주입층(electron injection layer, EIL) 중 적어도 하나가 더 배치될 수 있다.
제1 전극(381)의 가장자리에 화소정의막(390)이 배치된다. 화소정의막(390)은 개구부를 갖는다. 화소정의막(390)의 개구부는 제1 전극(381)의 일부를 드러낸다. 제2 전극(383)은 유기 발광층(482)뿐만 아니라 화소정의막(390) 위에도 배치된다. 유기발광소자(380)는 화소정의막(390)의 개구부에 위치한 유기 발광층(382)에서 광을 발생시킨다. 이와 같이, 화소정의막(390)은 발광 영역을 정의할 수 있다.
도면에 도시되지 않았지만, 제2 전극(383)상에 캡핑층이 배치될 수 있다. 캡핑층는 유기발광소자(380)를 보호한다.
유기발광소자(380)를 보호하기 위해, 제1 기판(310)과 대향되도록 유기발광소자(380)상에 제2 기판(320)이 배치된다. 제2 기판(320)은 제1 기판(310)과 동일한 재료로 만들어질 수 있다.
제2 전극(383)과 제2 기판(320) 사이의 공간(325)에 질소 기체(N2)와 같은 불활성 기체가 충진될 수 있다.
본 발명의 다른 실시예에 따른 유기발광 표시장치(30)는 고 해상도의 영상을 제공할 수 있다.
이하, 도 6을 참조하여 본 발명의 일 실시예에 따른 박막트랜지스터의 전기적 특성을 설명하고자 한다.
도 6은 박막트랜지스터의 게이트 전압(Vg)에 따른 소스-드레인 전류(Id)를 도시한 그래프로서, 본 발명의 일 실시예에 따른 박막트랜지스터와 두 가지 유형의 종래 박막트랜지스터를 비교하여 도시하고 있다. 가로축은 게이트 전압(Vg)이고, 세로축은 드레인 전류(Id)이다.
구체적으로, 도 6에 도시된 제1 그래프(GR1)는 본 발명의 일 실시예에 따른 박막트랜지스터의 게이트 전압에 따른 소스-드레인 전류를 나타낸다. 제2 그래프(GR2)는 하나의 게이트 전극 및 하나의 반도체층을 포함하는 종래 박막트랜지스터의 게이트 전압에 따른 소스-드레인 전류를 나타낸다. 그리고 제3 그래프(GR3)는 두 개의 게이트 전극 및 하나의 반도체층을 포함하는 종래 박막트랜지스터의 게이트 전압에 따른 소스-드레인 전류를 나타낸다.
도 6을 참조하면, 상기 제1 그래프(GR1)는 상기 제2 그래프(GR2) 및 상기 제3 그래프(GR3)에 비해 왼쪽으로 시프트되었다. 예컨대, 게이트 온 전압인 20 v에서 제1 그래프 내지 제3 그래프에 따른 드레인 전류를 볼 때, 제1 그래프(GR1)의 온 전류가 가장 크다. 즉, 일정한 게이트 전압이 인가된 상기 박막트랜지스터의 소스-드레인 전류는 본 발명의 일 실시예에 따른 박막트랜지스터에서 높다.
도 6을 통해서, 본 발명의 일 실시예에 따른 박막트랜지스터는 저 전압 구동이 가능하다는 것을 알 수 있다.
본 발명에 따른 박막트랜지스터는, 소스/드레인 전극상에 제2 반도체층을 배치함으로써, 반도체층이 소스/드레인 전극의 상하부를 둘러싸는 구조를 가진다. 즉, 소스/드레인 전극과 상부 게이트 전극 사이에 반도체층인 제2 반도체층이 배치되어, 상부 게이트 전극을 통한 캐리어 주입이 용이해진다. 그 결과, 게이트 전압에 따른 온 전류가 강화되어 저 전압 구동이 가능하다.
따라서, 본 발명에 따른 박막트랜지스터는 고 해상도를 갖는 표시장치의 스위칭/구동 박막트랜지스터로서 적합하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술된 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
10, 20: 액정표시장치
30: 유기 발광 표시장치
100: 하부 패널
110: 제1 기판
124: 하부 게이트 전극
126: 상부 게이트 전극
130: 게이트 절연층
142: 제1 반도체층
146: 제2 반도체층
150: 박막트랜지스터
162: 데이터 라인
165: 소스 전극
166: 드레인 전극
170: 패시베이션층
175: 평탄화막
180: 상부 게이트 전극
185, 195: 컨택홀
190: 제1 전극
200: 상부 패널
210: 제2 기판
220: 제2 전극
230: 차광층
240: 컬러 필터
250: 오버코팅층
300: 액정층

Claims (19)

  1. 기판상에 배치된 하부 게이트 전극;
    상기 하부 게이트 전극상에 배치된 게이트 절연층;
    상기 게이트 절연층상에 배치된 제1 반도체층;
    상기 제1 반도체층상에 배치된 소스/드레인 전극;
    상기 제1 반도체층의 채널 영역과 상기 소스/드레인 전극상에 배치된 제2 반도체층;
    상기 제2 반도체층상에 배치된 패시베이션층; 및
    상기 채널 영역에 대응하여 상기 패시베이션층상에 배치되는 상부 게이트 전극을 포함하고,
    상기 소스/드레인 전극은 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 서로 동일하거나 또는 상이한 물질을 포함하는 박막트랜지스터.
  3. 제2항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 비정질 실리콘(amorphous silicon), 산화물(oxide) 반도체, 질화물(nitride) 반도체 및 산화질화물(oxynitride) 반도체 중 적어도 어느 하나를 포함하는 박막트랜지스터.
  4. 제1항에 있어서,
    상기 상부 게이트 전극은 상기 소스/드레인 전극과 적어도 부분적으로 중첩되는(overlapped) 박막트랜지스터.
  5. 제1항에 있어서,
    상기 상부 게이트 전극은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함하는 박막트랜지스터.
  6. 제5항에 있어서,
    상기 상부 게이트 전극은 투명 전도성 전극인 박막트랜지스터.
  7. 기판을 제공하는 단계;
    상기 기판상에 하부 게이트 전극을 형성하는 단계;
    상기 기판과 상기 하부 게이트 전극을 도포하는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층상에 소스/드레인 전극을 형성하는 단계;
    상기 하부 게이트 전극에 대응하는 채널 영역 및 상기 소스/드레인 전극을 도포하는 제2 반도체층을 형성하는 단계;
    상기 제2반도체층상에 패시베이션층을 형성하는 단계; 및
    상기 패시베이션층상에, 상기 채널 영역에 대응하는 상부 게이트 전극을 형성하는 단계를 포함하고,
    상기 소스/드레인 전극은 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 박막트랜지스터의 제조방법.
  8. 제7항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 서로 동일하거나 또는 상이한 물질을 포함하는 박막트랜지스터의 제조방법.
  9. 제8항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 비정질 실리콘, 산화물 반도체, 질화물 반도체 및 산화질화물 반도체 중 적어도 어느 하나를 포함하는 박막트랜지스터의 제조방법.
  10. 제7항에 있어서,
    상기 상부 게이트 전극은 상기 소스/드레인 전극과 적어도 부분적으로 중첩되는 박막트랜지스터의 제조방법.
  11. 제7항에 있어서,
    상기 상부 게이트 전극은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함하는 박막트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 상부 게이트 전극은 투명 전도성 전극인 박막트랜지스터의 제조방법.
  13. 제1 기판;
    상기 제1 기판상에 배치된 게이트 라인;
    상기 게이트 라인과 교차 배열된 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결된 박막트랜지스터; 및
    상기 박막트랜지스터와 연결된 화소 전극을 포함하고,
    상기 박막트랜지스터는 상기 제1 기판상에 순차적으로 배치된 하부 게이트 전극, 상기 하부 게이트 전극상에 배치된 게이트 절연층, 상기 게이트 절연층상에 배치된 제1 반도체층, 상기 제1 반도체층상에 배치된 소스/드레인 전극, 상기 소스/드레인 전극상에 배치된 제2 반도체층, 상기 제2 반도체층상에 배치된 패시베이션층, 및 상기 패시베이션층상에 배치된 상부 게이트 전극을 포함하고,
    상기 소스/드레인 전극은 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 서로 동일하거나 또는 상이한 물질을 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 비정질 실리콘, 산화물 반도체, 질화물 반도체 및 산화질화물 반도체 중 적어도 어느 하나를 포함하는 표시 장치.
  16. 제13항에 있어서,
    상기 상부 게이트 전극은 상기 소스/드레인 전극과 적어도 부분적으로 중첩되는 표시 장치.
  17. 제13항에 있어서,
    상기 상부 게이트 전극은 금속, 금속 산화물, 폴리-실리콘, 전도성 폴리머 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 상부 게이트 전극은 투명 전도성 전극인 표시 장치.
  19. 제1항에 있어서, 상기 제2 반도체층은 상기 제1 반도체층의 채널 영역과 중첩하는 박막트랜지스터.
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