KR20220128506A - 표시 장치 - Google Patents

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KR20220128506A
KR20220128506A KR1020210031937A KR20210031937A KR20220128506A KR 20220128506 A KR20220128506 A KR 20220128506A KR 1020210031937 A KR1020210031937 A KR 1020210031937A KR 20210031937 A KR20210031937 A KR 20210031937A KR 20220128506 A KR20220128506 A KR 20220128506A
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sensing
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KR1020210031937A
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김순화
정환희
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 영역이 정의되고, 상기 표시 영역에 배치된 복수개의 화소들을 포함하는 표시 패널; 및 상기 표시 패널 상에 배치되고, 활성 영역이 정의되며, 상기 활성 영역에 배치된 복수개의 감지 전극들을 포함하는 입력 감지부를 포함하고, 서로 인접한 상기 활성 영역의 제1-1측과 상기 표시 영역의 제2-1측 사이의 제1 거리는, 서로 인접한 상기 활성 영역의 제1-2측과 상기 표시 영역의 제2-2측 사이의 제2 거리보다 작을 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 표시 화면을 통해 사용자에게 영상을 제공한다.
표시 장치는 영상을 생성하는 표시 패널 및 표시 패널 상에 배치되어 외부 입력을 감지하기 위한 입력 감지부를 포함한다. 입력 감지부는 외부 입력을 감지하기 위한 복수개의 감지 전극들 및 감지 전극들에 연결된 감지 라인들을 포함한다. 입력 감지부에는 감지 라인들이 배치되기 위한 영역이 확보되어야 한다.
본 발명의 목적은 감지 라인들이 배치되기 위한 영역을 확보할 수 있는 표시 장치를 제공하는데 있다.
본 발명의 일 실시 예에 따른 표시 장치는, 표시 영역이 정의되고, 상기 표시 영역에 배치된 복수개의 화소들을 포함하는 표시 패널; 및 상기 표시 패널 상에 배치되고, 활성 영역이 정의되며, 상기 활성 영역에 배치된 복수개의 감지 전극들을 포함하는 입력 감지부를 포함하고, 서로 인접한 상기 활성 영역의 제1-1측과 상기 표시 영역의 제2-1측 사이의 제1 거리는, 서로 인접한 상기 활성 영역의 제1-2측과 상기 표시 영역의 제2-2측 사이의 제2 거리보다 작고, 상기 제1-1측과 상기 제1-2측은 제1 방향으로 서로 반대하고, 상기 제2-1측과 상기 제2-2측은 상기 제1 방향으로 서로 반대할 수 있다.
본 발명의 일 실시 예에 따른 표시 장치는, 표시 영역이 정의되고, 상기 표시 영역에 배치된 복수개의 화소들을 포함하는 표시 패널; 및 상기 표시 패널 상에 배치되고, 활성 영역이 정의되며, 상기 활성 영역에 배치된 복수개의 감지 전극들을 포함하는 입력 감지부를 포함하고, 상기 활성 영역은 제1 방향으로 서로 반대하는 제1-1측 및 제1-2측을 포함하고, 상기 제1-2측에 인접한 감지 전극들의 테두리들은 상기 제1-1측에 인접한 감지 전극들의 테두리들보다 상기 표시 영역 외곽에 배치될 수 있다.
본 발명의 실시 예에 따르면, 입력 감지부의 활성 영역이 표시 패널의 표시 영역보다 상대적으로 위로 시프트될 수 있다. 따라서, 활성 영역의 하측 주변의 비활성 영역이 확장되어 감지 라인들을 배치되기 위한 영역이 확보될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치의 단면을 예시적으로 도시한 도면이다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
도 4는 도 2에 도시된 표시 패널의 평면도이다.
도 5는 도 4에 도시된 어느 한 화소의 단면을 예시적으로 도시한 도면이다.
도 6은 도 1에 도시된 표시 장치의 제2 방향에 대한 단면도이다.
도 7은 도 6에 도시된 표시 장치의 벤딩 상태를 도시한 도면이다.
도 8은 도 2에 도시된 입력 감지부의 평면도이다.
도 9는 도 8에 도시된 제1 영역(AR1)의 확대도이다.
도 10은 도 8에 도시된 제2 영역(AR2)의 확대도이다.
도 11은 도 8에 도시된 표시 영역 내에 배치된 어느 하나의 감지 전극의 평면 구성을 도시한 도면이다.
도 12는 도 8에 도시된 제3 영역(AR3)에 배치된 감지 전극의 평면 구성을 도시한 도면이다.
도 13 및 도 14는 본 발명의 다른 실시 예에 따른 감지 전극들의 구성을 도시한 도면들이다.
도 15는 도 9에 도시된 I-I'선의 단면도이다.
도 16은 도 11에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 17은 도 8에 도시된 어느 하나의 디먹스 회로의 구성을 보여주는 도면이다.
도 18은 도 8에서 제2 전극의 배치 영역을 도시한 도면이다.
도 19는 도 18에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 20은 도 18에 도시된 Ⅳ-Ⅳ'선의 단면도이다.
도 21은 도 8에 도시된 디먹스에 인접한 제2 감지 라인들 및 라인들을 도시한 도면이다.
도 22는 도 21에 도시된 V-V'선의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(DD)는 제1 방향(DR1)으로 연장하는 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 또는 다각형 등 다양한 형상들을 가질 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서, 평면상에서 봤을 때의 의미는 제3 방향(DR3)에서 바라본 상태로 정의된다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 이미지들(IM)이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 장치(DD)의 테두리를 정의할 수 있다.
표시 장치(DD)는 적어도 하나의 카메라(CAM)를 포함할 수 있다. 카메라(CAM)는 표시 영역(DA) 내에 배치될 수 있다. 예시적으로, 카메라(CAM)는 표시 영역(DA)의 상측에 인접할 수 있으나, 카메라(CAM)의 위치가 이에 한정되는 것은 아니다.
표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치들에 사용될 수 있다. 또한, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션, 게임기, 스마트폰, 태블릿, 또는 카메라와 같은 중소형 전자 장치들에 사용될 수도 있다. 그러나, 이것들은 단지 예시적인 실시예로서 제시된 것이며, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기들에도 사용될 수 있다.
도 2는 도 1에 도시된 표시 장치의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 2에는 제1 방향(DR1)에서 바라본 표시 장치(DD)의 단면이 도시되었다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 입력 감지부(ISP), 반사 방지층(RPL), 윈도우(WIN), 인쇄층(PIT), 패널 보호 필름(PPF), 및 제1 내지 제3 접착층들(AL1~AL3)을 포함할 수 있다.
표시 패널(DP)은 가요성 표시 패널일 수 있다. 본 발명의 일 실시 예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 무기 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
입력 감지부(ISP)는 표시 패널(DP) 상에 배치될 수 있다. 입력 감지부(ISP)는 정전 용량 방식으로 외부의 입력을 감지하기 위한 복수개의 센서부들(미 도시됨)을 포함할 수 있다. 입력 감지부(ISP)는 표시 장치(DD)의 제조 시, 표시 패널(DP) 상에 바로 제조될 수 있다. 그러나, 이에 한정되지 않고, 입력 감지부(ISP)는 표시 패널(DP)과 별도의 패널로 제조되어, 접착층에 의해 표시 패널(DP)에 부착될 수 있다.
반사 방지층(RPL)은 입력 감지부(ISP) 상에 배치될 수 있다. 반사 방지층(RPL)은 외광 반사 방지 필름으로 정의될 수 있다. 반사 방지층(RPL)은 표시 장치(DD) 위에서부터 표시 패널(DP)을 향해 입사되는 외부광의 반사율을 감소시킬 수 있다.
표시 패널(DP)을 향해 진행된 외부광이 표시 패널(DP)에서 반사하여 외부의 사용자에게 다시 제공될 경우, 거울과 같이, 사용자가 외부광을 시인할 수 있다. 이러한 현상을 방지하기 위해, 예시적으로, 반사 방지층(RPL)은 표시 패널(DP)의 화소들과 동일한 색을 표시하는 복수개의 컬러 필터들을 포함할 수 있다.
컬러 필터들은 외부광을 화소들과 동일한 색으로 필터링할 수 있다. 이러한 경우, 외부광이 사용자에게 시인되지 않을 수 있다. 그러나, 이에 한정되지 않고, 반사 방지층(RPL)은 외부광의 반사율을 감소시키기 위해 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함하는 편광 필름을 포함할 수 있다.
윈도우(WIN)는 반사 방지층(RPL) 상에 배치될 수 있다. 윈도우(WIN)는 외부의 스크래치 및 충격으로부터 표시 패널(DP), 입력 감지부(ISP), 및 반사 방지층(RPL)을 보호할 수 있다.
인쇄층(PIT)은 윈도우(WIN)의 하면에 배치될 수 있다. 인쇄층(PIT)은 비표시 영역(NDA)에 중첩할 수 있다. 인쇄층(PIT)은 표시 영역(DA)의 테두리보다 외곽에 배치될 수 있다. 인쇄층(PIT)은 소정의 색으로 인쇄되어 표시 장치(DD)의 테두리를 정의할 수 있다.
패널 보호 필름(PPF)은 표시 패널(DP) 아래에 배치될 수 있다. 패널 보호 필름(PPF)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호 필름(PPF)은 폴리에틸렌테레프탈레이트(Polyethyleneterephthalate, PET)와 같은 가요성 플라스틱 물질을 포함할 수 있다.
제1 접착층(AL1)은 표시 패널(DP)과 패널 보호 필름(PPF) 사이에 배치될 수 있다. 제1 접착층(AL1)에 의해 표시 패널(DP)과 패널 보호 필름(PPF)이 서로 합착될 수 있다.
제2 접착층(AL2)은 반사 방지층(RPL)과 입력 감지부(ISP) 사이에 배치될 수 있다. 제2 접착층(AL2)에 의해 반사 방지층(RPL)과 입력 감지부(ISP)가 서로 합착될 수 있다.
제3 접착층(AL3)은 윈도우(WIN)와 반사 방지층(RPL) 사이에 배치될 수 있다. 제3 접착층(AL3)에 의해 윈도우(WIN)와 반사 방지층(RPL)이 서로 합착될 수 있다. 제3 접착층(AL3)에 의해 인쇄층(PIT)은 반사 방지층(RPL)에 부착될 수 있다.
도 3은 도 2에 도시된 표시 패널의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 3에는 제1 방향(DR1)에서 바라본 표시 패널(DP)의 단면이 도시되었다.
도 3을 참조하면, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 기판(SUB)은 폴리 이미드(PI:polyimide)와 같은 가요성 플라스틱 물질을 포함할 수 있다. 표시 소자층(DP-OLED)은 표시 영역(DA) 상에 배치될 수 있다.
회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 복수개의 화소들이 배치될 수 있다. 화소들 각각은 회로 소자층(DP-CL)에 배치된 트랜지스터 및 표시 소자층(DP-OLED)에 배치되어 트랜지스터에 연결된 발광 소자를 포함할 수 있다. 화소의 구성은 이하 상세히 설명될 것이다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 덮도록 회로 소자층(DP-CL) 상에 배치될 수 있다. 박막 봉지층(TFE)은 무기층들 및 무기층들 사이의 유기층을 포함할 수 있다. 무기층들은 수분/산소로부터 화소들을 보호할 수 있다. 유기층은 먼지 입자와 같은 이물질로부터 화소들(PX)을 보호할 수 있다.
도 4는 도 2에 도시된 표시 패널의 평면도이다.
도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV)(emission driver), 인쇄 회로 기판(PCB), 타이밍 컨트롤러(T-CON), 및 입력 감지 제어부(IS-IC)를 포함할 수 있다.
표시 패널(DP)은 가요성 표시 패널일 수 있다. 표시 패널(DP)은 제2 방향(DR2)보다 제1 방향(DR1)으로 더 길게 연장할 수 있다. 예를 들어, 표시 패널(DP)은 제1 방향(DR1)으로 연장하는 장변들을 갖고, 제2 방향(DR2)으로 연장하는 단변들을 갖는 직사각형 형상을 가질 수 있다.
표시 패널(DP)은 제1 영역(AA1), 제2 영역(AA2), 및 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치된 벤딩 영역(BA)을 포함할 수 있다. 벤딩 영역(BA)은 제2 방향(DR2)으로 연장하고, 제1 영역(AA1), 벤딩 영역(BA), 및 제2 영역(AA2)은 제1 방향(DR1)으로 배열될 수 있다.
제1 영역(AA1)은 제1 방향(DR1)으로 연장하고 제2 방향(DR2)으로 서로 반대하는 장변들을 가질 수 있다. 제1 영역(AA1)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)은 영상을 표시하는 영역으로 정의되고, 비표시 영역(NDA)은 영상을 표시하지 않는 영역으로 정의될 수 있다.
제2 영역(AA2) 및 벤딩 영역(BA)은 영상을 표시하지 않는 영역일 수 있다. 제2 영역(AA2) 및 벤딩 영역(BA)은 비표시 영역(NDA)으로 정의될 수 있다.
표시 패널(DP)은 복수개의 화소들(PX), 복수개의 주사 라인들(SL1~SLm), 복수개의 데이터 라인들(DL1~DLn), 복수개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1,CSL2), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 연결 라인들(CNL), 및 복수개의 제1 패드들(PD1)을 포함할 수 있다. m 및 n은 자연수이다. 화소들(PX)은 표시 영역(DA)에 배치되고, 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 구동부(SDV) 및 발광 구동부(EDV)는 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV) 및 발광 구동부(EDV)는 제1 영역(AA1)의 장변들에 각각 인접한 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 제2 영역(AA2)에 배치될 수 있다. 데이터 구동부(DDV)는 집적 회로 칩 형태로 제작되어 제2 영역(AA2) 상에 실장될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제1 영역(AA1)에서 제1 방향(DR1)으로 연장되고, 벤딩 영역(BA)을 경유하여 제2 영역(AA2)으로 연장되어 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제2 방향(DR2)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
제1 전원 라인(PL1)은 제1 방향(DR1)으로 연장하여 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 라인(PL1)은 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있다. 그러나, 이에 한정되지 않고, 제1 전원 라인(PL1)은 표시 영역(DA)과 주사 구동부(SDV) 사이에 배치될 수도 있다.
제1 전원 라인(PL1)은 벤딩 영역(BA)을 경유하여 제2 영역(AA2)으로 연장할 수 있다. 제1 전원 라인(PL1)은 평면 상에서 봤을 때, 제2 영역(AA2)의 하단을 향해 연장할 수 있다. 제1 전원 라인(PL1)은 제1 전압을 수신할 수 있다.
제2 전원 라인(PL2)은 제1 영역(AA1)의 장변들에 인접한 비표시 영역(NDA) 및 표시 영역(DA)을 사이에 두고 상기 제2 영역(AA2)과 마주보는 비표시 영역(NDA)에 배치될 수 있다. 제2 전원 라인(PL2)은 주사 구동부(SDV) 및 발광 구동부(EDV)보다 외곽에 배치될 수 있다.
제2 전원 라인(PL2)은 벤딩 영역(BA)을 경유하여, 제2 영역(AA2)으로 연장할 수 있다. 제2 전원 라인(PL2)은 제2 영역(AA2)에서 데이터 구동부(DDV)를 사이에 두고 제1 방향(DR1)으로 연장할 수 있다. 평면 상에서 봤을 때, 제2 전원 라인(PL2)은 제2 영역(AA2)의 하단을 향해 연장할 수 있다.
제2 전원 라인(PL2)은 제1 전압보다 낮은 레벨을 갖는 제2 전압을 수신할 수 있다. 설명의 편의를 위해, 연결 관계를 도시하지 않았으나, 제2 전원 라인(PL2)은 표시 영역(DA)으로 연장되어 화소들(PX)에 연결되고, 제2 전압은 제2 전원 라인(PL2)을 통해 화소들(PX)에 제공될 수 있다.
연결 라인들(CNL)은 제2 방향(DR2)으로 연장하고 제1 방향(DR1)으로 배열될 수 있다. 연결 라인들(CNL)은 제1 전원 라인(PL1) 및 화소들(PX)에 연결될 수 있다. 제1 전압은 서로 연결된 제1 전원 라인(PL1) 및 연결 라인들(CNL)을 통해 화소들(PX)에 인가될 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장할 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장할 수 있다. 데이터 구동부(DDV)는 제1 제어 라인(CSL1) 및 제2 제어 라인(CSL2) 사이에 배치될 수 있다.
제2 영역(AA2)의 하단에 인접한 제2 영역(AA2)의 부분에 제1 패드 영역(PDA1), 제2 패드 영역(PDA2), 및 제3 패드 영역(PDA3)이 정의될 수 있다. 제1 패드 영역(PDA1), 제2 패드 영역(PDA2), 및 제3 패드 영역(PDA3)은 제2 방향(DR2)으로 연장하고, 제2 방향(DR2)으로 배열될 수 있다. 제1 패드 영역(PDA1)은 제2 패드 영역(PDA2) 및 제3 패드 영역(PDA3) 사이에 배치될 수 있다.
제1 패드들(PD1)은 제1 패드 영역(PDA1)에 배치될 수 있다. 데이터 구동부(DDV), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 제1 패드들(PD1)에 연결될 수 있다.
데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)를 통해 대응하는 제1 패드들(PD1)에 연결될 수 있다. 예를 들어, 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)가 데이터 라인들(DL1~DLn)에 각각 대응하는 제1 패드들(PD1)에 연결될 수 있다.
인쇄 회로 기판(PCB) 상에 타이밍 컨트롤러(T-CON) 및 입력 감지 제어부(IS-IC)가 배치될 수 있다. 타이밍 컨트롤러(T-CON) 및 입력 감지 제어부(IS-IC) 각각은 집적 회로 칩으로 제조되어 인쇄 회로 기판(PCB) 상에 실장될 수 있다.
인쇄 회로 기판(PCB)의 일측에 인접한 인쇄 회로 기판(PCB)의 부분에 제1 연결 패드 영역(CPA1), 제2 연결 패드 영역(CPA2), 및 제3 연결 패드 영역(CPA3)이 정의될 수 있다. 제1 연결 패드 영역(CPA1), 제2 연결 패드 영역(CPA2), 및 제3 연결 패드 영역(CPA3)은 제2 방향(DR2)으로 연장하고 제2 방향(DR2)으로 배열될 수 있다. 제1 연결 패드 영역(CPA1)은 제2 연결 패드 영역(CPA2) 및 제3 연결 패드 영역(CPA3) 사이에 배치될 수 있다.
제1 패드들(PCB-PD1)이 제1 연결 패드 영역(CPA1)에 배치되고, 제2 패드들(PCB-PD2)이 제2 연결 패드 영역(CPA2)에 배치되고, 제3 패드들(PCB-PD3)이 제3 연결 패드 영역(CPA3)에 배치될 수 있다. 제1 패드들(PD1)은 제1 패드들(PCB-PD1)에 연결될 수 있다. 제1 패드들(PCB-PD1)은 타이밍 컨트롤러(T-CON)에 연결될 수 있다. 제2 패드들(PCB-PD2) 및 제3 패드들(PCB-PD3)은 입력 감지 제어부(IS-IC)에 연결될 수 있다.
타이밍 컨트롤러(T-CON)는 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)의 동작을 제어할 수 있다. 타이밍 컨트롤러(T-CON)는 외부로부터 수신된 제어 신호들에 응답하여 주사 제어 신호, 데이터 제어 신호, 및 발광 제어 신호를 생성할 수 있다.
주사 제어 신호는 제1 제어 라인(CSL1)을 통해 주사 구동부(SDV)에 제공될 수 있다. 발광 제어 신호는 제2 제어 라인(CSL2)을 통해 발광 구동부(EDV)에 제공될 수 있다. 데이터 제어 신호는 데이터 구동부(DDV)에 제공될 수 있다. 타이밍 컨트롤러(T-CON)는 외부로부터 영상 신호들을 수신하고, 데이터 구동부(DDV)와의 인터페이스 사양에 맞도록 영상 신호들의 데이터 포맷을 변환하여 데이터 구동부(DDV)에 제공할 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 복수개의 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 주사 신호들은 순차적으로 화소들(PX)에 인가될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 복수개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 복수개의 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다.
도 5는 도 4에 도시된 어느 한 화소의 단면을 예시적으로 도시한 도면이다.
도 5를 참조하면, 화소(PX)는 트랜지스터(TR) 및 발광 소자(OLED)를 포함할 수 있다. 발광 소자(OLED)는 제1 전극(AE), 제2 전극(CE), 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)을 포함할 수 있다. 제1 전극(AE)은 애노드 전극일 수 있으며, 제2 전극(CE)은 캐소드 전극일 수 있다.
트랜지스터(TR) 및 발광 소자(OLED)는 기판(SUB) 상에 배치될 수 있다. 예시적으로 하나의 트랜지스터(TR)가 도시되었으나, 실질적으로, 화소(PX)는 발광 소자(OLED)를 구동하기 위한 복수개의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
표시 영역(DA)은 화소들(PX) 각각에 대응하는 발광 영역(PA) 및 발광 영역(PA) 주변의 비발광 영역(NPA)을 포함할 수 있다. 발광 소자(OLED)는 발광 영역(PA)에 배치될 수 있다.
기판(SUB) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기층일 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리 실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질 실리콘 또는 금속 산화물을 포함할 수도 있다.
반도체 패턴은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 반도체 패턴은 고 도핑 영역과 저 도핑 영역을 포함할 수 있다. 고 도핑 영역의 전도성은 저 도핑 영역보다 크고, 실질적으로 트랜지스터(TR)의 소스 전극 및 드레인 전극 역할을 할 수 있다. 저 도핑 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다.
트랜지스터(TR)의 소스(S), 액티브(A), 및 드레인(D)은 반도체 패턴으로부터 형성될 수 있다. 반도체 패턴 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1) 상에 트랜지스터(TR)의 게이트(G)가 배치될 수 있다. 게이트(G) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다.
연결 전극(CNE)은 트랜지스터(TR)와 발광 소자(OLED) 사이에 배치되어 트랜지스터(TR)와 발광 소자(OLED)를 연결할 수 있다. 연결 전극(CNE)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(INS3) 상에 배치되고, 제1 내지 제3 절연층들(INS1~INS3)에 정의된 제1 컨택홀(CH1)을 통해 드레인(D)에 연결될 수 있다. 제4 절연층(INS4)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제4 절연층(INS4)상에 제5 절연층(INS5)이 배치될 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(INS5) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 및 제5 절연층들(INS4,INS5)에 정의된 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제2 연결 전극(CNE2) 상에 제6 절연층(INS6)이 배치될 수 있다. 버퍼층(BFL)부터 제6 절연층(INS6)까지의 층은 회로 소자층(DP-CL)으로 정의될 수 있다. 제1 절연층(INS1) 내지 제6 절연층(INS6)은 무기층 또는 유기층일 수 있다.
제6 절연층(INS6) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제6 절연층(INS6)에 정의된 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제1 전극(AE) 및 제6 절연층(INS6) 상에 제1 전극(AE)의 소정의 부분을 노출시키는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 제어층(HCL)은 발광 영역(PA)과 비발광 영역(NPA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다.
전자 제어층(ECL)은 발광층(EML) 및 정공 제어층(HCL) 상에 배치될 수 있다. 전자 제어층(ECL)은 발광 영역(PA)과 비발광 영역(NPA)에 공통으로 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 발광 소자(OLED)가 배치된 층은 표시 소자층(DP-OLED)으로 정의될 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 배치되어 화소(PX)를 덮을 수 있다. 박막 봉지층(TFE)은 제2 전극(CE) 상에 배치된 제1 봉지층(EN1), 제1 봉지층(EN1) 상에 배치된 제2 봉지층(EN2), 및 제2 봉지층(EN2) 상에 배치된 제3 봉지층(EN3)을 포함할 수 있다.
제1 및 제3 봉지층들(EN1,EN3)은 무기층일 수 있고, 제2 봉지층(EN2)은 유기층일 수 있다. 제1 및 제3 봉지층들(EN1,EN3)은 수분/산소로부터 화소(PX)를 보호할 수 있다. 제2 봉지층(EN2)은 먼지 입자와 같은 이물질로부터 화소(PX)를 보호할 수 있다.
제1 전압이 트랜지스터(TR)를 통해 제1 전극(AE)에 인가되고, 제2 전압이 제2 전극(CE)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서, 발광 소자(OLED)가 발광할 수 있다.
도 6은 도 1에 도시된 표시 장치의 제2 방향에 대한 단면도이다. 도 7은 도 6에 도시된 표시 장치의 벤딩 상태를 도시한 도면이다.
도 6 및 도 7을 참조하면, 표시 장치(DD)는 표시 패널(DP)과 동일하게 제1 영역(AA1), 제2 영역(AA2), 및 벤딩 영역(BA)을 포함할 수 있다. 패널 보호 필름(PPF)은 제1 및 제2 영역들(AA1,AA2)에 배치되고, 벤딩 영역(BA)에 배치되지 않을 수 있다. 반사 방지층(RPL) 및 윈도우(WIN)는 제1 영역(AA1)에 배치될 수 있다
벤딩 영역(BA)이 휘어져 제2 영역(AA2)은 제1 영역(AA1) 아래에 배치될 수 있다. 제2 영역(AA2)은 제1 영역(AA1) 아래에 배치되어 외부에 시인되지 않을 수 있다. 패널 보호 필름(PPF)이 벤딩 영역(BA)에 배치되지 않아 벤딩 영역(BA)의 두께가 상대적으로 얇아질 수 있다. 따라서, 벤딩 영역(BA)이 보다 용이하게 휘어질 수 있다.
도 8은 도 2에 도시된 입력 감지부의 평면도이다. 도 9는 도 8에 도시된 제1 영역(AR1)의 확대도이다. 도 10은 도 8에 도시된 제2 영역(AR2)의 확대도이다.
제1 영역(AR1) 및 제2 영역(AR2)은 제1 영역(AA1)의 부분들일 수 있다. 예시적으로 도 8에는 도 2에 도시된 인쇄층(PIT)이 입력 감지부(ISP)와 함께 도시되었다.
도 8을 참조하면, 입력 감지부(ISP)는 복수개의 감지 전극들(SNE), 복수개의 감지 라인들(SNL1,SNL2), 복수개의 더미 패턴들(DMY), 복수개의 디먹스 회로들(DMX), 복수개의 제2 및 제3 패드들(PD2,PD3), 및 복수개의 쉴드 패턴들(SHP)을 포함할 수 있다.
입력 감지부(ISP)의 평면 영역은 표시 패널(DP)과 동일하게 제1 영역(AA1), 제2 영역(AA2), 및 벤딩 영역(BA)을 포함할 수 있다. 제1 영역(AA1)은 활성 영역(AA) 및 활성 영역(AA) 주변의 비활성 영역(NAA)을 포함할 수 있다. 비활성 영역(NAA)은 활성 영역(AA)을 둘러쌀 수 있다.
활성 영역(AA)은 표시 영역(DA)에 중첩하고, 비활성 영역(NAA)은 비표시 영역(NDA)에 중첩할 수 있다. 제2 영역(AA2) 및 벤딩 영역(BA)은 비활성 영역(NAA)으로 정의될 수 있다.
감지 전극들(SNE)은 활성 영역(AA)에 배치되고, 제2 및 제3 패드들(PD2,PD3)은 제2 영역(AA2)에 배치될 수 있다. 감지 라인들(SNL1,SNL2)은 감지 전극들(SNE)에 연결되고, 벤딩 영역(BA)을 경유하여 제2 영역(AA2)으로 연장할 수 있다. 감지 라인들(SNL1,SNL2)은 제2 및 제3 패드들(PD2,PD3)에 연결될 수 있다.
제2 및 제3 패드들(PD2,PD3)은 도 4에 도시된 제2 및 제3 패드들(PCB-PD2,PCB-PD3)에 각각 연결될 수 있다. 입력 감지 제어부(IS-IC)는 입력 감지부(ISP)의 동작을 제어할 수 있다.
감지 전극들(SNE)은 고유의 좌표 정보를 가질 수 있다. 감지 전극들(SNE)은 매트릭스 형태로 배열되어 감지 라인들(SNL1,SNL2)에 각각 연결될 수 있다. 그러나, 감지 전극들(SNE)의 배열은 특별히 제한되지 않는다.
감지 전극들(SNE)은 복수개의 열들로 배열될 수 있다. 열은 제1 방향(DR1)에 대응할 수 있다. h 번째 열에 배치된 감지 전극들(SNE)의 크기들은 위에서 아래로 갈수록 작아질 수 있으나, 감지 전극들(SNE)의 크기가 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 입력 감지부(ISP)는 셀프 감지 모드(self sensing mode)로 구동되어 셀프 캡 방식으로 좌표 정보를 획득할 수 있다. 예를 들어, 입력 감지 제어부(IS-IC)는 감지 전극들(SNE) 각각을 구동 전극 및 감지 전극으로 동작시킬 수 있다. 입력 감지 제어부(IS-IC)는 감지 라인들(SNL1,SNL2)을 통해 감지 전극들(SNE) 각각에 구동 신호를 인가하고, 감지 전극들(SNE) 각각으로부터 감지 신호를 수신할 수 있다.
감지 라인들(SNL1,SNL2)은 복수개의 제1 감지 라인들(SNL1) 및 복수개의 제2 감지 라인들(SNL2)을 포함할 수 있다. 제1 감지 라인들(SNL1)은 감지 전극들(SNE)에 각각 연결되어 제1 방향(DR1)으로 연장할 수 있다.
제1 감지 라인들(SNL1)은 감지 전극들(SNE)의 일측들에 연결될 수 있다. 예를 들어, 제1 감지 라인들(SNL1)은 도 8의 평면에서 감지 전극들(SNE)의 우측들에 각각 연결되어 제1 방향(DR1)으로 연장할 수 있다.
h 번째 열에 배치된 감지 전극들(SNE)에 연결된 제1 감지 라인들(SNL1)은 h 번째 열에 배치된 감지 전극들(SNE)과 h+1 번째 열에 배치된 감지 전극들(SNE) 사이에 배치되어 제1 방향(DR1)으로 연장할 수 있다. h는 자연수이다.
제1 감지 라인들(SNL1)은 비활성 영역(NAA)으로 연장할 수 있다. 제1 감지 라인들(SNL1)은 벤딩 영역(BA)을 경유하여 제2 영역(AA2)으로 연장할 수 있다.
제2 감지 라인들(SNL2)은 제2 영역(AA2)에 배치될 수 있다. 제2 감지 라인들(SNL2)의 개수는 제1 감지 라인들(SNL1)의 개수보다 적을 수 있다.
디먹스 회로들(DMX)은 제2 영역(AA2)에 배치될 수 있다. 디먹스 회로들(DMX)은 벤딩 영역(BA)에 인접할 수 있다. 벤딩 영역(BA)은 디먹스 회로들(DMX)과 제1-1측(S1-1) 사이에 정의되어 제2 방향으로 연장할 수 있다.
제1 감지 라인들(SNL1)과 제2 감지 라인들(SNL2) 사이에 디먹스 회로들(DMX)이 배치될 수 있다. 제1 감지 라인들(SNL1)과 제2 감지 라인들(SNL2)은 디먹스 회로들(DMX)에 연결될 수 있다.
디먹스 회로들(DMX) 각각은 적어도 2개의 열들(COLs)로 배열된 감지 전극들(SNE)에 연결될 수 있다. 예를 들어, 디먹스 회로들(DMX) 각각은 적어도 2개의 열들(COLs)로 배열된 감지 전극들(SNE)에 연결된 제1 감지 라인들(SNL1)에 연결될 수 있다. 디먹스 회로들(DMX) 각각은 적어도 2개의 제2 감지 라인들(SNL2)에 연결될 수 있다.
예시적으로, 2개의 열들(COLs)로 배열된 감지 전극들(SNE)과 2개의 제2 감지 라인들(SNL2)이 디먹스 회로들(DMX) 각각에 연결되었으나, 디먹스 회로들(DMX) 각각에 연결되는 감지 전극들(SNE) 및 제2 감지 라인들(SNL2)의 개수는 이보다 많을 수 있다.
디먹스 회로들(DMX) 각각에 연결된 제2 감지 라인들(SNL2)의 개수는 디먹스 회로들(DMX) 각각에 연결된 제1 감지 라인들(SNL1)의 개수보다 적을 수 있다. 디먹스 회로들(DMX) 각각은 적어도 2개의 열들(COLs)로 배열된 감지 전극들(SNE)에 연결된 제1 감지 라인들(SNL1) 중 적어도 2개의 제1 감지 라인들(SNL1)을 적어도 2개의 제2 감지 라인들(SNL2)에 연결할 수 있다. 디먹스 회로들(DMX)의 이러한 구조는 이하 도 17에서 상세히 설명될 것이다.
제2 감지 라인들(SNL2)은 제2 및 제3 패드들(PD2,PD3)에 연결될 수 있다. 표시 패널(DP)과 동일하게, 입력 감지부(ISP)의 제2 영역(AA2)의 하단에 인접한 제2 영역(AA2)의 부분에 제1 패드 영역(PDA1), 제2 패드 영역(PDA2), 및 제3 패드 영역(PDA3)이 정의될 수 있다. 제2 패드들(PD2)은 제2 패드 영역(PDA2)에 배치되고, 제3 패드들(PD3)은 제3 패드 영역(PDA3)에 배치될 수 있다.
도 8에서 활성 영역(AA)을 도시한 점선은, 활성 영역(AA)을 보다 명확히 도시하기 위해, 최외곽에 배치된 감지 전극들(SNE)의 테두리들에 중첩시키지 않고, 최외곽에 배치된 감지 전극들(SNE)의 테두리들과 이격되어 도시되었다. 그러나, 실질적으로, 활성 영역(AA)의 테두리는 최외곽에 배치된 감지 전극들(SNE)의 테두리들에 중첩할 수 있다.
활성 영역(AA)은 표시 영역(DA)보다 큰 면적을 가질 수 있다. 활성 영역(AA)의 테두리는 표시 영역(DA)의 테두리보다 외곽에 배치될 수 있다. 활성 영역(AA)은 표시 영역(DA)보다 위로 시프트되어 배치될 수 있다. 따라서, 활성 영역(AA) 하측보다 활성 영역(AA)의 상측이 표시 영역(DA)의 테두리와 더 이격될 수 있다.
구체적으로, 제1 방향(DR1)으로 서로 반대하는 활성 영역(AA)의 양측들은 제1-1측(S1-1) 및 제1-2측(S1-2)으로 정의될 수 있다. 제2 방향(DR2)으로 서로 반대하는 활성 영역(AA)의 양측들은 제1-3측(S1-3) 및 제1-4측(S1-4)으로 정의될 수 있다.
제1 방향(DR1)으로 서로 반대하는 표시 영역(DA)의 양측들은 제2-1측(S2-1) 및 제2-2측(S2-2)으로 정의될 수 있다. 제2 방향(DR2)으로 서로 반대하는 표시 영역(DA)의 양측들은 제2-3측(S2-3) 및 제2-4측(S2-4)으로 정의될 수 있다.
제1-1측(S1-1) 및 제2-1측(S2-1)은 벤딩 영역(BA)에 인접할 수 있다. 제1-1측(S1-1)은 제2-1측(S2-1)에 인접하고, 제1-2측(S1-2)은 제2-2측(S2-2)에 인접할 수 있다. 제1-3측(S1-3)은 제2-3측(S2-3)에 인접하고, 제1-4측(S1-4)은 제2-4측(S2-4)에 인접할 수 있다.
제1-1측(S1-1) 및 제2-1측(S2-1) 사이의 거리는 제1 거리(DT1)로 정의되고, 제1-2측(S1-2) 및 제2-2측(S2-2) 사이의 거리는 제2 거리(DT2)로 정의될 수 있다. 제1-3측(S1-3) 및 제2-3측(S2-3) 사이의 거리는 제3 거리(DT3)로 정의되고, 제1-4측(S1-4) 및 제2-4측(S2-4) 사이의 거리는 제4 거리(DT4)로 정의될 수 있다.
제1 거리(DT1)는 제2 거리(DT2)보다 작을 수 있다. 또한, 제1 거리(DT1)는 제3 거리(DT3) 및 제4 거리(DT4)보다 작을 수 있다. 제2 거리(DT2)는 제3 거리(DT3) 및 제4 거리(DT4)보다 클 수 있다. 제3 거리(DT3)는 제4 거리(DT4)와 같을 수 있으나, 이에 한정되지 않고, 제3 거리(DT3)는 제4 거리(DT4)와 다를 수도 있다.
전술한 활성 영역(AA) 및 표시 영역(DA)의 구조에 따라. 제1-2측(S1-2)에 인접한 감지 전극들(SNE)의 테두리들은 제1-1측(S1-1)에 인접한 감지 전극들(SNE)의 테두리들보다 표시 영역(DA) 외곽에 배치될 수 있다.
제1-3측(S1-3)에 인접한 감지 전극들(SNE)의 테두리들 및 제1-4측(S1-4)에 인접한 감지 전극들(SNE)의 테두리들은 제1-1측(S1-1)에 인접한 감지 전극들(SNE)의 테두리들보다 표시 영역(DA) 외곽에 배치될 수 있다.
제1-2측(S1-2)에 인접한 감지 전극들(SNE)의 테두리들은 제1-3측(S1-3)에 인접한 감지 전극들(SNE)의 테두리들 및 제1-4측(S1-4)에 인접한 감지 전극들(SNE)의 테두리들보다 표시 영역(DA) 외곽에 배치될 수 있다.
활성 영역(AA)이 표시 영역(DA)보다 상대적으로 위로 시프트되어 배치됨으로써, 활성 영역(AA) 아래의 비활성 영역(NAA)이 보다 더 확보될 수 있다. 즉, 활성 영역(AA)의 제1-1측(S1-1) 주변의 비활성 영역(NAA)이 보다 더 확장될 수 있다. 제1-1측(S1-1) 주변의 비활성 영역(NAA)은 제1-1측(S1-1)에 인접한 비활성 영역(NAA), 벤딩 영역(BA), 및 제2 영역(AA2)을 포함할 수 있다.
제1 및 제2 감지 라인들(SNL1,SNL2)은 제1-1측(S1-1) 주변의 비활성 영역(NAA)에 배치될 수 있다. 제1-1측(S1-1) 주변의 비활성 영역(NAA)이 확장되므로, 제1 및 제2 감지 라인들(SNL1,SNL2)을 배치되기 위한 영역이 보다 더 확보될 수 있다.
인쇄층(PIT)은 활성 영역(AA)과 이격되어 비활성 영역(NAA)에 중첩할 수 있다. 인쇄층(PIT)은 활성 영역(AA)을 둘러쌀 수 있다. 인쇄층(PIT)은 이상적으로는 표시 영역(DA)의 경계부터 배치될 수 있다. 그러나, 인쇄층(PIT)을 정렬시킬 때, 공정상의 오차로 인쇄층(PIT)이 표시 영역(DA) 내에까지 배치되면 인쇄층(PIT)에 의해 영상이 차단될 수 있다.
따라서, 이러한 결함을 방지하기 위해, 인쇄층(PIT)은 얼라인 마진을 고려하여 표시 영역(DA)보다 외곽으로 배치되도록 형성될 수 있다. 이러한 경우, 인쇄층(PIT)은 활성 영역(AA)과 이격되어 활성 영역(AA)보다 외곽에 배치될 수 있다.
도 8, 도 9, 및 도 10을 참조하면, 더미 패턴들(DMY)은 활성 영역(AA)의 경계와 인쇄층(PIT) 사이에 배치될 수 있다. 더미 패턴들(DMY)은 슬릿 패턴으로 구현될 수 있다. 예를 들어, 더미 패턴들(DMY)은 비활성 영역(NAA)에서 제2 방향(DR2)으로 연장하고 제1 방향(DR1)으로 배열될 수 있다. 더미 패턴들(DMY)은 제1-1측(S1-1)에 인접한 비활성 영역(NAA)에서 제1 감지 라인들(SNL1) 사이에 배치될 수 있다.
표시 패널(DP)의 회로 패턴들(예를 들어, 주사 구동부 및 발광 구동부의 소자들)은 인쇄층(PIT)에 의해 외부에 시인되지 않을 수 있다. 표시 영역(DA)과 인쇄층(PIT) 사이의 영역에서 표시 패널(DP)의 회로 패턴들을 차단하기 위한 구성들이 요구된다.
표시 영역(DA) 외곽에 배치된 감지 전극들(SNE)은 회로 패턴들이 외부에 시인되지 않도록 회로 패턴들을 차단할 수 있다. 활성 영역(AA)의 경계와 인쇄층(PIT) 사이에는 감지 전극들(SNE)이 배치되지 않을 수 있다. 활성 영역(AA)의 경계와 인쇄층(PIT) 사이에서, 더미 패턴들(DMY)은 회로 패턴들이 외부에 시인되지 않도록 회로 패턴들을 차단할 수 있다.
더미 패턴들(DMY)이 슬릿 형상으로 형성되지 않고, 통 전극으로 형상된다면, 통 전극 및 표시 패널(DP)의 회로 패턴들에 의해 형성되는 기생 커패시턴스가 커질 수 있다. 따라서, 더미 패턴들(DMY)은 슬릿 형상으로 형성되는 것이 바람직 할 수 있다.
쉴드 패턴들(SHP)은 디먹스 회로들(DMX)에 각각 인접할 수 있다. 평면 상에서 봤을 때, 쉴드 패턴들(SHP)은 디먹스 회로들(DMX)에 인접한 제2 감지 라인들(SNL2)에 중첩할 수 있다. 쉴드 패턴들(SHP)의 기능은 이하 상세히 설명될 것이다.
도 11은 도 8에 도시된 표시 영역 내에 배치된 어느 하나의 감지 전극의 평면 구성을 도시한 도면이다. 도 12는 도 8에 도시된 제3 영역(AR3)에 배치된 감지 전극의 평면 구성을 도시한 도면이다.
제3 영역(AR3)은 제1 영역(AA1)의 부분일 수 있다. 예시적으로, 도 11 및 도 12에는 발광 영역들(PA1,PA2,PA3) 및 비발광 영역(NPA)이 감지 전극(SNE)과 함께 도시되었다.
도 11을 참조하면, 감지 전극(SNE)은 메쉬 형상을 가질 수 있다. 예를 들어, 감지 전극(SNE)은 제1 방향(DR1)으로 연장하는 복수개의 제1 가지부들(BP1) 및 제2 방향(DR2)으로 연장하는 복수개의 제2 가지부들(BP2)을 포함할 수 있다.
제1 가지부들(BP1)은 제2 가지부들(BP2)과 일체로 형성될 수 있다. 제1 및 제2 가지부들(BP1,BP2)은 메쉬선들로 정의될 수 있으며, 메쉬선들 각각의 선폭은 수 마이크로미터일 수 있다. 제1 및 제2 가지부들(BP1,BP2)은 금속을 포함할 수 있다.
발광 영역들(PA1,PA2,PA3)은 적색을 표시하는 복수개의 제1 발광 영역들(PA1), 녹색을 표시하는 복수개의 제2 발광 영역들(PA2), 및 청색을 표시하는 복수개의 제3 발광 영역들(PA3)을 포함할 수 있다. 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)은 직사각형 형상을 가질 수 있다. 도 5에 도시된 발광 영역(PA)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3) 중 어느 하나일 수 있다.
제1 및 제2 발광 영역들(PA1,PA2)은 제1 방향(DR1)으로 교대로 배열될 수 있다. 제3 발광 영역들(PA3)은 제1 방향(DR1)으로 배열될 수 있다. 제3 발광 영역들(PA3)은 2개씩 그룹핑되어 제1 방향(DR1)으로 배열될 수 있다. 2개씩 그룹핑된 제3 발광 영역들(PA3)은 그룹 발광 영역들(GPA)로 정의될 수 있다.
그룹 발광 영역들(GPA) 사이에는 더미 영역들(DMA)이 배치될 수 있다. 발광 영역들(PA1,PA2,PA3)은 더미 영역들(DMA)에 배치되지 않을 수 있다.
k 번째 열로 배열된 제3 발광 영역들(PA3)은 k 번째 열로 배열된 제1 및 제2 발광 영역들(PA1,PA2)과 k+1번째 열로 배열된 제1 및 제2 발광 영역들(PA1,PA2) 사이에 배치될 수 있다.
제1 및 제2 가지부들(BP1,BP2)은 제1 및 제2 발광 영역들(PA1,PA2) 사이, 제1 및 제2 발광 영역들(PA1,PA2)과 그룹 발광 영역들(GPA) 사이, 제1 및 제2 발광 영역들(PA1,PA2)과 더미 영역들(DMA) 사이, 및 그룹 발광 영역들(GPA)과 더미 영역들(DMA) 사이에 배치될 수 있다.
제1 및 제2 가지부들(BP1,BP2)은 비발광 영역(NPA)에 배치될 수 있다. 따라서, 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에서 생성된 광은 제1 및 제2 가지부들(BP1,BP2)의 영향을 받지 않고 정상적으로 출광될 수 있다.
도 8 및 도 11을 참조하면, 감지 전극(SNE)의 폭(S-W1,S-W2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 소정의 개수의 화소 영역들(PA1,PA2,PA3)을 포함하도록 설정될 수 있다. 그러나, 이러한 경우, 도 8에 도시된 바와 같이, 감지 전극들(SNE)이 표시 영역(DA)에 정확히 맞게 배치되지 않을 수 있다. 따라서, 도 8에 도시된 바와 같이, 최외곽에 배치된 감지 전극들(SNE)의 일부분들이 표시 영역(DA) 외부에 배치될 수 있다. 이러한 감지 전극들(SNE)의 구조는 도 12에 도시되었다.
도 12를 참조하면, 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)이 형성되지 않은 표시 영역(DA) 외곽에 배치된 감지 전극(SNE)의 부분은 메쉬 형상을 가질 수 있다. 즉, 표시 영역(DA) 외곽에 배치된 감지 전극(SNE)의 부분도, 복수개의 제1 가지부들(BP1) 및 복수개의 제2 가지부들(BP2)을 포함하여 메쉬 형상을 가질 수 있다.
표시 영역(DA) 외곽에 배치된 감지 전극(SNE)의 부분이 통 전극으로 형성된다면, 통 전극 및 표시 패널(DP)의 회로 패턴들에 의해 형성되는 기생 커패시턴스가 커질 수 있다. 따라서, 표시 영역(DA) 외곽에 배치된 감지 전극(SNE)의 부분은 메쉬 형상을 갖는 것이 바람직 할 수 있다.
도 13 및 도 14는 본 발명의 다른 실시 예에 따른 감지 전극들의 구성을 도시한 도면들이다.
도 13을 참조하면, 감지 전극(SNE')은 메쉬 형상을 갖기 위해, 제1 대각 방향(DDR1)으로 연장된 복수개의 제1 가지부들(BP1') 및 제2 대각 방향(DDR2)으로 연장된 복수개의 제2 가지부들(BP2')을 포함할 수 있다. 제1 가지부들(BP1')은 제2 가지부들(BP2')과 교차하고 서로 일체로 형성될 수 있다.
제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1,DR2)과 교차하는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면 상에서 제1 대각 방향(DDR1)에 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직하게 교차하고, 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)은 서로 수직하게 교차할 수 있다.
발광 영역들(PA1',PA2',PA3')은 적색을 표시하는 복수개의 제1 발광 영역들(PA1'), 녹색을 표시하는 복수개의 제2 발광 영역들(PA2'), 및 청색을 표시하는 복수개의 제3 발광 영역들(PA3')을 포함할 수 있다.
제1 및 제2 발광 영역들(PA1',PA2')은 제1 대각 방향(DDR1) 또는 제2 대각 방향(DDR2)으로 연장하는 바 형상을 가질 수 있다. 제3 발광 영역들(PA3')은 마름모 형상을 가질 수 있다.
제1 대각 방향(DDR1)으로 연장된 제1 및 제2 발광 영역들(PA1',PA2')은 제2 대각 방향(DDR2)으로 배열될 수 있다. 제2 대각 방향(DDR2)으로 연장된 제1 및 제2 발광 영역들(PA1',PA2')은 제1 대각 방향(DDR1)으로 배열될 수 있다.
제3 발광 영역들(PA3')은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배열될 수 있다. 제1 대각 방향(DDR1)으로 연장된 한쌍의 제1 및 제2 발광 영역들(PA1',PA2') 및 제2 대각 방향(DDR2)으로 연장된 한쌍의 제1 및 제2 발광 영역들(PA1',PA2')은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 교대로 배열될 수 있다.
한 쌍의 제1 발광 영역(PA1') 및 제2 발광 영역(PA2')은 같은 방향으로 연장되어 서로 인접한 2개의 제3 발광 영역들(PA3') 사이에 배치될 수 있다.
제1 및 제2 가지부들(BP1',BP2')은 비발광 영역(NPA)에 중첩할 수 있다. 제1 및 제2 가지부들(BP1',BP2')은 한 쌍의 제1 및 제2 발광 영역들(PA1',PA2')과 제3 발광 영역들(PA3') 사이에 배치될 수 있다.
도 14를 참조하면, 감지 전극(SNE'')은 메쉬 형상을 갖기 위해, 제1 대각 방향(DDR1)으로 연장된 복수개의 제1 가지부들(BP1'') 및 제2 대각 방향(DDR2)으로 연장된 복수개의 제2 가지부들(BP2'')을 포함할 수 있다. 제1 가지부들(BP1'')은 제2 가지부들(BP2'')과 교차하고 서로 일체로 형성될 수 있다.
발광 영역들(PA1'',PA2'',PA3'')은 적색을 표시하는 복수개의 제1 발광 영역들(PA1''), 녹색을 표시하는 복수개의 제2 발광 영역들(PA2''), 및 청색을 표시하는 복수개의 제3 발광 영역들(PA3'')을 포함할 수 있다. 제1, 제2, 및 제3 발광 영역들(PA1'',PA2'',PA3'')은 마름모 형상을 가질 수 있다.
제1 발광 영역들(PA1'') 및 제2 발광 영역들(PA2'')은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 교대로 배치될 수 있다. 제2 발광 영역들(PA2'') 및 제3 발광 영역들(PA3'')은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 교대로 배치될 수 있다. 제1 발광 영역들(PA1'') 및 제3 발광 영역들(PA3'')은 제1 방향(DR1) 및 제2 방향(DR2)으로 교대로 배치될 수 있다.
제1 및 제2 가지부들(BP1'',BP2'')은 비발광 영역(NPA)에 중첩할 수 있다. 제1 및 제2 가지부들(BP1'',BP2'')은 제1, 제2, 및 제3 발광 영역들(PA1'',PA2'',PA3'') 사이에 배치될 수 있다.
도 15는 도 9에 도시된 I-I'선의 단면도이다.
도 15를 참조하면, 입력 감지부(ISP)는 박막 봉지층(TFE) 상에 배치된 제1 절연층(T-IL1) 및 제1 절연층(T-IL1) 상에 배치된 제2 절연층(T-IL2)을 포함할 수 있다. 더미 패턴들(DMY) 및 제1 감지 라인들(SNL1)은 제1 절연층(T-IL1) 상에 배치되고, 제2 절연층(T-IL2)은 더미 패턴들(DMY) 및 제1 감지 라인들(SNL1)을 덮도록 제1 절연층(T-IL1) 상에 배치될 수 있다. 더미 패턴들(DMY)은 제1 감지 라인들(SNL1) 사이에 배치될 수 있다.
도 16은 도 11에 도시된 Ⅱ-Ⅱ'선의 단면도이다.예시적으로 도 16에는 박막 봉지층(TFE) 아래에 배치된 화소들(PX)이 감지 전극(SNE)과 함께 도시되었다. 이하 설명의 필요에 따라 도 15가 함께 설명될 것이다.
도 15 및 도 16을 참조하면, 감지 전극(SNE)은 제1 절연층(T-IL1) 상에 배치되고, 제2 절연층(T-IL2)은 감지 전극(SNE)을 덮도록 제1 절연층(T-IL1) 상에 배치될 수 있다.
전술한 바와 같이, 제1 및 제2 가지부들(BP1,BP2)은 비발광 영역(NPA)에 배치될 수 있다. 제1 및 제2 가지부들(BP1,BP2)은 제1 절연층(T-IL1) 상에 배치되고, 제2 절연층(T-IL2)은 제1 및 제2 가지부들(BP1,BP2)을 덮도록 제1 절연층(T-IL1) 상에 배치될 수 있다.
더미 패턴들(DMY) 및 제1 감지 라인들(SNL1)은 감지 전극(SNE)과 같은 층에 배치될 수 있다. 더미 패턴들(DMY) 및 제1 감지 라인들(SNL1)은 감지 전극(SNE)과 동일한 물질로 동시에 패터닝되어 형성될 수 있다.
도 17은 도 8에 도시된 어느 하나의 디먹스 회로의 구성을 보여주는 도면이다.
도 17을 참조하면, 디먹스 회로(DMX)는 복수개의 스위칭 소자들(SW1,SW2)을 포함할 수 있다. 이하, 도 8에 도시된 2개의 열들(COLs)은 도 17에서 제1 열(COL1) 및 제2 열(COL2)로 구분된다. 제1 열(COL1)은 실질적으로 도 8에서 첫 번째 열에 배치된 감지 전극들(SNE)을 가리키고, 제2 열(COL2)은 실질적으로 도 8에서 두 번째 열에 배치된 감지 전극들(SNE)을 가리킬 수 있다.
제1 감지 라인들(SNL1)은 제1 열(COL1)의 감지 전극들(SNE)에 연결된 복수개의 제1 감지 라인들(SL1-1) 및 제2 열(COL2)의 감지 전극들(SNE)에 연결된 복수개의 제2 감지 라인들(SL1-2)을 포함할 수 있다.
스위칭 소자들(SW1,SW2)은 제1 감지 라인들(SL1-1)에 각각 연결된 복수개의 제1 스위칭 소자들(SW1) 및 제2 감지 라인들(SL1-2)에 각각 연결된 복수개의 제2 스위칭 소자들(SW2)을 포함할 수 있다.
제1 스위칭 소자들(SW1)의 제1 단자들은 제1 감지 라인들(SL1-1)에 각각 연결되고, 제1 스위칭 소자들(SW1)의 제2 단자들은 대응하는 하나의 제2 감지 라인(SNL2)에 공통으로 연결될 수 있다. 제1 스위칭 소자들(SW1)의 제어 단자들은 제어 신호들(CS)을 수신할 수 있다.
제2 스위칭 소자들(SW2)의 제1 단자들은 제2 감지 라인들(SL1-2)에 각각 연결되고, 제2 스위칭 소자들(SW2)의 제2 단자들은 대응하는 다른 하나의 제2 감지 라인(SNL2)에 공통으로 연결될 수 있다. 제2 스위칭 소자들(SW2)의 제어 단자들은 제어 신호들(CS)을 수신할 수 있다.
제어 신호들(CS)은 순차적으로 제1 및 제2 스위칭 소자들(SW1,SW2)에 인가될 수 있다. 한쌍의 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)는 동일한 제어 신호(CS)를 수신할 수 있다.
제어 신호들(CS)에 의해 제1 및 제2 스위칭 소자들(SW1,SW2)이 순차적으로 턴온될 수 있다. 제1 스위칭 소자들(SW1)에 의해 제1 열(COL1)의 감지 전극들(SNE)이 순차적으로 대응하는 하나의 제2 감지 라인(SNL2)에 연결될 수 있다. 또한, 제2 스위칭 소자들(SW2)에 의해 제2 열(COL2)의 감지 전극들(SNE)이 순차적으로 대응하는 다른 하나의 제2 감지 라인(SNL2)에 연결될 수 있다.
즉, 디먹스 회로(DMX)는 2개의 열들(COLs)로 배열된 감지 전극들(SNE)에 연결된 제1 감지 라인들(SNL1) 중 2개의 제1 감지 라인들(SNL1)을 2개의 제2 감지 라인들(SNL2)에 연결할 수 있다.
디먹스 회로(DMX)에 의해 서로 연결된 제1 및 제2 감지 라인들(SNL1,SNL2)을 통해, 감지 전극들(SNE) 각각에 구동 신호가 인가하고, 감지 전극들(SNE) 각각으로부터 감지 신호가 입력 감지 제어부(IS-IC)로 전송될 수 있다.
도 18은 도 8에 제2 전극의 배치 영역을 추가로 도시한 도면이다.
이하 설명의 필요에 따라, 도 5가 함께 설명될 것이다. 예시적으로, 도 18에서 제2 전극(CE)을 더 명확히 도시하기 위해 인쇄층(PIT)은 생략되었다. 그러나, 실질적으로, 도 8에 도시된 인쇄층(PIT)과 도 18에 도시된 제2 전극(CE)은 함께 배치될 수 있다. 도 8에는 인쇄층(PIT)을 명확히 도시하기 위해 제2 전극(CE)이 생략된 것이며, 도 18에는 제2 전극(CE)을 더 명확히 도시하기 위해 인쇄층(PIT)이 생략된 것이다. 평면 상에서 봤을 때, 도 8에 도시된 인쇄층(PIT)은 비활성 영역(NAA)에서 도 18에 도시된 제2 전극(CE)에 중첩할 수 있다.
도 5 및 도 18을 참조하면, 제2 전극(CE)은 화소들(PX)에 공통으로 배치되는 통 전극일 수 있다. 제2 전극(CE)은 표시 영역(DA) 외곽으로 연장될 수 있다. 제2 전극(CE)은 활성 영역(AA) 외곽으로 연장될 수 있다. 제2 전극(CE)은 비활성 영역(NAA)의 부분으로 연장할 수 있다. 제2 전극(CE)은 벤딩 영역(BA)에 인접할 수 있다. 제2 전극(CE)은 표시 패널(DP)과 입력 감지부(ISP) 사이의 신호 간섭을 차단할 수 있다. 표시 영역(DA) 및 활성 영역(AA) 외곽으로 연장된 제2 전극(CE)의 기능은 이하 상세히 설명될 것이다.
도 19는 도 18에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
이하 설명의 필요에 따라 도 18이 함께 설명될 것이다.
도 18 및 도 19를 참조하면, 기판(SUB) 상에 화소(PX)가 배치되고, 화소 상에 감지 전극(SNE)이 배치될 수 있다. 표시 영역(DA)은 최외곽의 발광 영역(PA)이 배치된 영역까지 정의되고, 활성 영역(AA)은 최외곽의 감지 전극(SNE)이 배치된 영역까지 정의될 수 있다. 이러한 구조에 따라, 제1-1측(S1-1)은 제2-1측(S2-1)으로부터 제1 거리(DT1)만큼 이격될 수 있다.
표시 패널(DP)의 단면 구조 및 입력 감지부(ISP)의 단면 구조는 앞서 상세히 설명되었으므로, 설명을 생략한다.
제1 내지 제5 절연층들(INS1~INS5)은 비표시 영역(NDA)으로 연장하여 기판(SUB) 상에 배치될 수 있다. 제6 절연층(INS6) 및 화소 정의막(PDL)은 표시 영역(DA)에 인접한 부분까지 배치될 수 있다.
비표시 영역(NDA)에 복수개의 라인 패턴들(LIN)이 배치될 수 있다. 라인 패턴들(LIN)은 제1 절연층(INS1) 상에 배치되고, 제2 절연층(INS2)은 라인 패턴들(LIN) 상에 배치될 수 있다. 라인 패턴들(LIN)은 도 4에 도시된 제1 및 제2 제어 라인들(CSL1,CSL2) 및 데이터 라인들(DL1~DLn)을 형성할 수 있다. 트랜지스터(TR)는 라인 패턴들(LIN)에 연결될 수 있다.
발광 소자(OLED)의 제2 전극(CE)은 비표시 영역(NDA)으로 연장하여 제5 절연층(INS5) 상에 배치될 수 있다. 제2 전극(CE)은 비활성 영역(NAA)으로 연장할 수 있다. 제1 감지 라인들(SNL1)은 제2 전극(CE) 상에 배치될 수 있다. 따라서, 제2 전극(CE)은, 적층 구조로 볼 때, 제1 감지 라인들(SNL1)과 라인 패턴들(LIN) 사이에 배치될 수 있다. 더미 패턴들(DMY)은 제2 전극(CE) 상에서 제1 감지 라인들(SNL1) 사이에 배치될 수 있다.
화소(PX)가 구동될 때, 라인 패턴들(LIN)을 통해 트랜지스터(TR)에 신호들이 인가될 수 있다. 라인 패턴들(LIN)에 인가되는 신호들은 제1 감지 라인들(SNL1)에 인가되는 신호들에 영향을 미칠 수 있다. 이러한 신호 간섭에 의해 입력 감지부(ISP)에 노이즈가 발생할 수 있다.
그러나, 본 발명의 실시 예에서, 제2 전극(CE)은 제1 감지 라인들(SNL1)과 라인 패턴들(LIN) 사이에 배치되어, 이러한 신호 간섭을 차단할 수 있다. 그 결과, 입력 감지부(ISP)의 노이즈가 감소할 수 있다.
도 20은 도 18에 도 18에 도시된 Ⅳ-Ⅳ'선의 단면도이다.
이하 설명의 필요에 따라 도 18 및 도 19가 함께 설명될 것이다.
도 18, 도 19, 및 도 20을 참조하면, 표시 영역(DA)은 최외곽의 발광 영역(PA)이 배치된 영역까지 정의되고, 활성 영역(AA)은 최외곽의 감지 전극(SNE)이 배치된 영역까지 정의될 수 있다. 제1-2측(S1-2)은 제2-2측(S2-2)으로부터 제2 거리(DT2)만큼 이격될 수 있다. 제1-2측(S1-2)은 제1-1측(S1-1)보다 표시 영역(DA)의 경계와 더 이격될 수 있다.
제2 전극(CE)은 비표시 영역(NDA)으로 연장하여 제5 절연층(INS5) 상에 배치될 수 있다. 제2 전극(CE)은 비활성 영역(NAA)으로 연장할 수 있다. 표시 영역(DA) 외곽에 배치된는 감지 전극들(SNE)의 부분들은 제2 전극(CE) 상에 배치될 수 있다.
도 21은 도 8에 도시된 디먹스에 인접한 제2 감지 라인들 및 라인들을 도시한 도면이다.
도 21을 참조하면, 디먹스 회로(DMX)에 인접한 제2 감지 라인들(SNL2) 및 라인들(LN)은 서로 교차하도록 연장할 수 있다. 라인들(LN)은 도 19에 도시된 라인 패턴들(LIN)로부터 연장할 수 있다. 라인들(LN)은 도 4에서 제2 영역(AA2)에 배치된 표시 패널(DP)의 라인들 중 일부 라인들일 수 있다. 즉, 라인들(LN)은 비표시 영역(NDA)에 배치되어 화소들(PX)에 연결된 라인들일 수 있다.
쉴드 패턴(SHP)은 디먹스 회로(DMX)에 인접하게 배치되고, 평면 상에서 봤을 때, 디먹스 회로(DMX)에 인접한 제2 감지 라인들(SNL2)과 라인들(LN)에 중첩할 수 있다. 쉴드 패턴(SHP)은 서로 교차하는 제2 감지 라인들(SNL2)과 라인들(LN)에 중첩할 수 있다.
도 22는 도 21에 도시된 V-V'선의 단면도이다.
이하 설명의 필요에 따라 도 5 및 도 21이 함께 설명될 것이다.
도 5, 도 21, 및 도 22를 참조하면, 쉴드 패턴(SHP)은 서로 교차하는 제2 감지 라인들(SNL2)과 라인들(LN) 사이에 배치될 수 있다. 예를 들어, 제2 감지 라인들(SNL2)은 라인들(LN) 상에 배치될 수 있다. 라인들(LN) 상에 쉴드 패턴(SHP)이 배치되고, 쉴드 패턴(SHP) 상에 제2 감지 라인들(SNL2)이 배치될 수 있다. 쉴드 패턴(SHP)은 디먹스 회로(DMX)에 인접하여 서로 교차하도록 연장하는 제2 감지 라인들(SNL2)과 라인들(LN) 사이에 배치될 수 있다.
쉴드 패턴(SHP)은 도 5에 도시된 제2 연결 전극(CNE2)과 같은 층에 배치될 수 있다. 그러나, 이에 한정되지 않고, 쉴드 패턴(SHP)은 도 5에 도시된 제1 연결 전극(CNE1)과 같은 층에 배치될 수도 있다.
쉴드 패턴(SHP)은 제2 전원 라인(PL2)을 통해 제2 전압을 인가 받을 수 있다. 그러나, 이에 한정되지 않고, 쉴드 패턴(SHP)은 제1 전원 라인(PL1)을 통해 제1 전압을 인가 받을 수 있다.
라인들(LN)에 인가되는 신호들은 제2 감지 라인들(SNL2)에 인가되는 신호들에 영향을 미칠 수 있다. 쉴드 패턴(SHP)은 서로 교차하는 제2 감지 라인들(SNL2)과 라인들(LN) 사이에 배치되어, 이러한 신호 간섭을 차단할 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
ISP: 입력 감지부 SNE: 감지 전극
SNL: 감지 라인 PIT: 인쇄층
DA: 표시 영역 AA: 활성 영역
S1-1,S1-2,S1-3,S1-4: 활성 영역의 제1, 제2, 제3, 및 제4 측
S2-1,S2-2,S2-3,S2-4: 표시 영역의 제1, 제2, 제3, 및 제4 측
DMY: 더미 패턴 SHP: 쉴드 패턴

Claims (20)

  1. 표시 영역이 정의되고, 상기 표시 영역에 배치된 복수개의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널 상에 배치되고, 활성 영역이 정의되며, 상기 활성 영역에 배치된 복수개의 감지 전극들을 포함하는 입력 감지부를 포함하고,
    서로 인접한 상기 활성 영역의 제1-1측과 상기 표시 영역의 제2-1측 사이의 제1 거리는, 서로 인접한 상기 활성 영역의 제1-2측과 상기 표시 영역의 제2-2측 사이의 제2 거리보다 작고,
    상기 제1-1측과 상기 제1-2측은 제1 방향으로 서로 반대하고, 상기 제2-1측과 상기 제2-2측은 상기 제1 방향으로 서로 반대하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 거리는 서로 인접한 상기 활성 영역의 제1-3측과 상기 표시 영역의 제2-3측 사이의 제3 거리 및 서로 인접한 상기 활성 영역의 제1-4측과 상기 표시 영역의 제2-4측 사이의 제4 거리보다 작고,
    상기 제1-3측과 상기 제1-4측은 상기 제1 방향과 교차하는 제2 방향으로 서로 반대하고, 상기 제2-3측과 상기 제2-4측은 상기 제2 방향으로 서로 반대하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제2 거리는 상기 제3 거리 및 상기 제4 거리보다 큰 표시 장치.
  4. 제 2 항에 있어서,
    상기 제3 거리는 상기 제4 거리와 같은 표시 장치.
  5. 제 2 항에 있어서,
    상기 활성 영역은 상기 표시 영역보다 큰 면적을 갖고, 상기 활성 영역의 테두리는 상기 표시 영역의 테두리보다 외곽에 배치되는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제1-2측에 인접한 감지 전극들의 테두리들은 상기 제1-1측에 인접한 감지 전극들의 테두리들보다 상기 표시 영역 외곽에 배치되는 표시 장치.
  7. 제 5 항에 있어서,
    상기 제1-3측에 인접한 감지 전극들의 테두리들 및 상기 제1-4측에 인접한 감지 전극들의 테두리들은 상기 제1-1측에 인접한 감지 전극들의 테두리들보다 상기 표시 영역 외곽에 배치되는 표시 장치.
  8. 제 5 항에 있어서,
    상기 제1-2측에 인접한 감지 전극들의 테두리들은 상기 제1-3측에 인접한 감지 전극들의 테두리들 및 상기 제1-4측에 인접한 감지 전극들의 테두리들보다 상기 표시 영역 외곽에 배치되는 표시 장치.
  9. 제 1 항에 있어서,
    상기 활성 영역 주변에 배치된 인쇄층; 및
    상기 활성 영역의 경계와 상기 인쇄층 사이에 배치된 복수개의 더미 패턴들을 더 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 더미 패턴들은 상기 감지 전극들과 같은 층에 배치되는 표시 장치.
  11. 제 9 항에 있어서,
    상기 더미 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장하여 상기 제1 방향으로 배열된 표시 장치.
  12. 제 9 항에 있어서,
    상기 감지 전극들에 연결되어 상기 활성 영역 주변의 비활성 영역으로 연장하는 복수개의 제1 감지 라인들을 더 포함하고,
    상기 제1 감지 라인들은 상기 제1 방향으로 연장하고, 상기 더미 패턴들은 상기 제1 감지 라인들 사이에 배치되는 표시 장치.
  13. 제 12 항에 있어서,
    적어도 2개의 제2 감지 라인들; 및
    상기 적어도 2개의 제2 감지 라인들에 연결된 디먹스 회로를 더 포함하고,
    상기 디먹스 회로는 적어도 2개의 열들로 배열된 감지 전극들에 연결된 제1 감지 라인들에 연결되는 표시 장치.
  14. 제 13 항에 있어서,
    상기 표시 패널 및 상기 입력 감지부는 상기 디먹스 회로와 상기 제1-1측 사이에 정의되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 벤딩 영역을 중심으로 벤딩되는 표시 장치.
  15. 제 14 항에 있어서,
    상기 화소들 각각은, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하고,
    상기 제2 전극은 상기 화소들에 공통으로 배치되고, 상기 활성 영역 외곽으로 연장되어 상기 벤딩 영역에 인접한 표시 장치.
  16. 제 13 항에 있어서,
    상기 디먹스 회로에 인접하고, 평면 상에서 봤을 때, 상기 제2 감지 라인들에 중첩하는 쉴드 패턴을 더 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 화소들에 연결되어 상기 표시 영역 주변의 비표시 영역에 배치된 복수개의 라인들을 더 포함하고,
    상기 제2 감지 라인들은 상기 라인들 상에 배치되고, 상기 쉴드 패턴은, 상기 디먹스 회로에 인접하여 상기 제2 감지 라인들과 상기 라인들 사이에 배치되는 표시 장치.
  18. 표시 영역이 정의되고, 상기 표시 영역에 배치된 복수개의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널 상에 배치되고, 활성 영역이 정의되며, 상기 활성 영역에 배치된 복수개의 감지 전극들을 포함하는 입력 감지부를 포함하고,
    상기 활성 영역은 제1 방향으로 서로 반대하는 제1-1측 및 제1-2측을 포함하고,
    상기 제1-2측에 인접한 감지 전극들의 테두리들은 상기 제1-1측에 인접한 감지 전극들의 테두리들보다 상기 표시 영역 외곽에 배치되는 표시 장치.
  19. 제 18 항에 있어서,
    상기 활성 영역은 상기 제1 방향과 교차하는 제2 방향으로 서로 반대하는 제1-3측 및 제1-4측을 포함하고,
    상기 제1-3측에 인접한 감지 전극들의 테두리들 및 상기 제1-4측에 인접한 감지 전극들의 테두리들은 상기 제1-1측에 인접한 상기 감지 전극들의 상기 테두리들보다 상기 표시 영역 외곽에 배치되는 표시 장치.
  20. 제 19 항에 있어서,
    상기 제1-2측에 인접한 상기 감지 전극들의 상기 테두리들은 상기 제1-3측에 인접한 상기 감지 전극들의 상기 테두리들 및 상기 제1-4측에 인접한 상기 감지 전극들의 상기 테두리들보다 상기 표시 영역 외곽에 배치되는 표시 장치.
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