KR20210126187A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

Info

Publication number
KR20210126187A
KR20210126187A KR1020200043332A KR20200043332A KR20210126187A KR 20210126187 A KR20210126187 A KR 20210126187A KR 1020200043332 A KR1020200043332 A KR 1020200043332A KR 20200043332 A KR20200043332 A KR 20200043332A KR 20210126187 A KR20210126187 A KR 20210126187A
Authority
KR
South Korea
Prior art keywords
signal line
layer
pattern
electrode
semiconductor
Prior art date
Application number
KR1020200043332A
Other languages
English (en)
Inventor
전경진
구소영
김억수
김형준
임준형
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200043332A priority Critical patent/KR20210126187A/ko
Priority to US17/107,638 priority patent/US11765947B2/en
Priority to CN202110379062.8A priority patent/CN113517320A/zh
Publication of KR20210126187A publication Critical patent/KR20210126187A/ko
Priority to US18/230,281 priority patent/US20240040870A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136218—Shield electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 표시 장치는 기판, 상기 기판 상에 배치되고, 하부 차광 패턴 및 제1 신호 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되며, 트랜지스터의 채널 영역을 포함하는 제1 반도체 패턴 및 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치되며, 절연막 패턴을 포함하는 절연층, 상기 절연층 상에 배치되며, 제2 신호 라인을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되는 평탄화막, 및 상기 평탄화막 상에 배치되며, 애노드 전극을 포함하는 제3 도전층을 포함하되, 상기 제1 반도체 패턴은 상기 애노드 전극에 의해 상기 하부 차광 패턴과 전기적으로 연결되고, 상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인에 각각 절연되어 중첩한다.

Description

표시 장치 및 표시 장치의 제조 방법{Display device and method of fabricating the same}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
사용자에게 영상을 제공하는 텔레비전, 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
표시 장치는 복수의 화소 및 각 화소를 구동하는 화소 회로를 포함할 수 있다. 각 화소 회로는 절연 기판 상에 형성된 배선과 박막 트랜지스터를 이용하여 구성된다. 각 화소 내에서도 상기 배선들이 중첩하는 부분에서 기생 커패시터가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 기생 커패시터가 형성되는 것을 억제 또는 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 기생 커패시터가 형성되는 것을 억제 또는 방지할 수 있는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되고, 하부 차광 패턴 및 제1 신호 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되며, 트랜지스터의 채널 영역을 포함하는 제1 반도체 패턴 및 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치되며, 절연막 패턴을 포함하는 절연층, 상기 절연층 상에 배치되며, 제2 신호 라인을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되는 평탄화막, 및 상기 평탄화막 상에 배치되며, 애노드 전극을 포함하는 제3 도전층을 포함하되, 상기 제1 반도체 패턴은 상기 애노드 전극에 의해 상기 하부 차광 패턴과 전기적으로 연결되고, 상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인에 각각 절연되어 중첩한다.
제1 전극 및 제2 전극을 포함하는 유지 커패시터를 더 포함하고, 상기 제1 도전층은 상기 유지 커패시터의 상기 제1 전극을 포함하고, 상기 제2 도전층은 상기 유지 커패시터의 상기 제2 전극을 포함하고, 상기 제1 신호 라인 및 상기 제2 신호 라인 사이의 두께 방향 거리는 상기 유지 커패시터의 상기 제1 전극 및 상기 제2 전극 사이의 두께 방향 거리보다 클 수 있다.
상기 제1 도전 패턴은 상기 평탄화막과 상기 버퍼층을 관통하는 제1 컨택홀을 통해 상기 하부 차광 패턴과 연결되고, 상기 평탄화막을 관통하는 제2 컨택홀을 통해 상기 트랜지스터의 상기 제1 반도체 패턴과 연결될 수 있다.
상기 제3 도전층은 상기 제1 도전 패턴과 분리된 제2 도전 패턴을 더 포함하고, 상기 제2 도전 패턴은 상기 트랜지스터의 제1 반도체 패턴과 상기 제1 신호 라인을 전기적으로 연결할 수 있다.
상기 제2 도전 패턴은 상기 평탄화막과 상기 버퍼층을 관통하는 제3 컨택홀을 통해 상기 제1 신호 라인과 연결되고, 상기 평탄화막을 관통하는 제4 컨택홀을 통해 상기 트랜지스터의 상기 제1 반도체 패턴과 연결될 수 있다.
상기 제1 신호 라인은 제1 전원 라인 및 데이터 라인 중 어느 하나이며, 상기 제2 신호 라인은 스캔 라인일 수 있다.
상기 제1 신호 라인은 제1 방향으로 연장되며, 상기 제2 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 중첩 영역에서 교차할 수 있다.
상기 제2 반도체 패턴의 상기 제1 방향의 길이는 상기 제2 신호 라인의 상기 제1 방향의 폭과 같거나 크고, 상기 제2 반도체 패턴의 상기 제2 방향의 길이는 상기 제1 신호 라인의 상기 제2 방향의 폭과 같거나 클 수 있다.
상기 제1 신호 라인과 상기 제2 신호 라인이 중첩하는 중첩 영역은 상기 제2 반도체 패턴과 완전히 중첩할 수 있다.
상기 절연막 패턴은 적어도 일부가 상기 중첩 영역에 배치되고 상기 제2 반도체 패턴과 중첩할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 제1 반도체 패턴을 포함하는 적어도 하나의 트랜지스터, 및 유지 커패시터를 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치되고, 상기 유지 커패시터의 제1 전극, 및 제1 신호 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되며, 상기 제1 반도체 패턴 및 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치되는 절연층 및 상기 절연층 상에 배치되며, 상기 트랜지스터의 게이트 전극, 상기 유지 커패시터의 제2 전극, 및 제2 신호 라인을 포함하는 제2 도전층을 포함하고, 상기 제1 신호 라인과 상기 제2 신호 라인은 적어도 일부 영역에서 중첩하고, 상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인이 중첩하는 중첩 영역에 배치되고, 상기 중첩 영역에서 상기 제1 신호 라인과 상기 제2 신호 라인 사이의 두께 방향 거리는 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이의 두께 방향 거리보다 크다.
상기 제2 반도체 패턴은 상기 제1 신호 라인 및 상기 제2 신호 라인으로부터 절연된 더미 반도체 패턴일 수 있다.
상기 절연층은 적어도 일부가 상기 중첩 영역에 배치되며, 상기 제2 반도체 패턴과 중첩할 수 있다.
상기 제2 반도체 패턴 및 상기 절연층은 두께 방향을 기준으로 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이에 배치되지 않을 수 있다.
상기 제1 신호 라인은 제1 전원 라인 및 데이터 라인 중 어느 하나이며, 상기 제2 신호 라인은 스캔 라인일 수 있다.
상기 제1 신호 라인은 제1 방향으로 연장되며, 상기 제2 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 중첩 영역에서 교차할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 유지 커패시터의 제1 전극 및 제1 신호 라인을 포함하는 제1 도전층을 형성하는 단계, 상기 제1 도전층을 덮으며 상기 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 반도체층용 물질 및 제2 도전층용 물질을 전면 증착하는 단계, 상기 반도체층용 물질 및 상기 제2 도전층용 물질을 에칭하여, 트랜지스터의 제1 반도체 패턴과 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층, 및 절연층을 형성하는 단계, 및 상기 절연층 상에 상기 트랜지스터의 게이트 전극, 상기 유지 커패시터의 제2 전극 및 제2 신호 라인을 포함하는 제2 도전층을 형성하는 단계를 포함하고, 상기 제1 신호 라인과 상기 제2 신호 라인은 적어도 일부 영역에서 중첩하고, 상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인이 중첩하는 중첩 영역에 배치되고, 상기 중첩 영역에서 상기 제1 신호 라인과 상기 제2 신호 라인 사이의 두께 방향 거리는 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이의 두께 방향 거리보다 크다.
상기 제2 반도체 패턴은 신호 라인 및 전극으로부터 절연된 더미 제2 반도체 패턴일 수 있다.
상기 절연층은 적어도 일부가 상기 중첩 영역에 배치되며, 상기 제2 반도체 패턴과 중첩하되, 상기 제2 반도체 패턴 및 상기 절연층은 두께 방향을 기준으로 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이에 배치되지 않을 수 있다.
상기 제1 신호 라인은 제1 전원 라인 및 데이터 라인 중 어느 하나이며, 상기 제2 신호 라인은 스캔 라인이고, 상기 제1 신호 라인은 제1 방향으로 연장되며, 상기 제2 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 중첩 영역에서 교차할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에 의하면, 기생 커패시터가 형성되는 것을 억제 또는 방지할 수 있고, 제품의 신뢰도를 증가시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 5는 도 4의 제1 반도체 더미 패턴의 주변 영역을 확대한 도면이다.
도 6은 도 4의 A-A'선 및 B-B'을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다.
도 8 내지 도 19는 도 6에 도시된 표시 장치의 일 화소의 제조 방법의 공정 단계별 단면도들이다.
도 20은 다른 실시예에 따른 제1 반도체 더미 패턴의 주변 영역을 확대한 도면이다.
도 21은 도 20의 ⅩⅩⅠ-ⅩⅩⅠ' 선을 따라 자른 단면도이다.
도 22는 또 다른 실시예에 따른 제1 반도체 더미 패턴의 주변 영역을 확대한 도면이다.
도 23은 도 22의 ⅩⅩⅢ-ⅩⅩⅢ' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 장치(1)를 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 장치(1)를 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 타이밍 제어부(21), 데이터 구동부(22) 및 스캔 구동부(30)를 포함할 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 각 화소(PX)는 매트릭스 형상으로 배열될 수 있다. 각 화소(PX)는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 이하에서, 발광층은 유기 발광층인 것으로 설명하지만, 이에 제한되는 것은 아니다. 화소(PX)의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 연결되는 복수의 스캔 라인(SL1~SLk, k는 2 이상의 정수), 복수의 데이터 라인(DL1~DLj, j는 2 이상의 정수), 및 복수의 전원 라인(미도시)이 배치될 수 있다. 스캔 라인(SL)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)을 따라 배열될 수 있다. 데이터 라인(DL)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 배열될 수 있다.
표시 패널(10)은 복수의 스캔 라인(SL1~SLk, k는 2 이상의 정수) 및 복수의 데이터 라인(DL1~DLj, j는 2 이상의 정수)의 교차부에 위치되어, 행렬 형태로 배열된 복수의 화소(PX)를 포함한다. 화소(PX) 각각은 스캔 라인(SL)들 중 적어도 어느 하나 및 데이터 라인(DL)들 중 어느 하나에 연결될 수 있다.
타이밍 제어부(21)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(21)는 데이터 구동부(22)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호(CS)들을 생성한다. 제어신호(CS)들은 데이터 구동부(22)의 동작 타이밍을 제어하기 위한 소스 제어 신호(CONT2)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(CONT1)를 포함할 수 있다.
스캔 구동부(30)는 타이밍 제어부(21)로부터 스캔 제어 신호(CONT1)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(CONT1)에 따라 스캔 신호들(S1~Sk, k는 2 이상의 정수)을 생성하여 표시 패널(10)의 스캔 라인들(SL1~SLk)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 표시 패널(10)의 비표시영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 표시 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
데이터 구동부(22)는 타이밍 제어부(21)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(CONT2)를 입력 받는다. 데이터 구동부(22)는 소스 제어 신호(CONT2)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(DL1~DLj)에 공급한다. 복수의 화소(PX) 각각은 복수의 데이터 라인(DL1 내지 DLm)을 통해 전달된 데이터 신호(D1~Dj, j는 2 이상의 정수)에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
전원 공급 회로(미도시)는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(미도시)는 메인 전원으로부터 표시 패널(10)의 발광 소자(OLED)를 구동하기 위한 제1 전원 전압(ELVDD, 도 3에 도시)과 제2 전원 전압(ELVSS, 도 3에 도시)을 생성하여 표시 패널(10)의 제1 전원 라인(ELVDL, 도 3에 도시)과 제2 전원 라인(ELVSL, 도 3에 도시)에 공급할 수 있다. 또한, 전원 공급 회로(미도시)는 메인 전원으로부터 타이밍 제어부(21), 데이터 구동부(22) 및 스캔 구동부(30) 등을 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다. 전원 공급 회로(미도시)는 집적 회로로 형성되어 회로 보드 상에 장착될 수 있으나, 이에 제한되지 않는다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 발광 소자(OLED), 및 유지 커패시터(Cst)를 포함할 수 있다. 도 3에서는 각 화소(PX)가 두개의 트랜지스터(TR1, TR2)와 하나의 유지 커패시터(Cst)를 갖는 2T1C(2Transistor - 1Capacitor) 구조인 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 각 화소(PX)는 복수의 트랜지스터와 복수의 커패시터를 포함할 수 있다. 예를 들어, 각 화소(PX)에는 3T1C 구조, 6T1C 구조, 7T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 제1 소스/드레인 전극, 제2 소스/드레인 전극 및 게이트 전극을 포함할 수 있다. 제1 소스/드레인 전극 및 제2 소스/드레인 전극 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터(TR1, TR2) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 제1 및 제2 트랜지스터(TR1, TR2) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것으로 설명하였으나, 이에 제한되지 않는다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 P 타입 MOSFET으로 형성될 수도 있다. 이 경우, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다. 이하에서는, 제1 및 제2 트랜지스터(TR1, TR2)은 N타입 MOSFET인 경우를 예시하여 설명한다.
제1 트랜지스터(TR1)는 구동 트랜지스터일 수 있다. 구체적으로 설명하면, 제1 트랜지스터(TR1)의 게이트 전극은 제2 트랜지스터(TR2)의 제2 소스/드레인 전극 및 유지 커패시터(Cst)의 제2 전극과 연결된다. 제1 트랜지스터(TR1)의 제1 소스/드레인 전극은 제1 전원 라인(ELVDL)과 연결된다. 제1 트랜지스터(TR1)의 제2 소스/드레인 전극은 발광 소자(OLED)의 애노드 전극(또는 화소 전극)과 연결된다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)의 스위칭 동작에 따라 데이터 신호(Dj, j는 1 이상의 정수)를 전달받아 발광 소자(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(TR2)의 게이트 전극은 스캔 라인(SL)과 연결된다. 제2 트랜지스터(TR2)의 제1 소스/드레인 전극은 데이터 라인(DL)과 연결된다. 제2 트랜지스터(TR2)의 제2 소스/드레인 전극은 제1 트랜지스터(TR1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 전극과 연결된다. 제2 트랜지스터(TR2)는 스캔 신호(Sk, k는 1 이상의 정수)에 따라 턴온되어 데이터 신호(Dj, j는 1 이상의 정수)를 제1 트랜지스터(TR1)의 게이트 전극으로 전달하는 스위칭 동작을 수행한다.
유지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDL) 및 제1 트랜지스터(TR1)의 제1 소스/드레인 전극과 연결되고, 유지 커패시터(Cst)의 제2 전극은 제1 트랜지스터(TR1)의 게이트 전극 및 제2 트랜지스터(TR2)의 제2 소스/드레인 전극과 연결될 수 있다. 유지 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(OLED)는 제1 트랜지스터(TR1)의 구동 전류에 따라 발광할 수 있다. 발광 소자(OLED)는 애노드 전극(또는 제1 전극), 유기 발광층, 및 캐소드 전극(또는 제2 전극)을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 다만, 발광 소자(OLED)의 종류는 이에 제한되는 것은 아니다. 발광 소자(OLED)의 애노드 전극은 제1 트랜지스터(TR1)의 제2 소스/드레인 전극에 연결되고, 캐소드 전극은 제1 전원 전압(ELVDD)보다 낮은 제2 전원 전압(ELVSS)이 인가되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
이하, 상술한 화소(PX)의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 5는 도 4의 제1 반도체 더미 패턴의 주변 영역을 확대한 도면이다. 도 6은 도 4의 A-A'선 및 B-B'을 따라 자른 단면도이다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 내지 도 3에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 4 내지 도 6을 참조하면, 일 화소(PX)는 발광 영역(EA) 및 회로 영역(CA)을 포함할 수 있다. 발광 영역(EA)은 발광 소자(OLED)가 배치되며, 빛을 방출하는 영역이다. 회로 영역(CA)은 제1 전원 라인(도 3의 'ELVDL' 이하, 113), 데이터 라인(도 3의 'DL' 이하, 114) 및 스캔 라인(도 3의 'SL' 이하, 144)과 전기적으로 연결되는 제1 트랜지스터(도 3의 'TR1' 이하 동일), 제2 트랜지스터(도 3의 'TR2' 이하 동일) 및 커패시터(도 3의 'Cst' 이하 동일)를 포함한다.
각 트랜지스터들(TR1, TR2)은 전극을 이루는 도전층, 채널을 형성하는 반도체 패턴 및 절연층을 포함한다. 유지 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치되는 절연층을 포함한다. 구체적으로, 유지 커패시터(Cst)는 유지 커패시터(Cst)의 제1 전극(114, 또는 커패시터 하부 전극)과 유지 커패시터(Cst)의 제2 전극(143, 또는 커패시터 상부 전극) 및 그 사이에 배치된 절연층을 포함한다. 상술한 도전 물질이나 도전층, 반도체층, 및 절연층은 베이스 기판(101) 상에 배치된다.
일 실시예에 따른 표시 패널(10)은 베이스 기판(101) 상에 배치된 반도체층(130), 복수의 도전층 및 복수의 절연층을 포함한다. 복수의 도전층은 제1 도전층(110), 제2 도전층(140), 및 제3 도전층(150)를 포함할 수 있다. 복수의 절연층은 버퍼층(120), 게이트 절연막(GI), 패시베이션층(PVX), 및 비아층(VIA)을 포함할 수 있다. 표시 패널(10)의 각 층들은 베이스 기판(101) 상에 베리어층(102), 제1 도전층(110), 버퍼층(120), 반도체층(130), 게이트 절연막(GI), 제2 도전층(140), 패시베이션층(PVX), 비아층(VIA), 제3 도전층(150), 화소 정의막(PDL) 등의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
베이스 기판(101)은 그 위에 배치되는 각 층들을 지지한다. 베이스 기판(101)은 예를 들어, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 베이스 기판(101)은 금속 재질의 물질을 포함할 수도 있다.
베이스 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
배리어층(102)은 베이스 기판(101) 상에 배치될 수 있다. 배리어층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(102)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
제1 도전층(110)은 배리어층(102) 상에 배치된다. 다만, 이에 제한되는 것은 아니고 배리어층(102)이 생략되는 경우 제1 도전층(110)은 베이스 기판(101) 상에 배치될 수도 있다.
제1 도전층(110)은 제1 하부 차광 패턴(111), 제1 전원 라인(112), 유지 커패시터(Cst)의 제1 전극(113), 데이터 라인(114), 및 제2 하부 차광 패턴(115)을 포함할 수 있다.
제1 하부 차광 패턴(111)은 표시 패널(10)의 하부 방향에서 입사되는 광이 상부에 위치한 제1 트랜지스터(TR1)의 반도체 패턴(131) 특히, 상기 반도체 패턴(131)의 채널 영역(131c)으로 진입하는 것을 방지하는 역할을 할 수 있다. 제1 하부 차광 패턴(111)은 상부의 제1 트랜지스터(TR1)의 반도체 패턴(131)을 커버하도록 배치될 수 있다. 제1 하부 차광 패턴(111)은 평면상 제1 트랜지스터(TR1)의 반도체 패턴(131)보다 크며, 제1 트랜지스터(TR1)의 반도체 패턴(131)의 전 영역은 제1 하부 차광 패턴(111)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 하부 차광 패턴(111)은 적어도 제1 트랜지스터(TR1)의 반도체 패턴(131)의 채널 영역(131c)을 커버하도록 배치될 수 있으며, 적어도 제1 트랜지스터(TR1)의 반도체 패턴(131)의 채널 영역(131c)과 중첩할 수도 있다. 아울러, 제1 하부 차광 패턴(111)은 제1 트랜지스터(TR1)의 반도체 패턴(131)보다 작을 수도 있다.
제1 하부 차광 패턴(111)은 제1 전원 라인(112)과 데이터 라인(114) 사이에 배치되며, 섬 형상으로 형성될 수 있다. 즉, 제2 하부 차광 패턴(112), 제1 전원 라인(112), 유지 커패시터(Cst)의 제1 전극(114) 및 데이터 라인(114)과 이격되어 배치될 수 있다.
제1 전원 라인(112)은 평면상 일 화소(PX)의 우측에 배치될 수 있다. 제1 전원 라인(112)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(112)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
유지 커패시터(Cst)의 제1 전극(113)은 제1 전원 라인(112)의 일 측으로부터 제1 방향(DR1)으로 돌출되어 형성될 수 있다. 즉, 유지 커패시터(Cst)의 제1 전극(113)은 제1 전원 라인(112)로부터 분지되어, 제1 방향(DR1)으로 연장될 수 있다. 유지 커패시터(Cst)의 제1 전극(113)은 회로 영역(CA)의 중앙 부근에 배치될 수 있다. 유지 커패시터(Cst)의 제1 전극(113)은 제1 하부 차광 패턴(111)과 제2 하부 차광 패턴(115) 사이에 배치될 수 있다. 다만, 유지 커패시터(Cst)의 제1 전극(113)의 배치 위치는 이에 제한되지 않는다.
데이터 배선(114)은 평면상 일 화소(PX)의 좌측에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 데이터 배선(114)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 데이터 배선(114)은 제1 전원 라인(112)의 좌측에 위치하면서, 제1 전원 라인(112)과 이격되어 배치될 수 있다.
제2 하부 차광 패턴(115)은 표시 패널(10)의 하부 방향에서 입사되는 광이 상부에 위치한 제2 트랜지스터(TR2)의 반도체 패턴(132) 특히, 상기 반도체 패턴(132)의 채널 영역(미도시)으로 진입하는 것을 방지하는 역할을 할 수 있다. 제2 하부 차광 패턴(115)은 상부의 제2 트랜지스터(TR2)의 반도체 패턴(132)을 커버하도록 배치될 수 있다. 제2 하부 차광 패턴(115)은 평면상 제2 트랜지스터(TR2)의 반도체 패턴(132)보다 크며, 제2 트랜지스터(TR2)의 반도체 패턴(132)의 전 영역은 제2 하부 차광 패턴(115)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 하부 차광 패턴(115)은 적어도 제2 트랜지스터(TR2)의 반도체 패턴(132)의 채널 영역(미도시)을 커버하도록 배치될 수 있으며, 적어도 제2 트랜지스터(TR2)의 반도체 패턴(132)의 채널 영역(미도시)과 중첩할 수 있다. 아울러, 제2 하부 차광 패턴(115)은 제2 트랜지스터(TR2)의 반도체 패턴(132)보다 작을 수도 있다.
제2 하부 차광 패턴(115)은 데이터 라인(114)의 일 측으로부터 제1 방향(DR1)으로 돌출되어 형성될 수 있다. 즉, 제2 하부 차광 패턴(112)은 데이터 라인(114)로부터 분지되어, 제1 방향(DR1)으로 연장될 수 있다.
제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다.
버퍼층(120)은 제1 도전층(110) 상에 배치된다. 버퍼층(120)은 제1 도전층(110)과 반도체층(130) 사이를 절연하는 층간 절연막의 역할을 수행할 수 있다. 버퍼층(120)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 버퍼층(120)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(130)은 버퍼층(120) 상에 배치될 수 있다. 반도체층(130)은 제1 트랜지스터(TR1)의 반도체 패턴(131), 제2 트랜지스터(TR2)의 반도체 패턴(132), 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)을 포함할 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)은 제1 트랜지스터(TR1)의 활성층이고, 제2 트랜지스터(TR2)의 반도체 패턴(132)은 제2 트랜지스터(TR2)의 활성층일 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)은 각 화소(PX) 별로 배치될 수 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)은 제1 방향(DR1)으로 연장되며, 서로 이격되어 배치될 수 있다. 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)은 섬(Island) 형상으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 트랜지스터(TR1)의 반도체 패턴(131) 및/또는 제2 트랜지스터(TR2)의 반도체 패턴(132)은 제2 방향(DR2)으로 연장될 수도 있다.
제1 트랜지스터(TR1)의 반도체 패턴(131)은 상부의 제1 트랜지스터(TR1)의 게이트 전극(141)과 두께 방향으로 중첩 배치된 제1 트랜지스터(TR1)의 채널 영역(131c), 상기 채널 영역(131c)의 일측 및 타측에 각각 위치한 제1 트랜지스터(TR1)의 제1 소스/드레인 영역(131a)과 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(131b)을 포함할 수 있다. 제1 트랜지스터(TR1)의 제1 및 제2 소스/드레인 영역(131a, 131b)은 도체화된 영역으로, 제1 트랜지스터(TR1)의 채널 영역(131c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
제1 반도체 더미 패턴(SD1)은 제1 전원 라인(112)과 스캔 라인(144)이 교차하여 서로 중첩하는 영역(중첩 영역(OA))에 배치될 수 있다. 제2 반도체 더미 패턴(SD2)은 데이터 라인(114)과 스캔 라인(144)이 교차하여 서로 중첩하는 영역(중첩 영역(OA))에 배치될 수 있다. 이하에서, 일부 내용에 대해 제1 반도체 더미 패턴(SD1), 제1 전원 라인(112) 및 스캔 라인(144)을 기준으로 설명하나, 상기 설명은 제2 반도체 더미 패턴(SD2), 데이터 라인(114) 및 스캔 라인(144)에 대해서도 적용된다.
제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)은 섬(Island) 형상으로 형성될 수 있다. 즉, 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2) 각각은 상호 분리되어 형성되며, 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)과 분리되어 형성될 수 있다.
제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)은 신호 라인(예를 들어, 제1 전원 라인(112), 데이터 라인(114) 및 스캔 라인(144) 등) 또는 전극 등으로부터 절연된 더미 반도체 패턴일 수 있다. 즉, 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)에는 별도의 전압이 인가되지 않을 수 있다.
중첩 영역(OA)은 제2 방향(DR2)으로 연장되는 제1 전원 배선(112)과 제1 방향(DR1)으로 연장되는 스캔 라인(144)이 중첩하는 영역을 지칭한다. 중첩 영역(OA)에서 서로 다른 방향으로 연장되는 제1 전원 배선(112)과 스캔 라인(144)은 상호 교차할 수 있다. 다만, 이에 제한되는 것은 아니며, 중첩 영역(OA)에서 제1 전원 배선(112)과 스캔 라인(144)은 서로 두께 방향(제3 방향(DR3))으로 중첩하되, 서로 교차하지 않거나 같은 방향으로 연장될 수도 있다.
도 5에서 중첩 영역(OA)은 제1 전원 배선(112)과 스캔 라인(144)이 실제로 중첩하는 영역보다 내측에 형성되는 것처럼 도시하였으나, 이는 설명의 편의를 위한 것이며, 중첩 영역(OA)은 제1 전원 배선(112)과 스캔 라인(144)이 서로 두께 방향(제3 방향(DR3))으로 중첩하는 영역이다. 또한, 도면으로 도시하진 않았으나, 중첩 영역(OA)은 제1 전원 배선(112)과 스캔 라인(144)이 두께 방향(제3 방향(DR3))으로 중첩하는 영역 뿐만 아니라, 데이터 라인(114)과 스캔 라인(144)이 두께 방향(제3 방향(DR3))으로 중첩하는 영역을 지칭할 수 있다.
제1 반도체 더미 패턴(SD1)이 중첩 영역(OA)에 배치됨에 따라, 상기 영역에서 발생할 수 있는 기생 커패시터(Parasitic Capacitor)의 커패시턴스(Capacitance)를 감소시킬 수 있다. 상기 기생 커패시터는 제1 전극으로서 제1 전원 라인(112)를 포함하고, 제2 전극으로서 스캔 라인(144)을 포함하며, 유전체로서 제1 전원 라인(112)과 스캔 라인(144) 사이의 버퍼층(120), 제1 반도체 더미 패턴(SD1) 및 제2 게이트 절연막 패턴(GI2)을 포함할 수 있다. 제1 반도체 더미 패턴(SD1)을 중첩 영역(OA)에 배치함에 따라, 제1 전원 라인(112)과 스캔 라인(144) 사이의 두께 방향(제3 방향(DR3))으로의 거리(d2)를 증가시킬 수 있다.
제1 전원 라인(112)과 스캔 라인(144) 사이에 기생 커패시터가 형성되는 경우, 상기 기생 커패시터의 유전체와 유지 커패시터(Cst)의 유전체는 같은 구성을 공유하되, 상기 기생 커패시터의 유전체(또는, 유전층)는 유지 커패시터(Cst)의 유전체(또는, 유전층)보다 많은 층을 포함할 수 있다. 이에 제한되는 것은 아니지만, 예를 들어, 유지 커패시터(Cst)의 유전체는 버퍼층(120)을 포함하지만, 중첩 영역(OA)에서 제1 전원 라인(112)과 스캔 라인(144) 사이에서 기생 커패시터가 형성되는 경우, 상기 기생 커패시터의 유전체는 버퍼층(120) 뿐만 아니라 제1 반도체 더미 패턴(SD1) 및 제2 게이트 절연막 패턴(GI2)을 더 포함할 수 있다. 즉, 중첩 영역(OA)에서 기생 커패시터가 형성되는 경우, 유지 커패시터(Cst)의 유전체와 기생 커패시터의 유전체는 버퍼층(120)을 공유하되, 기생 커패시터의 유전체는 제1 반도체 더미 패턴(SD1) 및 제2 게이트 절연막 패턴(GI2)을 더 포함할 수 있다.
이 경우, 중첩 영역(OA)에 제1 반도체 더미 패턴(SD1) 및/또는 제2 게이트 절연막 패턴(GI2)을 배치함으로써, 기생 커패시터의 커패시턴스와 유지 커패시터(Cst)의 커패시턴스를 각각 독립적으로 조절할 수 있다. 즉, 중첩 영역(OA)에 제1 반도체 더미 패턴(SD1) 및/또는 제2 게이트 절연막 패턴(GI2)을 더 배치함으로써, 기생 커패시터의 상기 유전체의 유전률(ε) 및 상기 도체 사이의 거리(d, 또는 유전체의 두께)를 유지 커패시터(Cst)와 독립적으로 조절할 수 있다.
유지 커패시터(Cst)의 유전체의 두께는 버퍼층의 두께(d1, 제3 방향(DR3)의 길이)와 실질적으로 동일하고, 기생 커패시터의 유전체의 두께는 상기 영역에서 제1 전원 라인(112)과 스캔 라인(144) 사이의 거리(d2, 제3 방향(DR3)의 길이)와 실질적으로 동일할 수 있다. 따라서, 중첩 영역(OA)에 제1 반도체 더미 패턴(SD1) 및/또는 제2 게이트 절연막 패턴(GI2)을 배치함으로써, 기생 커패시터의 유전체의 두께(d2)는 유지 커패시터(Cst)의 유전체의 두께(d1)보다 클 수 있다.
또한, 중첩 영역(OA)에 제1 반도체 더미 패턴(SD1) 및/또는 제2 게이트 절연막 패턴(GI2)을 배치함으로써, 기생 커패시터의 유전체의 유전율은 유지 커패시터(Cst)의 유전체의 유전율보다 작을 수 있다.
커패시터의 커패시턴스(C, 또는, 정전 용량)은 다음의 수학식 1과 같이, 도체 사이의 거리(d, 또는 유전체의 두께)에 반비례하며, 유전체의 유전율(ε) 및 도체 사이의 중첩하는 면적(S)에 비례할 수 있다.
Figure pat00001
따라서, 중첩 영역(OA))에서, 두께 방향(제3 방향(DR3))을 기준으로 제1 전원 라인(112)과 스캔 라인(144)의 사이에 제1 반도체 더미 패턴(SD1) 및/또는 제2 게이트 절연막 패턴(GI2)을 더 배치함으로써, 기생 커패시터의 유전체의 두께를 증가시키거나, 및/또는 기생 커패시터의 유전체의 유전율을 감소시킬 수 있고, 기생 커패시터의 커패시턴스를 감소시킬 수 있다.
중첩 영역(OA)에만 제1 반도체 더미 패턴(SD1) 및 제2 게이트 절연막 패턴(GI2)을 더 배치하므로, 유지 커패시터(Cst)의 제1 전극(113)과 제2 전극(143) 사이의 거리(d1, 또는 유지 커패시터(Cst)의 유전체의 두께), 및 유전체의 유전율은 유지될 수 있다. 이에 따라, 유지 커패시터(Cst)의 커패시턴스는 감소하지 않고 충분한 수준으로 유지하되, 기생 커패시터의 커패시턴스는 감소할 수 있다.
제1 반도체 더미 패턴(SD1)은 중첩 영역(OA)의 적어도 일부 영역을 커버할 수 있다. 이에 제한되는 것은 아니지만, 일 실시예에 따른 제1 반도체 더미 패턴(SD1)은 제1 전원 배선(112)과 스캔 라인(144)이 중첩하는 중첩 영역(OA)을 모두 커버할 수 있다. 다시 말해서, 제1 반도체 더미 패턴(SD1)은 중첩 영역(OA)의 전 영역에 걸쳐 배치될 수 있다. 중첩 영역(OA)의 전 영역은 제1 반도체 더미 패턴(SD1)과 두께 방향(제3 방향(DR3))으로 중첩하되, 제1 반도체 더미 패턴(SD1)은 일부 영역만이 중첩 영역(OA)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다.
제1 반도체 더미 패턴(SD1)은 중첩 영역(OA)의 형상으로부터 확장된 형상으로 형성될 수 있다. 다시 말해서, 평면상, 제1 반도체 더미 패턴(SD1)은 중첩 영역(OA)보다 큰 크기 및 면적을 가질 수 있다. 또한, 제1 반도체 더미 패턴(SD1)은 중첩 영역(OA)의 전 영역을 커버하면서, 일부 영역이 중첩 영역(OA) 외측으로 돌출될 수 있다. 제1 반도체 더미 패턴(SD1)은 중첩 영역(OA)의 전 영역과 두께 방향(제3 방향(DR3))으로 중첩하면서, 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 확장되어 중첩 영역(OA)으로부터 돌출될 수 있다. 제1 반도체 더미 패턴(SD1)의 제1 방향(DR1) 길이는 제1 전원 라인(112)의 제1 방향(DR1) 폭보다 크거나 같을 수 있다. 제1 반도체 더미 패턴(SD1)의 제2 방향(DR2) 길이는 스캔 라인(144)의 제2 방향(DR2) 폭보다 크거나 같을 수 있다.
제1 반도체 더미 패턴(SD1)의 평면상 형상은 중첩 영역(OA)의 평면상 형상에 상응하는 형상으로 형성될 수 있다. 중첩 영역(OA)은 평면도상 직사각형 형상으로 배치되고, 제1 반도체 더미 패턴(SD1)은 평면도상 직사각형 형상으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 중첩 영역(OA)은 평면도상 직사각형 형상으로 형성되더라도, 제1 반도체 더미 패턴(SD1)은 상기 중첩 영역(OA)의 전 영역을 커버하면서, 삼각형, 오각형 등의 다각형 형상이나, 원형 또는 타원형 등의 형상으로 형성될 수도 있다.
아울러, 후술하겠으나, 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)은 반도체층(130)을 형성하는 공정에서 함께 형성될 수 있다. 따라서, 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)을 형성하기 위한 공정이 추가되지 않는다.
반도체층(130)은 산화물 반도체를 포함하여 이루어질 수 있다. 상기 산화물 반도체는 예를 들어 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(130)은 IGZO(Indium tin zinc oxide)를 포함하여 이루어질 수 있다. 다만, 이에 제한되는 것은 아니고, 반도체층(130)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘(amorphous silicon) 등으로 이루어질 수도 있다.
게이트 절연막(GI)은 반도체층(130) 상에 배치된다. 게이트 절연막(GI)은 제1 게이트 절연막 패턴(GI1) 및 제2 게이트 절연막 패턴(GI2)을 포함할 수 있다. 제1 게이트 절연막 패턴(GI1)은 반도체층(130)의 채널 영역(131c, 미도시)을 덮고, 제1 및 제2 소스/드레인 영역(131a, 131b, 132a, 132b) 및 반도체층(130)의 측면을 노출할 수 있다. 제1 게이트 절연막 패턴(GI1)은 일부 영역에서 제1 트랜지스터(TR1)의 게이트 절연막의 역할을 수행할 수 있다. 제2 게이트 절연막 패턴(GI2)은 중첩 영역(OA)에서 기생 커패시터의 유전체 역할을 수행할 수 있다. 아울러, 도시하진 않았으나, 제3 게이트 절연막 패턴(미도시)은 트랜지스터(TR2)의 게이트 절연막의 역할을 수행할 수 있다.
제1 게이트 절연막 패턴(GI1)은 상부의 제1 트랜지스터(TR1)의 게이트 전극(141)과 중첩할 수 있다. 제2 게이트 절연막 패턴(GI2)은 상부의 스캔 라인(144)과 중첩하며, 하부의 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)과 중첩할 수 있다. 유지 커패시터(Cst)의 제1 전극(113)과 제2 전극(143) 사이에는 게이트 절연막(GI)이 배치되지 않을 수 있다. 이에 따라, 유지 커패시터(Cst)의 제1 전극(113)과 제2 전극(143) 사이의 거리(d1)가 감소할 수 있고, 유지 커패시터(Cst)의 커패시턴스가 증가할 수 있다.
제2 게이트 절연막 패턴(GI2)을 중첩 영역(OA)에 배치함으로써, 중첩 영역(OA)에서 제1 전원 라인(112)과 스캔 라인(144) 사이에 기생 커패시터가 형성되는 경우, 상기 기생 커패시터의 커패시턴스를 감소시킬 수 있다. 중첩 영역(OA)에만 게이트 절연막(GI, 또는, 제2 게이트 절연막 패턴(GI2))을 더 배치하므로, 유지 커패시터(Cst)의 제1 전극(113)과 제2 전극(143) 사이의 거리(d1, 또는 유지 커패시터(Cst)의 유전체의 두께)는 유지될 수 있어, 유지 커패시터(Cst)의 커패시턴스는 감소하지 않을 수 있다. 즉, 중첩 영역(OA)에 제1 전원 라인(112)과 스캔 라인(144) 사이에 제2 게이트 절연막 패턴(GI2)을 더 배치함으로써, 유지 커패시터(Cst)의 커패시턴스는 유지하되, 기생 커패시터의 커패시턴스를 감소시킬 수 있다.
제2 게이트 절연막 패턴(GI2)은 게이트 절연막(GI)을 형성하는 공정에서 함께 형성될 수 있다. 따라서, 제2 게이트 절연막 패턴(GI2)을 형성하기 위한 공정이 추가되지 않는다.
게이트 절연막(GI)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 도전층(140)은 게이트 절연막(GI) 상에 배치된다. 제2 도전층(140)은 제1 트랜지스터(TR1)의 게이트 전극(141), 제2 트랜지스터(TR2)의 게이트 전극(142), 유지 커패시터(Cst)의 제2 전극(143, 또는 상부 전극) 및 스캔 라인(도 3의 'SL', 이하 144)스캔 라인을 포함할 수 있다.
제1 트랜지스터(TR1)의 게이트 전극(141)은 이에 제한되는 것은 아니지만, 유지 커패시터(Cst)의 제2 전극(143)의 일 측으로부터 제2 방향(DR2)으로 돌출되어 형성될 수 있다. 제1 트랜지스터(TR1)의 게이트 전극(141)은 유지 커패시터(Cst)의 제2 전극(143)으로부터 제2 방향(DR2)으로 분지되어 제1 트랜지스터(TR1)의 반도체 패턴(131)의 채널 영역(131c)과 중첩되도록 배치될 수 있다. 제2 트랜지스터(TR2)의 게이트 전극(142)은 스캔 라인(144)의 일 측으로부터 돌출되어 형성될 수 있다. 제2 트랜지스터(TR2)의 게이트 전극(142)은 스캔 라인(144)으로부터 제2 방향(DR2)으로 분지되어 제2 트랜지스터(TR2)의 반도체 패턴(132)의 채널 영역(미도시)과 중첩되도록 배치될 수 있다.
유지 커패시터(Cst)의 제2 전극(143)은 회로 영역(CA)의 중심부에 배치되며, 평면상 제1 하부 차광 패턴(111)과 제2 하부 차광 패턴(115) 사이에 위치하고 일부 연장되어, 제1 트랜지스터(TR1)의 게이트 전극(141)과 연결될 수 있다.
유지 커패시터(Cst)의 제2 전극(143)은 유지 커패시터(Cst)의 제1 전극(114)의 적어도 일부와 중첩되도록 유지 커패시터(Cst)의 제1 전극(114) 상에 배치될 수 있다. 유지 커패시터(Cst)의 제2 전극(143)의 형상은 유지 커패시터(Cst)의 제1 전극(114)의 형상과 대체로 유사할 수 있다. 유지 커패시터(Cst)의 제2 전극(143)은 유지 커패시터(Cst)의 제1 전극(114)의 면적보다 작게 형성되어 유지 커패시터(Cst)의 제1 전극(114)의 일부를 노출할 수 있다.
유지 커패시터(Cst)의 제2 전극(143)은 버퍼층(120)의 제2 버퍼 패턴(122), 및 게이트 절연막(GI)의 제3 게이트 절연막 영역(GI3)을 사이에 두고 유지 커패시터(Cst)의 제1 전극(114)과 중첩하도록 배치되어 유지 커패시터(Cst)를 형성할 수 있다. 유지 커패시터(Cst)의 제1 전극(114)과 유지 커패시터(Cst)의 제2 전극(143) 사이에 개재된 버퍼층(120)은 유지 커패시터(Cst)의 유전체가 될 수 있다.
이에 제한되는 것은 아니지만, 유지 커패시터(Cst)의 제2 전극(143) 및 제1 트랜지스터(TR1)의 게이트 전극(141)은 하나의 제2 도전층 패턴으로 일체화되어 형성될 수 있다.
스캔 라인(144)은 평면상 일 화소(PX)의 하측(또는 회로 영역(CA)의 하측)에 배치될 수 있다. 스캔 라인(144)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(144)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 스캔 라인(144)은 제1 전원 라인(112) 및 데이터 배선(114)과 다른 층에 배치되며, 제1 전원 라인(112) 및 데이터 배선(114)의 상부에 배치될 수 있다. 스캔 라인(144)은 제1 방향(DR1)으로 연장되면서, 제2 방향(DR2)으로 연장되는 제1 전원 라인(112) 및 데이터 배선(114)과 교차할 수 있다.
제2 도전층(140)은 저저항 물질로 이루어질 수 있다. 제2 도전층(140)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 도전층(140) 상에는 패시베이션층(PVX)이 배치된다. 패시베이션층(PVX)은 제2 도전층(140)을 덮어 보호하는 역할을 한다. 패시베이션층(PVX)은 제2 도전층(140)의 상면 및 측면을 덮을 뿐만 아니라, 게이트 절연막(GI)의 상면 및/또는 측면을 덮을 수 있다.
패시베이션층(PVX)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 도시하진 않았으나, 패시베이션층(PVX)은 표시 영역(DA)에 형성되며, 비표시 영역(NDA)에는 적어도 부분적으로 미형성될 수 있다.
패시베이션층(PVX) 상에는 비아층(VIA, 또는 평탄화막)이 배치된다. 비아층(VIA)은 패시베이션층(PVX) 상부에 배치되어 패시베이션층(PVX)의 상면을 완전히 덮을 수 있다. 비아층(VIA)이 유기막으로 이루어지는 경우, 하부의 단차에도 불구하고 그 상면은 평탄할 수 있다.
비아층(VIA)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(VIA)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다.
제3 도전층(150)은 비아층(VIA) 상에 배치된다. 제3 도전층은 제1 도전 패턴(151), 제2 도전 패턴(152), 제3 도전 패턴(153) 및 제4 도전 패턴(154)을 포함할 수 있다. 각 도전 패턴(151, 152, 153, 154)은 상호 물리적으로 이격되어 배치될 수 있다. 각 도전 패턴(151, 152, 153, 154)은 물리적으로 이격되어 배치된 부위를 전기적으로 연결할 수 있다.
제1 도전 패턴(151)은 발광 소자(도 3의 'OLED')의 애노드 전극을 포함할 수 있다. 제1 도전 패턴(151)은 각 화소마다 분리되어 배치될 수 있다. 제1 도전 패턴(151)의 적어도 일부는 제1 하부 차광 패턴(111)과 중첩하면서, 제1 트랜지스터(TR1)의 반도체 패턴(131)과 중첩할 수 있다.
제1 도전 패턴(151)은 상기 중첩 영역에서 비아층(VIA), 패시베이션층(PVX) 및 버퍼층(120)을 관통하며, 제1 하부 차광 패턴(111)의 일부를 노출하는 컨택홀(CNT1)을 통해 제1 하부 차광 패턴(111)과 컨택할 수 있다. 또한, 제1 도전 패턴(151)은 상기 중첩 영역에서 비아층(VIA) 및 패시베이션층(PVX)을 관통하며, 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(131b)의 일부를 노출하는 컨택홀(CNT2)을 통해 제1 트랜지스터(TR1)의 제2 소스/드레인 영역(131b)과 컨택할 수 있다. 따라서, 제1 도전 패턴(151)은 그 자체로 제1 트랜지스터(TR1)의 제2 소스/드레인 전극이 되거나, 제1 도전 패턴(151)의 적어도 일부는 제1 트랜지스터(TR1)의 제2 소스/드레인 전극이 될 수 있다. 아울러, 제1 트랜지스터의 제2 소스/드레인 영역(131b)과 제1 하부 차광 패턴(111)은 제1 도전 패턴(151)에 의해 상호 전기적으로 연결될 수 있다.
제2 도전 패턴(152)은 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제1 전원 라인(112)과 중첩할 수 있다. 제2 도전 패턴(152)은 상기 중첩 영역에서 비아층(VIA) 및 패시베이션층(PVX)을 관통하며, 제1 트랜지스터(TR1)의 제1 소스/드레인 영역(131a)의 일부를 노출하는 컨택홀(CNT3)을 통해 제1 트랜지스터(TR1)의 제1 소스/드레인 영역(131a)과 컨택할 수 있다. 따라서, 제2 도전 패턴(152)은 그 자체로 제1 트랜지스터(TR1)의 제1 소스/드레인 전극이 되거나, 제2 도전 패턴(152)의 적어도 일부는 제1 트랜지스터(TR1)의 제1 소스/드레인 전극이 될 수 있다. 또한, 제2 도전 패턴(152)은 상기 중첩 영역에서 비아층(VIA), 패시베이션층(PVX) 및 버퍼층(120)을 관통하며, 제1 전원 라인(112)의 일부를 노출하는 컨택홀(CNT4)을 통해 제1 전원 라인(112)과 컨택할 수 있다. 따라서, 제1 트랜지스터(TR1)의 제1 소스/드레인 영역(131a)과 제1 전원 라인(112)은 제2 도전 패턴(152)에 의해 상호 전기적으로 연결될 수 있다.
제3 도전 패턴(153)은 유지 커패시터(Cst)의 제1 전극(113), 유지 커패시터(Cst)의 제2 전극(143), 제2 트랜지스터(TR2)의 반도체 패턴(132) 및 제2 하부 차광 패턴(115)과 중첩할 수 있다. 제3 도전 패턴(153)은 상기 중첩 영역에서 컨택홀(CNT5)을 통해 유지 커패시터(Cst)의 제2 전극(143)과 컨택할 수 있다. 또한, 제3 도전 패턴(153)은 상기 중첩 영역에서 컨택홀(CNT6)을 통해 제2 트랜지스터(TR2)의 제2 소스/드레인 영역(132b)과 컨택할 수 있다. 따라서, 제3 도전 패턴(153)은 그 자체로 제2 트랜지스터(TR2)의 제2 소스/드레인 전극이 되거나, 제3 도전 패턴(153)의 적어도 일부는 제2 트랜지스터(TR1)의 제2 소스/드레인 전극이 될 수 있다. 아울러, 유지 커패시터(Cst)의 제2 전극(143)과 제2 트랜지스터(TR2)의 제2 소스/드레인 영역(미도시)은 제3 도전 패턴(153)에 의해 상호 전기적으로 연결될 수 있다.
제4 도전 패턴(154)은 제2 하부 차광 패턴(115) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)과 중첩할 수 있다. 제4 도전 패턴(154)은 상기 중첩 영역에서 컨택홀(CNT7)을 통해 제2 트랜지스터(TR2)의 제1 소스/드레인 영역(131b)과 컨택할 수 있다. 따라서, 제4 도전 패턴(154)은 그 자체로 제2 트랜지스터(TR2)의 제1 소스/드레인 전극이 되거나, 제4 도전 패턴(154)의 적어도 일부는 제2 트랜지스터(TR2)의 제1 소스/드레인 전극이 될 수 있다. 또한, 제4 도전 패턴(154)은 상기 중첩 영역에서 컨택홀(CNT8)을 통해 제2 하부 차광 패턴(115)과 컨택할 수 있다. 따라서, 제2 트랜지스터(TR2)의 제1 소스/드레인 영역(131b)과 제2 하부 차광 패턴(115)은 제4 도전 패턴(154)에 의해 상호 전기적으로 연결될 수 있다.
제3 도전층(150)은 이에 제한되는 것은 아니지만, 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 제3 도전층(150)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 제3 도전층(150) 상에 배치될 수 있다. 화소 정의막(PDL)은 제3 도전층(150)의 제1 도전 패턴(151)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 제1 도전 패턴(151) 상에는 발광층(EL), 캐소드 전극(CAT) 및 박막 봉지층(160)이 더 배치될 수 있다.
발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
캐소드 전극(CAT)은 발광층(EL) 상에 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(151), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자(OLED)를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
박막 봉지층(160)은 캐소드 전극(CAT) 상에 배치된다. 박막 봉지층(160)은 제1 무기막(161), 제1 유기막(162) 및 제2 무기막(163)을 포함할 수 있다. 도시하진 않았으나, 박막 봉지층(160)의 단부에서 제1 무기막(161)과 제2 무기막(163)은 서로 접할 수 있다. 제1 유기막(162)은 제1 무기막(161)과 제2 무기막(163)에 의해 밀봉될 수 있다.
제1 무기막(161) 및 제2 무기막(163)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기막(162)은 유기 절연 물질을 포함할 수 있다.
이하, 일 실시예에 따른 표시 장치(1)의 제조 방법에 대해 설명한다.
도 7은 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다. 도 8 내지 도 19는 도 6에 도시된 표시 장치의 일 화소의 제조 방법의 공정 단계별 단면도들이다.
우선, 도 7 및 8을 참조하면, 먼저 베이스 기판(101)의 전면에 배리어층(102)을 형성하고, 배리어층(102) 상에 제1 도전층(110)을 패터닝 한다(S01).
구체적으로 설명하면, 배리어층(102)의 전면에 제1 도전층용 물질(미도시)을 도포하고, 포토리소그래피 공정을 통해 패터닝 하여 도 6에 도시된 바와 같은 제1 도전층(110)을 형성할 수 있다. 배리어층(102)이 생략되는 경우 제1 도전층용 물질(미도시)는 베이스 기판(101) 상에 도포될 수 있다.
이어, 도 9 내지 도 12를 참조하면, 제1 도전층(110)을 덮으면서, 배리어층(102)의 전면에 버퍼층(120)을 형성하고, 버퍼층(120) 상에 반도체층(130) 및 게이트 절연막(GI)을 패터닝한다(S02).
구체적으로 설명하면, 패턴화된 반도체층(130) 및 게이트 절연막(GI)은 하나의 마스크 공정으로 형성될 수 있다. 버퍼층(120)의 전면에 반도체층용 물질(130a)을 순차적으로 증착하고, 전면 증착된 반도체층용 물질(130a)의 전면에 및 게이트 절연막용 물질(GIa)을 순차 증착한다. 이어, 게이트 절연막용 물질(GIa) 상에 포토레지스트층(PR)을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 반도체층용 물질(130a) 및 게이트 절연막용 물질(GIa)을 순차 식각한다. 이에 따라, 제1 게이트 절연막 패턴(GI1) 및 제2 게이트 절연막 패턴(GI2)을 포함하는 게이트 절연막(GI)이 패터닝 된다. 아울러, 제1 트랜지스터(TR1)의 반도체 패턴(131), 제2 트랜지스터(TR2)의 반도체 패턴(132), 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)을 포함하는 반도체층(130)이 패터닝 된다. 이후, 포토레지스트층(PR)을 스트립 또는 애슁 공정을 통해 제거한다.
중첩 영역(도 5 및 도 6의 'OA')에 배치되는 반도체층(130)의 제1 반도체 더미 패턴(SD1) 및 제2 반도체 더미 패턴(SD2)은 반도체층(130)을 패터닝하는 공정에서 제1 트랜지스터(TR1)의 반도체 패턴(131) 및 제2 트랜지스터(TR2)의 반도체 패턴(132)과 함께 형성될 수 있다. 또한, 중첩 영역(도 5 및 도 6의 'OA')에 배치되는 게이트 절연막(GI)의 제2 게이트 절연막 패턴(GI2)은 게이트 절연막(GI)을 패터닝하는 공정에서 제1 게이트 절연막 패턴(GI1)과 함께 형성될 수 있다. 따라서, 중첩 영역(도 5 및 도 6의 'OA')에 배치되는 제1 반도체 더미 패턴(SD1), 제2 반도체 더미 패턴(SD2) 및 제2 게이트 절연막 패턴(GI2)을 형성하기 위한 별도의 마스크가 추가되지 않을 수 있다. 즉, 제1 반도체 더미 패턴(SD1), 제2 반도체 더미 패턴(SD2) 및 제2 게이트 절연막 패턴(GI2)을 더 형성하더라도, 추가적인 공정이 불필요하다.
이어, 도 13 내지 도 16을 참조하면, 게이트 절연막(GI) 상에 제2 도전층(140)을 형성한다(S03).
상세히 설명하면, 제2 도전층(140)은 마스크 공정에 의해 형성될 수 있다. 반도체층(130) 및 게이트 절연막(GI)이 형성된 버퍼층(120)의 전면에 제2 도전층용 물질(140a)을 증착한다. 이어, 제2 도전층용 물질(140a) 상에 포토레지스트층(PR)을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제2 도전층용 물질(140a) 및 게이트 절연막(GI)을 순차 식각한다. 도면상 제2 도전층용 물질(140a)을 식각하는 과정에서, 게이트 절연막(GI)의 일부가 식각되어, 제2 도전층(140)의 측면 중 일부와 게이트 절연막(GI)의 측면 중 일부가 정렬되는 것으로 도시하였으나, 이에 제한되는 것은 아니다.
이에 따라, 제1 트랜지스터(TR1)의 게이트 전극(141), 제2 트랜지스터(TR2)의 게이트 전극(도 4의 '142' 참조), 유지 커패시터(Cst)의 제2 전극(143) 및 스캔 라인(144)을 포함하는 제2 도전층(140)이 패터닝 된다. 또한, 제1 게이트 절연막 패턴(GI1), 제2 게이트 절연막 패턴(GI2) 및 제3 게이트 절연막 영역(GI3)을 포함하는 게이트 절연막(GI)이 패터닝 된다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거한다.
이에 제한되는 것은 아니지만, 상기 공정을 통해 제1 트랜지스터(TR1)의 제1 및 제2 소스/드레인 영역(131a, 131b), 및 채널 영역(131c)이 형성될 수 있다. 아울러, 도시하진 않았으나, 상기 공정을 통해 제2 트랜지스터(TR2)의 제1 및 제2 소스/드레인 영역(미도시), 및 채널 영역(미도시)이 형성될 수 있다.
이상에서는 포토레지스트 패턴을 게이트 절연막(GI) 패터닝까지 식각 마스크로 이용하는 경우를 예시하였지만, 패터닝된 상위 층이 하위 층을 식각하기 위한 하드 마스크로 사용될 수도 있다. 이 경우, 포토레지스트 패턴은 하드 마스크와 함께 식각 마스크로 사용될 수 있다. 다른 예로, 하드 마스크를 형성한 후 포토레지스트 패턴을 제거하고 상기 하드 마스크를 식각 마스크로 이용하여 하위 층을 식각할 수도 있다.
이어, 도 17을 참조하면, 제2 도전층(140) 상에 패시베이션층(PVX) 및 비아층(VIA)을 형성하고, 컨택홀(도 4의 'CNT1 내지 CNT8' 참조)을 형성(S04)한다. 도면상 제1 내지 제4 컨택홀(CNT1 내지 CNT4)만을 도시하였으나, 상기 공정(S04)에서 제5 내지 제8 컨택홀(도 4의 'CNT5 내지 CNT8' 참조)도 함께 형성될 수 있다.
상세히 설명하면, 제2 도전층(140), 게이트 절연막(GI) 및 반도체층(130)을 덮으며, 버퍼층(120) 상에 패시베이션층(PVX)을 증착한다. 패시베이션층(PVX)을 증착한 후, 패시베이션층(PVX) 상에 비아층용 물질층을 도포하여 비아층(VIA)을 형성한다. 이후, 비아층(VIA), 패시베이션층(PVX) 및/또는 버퍼층(120)을 식각함으로써, 비아층(VIA), 패시베이션층(PVX) 및/또는 버퍼층(120)을 관통하여, 제1 도전층(110), 반도체층(130) 및 제2 도전층(120) 중 어느 하나를 노출하는 제1 내지 제8 컨택홀(CNT1 내지 CNT8)을 형성할 수 있다.
이어, 도 18을 참조하면, 비아층(VIA) 상에 제3 도전층(150)을 형성(S05)한다. 도면상 제1 도전 패턴(151) 및 제2 도전 패턴(152)만을 도시하였으나, 상기 공정(S05)에서 제3 도전 패턴(도 4의 '153' 참조) 및 제4 도전 패턴(도 4의 '154' 참조)도 함께 형성될 수 있다.
구체적으로 설명하면, 제3 도전층(150)은 마스크 공정에 의해 형성될 수 있다. 비아층(VIA) 상에 제3 도전층용 물질층(미도시)을 전면 증착한다. 상기 증착 과정에서 제3 도전층용 물질층(미도시)은 컨택홀(CNT1 내지 CNT8) 내부까지 증착될 수 있다. 따라서, 제3 도전층(150)은 제1 도전층(110), 반도체층(130) 및 제2 도전층(120) 중 적어도 어느 하나에 연결될 수 있다. 이어, 제3 도전층용 물질층(미도시) 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제3 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 4 및 도 18에 도시된 바와 같은 패턴화된 제3 도전층(150)을 완성한다.
이어, 도 19를 참조하면, 제3 도전층(150)을 덮으며, 비아층(VIA) 상에 패턴화된 화소 정의막(PDL)을 형성(S06)한다.
상세히 설명하면, 화소 정의막(PDL)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 화소 정의막(PDL)은 화소 정의막용 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.
화소 정의막(PDL)은 화소(PX)의 경계를 따라 형성되며, 제3 도전층(150)에 부분적으로 중첩할 수 있다. 화소 정의막(PDL)은 컨택홀(CNT1 내지 CNT8)과 중첩하도록 형성될 수 있다. 제3 도전층(150)이 컨택홀(CNT1 내지 CNT8)의 내부 공간을 완전히 충진하지 못하고 부분적으로만 충진할 경우, 화소 정의막(PDL)은 컨택홀(CNT1 내지 CNT8)의 내부 공간을 완전히 충진할 수 있다.
화소 정의막(PDL) 상에는 발광층(EL), 캐소드 전극(CAT) 및 박막 봉지층(160)이 더 배치될 수 있으나, 이를 제조하는 방법은 널리 알려진 기술이므로, 상세한 설명은 생략한다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 20은 다른 실시예에 따른 제1 반도체 더미 패턴의 주변 영역을 확대한 도면이다. 도 21은 도 20의 ⅩⅩⅠ-ⅩⅩⅠ' 선을 따라 자른 단면도이다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 제1 반도체 더미 패턴(SD1_1)은 중첩 영역(OA) 내에 배치된다는 점에서 도 5의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 제1 반도체 더미 패턴(SD1_1) 전 영역은 중첩 영역(OA) 내에 배치되되, 중첩 영역(OA)의 전 영역을 커버할 수 있다. 제1 반도체 더미 패턴(SD1_1)은 중첩 영역(OA)과 완전히 중첩할 수 있다. 다시 말해서, 제1 반도체 더미 패턴(SD1_1)의 전 영역은 중첩 영역(OA)과 두께 방향(제3 방향(DR3))으로 중첩하며, 중첩 영역(OA)의 전 영역은 제1 반도체 더미 패턴(SD1_1)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 반도체 더미 패턴(SD1_1)의 제1 방향(DR1) 길이는 제1 전원 라인(112)의 제1 방향(DR1) 폭과 동일하며, 제1 반도체 더미 패턴(SD1_1)의 제2 방향(DR2) 길이는 스캔 라인(144)의 제2 방향(DR2) 폭과 동일할 수 있다. 따라서, 제1 반도체 더미 패턴(SD1_1)의 측면 중 일부는 제1 전원 라인(112)의 측면 일부와 정렬되며, 제1 반도체 더미 패턴(SD1_1)의 측면 중 다른 일부는 스캔 라인(144)의 측면 일부와 정렬될 수 있다.
이 경우에도, 제1 반도체 더미 패턴(SD1_1)을 중첩 영역(OA)에 배치함에 따라, 제1 전원 라인(112)과 스캔 라인(144) 사이의 두께 방향(제3 방향(DR3))으로의 거리를 증가시킬 수 있고, 상기 영역에서 발생할 수 있는 기생 커패시터의 커패시턴스를 감소시킬 수 있다.
도 22는 또 다른 실시예에 따른 제1 반도체 더미 패턴의 주변 영역을 확대한 도면이다. 도 23은 도 22의 ⅩⅩⅢ-ⅩⅩⅢ' 선을 따라 자른 단면도이다.
도 22 및 도 23을 참조하면, 본 실시예에 따른 제1 반도체 더미 패턴(SD1_2)은 중첩 영역(OA)의 일부를 커버한다는 점에서 도 5의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 제1 반도체 더미 패턴(SD1_2)은 중첩 영역(OA)에 배치되되, 중첩 영역(OA)의 일부 영역만을 커버할 수 있다. 제1 반도체 더미 패턴(SD1_2)은 중첩 영역(OA)의 전 영역이 아닌 일부 영역과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 도면상 제1 반도체 더미 패턴(SD1_2)의 제2 방향(DR2) 길이는 스캔 라인(144)의 제2 방향(DR2) 폭보다 작은 것으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 반도체 더미 패턴(SD1_2)의 제1 방향(DR1) 길이는 제1 전원 라인(112)의 제1 방향(DR1) 폭보다 작을 수도 있다.
이에 따라, 스캔 라인(144)은 제1 반도체 더미 패턴(SD1_2)의 측면 및/또는 제2 게이트 절연막 패턴(GI2)의 측면과 직접 맞닿으며, 제1 반도체 더미 패턴(SD1_2)의 측면 및/또는 제2 게이트 절연막 패턴(GI2) 상에 배치될 수 있다.
이 경우, 제1 반도체 더미 패턴(SD1_2)을 중첩 영역(OA)에 배치함에 따라, 제1 반도체 더미 패턴(SD1_2)가 배치된 영역에서 제1 전원 라인(112)과 스캔 라인(144) 사이의 두께 방향(제3 방향(DR3))으로의 거리를 증가시킬 수 있고, 중첩 영역(OA)에서 발생할 수 있는 기생 커패시터의 커패시턴스를 감소시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
110: 제1 도전층
120: 버퍼층
130: 반도체층
GI: 게이트 절연막
140: 제2 도전층
PVX: 패시베이션층
VIA: 비아층
150: 제3 도전층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 하부 차광 패턴 및 제1 신호 라인을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되며, 트랜지스터의 채널 영역을 포함하는 제1 반도체 패턴 및 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층;
    상기 반도체층 상에 배치되며, 절연막 패턴을 포함하는 절연층;
    상기 절연층 상에 배치되며, 제2 신호 라인을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되는 평탄화막; 및
    상기 평탄화막 상에 배치되며, 애노드 전극을 포함하는 제3 도전층을 포함하되,
    상기 제1 반도체 패턴은 상기 애노드 전극에 의해 상기 하부 차광 패턴과 전기적으로 연결되고,
    상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인에 각각 절연되어 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    제1 전극 및 제2 전극을 포함하는 유지 커패시터를 더 포함하고,
    상기 제1 도전층은 상기 유지 커패시터의 상기 제1 전극을 포함하고, 상기 제2 도전층은 상기 유지 커패시터의 상기 제2 전극을 포함하고,
    상기 제1 신호 라인 및 상기 제2 신호 라인 사이의 두께 방향 거리는 상기 유지 커패시터의 상기 제1 전극 및 상기 제2 전극 사이의 두께 방향 거리보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 도전 패턴은 상기 평탄화막과 상기 버퍼층을 관통하는 제1 컨택홀을 통해 상기 하부 차광 패턴과 연결되고, 상기 평탄화막을 관통하는 제2 컨택홀을 통해 상기 트랜지스터의 상기 제1 반도체 패턴과 연결되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제3 도전층은 상기 제1 도전 패턴과 분리된 제2 도전 패턴을 더 포함하고,
    상기 제2 도전 패턴은 상기 트랜지스터의 제1 반도체 패턴과 상기 제1 신호 라인을 전기적으로 연결하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 도전 패턴은 상기 평탄화막과 상기 버퍼층을 관통하는 제3 컨택홀을 통해 상기 제1 신호 라인과 연결되고, 상기 평탄화막을 관통하는 제4 컨택홀을 통해 상기 트랜지스터의 상기 제1 반도체 패턴과 연결되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 신호 라인은 제1 전원 라인 및 데이터 라인 중 어느 하나이며, 상기 제2 신호 라인은 스캔 라인인 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 신호 라인은 제1 방향으로 연장되며, 상기 제2 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 제1 신호 라인과 상기 제2 신호 라인은 상기 중첩 영역에서 교차하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 반도체 패턴의 상기 제1 방향의 길이는 상기 제2 신호 라인의 상기 제1 방향의 폭과 같거나 크고, 상기 제2 반도체 패턴의 상기 제2 방향의 길이는 상기 제1 신호 라인의 상기 제2 방향의 폭과 같거나 큰 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 신호 라인과 상기 제2 신호 라인이 중첩하는 중첩 영역은 상기 제2 반도체 패턴과 완전히 중첩하는 표시 장치.
  10. 제9 항에 있어서,
    상기 절연막 패턴은 적어도 일부가 상기 중첩 영역에 배치되고 상기 제2 반도체 패턴과 중첩하는 표시 장치.
  11. 제1 반도체 패턴을 포함하는 적어도 하나의 트랜지스터, 및 유지 커패시터를 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 배치되고, 상기 유지 커패시터의 제1 전극, 및 제1 신호 라인을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되며, 상기 제1 반도체 패턴 및 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층;
    상기 반도체층 상에 배치되는 절연층; 및
    상기 절연층 상에 배치되며, 상기 트랜지스터의 게이트 전극, 상기 유지 커패시터의 제2 전극, 및 제2 신호 라인을 포함하는 제2 도전층을 포함하고,
    상기 제1 신호 라인과 상기 제2 신호 라인은 적어도 일부 영역에서 중첩하고,
    상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인이 중첩하는 중첩 영역에 배치되고,
    상기 중첩 영역에서 상기 제1 신호 라인과 상기 제2 신호 라인 사이의 두께 방향 거리는 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이의 두께 방향 거리보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 반도체 패턴은 상기 제1 신호 라인 및 상기 제2 신호 라인으로부터 절연된 더미 반도체 패턴인 표시 장치.
  13. 제12 항에 있어서,
    상기 절연층은 적어도 일부가 상기 중첩 영역에 배치되며, 상기 제2 반도체 패턴과 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 반도체 패턴 및 상기 절연층은 두께 방향을 기준으로 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이에 배치되지 않는 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 신호 라인은 제1 전원 라인 및 데이터 라인 중 어느 하나이며, 상기 제2 신호 라인은 스캔 라인인 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 신호 라인은 제1 방향으로 연장되며, 상기 제2 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 제1 신호 라인과 상기 제2 신호 라인은 상기 중첩 영역에서 교차하는 표시 장치.
  17. 기판 상에 유지 커패시터의 제1 전극 및 제1 신호 라인을 포함하는 제1 도전층을 형성하는 단계;
    상기 제1 도전층을 덮으며 상기 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 반도체층용 물질 및 제2 도전층용 물질을 전면 증착하는 단계;
    상기 반도체층용 물질 및 상기 제2 도전층용 물질을 에칭하여, 트랜지스터의 제1 반도체 패턴과 상기 제1 반도체 패턴과 분리된 제2 반도체 패턴을 포함하는 반도체층, 및 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 트랜지스터의 게이트 전극, 상기 유지 커패시터의 제2 전극 및 제2 신호 라인을 포함하는 제2 도전층을 형성하는 단계를 포함하고,
    상기 제1 신호 라인과 상기 제2 신호 라인은 적어도 일부 영역에서 중첩하고,
    상기 제2 반도체 패턴은 적어도 일부가 상기 제1 신호 라인과 상기 제2 신호 라인이 중첩하는 중첩 영역에 배치되는
    상기 중첩 영역에서 상기 제1 신호 라인과 상기 제2 신호 라인 사이의 두께 방향 거리는 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이의 두께 방향 거리보다 큰 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 반도체 패턴은 신호 라인 및 전극으로부터 절연된 더미 제2 반도체 패턴인 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 절연층은 적어도 일부가 상기 중첩 영역에 배치되며, 상기 제2 반도체 패턴과 중첩하되,
    상기 제2 반도체 패턴 및 상기 절연층은 두께 방향을 기준으로 상기 유지 커패시터의 상기 제1 전극과 상기 제2 전극 사이에 배치되지 않는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 신호 라인은 제1 전원 라인 및 데이터 라인 중 어느 하나이며, 상기 제2 신호 라인은 스캔 라인이고,
    상기 제1 신호 라인은 제1 방향으로 연장되며, 상기 제2 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 중첩 영역에서 교차하는 표시 장치의 제조 방법.
KR1020200043332A 2020-04-09 2020-04-09 표시 장치 및 표시 장치의 제조 방법 KR20210126187A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200043332A KR20210126187A (ko) 2020-04-09 2020-04-09 표시 장치 및 표시 장치의 제조 방법
US17/107,638 US11765947B2 (en) 2020-04-09 2020-11-30 Display device and method for fabricating the same
CN202110379062.8A CN113517320A (zh) 2020-04-09 2021-04-08 显示装置和用于制造显示装置的方法
US18/230,281 US20240040870A1 (en) 2020-04-09 2023-08-04 Display device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200043332A KR20210126187A (ko) 2020-04-09 2020-04-09 표시 장치 및 표시 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210126187A true KR20210126187A (ko) 2021-10-20

Family

ID=78005593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200043332A KR20210126187A (ko) 2020-04-09 2020-04-09 표시 장치 및 표시 장치의 제조 방법

Country Status (3)

Country Link
US (2) US11765947B2 (ko)
KR (1) KR20210126187A (ko)
CN (1) CN113517320A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024075923A1 (ko) * 2022-10-06 2024-04-11 삼성디스플레이 주식회사 박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230089119A (ko) * 2021-12-13 2023-06-20 엘지디스플레이 주식회사 산화물 반도체를 포함하는 디스플레이 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100987589B1 (ko) * 2007-10-31 2010-10-12 가시오게산키 가부시키가이샤 액정표시장치 및 그 구동방법
KR101875774B1 (ko) * 2011-08-10 2018-07-09 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조 방법
KR102178196B1 (ko) * 2013-11-29 2020-11-12 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102124025B1 (ko) 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
KR102241442B1 (ko) 2014-09-05 2021-04-16 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법
US10146084B2 (en) * 2014-10-24 2018-12-04 Lg Display Co., Ltd. Display device
KR102470499B1 (ko) * 2017-05-11 2022-11-28 삼성디스플레이 주식회사 표시 장치
KR102402597B1 (ko) * 2017-10-20 2022-05-26 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024075923A1 (ko) * 2022-10-06 2024-04-11 삼성디스플레이 주식회사 박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법

Also Published As

Publication number Publication date
US20210320162A1 (en) 2021-10-14
US20240040870A1 (en) 2024-02-01
CN113517320A (zh) 2021-10-19
US11765947B2 (en) 2023-09-19

Similar Documents

Publication Publication Date Title
US11594587B2 (en) Display device
US20240040870A1 (en) Display device and method for fabricating the same
US20220293640A1 (en) Display device
US11404508B2 (en) Display device and method thereof of reduced masks
KR20210027688A (ko) 표시 장치
US20220208923A1 (en) Display device and method of providing the same
US11706949B2 (en) Display device and method of manufacturing the same
US11844238B2 (en) Display device
US11600682B2 (en) Display device and method of fabricating the same
KR20220025987A (ko) 표시 장치
KR20220112901A (ko) 표시 장치
KR20220010622A (ko) 표시 장치
US11942488B2 (en) Display device and method of fabricating the same
US11706954B2 (en) Display device
KR20220092698A (ko) 표시 장치 및 표시 장치의 제조 방법
KR20210138826A (ko) 표시 장치 및 표시 장치의 제조 방법
KR20240027206A (ko) 표시 장치
KR20220149879A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination