KR102241442B1 - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비용을 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 기판 상에 형성되어 상기 박막트랜지스터의 액티브층과 중첩되는 광차단막을 구비한다. 특히, 본 발명에 따른 박막트랜지스터 기판의 데이터 라인은 광차단막과 동일 평면 상에 형성된다. 이에 따라, 본 발명에서는 데이터 라인 및 광차단막이 동시에 형성되므로 비용을 절감할 수 있다.

Description

박막트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 비용을 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다.
평판형 표시 장치 중 액정 표시 장치는 박막트랜지스터와 접속된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정의 광투과율을 조절함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 각 전극 사이를 절연하기 위한 다층의 보호막을 구비한다. 특히, 공통 전극과, 박막트랜지스터에 데이터 신호를 공급하는 데이터 라인 사이를 절연하기 위해 유전율이 낮은 유기 보호막이 형성된다. 이 유기 보호막은 공통 전극과 데이터 라인 사이에 형성되는 기생 커패시터의 용량값을 줄이기 위해 상대적으로 두껍게 형성된다. 그러나, 유기 보호막의 두께가 증가할수록 비용이 상승하고 박형화가 어려워지는 문제점이 있다.
또한, 보호막의 층수가 증가할 수록 보호막을 패터닝하기 위한 마스크 공정도 증가하므로, 마스크 공정이 복잡해져 비용이 상승하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 비용을 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 기판 상에 형성되어 상기 박막트랜지스터의 액티브층과 중첩되는 광차단막을 구비한다. 특히, 본 발명에 따른 박막트랜지스터 기판의 데이터 라인은 광차단막과 동일 평면 상에 형성된다.
본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 데이터 라인이 광차단막과 동일 평면 상에 형성된다. 이 경우, 유기 절연 재질로 형성되는 보호막없이도 또는 유기 절연 재질로 형성되는 보호막의 두께를 줄여도 데이터 라인 및 공통 전극 사이에 형성되는 기생 커패시터의 용량값을 줄일 수 있다. 이에 따라, 본 발명은 비용을 절감할 수 있다.
또한, 본 발명에 따른 박막트랜지스터 기판은 광차단막과 동시에 형성되는 데이터 라인의 패터닝 공정과, 유기 절연 재질로 형성되는 보호막의 패터닝공정이 별도로 필요하지 않다. 이에 따라, 본 발명은 최소 2번의 마스크 공정수를 저감할 수 있어 비용을 절감할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 2a 내지 도 2h는 도 1에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 4a 내지 도 4f는 도 3에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 6a 내지 도 6f는 도 5에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 1에 도시된 박막트랜지스터 기판은 박막트랜지스터, 화소 전극(122), 공통 전극(136) 및 터치 센싱 라인(150)을 구비한다.
박막트랜지스터는 게이트 절연막(112) 및 버퍼층(126)을 사이에 두고 교차하는 게이트 라인 및 데이터 라인(104)의 교차부에 형성된다. 이러한 박막 트랜지스터는 게이트 라인의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위해, 박막 트랜지스터는 게이트 라인과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 액티브층(114)을 구비한다.
게이트 전극(106)에는 게이트 라인으로부터의 스캔 신호가 공급된다. 이 게이트 전극(106)은 게이트 절연막(112)을 사이에 두고 액티브층의 채널 영역(114C)과 중첩된다.
소스 컨택 전극(108)에는 데이터 라인(104)으로부터의 데이터 신호가 공급된다. 이 소스 컨택 전극(108)은 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하는 소스 컨택홀(124S)을 통해 노출된 액티브층의 소스 영역(114S)의 측면 및 데이터 라인(104)의 상부면과 접속된다.
드레인 컨택 전극(110)은 제1 보호막(118) 상에서 소스 컨택 전극(108)과 마주한다. 이 드레인 컨택 전극(110)은 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하는 드레인 컨택홀(124D)을 통해 노출된 액티브층의 드레인 영역(114D)의 측면 및 광차단막(152)과 접속된다. 또한, 드레인 컨택 전극(110)은 화소 컨택홀(120)을 통해 노출되어 화소 전극(122)과 접속된다.
액티브층(114)은 소스 컨택 전극(108)과 드레인 컨택 전극(110) 사이에 채널을 형성한다. 이 액티브층(114)은 채널 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)를 구비한다.
채널 영역(114C)은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩된다. 소스 영역(114S)은 n형 또는 p형 불순물이 주입되며, 소스 콘택홀(124S)을 통해 소스 컨택 전극(108)과 접속된다. 드레인 영역(114D)은 n형 또는 p형 불순물이 주입되며, 드레인 콘택홀(124D)을 통해 드레인 컨택 전극(110)과 접속된다. 소스 영역(114S) 및 드레인 영역(114D)에는 서로 동일하거나 다른 불순물이 서로 동일한 농도 또는 다른 농도로 주입될 수 있다. 다만, 소스 영역(114S) 및 드레인 영역(114D)에 서로 동일한 불순물이 동일한 농도로 주입되는 경우, 마스크 공정 수 증가를 방지할 수 있다.
버퍼막(126)은 유리 또는 폴리이미드(PI) 등과 같은 플라스틱 수지로 형성된 기판(101) 상에 산화 실리콘 또는 질화 실리콘으로 단층 또는 복층 구조로 형성된다. 이 버퍼막(126)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 액티브층(114)의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
광차단막(152)은 채널 영역(114C) 및 드레인 영역(114D)과 중첩되도록 기판(101) 상에 형성된다. 이러한 광차단막(152)은 데이터 라인(104)과 동일 평면 상에 동일 재질로 동시에 형성된다. 즉, 광차단막(152)은 데이터 라인(104)과 함께 기판(101) 상에 Mo, Ti, Al, Cu, Cr, Co, W, Ta, Ni과 같은 불투명 금속으로 형성된다.
또한, 광차단막(152)은 드레인 컨택홀(124D)을 통해 상부면이 노출되어 드레인 컨택 전극(110)과 접속된다. 이에 따라, 드레인 컨택 전극(110)의 전도성이 향상되어 화소 전극(122)으로 공급되는 데이터 신호의 전달률이 향상된다.
보호막은 외부로부터의 수분 및 이물질 등의 유입을 차단하여 박막트랜지스터를 구성하는 각 박막들을 보호한다. 이러한 보호막은 다층 구조로 형성되며, 본 발명의 제1 실시 예에서는 제1 및 제2 보호막(118,128)을 구비하는 경우를 예로 들어 설명하기로 한다.
제1 보호막(118)은 공통 전극(136)과 터치 센싱 라인(150) 사이를 절연하도록 이들(136,150) 사이에 SiNx 또는 SiOx와 같은 무기 절연 재질로 형성된다. 제2 보호막(128)은 터치 센싱 라인(150)과 화소 전극(122) 사이를 절연하도록 이들(150,122) 사이에 SiNx 또는 SiOx와 같은 무기 절연 재질로 형성된다.
화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 제2 보호막(128) 상에 형성된다. 이 화소 전극(122)은 화소 컨택홀(120)을 통해 노출된 드레인 컨택 전극(110)과 전기적으로 접속된다.
공통 전극(136)은 층간 절연막(116) 상에 형성되어 제1 및 제2 보호막(118,128)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 필드를 형성한다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판은 표시 기간 동안에 공통 전압이 공급된 공통 전극(136)은 박막 트랜지스터를 통해 비디오 신호가 공급되는 화소 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
터치 센싱 라인(150)은 소스 및 드레인 컨택 전극(108,110)과 동일 평면인 제1 보호막(118) 상에 동일 재질로 또는 다른 재질로 형성된다. 이러한 터치 센싱 라인(150)은 인접한 화소 영역들의 공통 전극들(136)을 전기적으로 연결하여 비표시기간에 공통 전극(136)이 터치 센싱 전극으로 이용될 수 있도록 한다. 즉, 비표시 기간 동안에 터치 센싱 라인(150)에 의해 접속된 각 화소 영역의 공통 전극들(136)을 터치 센싱 전극으로 구동시켜 사용자의 터치에 따른 정전 용량의 변화를 감지한다. 그리고, 사용자의 터치에 따른 터치 정전 용량과 기준 정전 용량을 비교하여 터치 위치를 검출한다.
이와 같이, 본 발명에 따른 박막트랜지스터 기판은 데이터 라인(104)이 광차단막(152)과 동일 평면 상에 동일 재질로 형성된다. 이러한 데이터 라인(104)은 포토아크릴 등과 같은 유기 보호막없이 버퍼층(126), 게이트 절연막(112) 및 층간 절연막(116)을 사이에 두고 공통 전극(136)과 절연된다. 이 경우, 유기 보호막없이도 데이터 라인(104) 및 공통 전극(136) 사이에 형성되는 기생 커패시터(Cdc)의 용량값을 줄일 수 있어 유기 보호막을 형성하지 않아도 된다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판은 유기 보호막의 재료비용 및, 유기 보호막의 제조 비용을 구비하지 않으므로 비용을 절감할 수 있다.
또한, 본 발명에 따른 박막트랜지스터 기판은 광차단막(152)과 동시에 형성되는 데이터 라인(104)의 패터닝 공정과, 유기 보호막의 패터닝공정이 별도로 필요하지 않다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판은 8마스크 공정으로 형성되므로 종래보다 최소 2번의 마스크 공정수를 저감할 수 있어 비용을 절감할 수 있다. 이에 대해, 도 2a 내지 도 2h에 도시된 박막트랜지스터 기판의 제조 방법을 결부하여 설명하기 한다.
도 2a를 참조하면, 제1 마스크 공정으로 기판(101) 상에 광차단막(152) 및 데이터 라인(104)이 형성된다.
구체적으로, 하부 기판(101) 상에 증착 공정을 통해 불투명 금속층이 형성된다. 그런 다음, 제1 마스크를 이용한 포토리소그래피공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 포함하는 제1 마스크 공정을 통해 불투명 금속층이 패터닝됨으로써 광차단막(152) 및 데이터 라인(104)이 동시에 형성된다.
도 2b를 참조하면, 광차단막(152) 및 데이터 라인(104)이 형성된 하부 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 제2 마스크 공정으로 액티브층(114)이 형성된다.
구체적으로, 기판(101) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 버퍼막(126) 및 아몰퍼스 실리콘 박막이 형성된다. 그런 다음, 아몰퍼스 실리콘 박막을 결정화함으로써 폴리 실리콘 박막으로 형성된다. 그리고, 폴리 실리콘 박막을 제2 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정으로 패터닝함으로써 액티브층(114)이 형성된다.
도 2c를 참조하면, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제3 마스크 공정으로 게이트 전극(106)이 형성된다.
구체적으로, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 제3 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 게이트 금속층을 패터닝함으로써 게이트 절연막(112) 상에 게이트 전극(106)이 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n형 또는 p형 불순물을 주입함으로써, 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)과, 불순물이 미주입되는 액티브층(114)의 채널 영역(114C)이 형성된다.
도 2d를 참조하면, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 층간 절연막(116)이 형성되고, 그 위에 제4 마스크 공정으로 공통 전극(136)이 형성된다.
구체적으로, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 적어도 한 층으로 이루어진 층간 절연막(116)이 형성된다. 그런 다음, 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 제4 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 패터닝함으로써 공통 전극(136)이 형성된다.
도 2e를 참조하면, 공통 전극(136)이 형성된 층간 절연막(116) 상에 제1 보호막(118)이 형성된 다음, 제5 마스크 공정으로 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다.
구체적으로, 공통 전극(136)이 형성된 층간 절연막(116) 상에 PECVD 등의 방법으로 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제1 보호막(118)이 형성된다. 그런 다음, 제5 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)이 패터닝됨으로써 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다. 여기서, 소스 컨택홀(124S)은 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하여 소스 영역(114S)의 측면과 데이터 라인(104)의 상부면을 노출시킨다. 드레인 컨택홀(124D)은 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하여 드레인 영역(114D)의 측면과 광차단막(152)의 상부면을 노출시킨다.
한편, 소스 및 드레인 컨택홀(124S,124D) 형성시 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 일괄적으로 패터닝(①)하거나, 분할하여 패터닝(②)할 수도 있다.
일괄적으로 패터닝(①)되는 경우, 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하는 소스 및 드레인 컨택홀(124S,124D) 각각의 폭이 일정하게 형성된다.
분할하여 패터닝(②)되는 경우, 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하는 소스 및 드레인 컨택홀(124S,124D) 각각의 폭이 계단형태로 넓어지도록 형성된다. 예를 들어, 제1 보호막(118)을 관통하는 소스 및 드레인 컨택홀(124S,124D) 각각의 폭이 제1 폭(W1)으로 형성되고, 제1 보호막(118)의 하부에 위치하는 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하는 소스 및 드레인 컨택홀(124S,124D) 각각의 폭이 제1 폭(W1)보다 좁은 제2 폭(W2)으로 형성된다. 이에 따라, 추후 소스 및 드레인 컨택홀(124S,124D)을 통해 노출된 제1 보호막(118), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)의 측면에 형성되는 소스 및 드레인 컨택 전극(108,110)의 스텝 커버리지가 향상된다.
도 2f를 참조하면, 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된 제1 보호막(118) 상에 제6 마스크 공정으로 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된다.
구체적으로, 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 제1 보호막(118) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 제6 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된다.
도 2g를 참조하면, 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된 제1 보호막(118) 상에 제7 마스크 공정으로 화소 컨택홀(120)을 가지는 제2 보호막(128)이 형성된다.
구체적으로, 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된 제1 보호막(118) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제2 보호막(128)이 형성된다. 그런 다음, 제7 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 드레인 컨택 전극(110)을 노출시키는 화소 컨택홀(120)이 형성된다.
도 2h를 참조하면, 화소 컨택홀(120)을 가지는 제2 보호막(128) 상에 제8 마스크 공정으로 화소 전극(122)이 형성된다.
구체적으로, 제2 보호막(128) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 제8 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다. 화소 전극(122)은 화소 컨택홀(120)을 통해 노출된 드레인 컨택 전극(110)과 전기적으로 접속된다.
도 3은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 3에 도시된 박막트랜지스터 기판은 도 1에 도시된 박막트랜지스터 기판과 대비하여 공통 전극(136)과 터치 센싱 라인(150)이 직접 접촉되도록 공통 전극(136) 상에 터치 센싱 라인(150)이 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 3에 도시된 터치 센싱 라인(150)은 공통 전극(136) 상에 소스 및 드레인 컨택 전극(108,110)과 동일 재질로 또는 다른 재질로 형성된다. 이 터치 센싱 라인(150)은 인접한 화소 영역들의 공통 전극들(136)을 전기적으로 연결하여 비표시기간에 공통 전극(136)이 터치 센싱 전극으로 이용될 수 있도록 한다.
이러한 터치 센싱 라인(150)은 공통 전극(136) 상에 공통 전극(136)과 직접 접촉하도록 형성된다. 이에 따라, 터치 센싱 라인(150) 및 공통 전극(136) 사이에 별도의 보호막 및 컨택홀을 구비하지 않아도 되므로, 도 3에 도시된 박막트랜지스터 기판은 공통 전극(136)과 화소 전극(122) 사이를 절연하기 위한 단층의 보호막(118)만을 구비한다.
보호막(118)은 외부로부터의 수분 및 이물질 등의 유입을 차단하여 박막트랜지스터를 구성하는 각 박막들을 보호한다. 이러한 보호막(118)은 터치 센싱 라인(150)과 접속된 공통 전극(136)과 화소 전극(122) 사이를 절연하도록 이들(136,122) 사이에 SiNx 또는 SiOx와 같은 무기 절연 재질로 형성된다.
화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 제1 보호막(118) 상에 형성된다. 이 화소 전극(122)은 화소 컨택홀(120)을 통해 노출된 드레인 컨택 전극(110)과 전기적으로 접속된다.
공통 전극(136)은 층간 절연막(116) 상에 형성되어 보호막(118)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 필드를 형성한다.
이와 같이, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 데이터 라인(104)이 광차단막(152)과 동일 평면 상에 동일 재질로 형성된다. 이러한 데이터 라인(104)은 포토아크릴 등과 같은 유기 재질의 보호막없이 버퍼층(126), 게이트 절연막(112) 및 층간 절연막(116)을 사이에 두고 공통 전극(136)과 절연된다. 이 경우, 유기 재질의 보호막없이도 데이터 라인(104) 및 공통 전극(136) 사이에 형성되는 기생 커패시터(Cdc)의 용량값을 줄일 수 있어 유기 재질의 보호막을 형성하지 않아도 된다.
또한, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 공통 전극(136)과 터치 센싱 라인(150) 사이에 별도의 보호막 없이 공통 전극(136) 및 터치 센싱 라인(150)이 직접 접촉하며, 데이터 라인(104)과 공통 전극(136) 사이에 별도의 보호막이 형성되지 않는다. 이에 따라, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 소스 및 드레인 컨택홀(124S,124D)과 화소 컨택홀(120) 형성시 마스크 공정에 포함되는 노광 시간 등의 공정 시간을 줄일 수 있다.
뿐만 아니라, 본 발명에 따른 박막트랜지스터 기판은 광차단막(152)과 동시에 형성되는 데이터 라인(104)의 패터닝 공정과, 유기 보호막의 패터닝공정이 별도로 필요하지 않다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판은 8마스크 공정으로 형성되므로, 종래보다 최소 2번의 마스크 공정수를 저감할 수 있어 비용을 절감할 수 있다. 이에 대해, 도 4a 내지 도 4f에 도시된 박막트랜지스터 기판의 제조 방법을 결부하여 설명하기 한다.
도 4a를 참조하면, 제1 마스크 공정으로 기판(101) 상에 광차단막(152) 및 데이터 라인(104)이 형성된다. 그런 다음, 광차단막(140,144) 및 데이터 라인(104)이 형성된 하부 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 제2 마스크 공정으로 액티브층(114)이 형성된다. 그런 다음, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제3 마스크 공정으로 게이트 전극(106)이 형성된다. 한편, 제1 내지 제3 마스크 공정은 도 2a 내지 도 2c에 도시된 제1 내지 제3 마스크 공정과 동일하므로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 4b를 참조하면, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 층간 절연막(116)이 형성된 다음, 제4 마스크 공정으로 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다.
구체적으로, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 층간 절연막(116)이 형성된다. 그런 다음, 제4 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)이 패터닝됨으로써 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다. 여기서, 소스 컨택홀(124S)은 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하여 소스 영역(114S)의 측면과 데이터 라인(104)의 상부면을 노출시킨다. 드레인 컨택홀(124D)은 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하여 드레인 영역(114D)의 측면과 광차단막(152)의 상부면을 노출시킨다.
한편, 소스 및 드레인 컨택홀(124S,124D) 형성시 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 일괄적으로 패터닝하거나, 분할하여 패터닝할 수도 있다.
도 4c를 참조하면, 소스 및 드레인 컨택홀(124S,124D)을 가지는 층간 절연막(116) 상에 제5 마스크 공정으로 공통 전극(136)이 형성된다.
구체적으로, 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 제1 보호막(118) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 제5 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 패터닝함으로써 공통 전극(136)이 형성된다.
도 4d를 참조하면, 공통 전극(136)이 형성된 층간 절연막(116) 상에 제6 마스크 공정으로 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된다.
구체적으로, 공통 전극(136)이 형성된 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 제6 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된다.
도 4e를 참조하면, 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된 층간 절연막(116) 상에 제7 마스크 공정으로 화소 컨택홀(120)을 가지는 보호막(118)이 형성된다.
구체적으로, 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된 층간 절연막(116) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 보호막(118)이 형성된다. 그런 다음, 제7 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 드레인 컨택 전극(110)을 노출시키는 화소 컨택홀(120)이 형성된다.
도 4f를 참조하면, 화소 컨택홀(120)을 가지는 보호막(118) 상에 제8 마스크 공정으로 화소 전극(122)이 형성된다.
구체적으로, 보호막(118) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 제8 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다. 화소 전극(122)은 화소 컨택홀(120)을 통해 노출된 드레인 컨택 전극(110)과 전기적으로 접속된다.
도 5는 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 5에 도시된 박막트랜지스터 기판은 도 3에 도시된 박막트랜지스터 기판과 대비하여 층간 절연막 상에 형성되는 유기 절연 물질로 형성되는 보호막(138)을 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
층간 절연막(116) 상에 형성되는 제1 보호막(138)은 포토아크릴 등과 같은 유기 절연 물질로 형성된다. 이 제1 보호막(138)은 기판(101) 상에 형성된 데이터 라인(104)과 공통 전극(136) 사이에 형성되므로, 데이터 라인(104)과 공통 전극(136) 사이의 거리가 도 3에 도시된 구조에 비해 더 멀어져 기생 커패시터(Cdc)의 용량값을 더 줄일 수 있다.
이와 같이, 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판은 데이터 라인(104)이 광차단막(152)과 동일 평면 상에 동일 재질로 형성된다. 이러한 데이터 라인(104)은 버퍼층(126), 게이트 절연막(112), 층간 절연막(116) 및 제1 보호막(138)을 사이에 두고 공통 전극(136)과 절연된다. 이 경우, 데이터 라인 및 공통 전극 사이에 버퍼층(126), 게이트 절연막(112), 층간 절연막(116)이 위치하므로, 유기 절연 물질로 형성되는 제1 보호막(138)의 두께를 줄여도 데이터 라인(104) 및 공통 전극(136) 사이에 형성되는 기생 커패시터(Cdc)의 용량값을 줄일 수 있다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판은 유기 절연 물질로 형성되는 제1 보호막(138)의 두께를 줄일 수 있어 소스 및 드레인 컨택홀(124S,124D) 형성시 노광시간을 줄일 수 있어 생산성이 향상된다.
또한, 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판은 광차단막(152)과 동시에 형성되는 데이터 라인(104)의 패터닝 공정이 별도로 필요하지 않다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판은 8마스크 공정으로 형성되므로 종래보다 최소 2번의 마스크 공정수를 저감할 수 있어 비용을 절감할 수 있다. 이에 대해, 도 6a 내지 도 6f에 도시된 박막트랜지스터 기판의 제조 방법을 결부하여 설명하기 한다.
도 6a를 참조하면, 제1 마스크 공정으로 기판(101) 상에 광차단막(152) 및 데이터 라인(104)이 형성된다. 그런 다음, 광차단막(140,144) 및 데이터 라인(104)이 형성된 하부 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 제2 마스크 공정으로 액티브층(114)이 형성된다. 그런 다음, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제3 마스크 공정으로 게이트 전극(106)이 형성된다. 한편, 제1 내지 제3 마스크 공정은 도 2a 내지 도 2c에 도시된 제1 내지 제3 마스크 공정과 동일하므로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 6b를 참조하면, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 층간 절연막(116)이 형성된 다음, 그 층간 절연막(116) 상에 제1 보호막(138)이 형성되고, 그 제1 보호막(138) 상에 제4 마스크 공정으로 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다.
구체적으로, 게이트 전극(106)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 층간 절연막(116)이 형성된다. 그런 다음, 층간 절연막(116) 상에 포토아크릴 등과 같은 유기 절연 물질이 전면 도포됨으로써 제1 보호막(138)이 형성된다. 그런 다음, 제4 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 제1 보호막(138), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)이 패터닝됨으로써 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다. 여기서, 소스 컨택홀(124S)은 제1 보호막(138), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하여 소스 영역(114S)의 측면과 데이터 라인(104)의 상부면을 노출시킨다. 드레인 컨택홀(124D)은 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 관통하여 드레인 영역(114D)의 측면과 광차단막(152)의 상부면을 노출시킨다.
한편, 소스 및 드레인 컨택홀(124S,124D) 형성시 제1 보호막(138), 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 하나의 마스크를 이용하여 일괄적으로 패터닝하거나, 2개의 마스크를 이용하여 분할하여 패터닝할 수도 있다. 분할하여 패터닝시, 다른 재질의 박막을 서로 분할하여 패터닝하는 것이 바람직하다. 예를 들어, 제1 보호막(138)은 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)과 다른 유기 절연 물질로 형성된다. 따라서, 유기 절연 물질로 형성된 제1 보호막(138)을 패터닝한 다음, 무기 절연 물질로 형성되는 층간 절연막(116), 게이트 절연막(112) 및 버퍼층(126)을 제1 보호막과 다른 마스크를 이용하여 패터닝한다.
도 6c를 참조하면, 소스 및 드레인 컨택홀(124S,124D)을 가지는 제1 보호막(138) 상에 제5 마스크 공정으로 공통 전극(136)이 형성된다.
구체적으로, 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 제1 보호막(138) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 제5 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 패터닝함으로써 공통 전극(136)이 형성된다.
도 6d를 참조하면, 공통 전극(136)이 형성된 제1 보호막(138) 상에 제6 마스크 공정으로 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된다.
구체적으로, 공통 전극(136)이 형성된 제1 보호막(138) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 제6 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 소스/드레인 금속층을 패터닝함으로써 제1 보호막(138) 상에 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된다.
도 6e를 참조하면, 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된 제1 보호막(138) 상에 제7 마스크 공정으로 화소 컨택홀(120)을 가지는 제2 보호막(128)이 형성된다.
구체적으로, 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 터치 센싱 라인(150)이 형성된 제1 보호막(138) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제2 보호막(128)이 형성된다. 그런 다음, 제7 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 드레인 컨택 전극(110)을 노출시키는 화소 컨택홀(120)이 형성된다.
도 6f를 참조하면, 화소 컨택홀(120)을 가지는 제2 보호막(128) 상에 제8 마스크 공정으로 화소 전극(122)이 형성된다.
구체적으로, 제2 보호막(128) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 제8 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 이용한 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다. 화소 전극(122)은 화소 컨택홀(120)을 통해 노출된 드레인 컨택 전극(110)과 전기적으로 접속된다.
한편, 본 발명에 따른 박막트랜지스터 기판은 터치 센싱 라인(150)을 구비하는 인 셀 터치(In Cell Touch)구조를 예로 들어 설명하였지만, 이외에도 도 7에 도시된 바와 터치 센싱 라인이 없는 액정 표시 장치용 박막트랜지스터 기판에 적용될 수 있다. 이 경우, 제1 마스크 공정으로 데이터 라인(104) 및 광차단막(152)을 동일 재질로 동일 평면인 기판(101) 상에 동시에 형성하고, 제2 마스크 공정으로 버퍼막(126) 상에 액티브층(114)을 형성하고, 제3 마스크 공정으로 게이트 절연막(112) 상에 게이트 전극(106)을 형성하고, 제4 마스크 공정으로 층간 절연막(116) 상에 형성되는 공통 전극(136)을 형성하고, 제5 마스크 공정으로, 소스 및 드레인 컨택홀(124S,124D)을 형성하고, 제6 마스크 공정으로 소스 컨택 전극(108), 드레인 컨택 전극(110) 및 화소 전극(122)을 동일 재질(예를 들어, ITO)로 동일 평면(즉, 보호막(118)) 상에 동시에 형성한다.
한편, 본 발명은 프린지 전계형 액정 표시 패널을 예로 들어 설명하였지만, 이외에도 수평 전계형 등 공통 전극 및 화소 전극이 동일 기판 상에 위치하는 모든 액정 표시 패널에 적용가능하다.
또한, 본 발명에서는 화소 전극(122)이 드레인 컨택 전극(110)에 접속된 경우를 예를 들어 설명하였지만, 이외에도 화소 전극(122)이 소스 컨택 전극(108)에 접속될 수도 있다. 이 경우, 광차단막(152)은 소스 컨택 전극(108)에 접속되고, 데이터 라인(104)은 드레인 컨택 전극(110)에 접속된다.
또한, 본 발명에서는 데이터라인(104) 및 광차단막(152)이 1번의 마스크 공정을 이용하여 동시에 형성되므로 동일 재질로 형성되는 것을 예로 들어 설명하였지만, 이외에도 데이터라인(104) 및 광차단막(152)은 하프톤 마스크 또는 회절 마스크를 이용한 1번의 마스크 공정 또는 2번의 마스크공정을 통해 다른 재질로 형성될 수도 있다.
뿐만 아니라, 본 발명에서는 공통 전극(136)이 형성된 후, 터치 센싱 라인(150)이 형성되는 것을 예로 들어 설명하였지만, 이외에도 터치 센싱 라인(150)이 형성된 후, 공통 전극(136)이 형성될 수도 있다. 즉, 터치 센싱 라인(150)은 도 1, 도 3 및 도 5에 도시된 바와 같이 공통 전극(136) 상부에 위치하거나, 공통 전극(136) 하부에 위치한다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
114 : 액티브층 122 : 화소 전극
136 : 공통 전극 152 : 광차단막

Claims (10)

  1. 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와;
    상기 기판 상에 형성되어 상기 박막트랜지스터의 액티브층과 중첩되는 광차단막을 구비하며,
    상기 데이터 라인은 상기 광차단막과 동일 평면 상에 형성되고,
    상기 박막트랜지스터의 드레인 컨택 전극은 상기 광차단막과 전기적으로 연결되는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 박막트랜지스터와 접속되는 화소 전극과;
    상기 화소 전극과 전계를 형성하는 공통 전극과;
    상기 공통 전극과 상기 데이터 라인 사이에 형성되는 다층절연막을 추가로 구비하며,
    상기 다층절연막은
    상기 기판 상에 상기 광차단막과 상기 데이터 라인을 덮도록 형성된 버퍼막과;
    상기 버퍼막 상에 형성되는 상기 액티브층을 덮도록 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 상기 박막트랜지스터의 게이트 전극을 덮도록 형성된 층간 절연막을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 층간 절연막 상에 형성되는 상기 공통 전극을 덮도록 형성되는 제1 보호막과;
    상기 제1 보호막 상에 형성되며, 상기 공통 전극이 터치 센싱 전극으로 구동되도록 인접한 서브 화소의 공통 전극들을 연결하는 터치 센싱 라인과;
    상기 터치 센싱 라인을 덮도록 형성된 제2 보호막을 추가로 구비하며,
    상기 박막트랜지스터의 상기 드레인 컨택 전극은 상기 제1 보호막, 상기 층간 절연막, 상기 게이트 절연막 및 상기 버퍼막을 관통하는 드레인 컨택홀을 통해 상기 기판 상에 형성된 상기 광차단막 및 상기 액티브층의 드레인 영역과 접속되며,
    상기 박막트랜지스터의 소스 컨택 전극은 상기 제1 보호막, 상기 층간 절연막, 상기 게이트 절연막 및 상기 버퍼막을 관통하는 소스 컨택홀을 통해 상기 기판 상에 형성된 상기 데이터 라인 및 상기 액티브층의 소스 영역과 접속되는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 공통 전극 상에 상기 공통 전극과 직접 접촉하도록 형성되며, 상기 공통 전극이 터치 센싱 전극으로 구동되도록 인접한 서브 화소의 공통 전극들을 연결하는 터치 센싱 라인과;
    상기 공통 전극 및 상기 터치 센싱 라인을 덮도록 상기 층간 절연막 상에 형성되는 보호막을 추가로 구비하며,
    상기 박막트랜지스터의 상기 드레인 컨택 전극은 상기 층간 절연막, 상기 게이트 절연막 및 상기 버퍼막을 관통하는 드레인 컨택홀을 통해 상기 기판 상에 형성된 상기 광차단막 및 상기 액티브층의 드레인 영역과 접속되며,
    상기 박막트랜지스터의 소스 컨택 전극은 상기 층간 절연막, 상기 게이트 절연막 및 상기 버퍼막을 관통하는 소스 컨택홀을 통해 상기 기판 상에 형성된 상기 데이터 라인 및 상기 액티브층의 소스 영역과 접속되는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와;
    상기 기판 상에 형성되어 상기 박막트랜지스터의 액티브층과 중첩되는 광차단막과;
    상기 박막트랜지스터와 접속된 화소 전극과;
    상기 화소 전극과 전계를 형성하는 공통 전극과;
    상기 공통 전극과 상기 데이터 라인 사이에 형성되며 적어도 한 층의 유기 재질의 보호막을 가지는 다층 절연막을 구비하며,
    상기 데이터 라인은 상기 광차단막과 동일 평면 상에 형성되고,
    상기 박막트랜지스터의 드레인 컨택 전극은 상기 광차단막과 전기적으로 연결되는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 다층절연막은
    상기 기판 상에 상기 광차단막과 상기 데이터 라인을 덮도록 형성된 버퍼막과;
    상기 버퍼막 상에 형성되는 상기 액티브층을 덮도록 형성된 게이트 절연막과;
    상기 게이트 절연막 상에 상기 박막트랜지스터의 게이트 전극을 덮도록 형성된 층간 절연막과;
    상기 층간 절연막 상에 형성되는 상기 유기 재질의 보호막을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 공통 전극이 터치 센싱 전극으로 구동되도록 인접한 서브 화소의 공통 전극들을 연결하는 터치 센싱 라인을 추가로 구비하며,
    상기 터치 센싱 라인은 상기 공통 전극 상에 또는 상기 공통 전극 하부에 형성되어 상기 공통 전극과 직접 접촉하는 것을 특징으로 하는 박막트랜지스터 기판.
  8. 기판 상에 광차단막과 데이터 라인을 동시에 형성하는 단계와;
    상기 광차단막 및 데이터 라인이 형성된 기판 상에 상기 광차단막과 중첩되는 액티브층을 형성하는 단계와;
    상기 액티브층이 형성된 기판 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극이 형성된 기판 상에 소스 및 드레인 컨택 전극을 형성하는 단계와;
    상기 소스 및 드레인 컨택 전극이 형성된 기판 상에 화소 전극을 형성하는 단계를 포함하고,
    상기 드레인 컨택 전극은 상기 광차단막과 전기적으로 연결되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 화소 전극과 전계를 이루는 공통 전극을 형성하는 단계와;
    상기 공통 전극과 상기 데이터 라인 사이에 다층 절연막을 형성하는 단계를 더 포함하며,
    상기 다층절연막을 형성하는 단계는
    상기 기판 상에 상기 광차단막과 상기 데이터 라인을 덮도록 버퍼막을 형성하는 단계와;
    상기 버퍼막 상에 형성되는 상기 액티브층을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 박막트랜지스터의 게이트 전극을 덮도록 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 다층 절연막을 형성하는 단계는
    상기 층간 절연막 상에 유기 재질로 형성되는 보호막을 형성하는 단계를 추가로 포함하며,
    상기 소스 및 드레인 컨택 전극을 형성하는 단계는
    상기 층간 절연막 및 상기 보호막 중 어느 하나 상에 상기 소스 및 드레인 컨택 전극과 함께 터치 센싱 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609638B (zh) * 2016-03-07 2018-09-11 京东方科技集团股份有限公司 一种半导体层和tft的制备方法、tft、阵列基板
KR102543577B1 (ko) * 2016-04-07 2023-06-14 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
CN105870132A (zh) * 2016-04-18 2016-08-17 武汉华星光电技术有限公司 Tft阵列基板及其制作方法
KR102567715B1 (ko) * 2016-04-29 2023-08-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
CN105974699B (zh) * 2016-06-29 2019-05-28 深圳市华星光电技术有限公司 阵列基板及其制造方法、液晶显示面板
KR102618961B1 (ko) * 2016-09-30 2024-01-02 삼성디스플레이 주식회사 트랜지스터 기판, 표시 장치, 및 트랜지스터 기판 제조 방법
KR102618350B1 (ko) * 2016-12-14 2023-12-28 삼성디스플레이 주식회사 디스플레이 장치
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP2019091794A (ja) * 2017-11-14 2019-06-13 シャープ株式会社 半導体装置
KR102690047B1 (ko) 2017-11-29 2024-07-29 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그를 포함하는 유기발광표시장치
KR102661922B1 (ko) * 2017-12-08 2024-04-26 엘지디스플레이 주식회사 표시 장치
KR102660491B1 (ko) * 2017-12-15 2024-04-23 엘지디스플레이 주식회사 전계발광 표시장치
KR102574096B1 (ko) * 2017-12-29 2023-09-01 엘지디스플레이 주식회사 유기발광표시패널 및 그 제조 방법과 이를 이용한 유기발광표시장치
CN108376687B (zh) * 2018-03-30 2020-05-19 武汉华星光电技术有限公司 阵列基板及其制备方法、内嵌式触摸屏
US10826026B2 (en) 2018-04-23 2020-11-03 Samsung Display Co., Ltd. Display device and manufacturing method thereof
CN108550581A (zh) * 2018-05-04 2018-09-18 武汉华星光电技术有限公司 一种低温多晶硅阵列基板及其制备方法
CN108878449B (zh) * 2018-06-28 2020-07-03 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
CN109103231B (zh) 2018-08-27 2021-08-24 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
WO2020210939A1 (zh) * 2019-04-15 2020-10-22 京东方科技集团股份有限公司 触控显示基板及其制作方法、显示装置
CN110112154B (zh) * 2019-04-17 2021-11-23 深圳市华星光电半导体显示技术有限公司 半导体基板结构及其制作方法
CN110634957A (zh) * 2019-08-28 2019-12-31 深圳市华星光电半导体显示技术有限公司 Tft器件及其制备方法、tft阵列基板、显示装置
CN110993695B (zh) * 2019-11-11 2023-01-24 深圳市华星光电半导体显示技术有限公司 Gsd tft器件及其制作方法
KR20210126187A (ko) 2020-04-09 2021-10-20 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210134158A (ko) 2020-04-29 2021-11-09 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법
KR20210142024A (ko) 2020-05-14 2021-11-24 삼성디스플레이 주식회사 표시 장치
KR20220006153A (ko) 2020-07-07 2022-01-17 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20230017391A (ko) 2021-07-27 2023-02-06 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101206358A (zh) 2006-12-22 2008-06-25 群康科技(深圳)有限公司 液晶显示装置
CN103383946A (zh) * 2013-07-12 2013-11-06 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001281626A (ja) * 2000-03-29 2001-10-10 Seiko Epson Corp 液晶表示装置
KR100626910B1 (ko) * 2002-05-21 2006-09-20 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자기기
KR100951898B1 (ko) * 2002-12-09 2010-04-09 삼성전자주식회사 포토레지스트 제거용 스트리핑 조성물 및 이를 사용한액정 표시 장치의 박막 트랜지스터 기판의 제조방법
KR100562658B1 (ko) * 2004-06-25 2006-03-20 삼성에스디아이 주식회사 발광 표시 장치 및 그 제조방법
CN100521203C (zh) * 2004-12-24 2009-07-29 三洋电机株式会社 显示装置
KR101318448B1 (ko) * 2012-12-11 2013-10-16 엘지디스플레이 주식회사 터치센서 일체형 표시장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101206358A (zh) 2006-12-22 2008-06-25 群康科技(深圳)有限公司 液晶显示装置
CN103383946A (zh) * 2013-07-12 2013-11-06 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法

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CN105405851B (zh) 2019-02-05
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KR20160029487A (ko) 2016-03-15
US9443886B2 (en) 2016-09-13

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