WO2024075923A1 - 박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법 Download PDF

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thin film
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film transistor
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문성권
강동한
김지훈
손승석
양신혁
이우근
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삼성디스플레이 주식회사
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    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to thin film transistors, transistor array substrates, and methods for manufacturing transistor array substrates.
  • display devices are applied to various electronic devices such as smartphones, digital cameras, laptop computers, navigation systems, and smart televisions.
  • a display device may include a display panel that emits light for displaying an image, and a driver that supplies a signal or power to drive the display panel.
  • the display panel may include a display area through which light for displaying an image is emitted, and may include a polarizing member or a light-emitting member disposed in the display area.
  • Sub-pixels that emit light with respective luminance and color may be arranged in the display area.
  • the display panel may include a transistor array substrate including a substrate and a circuit layer disposed on the substrate and including pixel drivers corresponding to sub-pixels, respectively.
  • a transistor array substrate including a substrate and a circuit layer disposed on the substrate and including pixel drivers corresponding to sub-pixels, respectively.
  • Each of the pixel drivers of the transistor array substrate may include at least one thin film transistor.
  • a thin film transistor includes a gate electrode, a source electrode, a drain electrode, and an active layer.
  • Such a thin film transistor may be a switching device in which current flows through a channel region of the active layer when the voltage difference between the gate electrode and the source electrode becomes more than a threshold due to a driving signal transmitted to the gate electrode.
  • the components of the thin film transistor are not prepared with a mask process suitable for each characteristic, and the possibility that the components of the thin film transistor are not prepared as designed increases, thereby increasing the current characteristics of the thin film transistor. There is a problem that reliability and uniformity may be reduced.
  • the problem to be solved by the present invention is a thin film transistor that can be prepared with a relatively small number of mask processes while maintaining reliability and uniformity of current characteristics, a transistor array substrate including the same, and a method of manufacturing the transistor array substrate. is to provide.
  • a thin film transistor includes a substrate, an active layer disposed on the substrate and including a channel region, a source region connected to one side of the channel region, and a drain region connected to the other side of the channel region, A gate insulating layer disposed on a portion of the active layer, a gate electrode made of an electrode conductive layer on the gate insulating layer and overlapping the channel region of the active layer, and the source of the active layer made of the electrode conductive layer. It includes a source electrode that extends to the region and is in contact with a portion of the source region, and a drain electrode that is made of the electrode conductive layer and extends to the drain region of the active layer and is in contact with a portion of the drain region.
  • the active layer is made of an oxide semiconductor in a crystal-containing state by heat treatment, and is arranged in the form of an intact island containing no holes on a plane.
  • Spacing areas between each of the source electrode and the drain electrode in the active layer and the gate electrode may be arranged in a continuous form parallel to the channel area.
  • the active layer may be disposed on a buffer layer covering the substrate.
  • the gate electrode, the source electrode, and the drain electrode may be covered with an interlayer insulating layer. Spaced areas between each of the source and drain electrodes in the active layer and the gate electrode may be in contact with the interlayer insulating layer and may be disposed between the interlayer insulating layer and the buffer layer.
  • At least a portion of the active layer, excluding the channel region, may be in a conductive state.
  • Parts of the active layer between each of the source and drain electrodes and the gate electrode may be in a conductive state.
  • the electrode conductive layer includes a first metal layer disposed on the gate insulating layer and made of titanium (Ti), a second metal layer disposed on the first metal layer and made of a metal material having a lower resistance than titanium (Ti), and It may include a third metal layer disposed on the second metal layer and made of ITO (Indium Tin Oxide).
  • a transistor array substrate includes a substrate including a display area on which sub-pixels are arranged and a non-display area disposed around the display area, and a substrate disposed on the substrate and each of the sub-pixels. It includes a circuit layer including corresponding pixel drivers. Each of the pixel drivers includes at least one thin film transistor.
  • a thin film transistor of one of the circuit layers is disposed on the substrate and includes a channel region, an active layer including a source region connected to one side of the channel region and a drain region connected to the other side of the channel region, and a portion of the active layer.
  • the circuit layer further includes a buffer layer disposed on the substrate and covering the light-shielding conductive layer, and an interlayer insulating layer disposed on the buffer layer and covering the thin film transistor.
  • the active layer is made of an oxide semiconductor in a state containing crystals obtained by heat treatment. Spacing areas between each of the source electrode and the drain electrode in the active layer and the gate electrode are in direct contact with the interlayer insulating layer and are disposed between the interlayer insulating layer and the buffer layer.
  • Spacing areas between each of the source electrode and the drain electrode in the active layer and the gate electrode may be arranged in a continuous form parallel to the channel area.
  • the circuit layer is made of a light-shielding conductive layer on the substrate and may further include a light-shielding electrode that overlaps at least the channel region of the active layer and is covered with the buffer layer, and a planarization layer disposed on the interlayer insulating layer. .
  • At least a portion of the active layer, excluding the channel region, may be in a conductive state.
  • Parts of the active layer between each of the source and drain electrodes and the gate electrode may be in a conductive state.
  • the electrode conductive layer includes a first metal layer disposed on the gate insulating layer and made of titanium (Ti), a second metal layer disposed on the first metal layer and made of a metal material having a lower resistance than titanium (Ti), and It may include a third metal layer disposed on the second metal layer and made of ITO (Indium Tin Oxide).
  • the circuit layer may further include signal pads disposed in a portion of the non-display area.
  • One of the signal pads includes a first pad layer made of the same layer as the light-shielding conductive layer, and a second pad layer made of the same layer as the electrode conductive layer and electrically connected to the first pad layer. It can be included.
  • the transistor array substrate may further include a light emitting device layer disposed on the circuit layer and including light emitting devices electrically connected to each of the pixel drivers.
  • the circuit layer may further include a scan gate line for transmitting a scan signal to the pixel drivers, a data line for transmitting a data signal to the pixel drivers, and an initialization voltage line for transmitting an initialization voltage to the pixel drivers.
  • One of the pixel drivers is between a first power line and a second power line that respectively transmits the first power and the second power for driving the light-emitting devices, and one of the light-emitting devices.
  • the first power wiring may be made of the light-shielding conductive layer.
  • One of the source electrode and the drain electrode of the first thin film transistor may be electrically connected to the first power wiring through a first electrode connection hole penetrating the gate insulating layer and the buffer layer. Additionally, the remaining one of the source electrode and drain electrode of the first thin film transistor may be electrically connected to the light-shielding electrode through a second electrode connection hole penetrating the gate insulating layer and the buffer layer.
  • the one light emitting device may include an anode electrode disposed on the planarization layer and electrically connected to the first thin film transistor through an anode contact hole penetrating the planarization layer and the interlayer insulating layer.
  • the circuit layer may be made of the same layer as the active layer and may further include a capacitor electrode electrically connected to the gate electrode of the first thin film transistor.
  • the pixel capacitor may be provided as an overlap area between the capacitor electrode and the light blocking electrode.
  • a method of manufacturing a transistor array substrate includes disposing a first semiconductor material layer made of an amorphous oxide semiconductor on a substrate, performing heat treatment on the first semiconductor material layer, providing a second semiconductor material layer in a state including crystals by the heat treatment, disposing a gate insulating layer covering the second semiconductor material layer on the substrate, partially forming the gate insulating layer removing, disposing first auxiliary holes and second auxiliary holes adjacent to both ends of the second semiconductor material layer, disposing an electrode conductive layer on the gate insulating layer, and using the electrode conductive layer as a mask. It includes the step of partially removing the gate insulating layer in a used state and conducting a portion of the second semiconductor material layer to prepare an active layer.
  • heat treatment on the first semiconductor material layer may be performed at a temperature between about 300 degrees Celsius and about 450 degrees Celsius.
  • the process of partially removing the gate insulating layer may be performed using an etching material containing fluorine (F).
  • the etch rate of the second semiconductor material layer with respect to the etch material containing fluorine (F) is lower than the etch rate of the first semiconductor material layer. Accordingly, after the step of preparing the active layer, the active layer is disposed in an intact island shape without holes on a plane.
  • the step of disposing the electrode conductive layer includes forming a first metal layer including titanium (Ti) on the gate insulating layer, a second metal layer including a metal material with a lower resistance than the first metal layer, and Indium Tin Oxide (ITO). ) may include sequentially disposing a third metal layer including, and partially removing a laminate of the first metal layer, the second metal layer, and the third metal layer to prepare the electrode conductive layer. there is. The process of partially removing the stack of the first metal layer, the second metal layer, and the third metal layer may be performed using an etching material containing fluorine (F).
  • F fluorine
  • the first auxiliary hole and the second auxiliary hole of the second semiconductor material layer may be made conductive by contacting an etching material for partially removing the gate insulating layer.
  • the electrode conductive layer includes a gate electrode overlapping a central portion of the second semiconductor material layer, a source electrode overlapping one side of the second semiconductor material layer, and the second semiconductor material layer. It may include a drain electrode that overlaps the other side of.
  • the source electrode may contact the first contact auxiliary portion of the second semiconductor material layer through the first auxiliary hole.
  • the drain electrode may be in contact with the second contact auxiliary portion of the second semiconductor material layer through the second auxiliary hole.
  • the remaining part of the second semiconductor material layer excluding the part covered by the gate insulating layer, is made conductive, so that the active layer can be prepared.
  • the active layer may include a channel region overlapping the gate electrode, a source region in contact with one side of the channel region, and a drain region in contact with the other side of the channel region.
  • the source area may include the first contact auxiliary part, and the drain area may include the second contact auxiliary part.
  • the method of manufacturing the transistor array substrate may further include disposing a buffer layer covering the light-shielding conductive layer on the substrate before disposing the first semiconductor material layer.
  • the method of manufacturing the transistor array substrate may further include disposing an interlayer insulating layer covering the electrode conductive layer and the active layer after preparing the active layer. After the step of disposing the interlayer insulating layer, the spaced regions between the gate electrode and each of the source electrode and the drain electrode in the active layer will be in direct contact with the interlayer insulating layer and disposed between the interlayer insulating layer and the buffer layer. You can.
  • a thin film transistor includes a gate electrode, a source electrode, and a drain electrode, each consisting of an active layer on a substrate, a gate insulating layer disposed on a portion of the active layer, and an electrode conductive layer on the gate insulating layer.
  • the gate electrode, source electrode, and drain electrode are made of the same layer, the number of mask processes required to manufacture the thin film transistor can be reduced.
  • the active layer is made of an oxide semiconductor in a state containing crystals by heat treatment.
  • An oxide semiconductor in a crystalline state has a low etching rate by an etching material containing fluorine (F) compared to an oxide semiconductor in an amorphous state.
  • the method of manufacturing a transistor array substrate includes the steps of performing heat treatment on a first semiconductor material layer made of an oxide semiconductor in an amorphous state to prepare a second semiconductor material layer made of a crystalline state; , disposing an electrode conductive layer, and providing an active layer by making part of the second semiconductor material layer conductive.
  • an etching material containing fluorine (F) is used in the process of disposing the electrode conductive layer, and even if part of the second semiconductor material layer is exposed to the etching material, the second semiconductor material layer is not partially removed. can be maintained without
  • a thin film transistor and a transistor array substrate including the same can be prepared with a relatively small number of mask processes, while maintaining reliability and uniformity of current characteristics.
  • a transistor array substrate including thin film transistors that exhibits relatively high reliability and relatively high uniformity current characteristics can be prepared even by a relatively small number of mask processes.
  • FIG. 1 is a perspective view showing a display device according to an embodiment.
  • FIG. 2 is a plan view showing the display device of FIG. 1 .
  • FIG. 3 is a cross-sectional view showing an example of a surface cut along line A-A' of FIG. 1.
  • FIG. 4 is a layout diagram showing an example of the circuit layer of FIG. 3.
  • FIG. 5 is an equivalent circuit diagram showing an example of one subpixel of FIG. 4.
  • FIG. 6 is a plan view showing an example of the first thin film transistor and the pixel capacitor of the pixel driver of FIG. 5.
  • Figure 7 is a cross-sectional view showing an example of a surface cut along line B-B' of Figure 6.
  • Figure 8 is a flowchart showing a method of manufacturing a transistor array substrate according to an embodiment.
  • first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.
  • FIG. 1 is a perspective view showing a display device according to an embodiment.
  • FIG. 2 is a plan view showing the display device of FIG. 1 .
  • Figure 3 is a cross-sectional view showing an example of a surface cut along line A-A' of Figure 1.
  • the display device 1 is a device that displays moving images or still images, such as a mobile phone, a smart phone, a tablet personal computer (tablet PC), and portable electronic devices such as smart watches, watch phones, mobile communication terminals, electronic notebooks, e-books, portable multimedia players (PMPs), navigation, and UMPCs (Ultra Mobile PCs), as well as televisions, It can be used as a display screen for various products such as laptops, monitors, billboards, and the Internet of Things (IOT).
  • IOT Internet of Things
  • the display device 1 includes an organic light emitting display device using an organic light emitting diode, a quantum dot light emitting display device including a quantum dot light emitting layer, an inorganic light emitting display device including an inorganic semiconductor, and a micro light emitting diode (micro LED or nano). It may be a light emitting display device, such as a miniature light emitting display device using a light emitting diode (nano LED).
  • the description will focus on the fact that the display device 1 is an organic light emitting display device.
  • the present invention is not limited to this and can be applied to display devices including organic insulating materials, organic light-emitting materials, and metal materials.
  • the display device 1 may be formed flat, but is not limited thereto.
  • the display device 1 is formed at the left and right ends and may include curved portions having a constant curvature or a changing curvature.
  • the display device 1 may be flexibly formed to be bent, curved, bent, folded, or rolled.
  • the display device 1 may include a transistor array substrate 10 .
  • the display device 1 may further include a protection substrate 20 that faces the transistor array substrate 10 and covers the light emitting device layer 13 .
  • the display device 1 includes a display driving circuit 31 for supplying each data signal to the data lines (DL in FIG. 4) of the circuit layer (12 in FIG. 3) of the transistor array substrate 10, and It may further include a circuit board 32 for supplying various signals and power to the transistor array board 10 and the display driving circuit 31.
  • the transistor array substrate 10 may include a substrate 11 and a circuit layer 12 disposed on the substrate 11 .
  • the transistor array substrate 10 may further include a light emitting device layer 13 disposed on the circuit layer 12.
  • the light emitting device layer 13 is disposed between the substrate 11 and the cover substrate 20.
  • the circuit layer 12 supplies driving signals for each sub-pixel corresponding to the image signal to the light emitting device layer 13.
  • the light emitting device layer 13 may emit light from each sub-pixel according to a driving signal. Light from the light emitting device layer 13 may be emitted to the outside through at least one of the substrate 11 and the cover substrate 20. As a result, the display device 1 can provide the function of displaying images.
  • the display device 1 may further include a touch detection unit (not shown) that detects the coordinates of a point touched by the user among the display surface from which light for displaying an image is emitted.
  • a touch detection unit (not shown) that detects the coordinates of a point touched by the user among the display surface from which light for displaying an image is emitted.
  • the touch sensing unit may be attached to one side of the cover substrate 20 or may be embedded between the transistor array substrate 10 and the cover substrate 20.
  • the touch sensing unit may include a touch electrode (not shown) arranged in a touch sensing area corresponding to the display surface and made of a transparent conductive material.
  • This touch detection unit can detect whether a touch is input and the coordinates of a touch input point by periodically detecting a change in the capacitance value of the touch electrode while applying a touch driving signal to the touch electrode.
  • the cover substrate 20 may be bonded opposite to the transistor array substrate 10 .
  • the cover substrate 20 may be a means of providing rigidity to protect against external physical and electrical shock.
  • the cover substrate 20 may be made of a transparent material that has insulating properties and rigidity.
  • the display device 1 may further include a sealing layer 30 disposed at an edge between the transistor array substrate 10 and the cover substrate 20 and bonding the transistor array substrate 10 and the cover substrate 20 to each other. You can.
  • the display device 1 may further include a filling layer (not shown) that fills the space between the transistor array substrate 10 and the cover substrate 20.
  • the display surface of the display device 1 has a short side in the first direction (X-axis direction) and a short side in the second direction (Y-axis direction) that intersects the first direction (X-axis direction). It may have a rectangular shape with long sides. However, this is just an example, and the display screen of the display device 1 may be implemented in various forms.
  • the display surface may be rounded so that a corner where a short side in the first direction (X-axis direction) and a long side in the second direction (Y-axis direction) meet has a predetermined curvature.
  • the display surface may have a polygonal, circular, or oval shape.
  • Figure 1 shows that the transistor array substrate 10 is in the form of a flat plate, but the present invention is not limited thereto. That is, the transistor array substrate 10 may be bent at both ends in the Y-axis direction. Alternatively, the transistor array substrate 10 may be provided flexibly so that it can be bent, curved, bent, folded, or rolled.
  • the display driving circuit 31 outputs signals and voltages for driving the transistor array substrate 10.
  • the display driving circuit 31 supplies a data signal to the data line (DL in FIG. 4) of the transistor array substrate 10, and the first driving power line (VDL in FIG. 4) of the transistor array substrate 10. ) can be supplied with the first driving power. Additionally, the display driving circuit 31 may supply a scan control signal to the scan driver (33 in FIG. 4) built into the transistor array substrate 10.
  • the display driving circuit 31 may be provided as an integrated circuit (IC).
  • the integrated circuit chip of the display driving circuit 31 may be directly mounted on the transistor array substrate 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • the integrated circuit chip of the display driving circuit 31 may be disposed in an area of the transistor array substrate 10 that is not covered by the cover substrate 20.
  • the integrated circuit chip of the display driving circuit 31 may be mounted on the circuit board 32.
  • Circuit board 32 may include an anisotropic conductive film.
  • the circuit board 32 may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film.
  • Circuit board 32 may be attached to electrode pads of transistor array substrate 10 . Because of this, the lead lines of the circuit board 32 may be electrically connected to the electrode pads of the transistor array substrate 10.
  • FIG. 4 is a layout diagram showing an example of the circuit layer of FIG. 3.
  • the transistor array substrate 10 may include a display area DA that emits light for image display and a non-display area NDA surrounding the display area DA.
  • the non-display area NDA may be indicated as an area from the edge of the display area DA to the edge of the substrate (11 in FIG. 3).
  • the transistor array substrate 10 includes sub-pixels (PX) arranged in a matrix in the vertical and horizontal directions in the display area (DA).
  • Each sub-pixel (PX) may be a unit that individually displays luminance and color.
  • the non-display area NDA may include a display pad area DPA disposed adjacent to an edge of the substrate 11 .
  • the transistor array substrate 10 may further include a signal pad (SPD) disposed in the display pad area (DPA) of the non-display area (NDA).
  • SPD signal pad
  • the circuit board 32 may be attached to the display pad area (DPA) of the transistor array substrate 10 and electrically connected to the signal pad (SPD).
  • the transistor array substrate 10 is disposed in the display area DA and further includes wires that supply signals or power to the plurality of sub-pixels PX.
  • Wires of the transistor array substrate 10 may include a scan gate wire (SL), a data wire (DL), and a first power wire (VDL).
  • the scan gate wire SL may extend in the first direction DR1 (left and right direction in FIG. 4).
  • the data line DL may extend in the second direction DR2 (up and down direction in FIG. 4).
  • the first power line VDL may extend in either the first direction DR1 or the second direction DR2.
  • the first power line VDL may extend in the second direction DR2 like the data line DL.
  • first direction DR1 and the second direction DR2 may be the third direction DR3 or directions of plane coordinates perpendicular to the thickness direction of the transistor array substrate 10.
  • the circuit layer 12 extends in a direction intersecting the first power line (VDL) and is connected to the first power line (VDL) in order to reduce the RC delay of the first power supply due to the resistance of the first power line (VDL). It may further include a first power auxiliary wiring (not shown) electrically connected to the VDL).
  • the scan gate line (SL) transmits a scan signal for controlling whether or not to transmit a data signal to the sub-pixels (PX).
  • the scan gate wire SL may be connected to the gate driver 33 disposed in a portion of the non-display area NDA of the transistor array substrate 10.
  • the gate driver 33 may be electrically connected to the display driving circuit 31 or at least one of the signal pads (SPD) through at least one gate control supply line (GCSPL).
  • SPD signal pads
  • GCSPL gate control supply line
  • the gate driver 33 may apply a scan signal to the scan gate lines SGL based on a gate control signal and gate level power supplied through at least one gate control supply line GCSPL.
  • the gate driver 33 is disposed in a portion of the non-display area NDA adjacent to one side of the display area DA in the first direction DR1 (i.e., the left side of FIG. 4 ).
  • the gate driver 33 may be disposed in another part of the non-display area NDA adjacent to the right side of the display area DA.
  • the gate driver 33 may be disposed on both left and right sides of the display area DA.
  • the data line DL is electrically connected between the display driving circuit 31 and the sub-pixels PX, and transmits the data signal output from the display driving circuit 31 to the sub-pixels PX.
  • the display driving circuit 31 may be electrically connected to some of the signal pads SPD through a data connection line DLL. That is, the display driving circuit 31 may be electrically connected to the circuit board 31 through a data connection line (DLL) and some signal pads (SPD).
  • DLL data connection line
  • SPD signal pads
  • the circuit board 32 may supply digital video data and timing signals corresponding to the image signal to the display driving circuit 31.
  • the circuit layer 12 extends from the non-display area (NDA) to the display area (DA) and includes a first power source (ELVDD in FIG. 5) and a second power source (ELVDD in FIG. 5) for driving the light emitting devices (EMD in FIG. 5). It may further include a first power line (VDL) and a second power line (not shown) that respectively transmit ELVSS).
  • the second power source (ELVSS) may have a lower voltage level than the first power source (ELVDD).
  • Each of the first power line (VDL) and the second power line may be electrically connected to the display driving circuit 31 or at least one signal pad (SPD) among the signal pads (SPD).
  • the circuit layer 12 includes pixel drivers (PXD in FIG. 5) that correspond to the sub-pixels (PX) and are electrically connected to the scan gate line (SGL), the data line (DL), and the first power line (VDL). Includes.
  • FIG. 5 is an equivalent circuit diagram showing an example of one subpixel of FIG. 4.
  • one of the pixel drivers PXD corresponding to the sub-pixels PX includes at least one thin film transistor T1, T2, and T3.
  • one pixel driver may include a first thin film transistor (T1), a second thin film transistor (T2), and a third thin film transistor (T3). Additionally, one pixel driver (PXD) may further include a pixel capacitor (PC).
  • T1 first thin film transistor
  • T2 second thin film transistor
  • T3 third thin film transistor
  • PC pixel capacitor
  • One pixel driver (PXD) is electrically connected to one light emitting device (EMD) among the light emitting devices (EMD) of the light emitting device layer 13. That is, one pixel driver (PXD) is electrically connected to the anode electrode (AND in FIGS. 6 and 7) of one light-emitting device (EMD) and supplies a driving current to one light-emitting device (EMD).
  • One light emitting device may be an organic light emitting diode (Organic Light Emitting Diode) including a light emitting layer made of organic material.
  • one light emitting device may include a light emitting layer made of an inorganic material.
  • the light emitting device may be a quantum dot light emitting device having a quantum dot light emitting layer.
  • the light emitting device may be a micro light emitting diode.
  • the first thin film transistor T1 is connected in series with the light emitting device (EMD) between the first power line (VDL) and the second power line (VSL). That is, the first electrode (e.g., source electrode) of the first thin film transistor T1 is electrically connected to the first power line (VDL), and the second electrode (e.g., , drain electrode) may be electrically connected to the anode electrode (AND) of the light emitting device (EMD).
  • EMD light emitting device
  • the source electrode and drain electrode of the first thin film transistor T1 may be changed differently from the example in FIG. 5 depending on the structural type of the first thin film transistor T1.
  • the cathode electrode (CTD in FIG. 7) of the light emitting device (EMD) may be electrically connected to the second power line (VSL).
  • the gate electrode of the first thin film transistor (T1) may be electrically connected to the second thin film transistor (T2).
  • the pixel capacitor PC may be electrically connected to the first node ND1 and the second node ND2.
  • the first node ND1 is a contact point between the gate electrode of the first thin film transistor T1 and the second thin film transistor T2.
  • the second node (ND2) is a contact point between the first thin film transistor (T1) and the light emitting device (EMD).
  • the second thin film transistor T2 is electrically connected between the data line DL and the gate electrode of the first thin film transistor T1 and may be turned on based on the scan signal SCS of the scan gate line SGL.
  • the scan signal (SCS) is applied through the scan gate line (SGL)
  • the second thin film transistor (T2) is turned on, and the data line (DL) and the gate electrode of the first thin film transistor (T1) are electrically connected. You can.
  • the data signal VDATA of the data line DL is transmitted to the pixel capacitor PC and the gate electrode of the first thin film transistor T1. can be supplied.
  • the first thin film transistor T1 may be turned on when the voltage difference between the gate electrode and the source electrode becomes greater than the threshold voltage. That is, when the data signal VDATA is applied through the first node ND1, the voltage difference between the gate electrode and the source electrode of the first thin film transistor T1 due to the first power source ELVDD and the data signal VDATA reaches the threshold. As the voltage becomes greater, the first thin film transistor T1 can be turned on. At this time, the current (Ids) between the source and drain electrodes of the first thin film transistor (T1) is supplied as the driving current of the light emitting device (EMD). And, the magnitude of the current (Ids) between the source and drain electrodes of the first thin film transistor (T1) corresponds to the data signal (VDATA). That is, when the driving current Ids corresponding to the data signal VDATA is supplied to the light emitting device EMD, the light emitting device EMD can emit light with a brightness corresponding to the data signal VDATA.
  • the pixel capacitor PC is electrically connected between the first node ND1 and the second node ND2. Therefore, the potential difference between the gate electrode and the drain electrode of the first thin film transistor T1 can be maintained by the pixel capacitor PC until the potential of the first node ND1 is changed by the data signal VDATA. .
  • the third thin film transistor T3 may be electrically connected between the initialization voltage line VIL and the second node ND2.
  • the gate electrode of the third thin film transistor T3 may be electrically connected to the initialization gate line IGL.
  • the initialization control signal (ICS) is applied through the initialization gate line (IGL)
  • the third thin film transistor (T3) is turned on, and the initialization voltage line (VIL) and the second node (ND2) can be electrically connected.
  • the initialization voltage (VINT) of the initialization voltage line (VIL) may be supplied to the anode electrode (AND) of the light emitting device (EMD) through the turned-on third thin film transistor (T3) and the second node (ND2).
  • the potential of the anode electrode (AND) can be initialized to the initialization voltage (VINT).
  • Figure 5 shows that the pixel driver (PXD) has a 3T1C structure including a first thin film transistor (T1), a second thin film transistor (T2), a third thin film transistor (T3), and one pixel capacitor (PC).
  • T1C structure including a first thin film transistor (T1), a second thin film transistor (T2), a third thin film transistor (T3), and one pixel capacitor (PC).
  • the pixel driver PXD according to one embodiment is not limited to the 3T1C structure shown in FIG. 5, and may be changed differently from the structure shown in FIG. 5 as needed.
  • the pixel driver PXD may further include a thin film transistor for initializing the potential of the first node ND1.
  • FIG. 5 shows a case where at least one thin film transistor (T1, T2, T3) provided in the pixel driver (PXD) is made of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but this is only an example. That is, at least one of the at least one thin film transistor T1, T2, and T3 provided in the pixel driver PXD may be a P-type MOSFET.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • FIG. 6 is a plan view showing an example of the first thin film transistor and the pixel capacitor of the pixel driver of FIG. 5.
  • Figure 7 is a cross-sectional view showing an example of a surface cut along line B-B' of Figure 6.
  • the first thin film transistor T1 includes an active layer (ACT), a gate electrode (GE), a source electrode (SE), and a drain electrode (DE).
  • ACT active layer
  • GE gate electrode
  • SE source electrode
  • DE drain electrode
  • the second thin film transistor T2 and the third thin film transistor T3 of the pixel driver PXD are the same or similar to the first thin film transistor T1 shown in FIGS. 6 and 7, and are described below. Omit redundant explanations. Additionally, in the following description, the first thin film transistor T1 of FIGS. 6 and 7 may be simply referred to as the thin film transistor T1.
  • the active layer ACT is disposed on the substrate 11.
  • the active layer (ACT) includes a channel area (CA) consisting of a central portion, a source area (SA) connected to one side of the channel area (CA), and a drain area (DA) connected to the other side of the channel area (CA).
  • CA channel area
  • SA source area
  • DA drain area
  • the active layer (ACT) is made of an oxide semiconductor (SEL) in a state containing crystals by heat treatment.
  • SEL oxide semiconductor
  • the active layer ACT is not made of an oxide semiconductor in an amorphous state, but is made of an oxide semiconductor in a crystallized state through a heat treatment process.
  • the heat treatment process may be performed at a temperature between about 350 degrees Celsius and about 450 degrees Celsius.
  • the active layer (ACT) when the active layer (ACT) is made of an oxide semiconductor in a crystallized state, chemical resistance to etching materials containing fluorine (F) increases compared to when it is in an amorphous state, so that it is easily removed even if exposed to the etching material. It may not work.
  • a separate etch prevention layer or mask is not placed, and even if part of the active layer (ACT) is exposed to the etching material to reduce the number of mask processes, the active layer (ACT) is It can be arranged in the form of a complete island without unnecessary holes on the plane.
  • the current path in the active layer (ACT) may not be reduced by holes (HOLE), the reliability and uniformity of the current characteristics of the thin film transistor (T1) may be improved.
  • At least a portion of the active layer (ACT) excluding the channel area (CA) may be conductive to have a higher conductivity than the channel area (CA). That is, at least a portion of the source area SA and at least a portion of the drain area DA may be in a conductive state.
  • the separation areas GA between the source electrode SE and the drain electrode DE and the gate electrode GE in the active layer ACT may be in a conductive state.
  • the conductive state may refer to a state in which conductivity is increased by reducing the oxygen content or increasing the hydrogen content compared to the channel region CA.
  • a portion covered by the gate insulating layer (GI) includes a channel area (CA) and is not conductive and can maintain semiconductor properties.
  • a portion of the active layer (ACT) that is not covered by the gate insulating layer (GI) may contact the etching material and react with the etching material when the gate insulating layer (GI) is removed and become conductive.
  • the resistance of the thin film transistor T1 is lowered, thereby increasing the magnitude of the source-drain current of the thin film transistor T1. It can be. That is, the current characteristics of the thin film transistor T1 can be improved.
  • the gate electrode (GE), source electrode (SE), and drain electrode (DE) are all made of an electrode conductive layer (ECDL) on the gate insulating layer (GI) that covers a portion of the active layer (ACT). In this way, the number of mask processes required for placement of the thin film transistor T1 can be reduced.
  • the gate electrode GE is made of an electrode conductive layer (ECDL) on the gate insulating layer (GI) and overlaps the channel area (CA) of the active layer (ACT).
  • ECDL electrode conductive layer
  • CA channel area of the active layer
  • the source electrode (SE) is made of an electrode conductive layer (ECDL) on the gate insulating layer (GI), extends to the source area (SA) of the active layer (ACT), and may contact a part of the source area (SA). Accordingly, the source electrode SE can be electrically connected to the source area SA of the active layer ACT. In particular, in order to lower the resistance between the source electrode SE and the active layer ACT, the source electrode SE may be placed in contact with or adjacent to a conductive portion of the source area SA.
  • ECDL electrode conductive layer
  • GI gate insulating layer
  • the drain electrode (DE) is made of an electrode conductive layer (ECDL) on the gate insulating layer (GI), extends to the drain area (DA) of the active layer (ACT), and may contact a part of the drain area (DA). Accordingly, the drain electrode (DE) can be electrically connected to the drain area (DA) of the active layer (ACT). In particular, in order to lower the resistance between the drain electrode DE and the active layer ACT, the drain electrode DE may be placed in contact with or adjacent to a conductive portion of the drain area DA.
  • ECDL electrode conductive layer
  • GI gate insulating layer
  • the gate electrode (GE), source electrode (SE), and drain electrode (DE) of the thin film transistor (T1) are all made of the electrode conductive layer (ECDL) on the gate insulating layer (GI). Accordingly, the number of mask processes required for placement of the thin film transistor T1 can be reduced.
  • the active layer (ACT) of the thin film transistor (T1) is made of an oxide semiconductor (SEL) crystallized through heat treatment.
  • An oxide semiconductor (SEL) crystallized through heat treatment may have increased chemical resistance to etching materials containing fluorine (F) compared to an amorphous state. Accordingly, even if a part of the active layer (ACT) is exposed to the etching material for disposing the electrode conductive layer (ECDL) due to the reduced number of mask processes, it is not easily lost and can remain as is.
  • the active layer (ACT) can be arranged in an island shape without holes on a plane.
  • the separation areas (GA) between each of the source electrode (SE) and drain electrode (DE) and the gate electrode (GE) in the active layer (ACT) may be arranged in a continuous form parallel to the channel area (CA). .
  • the circuit layer 12 of the transistor array substrate 10 includes a buffer layer 121 disposed between the substrate 11 and the active layer (ACT), a gate electrode (GE) of the thin film transistor (T1), It may further include an interlayer insulating layer 122 covering the source electrode (SE) and the drain electrode (DE).
  • circuit layer 12 of the transistor array substrate 10 may further include a planarization layer 123 disposed flat on the interlayer insulating layer 122.
  • the active layer ACT may be disposed on the buffer layer 121 covering the substrate 11. Additionally, the gate electrode (GE), source electrode (SE), and drain electrode (DE) of the thin film transistor (T1) may be covered with the interlayer insulating layer 122.
  • the active layer (ACT) is made of crystallized oxide semiconductor (SEL) and is disposed in the form of an intact island without holes on a plane. Accordingly, the separation areas (GA) between each of the source electrode (SE) and drain electrode (DE) and the gate electrode (GE) in the active layer (ACT) are in contact with the interlayer insulating layer 122 and the interlayer insulating layer 123. It can be separated from the buffer layer 121. That is, the separation areas GA between each of the source electrode SE and the drain electrode DE in the active layer ACT and the gate electrode GE are disposed between the interlayer insulating layer 123 and the buffer layer 121. Accordingly, the buffer layer 122 and the interlayer insulating layer 123 are not in direct contact with the active layer (ACT).
  • SEL crystallized oxide semiconductor
  • the current path in the active layer ACT may not be changed by holes, and thus the reliability and uniformity of the current characteristics of the thin film transistor T1 may be improved.
  • the circuit layer 12 of the transistor array substrate 10 is made of a light-blocking conductive layer (BCDL) on the substrate 11, and at least the channel of the active layer (ACT) It may further include a light blocking electrode (LSL) overlapping the area (CA). By using this light blocking electrode (LSL), leakage current of the active layer (ACT) caused by external light incident through the substrate 11 can be prevented.
  • BCDL light-blocking conductive layer
  • ACT active layer
  • the circuit layer 12 of the transistor array substrate 10 includes a scan gate line (SGL) that transmits a scan signal (SCS) to the pixel drivers (PXDs), and a data signal ( It may further include a data line (DL) for transmitting VDATA) and an initialization voltage line (VIL) for transmitting an initialization voltage (VINT) to the pixel drivers (PXD).
  • SGL scan gate line
  • SCS scan signal
  • DL data line
  • VIL initialization voltage line
  • circuit layer 12 of the transistor array substrate 10 may further include a first power line (VDL) that delivers the first power source (ELVDD) to the pixel drivers (PXDs).
  • VDL first power line
  • ELDs first power source
  • circuit layer 12 of the transistor array substrate 10 may further include an initialization gate line (IGL) that transmits an initialization control signal (ICS) to the pixel drivers (PXDs).
  • IGL initialization gate line
  • ICS initialization control signal
  • PXDs pixel drivers
  • the scan gate line SGL and the initialization gate line IGL may each extend in the first direction DR1 and be spaced apart from each other in the second direction DR2.
  • the data line DL, the first power line VDL, and the initialization voltage line VIL may each extend in the second direction DR2 and be spaced apart from each other in the first direction DR1.
  • Wires in the first direction (DR1) including the scan gate line (SGL) and the initialization gate line (IGL) are connected to the second direction (DR1) including the data line (DL), the first power line (VDL), and the initialization voltage line (VIL). It is made of a conductive layer different from the wiring of DR2) and can be insulated from each other by the buffer layer 121.
  • the wires in the second direction DR2 including the data wire DL, the first power wire (VDL), and the initialization voltage wire (VIL), are made of a light blocking conductive layer (BCDL), and the scan gate wire (SGL)
  • the circuit layer 12 of the transistor array substrate 10 may further include signal pads (SPD) disposed in the display pad area (DPA).
  • SPD signal pads
  • DPA display pad area
  • one of the signal pads includes a first pad layer (PDL1) made of the same layer as the light-blocking conductive layer (BCDL) on the substrate 11, and a gate insulating layer (GI). It may include a second pad layer (PDL2) made of the same layer as the upper electrode conductive layer (ECDL) and electrically connected to the first pad layer (PDL1).
  • PDL1 first pad layer
  • GI gate insulating layer
  • the second pad layer (PDL2) may be electrically connected to the first pad layer (PDL1) through at least one hole penetrating the buffer layer 121.
  • the interlayer insulating layer 122 may cover the edge of the second pad layer (PDL2).
  • a central portion of the second pad layer PDL2 may be exposed without being covered with the interlayer insulating layer 122 for bonding with the circuit board 32 .
  • the edges of the side and top surfaces of the second pad layer (PDL2) are covered with the interlayer insulating layer 122 to be protected from corrosion or physical shock.
  • the top layer of the electrode conductive layer (ECDL) may be made of ITO (Indium Tin Oxide).
  • the substrate 11 may be made of an insulating material such as polymer resin.
  • the substrate 11 may be made of polyimide.
  • the substrate 11 may be a flexible substrate capable of bending, folding, rolling, etc.
  • the substrate 11 may be made of a rigid insulating material such as glass.
  • Each of the buffer layer 121, the gate insulating layer (GI), and the interlayer insulating layer 122 may be made of at least one inorganic layer.
  • each of the buffer layer 121, the gate insulating layer (GI), and the interlayer insulating layer 122 is alternately stacked with one or more inorganic films of silicon nitride, silicon oxy nitride, silicon oxide, titanium oxide, and aluminum oxide. It may consist of multiple membranes.
  • the light-shielding conductive layer (BCDL) on the substrate 11 is made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). ) may be formed as a single layer or multiple layers made of any one or an alloy thereof.
  • the light blocking conductive layer may include a first power line (VDL) and a light blocking electrode (LSL).
  • the light blocking conductive layer BCDL may further include a data line DL and an initialization voltage line VIL extending in the second direction DR2.
  • the light blocking conductive layer may further include a first pad layer (PDL1) of the signal pad (SPD).
  • One of the source electrode (SE) and drain electrode (DE) of the first thin film transistor (T1) (source electrode (SE) in FIG. 6) is connected to the first electrode penetrating the gate insulating layer (GI) and the buffer layer 121. It may be electrically connected to the first power line (VDL) through the hole (ECH1).
  • the remaining one of the source electrode (SE) and drain electrode (DE) of the first thin film transistor (T1) is a second electrode that penetrates the gate insulating layer (GI) and the buffer layer 121. It can be electrically connected to the light-shielding electrode (LSL) through the electrode connection hole (ECH2).
  • the light blocking electrode (LSL) is not maintained in a floating state, but can be electrically connected to the drain electrode (DE) of the first thin film transistor (T1).
  • the potential of the second node ND2 between the first thin film transistor T1 and the light emitting device EMD can be stably maintained.
  • the light emitting device layer 13 includes light emitting devices (EMD) corresponding to each sub-pixel (PX).
  • EMD light emitting devices
  • One of the light emitting devices (EMD) is interposed between the opposing anode electrode (AND) and the cathode electrode (CTD), and the anode electrode (AND) and the cathode electrode (CTD), and is made of a photoelectric conversion material. It may include a light emitting layer (EML) made of.
  • the anode electrode (AND) is disposed on the planarization layer 123, and is connected to the drain electrode ( DE) can be electrically connected.
  • the light emitting device layer 13 may further include a pixel definition layer (PDL) covering the edge of the anode electrode (AND).
  • PDL pixel definition layer
  • the circuit layer 12 of the transistor array substrate 10 may further include a capacitor electrode (CPE) for providing a pixel capacitor (PC).
  • CPE capacitor electrode
  • PC pixel capacitor
  • the capacitor electrode (CPE) is made of the same layer as the active layer (ACT). That is, the capacitor electrode (CPE) may be made of an oxide semiconductor that is crystallized and electrically conductive through heat treatment.
  • the capacitor electrode (CPE) may be electrically connected to the gate electrode (GE) of the first thin film transistor (T1) through the capacitor connection hole (CPCH) penetrating the gate insulating layer (GI). That is, the gate electrode (GE) of the first thin film transistor (T1) extends into the capacitor connection hole (CPCH) and may be in contact with a portion of the capacitor electrode (CPE) through the capacitor connection hole (CPCH). Here, the gate electrode (GE) of the first thin film transistor (T1) may overlap a portion of the capacitor connection hole (CPCH).
  • the capacitor electrode (CPE) may be exposed without being covered with the gate insulating layer (GI). That is, according to one embodiment, since the capacitor electrode (CPE) is made of a crystallized oxide semiconductor, the etching rate by the etching material is relatively low. Therefore, while the electrode conductive layer (ECDL) is disposed, the capacitor electrode (CPE) may not be covered with the gate insulating layer (GI). Accordingly, without a separate capacitor connection hole (CPCH), the gate electrode (GE) of the first thin film transistor (T1) extends toward the capacitor electrode (CPE) and comes into contact with the capacitor electrode (CPE). Can be electrically connected.
  • CPCH capacitor connection hole
  • the pixel capacitor PC can be provided as an overlap area between the capacitor electrode CPE and the light blocking electrode LSL.
  • LSL light blocking electrode
  • CPE capacitor electrode
  • the light-blocking conductive layer may have a double-layer structure including a diffusion prevention layer and a low-resistance layer.
  • the diffusion prevention layer of the light blocking conductive layer may be made of titanium (Ti).
  • the low-resistance layer of the light-shielding conductive layer may be made of copper (Cu).
  • the electrode conductive layer (ECDL) on the gate insulating layer (GI) may have a triple-layer structure.
  • the electrode conductive layer (ECDL) includes the gate electrode (GE), source electrode (SE), and drain electrode (DE) of the thin film transistor (T1).
  • the electrode conductive layer may further include a scan gate line (SGL) and an initialization gate line (IGL) extending in the first direction DR1.
  • SGL scan gate line
  • IGL initialization gate line
  • the electrode conductive layer may further include a second pad layer (PDL2) of the signal pad (SPD).
  • PDL2 second pad layer of the signal pad
  • the electrode conductive layer includes a first metal layer (ML1) disposed on the gate insulating layer (GI), a second metal layer (ML2) disposed on the first metal layer (ML1), and a second metal layer (ML2) disposed on the gate insulating layer (GI). It may include a third metal layer (ML3) disposed on the second metal layer (ML2).
  • the first metal layer ML1 is used to block the metal material of the second metal layer ML2 from spreading to the surroundings.
  • the first metal layer ML1 may be made of titanium (Ti).
  • the second metal layer ML2 is intended to lower the resistance of the electrode conductive layer ECDL, and may be made of a metal material with relatively low resistance. That is, the second metal layer ML2 may be made of at least one of aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), neodymium (Nd), and copper (Cu). For example, the second metal layer ML2 may be made of copper (Cu).
  • the third metal layer ML3 may be made of ITO to prevent corrosion of the signal pad SPD and facilitate bonding.
  • the transistor array substrate 10 may further include a sealing layer 14 disposed on the light emitting device layer 13.
  • the sealing layer 14 may have a structure in which at least one inorganic layer and at least one organic layer are alternately stacked.
  • the sealing layer 14 includes a first inorganic layer 141 disposed on the light emitting device layer 13 and made of an inorganic insulating material, and an organic layer disposed on the first inorganic layer 141 and made of an organic insulating material ( 142), and a second inorganic layer 143 disposed on the first inorganic layer 141, covering the organic layer 142, and made of an inorganic insulating material.
  • Figure 8 is a flowchart showing a method of manufacturing a transistor array substrate according to an embodiment. 9 to 27 are process charts for each step in FIG. 8.
  • a method of manufacturing a transistor array substrate 10 includes disposing a first semiconductor material layer on the substrate 11 (S13) and performing heat treatment on the first semiconductor material layer.
  • the method of manufacturing the transistor array substrate 10 includes the step of disposing a light blocking conductive layer (BCDL) on the substrate 11 (S11) before the step of disposing the first semiconductor material layer (S13). ), and a step 12 of disposing a buffer layer 121 covering the light-blocking conductive layer (BCDL) on the substrate 11.
  • BCDL light blocking conductive layer
  • the method of manufacturing the transistor array substrate 10 includes, after the step (S18) of preparing the active layer (ACT), an electrode conductive layer (ECDL) and an interlayer insulating layer 122 covering the active layer (ACT). It may further include arranging a planarization layer 123 that evenly covers the interlayer insulating layer 122 (S19).
  • the method of manufacturing the transistor array substrate 10 includes the interlayer insulating layer 122 and the planarization layer 123 after the step (S19) of disposing the interlayer insulating layer 122 and the planarization layer 123.
  • a step of disposing an anode contact hole (ANCH) penetrating (S21), a step of disposing the light emitting device layer 13 on the planarization layer 123 (S22), and the sealing layer 14 on the light emitting device layer 13. ) may further include the step of arranging.
  • a light-shielding conductive layer (BCDL: VDL, LSL) is disposed on the substrate 11. It can be. (S11)
  • the light-blocking conductive layer may include a light-blocking electrode (LSL) disposed in each sub-pixel (PX).
  • the light-blocking conductive layer BCDL may be disposed in the display area DA and may further include wires in the second direction DR2 extending in the second direction DR2.
  • Wires in the second direction DR2 may include a data line DL, a first power line VDL, and an initialization voltage line VIL.
  • the buffer layer 121 may be disposed by laminating an inorganic insulating material covering the light-blocking conductive layer (BCDL) on the substrate 11.
  • BCDL light-blocking conductive layer
  • an amorphous oxide semiconductor is stacked on the buffer layer 121, and the amorphous oxide semiconductor is partially removed to form a first semiconductor material layer 211 in each of the sub-pixels (PX). ) can be placed. (S13)
  • the oxide semiconductor of the first semiconductor material layer 211 may include one or more metal materials among indium (In), gallium (Ga), zinc (Zn), tin (Sn), aluminum (Al), and molybdenum (Mo). there is.
  • a first capacitor electrode material layer 212 may be further disposed in each of the sub-pixels PX.
  • heat treatment may be performed on the first semiconductor material layer 211 to prepare a second semiconductor material layer 221 containing crystals through the heat treatment.
  • the first capacitor electrode material layer 212 is also exposed to heat treatment, so that the second capacitor electrode material layer 222 containing crystals by heat treatment can be prepared together.
  • Heat treatment for the first semiconductor material layer 211 and the first capacitor electrode material layer 212 may be performed at a temperature between 300 degrees Celsius and 450 degrees Celsius. Additionally, heat treatment may be performed for a process time of less than 1 hour.
  • each of the first semiconductor material layer 211 and the first capacitor electrode material layer 212 may be converted to a crystallized state.
  • the higher the process temperature or the longer the process time the more portions of each of the first semiconductor material layer 211 and the first capacitor electrode material layer 212 may be converted to a crystallized state.
  • each of the first semiconductor material layer 211 and the first capacitor electrode material layer 212 may be converted to a crystallized state. That is, the upper part of the first semiconductor material layer 211 and the upper part of the first capacitor electrode material layer 212 are converted to a crystallized state to form the second semiconductor material layer 221 and the second capacitor electrode material layer 222. ), and the remaining lower part may be maintained in an amorphous state.
  • the gate insulating layer GI may be disposed by stacking an inorganic insulating material covering the second semiconductor material layer 221 on the buffer layer 121 .
  • the gate insulating layer GI may further cover the second capacitor electrode material layer 222.
  • the gate insulating layer (GI) is partially removed to form first auxiliary holes (ASH1) and second auxiliary holes (ASH2) adjacent to both ends of the second semiconductor material layer 221, respectively. can be placed.
  • an etching process is performed on the gate insulating layer GI to remove portions of the gate insulating layer GI, thereby forming the first auxiliary hole ASH1 and the second auxiliary hole ASH2.
  • the gate insulating layer (GI) is exposed to an etching process for partial removal through the ASH1) and the second auxiliary hole (ASH2) and is made conductive, thereby providing a first contact auxiliary part (CTA1) and a second contact auxiliary part (CTA2). It can be.
  • the second semiconductor material layer ( 221), the first contact auxiliary part (CTA1) and the second contact auxiliary part (CTA2) exposed through the first auxiliary hole (ASH1) and the second auxiliary hole (ASH2), respectively, are used to partially remove the gate insulating layer (GI). By contacting with an etching material, it can be converted to a conductive state.
  • the capacitor penetrates the gate insulating layer (GI) and exposes a portion of the second capacitor electrode material layer 222. Additional connection holes (CPCH) may be placed. At this time, a portion of the second capacitor electrode material layer 222 may be exposed to an etching process through the capacitor connection hole (CPCH) and become conductive.
  • GI gate insulating layer
  • CPCH capacitor connection hole
  • a portion of the gate insulating layer GI covering the second capacitor electrode material layer 222 in the step S16 of arranging the first auxiliary hole ASH1 and the second auxiliary hole ASH2. can be removed. That is, the second capacitor electrode material layer 222 may be entirely exposed to the etching process. At this time, the second capacitor electrode material layer 222 is converted into a conductive state by contacting an etching material for partially removing the gate insulating layer GI, thereby forming a capacitor electrode CPE.
  • first auxiliary hole (ASH1) and the second auxiliary hole (ASH2) penetrate through the gate insulating layer (GI) and the buffer layer 121 and part of the first power line (VDL).
  • a first electrode connection hole (ECH1) exposing the first electrode connection hole (ECH1) and a second electrode connection hole (ECH2) penetrating the gate insulating layer (GI) and the buffer layer 121 and exposing a portion of the light blocking electrode (LSL) may be further provided. .
  • the first auxiliary hole (ASH1) and the second auxiliary hole (ASH2) penetrate through the gate insulating layer (GI) and the buffer layer 121.
  • At least one pad connection hole (PDCH) exposing a portion of the pad layer (PDL1) may be further provided.
  • the process of partially removing the gate insulating layer (GI) to arrange the first auxiliary hole (ASH1) and the second auxiliary hole (ASH2) may be performed using an etching material containing fluorine (F). there is.
  • the second semiconductor material layer 221 and the second capacitor electrode material layer 222 are in a crystallized state by heat treatment, the second semiconductor material layer 221 and the second capacitor are formed by an etching material containing fluorine (F).
  • the etch rate of the electrode material layer 222 is lower than that of the first semiconductor material layer 211 and the first capacitor electrode material layer 212, which are in an amorphous state. That is, even if the second semiconductor material layer 221 and the second capacitor electrode material layer 222, which are in a crystallized state, are exposed to an etching material containing fluorine (F), they react to the etching material containing fluorine (F). It may remain without being removed.
  • the stack of the first metal layer ML1, the second metal layer ML2, and the third metal layer ML3 disposed on the gate insulating layer GI is partially removed to form an electrode.
  • a conductive layer (ECDL) may be disposed.
  • the step of disposing the electrode conductive layer (ECDL) (S17) is the step of sequentially disposing the first metal layer (ML1), the second metal layer (ML2), and the third metal layer (ML3) on the gate insulating layer (GI). , and may include preparing an electrode conductive layer (ECDL) by partially removing deposits from the first metal layer (ML1), the second metal layer (ML2), and the third metal layer (ML3).
  • the first metal layer ML1 may include titanium (Ti).
  • the second metal layer ML2 may include a metal material with lower resistance than the first metal layer ML1. That is, the second metal layer ML2 may include at least one of aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), neodymium (Nd), and copper (Cu). As an example, the second metal layer ML2 may include copper (Cu).
  • the third metal layer ML3 may include ITO.
  • the process of partially removing deposits from the first metal layer ML1, the second metal layer ML2, and the third metal layer ML3 may be performed using an etching material containing fluorine (F).
  • the etching material used in the process of partially removing deposits on the first metal layer (ML1), the second metal layer (ML2), and the third metal layer (ML3) is not only fluorine (F) but also hydrogen peroxide (H 2 O 2 ).
  • sulfuric acid (H 2 SO 4 ), phosphoric acid (H 3 O 4 P), nitric acid (HNO 3 ), and acetic acid (CH 3 COOH) may be further included.
  • the fluorine content in the etching material may be about 5% or less.
  • the hydrogen peroxide content of the etching material is approximately 30% or less
  • the sulfuric acid content is approximately 10% or less
  • the phosphoric acid content is approximately 60% or less
  • the nitric acid content is approximately 30% or less
  • the acetic acid content is approximately 30% or less. It may be less than 10%.
  • the etching rate of the second semiconductor material layer 221 and the second capacitor electrode material layer 222 by the etching material containing fluorine (F) is the first semiconductor material layer 211 in an amorphous state. and lower than the first capacitor electrode material layer 212. Therefore, even if the etching material for partially removing the stack of the first metal layer ML1, the second metal layer ML2, and the third metal layer ML3 contains fluorine (F), the second semiconductor material layer 221 and the second capacitor electrode material layer 222 (or capacitor electrode (CPE)) may remain without reacting to the etching material.
  • the electrode conductive layer includes a gate electrode (GE) overlapping with a central portion of the second semiconductor material layer 221, a source electrode (SE) overlapping with one side of the second semiconductor material layer 221, and a second semiconductor material layer. It may include a drain electrode DE that overlaps the other side of the material layer 221.
  • the source electrode SE extends to the first auxiliary hole ASH1 and can contact the first contact auxiliary part CTA1 of the second semiconductor material layer 221 through the first auxiliary hole ASH1.
  • the drain electrode DE extends to the second auxiliary hole ASH2 and can contact the second contact auxiliary part CTA2 of the second semiconductor material layer 221 through the second auxiliary hole ASH2.
  • the source electrode (SE) and the drain electrode (DE) do not entirely cover the first auxiliary hole (ASH1) and the second auxiliary hole (ASH2), respectively. This is because the remaining portion of the second semiconductor material layer 221 except for the first contact auxiliary part (CTA1) and the second contact auxiliary part (CTA2) is covered with the gate insulating layer (GI), so that the source electrode (SE) and the drain electrode This is because it cannot be electrically connected to (DE).
  • GI gate insulating layer
  • the source electrode SE may overlap a portion of the first auxiliary hole ASH1 and may be in contact with a portion of the first contact auxiliary portion CTA1.
  • the drain electrode DE may overlap a portion of the second auxiliary hole ASH2 and may be in contact with a portion of the second contact auxiliary portion CTA2.
  • the gate electrode (GE) of the first thin film transistor (T1) extends to contact a portion of the capacitor electrode (CPE), so that it can be electrically connected to the capacitor electrode (CPE).
  • the source electrode (SE) of the first thin film transistor (T1) may be electrically connected to the first power line (VDL) through the first electrode connection hole (ECH1).
  • the drain electrode (DE) of the first thin film transistor (T1) may be electrically connected to the light blocking electrode (LSL) through the second electrode connection hole (ECH2).
  • the spaced regions (GA) between each of the source electrode (SE) and drain electrode (DE) and the gate electrode (GE) of the second semiconductor material layer 222 ) by removing the gate insulating layer (GI) covering the gap areas (GA) into a conductive state an active layer (ACT) including the gap areas (GA) in a conductive state can be prepared.
  • the conductive state may represent a conductive state, unlike the channel region CA that maintains semiconductor properties.
  • a first thin film transistor including an active layer (ACT), a gate electrode (GE), a source electrode (SE), and a drain electrode (DE) can be prepared.
  • a process of partially removing the gate insulating layer (GI) may be performed using an etching material containing fluorine (F).
  • the second semiconductor material layer 221 and the second capacitor electrode material layer 222 are in a crystallized state by heat treatment, the second semiconductor material layer 221 and the second capacitor are formed by an etching material containing fluorine (F).
  • the etch rate of the electrode material layer 222 is lower than that of the first semiconductor material layer 211 and the first capacitor electrode material layer 212, which are in an amorphous state. That is, even if the second semiconductor material layer 221 and the second capacitor electrode material layer 222, which are in a crystallized state, are exposed to an etching material containing fluorine (F), they react to the etching material containing fluorine (F). It may remain without being removed.
  • the active layer (ACT) may be disposed in the form of an intact island on a plane that does not include holes.
  • step S18 of preparing the active layer (ACT) the portion of the second capacitor electrode material layer 222 that does not overlap with the gate electrode (GE) of the first thin film transistor (T1) is placed in a conductive state.
  • a capacitor electrode (CPE) can be provided.
  • a typical transistor array substrate includes an active layer made of an amorphous oxide semiconductor and a capacitor electrode.
  • the active layer (ACT') of a general transistor array substrate (REF) includes through holes (THH) disposed between each of the source electrode (SE) and drain electrode (DE) and the gate electrode (GE). .
  • TH through holes
  • the capacitor electrode (CPE') of a typical transistor array substrate (REF) also includes a through hole (THH') disposed around the capacitor connection hole (CPCH). Accordingly, the resistance characteristics between the gate electrode (GE) and the capacitor electrode (CPE') of the first thin film transistor (T1) may increase or vary, and the capacity of the pixel capacitor (PC) may vary.
  • the method of manufacturing the transistor array substrate 10 heat-treats the first semiconductor material layer 211 in an amorphous state to form a second semiconductor material layer 221 in a crystallized state. It includes a preparation step (S14). At this time, the degree to which the second semiconductor material layer 221 in a crystallized state is etched by an etching material containing fluorine (F) may be relatively low compared to the first semiconductor material layer 211 in an amorphous state.
  • F fluorine
  • the second semiconductor material layer 221 will remain as is even if it is exposed to the etching material more than once. Therefore, the active layer (ACT) can be disposed in an intact island shape without holes on a plane, and as a result, the reliability and uniformity of the current characteristics of the thin film transistor (T1) can be improved.
  • the source electrode (SE) and the drain electrode (DE) are disposed on the same layer as the gate electrode (GE), the number of mask processes can be reduced, and the active layer (ACT) is formed in an intact island form. It can be placed as .
  • the capacitor electrode (CPE) can be disposed in the form of an intact island plane, the uniformity of resistance characteristics between the gate electrode (GE) and the capacitor electrode (CPE') of the first thin film transistor (T1) can be improved, and the pixel The uniformity of capacitance of the capacitor (PC) can be improved.
  • an inorganic insulating material covering the thin film transistor T1 may be applied on the buffer layer 121 to form an interlayer insulating layer 122.
  • the planarization layer 123 can be disposed by applying an organic insulating material on the interlayer insulating layer 122.
  • the interlayer insulating layer 122 may be made of a multilayer in which one or more inorganic layers of silicon nitride, silicon oxy nitride, silicon oxide, titanium oxide, and aluminum oxide are alternately stacked.
  • the planarization layer 123 may be made of an organic film such as acryl resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. .
  • the interlayer insulating layer 122 and the planarization layer 123 are partially removed to penetrate the interlayer insulating layer 122 and the planarization layer 123 and form a layer of the first thin film transistor T1.
  • An anode contact hole (ANCH) exposing a portion of the drain electrode (DE) may be disposed.
  • the light emitting device layer 13 may be disposed on the planarization layer 123 . (S22)
  • the light emitting device layer 13 is disposed in a spaced space between the anode electrode (AND), which is electrically connected to the first thin film transistor (T1) through the anode contact hole (ANCH), and the anode electrode (AND) of the sub-pixels (PX). It may include a pixel definition layer (PDL), a light emitting layer (EML) disposed on an anode electrode (AND), and a cathode electrode (CTD) disposed on the light emitting layer (EML).
  • PDL pixel definition layer
  • EML light emitting layer
  • CTD cathode electrode
  • the anode electrode AND may be a pixel electrode corresponding to each of the sub-pixels PX.
  • the anode electrode AND may reflect at least a portion of the light generated in the light emitting layer EML.
  • the cathode electrode (CTD) may be a common electrode that overall corresponds to the sub-pixels (PX).
  • the cathode electrode (CTD) may transmit at least a portion of the light generated in the light emitting layer (EML).
  • the light emitting layer (EML) may be disposed in each of the sub-pixels (PX).
  • the display device 1 includes a color filter member (not shown) or a color conversion member (not shown) or displays a single color
  • the light emitting layer (EML) may be disposed uniformly throughout the sub-pixels (PX). there is.
  • the sealing layer 14 may be disposed on the light emitting device layer 13.
  • the transistor array substrate 10 can be prepared.
  • the mask process includes the step (S17) of disposing the electrode conductive layer (ECDL) including the gate electrode (GE), the source electrode (SE), and the drain electrode (DE). The number may be reduced.
  • the electrode conductive layer ECDL
  • GE gate electrode
  • SE source electrode
  • DE drain electrode
  • step (S14) of preparing the second semiconductor material layer 221 in a crystallized state by heat treatment an active layer (ACT) in the form of an intact island without holes can be prepared. Therefore, while reducing the number of mask processes, a decrease in the uniformity and reliability of the current characteristics of the thin film transistor can be prevented.

Abstract

박막트랜지스터, 이를 포함한 트랜지스터 어레이 기판, 및 트랜지스터 어레이 기판의 제조 방법이 제공된다. 박막트랜지스터는 기판, 상기 기판 상에 배치되고 채널영역, 상기 채널영역의 일측에 이어진 소스영역 및 상기 채널영역의 다른 일측에 이어진 드레인영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 소스영역으로 연장되며 상기 소스영역의 일부와 접하는 소스 전극, 및 상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 드레인영역으로 연장되며 상기 드레인영역의 일부와 접하는 드레인 전극을 포함한다. 상기 액티브층은 열처리에 의한 결정(crystal)을 포함하는 상태의 산화물 반도체로 이루어지고, 온전한 평면 형태로 배치된다.

Description

박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법
본 발명은 박막트랜지스터, 트랜지스터 어레이 기판 및 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시장치는 영상 표시를 위한 광을 방출하는 표시 패널과, 표시 패널의 구동을 위한 신호 또는 전원을 공급하는 구동부를 포함할 수 있다.
표시 패널은 영상 표시를 위한 광이 방출되는 표시 영역을 포함하고, 표시 영역에 배치되는 편광 부재 또는 발광 부재를 포함할 수 있다.
표시 영역에는 각각의 휘도와 색상으로 광이 방출되는 서브 화소들이 배열될 수 있다.
그리고, 표시 패널은 기판과, 기판 상에 배치되고 서브 화소들에 각각 대응되는 화소 구동부들을 포함한 회로층을 포함하는 트랜지스터 어레이 기판을 포함할 수 있다. 이러한 트랜지스터 어레이 기판에 의해, 표시 영역의 서브 화소들로부터 각각의 휘도와 색상으로 광이 방출될 수 있다.
트랜지스터 어레이 기판의 화소 구동부들 각각은 적어도 하나의 박막트랜지스터를 포함할 수 있다.
박막트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트 전극으로 전달된 구동신호에 의해 게이트 전극과 소스 전극 간의 전압차가 임계치 이상이 되면, 액티브층의 채널영역을 통해 전류가 흐르는 스위칭 소자일 수 있다.
한편, 박막트랜지스터를 포함하는 트랜지스터 어레이 기판의 제조 시, 마스크 공정 수가 증가할수록 제조 비용이 증가하고 수율이 감소될 수 있다.
그러나, 마스크 공정 수를 감소시키는 경우, 박막트랜지스터의 구성요소들이 각각의 특성에 맞는 마스크 공정으로 마련되지 못하므로, 박막트랜지스터의 구성요소들이 설계대로 마련되지 않을 가능성이 높아짐으로써, 박막트랜지스터의 전류 특성의 신뢰도 및 균일도가 저하될 수 있는 문제점이 있다.
이에 따라, 본 발명이 해결하고자 하는 과제는 비교적 적은 개수의 마스크 공정들로 마련될 수 있으면서도 전류 특성의 신뢰도 및 균일도를 유지할 수 있는 박막트랜지스터, 이를 포함하는 트랜지스터 어레이 기판, 및 트랜지스터 어레이 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 박막트랜지스터는 기판, 상기 기판 상에 배치되고 채널영역, 상기 채널영역의 일측에 이어진 소스영역 및 상기 채널영역의 다른 일측에 이어진 드레인영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 소스영역으로 연장되며 상기 소스영역의 일부와 접하는 소스 전극, 및 상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 드레인영역으로 연장되며 상기 드레인영역의 일부와 접하는 드레인 전극을 포함한다. 상기 액티브층은 열처리에 의한 결정(crystal)을 포함하는 상태의 산화물 반도체로 이루어지고, 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치된다.
상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 채널 영역과 나란하게 연속되는 형태로 배치될 수 있다.
상기 액티브층은 상기 기판을 덮는 버퍼층 상에 배치될 수 있다. 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 층간 절연층으로 덮일 수 있다. 상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 층간 절연층과 접하고 상기 층간 절연층과 상기 버퍼층 사이에 배치될 수 있다.
상기 액티브층 중 상기 채널 영역을 제외한 나머지의 적어도 일부는 도전화된 상태일 수 있다.
상기 액티브층 중 상기 소스전극 및 상기 드레인전극 각각과 상기 게이트 전극 사이의 이격 영역들은 도전화된 상태일 수 있다.
상기 전극 도전층은 상기 게이트 절연층 상에 배치되고 티타늄(Ti)으로 이루어진 제1 금속층, 상기 제1 금속층 상에 배치되고 상기 티타늄(Ti)보다 낮은 저항을 갖는 금속재료로 이루어진 제2 금속층, 및 상기 제2 금속층 상에 배치되고 ITO(Indium Tin Oxide)로 이루어진 제3 금속층을 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 트랜지스터 어레이 기판은 서브 화소들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함한 기판, 및 상기 기판 상에 배치되고 상기 서브 화소들에 각각 대응하는 화소 구동부들을 포함하는 회로층을 포함한다. 상기 화소 구동부들 각각은 적어도 하나의 박막트랜지스터를 포함한다. 상기 회로층 중 하나의 박막트랜지스터는 상기 기판 상에 배치되고 채널영역, 상기 채널영역의 일측에 이어진 소스영역 및 상기 채널영역의 다른 일측에 이어진 드레인영역을 포함하는 액티브층, 상기 액티브층의 일부 상에 배치되는 게이트 절연층, 상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극, 상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 소스영역으로 연장되며 상기 소스영역의 일부와 접하는 소스 전극, 및 상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 드레인영역으로 연장되며 상기 드레인영역의 일부와 접하는 드레인 전극을 포함한다. 상기 회로층은 상기 기판 상에 배치되고 상기 차광 도전층을 덮는 버퍼층, 및 상기 버퍼층 상에 배치되고 상기 박막트랜지스터를 덮는 층간 절연층을 더 포함한다. 상기 액티브층은 열처리에 의한 결정(crystal)을 포함하는 상태의 산화물 반도체로 이루어진다. 상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 층간 절연층에 직접 접하고, 상기 층간 절연층과 상기 버퍼층 사이에 배치된다.
상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 채널 영역과 나란하게 연속되는 형태로 배치될 수 있다.
상기 회로층은 상기 기판 상의 차광 도전층으로 이루어지고 상기 액티브층 중 적어도 상기 채널영역과 중첩되며 상기 버퍼층으로 덮이는 차광 전극, 및 상기 층간 절연층 상에 배치되는 평탄화층을 더 포함할 수 있다.
상기 액티브층 중 상기 채널 영역을 제외한 나머지의 적어도 일부는 도전화된 상태일 수 있다.
상기 액티브층 중 상기 소스전극 및 상기 드레인전극 각각과 상기 게이트 전극 사이의 이격 영역들은 도전화된 상태일 수 있다.
상기 전극 도전층은 상기 게이트 절연층 상에 배치되고 티타늄(Ti)으로 이루어진 제1 금속층, 상기 제1 금속층 상에 배치되고 상기 티타늄(Ti)보다 낮은 저항을 갖는 금속재료로 이루어진 제2 금속층, 및 상기 제2 금속층 상에 배치되고 ITO(Indium Tin Oxide)로 이루어진 제3 금속층을 포함할 수 있다.
상기 회로층은 상기 비표시 영역의 일부에 배치되는 신호 패드들을 더 포함할 수 있다. 상기 신호 패드들 중 하나의 신호 패드는 상기 차광 도전층과 동일층으로 이루어진 제1 패드층, 및 상기 전극 도전층과 동일층으로 이루어지고 상기 제1 패드층과 전기적으로 연결되는 제2 패드층을 포함할 수 있다.
상기 트랜지스터 어레이 기판은 상기 회로층 상에 배치되고 상기 화소 구동부들 각각과 전기적으로 연결된 발광 소자들을 포함하는 발광 소자층을 더 포함할 수 있다. 상기 회로층은 상기 화소 구동부들에 스캔 신호를 전달하는 스캔 게이트 배선, 상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선, 및 상기 화소 구동부들에 초기화 전압을 전달하는 초기화 전압 배선을 더 포함할 수 있다. 상기 화소 구동부들 중 하나의 화소 구동부는 상기 발광 소자들을 구동하기 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 배선과 제2 전원 배선 사이에, 상기 발광 소자들 중 하나의 발광 소자와 직렬로 연결되는 제1 박막트랜지스터, 상기 데이터 배선과 상기 제1 박막트랜지스터의 게이트 전극 사이에 전기적으로 연결되고 상기 스캔 게이트 배선의 스캔 신호에 기초하여 턴온되는 제2 박막트랜지스터, 상기 제1 박막트랜지스터의 게이트 전극과 상기 제2 박막트랜지스터 사이의 제1 노드, 및 상기 제1 박막트랜지스터와 상기 하나의 발광소자 사이의 제2 노드와 전기적으로 연결되는 화소 커패시터, 및 상기 초기화 전압 배선과 상기 제2 노드 사이에 전기적으로 연결되고 초기화 게이트 배선의 초기화 제어 신호에 기초하여 턴온되는 제3 박막트랜지스터를 포함할 수 있다.
상기 제1 전원 배선은 상기 차광 도전층으로 이루어질 수 있다. 상기 제1 박막트랜지스터의 소스 전극과 드레인 전극 중 하나는 상기 게이트 절연층과 상기 버퍼층을 관통하는 제1 전극 연결홀을 통해 상기 제1 전원 배선과 전기적으로 연결될 수 있다. 그리고, 상기 제1 박막트랜지스터의 소스 전극과 드레인 전극 중 다른 나머지 하나는 상기 게이트 절연층과 상기 버퍼층을 관통하는 제2 전극 연결홀을 통해 상기 차광 전극과 전기적으로 연결될 수 있다.
상기 하나의 발광 소자는 상기 평탄화층 상에 배치되고 상기 평탄화층과 상기 층간 절연층을 관통하는 애노드 콘택홀을 통해 상기 제1 박막트랜지스터와 전기적으로 연결되는 애노드 전극을 포함할 수 있다.
상기 회로층은 상기 액티브층과 동일층으로 이루어지고 상기 제1 박막트랜지스터의 게이트전극과 전기적으로 연결되는 커패시터 전극을 더 포함할 수 있다. 상기 화소 커패시터는 상기 커패시터 전극과 상기 차광 전극 간의 중첩 영역으로 마련될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법은 기판 상에 비결정 상태의 산화물 반도체로 이루어진 제1 반도체 재료층을 배치하는 단계, 상기 제1 반도체 재료층에 대해 열처리를 실시하여, 상기 열처리에 의한 결정(crystal)을 포함하는 상태의 제2 반도체 재료층을 마련하는 단계, 상기 기판 상에 상기 제2 반도체 재료층을 덮는 게이트 절연층을 배치하는 단계, 상기 게이트 절연층을 부분적으로 제거하여, 상기 제2 반도체 재료층의 양단에 각각 인접한 제1 보조홀과 제2 보조홀을 배치하는 단계, 상기 게이트 절연층 상에 전극 도전층을 배치하는 단계, 및 상기 전극 도전층을 마스크로 이용한 상태에서 상기 게이트 절연층을 부분적으로 제거하고 제2 반도체 재료층의 일부를 도전화하여, 액티브층을 마련하는 단계를 포함한다.
상기 제2 반도체 재료층을 마련하는 단계에서, 상기 제1 반도체 재료층에 대한 열처리는 약 섭씨 300도 내지 약 섭씨 450도 사이의 온도로 실시될 수 있다.
상기 액티브층을 마련하는 단계에서, 상기 게이트 절연층을 부분적으로 제거하는 과정은 불소(F)를 포함하는 식각재료를 이용하여 실시될 수 있다. 상기 불소(F)를 포함하는 식각재료에 대한 상기 제2 반도체 재료층의 식각율은 상기 제1 반도체 재료층의 식각율보다 낮다. 이에, 상기 액티브층을 마련하는 단계 이후에, 상기 액티브층은 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치된다.
상기 전극 도전층을 배치하는 단계는 상기 게이트 절연층 상에 티타늄(Ti)을 포함하는 제1 금속층과, 상기 제1 금속층보다 낮은 저항의 금속 재료를 포함하는 제2 금속층과, ITO(Indium Tin Oxide)를 포함하는 제3 금속층을 순차적으로 배치하는 단계, 및 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층의 적층물을 부분적으로 제거하여, 상기 전극 도전층을 마련하는 단계를 포함할 수 있다. 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층의 적층물을 부분적으로 제거하는 과정은 상기 불소(F)를 포함하는 식각재료를 이용하여 실시될 수 있다.
상기 제1 보조홀 및 상기 제2 보조홀을 배치하는 단계에서, 상기 제1 보조홀 및 상기 제2 보조홀이 배치된 이후에, 상기 제2 반도체 재료층 중 상기 제1 보조홀 및 상기 제2 보조홀을 통해 각각 노출된 제1 컨택 보조부 및 제2 컨택 보조부는 상기 게이트 절연층을 부분적으로 제거하기 위한 식각 재료와 접촉되어 도전화될 수 있다.
상기 전극 도전층을 마련하는 단계에서, 상기 전극 도전층은 상기 제2 반도체 재료층의 중앙 일부와 중첩되는 게이트 전극, 상기 제2 반도체 재료층의 일측과 중첩되는 소스 전극 및 상기 제2 반도체 재료층의 다른 일측과 중첩되는 드레인 전극을 포함할 수 있다. 상기 소스 전극은 상기 제1 보조홀을 통해 상기 제2 반도체 재료층의 상기 제1 컨택 보조부와 접할 수 있다. 상기 드레인 전극은 상기 제2 보조홀을 통해 상기 제2 반도체 재료층의 상기 제2 컨택 보조부와 접할 수 있다.
상기 액티브층을 마련하는 단계에서, 상기 제2 반도체 재료층 중 상기 게이트 절연층으로 덮인 일부를 제외한 나머지 일부가 도전화되어, 상기 액티브층이 마련될 수 있다. 상기 액티브층은 상기 게이트 전극과 중첩되는 채널영역, 상기 채널영역의 일측에 접하는 소스영역, 및 상기 채널영역의 다른 일측에 접하는 드레인영역을 포함할 수 있다. 상기 소스영역은 상기 제1 컨택 보조부를 포함하고, 상기 드레인영역은 상기 제2 컨택 보조부를 포함할 수 있다.
상기 트랜지스터 어레이 기판의 제조 방법은 상기 제1 반도체 재료층을 배치하는 단계 이전에, 상기 기판 상의 차광 도전층을 덮는 버퍼층을 배치하는 단계를 더 포함할 수 있다. 그리고, 상기 트랜지스터 어레이 기판의 제조 방법은 상기 액티브층을 마련하는 단계 이후에, 상기 전극 도전층 및 상기 액티브층을 덮는 층간 절연층을 배치하는 단계를 더 포함할 수 있다. 상기 층간 절연층을 배치하는 단계 이후에, 상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 층간 절연층과 직접 접하고 상기 층간 절연층과 상기 버퍼층 사이에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 박막트랜지스터는 기판 상의 액티브층, 액티브층의 일부 상에 배치되는 게이트 절연층, 및 게이트 절연층 상의 전극 도전층으로 각각 이루어지는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
이와 같이, 게이트 전극, 소스 전극 및 드레인 전극이 동일층으로 이루어짐에 따라, 박막트랜지스터의 제조에 필요한 마스크 공정 수가 감소될 수 있다.
그리고, 일 실시예에 따르면, 액티브층은 열처리에 의한 결정(crystal)을 포함하는 상태의 산화물 반도체로 이루어진다. 결정을 포함하는 상태의 산화물 반도체는 비결정 상태의 산화물 반도체에 비해, 불소(F)를 함유하는 식각재료에 의한 식각율이 낮다.
즉, 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법은 비결정 상태의 산화물 반도체로 이루어진 제1 반도체 재료층에 대해 열처리를 실시하여, 결정을 포함하는 상태로 이루어진 제2 반도체 재료층을 마련하는 단계와, 전극 도전층을 배치하는 단계와, 제2 반도체 재료층의 일부를 도전화하여 액티브층을 마련하는 단계를 포함한다.
이와 같이 하면, 전극 도전층을 배치하는 과정에서 불소(F)를 함유하는 식각재료가 이용되고, 이때 제2 반도체 재료층 중 일부가 식각재료에 노출되더라도, 제2 반도체 재료층이 부분적으로 제거되지 않고 유지될 수 있다.
그러므로, 일 실시예에 따른 박막트랜지스터 및 이를 포함하는 트랜지스터 어레이 기판은 비교적 적은 횟수의 마스크 공정 수로 마련될 수 있으면서도, 전류 특성의 신뢰도 및 균일도를 유지할 수 있다.
그리고, 일 실시예의 트랜지스터 어레이 기판의 제조 방법에 따르면, 비교적 적은 횟수의 마스크 공정에 의해서도, 비교적 높은 신뢰도와 비교적 높은 균일도의 전류특성을 나타내는 박막트랜지스터를 포함한 트랜지스터 어레이 기판이 마련될 수 있다
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 1의 A-A'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 4는 도 3의 회로층에 대한 일 예시를 보여주는 레이아웃도이다.
도 5는 도 4의 하나의 서브 픽셀에 대한 일 예시를 보여주는 등가 회로도이다.
도 6은 도 5의 화소 구동부 중 제1 박막트랜지스터와 화소 커패시터에 대한 일 예시를 보여주는 평면도이다.
도 7은 도 6의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 8은 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법을 나타낸 순서도이다.
도 9 내지 도 27은 도 8의 각 단계에 관한 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 1의 A-A’를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer; tablet PC), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro light emitting diode; micro LED or nano light emitting diode; nano LED)를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명한다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 절연 재료, 유기 발광 재료 및 금속 재료를 포함한 표시 장치에 적용될 수 있다.
표시 장치(1)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(1)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(1)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(1)는 트랜지스터 어레이 기판(10)을 포함할 수 있다.
표시 장치(1)는 트랜지스터 어레이 기판(10)과 대향하고 발광 소자층(13)을 덮는 보호 기판(20)을 더 포함할 수 있다.
더불어, 표시 장치(1)는 트랜지스터 어레이 기판(10)의 회로층(도 3의 12)의 데이터 배선(도 4의 DL)들에 각각의 데이터 신호를 공급하기 위한 표시 구동 회로(31), 및 트랜지스터 어레이 기판(10)과 표시 구동 회로(31)에 각종 신호들과 전원들을 공급하기 위한 회로 기판(32)을 더 포함할 수 있다.
도 3을 참조하면, 트랜지스터 어레이 기판(10)은 기판(11)과, 기판(11) 상에 배치되는 회로층(12)을 포함할 수 있다.
트랜지스터 어레이 기판(10)은 회로층(12) 상에 배치되는 발광 소자층(13)을 더 포함할 수 있다.
즉, 발광 소자층(13)은 기판(11)과 커버 기판(20) 사이에 배치된다.
회로층(12)은 영상 신호에 대응하는 서브 화소들 각각의 구동 신호를 발광 소자층(13)에 공급한다. 발광 소자층(13)은 구동 신호에 따라 서브 화소들 각각의 광을 방출할 수 있다. 발광 소자층(13)의 광은 기판(11)과 커버 기판(20) 중 적어도 하나를 통해 외부로 방출될 수 있다. 이로써, 표시 장치(1)는 영상을 표시하는 기능을 제공할 수 있다.
그리고, 표시 장치(1)는 영상 표시를 위한 광이 방출되는 표시면 중 사용자가 터치한 지점의 좌표를 감지하는 터치 감지 유닛(미도시)을 더 포함할 수 있다.
터치 감지 유닛은 커버 기판(20)의 일면에 부착되거나, 또는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이에 내장될 수 있다.
터치 감지 유닛은 표시면에 대응한 터치 감지 영역에 배열되고 투명 도전성 재료로 이루어지는 터치 전극(미도시)을 포함할 수 있다.
이러한 터치 감지 유닛은 터치 전극에 터치 구동 신호를 인가하는 상태에서 주기적으로 터치 전극의 정전 용량 값의 변화를 감지함으로써, 터치 입력 여부 및 터치가 입력된 지점의 좌표를 검출할 수 있다.
커버 기판(20)은 트랜지스터 어레이 기판(10)에 대향 합착될 수 있다.
커버 기판(20)은 외부의 물리적, 전기적 충격에 방어하기 위한 강성을 제공하는 수단일 수 있다. 커버 기판(20)은 절연성 및 강성을 갖는 투명한 재료로 이루어질 수 있다.
또한, 표시 장치(1)는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이의 가장자리에 배치되고 트랜지스터 어레이 기판(10)과 커버 기판(20)을 합착시키는 실링층(30)을 더 포함할 수 있다.
그리고, 표시 장치(1)는 트랜지스터 어레이 기판(10)과 커버 기판(20) 사이를 메우는 충진층(미도시)을 더 포함할 수도 있다.
도 1 및 도 2의 도시와 같이, 표시 장치(1)의 표시면은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시 장치(1)의 표시면은 다양한 형태로 구현될 수 있다.
일 예로, 표시면은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)가 소정의 곡률을 갖도록 둥글게 이루어진 형태일 수 있다. 또는, 표시면은 다각형, 원형 및 타원형 등의 형태일 수 있다.
도 1은 트랜지스터 어레이 기판(10)이 평판 형태인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 트랜지스터 어레이 기판(10)은 Y축 방향의 양단이 구부러진 형태일 수 있다. 또는, 트랜지스터 어레이 기판(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.
표시 구동 회로(31)는 트랜지스터 어레이 기판(10)을 구동하기 위한 신호들과 전압들을 출력한다.
예를 들어, 표시 구동 회로(31)는 트랜지스터 어레이 기판(10)의 데이터 라인(도 4의 DL)에 데이터 신호를 공급하고, 트랜지스터 어레이 기판(10)의 제1 구동전원라인(도 4의 VDL)에 제1 구동전원을 공급할 수 있다. 그리고, 표시 구동 회로(31)는 트랜지스터 어레이 기판(10)에 내장된 스캔 구동부(도 4의 33)에 스캔 제어 신호를 공급할 수 있다.
표시 구동 회로(31)는 집적 회로(integrated circuit, IC)로 마련될 수 있다.
표시 구동 회로(31)의 집적 회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 트랜지스터 어레이 기판(10)에 직접 실장될 수 있다. 이 경우, 도 2의 도시와 같이, 표시 구동 회로(31)의 집적 회로 칩은 트랜지스터 어레이 기판(10) 중 커버 기판(20)으로 덮이지 않는 영역에 배치될 수 있다.
또는, 표시 구동 회로(31)의 집적 회로 칩은 회로 보드(32)에 실장될 수도 있다.
회로 보드(32)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 회로 보드(32)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
회로 보드(32)는 트랜지스터 어레이 기판(10)의 전극 패드들에 부착될 수 있다. 이로 인해, 회로 보드(32)의 리드 라인들이 트랜지스터 어레이 기판(10)의 전극 패드들에 전기적으로 연결될 수 있다.
도 4는 도 3의 회로층에 대한 일 예시를 보여주는 레이아웃도이다.
도 4를 참조하면, 트랜지스터 어레이 기판(10)은 영상 표시를 위한 광을 방출하는 표시 영역(DA)과, 표시 영역(DA)의 주변인 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 가장자리부터 기판(도 3의 11)의 가장자리까지의 영역으로 지시될 수 있다.
트랜지스터 어레이 기판(10)은 표시 영역(DA)에 종횡방향으로 매트릭스 배열되는 서브 화소(PX)들을 포함한다. 서브 화소(PX)들 각각은 개별적으로 휘도와 색상을 표시하는 단위일 수 있다.
비표시 영역(NDA)은 기판(11)의 가장자리에 인접하게 배치된 표시 패드 영역(DPA)을 포함할 수 있다. 트랜지스터 어레이 기판(10)은 비표시 영역(NDA)의 표시 패드 영역(DPA)에 배치되는 신호 패드(SPD)를 더 포함할 수 있다.
회로 보드(32)는 트랜지스터 어레이 기판(10)의 표시 패드 영역(DPA)에 부착되고 신호 패드(SPD)와 전기적으로 연결될 수 있다.
트랜지스터 어레이 기판(10)은 표시 영역(DA)에 배치되고 복수의 서브 화소(PX)에 신호 또는 전원을 공급하는 배선들을 더 포함한다. 트랜지스터 어레이 기판(10)의 배선들은 스캔 게이트 배선(SL), 데이터 배선(DL) 및 제1 전원 배선(VDL)을 포함할 수 있다.
스캔 게이트 배선(SL)은 제1 방향(DR1, 도 4의 좌우방향)으로 연장될 수 있다.
데이터 배선(DL)은 제2 방향(DR2, 도 4의 상하방향)으로 연장될 수 있다.
제1 전원 배선(VDL)은 제1 방향(DR1) 및 제2 방향(DR2) 중 어느 하나로 연장될 수 있다. 일 예로, 제1 전원 배선(VDL)은 데이터 배선(DL)과 같이 제2 방향(DR2)으로 연장될 수 있다.
여기서, 제1 방향(DR1) 및 제2 방향(DR2)은 제3 방향(DR3) 또는 트랜지스터 어레이 기판(10)의 두께 방향에 수직한 평면 좌표의 방향들일 수 있다.
또는, 회로층(12)은 제1 전원 배선(VDL)의 저항으로 인한 제1 전원 공급의 RC 지연을 감소시키기 위해, 제1 전원 배선(VDL)과 교차하는 방향으로 연장되고 제1 전원 배선(VDL)과 전기적으로 연결되는 제1 전원 보조 배선(미도시)을 더 포함할 수 있다.
스캔 게이트 배선(SL)은 데이터 신호의 전달 여부를 제어하기 위한 스캔 신호를 서브 화소(PX)들에 전달한다.
스캔 게이트 배선(SL)은 트랜지스터 어레이 기판(10)의 비표시 영역(NDA) 중 일부에 배치된 게이트 구동부(33)에 연결될 수 있다.
게이트 구동부(33)는 적어도 하나의 게이트 제어 공급 배선(GCSPL)을 통해 표시 구동 회로(31) 또는 신호 패드(SPD)들 중 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다.
게이트 구동부(33)는 적어도 하나의 게이트 제어 공급 배선(GCSPL)을 통해 공급된 게이트 제어 신호 및 게이트 레벨 전원 등에 기초하여 스캔 신호를 스캔 게이트 배선(SGL)들에 인가할 수 있다.
도 4의 도시에 따르면, 게이트 구동부(33)는 표시 영역(DA)의 제1 방향(DR1)의 일측(즉, 도 4의 좌측)에 인접한 비표시 영역(NDA)의 일부에 배치된다. 그러나, 이는 단지 예시일 뿐이며, 게이트 구동부(33)는 표시 영역(DA)의 우측에 인접한 비표시 영역(NDA)의 다른 일부에 배치될 수 있다. 또는, 게이트 구동부(33)는 표시 영역(DA)의 좌우방향의 양측에 배치될 수도 있다.
데이터 배선(DL)은 표시 구동 회로(31)과 서브 화소(PX)들 사이에 전기적으로 연결되고, 표시 구동 회로(31)로부터 출력된 데이터 신호를 서브 화소(PX)들에 전달한다.
표시 구동 회로(31)는 데이터 연결 라인(DLL)을 통해 신호 패드(SPD)들 중 일부의 신호 패드(SPD)들과 전기적으로 연결될 수 있다. 즉, 표시 구동 회로(31)는 데이터 연결 라인(DLL) 및 일부의 신호 패드(SPD)들을 통해 회로 보드(31)와 전기적으로 연결될 수 있다.
회로 보드(32)는 영상 신호에 대응하는 디지털 비디오 데이터 및 타이밍 신호들을 표시 구동 회로(31)에 공급할 수 있다.
회로층(12)은 비표시 영역(NDA)에서 표시 영역(DA)으로 연장되고 발광소자(도 5의 EMD)들의 구동을 위한 제1 전원(도 5의 ELVDD)과 제2 전원(도 5의 ELVSS)을 각각 전달하는 제1 전원 배선(VDL)과 제2 전원 배선(미도시)을 더 포함할 수 있다. 여기서, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압 레벨일 수 있다.
제1 전원 배선(VDL)과 제2 전원 배선(미도시) 각각은 표시 구동 회로(31) 또는 신호 패드(SPD)들 중 적어도 하나의 신호 패드(SPD)와 전기적으로 연결될 수 있다.
회로층(12)은 서브 화소(PX)들과 각각 대응하고 스캔 게이트 배선(SGL), 데이터 배선(DL) 및 제1 전원 배선(VDL)과 전기적으로 연결되는 화소 구동부(도 5의 PXD)들을 포함한다.
도 5는 도 4의 하나의 서브 픽셀에 대한 일 예시를 보여주는 등가 회로도이다.
도 5를 참조하면, 서브 화소(PX)들과 각각 대응하는 화소 구동부(PXD)들 중 하나의 화소 구동부(PXD)는 적어도 하나의 박막트랜지스터(T1, T2, T3)를 포함한다.
일 예로, 하나의 화소 구동부(PXD)는 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3)를 포함할 수 있다. 그리고, 하나의 화소 구동부(PXD)는 화소 커패시터(PC)를 더 포함할 수 있다.
하나의 화소 구동부(PXD)는 발광 소자층(13)의 발광 소자(EMD)들 중 하나의 발광 소자(EMD)와 전기적으로 연결된다. 즉, 하나의 화소 구동부(PXD)는 하나의 발광 소자(EMD)의 애노드 전극(도 6 및 도 7의 AND)과 전기적으로 연결되고 하나의 발광 소자(EMD)에 구동 전류를 공급한다.
하나의 발광 소자(EMD)는 유기 재료로 이루어진 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 또는, 하나의 발광 소자(EMD)는 무기 재료로 이루어진 발광층을 포함할 수도 있다. 또는, 발광 소자(EMD)은 양자점(Quantum Dot) 발광층을 구비한 양자점 발광 소자일 수 있다. 또는, 발광 소자(EMD)는 마이크로 발광 다이오드(micro light emitting diode)일 수도 있다.
제1 박막트랜지스터(T1)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광 소자(EMD)와 직렬로 연결된다. 즉, 제1 박막트랜지스터(T1)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 배선(VDL)과 전기적으로 연결되고, 제1 박막트랜지스터(T1)의 제2 전극(예를 들면, 드레인 전극)은 발광 소자(EMD)의 애노드 전극(AND)과 전기적으로 연결될 수 있다.
다만, 제1 박막트랜지스터(T1)의 소스 전극과 드레인 전극은 제1 박막트랜지스터(T1)의 구조 타입에 따라, 도 5의 예시와 다르게 변경될 수 있다.
발광소자(EMD)의 캐소드 전극(도 7의 CTD)은 제2 전원 배선(VSL)과 전기적으로 연결될 수 있다.
그리고, 제1 박막트랜지스터(T1)의 게이트 전극은 제2 박막트랜지스터(T2)와 전기적으로 연결될 수 있다.
화소 커패시터(PC)는 제1 노드(ND1) 및 제2 노드(ND2)와 전기적으로 연결될 수 있다. 제1 노드(ND1)는 제1 박막트랜지스터(T1)의 게이트 전극과 제2 박막트랜지스터(T2) 사이의 접점이다. 제2 노드(ND2)는 제1 박막트랜지스터(T1)와 발광 소자(EMD) 사이의 접점이다.
제2 박막트랜지스터(T2)는 데이터 배선(DL)과 제1 박막트랜지스터(T1)의 게이트 전극 사이에 전기적으로 연결되고 스캔 게이트 배선(SGL)의 스캔 신호(SCS)에 기초하여 턴온될 수 있다.
즉, 스캔 게이트 배선(SGL)을 통해 스캔 신호(SCS)가 인가되면, 제2 박막트랜지스터(T2)가 턴온되고, 데이터 배선(DL)과 제1 박막트랜지스터(T1)의 게이트 전극이 전기적으로 연결될 수 있다. 이때, 턴온된 제2 박막트랜지스터(T2) 및 제1 노드(ND1)를 통해, 데이터 배선(DL)의 데이터 신호(VDATA)가 화소 커패시터(PC) 및 제1 박막트랜지스터(T1)의 게이트전극으로 공급될 수 있다.
제1 박막트랜지스터(T1)는 게이트 전극과 소스 전극 간의 전압차가 문턱 전압보다 커지면, 턴온될 수 있다. 즉, 제1 노드(ND1)를 통해 데이터 신호(VDATA)가 인가되면, 제1 전원(ELVDD)과 데이터 신호(VDATA)에 의해 제1 박막트랜지스터(T1)의 게이트 전극과 소스 전극 간의 전압차가 문턱전압보다 커져서, 제1 박막트랜지스터(T1)가 턴온될 수 있다. 이때, 제1 박막트랜지스터(T1)의 소스 전극과 드레인 전극 사이의 전류(Ids)는 발광 소자(EMD)의 구동 전류로 공급된다. 그리고, 제1 박막트랜지스터(T1)의 소스 전극과 드레인 전극 사이의 전류(Ids)의 크기는 데이터 신호(VDATA)에 대응된다. 즉, 데이터 신호(VDATA)에 대응되는 구동 전류(Ids)가 발광 소자(EMD)에 공급됨으로써, 발광 소자(EMD)는 데이터 신호(VDATA)에 대응하는 휘도의 광을 방출할 수 있다.
화소 커패시터(PC)는 제1 노드(ND1)와 제2 노드 (ND2) 사이에 전기적으로 연결된다. 그러므로, 화소 커패시터(PC)에 의해, 데이터 신호(VDATA)에 의해 제1 노드(ND1)의 전위가 변동되기 전까지, 제1 박막트랜지스터(T1)의 게이트 전극과 드레인 전극 간의 전위차가 유지될 수 있다.
제3 박막트랜지스터(T3)는 초기화 전압 배선(VIL)과 제2 노드(ND2) 사이에 전기적으로 연결될 수 있다. 제3 박막트랜지스터(T3)의 게이트 전극은 초기화 게이트 배선(IGL)과 전기적으로 연결될 수 있다.
즉, 초기화 게이트 배선(IGL)을 통해 초기화 제어 신호(ICS)가 인가되면, 제3 박막트랜지스터(T3)가 턴온되고, 초기화 전압 배선(VIL)과 제2 노드(ND2)가 전기적으로 연결될 수 있다. 이때, 턴온된 제3 박막트랜지스터(T3)과 제2 노드(ND2)를 통해, 초기화 전압 배선(VIL)의 초기화 전압(VINT)이 발광 소자(EMD)의 애노드 전극(AND)으로 공급될 수 있다. 이로써, 애노드 전극(AND)의 전위가 초기화 전압(VINT)으로 초기화될 수 있다.
한편, 도 5는 화소 구동부(PXD)가 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3)와, 하나의 화소 커패시터(PC)를 포함한 3T1C 구조인 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 일 실시예에 따른 화소 구동부(PXD)는 도 5에 도시된 3T1C 구조로 한정되지 않으며, 필요에 따라 도 5의 도시와 상이하게 변경될 수도 있다. 일 예로, 화소 구동부(PXD)는 제1 노드(ND1)의 전위를 초기화하기 위한 박막트랜지스터를 더 포함할 수 있다.
또한, 도 5는 화소 구동부(PXD)에 구비된 적어도 하나의 박막트랜지스터(T1, T2, T3)가 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진 경우를 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 화소 구동부(PXD)에 구비된 적어도 하나의 박막트랜지스터(T1, T2, T3) 중 적어도 하나는 P 타입 MOSFET일 수도 있다.
도 6은 도 5의 화소 구동부 중 제1 박막트랜지스터와 화소 커패시터에 대한 일 예시를 보여주는 평면도이다. 도 7은 도 6의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 6을 참조하면, 일 실시예에 따른 제1 박막트랜지스터(T1)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상세히 도시되지 않았으나, 화소 구동부(PXD)의 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3)는 도 6 및 도 7에 도시된 제1 박막트랜지스터(T1)과 동일 또는 유사하므로, 이하에서 중복되는 설명을 생략한다. 더불어, 이하의 설명에서, 도 6 및 도 7의 제1 박막트랜지스터(T1)는 박막트랜지스터(T1)로 간략하게 지칭될 수도 있다.
도 7을 참조하면, 액티브층(ACT)은 기판(11) 상에 배치된다. 액티브층(ACT)은 중앙 일부로 이루어진 채널영역(CA), 채널영역(CA)의 일측에 이어진 소스영역(SA) 및 채널영역(CA)의 다른 일측에 이어진 드레인영역(DA)을 포함한다.
일 실시예에 따르면, 액티브층(ACT)은 열처리에 의한 결정(crystal)을 포함하는 상태의 산화물 반도체(SEL)로 이루어진다.
즉, 액티브층(ACT)은 비결정 상태의 산화물 반도체로 이루어지는 것이 아니라, 열처리 공정으로 결정화된 상태의 산화물 반도체로 이루어진다. 이때, 열처리 공정은 약 섭씨 350도 내지 약 섭씨 450도 사이의 온도로 실시될 수 있다.
이와 같이, 액티브층(ACT)이 결정화된 상태의 산화물 반도체로 이루어지면, 비결정 상태인 경우보다, 불소(F)를 함유하는 식각 재료에 대한 내화학성이 증가됨으로써, 식각 재료에 노출되더라도 용이하게 제거되지 않을 수 있다. 즉, 액티브층(ACT)의 보존을 위해 별도의 식각 방지층 또는 마스크 등을 배치하지 않고, 마스크 공정 수의 감소를 위해 액티브층(ACT)의 일부가 식각 재료에 노출되더라도, 액티브층(ACT)이 평면 상에서 불필요한 홀(HOLE)을 포함하지 않는 온전한 섬 형태로 배치될 수 있다.
이에 따라, 액티브층(ACT) 내의 전류 경로가 홀(HOLE)에 의해 감소되지 않을 수 있으므로, 박막트랜지스터(T1)의 전류 특성의 신뢰도 및 균일도가 향상될 수 있다.
액티브층(ACT) 중 채널영역(CA)을 제외한 나머지의 적어도 일부는 채널영역(CA)보다 높은 도전성을 갖도록 도전화된 상태일 수 있다. 즉, 소스영역(SA)의 적어도 일부 및 드레인영역(DA)의 적어도 일부는 도전화된 상태일 수 있다. 특히, 액티브층(ACT) 중 소스 전극(SE) 및 드레인 전극(DE) 각각과 게이트 전극(GE) 사이의 이격 영역(GA)들은 도전화된 상태일 수 있다.
여기서, 도전화된 상태는 채널 영역(CA)에 비해 산소의 함량을 줄이거나 또는 수소의 함량을 증가시켜서 도전성을 높인 상태를 지칭할 수 있다.
액티브층(ACT) 중 게이트 절연층(GI)으로 덮이는 일부는 채널영역(CA)을 포함하며 도전화되지 않고 반도체성을 유지할 수 있다. 반면, 액티브층(ACT) 중 게이트 절연층(GI)으로 덮이지 않는 일부는 게이트 절연층(GI)의 제거 시에 식각 재료와 접촉하고 식각 재료에 반응하여 도전화된 상태가 될 수 있다.
이와 같이, 소스영역(SA)의 적어도 일부 및 드레인영역(DA)의 적어도 일부를 도전화하면, 박막트랜지스터(T1)의 저항이 낮아짐으로써, 박막트랜지스터(T1)의 소스-드레인 전류의 크기가 증가될 수 있다. 즉, 박막트랜지스터(T1)의 전류 특성이 개선될 수 있다.
일 실시예에 따르면, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 모두 액티브층(ACT)의 일부를 덮는 게이트 절연층(GI) 상의 전극 도전층(ECDL)으로 이루어진다. 이와 같이 하면, 박막 트랜지스터(T1)의 배치에 필요한 마스크 공정 수가 감소될 수 있다.
도 6과 도 7의 도시와 같이, 게이트 전극(GE)은 게이트 절연층(GI) 상의 전극 도전층(ECDL)으로 이루어지고, 액티브층(ACT)의 채널 영역(CA)과 중첩된다.
소스 전극(SE)은 게이트 절연층(GI) 상의 전극 도전층(ECDL)으로 이루어지고, 액티브층(ACT)의 소스영역(SA)으로 연장되며 소스영역(SA)의 일부와 접할 수 있다. 이로써, 소스 전극(SE)은 액티브층(ACT)의 소스영역(SA)과 전기적으로 연결될 수 있다. 특히, 소스 전극(SE)과 액티브층(ACT) 간의 저항을 낮추기 위해, 소스 전극(SE)은 소스 영역(SA) 중 도전화된 일부와 접촉하거나 인접하게 배치될 수 있다.
드레인 전극(DE)은 게이트 절연층(GI) 상의 전극 도전층(ECDL)으로 이루어지고, 액티브층(ACT)의 드레인영역(DA)으로 연장되며 드레인영역(DA)의 일부와 접할 수 있다. 이로써, 드레인 전극(DE)은 액티브층(ACT)의 드레인영역(DA)과 전기적으로 연결될 수 있다. 특히, 드레인 전극(DE)과 액티브층(ACT) 간의 저항을 낮추기 위해, 드레인 전극(DE)은 드레인 영역(DA) 중 도전화된 일부와 접촉하거나 인접하게 배치될 수 있다.
이상과 같이, 일 실시예에 따르면, 박막트랜지스터(T1)의 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)이 모두 게이트 절연층(GI) 상의 전극 도전층(ECDL)으로 이루어짐에 따라, 박막트랜지스터(T1)의 배치에 필요한 마스크 공정 수가 감소될 수 있다.
또한, 일 실시예에 따르면, 박막트랜지스터(T1)의 액티브층(ACT)이 열처리에 의해 결정화된 산화물 반도체(SEL)로 이루어진다. 열처리에 의해 결정화된 산화물 반도체(SEL)는 비결정 상태에 비해, 불소(F)를 함유하는 식각 재료에 대한 내화학성이 증가될 수 있다. 이에 따라, 감소된 마스크 공정 수로 인해 액티브층(ACT)의 일부가 전극 도전층(ECDL)의 배치를 위한 식각 재료에 노출되더라도, 용이하게 손실되지 않고, 그대로 잔류될 수 있다.
그로 인해, 도 6 및 도 7의 도시와 같이, 액티브층(ACT)은 평면 상에서 홀(Hole) 없이 온전한 섬 형태로 배치될 수 있다.
달리 설명하면, 액티브층(ACT) 중 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩되는 영역들뿐만 아니라, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩되지 않는 이격 영역들(GA) 또한 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치될 수 있다.
즉, 액티브층(ACT) 중 소스 전극(SE)과 드레인 전극(DE) 각각과 게이트 전극(GE) 사이의 이격 영역(GA)들은 채널 영역(CA)과 나란하게 연속되는 형태로 배치될 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)은 기판(11)과 액티브층(ACT) 사이에 배치되는 버퍼층(121), 및 박막트랜지스터(T1)의 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 덮는 층간 절연층(122)을 더 포함할 수 있다.
또한, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)은 층간 절연층(122) 상에 평평하게 배치되는 평탄화층(123)을 더 포함할 수 있다.
즉, 액티브층(ACT)은 기판(11)을 덮는 버퍼층(121) 상에 배치될 수 있다. 그리고, 박막트랜지스터(T1)의 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 층간 절연층(122)으로 덮일 수 있다.
앞서 언급한 바와 같이, 일 실시예에 따르면, 액티브층(ACT)은 결정화된 산화물 반도체(SEL)로 이루어짐으로써, 평면 상에서 홀 없이 온전한 섬 형태로 배치된다. 이에 따라, 액티브층(ACT) 중 소스 전극(SE) 및 드레인 전극(DE) 각각과 게이트 전극(GE) 사이의 이격 영역(GA)들은 층간 절연층(122)과 접하고 층간 절연층(123)을 버퍼층(121)으로부터 이격시킬 수 있다. 즉, 액티브층(ACT) 중 소스 전극(SE) 및 드레인 전극(DE) 각각과 게이트 전극(GE) 사이의 이격 영역(GA)들이 층간 절연층(123)과 버퍼층(121) 사이에 배치된다. 이로써, 버퍼층(122)과 층간 절연층(123)은 액티브층(ACT)에 의해 직접 접하지 않는다.
이로써, 일 실시예에 따르면, 액티브층(ACT) 내의 전류 경로가 홀에 의해 가변되지 않을 수 있으므로, 박막 트랜지스터(T1)의 전류 특성에 대한 신뢰도 및 균일도가 향상될 수 있다.
도 6 및 도 7의 도시와 같이, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)은 기판(11) 상의 차광 도전층(BCDL)으로 이루어지고 액티브층(ACT) 중 적어도 채널영역(CA)과 중첩되는 차광 전극(LSL)을 더 포함할 수 있다. 이러한 차광 전극(LSL)에 의해, 기판(11)을 통해 입사된 외부광에 의한 액티브층(ACT)의 누설전류가 방지될 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)은 화소 구동부(PXD)들에 스캔 신호(SCS)를 전달하는 스캔 게이트 배선(SGL), 화소 구동부(PXD)들에 데이터 신호(VDATA)를 전달하는 데이터 배선(DL), 화소 구동부(PXD)들에 초기화 전압(VINT)을 전달하는 초기화 전압 배선(VIL)을 더 포함할 수 있다.
그리고, 트랜지스터 어레이 기판(10)의 회로층(12)은 화소 구동부(PXD)들에 제1 전원(ELVDD)을 전달하는 제1 전원 배선(VDL)을 더 포함할 수 있다.
또한, 트랜지스터 어레이 기판(10)의 회로층(12)은 화소 구동부(PXD)들에 초기화 제어 신호(ICS)를 전달하는 초기화 게이트 배선(IGL)을 더 포함할 수 있다.
스캔 게이트 배선(SGL)과 초기화 게이트 배선(IGL)은 각각 제1 방향(DR1)으로 연장되고 제2 방향(DR2)에서 상호 이격될 수 있다.
데이터 배선(DL), 제1 전원 배선(VDL) 및 초기화 전압 배선(VIL)은 각각 제2 방향(DR2)으로 연장되고 제1 방향(DR1)에서 상호 이격될 수 있다.
스캔 게이트 배선(SGL)과 초기화 게이트 배선(IGL)을 포함한 제1 방향(DR1)의 배선들은 데이터 배선(DL), 제1 전원 배선(VDL) 및 초기화 전압 배선(VIL)을 포함한 제2 방향(DR2)의 배선들과 다른 도전층으로 이루어져서, 버퍼층(121)으로 상호 절연될 수 있다.
일 예로, 데이터 배선(DL), 제1 전원 배선(VDL) 및 초기화 전압 배선(VIL)을 포함한 제2 방향(DR2)의 배선들은 차광 도전층(BCDL)으로 이루어지고, 스캔 게이트 배선(SGL)과 초기화 게이트 배선(IGL)을 포함한 제1 방향(DR1)의 배선들은 전극 도전층(ECDL)으로 이루어질 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)은 표시 패드 영역(DPA)에 배치되는 신호 패드(SPD)들을 더 포함할 수 있다.
도 7의 도시와 같이, 신호 패드(SPD)들 중 하나의 신호 패드는 기판(11) 상의 차광 도전층(BCDL)과 동일층으로 이루어진 제1 패드층(PDL1), 및 게이트 절연층(GI) 상의 전극 도전층(ECDL)과 동일층으로 이루어지고 제1 패드층(PDL1)과 전기적으로 연결되는 제2 패드층(PDL2)을 포함할 수 있다.
제2 패드층(PDL2)은 버퍼층(121)을 관통하는 적어도 하나의 홀을 통해 제1 패드층(PDL1)과 전기적으로 연결될 수 있다.
층간 절연층(122)은 제2 패드층(PDL2)의 가장자리를 덮을 수 있다.
즉, 제2 패드층(PDL2)의 중앙 일부는 회로 기판(32)과의 본딩을 위해 층간 절연층(122)으로 덮이지 않고 노출될 수 있다. 그리고, 제2 패드층(PDL2)의 측면과 상면의 가장자리는 층간 절연층(122)으로 커버되어 부식 또는 물리적 충격 등으로부터 보호될 수 있다. 또한, 제2 패드층(PDL2)의 부식 방지를 위해, 전극 도전층(ECDL)의 최상층은 ITO(Indium Tin Oxide)로 이루어질 수 있다.
기판(11)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(11)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(11)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
또는, 기판(11)은 강성을 띠는 유리 등의 절연 물질로 이루어질 수 있다.
버퍼층(121), 게이트 절연층(GI) 및 층간 절연층(122) 각각은 적어도 하나의 무기막으로 이루어질 수 있다. 일 예로, 버퍼층(121), 게이트 절연층(GI) 및 층간 절연층(122) 각각은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
기판(11) 상의 차광 도전층(BCDL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
도 6의 도시와 같이, 차광 도전층(BCDL)은 제1 전원 배선(VDL)과 차광 전극(LSL)을 포함할 수 있다.
그리고, 차광 도전층(BCDL)은 제2 방향(DR2)으로 연장되는 데이터 배선(DL) 및 초기화 전압 배선(VIL)을 더 포함할 수 있다.
또한, 차광 도전층(BCDL)은 신호 패드(SPD)의 제1 패드층(PDL1)을 더 포함할 수 있다.
제1 박막트랜지스터(T1)의 소스 전극(SE)과 드레인 전극(DE) 중 하나(도 6의 소스 전극(SE))는 게이트 절연층(GI)과 버퍼층(121)을 관통하는 제1 전극 연결홀(ECH1)을 통해 제1 전원 배선(VDL)과 전기적으로 연결될 수 있다.
제1 박막트랜지스터(T1)의 소스 전극(SE)과 드레인 전극(DE) 중 다른 나머지 하나(도 6의 드레인 전극(DE))는 게이트 절연층(GI)과 버퍼층(121)을 관통하는 제2 전극 연결홀(ECH2)을 통해 차광 전극(LSL)과 전기적으로 연결될 수 있다.
이와 같이, 차광 전극(LSL)이 플로팅 상태로 유지되는 것이 아니라, 제1 박막트랜지스터(T1)의 드레인 전극(DE)과 전기적으로 연결될 수 있다. 이로써, 제1 박막트랜지스터(T1)과 발광 소자(EMD) 간의 제2 노드(ND2)의 전위가 안정적으로 유지될 수 있다.
발광 소자층(13)은 서브 화소(PX)들에 각각 대응하는 발광 소자(EMD)들을 포함한다. 발광 소자(EMD)들 중 하나의 발광 소자(EMD)는 상호 대향하는 애노드 전극(AND)과 캐소드 전극(CTD), 및 애노드 전극(AND)과 캐소드 전극(CTD) 사이에 개재되고 광전변환물질로 이루어진 발광층(EML)을 포함할 수 있다.
애노드 전극(AND)은 평탄화층(123) 상에 배치되고, 평탄화층(123)과 층간 절연층(122)을 관통하는 애노드 콘택홀(ANCH)을 통해 제1 박막트랜지스터(T1)의 드레인 전극(DE)과 전기적으로 연결될 수 있다.
그리고, 발광 소자층(13)은 애노드 전극(AND)의 가장자리를 덮는 화소정의층(PDL)을 더 포함할 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)의 회로층(12)은 화소 커패시터(PC)를 마련하기 위한 커패시터 전극(CPE)을 더 포함할 수 있다.
커패시터 전극(CPE)은 액티브층(ACT)과 동일층으로 이루어진다. 즉, 커패시터 전극(CPE)은 열처리에 의해 결정화되고 도전화된 상태의 산화물 반도체로 이루어질 수 있다.
커패시터 전극(CPE)은 게이트 절연층(GI)을 관통하는 커패시터 연결홀(CPCH)을 통해 제1 박막트랜지스터(T1)의 게이트 전극(GE)과 전기적으로 연결될 수 있다. 즉, 제1 박막트랜지스터(T1)의 게이트 전극(GE)은 커패시터 연결홀(CPCH)로 연장되고, 커패시터 연결홀(CPCH)을 통해 커패시터 전극(CPE)의 일부와 접촉될 수 있다. 여기서, 제1 박막트랜지스터(T1)의 게이트 전극(GE)은 커패시터 연결홀(CPCH)의 일부와 중첩될 수 있다.
또는, 별도로 도시되지 않았으나, 커패시터 전극(CPE)은 게이트 절연층(GI)으로 덮이지 않고 노출될 수 있다. 즉, 일 실시예에 따르면, 커패시터 전극(CPE)은 결정화된 산화물 반도체로 이루어짐에 따라, 식각재료에 의한 식각율이 비교적 낮다. 그러므로, 전극 도전층(ECDL)이 배치되는 동안, 커패시터 전극(CPE)은 게이트 절연층(GI)으로 덮이지 않는 상태일 수 있다. 이에 따라, 별도의 커패시터 연결홀(CPCH) 없이, 제1 박막트랜지스터(T1)의 게이트 전극(GE)은 커패시터 전극(CPE) 측으로 연장되어 커패시터 전극(CPE)와 접촉됨으로써, 커패시터 전극(CPE)과 전기적으로 연결될 수 있다.
이로써, 화소 커패시터(PC)는 커패시터 전극(CPE)과 차광 전극(LSL) 간의 중첩 영역으로 마련될 수 있다.
그리고, 차광 전극(LSL)의 일부는 커패시터 전극(CPE)과 중첩됨으로써, 화소 커패시터(PC)가 마련될 수 있다.
도 7의 도시와 같이, 차광 도전층(BCDL)은 확산 방지층과 저저항층을 포함한 이중층 구조로 이루어질 수 있다. 일 예로, 차광 도전층(BCDL)의 확산 방지층은 티타늄(Ti)으로 이루어질 수 있다. 그리고, 차광 도전층(BCDL)의 저저항층은 구리(Cu)로 이루어질 수 있다.
게이트 절연층(GI) 상의 전극 도전층(ECDL)은 삼중층 구조로 이루어질 수 있다.
도 6의 도시와 같이, 전극 도전층(ECDL)은 박막트랜지스터(T1)의 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
그리고, 전극 도전층(ECDL)은 제1 방향(DR1)으로 연장되는 스캔 게이트 배선(SGL) 및 초기화 게이트 배선(IGL)을 더 포함할 수 있다.
또한, 전극 도전층(ECDL)은 신호 패드(SPD)의 제2 패드층(PDL2)을 더 포함할 수 있다.
도 7의 도시와 같이, 전극 도전층(ECDL)은 게이트 절연층(GI) 상에 배치되는 제1 금속층(ML1), 제1 금속층(ML1) 상에 배치되는 제2 금속층(ML2), 및 제2 금속층(ML2) 상에 배치되는 제3 금속층(ML3)을 포함할 수 있다.
제1 금속층(ML1)은 제2 금속층(ML2)의 금속 재료가 주변으로 확산되는 것을 차단하기 위한 것이다. 제1 금속층(ML1)은 티타늄(Ti)으로 이루어질 수 있다.
제2 금속층(ML2)은 전극 도전층(ECDL)의 저항을 낮추기 위한 것으로, 비교적 낮은 저항의 금속 재료로 이루어질 수 있다. 즉, 제2 금속층(ML2)은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나로 이루어질 수 있다. 일 예로, 제2 금속층(ML2)은 구리(Cu)로 이루어질 수 있다.
제3 금속층(ML3)은 신호 패드(SPD)의 부식 방지 및 용이한 본딩을 위해, ITO로 이루어질 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)은 발광 소자층(13) 상에 배치되는 밀봉층(14)을 더 포함할 수 있다.
밀봉층(14)은 적어도 하나의 무기막과 적어도 하나의 유기막이 교번하여 적층된 구조로 이루어질 수 있다. 일 예로, 밀봉층(14)은 발광 소자층(13) 상에 배치되고 무기 절연 재료로 이루어지는 제1 무기층(141), 제1 무기층(141) 상에 배치되고 유기 절연 재료로 이루어지는 유기층(142), 및 제1 무기층(141) 상에 배치되고 유기층(142)을 덮으며 무기 절연 재료로 이루어지는 제2 무기층(143)을 포함할 수 있다.
다음, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법을 설명한다.
도 8은 일 실시예에 따른 트랜지스터 어레이 기판의 제조 방법을 나타낸 순서도이다. 도 9 내지 도 27은 도 8의 각 단계에 관한 공정도이다.
도 8을 참조하면, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 기판(11) 상에 제1 반도체 재료층을 배치하는 단계(S13), 제1 반도체 재료층에 대해 열처리를 실시하여 열처리에 의한 결정(crystal)을 포함하는 상태로 이루어진 제2 반도체 재료층을 마련하는 단계(S14), 기판(11) 상에 제2 반도체 재료층을 덮는 게이트 절연층(GI)을 배치하는 단계(S15), 게이트 절연층(GI)을 부분적으로 제거하여 제1 보조홀과 제2 보조홀을 배치하는 단계(S16), 게이트 절연층(GI) 상에 전극 도전층(ECDL)을 배치하는 단계(S17), 및 전극 도전층(ECDL)을 마스크로 이용한 상태에서 게이트 절연층(GI)을 부분적으로 제거하고 제2 반도체 재료층의 일부를 도전화하여 액티브층(ACT)을 마련하는 단계(S18)를 포함한다.
그리고, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 제1 반도체 재료층을 배치하는 단계(S13) 이전에, 기판(11) 상에 차광 도전층(BCDL)을 배치하는 단계(S11), 및 기판(11) 상의 차광 도전층(BCDL)을 덮는 버퍼층(121)을 배치하는 단계(12)을 더 포함할 수 있다.
일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 액티브층(ACT)을 마련하는 단계(S18) 이후에, 전극 도전층(ECDL) 및 액티브층(ACT)을 덮는 층간 절연층(122)을 배치하고, 층간 절연층(122)을 평평하게 덮는 평탄화층(123)을 배치하는 단계(S19)를 더 포함할 수 있다.
또한, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 층간 절연층(122)과 평탄화층(123)을 배치하는 단계(S19) 이후에 층간 절연층(122)과 평탄화층(123)을 관통하는 애노드 콘택홀(ANCH)을 배치하는 단계(S21), 평탄화층(123) 상에 발광 소자층(13)을 배치하는 단계(S22) 및 발광 소자층(13) 상에 밀봉층(14)을 배치하는 단계를 더 포함할 수 있다.
도 9 및 도 10을 참조하면, 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 기판(11)이 마련된 후, 기판(11) 상에 차광 도전층(BCDL: VDL, LSL)이 배치될 수 있다. (S11)
차광 도전층(BCDL)은 서브 화소(PX) 각각에 배치되는 차광 전극(LSL)을 포함할 수 있다.
그리고, 차광 도전층(BCDL)은 표시 영역(DA)에 배치되고 제2 방향(DR2)으로 연장되는 제2 방향(DR2)의 배선들을 더 포함할 수 있다. 제2 방향(DR2)의 배선들은 데이터 배선(DL), 제1 전원 배선(VDL) 및 초기화 전압 배선(VIL)을 포함할 수 있다.
이어서, 도 10의 도시와 같이, 기판(11) 상에 차광 도전층(BCDL)을 덮는 무기 절연 재료를 적층하여, 버퍼층(121)이 배치될 수 있다. (S12)
도 11 및 도 12를 참조하면, 버퍼층(121) 상에 비결정 상태의 산화물 반도체를 적층하고, 비결정 상태의 산화물 반도체를 부분적으로 제거하여, 서브 화소(PX)들 각각에 제1 반도체 재료층(211)이 배치될 수 있다. (S13)
제1 반도체 재료층(211)의 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 알루미늄(Al) 및 몰리브덴(Mo) 중 하나 이상의 금속 재료를 포함할 수 있다.
이때, 서브 화소(PX)들 각각에 제1 커패시터 전극 재료층(212)이 더 배치될 수 있다.
도 13을 참조하면, 제1 반도체 재료층(211)에 대해 열처리(HEAT)를 실시하여, 열처리에 의한 결정을 포함하는 상태의 제2 반도체 재료층(221)이 마련될 수 있다. (S14)
이때, 제1 커패시터 전극 재료층(212) 또한 열처리에 노출됨으로써, 열처리에 의한 결정을 포함하는 상태의 제2 커패시터 전극 재료층(222)이 함께 마련될 수 있다.
제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212)에 대한 열처리는 섭씨 300도 내지 섭씨 450도 사이의 온도로 실시될 수 있다. 또한, 열처리는 1시간 이내의 공정 시간 동안 실시될 수 있다.
열처리의 공정 온도 및 공정 시간에 따라, 제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212) 각각의 적어도 일부는 결정화된 상태로 변환될 수 있다.
일 예로, 공정 온도가 높을수록 또는 공정 시간이 길수록 제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212) 각각 중에서 더 많은 부분들이 결정화된 상태로 변환될 수 있다.
다른 일 예로, 제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212) 각각의 상측 일부만이 결정화된 상태로 변환될 수 있다. 즉, 제1 반도체 재료층(211)의 상측 일부 및 제1 커패시터 전극 재료층(212)의 상측 일부는 결정화된 상태로 변환되어 제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)으로 각각 마련되고, 나머지 하측 일부는 비결정 상태로 유지될 수 있다.
도 14를 참조하면, 버퍼층(121) 상에 제2 반도체 재료층(221)을 덮는 무기 절연 재료를 적층하여, 게이트 절연층(GI)이 배치될 수 있다. (S15)
이때, 게이트 절연층(GI)은 제2 커패시터 전극 재료층(222)을 더 덮을 수 있다.
도 15 및 도 16을 참조하면, 게이트 절연층(GI)을 부분적으로 제거하여, 제2 반도체 재료층(221)의 양단에 각각 인접한 제1 보조홀(ASH1)과 제2 보조홀(ASH2)이 배치될 수 있다. (S16)
즉, 게이트 절연층(GI)에 대한 식각 공정을 실시하여, 게이트 절연층(GI)의 일부들이 제거됨으로써, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)이 배치될 수 있다.
게이트 절연층(GI)에 대한 식각 공정을 실시하는 동안, 제2 반도체 재료층(221) 중 제1 보조홀(ASH1)과 제2 보조홀(ASH2)과 각각 대응되는 일부들은 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 통해 게이트 절연층(GI)의 부분적인 제거를 위한 식각 공정에 노출되고 도전화됨으로써, 제1 컨택 보조부(CTA1)와 제2 컨택 보조부(CTA2)가 마련될 수 있다.
즉, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 배치하는 단계(S16)에서, 제1 보조홀(ASH1)과 제2 보조홀(ASH2) 이후에, 제2 반도체 재료층(221) 중 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 통해 각각 노출된 제1 컨택 보조부(CTA1)와 제2 컨택 보조부(CTA2)는 게이트 절연층(GI)을 부분적으로 제거하기 위한 식각 재료와 접촉됨으로써, 도전화된 상태로 변환될 수 있다.
더불어, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 배치하는 단계(S16)에서, 게이트 절연층(GI)을 관통하고 제2 커패시터 전극 재료층(222)의 일부를 노출시키는 커패시터 연결홀(CPCH)이 더 배치될 수 있다. 이때, 제2 커패시터 전극 재료층(222)의 일부는 커패시터 연결홀(CPCH)을 통해 식각 공정에 노출되어 도전화될 수 있다.
또는, 별도로 도시되지 않았으나, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 배치하는 단계(S16)에서, 제2 커패시터 전극 재료층(222)을 덮는 게이트 절연층(GI)의 일부가 제거될 수 있다. 즉, 제2 커패시터 전극 재료층(222)이 전체적으로 식각 공정에 노출될 수 있다. 이때, 제2 커패시터 전극 재료층(222)이 게이트 절연층(GI)을 부분적으로 제거하기 위한 식각 재료와 접촉되어 도전화된 상태로 변환됨으로써, 커패시터 전극(CPE)이 마련될 수 있다.
또한, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 배치하는 단계(S16)에서, 게이트 절연층(GI)과 버퍼층(121)을 관통하고 제1 전원 배선(VDL)의 일부를 노출시키는 제1 전극 연결홀(ECH1)과, 게이트 절연층(GI)과 버퍼층(121)을 관통하고 차광 전극(LSL)의 일부를 노출시키는 제2 전극 연결홀(ECH2)이 더 마련될 수 있다.
이와 더불어, 도 16의 도시와 같이, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 배치하는 단계(S16)에서, 게이트 절연층(GI)과 버퍼층(121)을 관통하고 제1 패드층(PDL1)의 일부를 노출시키는 적어도 하나의 패드 연결홀(PDCH)이 더 마련될 수 있다.
일 예로, 제1 보조홀(ASH1)과 제2 보조홀(ASH2)의 배치를 위해 게이트 절연층(GI)을 부분적으로 제거하는 과정은 불소(F)를 포함하는 식각재료를 이용하여 실시될 수 있다.
제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)은 열처리에 의해 결정화된 상태이므로, 불소(F)를 포함하는 식각재료에 의한 제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)의 식각율은 비결정 상태인 제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212)보다 낮다. 즉, 결정화된 상태인 제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)은 불소(F)를 포함하는 식각재료에 노출되더라도, 불소(F)를 포함하는 식각재료에 반응하여 제거되지 않고 잔류될 수 있다.
도 17 및 도 18의 도시와 같이, 게이트 절연층(GI) 상에 배치된 제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3)의 적층물을 부분적으로 제거하여, 전극 도전층(ECDL)이 배치될 수 있다. (S17)
즉, 전극 도전층(ECDL)을 배치하는 단계(S17)는 게이트 절연층(GI) 상에 제1 금속층(ML1)과 제2 금속층(ML2)과 제3 금속층(ML3)을 순차적으로 배치하는 단계, 및 제1 금속층(ML1)과 제2 금속층(ML2)과 제3 금속층(ML3)의 적충물을 부분적으로 제거하여 전극 도전층(ECDL)을 마련하는 단계를 포함할 수 있다.
제1 금속층(ML1)은 티타늄(Ti)을 포함할 수 있다.
제2 금속층(ML2)은 제1 금속층(ML1)보다 낮은 저항의 금속 재료를 포함할 수 있다. 즉, 제2 금속층(ML2)은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 금속층(ML2)은 구리(Cu)를 포함할 수 있다.
제3 금속층(ML3)은 ITO를 포함할 수 있다.
이에 따라, 제1 금속층(ML1)과 제2 금속층(ML2)과 제3 금속층(ML3)의 적충물을 부분적으로 제거하는 과정은 불소(F)를 포함하는 식각 재료를 이용하여 실시될 수 있다.
일 예로, 제1 금속층(ML1)과 제2 금속층(ML2)과 제3 금속층(ML3)의 적충물을 부분적으로 제거하는 과정의 식각 재료는 불소(F)뿐만 아니라, 과산화수소(H2O2), 황산(H2SO4), 인산(H3O4P), 질산(HNO3) 및 초산(CH3COOH) 중 적어도 하나를 더 포함할 수 있다.
식각 재료 중 불소의 함유량은 약 5% 이하일 수 있다. 그리고, 식각 재료 중 과산화수소의 함유량은 약 30% 이하이며, 황산의 함유량은 약 10% 이하이고, 인산의 함유량은 약 60% 이하이며, 질산의 함유량은 약 30% 이하이고, 초산의 함유량은 약 10% 이하일 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예에 따른 식각 재료의 성분들과 조성비는 이에 한정되지 않는다.
앞서 언급한 바와 같이, 불소(F)를 포함하는 식각재료에 의한 제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)의 식각율은 비결정 상태인 제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212)보다 낮다. 그러므로, 제1 금속층(ML1), 제2 금속층(ML2) 및 제3 금속층(ML3)의 적층물을 부분적으로 제거하기 위한 식각재료가 불소(F)를 포함하더라도, 제2 반도체 재료층(221)과 제2 커패시터 전극 재료층(222)(또는, 커패시터 전극(CPE))이 식각재료에 반응하지 않고 잔류될 수 있다.
전극 도전층(ECDL)은 제2 반도체 재료층(221)의 중앙 일부와 중첩되는 게이트 전극(GE), 제2 반도체 재료층(221)의 일측과 중첩되는 소스 전극(SE), 및 제2 반도체 재료층(221)의 다른 일측과 중첩되는 드레인 전극(DE)을 포함할 수 있다.
소스 전극(SE)은 제1 보조홀(ASH1)로 연장되어, 제1 보조홀(ASH1)을 통해 제2 반도체 재료층(221)의 제1 컨택 보조부(CTA1)와 접할 수 있다.
드레인 전극(DE)은 제2 보조홀(ASH2)로 연장되어, 제2 보조홀(ASH2)을 통해 제2 반도체 재료층(221)의 제2 컨택 보조부(CTA2)와 접할 수 있다.
여기서, 소스 전극(SE)과 드레인 전극(DE)은 제1 보조홀(ASH1)과 제2 보조홀(ASH2)을 각각 전체적으로 덮지 않는다. 이는, 제2 반도체 재료층(221) 중 제1 컨택 보조부(CTA1) 및 제2 컨택 보조부(CTA2)를 제외한 나머지 부분은 게이트 절연층(GI)으로 덮인 상태이므로, 소스 전극(SE) 및 드레인 전극(DE)과 전기적으로 연결될 수 없기 때문이다.
즉, 소스 전극(SE)은 제1 보조홀(ASH1)의 일부와 중첩하여, 제1 컨택 보조부(CTA1)의 일부와 접촉될 수 있다. 그리고, 드레인 전극(DE)은 제2 보조홀(ASH2)의 일부와 중첩하여, 제2 컨택 보조부(CTA2)의 일부와 접촉될 수 있다.
또한, 제1 박막트랜지스터(T1)의 게이트 전극(GE)은 커패시터 전극(CPE)의 일부와 접촉되기까지 연장됨으로써, 커패시터 전극(CPE)과 전기적으로 연결될 수 있다.
제1 박막트랜지스터(T1)의 소스 전극(SE)은 제1 전극 연결홀(ECH1)을 통해 제1 전원 배선(VDL)과 전기적으로 연결될 수 있다.
제1 박막트랜지스터(T1)의 드레인 전극(DE)은 제2 전극 연결홀(ECH2)을 통해 차광 전극(LSL)과 전기적으로 연결될 수 있다.
도 19 및 도 20을 참조하면, 전극 도전층(ECDL: GE, SE, DE)을 마스크로 이용한 상태에서 게이트 절연층(GI)을 부분적으로 제거하고 제2 반도체 재료층(222)의 일부를 도전화하여, 액티브층(ACT)이 마련될 수 있다. (S18)
즉, 액티브층(ACT)을 마련하는 단계(S18)에서, 제2 반도체 재료층(222) 중 소스 전극(SE) 및 드레인 전극(DE) 각각과 게이트 전극(GE) 사이의 이격 영역들(GA)을 덮는 게이트 절연층(GI)을 제거하여 이격 영역들(GA)을 도전화된 상태로 변환함으로써, 도전화된 상태의 이격 영역들(GA)을 포함하는 액티브층(ACT)이 마련될 수 있다. 여기서, 도전화된 상태는 반도체성을 유지하는 채널 영역(CA)과 달리, 도전성을 가지는 상태를 나타낼 수 있다.
이로써, 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 제1 박막트랜지스터(T1)이 마련될 수 있다.
액티브층(ACT)을 마련하는 단계(S18)에서, 게이트 절연층(GI)을 부분적으로 제거하는 과정은 불소(F)를 포함하는 식각재료를 이용하여 실시될 수 있다.
제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)은 열처리에 의해 결정화된 상태이므로, 불소(F)를 포함하는 식각재료에 의한 제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)의 식각율은 비결정 상태인 제1 반도체 재료층(211) 및 제1 커패시터 전극 재료층(212)보다 낮다. 즉, 결정화된 상태인 제2 반도체 재료층(221) 및 제2 커패시터 전극 재료층(222)은 불소(F)를 포함하는 식각재료에 노출되더라도, 불소(F)를 포함하는 식각재료에 반응하여 제거되지 않고 잔류될 수 있다.
따라서, 액티브층(ACT)을 마련하는 단계(S18) 이후에, 액티브층(ACT)은 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치될 수 있다.
또한, 액티브층(ACT)을 마련하는 단계(S18)에서, 제2 커패시터 전극 재료층(222) 중 제1 박막트랜지스터(T1)의 게이트 전극(GE)과 중첩되지 않는 부분을 도전화된 상태로 변환함으로써, 커패시터 전극(CPE)이 마련될 수 있다.
도 21 및 도 22는 일반적인 트랜지스터 어레이 기판(REF)을 도시한다.
도 21 및 도 22를 참조하면, 일반적인 트랜지스터 어레이 기판(REF)는 비결정 상태의 산화물 반도체로 이루어진 액티브층과 커패시터 전극을 포함한다.
이에 따라, 소스 전극(SE)과 드레인 전극(DE) 각각과 액티브층(ACT') 간의 전기적 연결을 위한 제1 보조홀(ASH1)과 제2 보조홀(ASH2)이 배치된 후, 소스 전극(SE)과 드레인 전극(DE)을 배치하는 과정에서, 액티브층(ACT') 중 제1 보조홀(ASH1) 및 제2 보조홀(ASH2)에 의해 노출되면서도 소스 전극(SE) 및 드레인 전극(DE)과 중첩되지 않는 부분은 식각 재료에 의해 제거된다. 그러므로, 일반적인 트랜지스터 어레이 기판(REF)의 액티브층(ACT')은 소스 전극(SE) 및 드레인 전극(DE) 각각과 게이트 전극(GE) 사이에 배치되는 관통홀(THH)들을 포함하는 형태가 된다. 이러한 액티브층(ACT')의 관통홀(THH)들에 의해 액티브층(ACT') 내의 전류 경로가 변형 또는 감소됨에 따라, 일반적인 트랜지스터 어레이 기판(REF)의 박막트랜지스터들의 전류 특성에 대한 신뢰도 및 균일도가 저하될 수 있다.
또한, 일반적인 트랜지스터 어레이 기판(REF)의 커패시터 전극(CPE') 또한 커패시터 연결홀(CPCH) 주변에 배치된 관통홀(THH')을 포함한다. 이에 따라, 제1 박막트랜지스터(T1)의 게이트 전극(GE)과 커패시터 전극(CPE') 간의 저항 특성이 증가 또는 가변될 수 있고 화소 커패시터(PC)의 용량이 가변될 수 있다.
그러나, 앞서 설명한 바와 같이, 일 실시예에 따른 트랜지스터 어레이 기판(10)의 제조 방법은 비결정 상태의 제1 반도체 재료층(211)을 열처리하여, 결정화된 상태의 제2 반도체 재료층(221)을 마련하는 단계(S14)를 포함한다. 이때, 결정화된 상태의 제2 반도체 재료층(221)은 비결정 상태의 제1 반도체 재료층(211)에 비해, 불소(F)를 포함한 식각 재료에 의해 식각되는 정도가 비교적 낮아질 수 있다.
이에 따라, 소스 전극(SE)과 드레인 전극(DE)이 게이트 전극(GE)과 동일층에 배치되는 구조로 인해, 제2 반도체 재료층(221)이 1회 이상 식각 재료에 노출되더라도 그대로 잔류될 수 있으므로, 액티브층(ACT)이 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치될 수 있으며, 그로 인해 박막트랜지스터(T1)의 전류 특성에 대한 신뢰도 및 균일도가 개선될 수 있다.
즉, 일 실시예에 따르면, 소스 전극(SE)과 드레인 전극(DE)이 게이트 전극(GE)과 동일층에 배치됨에 따라, 마스크 공정 수가 감소될 수 있으면서도, 액티브층(ACT)이 온전한 섬 형태로 배치될 수 있다.
또한, 커패시터 전극(CPE)이 온전한 섬 평면 형태로 배치될 수 있으므로, 제1 박막트랜지스터(T1)의 게이트 전극(GE)과 커패시터 전극(CPE') 간의 저항 특성의 균일도가 개선될 수 있고, 화소 커패시터(PC)의 용량의 균일도가 개선될 수 있다.
다음, 도 23을 참조하면, 버퍼층(121) 상에 박막트랜지스터(T1)을 덮는 무기절연재료를 도포하여, 층간 절연층(122)이 배치될 수 있다. 그리고, 층간절연층(122) 상에 유기절연재료를 도포하여, 평탄화층(123)이 배치될 수 있다. (S19)
층간 절연층(122)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
평탄화층(123)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
도 24 및 도 25를 참조하면, 층간 절연층(122) 및 평탄화층(123)을 부분적으로 제거하여, 층간 절연층(122) 및 평탄화층(123)을 관통하고 제1 박막트랜지스터(T1)의 드레인 전극(DE)의 일부를 노출시키는 애노드 콘택홀(ANCH)이 배치될 수 있다. (S21)
도 26 및 도 27을 참조하면, 평탄화층(123) 상에 발광 소자층(13)이 배치될 수 있다. (S22)
발광 소자층(13)은 애노드 콘택홀(ANCH)을 통해 제1 박막트랜지스터(T1)와 전기적으로 연결되는 애노드 전극(AND), 서브 화소(PX)들의 애노드 전극(AND) 사이의 이격부분에 배치되는 화소정의층(PDL), 애노드 전극(AND) 상에 배치되는 발광층(EML), 및 발광층(EML) 상에 배치되는 캐소드 전극(CTD)을 포함할 수 있다.
애노드 전극(AND)은 서브 화소(PX)들 각각에 대응되는 화소 전극일 수 있다. 애노드 전극(AND)은 발광층(EML)에서 생성된 광의 적어도 일부를 반사할 수 있다.
캐소드 전극(CTD)은 서브 화소(PX)들에 전체적으로 대응되는 공통 전극일 수 있다. 캐소드 전극(CTD)은 발광층(EML)에서 생성된 광의 적어도 일부를 투과할 수 있다.
발광층(EML)은 서브 화소(PX)들 각각에 배치될 수 있다. 또는, 표시 장치(1)가 컬러필터부재(미도시) 또는 색상변환부재(미도시)를 포함하거나 단색을 표시하는 경우, 발광층(EML)은 서브 화소(PX)들에 전체적으로 동일하게 배치될 수도 있다.
이어서, 발광 소자층(13) 상에 밀봉층(14)이 배치될 수 있다. (S23)
이로써, 일 실시예에 따른 트랜지스터 어레이 기판(10)이 마련될 수 있다.
이상과 같이, 일 실시예에 따르면, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 전극 도전층(ECDL)을 배치하는 단계(S17)를 포함함에 따라, 마스크 공정 수가 감소될 수 있다.
그리고, 열처리에 의해 결정화된 상태의 제2 반도체 재료층(221)을 마련하는 단계(S14)를 포함함에 따라, 홀 없이 온전한 섬 형태의 액티브층(ACT)이 마련될 수 있다. 그러므로, 마스크 공정 수를 감소하면서도, 박막트랜지스터의 전류 특성의 균일도 및 신뢰도 저하가 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (25)

  1. 기판;
    상기 기판 상에 배치되고 채널영역, 상기 채널영역의 일측에 이어진 소스영역 및 상기 채널영역의 다른 일측에 이어진 드레인영역을 포함하는 액티브층;
    상기 액티브층의 일부 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극;
    상기 전극 도전층으로 이루어지고 상기 소스영역의 일부와 접하는 소스 전극; 및
    상기 전극 도전층으로 이루어지고 상기 드레인영역의 일부와 접하는 드레인 전극을 포함하며,
    상기 액티브층은 결정(crystal)을 포함하는 상태의 산화물 반도체로 이루어지고, 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치되는 박막트랜지스터.
  2. 제1 항에 있어서,
    상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 채널 영역과 나란한 단일의 분리되지 않은 부분으로 배치되는 박막트랜지스터.
  3. 제2 항에 있어서,
    상기 액티브층은 상기 기판을 덮는 버퍼층 상에 배치되고,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 층간 절연층으로 덮이며,
    상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 층간 절연층과 접하고 상기 층간 절연층과 상기 버퍼층 사이에 배치되는 박막 트랜지스터.
  4. 제2 항에 있어서,
    상기 액티브층 중 상기 채널 영역을 제외한 나머지의 적어도 일부는 도전화된 상태인 박막트랜지스터.
  5. 제4 항에 있어서,
    상기 액티브층 중 상기 소스전극 및 상기 드레인전극 각각과 상기 게이트 전극 사이의 이격 영역들은 도전화된 상태인 박막트랜지스터.
  6. 제1 항에 있어서,
    상기 전극 도전층은
    상기 게이트 절연층 상에 배치되고 티타늄(Ti)으로 이루어진 제1 금속층;
    상기 제1 금속층 상에 배치되고 상기 티타늄(Ti)의 저항보다 낮은 저항을 갖는 금속재료로 이루어진 제2 금속층; 및
    상기 제2 금속층 상에 배치되고 ITO(Indium Tin Oxide)로 이루어진 제3 금속층을 포함하는 박막트랜지스터.
  7. 서브 화소들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함한 기판; 및
    상기 기판 상에 배치되고 상기 서브 화소들에 각각 대응하는 화소 구동부들을 포함하는 회로층을 포함하고,
    상기 화소 구동부들 각각은 적어도 하나의 박막트랜지스터를 포함하며,
    상기 회로층 중 하나의 박막트랜지스터는
    상기 기판 상에 배치되고 채널영역, 상기 채널영역의 일측에 이어진 소스영역 및 상기 채널영역의 다른 일측에 이어진 드레인영역을 포함하는 액티브층;
    상기 액티브층의 일부 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상의 전극 도전층으로 이루어지고 상기 액티브층의 상기 채널 영역과 중첩되는 게이트 전극;
    상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 소스영역으로 연장되며 상기 소스영역의 일부와 접하는 소스 전극; 및
    상기 전극 도전층으로 이루어지고 상기 액티브층의 상기 드레인영역으로 연장되며 상기 드레인영역의 일부와 접하는 드레인 전극을 포함하며,
    상기 회로층은
    상기 기판 상에 배치되고 상기 차광 도전층을 덮는 버퍼층; 및
    상기 버퍼층 상에 배치되고 상기 박막트랜지스터를 덮는 층간 절연층을 더 포함하고,
    상기 액티브층은 결정(crystal)을 포함하는 상태의 산화물 반도체로 이루어지며,
    상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 층간 절연층에 직접 접하고, 상기 층간 절연층과 상기 버퍼층 사이에 배치되는 트랜지스터 어레이 기판.
  8. 제7 항에 있어서,
    상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 채널 영역과 나란한 단일의 분리되지 않은 부분으로 배치되는 트랜지스터 어레이 기판.
  9. 제7 항에 있어서,
    상기 회로층은
    상기 기판 상의 차광 도전층으로 이루어지고 상기 액티브층 중 적어도 상기 채널영역과 중첩되며 상기 버퍼층으로 덮이는 차광 전극; 및
    상기 층간 절연층 상에 배치되는 평탄화층을 더 포함하는 트랜지스터 어레이 기판.
  10. 제9 항에 있어서,
    상기 액티브층 중 상기 채널 영역을 제외한 나머지의 적어도 일부는 도전화된 상태인 트랜지스터 어레이 기판.
  11. 제10 항에 있어서,
    상기 액티브층 중 상기 소스전극 및 상기 드레인전극 각각과 상기 게이트 전극 사이의 이격 영역들은 도전화된 상태인 트랜지스터 어레이 기판.
  12. 제9 항에 있어서,
    상기 전극 도전층은
    상기 게이트 절연층 상에 배치되고 티타늄(Ti)으로 이루어진 제1 금속층;
    상기 제1 금속층 상에 배치되고 상기 티타늄(Ti)의 저항보다 낮은 저항을 갖는 금속재료로 이루어진 제2 금속층; 및
    상기 제2 금속층 상에 배치되고 ITO(Indium Tin Oxide)로 이루어진 제3 금속층을 포함하는 트랜지스터 어레이 기판.
  13. 제12 항에 있어서,
    상기 회로층은 상기 비표시 영역의 일부에 배치되는 신호 패드들을 더 포함하고,
    상기 신호 패드들 중 하나의 신호 패드는
    상기 차광 도전층과 동일층으로 이루어진 제1 패드층; 및
    상기 전극 도전층과 동일층으로 이루어지고 상기 제1 패드층과 전기적으로 연결되는 제2 패드층을 포함하는 트랜지스터 어레이 기판.
  14. 제9 항에 있어서,
    상기 회로층 상에 배치되고 상기 화소 구동부들 각각과 전기적으로 연결된 발광 소자들을 포함하는 발광 소자층을 더 포함하고,
    상기 회로층은
    상기 화소 구동부들에 스캔 신호를 전달하는 스캔 게이트 배선;
    상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선; 및
    상기 화소 구동부들에 초기화 전압을 전달하는 초기화 전압 배선을 더 포함하며,
    상기 화소 구동부들 중 하나의 화소 구동부는
    상기 발광 소자들을 구동하기 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 배선과 제2 전원 배선 사이에, 상기 발광 소자들 중 하나의 발광 소자와 직렬로 연결되는 제1 박막트랜지스터;
    상기 데이터 배선과 상기 제1 박막트랜지스터의 게이트 전극 사이에 전기적으로 연결되고 상기 스캔 게이트 배선의 스캔 신호에 기초하여 턴온되는 제2 박막트랜지스터;
    상기 제1 박막트랜지스터의 게이트 전극과 상기 제2 박막트랜지스터 사이의 제1 노드, 및 상기 제1 박막트랜지스터와 상기 하나의 발광소자 사이의 제2 노드와 전기적으로 연결되는 화소 커패시터; 및
    상기 초기화 전압 배선과 상기 제2 노드 사이에 전기적으로 연결되고 초기화 게이트 배선의 초기화 제어 신호에 기초하여 턴온되는 제3 박막트랜지스터를 포함하는 트랜지스터 어레이 기판.
  15. 제14 항에 있어서,
    상기 제1 전원 배선은 상기 차광 도전층으로 이루어지고,
    상기 제1 박막트랜지스터의 소스 전극과 드레인 전극 중 하나는 상기 게이트 절연층과 상기 버퍼층을 관통하는 제1 전극 연결홀을 통해 상기 제1 전원 배선과 전기적으로 연결되며,
    상기 제1 박막트랜지스터의 소스 전극과 드레인 전극 중 다른 나머지 하나는 상기 게이트 절연층과 상기 버퍼층을 관통하는 제2 전극 연결홀을 통해 상기 차광 전극과 전기적으로 연결되는 트랜지스터 어레이 기판.
  16. 제15 항에 있어서,
    상기 하나의 발광 소자는 상기 평탄화층 상에 배치되고 상기 평탄화층과 상기 층간 절연층을 관통하는 애노드 콘택홀을 통해 상기 제1 박막트랜지스터와 전기적으로 연결되는 애노드 전극을 포함하는 트랜지스터 어레이 기판.
  17. 제14 항에 있어서,
    상기 회로층은 상기 액티브층과 동일층으로 이루어지고 상기 제1 박막트랜지스터의 게이트전극과 전기적으로 연결되는 커패시터 전극을 더 포함하고,
    상기 화소 커패시터는 상기 커패시터 전극과 상기 차광 전극 간의 중첩 영역으로 마련되는 트랜지스터 어레이 기판.
  18. 기판 상에 비결정 상태의 산화물 반도체로 이루어진 제1 반도체 재료층을 배치하는 단계;
    상기 제1 반도체 재료층에 대해 열처리를 실시하여, 상기 열처리에 의한 결정(crystal)을 포함하는 상태의 제2 반도체 재료층을 마련하는 단계;
    상기 기판 상에 상기 제2 반도체 재료층을 덮는 게이트 절연층을 배치하는 단계;
    상기 게이트 절연층을 부분적으로 제거하여, 상기 제2 반도체 재료층의 양단에 각각 인접한 제1 보조홀과 제2 보조홀을 배치하는 단계;
    상기 게이트 절연층 상에 전극 도전층을 배치하는 단계; 및
    상기 전극 도전층을 마스크로 이용한 상태에서 상기 게이트 절연층을 부분적으로 제거하고 제2 반도체 재료층의 일부를 도전화하여, 액티브층을 마련하는 단계를 포함하는 트랜지스터 어레이 기판의 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 반도체 재료층을 마련하는 단계에서, 상기 제1 반도체 재료층에 대한 열처리는 약 섭씨 300도 내지 약 섭씨 450도 사이의 온도로 실시되는 트랜지스터 어레이 기판의 제조 방법.
  20. 제19 항에 있어서,
    상기 액티브층을 마련하는 단계에서, 상기 게이트 절연층을 부분적으로 제거하는 과정은 불소(F)를 포함하는 식각재료를 이용하여 실시되며,
    상기 불소(F)를 포함하는 식각재료에 대한 상기 제2 반도체 재료층의 식각율은 상기 제1 반도체 재료층의 식각율보다 낮고,
    상기 액티브층을 마련하는 단계 이후에, 상기 액티브층은 평면 상에서 홀을 포함하지 않는 온전한 섬 형태로 배치되는 트랜지스터 어레이 기판의 제조 방법.
  21. 제20 항에 있어서,
    상기 전극 도전층을 배치하는 단계는
    상기 게이트 절연층 상에 티타늄(Ti)을 포함하는 제1 금속층과, 상기 제1 금속층보다 낮은 저항의 금속 재료를 포함하는 제2 금속층과, ITO(Indium Tin Oxide)를 포함하는 제3 금속층을 순차적으로 배치하는 단계; 및
    상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층의 적층물을 부분적으로 제거하여, 상기 전극 도전층을 마련하는 단계를 포함하고,
    상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층의 적층물을 부분적으로 제거하는 과정은 상기 불소(F)를 포함하는 식각재료를 이용하여 실시되는 트랜지스터 어레이 기판의 제조 방법.
  22. 제21 항에 있어서,
    상기 제1 보조홀 및 상기 제2 보조홀을 배치하는 단계에서,
    상기 제1 보조홀 및 상기 제2 보조홀이 배치된 이후에, 상기 제2 반도체 재료층 중 상기 제1 보조홀 및 상기 제2 보조홀을 통해 각각 노출된 제1 컨택 보조부 및 제2 컨택 보조부는 상기 게이트 절연층을 부분적으로 제거하기 위한 식각 재료와 접촉되어 도전화되는 트랜지스터 어레이 기판의 제조 방법.
  23. 제22 항에 있어서,
    상기 전극 도전층을 마련하는 단계에서,
    상기 전극 도전층은 상기 제2 반도체 재료층의 중앙 일부와 중첩되는 게이트 전극, 상기 제2 반도체 재료층의 일측과 중첩되는 소스 전극 및 상기 제2 반도체 재료층의 다른 일측과 중첩되는 드레인 전극을 포함하며,
    상기 소스 전극은 상기 제1 보조홀을 통해 상기 제2 반도체 재료층의 상기 제1 컨택 보조부와 접하고,
    상기 드레인 전극은 상기 제2 보조홀을 통해 상기 제2 반도체 재료층의 상기 제2 컨택 보조부와 접하는 트랜지스터 어레이 기판의 제조 방법.
  24. 제23 항에 있어서,
    상기 액티브층을 마련하는 단계에서, 상기 제2 반도체 재료층 중 상기 게이트 절연층으로 덮인 일부를 제외한 나머지 일부가 도전화되어, 상기 액티브층이 마련되고,
    상기 액티브층은 상기 게이트 전극과 중첩되는 채널영역, 상기 채널영역의 일측에 접하는 소스영역, 및 상기 채널영역의 다른 일측에 접하는 드레인영역을 포함하며,
    상기 소스영역은 상기 제1 컨택 보조부를 포함하고,
    상기 드레인영역은 상기 제2 컨택 보조부를 포함하는 트랜지스터 어레이 기판의 제조 방법.
  25. 제23 항에 있어서,
    상기 제1 반도체 재료층을 배치하는 단계 이전에, 상기 기판 상의 차광 도전층을 덮는 버퍼층을 배치하는 단계를 더 포함하고,
    상기 액티브층을 마련하는 단계 이후에, 상기 전극 도전층 및 상기 액티브층을 덮는 층간 절연층을 배치하는 단계를 더 포함하며,
    상기 층간 절연층을 배치하는 단계 이후에, 상기 액티브층 중 상기 소스 전극 및 상기 드레인 전극 각각과 상기 게이트 전극 사이의 이격 영역들은 상기 층간 절연층과 직접 접하고 상기 층간 절연층과 상기 버퍼층 사이에 배치되는 트랜지스터 어레이 기판의 제조 방법.
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