WO2020060006A1 - 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법 - Google Patents

발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법 Download PDF

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WO2020060006A1
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voltage
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waveform
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이원호
임현덕
곽진오
조현민
김원규
송근규
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Definitions

  • the present invention relates to a method of aligning light emitting elements and a method of manufacturing a display device using the same.
  • OLEDs organic light emitting displays
  • LCDs liquid crystal displays
  • a device for displaying an image of a display device includes a display panel such as a light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel can display an image by emitting light using a light emitting element.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • an inorganic light emitting diode using an inorganic material as a fluorescent material, and the like can be used as the light emitting device.
  • OLED organic light emitting diode
  • an inorganic light emitting diode since an inorganic semiconductor is used as a fluorescent material, it has durability even in a high temperature environment, and has an advantage of higher blue light efficiency than an organic light emitting diode. Therefore, research on inorganic light emitting diodes having superior durability and efficiency has been continued compared to organic light emitting diodes.
  • the problem to be solved by the present invention is to provide an alignment method of a light emitting device that can increase the alignment accuracy of the light emitting device.
  • Another problem to be solved by the present invention is to provide a method of manufacturing a display device capable of increasing alignment accuracy of a light emitting device.
  • the alignment method of the light emitting device includes applying a ground voltage to a first electrode and applying a first AC voltage to a second electrode spaced apart from the first electrode, and the first And applying a ground voltage to the electrode and a second AC voltage to the second electrode, wherein the first AC voltage has an asymmetric waveform.
  • the voltage waveform of the positive polarity region and the voltage waveform of the negative polarity region of the first alternating current voltage are asymmetric.
  • the first AC voltage has a sawtooth-shaped waveform.
  • the second alternating voltage has a symmetrical waveform.
  • the voltage waveform of the positive polarity region of the second AC voltage and the voltage waveform of the negative polarity region are symmetrical.
  • the second AC voltage has a sinusoidal waveform, a square waveform, or a triangular waveform.
  • the driving frequency of the first AC voltage is lower than the driving frequency of the second AC voltage.
  • the driving frequency of the first AC voltage is 1hz to 1khz.
  • the driving frequency of the second AC voltage is 1khz to 100khz.
  • the electric field formed by the first electrode and the second electrode is positive or negative. Either of these is an asymmetric electric field with a predominant polarity.
  • the electric field formed by the first electrode and the second electrode is a symmetric electric field.
  • a method of manufacturing a display device includes forming partitions, a first electrode, and a second electrode on a substrate, and applying a coating solution containing light-emitting elements to sub-pixels Applying, forming an electric field between the first electrode and the second electrode to align the light emitting elements, volatilizing and removing the coating solution, one end of the first electrode and the light emitting elements And forming first connecting electrodes to connect, and forming second connecting electrodes connecting the second electrode and the other end of the light emitting elements.
  • the step of aligning the light emitting elements by forming an electric field between the first electrode and the second electrode may include applying a ground voltage to the first electrode and applying a first AC voltage to the second electrode, and the And applying a ground voltage to the first electrode and applying a second alternating voltage to the second electrode.
  • the light emitting elements When a ground voltage is applied to the first electrode and a first AC voltage is applied to the second electrode, the light emitting elements are deflected to the first electrode.
  • Each of the light emitting elements includes a first conductivity type semiconductor disposed on the other end of each of the light emitting elements, and a second conductivity type semiconductor disposed on one end of each of the light emitting elements, and the first conductivity type semiconductor Is disposed close to the second electrode, and a second conductivity type semiconductor is disposed close to the first electrode.
  • the first conductivity type semiconductor is an n-type semiconductor layer
  • the second conductivity type semiconductor is a p-type semiconductor layer.
  • the light emitting elements are aligned in the center between the first electrode and the second electrode.
  • the first alternating voltage has an asymmetric waveform.
  • the second alternating voltage has a symmetrical waveform.
  • the method further includes disconnecting the first electrode to form a first electrode for each sub-pixel.
  • an asymmetric magnetic field may be formed by applying a first AC voltage having an asymmetric waveform to the second electrode, and thus the first of the light emitting devices The light emitting devices may be deflected to the first electrode so that the conductive semiconductors are disposed toward the first electrode. Then, a symmetrical magnetic field may be formed by applying a second AC voltage having a symmetrical waveform to the second electrode, thereby aligning the light-emitting elements deflected by the first electrode to the center between the first electrode and the second electrode. . Therefore, the alignment accuracy of the light emitting element can be improved.
  • FIG. 1 is a perspective view showing a display device according to an exemplary embodiment.
  • FIG. 2 is a block diagram schematically showing a display device according to an exemplary embodiment.
  • FIG. 4 is a plan view illustrating the display panel of FIG. 1 in detail.
  • FIG. 5 is a plan view showing in detail a pixel of the display area of FIG. 4.
  • FIG. 6 is a cross-sectional view showing an example of I-I ', II-II', and III-III 'of FIG. 5.
  • FIG. 7 is a perspective view showing the light emitting device of FIG. 6 in detail.
  • FIG. 8 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • 9A to 9G are plan views of pixels of a display area for describing a method of manufacturing a display device according to an exemplary embodiment.
  • 10A to 10G are cross-sectional views of II-II 'for describing a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 11 is a plan view showing pixels including aligned light emitting elements, a first electrode branch portion, and a second electrode branch portion when an AC voltage having a high frequency sine wave is applied to the second electrode.
  • FIG. 12 is an equivalent circuit diagram of FIG. 11.
  • FIG. 13 is a flowchart illustrating an alignment method of a light emitting device according to an embodiment.
  • FIG. 14 is a plan view showing alignment of light emitting elements when a first AC voltage having an asymmetric waveform is applied to a second electrode.
  • 15 is an exemplary view of a light emitting device for explaining a dipole moment.
  • FIG. 16 is an equivalent circuit diagram of a first electrode, a second electrode, and a coating solution when an electric field is formed between the first electrode and the second electrode as shown in FIG. 10C.
  • 17A and 17B are graphs showing a waveform of a first AC voltage and an electric field formed accordingly.
  • 18 is a plan view showing alignment of light emitting elements when a second AC voltage having a symmetrical waveform is applied to the second electrode.
  • 19A to 19N are waveform diagrams showing examples of the first AC voltage of the asymmetric waveform.
  • 20A to 20C are waveform diagrams showing examples of a second AC voltage of a symmetric waveform.
  • An element or layer being referred to as the "on" of another element or layer includes all cases in which another layer or other element is interposed immediately above or in between.
  • the same reference numerals refer to the same components throughout the specification.
  • the shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments are exemplary and the present invention is not limited to the illustrated matters.
  • each of the features of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving may be possible, and each of the embodiments may be independently performed with respect to each other or may be implemented together in an association relationship. It might be.
  • the display device 1 is an inorganic light emitting display device using an inorganic light emitting diode including an inorganic semiconductor as a light emitting element.
  • FIG. 1 is a perspective view showing a display device according to an exemplary embodiment.
  • 2 is a block diagram schematically showing a display device according to an exemplary embodiment.
  • 3 is a circuit diagram illustrating an example of the pixel of FIG. 2.
  • the display device 1 includes a display panel 10, an integrated driving circuit 20, a scan driving unit 30, a circuit board 40, and a power supply circuit ( 50).
  • the integrated driving circuit 20 may include a data driving unit 21 and a timing control unit 22.
  • top”, “top”, and “top surface” indicate the Z-axis direction
  • bottom”, “bottom”, and “bottom” indicate the opposite direction to the Z-axis direction
  • left”, “right”, “upper”, and “lower” indicate a direction when the display panel 10 is viewed from a plane. For example, “left” indicates the opposite direction of the X-axis direction, “right” indicates the X-axis direction, “upper” indicates the Y-axis direction, and “lower” indicates the opposite direction of the Y-axis direction.
  • the display panel 10 may be formed in a rectangular shape on a plane.
  • the display panel 10 may have a rectangular planar shape having short sides in the first direction (X-axis direction) and long sides in the second direction (Y-axis direction).
  • the corner where the short side of the first direction (X-axis direction) and the long side of the second direction (Y-axis direction) meet may be formed at right angles or rounded to have a predetermined curvature.
  • the planar shape of the display panel 10 is not limited to a rectangle, and may be formed in another polygon, circle or oval shape.
  • the display panel 10 is formed to be flat, the present invention is not limited thereto. At least one side of the display panel 10 may be formed to bend at a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area in which pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, m is an integer of 2 or more), scan lines (S1 to Sn, n is an integer of 2 or more) that intersect with the data lines D1 to Dm, and high potential voltage.
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue, but is not limited thereto.
  • FIG. 2 illustrates that each of the pixels PX includes three sub-pixels, the present invention is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm and at least one of the scan lines S1 to Sn, And a high potential voltage line VDDL.
  • the first sub-pixel PX1 may include a plurality of transistors and at least one capacitor for supplying current to the light emitting elements LD and the light emitting elements LD as shown in FIG. 3.
  • Each of the light emitting elements LD may be an inorganic light emitting diode including a first electrode, an inorganic semiconductor, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode.
  • the plurality of transistors may include a driving transistor DT that supplies current to the light emitting elements LD and a scan transistor ST that supplies a data voltage to the gate electrode of the driving transistor DT as shown in FIG. 3.
  • the driving transistor DT is a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting elements LD. It may include a drain electrode connected to.
  • the scan transistor ST is a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and a data line Dj, j May include a drain electrode connected to 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst stores the difference voltage between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the switching transistor ST may be formed of a thin film transistor.
  • the driving transistor DT and the switching transistor ST are mainly formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor DT and the switching transistor ST may be formed of an N-type MOSFET. In this case, the positions of the source electrode and the drain electrode of each of the driving transistor DT and the switching transistor ST may be changed.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 is one driving transistor DT, one scan transistor ST, and one Although it has been illustrated to include 2T1C (2 Transistor-1 capacitor) having a capacitor (Cst), the present invention is not limited to this.
  • Each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be represented by a circuit diagram substantially the same as the first sub-pixel PX1, detailed description thereof will be omitted.
  • the integrated driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the integrated driving circuit 20 may include a data driving unit 21 and a timing control unit 22.
  • the data driving unit 21 receives digital video data DATA and a source control signal DCS from the timing control unit 22.
  • the data driver 21 converts digital video data DATA into analog data voltages according to the source control signal DCS and supplies the data lines D1 to Dm of the display panel 10.
  • the timing control unit 22 receives digital video data DATA and timing signals from the host system. Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smartphone or tablet PC, a system on chip of a monitor or a TV, or the like.
  • the timing control unit 22 generates control signals for controlling the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30.
  • the integrated driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10.
  • the integrated driving circuit 20 is formed of an integrated circuit (IC) and can be mounted on the display panel 10 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • FIG. 1 illustrates that the integrated driving circuit 20 includes a data driving unit 21 and a timing control unit 22, the present invention is not limited thereto.
  • the data driving unit 21 and the timing control unit 22 are not integrated into one integrated circuit, but may be formed of separate integrated circuits.
  • the data driver 21 is mounted on the display panel 10 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 is a circuit board 40 ).
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal SCS from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may be formed in a non-display area NDA of the display panel 10 including a plurality of transistors.
  • the scan driver 30 may be formed of an integrated circuit, and in this case, may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the circuit board 40 may be attached on pads provided at one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board 40 can be electrically connected to the pads.
  • the circuit board 40 may be a flexible film, such as a flexible printed circuit board, a printed circuit board, or a chip on film.
  • the circuit board 40 may be bent under the display panel 10. Due to this, one side of the circuit board 40 is attached to one edge of the display panel 10, and the other side is disposed under the display panel 10 and connected to a system board on which the host system is mounted.
  • the power supply circuit 50 may generate voltages required for driving the display panel 10 from the main power applied from the system board and supply it to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements LD of the display panel 10 from the main power supply, and the display panel 10 It can supply to the high potential voltage line (VDDL) and the low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the integrated driving circuit 20 and the scan driver 30 from the main power.
  • the power supply circuit 50 is formed of an integrated circuit and mounted on the circuit board 40, the embodiment of the present invention is not limited thereto.
  • the power supply circuit 50 may be integrally formed in the integrated driving circuit 20.
  • FIG. 4 is a plan view illustrating the display panel of FIG. 1 in detail.
  • data pads DP1 to DPp, p are integers of 2 or more, floating pads FD1 and FD2, power pads PP1 and PP2, and floating lines FL1 and FL2 , Low potential voltage line VSSL, data lines D1 to Dm, first electrodes 260, and second electrodes 220 are illustrated.
  • data lines D1 to Dm, first electrodes 210, second electrodes 220, and pixels PX are disposed in the display area DA of the display panel 10. Can be.
  • the data lines D1 to Dm may extend long in the second direction (Y-axis direction).
  • One side of the data lines D1 to Dm may be connected to the integrated driving circuit 20. For this reason, data voltages of the integrated driving circuit 20 may be applied to the data lines D1 to Dm.
  • the first electrodes 210 may be spaced apart at predetermined intervals in the first direction (X-axis direction). Due to this, the first electrodes 210 may not overlap the data lines D1 to Dm.
  • the first electrodes 210 disposed on the right edge of the display area DA among the first electrodes 210 may be connected to the first floating line FL1 in the non-display area NDA.
  • the first electrodes 210 disposed on the left edge of the display area DA among the first electrodes 210 may be connected to the second floating line FL2 in the non-display area NDA.
  • Each of the second electrodes 220 may extend in a first direction (X-axis direction). Due to this, the second electrodes 220 may overlap the data lines D1 to Dm. Also, the second electrodes 220 may be connected to the low potential voltage line VSSL in the non-display area NDA. Accordingly, a low potential voltage of the low potential voltage line VSSL may be applied to the second electrodes 220.
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX include first electrodes 210, second electrodes, and data lines D1.
  • ⁇ Dm). 4 illustrates that the pixel PX includes three sub-pixels, but is not limited thereto, and each of the pixels PX may include four or more sub-pixels.
  • the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX may be arranged in a first direction (X-axis direction), but is not limited thereto. . That is, the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX are disposed in the second direction (Y-axis direction) or in a zigzag form. It can be, and can be arranged in various other forms.
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue, but is not limited thereto.
  • a non-display area NDA of the display panel 10 includes a pad portion PA including data pads DP1 to DPp, floating pads FD1 and FD2, and power pads PP1 and PP2.
  • the driving circuit 20, the first floating line FL1, the second floating line FL2, and the low potential voltage line VSSL may be disposed.
  • the pad portion PA including the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 has one edge of the display panel 10, for example, It can be placed on the side edge.
  • the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 may be arranged side by side in the first direction (X-axis direction) in the pad portion PA.
  • the circuit board 40 may be attached to the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 using an anisotropic conductive film. Due to this, the circuit board 40 and the data pads DP1 to DPp, floating pads FD1 and FD2, and power pads PP1 and PP2 may be electrically connected.
  • the integrated driving circuit 20 may be connected to the data pads DP1 to DPp through the link lines LL.
  • the integrated driving circuit 20 may receive digital video data DATA and timing signals through the data pads DP1 to DPp.
  • the integrated driving circuit 20 may convert digital video data DATA into analog data voltages and supply the data lines D1 to Dm of the display panel 10.
  • the low potential voltage line VSSL may be connected to the first power pad PP1 and the second power pad PP2 of the pad portion PA.
  • the low potential voltage line VSSL may extend in the second direction (Y-axis direction) in the non-display area NDA of the left outer side and the right outer side of the display area DA.
  • the low potential voltage line VSSL may be connected to the second electrode 220. Due to this, the low potential voltage of the power supply circuit 50 is the second electrode (through the circuit board 40, the first power pad (PP1), the second power pad (PP2), and the low potential voltage line (VSSL) 220).
  • the first floating line FL1 may be connected to the first floating pad FD1 of the pad portion PA.
  • the first floating line FL1 may extend in the second direction (Y-axis direction) in the non-display area NDA of the left outer side and the right outer side of the display area DA.
  • the first floating pad FD1 and the first floating line FL1 may be dummy pads and dummy lines to which no voltage is applied.
  • the second floating line FL2 may be connected to the second floating pad FD2 of the pad portion PA.
  • the first floating line FL1 may extend in the second direction (Y-axis direction) in the non-display area NDA of the left outer side and the right outer side of the display area DA.
  • the second floating pad FD2 and the second floating line FL2 may be dummy pads and dummy lines to which no voltage is applied.
  • the light emitting devices 300 may be aligned by applying a dielectrophoretic force to the light emitting devices 300 using a dielectrophoresis method during a manufacturing process.
  • a ground voltage is applied to the first electrodes 210 and an alternating voltage is applied to the second electrodes 220.
  • the first electrodes 210 are arranged to be spaced apart at predetermined intervals in the first direction (X-axis direction), but the first electrodes 210 are disposed in the first direction (X) during the manufacturing process. Axial direction), and may be arranged to extend. Therefore, during the manufacturing process, the first electrodes 210 may be connected to the first floating line FL1 and the second floating line FL2. Therefore, the first electrodes 210 may be applied with a ground voltage through the first floating line FL1 and the second floating line FL2.
  • the first electrodes 210 are disconnected, so that the first electrodes 210 are in the first direction (X-axis direction). It can be arranged spaced apart at a predetermined interval. A detailed description thereof will be described later with reference to FIG. 8.
  • first floating line FL1 and the second floating line FL2 are lines for applying a ground voltage during the manufacturing process, and no voltage may be applied to the completed display device.
  • a ground voltage may be applied to the first floating line FL1 and the second floating line FL2 to prevent static electricity in the completed display device.
  • FIG. 5 is a plan view showing in detail a pixel of the display area of FIG. 4.
  • the pixel PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX are scan lines Sk and data lines Dj, Dj + 1, Dj +2, Dj + 3) may be arranged in a matrix form in regions defined by the cross structure.
  • the scan lines Sk are arranged to extend in the first direction (X-axis direction), and the data lines Dj, Dj + 1, Dj + 2, Dj + 3 intersect the first direction (X-axis direction).
  • In the second direction (Y-axis direction) may be extended to be disposed.
  • Each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 includes a first electrode 210, a second electrode 220, and a plurality of light emitting elements 300 can do.
  • the first electrode 210 and the second electrode 220 are electrically connected to the light emitting elements 300, and voltages may be applied to the light emitting elements 300 to emit light.
  • the first electrode 210 of one sub-pixel may be disposed spaced apart from the first electrode 210 of a sub-pixel adjacent thereto.
  • the first electrode 210 of the first sub-pixel PX1 may be spaced apart from the first electrode 210 of the second sub-pixel PX2 adjacent thereto.
  • the first electrode 210 of the second sub-pixel PX2 may be disposed spaced apart from the first electrode 210 of the third sub-pixel PX3 adjacent thereto.
  • the first electrode 210 of the third sub-pixel PX3 may be disposed to be spaced apart from the first electrode 210 of the first sub-pixel PX1 adjacent thereto.
  • the second electrode 220 of one sub-pixel may be connected to the second electrode 220 of a sub-pixel adjacent thereto.
  • the second electrode 220 of the first sub-pixel PX1 may be connected to the second electrode 210 of the second sub-pixel PX2 adjacent thereto.
  • the second electrode 220 of the second sub-pixel PX2 may be connected to the second electrode 220 of the third sub-pixel PX3 adjacent thereto.
  • the second electrode 220 of the third sub-pixel PX3 may be connected to the second electrode 220 of the first sub-pixel PX1 adjacent thereto.
  • the first electrode 210 and the second electrode 220 during the manufacturing process may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel. (PX3) can be used to form an electric field in each.
  • the light-emitting elements 300 may be aligned by applying a dielectrophoresis force to the light-emitting elements 300 using a dielectrophoresis method during a manufacturing process.
  • a ground voltage is applied to the first electrodes 210 and an alternating voltage is applied to the second electrodes 220.
  • the capacitance is formed by the electric field, so that the dielectric force can be applied to the light emitting device 300.
  • the first electrode 210 is an anode electrode connected to the second conductivity type semiconductor of the light emitting elements 300, and the second electrode 220 can be a cathode electrode connected to the first conductivity type semiconductor of the light emitting elements 300.
  • the first conductivity-type semiconductor of the light emitting devices 300 may be an n-type semiconductor layer, and the second conductivity-type semiconductor may be a p-type semiconductor layer.
  • the present invention is not limited thereto, and the first electrode 210 may be a cathode electrode, and the second electrode 220 may be an anode electrode.
  • the first electrode 210 is branched in the second direction (Y-axis direction) from the first electrode stem portion 210S and the first electrode stem portion 210S that are disposed to extend and extend in the first direction (X-axis direction). It may include at least one first electrode branch portion 210B.
  • the second electrode 220 is branched in the second direction (Y-axis direction) from the second electrode stem portion 220S and the second electrode stem portion 220S that are disposed to extend and extend in the first direction (X-axis direction). It may include at least one second electrode branch portion 220B.
  • the first electrode stem portion 210S may be electrically connected to the thin film transistor 120 through the first electrode contact hole CNTD. For this reason, the first electrode stem portion 210S may be applied with a predetermined driving voltage by the thin film transistor 120.
  • the thin film transistor 120 to which the first electrode stem portion 210S is connected may be the driving transistor DT shown in FIG. 3.
  • the second electrode stem part 220S may be electrically connected to the low potential auxiliary wiring 161 through the second electrode contact hole CNTS. For this reason, the second electrode stem portion 220S may be applied with the low potential voltage of the low potential auxiliary wiring 161.
  • the second electrode stem portion 220S in each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX has a second electrode contact hole CNTS. ) Is illustrated to be connected to the low potential auxiliary wiring 161, but the present invention is not limited thereto.
  • the second electrode stem unit 220S may be selected from any one of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX. It may be connected to the low potential auxiliary wiring 161 through a two-electrode contact hole (CNTS).
  • CNTS two-electrode contact hole
  • the first electrode stem portion 210S of one sub-pixel may be arranged side by side in the first direction (X-axis direction) and the first electrode stem portion 210S of the neighboring sub-pixels in the first direction (X-axis direction). You can.
  • the first electrode stem portion 210S of the first sub-pixel PX1 is arranged side by side with the first electrode stem portion 210S of the second sub-pixel PX2 in the first direction (X-axis direction).
  • the first electrode stem portion 210S of the second sub-pixel PX2 is arranged side by side with the first electrode stem portion 210S of the third sub-pixel PX3 in the first direction (X-axis direction).
  • the first electrode stem portion 210S of the third sub pixel PX3 may be arranged side by side with the first electrode stem portion 210S of the first sub pixel PX1 in the first direction (X-axis direction). This is because the first electrode stem portion 210S is connected to one during the manufacturing process, and after the light emitting elements 300 are aligned, it is disconnected through a laser process.
  • the second electrode branch portion 220B may be disposed between the first electrode branch portions 210B.
  • the first electrode branch portions 210B may be symmetrically arranged based on the first electrode branch portion 220B.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX includes two first electrode branch parts 220B.
  • the present invention is not limited to this.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX may include three or more first electrode branch parts 220B. have.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX includes one second electrode branch 220B.
  • the present invention is not limited to this.
  • the first electrode branch portion 210B may be disposed between the second electrode branch portions 220B. That is, the first electrode branch portion 210B and the second electrode branch portion 220B in the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX, respectively.
  • the first electrode branch portion 210B and the second electrode branch portion 220B in the first direction (X-axis direction).
  • the plurality of light emitting devices 300 may be disposed between the first electrode branch portion 210B and the second electrode branch portion 220B. At least one of the plurality of light emitting devices 300 has one end of the light emitting device 300 disposed to overlap the first electrode branch part 210B, and the other end of the light emitting device 300 overlapping the second electrode branch part 220B. Can be.
  • a second conductivity type semiconductor, which is a p-type semiconductor layer, may be disposed on one end of the plurality of light emitting devices 300, and a first conductivity type semiconductor, which is an n-type semiconductor layer, may be disposed on the other end, but the present invention is not limited thereto. Does not.
  • a first conductivity type semiconductor which is an n-type semiconductor layer, may be disposed on one end of the plurality of light emitting devices 300, and a second conductivity type semiconductor, which is a p-type semiconductor layer, on the other end.
  • the plurality of light emitting devices 300 may be substantially arranged in a first direction (X-axis direction).
  • the plurality of light emitting devices 300 may be arranged to be spaced apart in the second direction (Y-axis direction). In this case, the separation intervals between the plurality of light emitting devices 300 may be different.
  • some of the light emitting devices 300 may be arranged adjacently to form a group, and the other light emitting devices 300 may be arranged adjacent to form another group.
  • all of the plurality of light emitting devices 300 may have non-uniform density.
  • Connection electrodes 260 may be disposed on the first electrode branch portion 210B and the second electrode branch portion 220B, respectively.
  • the connection electrodes 260 may be disposed to extend in a second direction (Y-axis direction), and may be disposed spaced apart from each other in a first direction (X-axis direction).
  • the connection electrode 260 may be connected to one end of at least one of the light emitting devices 300 among the light emitting devices 300.
  • the connection electrode 260 may be connected to the first electrode 210 or the second electrode 220.
  • the connection electrode 260 is disposed on the first electrode branch portion 210B, and includes a first connection electrode 261 and a second electrode connected to at least one end of the light-emitting elements 300 of the light-emitting elements 300.
  • a second connection electrode 262 disposed on the branch portion 220B and connected to one end of at least one light emitting element 300 of the light emitting elements 300 may be included. Due to this, the first connection electrode 261 serves to electrically connect the plurality of light emitting elements 300 to the first electrode 210, and the second connection electrode 262 connects the plurality of light emitting elements 300. It serves to electrically connect with the second electrode 220.
  • the width of the first connection electrode 261 in the first direction (X-axis direction) may be wider than the width of the first electrode branch portion 210B in the first direction (X-axis direction). Also, the width of the second connection electrode 262 in the first direction (X-axis direction) may be wider than the width of the second electrode branch portion 220B in the first direction (X-axis direction).
  • FIG. 6 is a cross-sectional view showing an example of I-I ', II-II', and III-III 'of FIG. 5.
  • the display panel 10 may include a substrate 110, at least one thin film transistor disposed on the substrate 110, electrodes 210 and 220 disposed on the thin film transistor, and a light emitting device 300.
  • the at least one thin film transistor may include a first thin film transistor 120 and a second thin film transistor 140.
  • the first thin film transistor 120 may be the driving transistor DT shown in FIG. 3
  • the second thin film transistor 140 may be the scan transistor ST shown in FIG. 3.
  • Each of the first thin film transistor 120 and the second thin film transistor 140 may include an active layer, a gate electrode, a source electrode, and a drain electrode.
  • the first electrode 210 may be electrically connected to the drain electrode of the first thin film transistor 120. Although the drawing shows that the first electrode 210 is directly connected to the first thin film transistor 120, the first electrode 210 is not limited thereto.
  • the first electrode 210 and the first thin film transistor 120 may be electrically connected to each other through an arbitrary conductive layer.
  • the substrate 110 may be an insulating substrate.
  • the substrate 110 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the polymer material include polyethersulphone (PES), polyacrylate (PA), polyarylate (PAR), polyetherimide (PEI), and polyethylene napthalate (PEN) ), Polyethylene terepthalate (PET), polyphenylene sulfide (PPS), polyallylate, polyimide (PI), polycarbonate (PC), cellulose triacetate ( cellulose triacetate (CAT), cellulose acetate propionate (CAP), or combinations thereof.
  • the substrate 110 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like.
  • the buffer layer 115 may be disposed on the substrate 110.
  • the buffer layer 115 may prevent the diffusion of impurity ions, prevent penetration of moisture or outside air, and may perform a surface planarization function.
  • the buffer layer 115 may include silicon nitride, silicon oxide, or silicon oxynitride.
  • a semiconductor layer is disposed on the buffer layer 115.
  • the semiconductor layer may include a first active layer 126 of the first thin film transistor 120, a second active layer 146 of the second thin film transistor 140, and an auxiliary layer 163.
  • the semiconductor layer may include polycrystalline silicon, monocrystalline silicon, and oxide semiconductor.
  • the first gate insulating layer 170 is disposed on the semiconductor layer.
  • the first gate insulating layer 170 covers the semiconductor layer.
  • the first gate insulating layer 170 may function as a gate insulating layer of the thin film transistor.
  • the first gate insulating layer 170 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, hafnium oxide, zirconium oxide, titanium oxide, and the like. These may be used alone or in combination with each other.
  • the first conductive layer is disposed on the first gate insulating layer 170.
  • the first conductive layer includes the first gate electrode 121 and the second thin film transistor 140 disposed on the first active layer 126 of the first thin film transistor 120 with the first gate insulating layer 170 interposed therebetween.
  • the second gate electrode 141 disposed on the second active layer 146 and the low potential auxiliary wiring 161 disposed on the auxiliary layer 163 may be included.
  • the first conductive layer is molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), It may include one or more metals selected from iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the first conductive layer may be a single film or a multilayer film.
  • the second gate insulating layer 180 is disposed on the first conductive layer.
  • the second gate insulating layer 180 may be an interlayer insulating layer.
  • the second gate insulating layer 180 may be made of an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, and zinc oxide.
  • the second conductive layer is disposed on the second gate insulating layer 180.
  • the second conductive layer includes a capacitor electrode 128 disposed on the first gate electrode 121 with the second gate insulating layer interposed therebetween.
  • the capacitor electrode 128 may form a storage capacitor with the first gate electrode 121.
  • the second conductive layer is the same as the first conductive layer described above, molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel Contains one or more metals selected from (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), copper (Cu) can do.
  • the interlayer insulating layer 190 is disposed on the second conductive layer.
  • the interlayer insulating layer 190 may be an interlayer insulating film. Furthermore, the interlayer insulating layer 190 may perform a surface planarization function.
  • the interlayer insulating layer 190 is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, and unsaturated polyester. It may include an organic insulating material such as an unsaturated polyesters resin, poly phenylenethers resin, polyphenylenesulfides resin or benzocyclobutene (BCB).
  • the third conductive layer is disposed on the interlayer insulating layer 190.
  • the third conductive layer includes a first drain electrode 123 and a first source electrode 124 of the first thin film transistor 120, a second drain electrode 143 and a second source electrode of the second thin film transistor 140 ( 144), and a power electrode 162 disposed on the low potential auxiliary wiring 161.
  • the first source electrode 124 and the first drain electrode 123 are respectively the first active layer 126 through the first contact hole 129 passing through the interlayer insulating layer 190 and the second gate insulating layer 180. It can be electrically connected to.
  • the second source electrode 144 and the second drain electrode 143 each have a second active layer 146 through a second contact hole 149 penetrating the interlayer insulating layer 190 and the second gate insulating layer 180. It can be electrically connected to.
  • the power electrode 162 may be electrically connected to the low potential auxiliary wiring 161 through a third contact hole 169 penetrating the interlayer insulating layer 190 and the second gate insulating layer 180.
  • the third conductive layer is aluminum (Al), molybdenum (Mo), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), It may include one or more metals selected from iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu).
  • the third conductive layer may be a single film or a multilayer film.
  • the third conductive layer may be formed of a stacked structure such as Ti / Al / Ti, Mo / Al / Mo, Mo / AlGe / Mo, Ti / Cu.
  • the insulating substrate layer 200 is disposed on the third conductive layer.
  • the insulating substrate layer 200 includes an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, a polyimides rein, and an unsaturated polyester system. Resins (unsaturated polyesters resin), polyphenylene-based resins (poly phenylenethers resin), polyphenylene sulfide-based resins (polyphenylenesulfides resin) or benzocyclobutene (benzocyclobutene, BCB) may be made of an organic material.
  • the surface of the insulating substrate layer 200 may be flat.
  • a plurality of partition walls 410 and 420 may be disposed on the insulating substrate layer 200.
  • the plurality of partition walls 410 and 420 are disposed to be spaced apart from each other in each pixel PX, and are spaced apart from each other, such as on the first partition wall 410 and the second partition wall 420, respectively.
  • the first electrode 210 and the second electrode 220 may be disposed.
  • FIG. 6 when two first partition walls 410 and one second partition walls 420 are disposed in one sub-pixel, the first electrode 210 and the second electrode 220 are disposed to cover them, respectively. Is showing. In FIG. 2, only a cross-sectional view of one of the first partition walls 410 and one of the second partition walls 420 is shown, and their arrangement structure is also in the case of other first partition walls 410 not shown in FIG. 6. The same can be applied.
  • the number of partition walls 410 and 420 is not limited thereto.
  • a larger number of partition walls 410 and 420 may be disposed in one pixel PX, such that a larger number of first and second electrodes 210 and 220 may be disposed.
  • the partition walls 410 and 420 include at least one first partition wall 410 on which the first electrode 210 is disposed, and at least one second partition wall 420 on which the second electrode 220 is disposed. It may include.
  • the first partition wall 410 and the second partition wall 420 are spaced apart from each other and disposed to face each other, and a plurality of partition walls may be alternately arranged in one direction.
  • two first partition walls 410 are spaced apart, and one second partition wall 420 may be disposed between the spaced first partition walls 410.
  • first electrode 210 and the second electrode 220 may include electrode stem portions 210S and 220S and electrode branch portions 210B and 220B, respectively. . That is, it may be understood that the first electrode branch portion 210B and the second electrode branch portion 220B are disposed on the first partition wall 410 and the second partition wall 420 of FIG. 6, respectively.
  • the plurality of partition walls 410 and 420 may be formed of one material and formed in one process. In this case, the partition walls 410 and 420 may form a single lattice pattern.
  • the partition walls 410 and 420 may include polyimide (PI).
  • the plurality of partition walls 410 and 420 may be disposed at the boundary of each pixel PX to distinguish them from each other.
  • the electrodes 210 and 220 may not be disposed on the partition walls 410 and 420 disposed at the boundary of the pixel PX.
  • These partition walls may be arranged in a substantially lattice pattern together with the first partition wall 410 and the second partition wall 420 described above. At least a portion of the partition walls 410 and 420 disposed at the boundary of each pixel PX may be formed to cover the electrode line of the display panel 10.
  • the present invention is not limited thereto, and the partition walls other than the first partition wall 410 and the second partition wall 420 on which the electrodes 210 and 220 are disposed are formed by performing additional processes after forming the electrodes 210 and 220. It may be.
  • the plurality of partition walls 410 and 420 may have a structure in which at least a part of the insulating substrate layer 200 protrudes.
  • the partition walls 410 and 420 may protrude upward with respect to a plane in which the light emitting device 300 is disposed, and at least a portion of the protruding portion may have a slope.
  • the partition walls 410 and 420 of the structure protruding with a slope may reflect light incident on the reflective layers 211 and 221 disposed thereon. Light from the light emitting device 300 to the reflective layers 211 and 221 may be reflected and transmitted to the outer direction of the display panel 10, for example, to the upper portions of the partition walls 410 and 420.
  • the shape of the protruding partition walls 410 and 420 is not particularly limited. In FIG. 6, the side surface is inclined and the upper surface is flat, so that the corners have an angled shape, but is not limited thereto, and may have a curved structure.
  • the reflective layers 211 and 221 may be disposed on the plurality of partition walls 410 and 420.
  • the first reflective layer 211 covers the first partition wall 410, and a part of the first drain electrode of the first thin film transistor 120 through the fourth contact hole 319_1 passing through the insulating substrate layer 200 ( 123).
  • the second reflective layer 221 covers the second partition wall 420 and is partially connected to the power electrode 162 through a fifth contact hole 319_2 penetrating the insulating substrate layer 200.
  • the first reflective layer 211 may be electrically connected to the first drain electrode 123 of the first thin film transistor 120 through the fourth contact hole 319_1 in the pixel PX. Therefore, the first thin film transistor 120 may be disposed in an area overlapping the pixel PX. 5 illustrates that the first thin film transistor 120 is electrically connected through the first electrode contact hole CNTD disposed on the first electrode stem portion 210S. That is, the first electrode contact hole CNTD may be the fourth contact hole 319_1.
  • the second reflective layer 221 may also be electrically connected to the power electrode 162 through the fifth contact hole 319_2 in the pixel PX.
  • 6 illustrates that the second reflective layer 221 is connected in one pixel PX through the fifth contact hole 319_2.
  • the second electrode 220 of each pixel PX is electrically connected to the low potential auxiliary wiring 161 through a plurality of second electrode contact holes CNTS on the second electrode stem portion 220S. City. That is, the second electrode contact hole CNTS may be the fifth contact hole 319_2.
  • FIG. 5 is a cross-sectional view of the display panel 10, and the first electrode 210 and the second electrode 220 are partition walls in which the first electrode branch portion 210B and the second electrode branch portion 220B are disposed. It is illustrated that the first thin film transistor 120 or the low potential auxiliary wiring 161 is electrically connected through the fourth contact hole 319_1 and the fifth contact hole 319_2, respectively, in the spaced apart areas from 410 and 420. Doing.
  • the second electrode contact hole CNTS may be disposed at various locations on the second electrode stem portion 220S, and in some cases, on the second electrode branch portion 220B. have.
  • the second reflective layer 221 may be connected to one second electrode contact hole CNTS or a fifth contact hole 319_2 in an area other than one pixel PX.
  • the second electrodes 220 of each pixel PX may be electrically connected to each other through the second electrode stem portion 220S to receive the same electrical signal.
  • the second electrode 220 is formed by the second electrode stem portion 220S in the non-display area NDA located at the outer portion of the display panel 10 through one second electrode contact hole CNTS. It may be electrically connected to the power electrode 162. Unlike the display panel 10 of FIG. 5, even if the second electrode stem portion 220S is connected to the power electrode 162 through one contact hole, the second electrode stem portion 220S is connected to an adjacent pixel PX. Since it is disposed and electrically connected, the same electric signal may be applied to the second electrode branch portion 220B of each pixel PX. In the case of the second electrode 220 of the display panel 10, the position of the contact hole for receiving an electric signal from the power electrode 162 may vary according to the structure of the display panel 10.
  • the reflective layers 211 and 221 may include a material having a high reflectance in order to reflect light emitted from the light emitting device 300.
  • the reflective layers 211 and 221 may include materials such as silver (Ag) and copper (Cu), but are not limited thereto.
  • the first electrode layer 212 and the second electrode layer 222 may be disposed on the first reflective layer 211 and the second reflective layer 221, respectively.
  • the first electrode layer 212 is disposed directly on the first reflective layer 211.
  • the first electrode layer 212 may have a pattern substantially the same as the first reflective layer 211.
  • the second electrode layer 222 is disposed directly above the second reflective layer 221, and is spaced apart from the first electrode layer 212.
  • the second electrode layer 222 may have substantially the same pattern as the second reflective layer 221.
  • the electrode layers 212 and 222 may cover the lower reflective layers 211 and 221, respectively. That is, the electrode layers 212 and 222 are formed to be larger than the reflective layers 211 and 221 to cover the end side surfaces of the electrode layers 212 and 222. However, it is not limited thereto.
  • the first electrode layer 212 and the second electrode layer 222 respectively describe electric signals transmitted to the first reflective layer 211 and the second reflective layer 221 connected to the first thin film transistor 120 or the power electrode 162, respectively.
  • the electrode layers 212 and 222 may include a transparent conductive material.
  • the electrode layers 212 and 222 may include materials such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), and Indium Tin-Zinc Oxide (ITZO), but are not limited thereto.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may form a structure in which one or more transparent conductive layers such as ITO, IZO, ITZO, and metal layers such as silver and copper are stacked.
  • the reflective layers 211 and 221 and the electrode layers 212 and 222 may form a stacked structure of ITO / silver (Ag) / ITO.
  • the first reflective layer 211 and the first electrode layer 212 disposed on the first partition wall 410 form the first electrode 210.
  • the first electrode 210 may protrude to regions extending from both ends of the first partition wall 410, so that the first electrode 210 can contact the insulating substrate layer 200 in the protruding region.
  • the second reflective layer 221 and the second electrode layer 222 disposed on the second partition wall 420 form the second electrode 220.
  • the second electrode 220 may protrude from both ends of the second partition wall 420 to an extended region, and thus the second electrode 220 may contact the insulating substrate layer 200 in the projected region. have.
  • the first electrode 210 and the second electrode 220 may be disposed to cover the entire area of the first partition wall 410 and the second partition wall 420, respectively. However, as described above, the first electrode 210 and the second electrode 220 are spaced apart from each other and disposed to face each other.
  • the first insulating layer 510 may be disposed between each electrode, as described later, and the light emitting device 300 may be disposed on the first insulating layer 510.
  • the first reflective layer 211 may receive a driving voltage from the first thin film transistor 120
  • the second reflective layer 221 may receive a power voltage from the low potential auxiliary wiring 161
  • the first The electrode 210 and the second electrode 220 receive a driving voltage and a power voltage, respectively.
  • the first electrode 210 may be electrically connected to the first thin film transistor 120
  • the second electrode 220 may be electrically connected to the low potential auxiliary wiring 161.
  • the first connection electrode 261 and the second connection electrode 262 disposed on the first electrode 210 and the second electrode 220 may receive the driving voltage and the power supply voltage.
  • the driving voltage and the power supply voltage are transmitted to the light emitting device 300, and a predetermined current flows through the light emitting device 300 to emit light.
  • the first insulating layer 510 partially covering them is disposed on the first electrode 210 and the second electrode 220.
  • the first insulating layer 510 is disposed to cover most of the top surfaces of the first electrode 210 and the second electrode 220, but may expose a portion of the first electrode 210 and the second electrode 220. .
  • the first insulating layer 510 may be disposed in a space where the first electrode 210 and the second electrode 220 are separated. Referring to FIG. 5, the first insulating layer 510 may be disposed to have an island-like or linear shape along a space between the first electrode branch portion 210B and the second electrode branch portion 220B on a plane. have.
  • the first insulating layer is spaced apart between the first electrode 210 (eg, the first electrode branch portion 210B) and the second electrode 220 (eg, the second electrode branch portion 220B). 510 is shown. However, as described above, since the first electrode 210 and the second electrode 220 may be plural, the first insulating layer 510 is different from one first electrode 210 and the second electrode 220 or It may be disposed between one second electrode 220 and the other first electrode 210.
  • the first insulating layer 510 may overlap some of the regions on the electrodes 210 and 220, for example, a portion of the regions where the first electrode 210 and the second electrode 220 protrude in opposite directions.
  • the first insulating layer 510 may also be disposed in a region where the inclined side surfaces and flat top surfaces of the partition walls 410 and 420 overlap each electrode 210 and 220.
  • the first insulating layer 510 may be disposed such that the first electrode 210 and the second electrode 220 partially cover them on opposite sides of each side facing each other. That is, the first insulating layer 510 may be disposed to expose only the center portions of the first electrode 210 and the second electrode 220.
  • the first insulating layer 510 may be disposed between the light emitting device 300 and the insulating substrate layer 200.
  • the lower surface of the first insulating layer 510 contacts the insulating substrate layer 200, and the light emitting device 300 may be disposed on the upper surface of the first insulating layer 510.
  • the first insulating layer 510 may be in contact with each electrode 210 and 220 on both sides to electrically insulate them.
  • the first insulating layer 510 may cover each end protruding in a direction in which the first electrode 210 and the second electrode 220 face each other.
  • the first insulating layer 510 may be in contact with the insulating substrate layer 200 and a part of the lower surface, and each electrode 210 and 220 may be in contact with a portion and a side surface of the lower surface. Accordingly, the first insulating layer 510 may protect regions overlapping with the respective electrodes 210 and 220, and electrically insulate them from each other.
  • the first conductive type semiconductor 310 and the second conductive type semiconductor 320 of the light emitting device 300 may be prevented from directly contacting other substrates, thereby preventing damage to the light emitting device 300.
  • the present invention is not limited thereto, and in some embodiments, only the region where the first insulating layer 510 overlaps the inclined side surfaces of the partition walls 410 and 420 among the regions on the first and second electrodes 210 and 220. It may be deployed.
  • the lower surface of the first insulating layer 510 terminates on the inclined side surfaces of the partition walls 410 and 420, and the electrodes 210 and 220 are disposed on some of the inclined side surfaces of the partition walls 410 and 420. May be exposed and contact the connection electrode 260.
  • the first insulating layer 510 may be disposed such that both ends of the light emitting device 300 are exposed. Accordingly, the connection electrode 260 may be in contact with both ends of the light-emitting element 300 and the exposed top surfaces of the electrodes 210 and 220, and the connection electrode 260 may be connected to the first electrode 210. The electrical signal applied to the second electrode 220 may be transmitted to the light emitting device 300.
  • the lower surface of the first insulating layer 510 may be insulated from contacting each electrode 210 and 220 to protect them and not directly contact each other.
  • the upper surface of the first insulating layer 510 may partially contact the light emitting device 300, and may prevent the light emitting device 300 from directly contacting each electrode 210 and 220.
  • FIG. 7 is a perspective view showing the light emitting device of FIG. 6 in detail.
  • the light emitting device 300 may include a plurality of conductive semiconductors 310 and 320, a device active layer 330, an electrode material layer 370, and an insulating material film 380. Electrical signals applied from the first electrode 210 and the second electrode 220 may be transmitted to the device active layer 330 through a plurality of conductive semiconductors 310 and 320 to emit light.
  • the light emitting device 300 is a first conductive type semiconductor 310, a second conductive type semiconductor 320, the first conductive type semiconductor 310 and the second active type semiconductor device disposed between the semiconductor layer 320 330, a rod-shaped semiconductor core including an electrode material layer 370 disposed on the second conductivity-type semiconductor 320, and an insulating material film 380 disposed to surround the outer peripheral surface of the semiconductor core.
  • the first conductive semiconductor 310, the device active layer 330, the second conductive semiconductor 320 and the electrode material layer 370 of the semiconductor core are sequentially stacked in the longitudinal direction. The structure is illustrated, but is not limited thereto.
  • the electrode material layer 370 may be omitted, and in some embodiments, may be disposed on at least one of both sides of the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320.
  • the light emitting device 300 of FIG. 7 will be described as an example, and the description of the light emitting device 300 to be described later may be applied to the same even if the light emitting device 300 further includes other structures. .
  • the first conductivity-type semiconductor 310 may be an n-type semiconductor layer.
  • the first conductivity-type semiconductor 310 when the light emitting device 300 emits light in a blue wavelength band, the first conductivity-type semiconductor 310 includes InxAlyGa1-x-yN (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x + y It may be a semiconductor material having the formula of ⁇ 1). For example, it may be any one or more of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first conductive semiconductor 310 may be doped with a first conductive dopant, for example, the first conductive dopant may be Si, Ge, Sn, or the like.
  • the length of the first conductivity type semiconductor 310 may have a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second conductivity-type semiconductor 320 may be a p-type semiconductor layer.
  • the second conductivity-type semiconductor 320 when the light emitting device 300 emits light in the blue wavelength band, the second conductivity-type semiconductor 320 is InxAlyGa1-x-yN (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x + y It may be a semiconductor material having the formula of ⁇ 1). For example, it may be any one or more of InAlGaN, GaN, AlGaN, InGaN, AlN and InN doped with p-type.
  • the second conductive semiconductor 320 may be doped with a second conductive dopant, for example, the second conductive dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the length of the second conductivity type semiconductor 320 may have a range of 0.08 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the device active layer 330 is disposed between the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320, and may include a single or multiple quantum well structure material.
  • the device active layer 330 includes a material having a multi-quantum well structure, a quantum layer and a well layer may be alternately stacked in plurality.
  • the device active layer 330 may emit light by combining electron-hole pairs according to electrical signals applied through the first conductivity type semiconductor 310 and the second conductivity type semiconductor 320.
  • the device active layer 330 may include a material such as AlGaN, AlInGaN, etc.
  • the device active layer 330 is a multi-quantum well structure, the quantum layer and the well layer
  • the quantum layer may include a material such as AlGaN or AlInGaN
  • the well layer may include GaN or AlGaN.
  • the present invention is not limited thereto, and the device active layer 330 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, and a wavelength band of light emitting light. Other group 3 to 5 semiconductor materials may also be included.
  • the light emitted by the device active layer 330 is not limited to light in the blue wavelength band, but may also emit light in the red and green wavelength bands in some cases.
  • the length of the device active layer 330 may have a range of 0.05 ⁇ m to 0.25 ⁇ m, but is not limited thereto.
  • the light emitted from the device active layer 330 may be emitted on both sides as well as the longitudinal outer surface of the light emitting device 300. That is, the light emitted from the device active layer 330 is not limited in direction in one direction.
  • the electrode material layer 370 may be an ohmic connecting electrode. However, the present invention is not limited thereto, and may be a Schottky connection electrode.
  • the electrode material layer 370 may include a conductive metal.
  • the electrode material layer 370 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), and silver (Ag).
  • the electrode material layer 370 may include the same material or different materials. However, it is not limited thereto.
  • the insulating material film 380 is disposed to surround the outer peripheral surface of the semiconductor core. Specifically, the insulating material film 380 is formed on the outside of the first conductive semiconductor 310, the second conductive semiconductor 320, the device active layer 330, and the electrode material layer 370, and functions to protect them You can do
  • the insulating material film 380 is formed to surround the side surfaces of the members, so that both ends of the light emitting device 300 in the longitudinal direction, for example, the first conductivity type semiconductor 310 and the electrode material layer 370 It may not be formed at both ends of the arrangement. However, it is not limited thereto.
  • the insulating material layer 380 is formed to extend in the longitudinal direction to cover the first conductive type semiconductor 310 to the electrode material layer 370, but is not limited thereto.
  • the insulating material layer 380 covers only the first conductive type semiconductor 310, the device active layer 330, and the second conductive type semiconductor 320, or covers only a portion of the outer surface of the electrode material layer 370 to form the electrode material layer 370 ), Some of the outer surfaces may be exposed.
  • the thickness of the insulating material film 380 may have a range of 0.5 ⁇ m to 1.5 ⁇ m, but is not limited thereto.
  • the insulating material layer 380 may function to protect the first conductivity type semiconductor 310, the second conductivity type semiconductor 320, the device active layer 330, and the electrode material layer 370.
  • the insulating material layer 380 is an insulating film 381, the materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), nitride It may include aluminum (Aluminum nitride, AlN), aluminum oxide (Aluminum oxide, Al2O3). Accordingly, an electrical short circuit that may occur when the device active layer 330 directly contacts the first electrode 210 or the second electrode 220 can be prevented.
  • the insulating material layer 380 protects the outer peripheral surface of the light emitting device 300 including the device active layer 330, it is possible to prevent a decrease in light emission efficiency.
  • FIG. 8 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • 9A to 9G are plan views of pixels of a display area for describing a method of manufacturing a display device according to an exemplary embodiment.
  • 10A to 10G are cross-sectional views of II-II 'for describing a method of manufacturing a display device according to an exemplary embodiment.
  • FIGS. 8, 9A to 9G, and 10A to 10G a method of manufacturing a display device according to an exemplary embodiment will be described in detail with reference to FIGS. 8, 9A to 9G, and 10A to 10G.
  • 10A to 10G only the upper portion of the insulating substrate layer 200 is illustrated for convenience of description.
  • 10A to 10G illustration of the thin film transistors 120 and 140, the low potential auxiliary wiring 161, and the auxiliary layer 163 is omitted.
  • the first partition wall 410 and the second partition wall 420 are formed on the insulating substrate layer 200, and the first partition wall 410 and the second partition wall 420 are formed. ), The first electrodes 210 and the second electrodes 220 are formed, and the first insulating layer 510 ′ is formed on the first electrodes 210 and the second electrodes 220. (S101 in FIG. 8)
  • first partition wall 410 and the second partition wall 420 are formed on the insulating substrate layer 200.
  • the first partition wall 410 and the second partition wall 420 may be spaced apart from each other.
  • the first partition wall 410 and the second partition wall 420 may be formed of an organic material such as polyimide (PI).
  • PI polyimide
  • the first partition 410 and the second partition 420 may be formed by patterning an organic material by a mask process.
  • first electrodes 210 are formed on the first partition wall 410, and the second electrodes 220 are formed on the second partition wall 420.
  • Each of the first electrodes 210 may include a first reflective layer 211 and a first electrode layer 212, and each of the second electrodes 220 may include a second reflective layer 221 and a second electrode layer 222. It may include.
  • the first reflective layer 211 and the second reflective layer 221 may include materials such as silver (Ag) and copper (Cu).
  • the first electrode layer 212 and the second electrode layer 222 may be formed of a transparent conductive layer such as ITO, IZO, ITZO.
  • the first reflective layer 211, the second reflective layer 221, the first electrode layer 212, and the second electrode layer 222 may be formed by patterning the metal layer by a mask process.
  • the first electrodes 210 are not disconnected and may be extended in the first direction (X-axis direction). Therefore, the first electrode 210 of the first sub-pixel PX1 is connected to the first electrode 210 of the second sub-pixel PX2 adjacent thereto, and the first electrode 210 of the second sub-pixel PX2 ) Is connected to the first electrode 210 of the third sub-pixel PX3 adjacent thereto, and the first electrode 210 of the third sub-pixel PX3 is adjacent to the first electrode 210 of the first sub-pixel PX1 adjacent thereto. 210. Accordingly, the first electrodes 210 may be connected to the first floating line FL1 and the second floating line FL2 of the non-display area NDA, as shown in FIG. In the alignment process of the light emitting devices 300 described below, the first electrodes 210 may be applied with a ground voltage through the first floating line FL1 and the second floating line FL2 of the non-display area NDA.
  • the first insulating layer 510 ′ covering the first electrodes 210 and the second electrodes 220 is formed.
  • the first insulating layer 510 ′ may be formed of an inorganic film, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the first insulating layer 510 ′ may be formed as the first insulating layer 510 by aligning and patterning the light emitting device 300 in a step described later.
  • the coating solution S including the light emitting elements 300 on the first insulating layer 510 ′ is the first sub-pixel of each of the pixels PX ( PX1), the second sub-pixel PX2, and the third sub-pixel PX3. (S102 in FIG. 8)
  • the light emitting devices 300 may be randomly arranged in the coating solution S as shown in FIGS. 9B and 10B.
  • the method of applying the coating solution (S) is a variety of processes such as inkjet printing (Inkjet printing), inkjet injection (Inkjet injection), slot-die coating (Slot dye coating), slot-die printing (Slot dye printing) It can be carried out using, the present invention is not limited to this.
  • the light emitting elements 300 are aligned by forming an electric field E between the first electrode 210 and the second electrode 220 adjacent to each other. (S103 in FIG. 8)
  • the first electrodes 210 are not disconnected and are connected to the first floating line FL1 and the second floating line FL2, the first electrode 210 is the first floating line FL1 and the second The ground voltage may be applied through the floating line FL2.
  • the second electrode 220 is connected to the low potential voltage line VSSL as shown in FIG. 4, an AC voltage may be applied through the low potential voltage line VSSL.
  • an electric field E is formed between the first electrode 210 and the second electrode 220.
  • the light emitting devices 300 are subjected to a dielectrophoretic force by the electric field E, such that the first direction (X-axis) between the first electrode 210 and the second electrode 220 as shown in FIG. 10C. Direction).
  • a dielectrophoretic force by the electric field E, such that the first direction (X-axis) between the first electrode 210 and the second electrode 220 as shown in FIG. 10C. Direction).
  • the coating solution (S) comprising the light emitting device 300 can be dried.
  • the coatable solution (S) when the solution molecules of the coatable solution (S) do not volatilize uniformly in all regions, but first volatilize in an arbitrary region, the hydrodynamic force (Hydrodynamic) in the coatable solution (S) Force) may occur. In this case, the position of the light emitting elements 300 may be moved by the dynamic fluid force. Therefore, the drying process of the coatable solution (S) is preferably performed in a state in which the alignment of the light emitting elements 300 is maintained.
  • the coating solution S is volatilized and removed. (S104 in FIG. 8)
  • the second insulating layer 530 may be formed on the light emitting devices 300.
  • the second insulating layer 530 may be formed of an inorganic film, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • first connection electrodes 261 connecting first electrodes 210 and first conductive semiconductors of light emitting devices 300 are formed. (S105 in Fig. 8)
  • the first insulating layer 510 ′ is partially etched to form the first insulating layer 510.
  • the first insulating layer 510 may be formed to expose the first electrode layers 212 of the first electrodes 210 and the second electrode layers 222 of the second electrodes 220.
  • the first connection electrodes 261 are formed on the first insulating layer 510 overlapping the first partition wall 410.
  • Each of the first connection electrodes 261 may be connected to the first electrode layer 212 of the exposed first electrode 210 without being covered by the first insulating layer 510.
  • each of the first connection electrodes 261 may be connected to one end of the light emitting device 300. Accordingly, each of the first connection electrodes 261 may be connected to a first conductive type semiconductor of one end of the light emitting device 300.
  • a third insulating layer 540 covering the first connection electrodes 261 and the second insulating layer 530 may be formed.
  • the third insulating layer 540 may be formed of an inorganic film, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • second connection electrodes 262 connecting the second electrodes 220 and the second conductivity-type semiconductors of the light emitting devices 300 are formed. (S106 in Fig. 8)
  • the second connection electrodes 262 are formed on the first insulating layer 510 overlapping the second partition wall 420. Each of the second connection electrodes 262 may be connected to the second electrode layer 222 of the exposed second electrode 220 without being covered by the first insulating layer 510. Further, each of the second connection electrodes 262 may be connected to the other end of the light emitting device 300. Accordingly, each of the second connection electrodes 262 may be connected to the second conductive type semiconductor of the other end of the light emitting device 300.
  • a fourth insulating layer 550 covering the second connecting electrodes 262 and the third insulating layer 540 may be formed.
  • the fourth insulating layer 550 may be formed of an inorganic film, for example, a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the light emitting devices 300 are aligned by an electric field formed between the first electrode 210 and the second electrode 220 using a dielectric spectroscopy method. do.
  • the first electrodes 210 must be connected to the first floating line FL1 and the second floating line FL2 formed in the non-display area NDA to receive a ground voltage. Therefore, the first electrodes 210 are not disconnected and can be extended in the first direction (X-axis direction).
  • the first electrode 210 of each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX is a first electrode contact hole CNTD. It is electrically connected to the thin film transistor 120 through and receives a predetermined driving voltage by the thin film transistor 120. Therefore, in order to drive the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of each of the pixels PX, the first electrodes 210 must not be connected to each other. Due to this, after completing the manufacturing processes of FIGS. 9A to 9F and FIGS. 10A to 10F, the first electrodes 210 may be disconnected so as to be arranged spaced apart at predetermined intervals in the first direction (X-axis direction). .
  • the first electrode 210 of the first sub-pixel PX1 of each of the pixels PX is disconnected from the first electrode 210 of the second sub-pixel PX2 adjacent thereto, and the first electrode 210 of the second sub-pixel PX2 is disconnected.
  • the first electrode 210 is disconnected from the first electrode 210 of the third sub-pixel PX3 adjacent thereto, and the first electrode 210 of the third sub-pixel PX3 is adjacent to the first sub-pixel PX1 ) May be disconnected from the first electrode 210.
  • the first electrodes 210 may be disconnected so as not to overlap the data lines Dm, Dm + 1, Dm + 2, Dm + 3.
  • the first electrodes 210 may be disconnected by a laser process.
  • the light emitting devices 300 are first electrodes 210 ) And the second electrode 220 may be aligned in a first direction (X-axis direction).
  • the first conductive type semiconductor p of the light emitting device 300 is electrically connected to the first electrode 210.
  • the second conductivity type semiconductor n is electrically connected to the second electrode 220, current may flow through the light emitting device 300. That is, in the light emitting device 300, the first conductivity type semiconductor p is disposed adjacent to the first electrode 210 and the second conductivity type semiconductor n is disposed adjacent to the second electrode 220. It can emit light in the case of alignment.
  • the light emitting device 300 has a reverse alignment in which a first conductivity type semiconductor p is disposed adjacent to the second electrode 220 and a second conductivity type semiconductor n is disposed adjacent to the first electrode 210. In case, it cannot emit light.
  • some light emitting devices 300 for example, first, third, fifth, sixth, and sixth
  • the eight light emitting elements LD1, LD3, LD5, LD6, LD8 are aligned in the forward direction, and the remaining light emitting elements 300, for example, the second, fourth, seventh, ninth, and tenth light emitting elements (LD2, LD4, LD7, LD9, LD10) are reverse aligned.
  • the second, fourth, seventh, ninth, and tenth light emitting elements LD2, LD4, LD7, LD9, LD10
  • 13 is a flowchart illustrating an alignment method of a light emitting device according to an embodiment. 13 illustrates a method of increasing alignment accuracy of the light emitting device 300 in step S103 of FIG. 8.
  • a first AC voltage having an asymmetric waveform is applied to the second electrode 220, and a ground voltage is applied to the first electrode 210. (S201 in FIG. 13)
  • the first conductivity type semiconductor p of the light emitting devices 300 overlaps the first electrode branch portion 210B, but the second The conductive semiconductor n may not overlap the second electrode branch portion 220B. Also, the first conductivity type semiconductor p of the light emitting devices 300 may be disposed toward the first electrode 210.
  • the first conductive type semiconductor p of the light emitting elements 300 will be described in detail with respect to being disposed toward the first electrode 210.
  • the light emitting device 300 includes a first conductivity type semiconductor p made of p-type doped GaN and a second conductivity type semiconductor n made of n-type doped GaN as shown in FIG. 15.
  • Holes of p-type GaN doped with holes are moved to GaN doped with n-type, and electrons of GaN doped with n-type rich with electrons move to GaN doped with p-type. Due to this, a permanent dipole moment may be generated in a GaN doped with p-type to a GaN doped with n-type. That is, the light emitting device 300 may be defined as particles having polarity in the longitudinal direction.
  • the AC voltage V (t) applied to the second electrode 220 may be defined as in Equation 1.
  • Equation 1 V (t) is the alternating voltage applied to the second electrode 220, R is the resistance of the coating solution S, i (t) is the current flowing through the coating solution S, q (t) indicates the electric charge induced in the first insulating layer 510 '.
  • C1 of Equation 1 may be defined as Equation 2.
  • Equation 2 ⁇ d denotes a relative permittivity of the first insulating layer 510 ', ⁇ o denotes a dielectric constant in vacuum, and d1 denotes the thickness of the first insulating layer 510'.
  • Equation 4 When the electric field is calculated from Equation 3, Equation 4 may be derived.
  • the electric field derived by substituting the asymmetric waveform shown in FIG. 17A, i.e., a sawtooth waveform into Equation 4, has a different waveform from the sawtooth waveform as shown in FIG. 17B.
  • an asymmetric electric field in which the sum of the areas of the positive polarity and the areas of the negative polarity is not zero may be formed.
  • the electric field generated by the first AC voltage may be an asymmetric electric field in which negative polarity is dominant as shown in FIG. 17B.
  • 17B illustrates that the electric field generated by the first AC voltage is an asymmetric electric field in which negative polarity is predominant, but the present invention is not limited thereto. That is, the electric field generated by the first AC voltage may be an asymmetric electric field dominant in positive polarity.
  • the asymmetric electric field may affect the permanent dipole moment of the light emitting device 300 described in conjunction with FIG. 15. Therefore, by the asymmetric electric field, the first conductivity type semiconductor p of the light emitting devices 300 may be disposed toward the first electrode 210.
  • the frequency of the first AC voltage may be 1hz to 1khz, preferably 10hz to 500hz.
  • the frequency of the first AC voltage exceeds 1 khz, the period of the first AC voltage is shortened, so even if the first AC voltage having an asymmetric waveform as shown in FIG. 17A is applied, it is difficult to form an asymmetric electric field as shown in FIG. 17B.
  • a second AC voltage having a symmetrical waveform is applied to the second electrode 220 and a ground voltage is applied to the first electrode 210. (S202 in FIG. 13)
  • first conductive semiconductors p of the light emitting devices 300 may be disposed toward the first electrode 210 as shown in FIG. 14, The light emitting devices 300 may be deflected to the first electrode 210.
  • the second conductivity type semiconductors n of the light-emitting elements 300 are spaced apart from the second electrode branch portion 220B, which causes the second in the process of forming the second connection electrodes 262 to be described later.
  • the connection electrodes 262 may not be connected.
  • the light emitting elements 300 are provided with the first electrode branch portion 210B and the second electrode. It is necessary to align the center between the branches 220B.
  • the electric field formed between the first electrode 210 and the second electrode 220 has a sum of an area of positive polarity and an area of negative polarity. This may be a symmetrical electric field.
  • the light emitting devices 300 are no longer deflected to the first electrode 210 and may be aligned to the center between the first electrode branch portion 210B and the second electrode branch portion 220B. Due to this, the second conductivity type semiconductors n of the light emitting elements 300 may be electrically connected to the second electrode branch portion 220B.
  • the frequency of the second AC voltage is higher than the frequency of the first AC voltage.
  • the frequency of the second AC voltage may be 1khz to 100khz, and preferably 10khz to 100khz.
  • the electric field formed between the first electrode 210 and the second electrode 220 increases. Therefore, the light emitting devices 300 have first electrode branch portions 210B and second electrode branches. It can be stably aligned in the center between the parts 220B.
  • asymmetric magnetic fields can be formed by applying the first AC voltage of the asymmetric waveform to the second electrode 220, so that the first conductivity type semiconductors p of the light emitting devices 300 are
  • the light emitting devices 300 may be biased to the first electrode 210 to be disposed toward the first electrode 210. Then, since the symmetrical magnetic field can be formed by applying the second AC voltage of the symmetrical waveform to the second electrode 220, the light emitting devices 300 deflected by the first electrode 210 are first electrode branch portions 210B. And the second electrode branch portion 220B. Therefore, the alignment accuracy of the light emitting element can be improved.
  • the step (S202) of applying a second AC voltage having a symmetrical waveform to the second electrode 220 may be omitted.
  • the light emitting elements 300 may be deflected to the first electrode 210, but as the first electrode 210 is deflected, the second connection electrode 262 is connected to the first electrode branch portion 210B ), The second conductivity type semiconductor n of the light emitting device 300 may be connected to the second connection electrode 262.
  • 19A to 19N are waveform diagrams showing examples of the first AC voltage of the asymmetric waveform.
  • the x-axis represents time
  • the y-axis represents voltage level.
  • 19A to 19N it is illustrated that the first AC voltage has a maximum high level voltage (HV) and a minimum low level voltage (LV).
  • HV maximum high level voltage
  • LV minimum low level voltage
  • the maximum high level voltage HV is 20V
  • the minimum high level voltage LV may be -20V, but the present invention is not limited thereto.
  • the first AC voltage of the asymmetric waveform refers to a waveform in which the voltage waveform of the positive polarity region and the voltage waveform of the negative polarity region are left and right asymmetric.
  • the positive polarity region of the first alternating voltage indicates a region where the first alternating voltage is 0 V or more
  • the negative polarity region of the first alternating voltage indicates a region where the first alternating voltage is lower than 0 V.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in one period T11, and then has a first linear slope and falls to the minimum high level voltage LV. It can have a waveform.
  • the waveform of the first AC voltage illustrated in FIG. 19A may be referred to as a sawtooth waveform.
  • the first AC voltage has risen from the minimum high level voltage (LV) to the high level voltage (HV) in a second period (T12) with a second straight slope and then rises to the minimum high level voltage in the high level voltage (HV). It may have a waveform that descends directly to (LV).
  • the waveform of the first AC voltage shown in FIG. 19B may be referred to as a ramp waveform.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T131 of one cycle T13, and then has the third straight slope and has the minimum high level.
  • the waveform may drop to the voltage LV and maintain the minimum high level voltage LV in the second period T132.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T141 of one cycle T14, and then has the fourth straight slope and has the minimum high level.
  • the fifth straight slope of the absolute magnitude smaller than the absolute magnitude of the fourth straight slope after descending to the voltage LV and immediately rising from the minimum high level voltage LV to the high level voltage HV in the second period T132 It may have a waveform falling to the minimum high level voltage (LV).
  • the first period T141 may be shorter than the second period T142.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in one period T15, and then falls to the minimum high level voltage LV with the first curve slope. It can have a waveform.
  • the absolute magnitude of the first curve slope may decrease from the high level voltage HV to the minimum high level voltage LV.
  • the first AC voltage has risen with a second curve slope from the minimum high level voltage LV to the high level voltage HV in one period T16, and then the minimum high level voltage in the high level voltage HV It may have a waveform that descends directly to (LV).
  • the absolute magnitude of the second curve slope may increase from the minimum high level voltage LV to the high level voltage HV.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T171 of one cycle T17, and then has a third curve slope and a minimum high level. It may have a waveform that falls to the voltage LV and maintains the minimum high level voltage LV in the second period T172.
  • the absolute magnitude of the third curve slope may decrease from the high level voltage HV to the minimum high level voltage LV.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in one period T18 and then falls to the minimum high level voltage LV with a fourth curve slope. It can have a waveform.
  • the absolute magnitude of the fourth curve slope may increase from the high level voltage HV to the minimum high level voltage LV.
  • the first AC voltage has risen from the minimum high level voltage (LV) to the high level voltage (HV) with a fifth curve slope in one period (T19), and then the minimum high level voltage in the high level voltage (HV) It may have a waveform that descends directly to (LV).
  • the absolute magnitude of the fifth curve slope may decrease from the minimum high level voltage LV to the high level voltage HV.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T311 of one cycle T31, and then has the sixth curve slope and has the minimum high level. It may have a waveform that falls to the voltage LV and maintains the minimum high level voltage LV in the second period T322.
  • the absolute magnitude of the sixth curve slope may increase from the high level voltage HV to the minimum high level voltage LV.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T321 of one cycle T32, and then has the sixth straight slope and has the minimum high level. It descends to the voltage (LV), and immediately rises from the minimum high level voltage (LV) to 0 V in the second period (T322), and has a minimum linear high level with a seventh linear slope of an absolute magnitude smaller than the absolute magnitude of the sixth linear gradient. It may have a waveform that falls to the voltage LV. In this case, the first period T321 may be shorter than the second period T322.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T331 of one cycle T33 and maintains the high level voltage HV,
  • a waveform having an eighth straight slope and falling to the minimum high level voltage LV may be provided.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T341 of one cycle T34 and maintains the high level voltage HV,
  • a waveform having a seventh curve slope and falling to the minimum high level voltage LV may be provided.
  • the absolute magnitude of the seventh curve slope may increase from the high level voltage HV to the minimum high level voltage LV.
  • the first AC voltage immediately rises from the minimum high level voltage LV to the high level voltage HV in the first period T351 of one cycle T35 and maintains the high level voltage HV
  • a waveform having an eighth curve slope and falling to the minimum high level voltage LV may be provided.
  • the absolute magnitude of the eighth curve slope may decrease from the high level voltage HV to the minimum high level voltage LV.
  • the first AC voltage of the asymmetric waveform is a waveform that rises from the minimum high level voltage (HL) to the maximum high voltage level (HV), and then has a slope of a straight line or curve and then falls to the minimum high level voltage (LV).
  • the first AC voltage of the asymmetric waveform rises with a slope of a straight line or a curve from the first AC minimum high level voltage HL to the maximum high voltage level HV and then decreases to the minimum high level voltage LV. It can have a waveform. At this time, the period may be maintained after rising from the minimum high level voltage HL to the maximum high voltage level HV or maintaining the period after falling to the minimum high level voltage LV.
  • the first AC voltage of the asymmetric waveform according to an embodiment is not limited to the examples shown in FIGS. 19A to 19N.
  • 20A to 20C are waveform diagrams showing examples of a high frequency second AC voltage.
  • the x-axis represents time
  • the y-axis represents voltage level.
  • the first AC voltage has a maximum high level voltage (HV) and a minimum low level voltage (LV).
  • HV maximum high level voltage
  • LV minimum low level voltage
  • the maximum high level voltage HV is 20V
  • the minimum high level voltage LV may be -20V, but the present invention is not limited thereto.
  • the second AC voltage of the symmetric waveform refers to a waveform in which the voltage waveform of the positive polarity region and the voltage waveform of the negative polarity region of the second AC voltage are symmetrical.
  • the positive polarity region of the second AC voltage indicates a region where the second AC voltage is 0 V or more
  • the negative polarity region of the second AC voltage indicates a region where the second AC voltage is lower than 0 V.
  • the second AC voltage may have a sinusoidal waveform (or sine wave) as shown in FIG. 20A, a triangular wave as shown in FIG. 20B, and a square wave as shown in FIG.
  • the second AC voltage of the symmetrical waveform according to an embodiment is not limited to the examples shown in FIGS. 20A to 20C.

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Abstract

발광 소자의 정렬 방법과 그를 이용한 표시 장치의 제조 방법이 제공된다. 발광 소자의 정렬 방법은 제1 전극에 그라운드 전압을 인가하고 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 단계, 및 제1 전극에 그라운드 전압을 인가하고 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하고, 제1 교류 전압은 비대칭 파형을 갖는다.

Description

발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법
본 발명은 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다
표시 장치의 화상을 표시하는 장치로서 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중에서, 발광 표시 패널은 발광 소자를 이용하여 발광함으로써 화상을 표시할 수 있다. 이때, 발광 다이오드(Light Emitting Diode, LED)를 발광 소자로 이용하는 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 발광 소자로 이용될 수 있다.
유기 발광 다이오드(OLED)의 경우, 형광 물질의 유기물을 이용하여 발광하는 것으로, 제조공정이 간단한 장점이 있다. 그러나, 형광 물질의 유기물은 고온의 구동 환경에 취약하고, 청색 광의 효율이 다른 광에 비해 상대적으로 낮을 수 있다.
반면에, 무기 발광 다이오드의 경우, 무기물 반도체를 형광 물질로 이용하기 때문에, 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 따라서, 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 정렬 정확도를 높일 수 있는 발광 소자의 정렬 방법을 제공하기 위한 것이다.
본 발명이 해결하고자 하는 다른 과제는 발광 소자의 정렬 정확도를 높일 수 있는 표시 장치의 제조 방법을 제공하기 위한 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 정렬 방법은 제1 전극에 그라운드 전압을 인가하고 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 단계, 및 상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하고, 상기 제1 교류 전압은 비대칭 파형을 갖는다.
상기 제1 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 비대칭이다.,
상기 제1 교류 전압은 톱니 형태의 파형을 갖는다.
상기 제2 교류 전압은 대칭 파형을 갖는다.
상기 제2 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 대칭이다.
상기 제2 교류 전압은 정현 파형, 구형 파형, 또는 삼각 파형을 갖는다.
상기 제1 교류 전압의 구동 주파수는 상기 제2 교류 전압의 구동 주파수보다 낮다.
상기 제1 교류 전압의 구동 주파수는 1hz 내지 1khz이다.
상기 제2 교류 전압의 구동 주파수는 1khz 내지 100khz이다.
상기 제1 전극에 그라운드 전압을 인가하고, 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 정극성 또는 부극성 중 어느 한 극성이 우세인 비대칭 전기장이다.
상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 대칭 전기장이다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 격벽들, 제1 전극, 및 제2 전극을 형성하는 단계, 발광 소자들을 포함하는 도포성 용액을 서브 화소들에 도포하는 단계, 상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계, 상기 도포성 용액을 휘발시켜 제거하는 단계, 상기 제1 전극과 상기 발광 소자들의 일 단을 연결하는 제1 연결 전극들을 형성하는 단계, 및 상기 제2 전극과 상기 발광 소자들의 타 단을 연결하는 제2 연결 전극들을 형성하는 단계를 포함한다.
상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는, 상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제1 교류 전압을 인가하는 단계, 및 상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함한다.
상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극으로 편향된다.
상기 발광 소자들 각각은 상기 발광 소자들 각각의 타 단에 배치된 제1 도전형 반도체, 및 상기 발광 소자들 각각의 일 단에 배치된 제2 도전형 반도체를 포함하고, 상기 제1 도전형 반도체가 상기 제2 전극에 가깝게 배치되고 제2 도전형 반도체가 상기 제1 전극에 가깝게 배치된다.
상기 제1 도전형 반도체는 n형 반도체층이고, 상기 제2 도전형 반도체는 p형 반도체층이다.
상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극과 상기 제2 전극 사이의 중앙에 정렬된다.
상기 제1 교류 전압은 비대칭 파형을 갖는다.
상기 제2 교류 전압은 대칭 파형을 갖는다.
상기 제2 연결 전극들을 형성한 후에 상기 제1 전극을 단선하여 서브 화소들마다 제1 전극을 형성하는 단계를 더 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법에 의하면, 비대칭 파형의 제1 교류 전압을 제2 전극에 인가함으로써 비대칭 자기장을 형성할 수 있으며, 이로 인해 발광 소자들의 제1 도전형 반도체들이 제1 전극 쪽으로 배치되도록 발광 소자들을 제1 전극으로 편향 시킬 수 있다. 그리고 나서, 대칭 파형의 제2 교류 전압을 제2 전극에 인가함으로써 대칭 자기장을 형성할 수 있으며, 이로 인해 제1 전극으로 편향된 발광 소자들을 제1 전극과 제2 전극 사이의 중앙으로 정렬할 수 있다. 따라서, 발광 소자의 정렬 정확도를 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 보여주는 블록도이다.
도 3은 도 1 및 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4는 도 1의 표시 패널을 상세히 보여주는 평면도이다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ’, Ⅱ-Ⅱ’, 및 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 7은 도 6의 발광 소자를 상세히 보여주는 사시도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 9a 내지 도 9g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 영역의 화소들의 평면도들이다.
도 10a 내지 도 10g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 Ⅱ-Ⅱ’의 단면도들이다.
도 11은 고주파수의 사인 파형을 갖는 교류 전압을 제2 전극에 인가한 경우 정렬된 발광 소자들, 제1 전극 가지부, 및 제2 전극 가지부를 포함하는 화소를 보여주는 평면도이다.
도 12는 도 11의 등가 회로도이다.
도 13은 일 실시예에 따른 발광 소자의 정렬 방법을 보여주는 흐름도이다.
도 14는 비대칭 파형의 제1 교류 전압을 제2 전극에 인가한 경우, 발광 소자들의 정렬을 보여주는 평면도이다.
도 15는 쌍극자 모멘트를 설명하기 위한 발광 소자의 일 예시도면이다.
도 16은 도 10c와 같이 제1 전극과 제2 전극 사이에 전기장이 형성된 경우, 제1 전극, 제2 전극, 및 도포성 용액의 등가 회로도이다.
도 17a 및 도 17b는 제1 교류 전압의 파형도와 그에 따라 형성되는 전기장을 보여주는 그래프이다.
도 18은 대칭 파형의 제2 교류 전압을 제2 전극에 인가한 경우, 발광 소자들의 정렬을 보여주는 평면도이다.
도 19a 내지 도 19n은 비대칭 파형의 제1 교류 전압의 예들을 보여주는 파형도들이다.
도 20a 내지 도 20c는 대칭 파형의 제2 교류 전압의 예들을 보여주는 파형도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다. 이하에서는, 일 실시예에 따른 표시 장치(1)가 발광 소자로 무기물 반도체를 포함하는 무기 발광 다이오드를 이용하는 무기 발광 표시 장치인 것을 중심으로 설명하였다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 개략적으로 보여주는 블록도이다. 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 통합 구동 회로(20), 스캔 구동부(30), 회로 보드(40), 및 전원 공급 회로(50)를 포함한다. 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
본 명세서에서, “상부”, “탑”, “상면”은 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(10)은 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 또한, 도 1에서는 표시 패널(10)이 평탄하게 형성된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 표시 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 표시 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL), 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나, 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다.
발광 소자(LD)들 각각은 제1 전극, 무기 반도체, 및 제2 전극을 포함하는 무기 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있다.
복수의 트랜지스터들은 도 3과 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극, 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극, 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST), 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
통합 구동 회로(20)는 표시 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
통합 구동 회로(20)는 표시 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 통합 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 통합 구동 회로(20)는 표시 패널(10)이 아닌 회로 보드(40) 상에 장착될 수 있다.
또한, 도 1에서는 통합 구동 회로(20)가 데이터 구동부(21)와 타이밍 제어부(22)를 포함하는 것을 예시하였지만, 본 발명은 이에 한정되지 않는다. 데이터 구동부(21)와 타이밍 제어부(22)는 하나의 집적회로로 통합되지 않고, 각각 별개의 집적회로로 형성될 수 있다. 이 경우, 데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드(40) 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 표시 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 표시 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 표시 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드(40)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(40)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(40)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드(40)는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드(40)의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 표시 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 표시 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 통합 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 1에서는 전원 공급 회로(50)가 집적 회로로 형성되어 회로 보드(40) 상에 장착된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 전원 공급 회로(50)는 통합 구동 회로(20)에 통합 형성될 수 있다.
도 4는 도 1의 표시 패널을 상세히 보여주는 평면도이다. 도 4에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 전극(260)들, 및 제2 전극(220)들만을 도시하였다.
도 4를 참조하면, 표시 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 전극(210)들, 제2 전극(220)들, 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 통합 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 통합 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 전극(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 전극(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제1 전극(210)들, 제2 전극, 및 데이터 라인들(D1~Dm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다. 도 4에서는 화소(PX)가 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않으며, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제1 방향(X축 방향)으로 배치될 수 있으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제2 방향(Y축 방향)으로 배치되거나, 지그재그 형태로 배치될 수 있으며, 그 밖의 다양한 형태로 배치될 수 있다.
제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다.
표시 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA), 통합 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2), 및 저전위 전압 라인(VSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시 패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2) 상에는 회로 보드(40)가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드(40)와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
통합 구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 통합 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 통합 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드(40), 제1 전원 패드(PP1), 제2 전원 패드(PP2), 및 저전위 전압 라인(VSSL)을 통해 제2 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제1 플로팅 패드(FD1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제2 플로팅 패드(FD2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 제조 공정 중에 발광 소자(300)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(300)들을 정렬하기 위해서는, 제1 전극(210)들에 그라운드 전압을 인가하고, 제2 전극(220)들에 교류 전압을 인가한다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 전극(210)들에 그라운드 전압을 인가하기 어렵다. 따라서, 완성된 표시 장치(1)에서는 제1 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 전극(210)들은 제1 방향(X축 방향)으로 단선되지 않고, 길게 연장 배치될 수 있다. 이로 인해, 제조 공정 중에는 제1 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 따라서, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들을 정렬시킨 후에, 제1 전극(210)들을 단선함으로써, 제1 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이에 대한 자세한 설명은 도 8을 결부하여 후술한다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 표시 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 표시 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 5를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 스캔 라인(Sk)들과 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다. 스캔 라인(Sk)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 제1 전극(210), 제2 전극(220), 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 전극(210)과 제2 전극(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다.
어느 한 서브 화소의 제1 전극(210)은 그에 인접한 서브 화소의 제1 전극(210)과 이격되어 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 전극(210)과 이격되어 배치될 수 있다. 또한, 제2 서브 화소(PX2)의 제1 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 전극(210)과 이격되어 배치될 수 있다. 또한, 제3 서브 화소(PX3)의 제1 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 전극(210)과 이격되어 배치될 수 있다.
이에 비해, 어느 한 서브 화소의 제2 전극(220)은 그에 인접한 서브 화소의 제2 전극(220)과 연결될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제2 전극(220)은 그에 인접한 제2 서브 화소(PX2)의 제2 전극(210)과 연결될 수 있다. 또한, 제2 서브 화소(PX2)의 제2 전극(220)은 그에 인접한 제3 서브 화소(PX3)의 제2 전극(220)과 연결될 수 있다. 또한, 제3 서브 화소(PX3)의 제2 전극(220)은 그에 인접한 제1 서브 화소(PX1)의 제2 전극(220)과 연결될 수 있다.
또한, 제조 공정 중에 제1 전극(210)과 제2 전극(220)은 발광 소자(300)를 정렬하기 위해, 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에서 전기장을 형성하는 데에 활용될 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들을 정렬하기 위해서는, 제1 전극(210)들에 그라운드 전압을 인가하고, 제2 전극(220)들에 교류 전압을 인가한다. 이 경우, 전기장에 의해 커패시턴스가 형성됨으로써 발광 소자(300)에 유전영동힘을 가할 수 있다.
제1 전극(210)은 발광 소자(300)들의 제2 도전형 반도체에 접속되는 애노드 전극이고, 제2 전극(220)은 발광 소자(300)들의 제1 도전형 반도체에 접속되는 캐소드 전극일 수 있다. 발광 소자(300)들의 제1 도전형 반도체는 n형 반도체층이고, 제2 도전형 반도체는 p형 반도체층일 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 제1 전극(210)이 캐소드 전극이고, 제2 전극(220)이 애노드 전극일 수 있다.
제1 전극(210)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제2 전극(220)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다.
제1 전극 줄기부(210S)는 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(120)에 전기적으로 연결될 수 있다. 이로 인해, 제1 전극 줄기부(210S)는 박막 트랜지스터(120)에 의해 소정의 구동 전압을 인가 받을 수 있다. 제1 전극 줄기부(210S)가 연결되는 박막 트랜지스터(120)는 도 3에 도시된 구동 트랜지스터(DT)일 수 있다.
제2 전극 줄기부(220S)는 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 전기적으로 연결될 수 있다. 이로 인해, 제2 전극 줄기부(220S)는 저전위 보조 배선(161)의 저전위 전압을 인가 받을 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에서 제2 전극 줄기부(220S)가 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 전극 줄기부(220S)는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 중 어느 하나의 서브 화소에서 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결될 수 있다. 또는, 도 4와 같이 제2 전극 줄기부(220S)는 비표시 영역(NDA)의 저전위 전압 라인(VSSL)에 연결되므로, 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결되지 않을 수 있다. 즉, 제2 전극 컨택홀(CNTS)은 생략될 수도 있다.
어느 한 서브 화소의 제1 전극 줄기부(210S)는 제1 방향(X축 방향)으로 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)는 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되고, 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)는 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되며, 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)는 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 이는 제조 공정 중에 제1 전극 줄기부(210S)가 하나로 연결되었다가, 발광 소자(300)들을 정렬시킨 후에, 레이저 공정을 통해 단선되었기 때문이다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)들 사이에 배치될 수 있다. 제1 전극 가지부(210B)들은 제1 전극 가지부(220B)를 기준으로 대칭되게 배치될 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 두 개의 제1 전극 가지부(220B)들을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 세 개 이상의 제1 전극 가지부(220B)들을 포함할 수 있다.
또한, 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 하나의 제2 전극 가지부(220B)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 복수의 제2 전극 가지부(220B)들을 포함하는 경우, 제1 전극 가지부(210B)는 제2 전극 가지부(220B)들 사이에 배치될 수 있다. 즉, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에서 제1 전극 가지부(210B), 제2 전극 가지부(220B), 제1 전극 가지부(210B), 및 제2 전극 가지부(220B)의 순서로 제1 방향(X축 방향)으로 배치될 수 있다.
복수의 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에 배치될 수 있다. 복수의 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단이 제1 전극 가지부(210B)와 중첩되게 배치되고, 타 단이 제2 전극 가지부(220B)와 중첩하게 배치될 수 있다. 복수의 발광 소자(300)들의 일 단에는 p형 반도체층인 제2 도전형 반도체가 배치되고, 타 단에는 n형 반도체층인 제1 도전형 반도체가 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 복수의 발광 소자(300)들의 일 단에는 n형 반도체층인 제1 도전형 반도체가 배치되고, 타 단에는 p형 반도체층인 제2 도전형 반도체가 배치될 수 있다.
복수의 발광 소자(300)들은 제1 방향(X축 방향)으로 실질적으로 나란하게 배치될 수 있다. 복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되게 배치될 수 있다. 이 경우, 복수의 발광 소자(300)들 간의 이격 간격은 서로 다를 수 있다. 예를 들어, 복수의 발광 소자(300)들 중 일부의 발광 소자들이 인접하게 배치되어 하나의 그룹을 이루고, 나머지 발광 소자(300)들이 인접하게 배치되어 다른 그룹을 이룰 수 있다. 또는, 복수의 발광 소자(300)들 모두 불균일한 밀집도를 가질 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 연결 전극(260)이 배치될 수 있다. 연결 전극(260)은 제2 방향(Y축 방향)으로 길게 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 연결 전극(260)은 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단부와 연결될 수 있다. 연결 전극(260)은 제1 전극(210) 또는 제2 전극(220)과 연결될 수 있다.
연결 전극(260)은 제1 전극 가지부(210B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제1 연결 전극(261)과, 제2 전극 가지부(220B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제2 연결 전극(262)을 포함할 수 있다. 이로 인해, 제1 연결 전극(261)은 복수의 발광 소자(300)들을 제1 전극(210)과 전기적으로 연결시키는 역할을 하며, 제2 연결 전극(262)은 복수의 발광 소자(300)들을 제2 전극(220)과 전기적으로 연결시키는 역할을 한다.
제1 연결 전극(261)의 제1 방향(X축 방향)의 폭은 제1 전극 가지부(210B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다. 또한, 제2 연결 전극(262)의 제1 방향(X축 방향)의 폭은 제2 전극 가지부(220B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다.
도 6은 도 5의 Ⅰ-Ⅰ’, Ⅱ-Ⅱ’, 및 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
표시 패널(10)은 기판(110), 기판(110) 상에 배치된 적어도 하나의 박막 트랜지스터, 박막 트랜지스터 상부에 배치된 전극(210, 220)들과 발광 소자(300)를 포함할 수 있다. 적어도 하나의 박막 트랜지스터는 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140)를 포함할 수 있다. 제1 박막 트랜지스터(120)는 도 3에 도시된 구동 트랜지스터(DT)고, 제2 박막 트랜지스터(140)는 도 3에 도시된 스캔 트랜지스터(ST)일 수 있다.
제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140) 각각은 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제1 전극(210)은 제1 박막 트랜지스터(120)의 드레인 전극과 전기적으로 연결될 수 있다. 도면에서는 제1 전극(210)이 제1 박막 트랜지스터(120)와 직접 연결된 것을 도시하고 있으나, 이에 제한되지 않는다. 제1 전극(210)과 제1 박막 트랜지스터(120)는 임의의 도전층을 통해 서로 전기적으로 연결될 수 있다.
더욱 구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들수 있다. 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 박막 트랜지스터(120)의 제1 활성층(126), 제2 박막 트랜지스터(140)의 제2 활성층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연층(170)이 배치된다. 제1 게이트 절연층(170)은 반도체층을 덮는다. 제1 게이트 절연층(170)은 박막 트랜지스터의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(170) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연층(170)을 사이에 두고 제1 박막 트랜지스터(120)의 제1 활성층(126) 상에 배치된 제1 게이트 전극(121), 제2 박막 트랜지스터(140)의 제2 활성층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 저전위 보조 배선(161)을 포함할 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에는 제2 게이트 절연층(180)이 배치된다. 제2 게이트 절연층(180)은 층간 절연막일 수 있다. 제2 게이트 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
제2 게이트 절연층(180) 상에는 제2 도전층이 배치된다. 제2 도전층은 제2 게이트 절연층을 사이에 두고 제1 게이트 전극(121) 상에 배치된 커패시터 전극(128)을 포함한다. 커패시터 전극(128)은 제1 게이트 전극(121)과 유지 커패시터를 이룰 수 있다.
제2 도전층은 상술한 제1 도전층과 동일하게 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 도전층 상에는 층간절연층(190)이 배치된다. 층간절연층(190)은 층간 절연막일 수 있다. 더 나아가, 층간절연층(190)은 표면 평탄화 기능을 수행할 수 있다. 층간절연층(190)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
층간절연층(190) 상에는 제3 도전층이 배치된다. 제3 도전층은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 제1 소스 전극(124), 제2 박막 트랜지스터(140)의 제2 드레인 전극(143)과 제2 소스 전극(144), 및 저전위 보조 배선(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(124) 및 제1 드레인 전극(123)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제1 컨택홀(129)을 통해 제1 활성층(126)과 전기적으로 연결될 수 있다. 제2 소스 전극(144) 및 제2 드레인 전극(143)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제2 컨택홀(149)을 통해 제2 활성층(146)과 전기적으로 연결될 수 있다. 전원 전극(162)은 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제3 컨택홀(169)을 통해 저전위 보조 배선(161)과 전기적으로 연결될 수 있다.
제3 도전층은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 도전층 상에는 절연기판층(200)이 배치된다. 절연기판층(200)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질로 이루어질 수 있다. 절연기판층(200)의 표면은 평탄할 수 있다.
절연기판층(200) 상에는 복수의 격벽(410, 420)이 배치될 수 있다. 복수의 격벽(410, 420)은 각 화소(PX) 내에서 서로 이격되어 대향하도록 배치되고, 서로 이격된 격벽(410, 420), 예컨대 제1 격벽(410) 및 제2 격벽(420) 상에는 각각 제1 전극(210)과 제2 전극(220)이 배치될 수 있다. 도 6에서는 하나의 서브 화소 내에 2개의 제1 격벽(410)과 하나의 제2 격벽(420)이 배치되어, 각각 이들을 덮도록 제1 전극(210)과 제2 전극(220)이 배치되는 경우를 도시하고 있다. 도 2에서는 이들 중 하나의 제1 격벽(410)과 하나의 제2 격벽(420)의 단면도만을 도시하고 있으며, 이들의 배치 구조는 도 6에서 도시되지 않은 다른 제1 격벽(410)의 경우에도 동일하게 적용될 수 있다.
다만, 격벽(410, 420)의 수는 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX) 내에 더 많은 수의 격벽(410, 420)이 배치되어 더 많은 수의 제1 전극(210)과 제2 전극(220)이 배치될 수도 있다. 격벽(410, 420)은 그 위에 제1 전극(210)이 배치되는 적어도 하나의 제1 격벽(410)과, 그 위에 제2 전극(220)이 배치되는 적어도 하나의 제2 격벽(420)을 포함할 수도 있다. 이 경우, 제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치되되, 복수의 격벽들이 일 방향으로 서로 교대로 배치될 수 있다. 몇몇 실시예에서, 두개의 제1 격벽(410)이 이격되어 배치되고, 상기 이격된 제1 격벽(410) 사이에 하나의 제2 격벽(420)이 배치될 수도 있다.
또한, 도 6에서는 도시하지 않았으나, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 각각 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함할 수 있다. 즉, 도 6의 제1 격벽(410)과 제2 격벽(420) 상에는 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치된 것으로 이해될 수 있다.
복수의 격벽(410, 420)은 실질적으로 동일한 물질로 이루어져 하나의 공정에서 형성될 수 있다. 이 경우, 격벽(410, 420)은 하나의 격자형 패턴을 이룰 수도 있다. 격벽(410, 420)은 폴리이미드(PI)를 포함할 수 있다.
한편, 도면에서는 도시하지 않았으나, 복수의 격벽(410, 420)들 중 적어도 일부는 각 화소(PX)의 경계에 배치되어 이들을 서로 구분할 수도 있다. 이 경우, 화소(PX)의 경계에 배치되는 격벽(410, 420) 상에는 전극(210, 220)이 배치되지 않을 수 있다. 이러한 격벽들도 상술한 제1 격벽(410) 및 제2 격벽(420)과 함께 실질적으로 격자형 패턴으로 배치될 수 있다. 각 화소(PX)의 경계에 배치되는 격벽(410, 420) 중 적어도 일부는 표시 패널(10)의 전극 라인을 커버하도록 형성될 수도 있다. 다만, 이에 제한되지 않으며, 각 전극(210, 220)이 배치되는 제1 격벽(410) 및 제2 격벽(420) 이외의 격벽들은 전극(210, 220)을 형성한 뒤 추가적인 공정을 수행하여 배치될 수도 있다.
복수의 격벽(410, 420)은 절연기판층(200)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 경사를 가지고 돌출된 구조의 격벽(410, 420)은 그 위에 배치되는 반사층(211, 221)이 입사되는 광을 반사시킬 수 있다. 발광 소자(300)에서 반사층(211, 221)으로 향하는 광은 반사되어 표시 패널(10)의 외부 방향, 예를 들어, 격벽(410, 420)의 상부로 전달될 수 있다. 돌출된 구조의 격벽(410, 420)은 그 형상이 특별히 제한되지 않는다. 도 6에서는 측면이 경사지고, 상면이 평탄하여 모서리가 각진 형태인 것을 도시하고 있으나, 이에 제한되지 않으며 곡선형으로 돌출된 구조일 수도 있다.
복수의 격벽(410, 420) 상에는 반사층(211, 221)이 배치될 수 있다.
제1 반사층(211)은 제1 격벽(410)을 덮으며, 일부는 절연기판층(200)을 관통하는 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된다. 제2 반사층(221)은 제2 격벽(420)을 덮으며, 일부는 절연기판층(200)을 관통하는 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결된다.
제1 반사층(211)은 화소(PX) 내에서 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결될 수 있다. 따라서, 제1 박막 트랜지스터(120)는 화소(PX)와 중첩되는 영역에 배치될 수 있다. 도 5에서는 제1 전극 줄기부(210S)상에 배치된 제1 전극 컨택홀(CNTD)을 통해 제1 박막 트랜지스터(120)와 전기적으로 연결되는 것을 도시하고 있다. 즉, 제1 전극 컨택홀(CNTD)은 제4 컨택홀(319_1)일 수 있다.
제2 반사층(221)도 화소(PX) 내에서 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 6에서는 일 화소(PX) 내에서 제2 반사층(221)이 제5 컨택홀(319_2)을 통해 연결되는 것을 도시하고 있다. 도 5에서는 제2 전극 줄기부(220S) 상의 복수의 제2 전극 컨택홀(CNTS)을 통해 각 화소(PX)의 제2 전극(220)이 저전위 보조 배선(161)과 전기적으로 연결되는 것을 도시하고 있다. 즉, 제2 전극 컨택홀(CNTS)은 제5 컨택홀(319_2)일 수 있다.
상술한 바와 같이, 도 5에서는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)은 각각 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)상에 배치된다. 이에 따라, 도 6은 표시 패널(10)의 단면도상, 제1 전극(210) 및 제2 전극(220)은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치되는 격벽(410, 420)과 이격된 영역에서 각각 제4 컨택홀(319_1) 및 제5 컨택홀(319_2)을 통해 제1 박막 트랜지스터(120) 또는 저전위 보조 배선(161)과 전기적으로 연결되는 것을 도시하고 있다.
다만, 이에 제한되는 것은 아니다. 예를 들어, 도 5에서 제2 전극 컨택홀(CNTS)은 제2 전극 줄기부(220S) 상에서도 다양한 위치에 배치될 수 있고, 경우에 따라서는 제2 전극 가지부(220B) 상에 위치할 수도 있다. 또한, 몇몇 실시예에서는, 제2 반사층(221)은 일 화소(PX) 이외의 영역에서 하나의 제2 전극 컨택홀(CNTS) 또는 제5 컨택홀(319_2)과 연결될 수 있다. 상술한 바와 같이, 각 화소(PX)의 제2 전극(220)들은 서로 제2 전극 줄기부(220S)를 통해 전기적으로 연결되어, 동일한 전기 신호를 인가받을 수 있다.
몇몇 실시예에서, 제2 전극(220)은 표시 패널(10)의 외측부에 위치한 상기 비표시 영역(NDA)에서 제2 전극 줄기부(220S)가 하나의 제2 전극 컨택홀(CNTS)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 5의 표시 패널(10)과 달리, 제2 전극 줄기부(220S)가 하나의 컨택홀을 통해 전원 전극(162)과 연결되더라도, 제2 전극 줄기부(220S)는 인접한 화소(PX)에 연장되어 배치되고 전기적으로 연결되어 있기 때문에, 각 화소(PX)의 제2 전극 가지부(220B)에 동일한 전기 신호를 인가할 수도 있다. 표시 패널(10)의 제2 전극(220)의 경우, 전원 전극(162)으로부터 전기신호를 인가 받기 위한 컨택홀의 위치는 표시 패널(10)의 구조에 따라 다양할 수도 있다.
한편, 다시 도 5와 도 6을 참조하면, 반사층(211, 221)은 발광 소자(300)에서 방출되는 광을 반사시키기 위해, 반사율이 높은 물질을 포함할 수 있다. 일 예로, 반사층(211, 221)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반사층(211) 및 제2 반사층(221) 상에는 각각 제1 전극층(212) 및 제2 전극층(222)이 배치될 수 있다.
제1 전극층(212)은 제1 반사층(211)의 바로 위에 배치된다. 제1 전극층(212)은 제1 반사층(211)과 실질적으로 동일한 패턴을 가질 수 있다. 제2 전극층(222)은 제2 반사층(221)의 바로 위에 배치되되, 제1 전극층(212)과 이격되도록 배치된다. 제2 전극층(222)은 제2 반사층(221)과 실질적으로 동일한 패턴을 가질 수 있다.
일 실시예에서, 전극층(212, 222)은 각각 하부의 반사층(211, 221)을 덮을 수 있다. 즉, 전극층(212, 222)은 반사층(211, 221)보다 크게 형성되어 전극층(212, 222)의 단부 측면을 덮을 수 있다. 그러나, 이에 제한되는 것은 아니다.
제1 전극층(212)과 제2 전극층(222)은 각각 제1 박막 트랜지스터(120) 또는 전원 전극(162)과 연결된 제1 반사층(211)과 제2 반사층(221)으로 전달되는 전기 신호를 후술할 연결 전극(261, 262)들에 전달할 수 있다. 전극층(212, 222)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 전극층(212, 222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반사층(211, 221)과 전극층(212, 222)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(211, 221)과 전극층(212, 222)은 ITO/은(Ag)/ITO의 적층구조를 형성할 수도 있다.
제1 격벽(410) 상에 배치되는 제1 반사층(211)과 제1 전극층(212)은 제1 전극(210)을 이룬다. 제1 전극(210)은 제1 격벽(410)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제1 전극(210)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다. 제2 격벽(420) 상에 배치되는 제2 반사층(221)과 제2 전극층(222)은 제2 전극(220)을 이룬다. 제2 전극(220)은 제2 격벽(420)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제2 전극(220)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 격벽(410)과 제2 격벽(420)의 전 영역을 커버하도록 배치될 수 있다. 다만, 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 서로 이격되어 대향하도록 배치된다. 각 전극들이 이격된 사이에는 후술할 바와 같이 제1 절연층(510)이 배치되고, 제1 절연층(510) 상에 발광 소자(300)가 배치될 수 있다.
또한, 제1 반사층(211)은 제1 박막 트랜지스터(120)로부터 구동 전압을 전달받을 수 있고, 제2 반사층(221)은 저전위 보조 배선(161)으로부터 전원 전압을 전달받을 수 있으므로, 제1 전극(210)과 제2 전극(220)은 각각 구동 전압과 전원 전압을 전달받는다.
구체적으로, 제1 전극(210)은 제1 박막 트랜지스터(120)와 전기적으로 연결되고, 제2 전극(220)은 저전위 보조 배선(161)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220) 상에 배치되는 제1 연결 전극(261) 및 제2 연결 전극(262)은 상기 구동 전압과 전원 전압을 인가 받을 수 있다. 상기 구동 전압과 전원 전압은 발광 소자(300)로 전달되고, 발광 소자(300)에 소정이 전류가 흐르면서 광을 방출할 수 있다.
제1 전극(210) 및 제2 전극(220) 상에는 이들을 부분적으로 덮는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 상면을 대부분 덮도록 배치되되, 제1 전극(210)과 제2 전극(220)의 일부를 노출시킬 수 있다. 또한, 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220)이 이격된 공간에도 배치될 수 있다. 도 5를 기준으로 설명하면, 제1 절연층(510)은 평면상 제1 전극 가지부(210B) 및 제2 전극 가지부(220B) 사이의 공간을 따라 섬형 또는 선형 형상을 가지도록 배치될 수 있다.
도 6에서는 하나의 제1 전극(210, 예컨대 제1 전극 가지부(210B))과 하나의 제2 전극(220, 예컨대 제2 전극 가지부(220B)) 사이의 이격된 공간에 제1 절연층(510)이 배치된 것을 도시하고 있다. 다만, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 복수개일 수 있으므로, 제1 절연층(510)은 하나의 제1 전극(210)과 다른 제2 전극(220) 또는 하나의 제2 전극(220)과 다른 제1 전극(210) 사이에도 배치될 수 있다.
제1 절연층(510)은 각 전극(210, 220) 상의 일부 영역, 예컨대, 제1 전극(210)과 제2 전극(220)이 대향하는 방향으로 돌출된 영역 중 일부와 중첩될 수 있다. 격벽(410, 420)의 경사진 측면 및 평탄한 상면과 각 전극(210, 220)이 중첩되는 영역에도 제1 절연층(510)이 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 각 측부의 반대편에서도 이들을 부분적으로 덮도록 배치될 수 있다. 즉, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 중심부만을 노출시키도록 배치될 수 있다.
제1 절연층(510)은 발광 소자(300)와 절연기판층(200) 사이에 배치될 수 있다. 제1 절연층(510)의 하면은 절연기판층(200)에 접촉하고, 제1 절연층(510)의 상면에 발광 소자(300)가 배치될 수 있다. 그리고 제1 절연층(510)은 양 측면에서 각 전극(210, 220)과 접촉하여, 이들을 전기적으로 상호 절연시킬 수 있다.
일 예로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 방향으로 돌출된 각 단부를 덮을 수 있다. 제1 절연층(510)은 절연기판층(200)과 하면의 일부가 접촉할 수 있고, 각 전극(210, 220)과 하면의 일부 및 측면이 접촉할 수 있다. 이에 따라, 제1 절연층(510)은 각 전극(210, 220)과 중첩된 영역을 보호함과 동시에, 이들을 전기적으로 상호 절연시킬 수 있다. 또한, 발광 소자(300)의 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)가 다른 기재와 직접 접촉하는 것을 방지하여 발광 소자(300)의 손상을 방지할 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서는 제1 절연층(510)이 제1 전극(210)과 제2 전극(220) 상의 영역 중에서 격벽(410, 420)의 경사진 측면과 중첩되는 영역에만 배치될 수도 있다. 이 경우, 제1 절연층(510)의 하면은 격벽(410, 420)의 경사진 측면에서 종지하고, 격벽(410, 420)의 경사진 측면 중 일부 상에 배치되는 각 전극(210, 220)은 노출되어 연결 전극(260)과 컨택될 수 있다.
또한, 제1 절연층(510)은 발광 소자(300)의 양 단부는 노출되도록 배치될 수 있다. 이에 따라, 연결 전극(260)은 상기 각 전극(210, 220)의 노출된 상부면과 발광 소자(300)의 양 단부와 접촉될 수 있고, 연결 전극(260)은 제1 전극(210)과 제2 전극(220)으로 인가되는 전기 신호를 발광 소자(300)로 전달할 수 있다.
제1 절연층(510)의 하면은 각 전극(210, 220)과 접촉하여 이들을 보호함과 동시에 서로 직접 접촉하지 않도록 절연시킬 수 있다. 또한, 제1 절연층(510)의 상면은 부분적으로 발광 소자(300)와 접촉할 수 있으며, 발광 소자(300)가 각 전극(210, 220)과 직접 접촉하는 것을 방지할 수도 있다.
도 7은 도 6의 발광 소자를 상세히 보여주는 사시도이다.
도 7을 참조하면, 발광 소자(300)는 복수의 도전형 반도체(310, 320), 소자 활성층(330), 전극 물질층(370) 및 절연성 물질막(380)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)으로부터 인가되는 전기 신호는 복수의 도전형 반도체(310, 320)을 통해 소자 활성층(330)으로 전달되어 광을 방출할 수 있다.
구체적으로, 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치되는 소자 활성층(330), 제2 도전형 반도체(320) 상에 배치되는 전극 물질층(370)을 포함하는 로드 형상의 반도체 코어와, 반도체 코어의 외주면을 둘러싸도록 배치되는 절연성 물질막(380)을 포함할 수 있다. 도 7의 발광 소자(300)는 반도체 코어의 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 길이 방향으로 순차적으로 적층된 구조를 도시하고 있으나, 이에 제한되지 않는다. 전극 물질층(370)은 생략될 수 있으며, 몇몇 실시예에서는 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)의 양 측면 중 적어도 어느 하나에 배치될 수도 있다. 이하에서는, 도 7의 발광 소자(300)를 예시하여 설명하기로 하며, 후술되는 발광 소자(300)에 관한 설명은 발광 소자(300)가 다른 구조를 더 포함하더라도 동일하게 적용될 수 있음은 자명하다.
제1 도전형 반도체(310)는 n형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310)는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 p형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320) 사이에 배치되며, 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 소자 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 소자 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있으며, 특히, 소자 활성층(330)이 다중 양자 우물 구조로, 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlGaN 등과 같은 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 소자 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 이에 따라, 소자 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 소자 활성층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니다, 양 측면으로 방출될 수 있다. 즉, 소자 활성층(330)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
전극 물질층(370)은 오믹(ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 전극 물질층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극 물질층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 전극 물질층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연성 물질막(380)은 반도체 코어의 외주면을 둘러싸도록 배치된다. 구체적으로, 절연성 물질막(380)은 제1 도전형 반도체(310), 제2 도전형 반도체(320), 소자 활성층(330) 및 전극 물질층(370)의 외부에 형성되고, 이들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연성 물질막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되어, 발광 소자(300)의 길이방향의 양 단부, 예를 들어 제1 도전형 반도체(310) 및 전극 물질층(370)이 배치된 양 단부에는 형성되지 않을 수 있다. 다만, 이에 제한되지는 않는다.
도면에서는 절연성 물질막(380)은 길이방향으로 연장되어 제1 도전형 반도체(310)부터 전극 물질층(370)까지 커버할 수 있도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연성 물질막(380)은 제1 도전형 반도체(310), 소자 활성층(330) 및 제2 도전형 반도체(320)만 커버하거나, 전극 물질층(370) 외면의 일부만 커버하여 전극 물질층(370)의 일부 외면이 노출될 수도 있다.
절연성 물질막(380)의 두께는 0.5 ㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연성 물질막(380)은 제1 도전형 반도체(310), 제2 도전형 반도체(320), 소자 활성층(330) 및 전극 물질층(370)을 보호하는 기능을 수행할 수 있다. 절연성 물질막(380)은 절연피막(381)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 소자 활성층(330)이 제1 전극(210) 또는 제2 전극(220)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 물질막(380)은 소자 활성층(330)을 포함하여 발광 소자(300)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 9a 내지 도 9g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 영역의 화소들의 평면도들이다. 도 10a 내지 도 10g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 Ⅱ-Ⅱ’의 단면도들이다.
이하에서는 도 8, 도 9a 내지 도 9g, 및 도 10a 내지 도 10g를 결부하여 일 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다. 도 10a 내지 도 10g에서는 설명의 편의를 위해 절연기판층(200)의 상부만을 도시하였다. 즉, 도 10a 내지 도 10g에서는 박막 트랜지스터들(120, 140), 저전위 보조 배선(161), 및 보조층(163)의 도시를 생략하였다.
첫 번째로, 도 9a와 도 10a를 참조하면, 절연기판층(200) 상에 제1 격벽(410)과 제2 격벽(420)을 형성하고, 제1 격벽(410)과 제2 격벽(420) 상에 제1 전극(210)들과 제2 전극(220)들을 형성하며, 제1 전극(210)들과 제2 전극(220)들 상에 제1 절연물층(510’)을 형성한다. (도 8의 S101)
구체적으로, 절연기판층(200) 상에 제1 격벽(410)과 제2 격벽(420)을 형성한다. 제1 격벽(410)과 제2 격벽(420)은 서로 이격될 수 있다. 제1 격벽(410)과 제2 격벽(420)은 폴리이미드(PI)와 같은 유기물로 형성될 수 있다. 제1 격벽(410)과 제2 격벽(420)은 마스크 공정으로 유기물을 패터닝함으로써 형성될 수 있다.
그리고 나서, 제1 격벽(410) 상에 제1 전극(210)들을 형성하고, 제2 격벽(420) 상에 제2 전극(220)들을 형성한다. 제1 전극(210)들 각각은 제1 반사층(211)과 제1 전극층(212)을 포함할 수 있으며, 제2 전극(220)들 각각은 제2 반사층(221)과 제2 전극층(222)을 포함할 수 있다. 제1 반사층(211)과 제2 반사층(221)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있다. 제1 전극층(212)과 제2 전극층(222)은 ITO, IZO, ITZO 등과 같은 투명도전층으로 이루어질 수 있다. 제1 반사층(211), 제2 반사층(221), 제1 전극층(212), 및 제2 전극층(222)은 마스크 공정으로 금속층을 패터닝함으로써 형성될 수 있다.
이때, 제1 전극(210)들은 단선되지 않고, 제1 방향(X축 방향)으로 길게 연장될 수 있다. 그러므로, 제1 서브 화소(PX1)의 제1 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 전극(210)에 연결되고, 제2 서브 화소(PX2)의 제1 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 전극(210)에 연결되며, 제3 서브 화소(PX3)의 제1 전극(210)은 그에 인접한 제1 서브 화소(PX1의 제1 전극(210)에 연결될 수 있다. 이로 인해, 제1 전극(210)들은 도 4와 같이 비표시 영역(NDA)의 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에 연결될 수 있다. 따라서, 후술하는 발광 소자(300)들의 정렬 공정에서 제1 전극(210)들은 비표시 영역(NDA)의 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다.
그리고 나서, 제1 전극(210)들과 제2 전극(220)들을 덮는 제1 절연물층(510’)을 형성한다. 제1 절연물층(510’)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 절연물층(510’)은 후술하는 단계에서 발광 소자(300)를 정렬한 후 패터닝됨으로써 제1 절연층(510)으로 형성될 수 있다.
두 번째로, 도 9b와 도 10b를 참조하면, 제1 절연물층(510’) 상에 발광 소자(300)들을 포함하는 도포성 용액(S)을 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에 도포한다. (도 8의 S102)
발광 소자(300)들은 도 9b 및 도 10b와 같이 도포성 용액(S) 내에는 무질서하게 랜덤으로 배치될 수 있다.
도포성 용액(S)을 도포하는 방법은 잉크젯 프린팅법(Inkjet printing), 잉크젯 주입법(Inkjet injection), 슬롯-다이 코팅법(Slot dye coating), 슬롯-다이 프린팅법(Slot dye printing) 등 다양한 공정을 이용해 수행될 수 있으며, 본 발명은 이에 한정되지 않는다.
세 번째로, 도 9c와 도 10c를 참조하면, 서로 인접한 제1 전극(210)과 제2 전극(220) 사이에 전기장(E)을 형성하여 발광 소자(300)들을 정렬한다. (도 8의 S103)
구체적으로, 제1 전극(210)들은 단선되지 않고, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)과 연결되므로, 제1 전극(210)은 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 제2 전극(220)은 도 4와 같이 저전위 전압 라인(VSSL)에 연결되므로, 저전위 전압 라인(VSSL)을 통해 교류 전압을 인가 받을 수 있다. 제1 전극(210)에 그라운드 전압이 인가되고, 제2 전극(220)에 교류 전압이 인가되는 경우, 제1 전극(210)과 제2 전극(220) 사이에 전기장(E)이 형성된다. 이 경우, 발광 소자(300)들은 전기장(E)에 의해 유전영동힘(Dielectrophoretic Force)을 받음으로써 도 10c와 같이 제1 전극(210)과 제2 전극(220) 사이에서 제1 방향(X축 방향)으로 나란하게 정렬될 수 있다. 발광 소자(300)들의 정렬 방법에 대한 자세한 설명은 도 13을 결부하여 후술한다.
한편, 서로 인접한 제1 전극(210)과 제2 전극(220) 사이에 전기장(E)을 형성하여 발광 소자(300)들을 정렬한 후, 발광 소자(300)들을 포함하는 도포성 용액(S)을 건조할 수 있다. 도포성 용액(S)이 건조될 때, 도포성 용액(S)의 용액 분자가 전 영역에서 균일하게 휘발되지 않고 임의의 영역에서 먼저 휘발되는 경우, 도포성 용액(S) 내에서 동유체력(Hydrodynamic Force)이 발생할 수 있다. 이 경우, 동유체력에 의해 발광 소자(300)들의 위치를 이동시킬 수 있다. 따라서, 도포성 용액(S)의 건조 공정은 발광 소자(300)들의 정렬이 유지되는 상태에서 이루어지는 것이 바람직하다.
네 번째로, 도 9d와 도 10d를 참조하면, 발광 소자(300)들을 제1 전극(210)과 제2 전극(220) 사이에 정렬한 후, 도포성 용액(S)을 휘발시켜 제거한다. (도 8의 S104)
그리고 나서, 발광 소자(300)들 상에 제2 절연층(530)을 형성할 수 있다. 제2 절연층(530)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
다섯 번째로, 도 9e와 도 10e를 참조하면, 제1 전극(210)들과 발광 소자(300)들의 제1 도전형 반도체들을 연결하는 제1 연결 전극(261)들을 형성한다. (도 8의 S105)
구체적으로, 제1 절연물층(510’)을 부분적으로 식각하여 제1 절연층(510)을 형성한다. 제1 절연층(510)은 제1 전극(210)들의 제1 전극층(212)들과 제2 전극(220)들의 제2 전극층(222)들을 노출시키도록 형성될 수 있다.
그리고 나서, 제1 격벽(410)과 중첩하는 제1 절연층(510) 상에 제1 연결 전극(261)들을 형성한다. 제1 연결 전극(261)들 각각은 제1 절연층(510)에 의해 덮이지 않고 노출된 제1 전극(210)의 제1 전극층(212)과 접속될 수 있다. 또한, 제1 연결 전극(261)들 각각은 발광 소자(300)의 일 단에 접속될 수 있다. 이로 인해, 제1 연결 전극(261)들 각각은 발광 소자(300)의 일 단의 제1 도전형 반도체에 접속될 수 있다.
그리고 나서, 제1 연결 전극(261)들과 제2 절연층(530)을 덮는 제3 절연층(540)을 형성할 수 있다. 제3 절연층(540)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
여섯 번째로, 도 9f와 도 10f를 참조하면, 제2 전극(220)들과 발광 소자(300)들의 제2 도전형 반도체들을 연결하는 제2 연결 전극(262)들을 형성한다. (도 8의 S106)
구체적으로, 제2 격벽(420)과 중첩하는 제1 절연층(510) 상에 제2 연결 전극(262)들을 형성한다. 제2 연결 전극(262)들 각각은 제1 절연층(510)에 의해 덮이지 않고 노출된 제2 전극(220)의 제2 전극층(222)과 접속될 수 있다. 또한, 제2 연결 전극(262)들 각각은 발광 소자(300)의 타 단에 접속될 수 있다. 이로 인해, 제2 연결 전극(262)들 각각은 발광 소자(300)의 타 단의 제2 도전형 반도체에 접속될 수 있다.
그리고 나서, 제2 연결 전극(262)들과 제3 절연층(540)을 덮는 제4 절연층(550)을 형성할 수 있다. 제4 절연층(550)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
일곱 번째로, 도 9g와 도 10g를 참조하면, 서로 연결된 제1 전극(210)들을 단선한다. (도 8의 S107)
구체적으로, 도 9a 내지 도 9f와 도 10a 내지 도 10f의 제조 공정 중에는 유전영동 방식을 이용하여 제1 전극(210)과 제2 전극(220) 사이에 형성된 전기장에 의해 발광 소자(300)들을 정렬한다. 이를 위해, 제1 전극(210)들은 비표시 영역(NDA)에 형성된 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에 연결되어 그라운드 전압을 공급받아야 한다. 그러므로, 제1 전극(210)들은 단선되지 않고 제1 방향(X축 방향)으로 길게 연장될 수 있다.
하지만, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각의 제1 전극(210)은 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(120)에 전기적으로 연결되어 박막 트랜지스터(120)에 의해 소정의 구동 전압을 인가 받는다. 그러므로, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)의 구동을 위해서는 제1 전극(210)들은 서로 연결되면 안된다. 이로 인해, 도 9a 내지 도 9f와 도 10a 내지 도 10f의 제조 공정을 완료한 후, 제1 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되도록 단선될 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1)의 제1 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 전극(210)과 단선되고, 제2 서브 화소(PX2)의 제1 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 전극(210)과 단선되며, 제3 서브 화소(PX3)의 제1 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 전극(210)과 단선될 수 있다. 또한, 제1 전극(210)들은 데이터 라인들(Dm, Dm+1, Dm+2, Dm+3)과 중첩되지 않도록 단선될 수 있다. 제1 전극(210)들은 레이저 공정에 의해 단선될 수 있다.
도 8에 도시된 실시예에 의하면, 표시 패널(10)의 제조 공정에서 제1 전극(210)과 제2 전극(220) 사이에 자기장을 형성함으로써, 발광 소자(300)들을 제1 전극(210)과 제2 전극(220) 사이에서 제1 방향(X축 방향)으로 정렬할 수 있다.
한편, 제1 전극(210)이 애노드 전극이고, 제2 전극(220)이 캐소드 전극인 경우, 발광 소자(300)의 제1 도전형 반도체(p)가 제1 전극(210)에 전기적으로 접속되고, 제2 도전형 반도체(n)가 제2 전극(220)에 전기적으로 접속되어야 발광 소자(300)에 전류가 흐를 수 있다. 즉, 발광 소자(300)는 제1 도전형 반도체(p)가 제1 전극(210)에 인접하게 배치되고, 제2 도전형 반도체(n)가 제2 전극(220)에 인접하게 배치되는 정방향 정렬의 경우에 발광할 수 있다. 발광 소자(300)는 제1 도전형 반도체(p)가 제2 전극(220)에 인접하게 배치되고, 제2 도전형 반도체(n)가 제1 전극(210)에 인접하게 배치되는 역방향 정렬의 경우에 발광할 수 없다.
하지만, 도 11과 같이 제2 전극(220)에 고주파수의 정현파를 갖는 교류 전압을 인가하는 경우, 일부 발광 소자(300)들, 예를 들어 제1, 제3, 제5, 제6, 및 제8 발광 소자들(LD1, LD3, LD5, LD6, LD8)이 정방향 정렬하고, 나머지 발광 소자(300)들, 예를 들어, 제2, 제4, 제7, 제9, 및 제10 발광 소자들(LD2, LD4, LD7, LD9, LD10)이 역방향 정렬한다. 이 경우, 도 12와 같이 제1, 제3, 제5, 제6, 및 제8 발광 소자들(LD1, LD3, LD5, LD6, LD8)만이 발광하고, 제2, 제4, 제7, 제9, 및 제10 발광 소자들(LD2, LD4, LD7, LD9, LD10)은 발광하지 못한다. 따라서, 서브 화소의 휘도가 낮아질 수 있다. 따라서, 발광 소자(300)의 정렬 정확도를 높일 수 있는 방법이 요구되고 있다.
이하에서는, 도 13을 결부하여, 정렬 정확도를 높일 수 있는 발광 소자(300)의 정렬 방법을 상세히 설명한다.
도 13은 일 실시예에 따른 발광 소자의 정렬 방법을 보여주는 흐름도이다. 도 13에는 도 8의 S103 단계에서 발광 소자(300)의 정렬 정확도를 높일 수 있는 방법이 나타나 있다.
도 13을 참조하면, 첫 번째로, 비대칭 파형을 갖는 제1 교류 전압을 제2 전극(220)에 인가하고, 그라운드 전압을 제1 전극(210)에 인가한다. (도 13의 S201)
도 17a, 및 도 19a 내지 도 19n과 같이 비대칭 파형을 갖는 제1 교류 전압을 제2 전극(220)에 인가하고, 그라운드 전압을 제1 전극(210)에 인가하는 경우, 발광 소자(300)들은 도 14와 같이 제1 전극(210)으로 편향되도록 배치될 수 있다. 비대칭 파형을 갖는 제1 교류 전압에 대한 자세한 설명은 도 17a 및 도 19a 내지 도 19n을 결부하여 후술한다.
발광 소자(300)들은 도 14와 같이 제1 전극(210)으로 편향되는 경우, 발광 소자(300)들의 제1 도전형 반도체(p)는 제1 전극 가지부(210B)와 중첩되나, 제2 도전형 반도체(n)는 제2 전극 가지부(220B)와 중첩되지 않을 수 있다. 또한, 발광 소자(300)들의 제1 도전형 반도체(p)가 제1 전극(210) 쪽으로 배치될 수 있다. 이하에서는, 발광 소자(300)들의 제1 도전형 반도체(p)가 제1 전극(210) 쪽으로 배치되는 것에 대하여 상세히 설명한다.
구체적으로, 발광 소자(300)가 도 15와 같이 p형으로 도핑된 GaN로 이루어진 제1 도전형 반도체(p)와 n형으로 도핑된 GaN으로 이루어진 제2 도전형 반도체(n)를 포함하는 경우, 정공이 풍부한 p형으로 도핑된 GaN의 정공은 n형으로 도핑된 GaN으로 이동하고, 전자가 풍부한 n형으로 도핑된 GaN의 전자는 p형으로 도핑된 GaN으로 이동한다. 이로 인해, p형으로 도핑된 GaN에서 n형으로 도핑된 GaN 방향으로 영구적인 쌍극자 모멘트(pemanent dipole moment)가 생성될 수 있다. 즉, 발광 소자(300)는 길이 방향으로 극성을 갖는 입자로 정의될 수 있다.
한편, 도 10c와 같이 제1 전극과 제2 전극 사이에 전기장이 형성된 경우, 제1 전극(210), 제2 전극(220), 및 도포성 용액(S)의 등가 회로도는 도 16과 같이 도시될 수 있다. 이 경우, 제2 전극(220)에 인가되는 교류 전압(V(t))은 수학식 1과 같이 정의될 수 있다.
Figure PCTKR2019006948-appb-img-000001
수학식 1에서, V(t)는 제2 전극(220)에 인가되는 교류 전압, R은 도포성 용액(S)의 저항, i(t)는 도포성 용액(S)을 통해 흐르는 전류, q(t)는 제1 절연물층(510’)에 유도된 전하를 가리킨다. 수학식 1의 C1은 수학식 2와 같이 정의될 수 있다.
Figure PCTKR2019006948-appb-img-000002
수학식 2에서, εd는 제1 절연물층(510’)의 상대 유전율(relative permittivity), εo는 진공에서의 유전율, d1은 제1 절연물층(510’)의 두께를 가리킨다.
수학식 1에서, i(t) = dq(t)/dt를 치환한 후 정리하면 수학식 3이 도출될 수 있다.
Figure PCTKR2019006948-appb-img-000003
수학식 3으로부터 전기장을 계산하면 수학식 4가 도출될 수 있다.
Figure PCTKR2019006948-appb-img-000004
도 17a에 도시된 비대칭 파형, 즉 톱니 형태의 파형을 수학식 4에 대입하여 도출된 전기장은 도 17b와 같이 톱니 형태의 파형과 상이한 파형을 가진다. 이 경우, 전기장은 도 17b와 같이 정극성의 면적과 부극성의 면적의 합이 0이 되지 않는 비대칭 전기장이 형성될 수 있다. 즉, 제1 교류 전압에 의해 생성되는 전기장은 도 17b와 같이 부극성이 우세한 비대칭 전기장일 수 있다. 도 17b에서는 제1 교류 전압에 의해 생성되는 전기장이 부극성이 우세한 비대칭 전기장인 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제1 교류 전압에 의해 생성되는 전기장은 정극성에 우세한 비대칭 전기장일 수 있다.
비대칭 전기장은 도 15를 결부하여 설명한 발광 소자(300)의 영구적인 쌍극자 모멘트에 영향을 줄 수 있다. 그러므로, 비대칭 전기장에 의해, 발광 소자(300)들의 제1 도전형 반도체(p)가 제1 전극(210) 쪽으로 배치될 수 있다.
한편, 제1 교류 전압의 주파수는 1hz 내지 1khz일 수 있으며, 바람직하게는 10hz 내지 500hz일 수 있다. 제1 교류 전압의 주파수가 1khz를 넘는 경우 제1 교류 전압의 주기가 짧아지므로, 도 17a와 같이 비대칭 파형의 제1 교류 전압을 인가하더라도, 도 17b와 같이 비대칭 전기장이 형성되기 어렵다.
두 번째로, 대칭 파형을 갖는 제2 교류 전압을 제2 전극(220)에 인가하고, 그라운드 전압을 제1 전극(210)에 인가한다. (도 13의 S202)
비대칭 파형의 제1 교류 전압을 제2 전극(220)에 인가하는 경우, 도 14와 같이 발광 소자(300)들의 제1 도전형 반도체(p)들이 제1 전극(210) 쪽으로 배치될 수 있으나, 발광 소자(300)들이 제1 전극(210)으로 편향될 수 있다. 하지만, 이 경우, 발광 소자(300)들의 제2 도전형 반도체(n)들은 제2 전극 가지부(220B)와 이격되며, 이로 인해 후술하는 제2 연결 전극(262)들을 형성하는 공정에서 제2 연결 전극(262)들과 연결되지 않을 수 있다. 그러므로, 발광 소자(300)들의 제2 도전형 반도체(n)들을 제2 전극 가지부(220B)에 안정적으로 연결하기 위해서, 발광 소자(300)들을 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙으로 정렬시킬 필요가 있다.
대칭 파형을 갖는 제2 교류 전압을 제2 전극(220)에 인가하는 경우, 제1 전극(210)과 제2 전극(220) 사이에 형성된 전기장은 정극성의 면적과 부극성의 면적의 합이 0이 되는 대칭 전기장일 수 있다. 이 경우, 발광 소자(300)들은 더 이상 제1 전극(210)으로 편향되지 않고, 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙으로 정렬될 수 있다. 이로 인해, 발광 소자(300)들의 제2 도전형 반도체(n)들을 제2 전극 가지부(220B)에 전기적으로 연결될 수 있다.
한편, 제2 교류 전압의 주파수는 제1 교류 전압의 주파수보다 높은 것이 바람직하다. 예를 들어, 제2 교류 전압의 주파수는 1khz 내지 100khz일 수 있으며, 바람직하게는 10khz 내지 100khz일 수 있다. 제2 교류 전압의 주파수가 높아질수록 제1 전극(210)과 제2 전극(220) 사이에 형성된 전기장 역시 커지며, 이로 인해 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙에 안정적으로 정렬될 수 있다.
도 13에 도시된 실시예에 의하면, 비대칭 파형의 제1 교류 전압을 제2 전극(220)에 인가함으로써 비대칭 자기장을 형성할 수 있으므로, 발광 소자(300)들의 제1 도전형 반도체(p)들이 제1 전극(210) 쪽으로 배치되도록 발광 소자(300)들을 제1 전극(210)으로 편향 시킬 수 있다. 그리고 나서, 대칭 파형의 제2 교류 전압을 제2 전극(220)에 인가함으로써 대칭 자기장을 형성할 수 있으므로, 제1 전극(210)으로 편향된 발광 소자(300)들을 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙으로 정렬할 수 있다. 따라서, 발광 소자의 정렬 정확도를 높일 수 있다.
한편, 도 13에 도시된 실시예에서, 대칭 파형의 제2 교류 전압을 제2 전극(220)에 인가하는 단계(S202)는 생략될 수 있다. 이 경우, 도 14와 같이 발광 소자(300)들이 제1 전극(210)으로 편향될 수 있으나, 제1 전극(210)이 편향되는 만큼 제2 연결 전극(262)을 제1 전극 가지부(210B) 쪽으로 이동하여 형성하는 경우, 발광 소자(300)의 제2 도전형 반도체(n)가 제2 연결 전극(262)과 연결될 수 있다.
도 19a 내지 도 19n은 비대칭 파형의 제1 교류 전압의 예들을 보여주는 파형도들이다.
도 19a 내지 도 19n에서 x축은 시간을 나타내고, y축은 전압 레벨을 가리킨다. 도 19a 내지 도 19n에서는 제1 교류 전압이 최대 하이 레벨 전압(HV)을 갖고, 최소 로우 레벨 전압(LV)을 갖는 것을 예시하였다. 이때, 최대 하이 레벨 전압(HV)은 20V이고, 최소 하이 레벨 전압(LV)은 -20V일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 19a 내지 도 19n과 같이 비대칭 파형의 제1 교류 전압은 제1 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형이 좌우 비대칭인 파형을 가리킨다. 도 19a 내지 도 19n에서 제1 교류 전압의 정극성 영역은 제1 교류 전압이 0V 이상인 영역을 가리키고, 제1 교류 전압의 부극성 영역은 제1 교류 전압이 0V보다 낮은 영역을 가리킨다.
도 19a와 같이 제1 교류 전압은 1 주기(T11)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제1 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 도 19a에 도시된 제1 교류 전압의 파형은 톱니 파형으로 일컬어질 수 있다.
도 19b와 같이 제1 교류 전압은 1 주기(T12)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 제2 직선 기울기를 갖고 상승하였다가 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 바로 하강하는 파형을 가질 수 있다. 도 19b에 도시된 제1 교류 전압의 파형은 램프 파형으로 일컬어질 수 있다.
도 19c와 같이 제1 교류 전압은 1 주기(T13)의 제1 기간(T131)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제3 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T132)에서 최소 하이 레벨 전압(LV)을 유지하는 파형을 가질 수 있다.
도 19d와 같이 제1 교류 전압은 1 주기(T14)의 제1 기간(T141)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제4 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T132)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제4 직선 기울기의 절대 크기보다 작은 절대 크기의 제5 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 이 경우, 제1 기간(T141)은 제2 기간(T142)보다 짧을 수 있다.
도 19e와 같이 제1 교류 전압은 1 주기(T15)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제1 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제1 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 감소할 수 있다.
도 19f와 같이 제1 교류 전압은 1 주기(T16)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 제2 곡선 기울기를 갖고 상승하였다가 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 바로 하강하는 파형을 가질 수 있다. 제2 곡선 기울기의 절대 크기는 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 갈수록 증가할 수 있다.
도 19g와 같이 제1 교류 전압은 1 주기(T17)의 제1 기간(T171)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제3 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T172)에서 최소 하이 레벨 전압(LV)을 유지하는 파형을 가질 수 있다. 제3 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 감소할 수 있다.
도 19h와 같이 제1 교류 전압은 1 주기(T18)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제4 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제4 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 커질 수 있다.
도 19i와 같이 제1 교류 전압은 1 주기(T19)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 제5 곡선 기울기를 갖고 상승하였다가 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 바로 하강하는 파형을 가질 수 있다. 제5 곡선 기울기의 절대 크기는 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 갈수록 감소할 수 있다.
도 19j와 같이 제1 교류 전압은 1 주기(T31)의 제1 기간(T311)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제6 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T322)에서 최소 하이 레벨 전압(LV)을 유지하는 파형을 가질 수 있다. 제6 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 커질 수 있다.
도 19k와 같이 제1 교류 전압은 1 주기(T32)의 제1 기간(T321)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제6 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T322)에서 최소 하이 레벨 전압(LV)에서 0V로 바로 상승하였다가 제6 직선 기울기의 절대 크기보다 작은 절대 크기의 제7 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 이 경우, 제1 기간(T321)은 제2 기간(T322)보다 짧을 수 있다.
도 19l과 같이 제1 교류 전압은 1 주기(T33)의 제1 기간(T331)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승한 후 하이 레벨 전압(HV)을 유지하고, 제2 기간(T332)에서 제8 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다.
도 19m과 같이 제1 교류 전압은 1 주기(T34)의 제1 기간(T341)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승한 후 하이 레벨 전압(HV)을 유지하고, 제2 기간(T342)에서 제7 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제7 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 커질 수 있다.
도 19n과 같이 제1 교류 전압은 1 주기(T35)의 제1 기간(T351)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승한 후 하이 레벨 전압(HV)을 유지하고, 제2 기간(T352)에서 제8 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제8 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 작아질 수 있다.
이상에서 살펴본 바와 같이, 비대칭 파형의 제1 교류 전압은 최소 하이 레벨 전압(HL)에서 최대 하이 전압 레벨(HV)으로 상승한 후 직선 또는 곡선의 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 또한, 또한, 비대칭 파형의 제1 교류 전압은 제1 교류 최소 하이 레벨 전압(HL)에서 최대 하이 전압 레벨(HV)으로 직선 또는 곡선의 기울기를 갖고 상승한 후 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 이때, 최소 하이 레벨 전압(HL)에서 최대 하이 전압 레벨(HV)으로 상승한 후 유지하는 기간 또는 최소 하이 레벨 전압(LV)으로 하강한 후 유지하는 기간을 포함할 수 있다
일 실시예에 따른 비대칭 파형의 제1 교류 전압은 도 19a 내지 도 19n에 도시된 예들에 한정되지 않는다.
도 20a 내지 도 20c는 고주파수의 제2 교류 전압의 예들을 보여주는 파형도들이다.
도 20a 내지 도 20c에서 x축은 시간을 나타내고, y축은 전압 레벨을 가리킨다. 도 20a 내지 도 20c에서는 제1 교류 전압이 최대 하이 레벨 전압(HV)을 갖고, 최소 로우 레벨 전압(LV)을 갖는 것을 예시하였다. 이때, 최대 하이 레벨 전압(HV)은 20V이고, 최소 하이 레벨 전압(LV)은 -20V일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 20a 내지 도 20c와 같이 대칭 파형의 제2 교류 전압은 제2 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형이 좌우 대칭인 파형을 가리킨다. 도 20a 내지 도 20c에서 제2 교류 전압의 정극성 영역은 제2 교류 전압이 0V 이상인 영역을 가리키고, 제2 교류 전압의 부극성 영역은 제2 교류 전압이 0V보다 낮은 영역을 가리킨다.
제2 교류 전압은 도 20a와 같이 정현 파형(또는 사인 파형), 도 20b와 같이 삼각 파형, 도 20c와 같이 구형 파형을 가질 수 있다.
일 실시예에 따른 대칭 파형의 제2 교류 전압은 도 20a 내지 도 20c에 도시된 예들에 한정되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 전극에 그라운드 전압을 인가하고, 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 단계; 및
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하고,
    상기 제1 교류 전압은 비대칭 파형을 갖는 발광 소자의 정렬 방법.
  2. 제 1 항에 있어서,
    상기 제1 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 비대칭인 발광 소자의 정렬 방법.
  3. 제 1 항에 있어서,
    상기 제1 교류 전압은 톱니 파형 또는 램프 파형을 갖는 발광 소자의 정렬 방법.
  4. 제 1 항에 있어서,
    상기 제2 교류 전압은 대칭 파형을 갖는 발광 소자의 정렬 방법.
  5. 제 4 항에 있어서,
    상기 제2 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 대칭인 발광 소자의 정렬 방법.
  6. 제 4 항에 있어서,
    상기 제2 교류 전압은 정현 파형, 구형 파형, 또는 삼각 파형을 갖는 발광 소자의 정렬 방법.
  7. 제 4 항에 있어서,
    상기 제1 교류 전압의 구동 주파수는 상기 제2 교류 전압의 구동 주파수보다 낮은 발광 소자의 정렬 방법.
  8. 제 7 항에 있어서,
    상기 제1 교류 전압의 구동 주파수는 1hz 내지 1khz인 발광 소자의 정렬 방법.
  9. 제 7 항에 있어서,
    상기 제2 교류 전압의 구동 주파수는 1khz 내지 100khz인 발광 소자의 정렬 방법.
  10. 제 1 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 정극성 또는 부극성 중 어느 한 극성이 우세인 비대칭 전기장인 발광 소자의 정렬 방법.
  11. 제 1 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 대칭 전기장인 발광 소자의 정렬 방법.
  12. 기판 상에 격벽들, 제1 전극, 및 제2 전극을 형성하는 단계;
    발광 소자들을 포함하는 도포성 용액을 서브 화소들에 도포하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계;
    상기 도포성 용액을 휘발시켜 제거하는 단계;
    상기 제1 전극과 상기 발광 소자들의 일 단을 연결하는 제1 연결 전극들을 형성하는 단계; 및
    상기 제2 전극과 상기 발광 소자들의 타 단을 연결하는 제2 연결 전극들을 형성하는 단계를 포함하고,
    상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 비대칭 파형을 갖는 제1 교류 전압을 인가하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극으로 편향되는 표시 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 발광 소자들 각각은,
    상기 발광 소자들 각각의 타 단에 배치된 제1 도전형 반도체; 및
    상기 발광 소자들 각각의 일 단에 배치된 제2 도전형 반도체를 포함하고,
    상기 제1 도전형 반도체가 상기 제2 전극에 가깝게 배치되고, 제2 도전형 반도체가 상기 제1 전극에 가깝게 배치되는 표시 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1 도전형 반도체는 n형 반도체층이고, 상기 제2 도전형 반도체는 p형 반도체층인 표시 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극과 상기 제2 전극 사이의 중앙에 정렬되는 표시 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제2 교류 전압은 대칭 파형을 갖는 표시 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제1 교류 전압의 구동 주파수는 상기 제2 교류 전압의 구동 주파수보다 낮은 표시 장치의 제조 방법.
  20. 제 12 항에 있어서,
    상기 제2 연결 전극들을 형성한 후에 상기 제1 전극을 단선하여 서브 화소들마다 제1 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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