WO2021091062A1 - 표시 장치 - Google Patents

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WO2021091062A1
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light emitting
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문수미
강신철
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삼성디스플레이 주식회사
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    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
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Definitions

  • the present invention relates to a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device that displays an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • a light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • Inorganic light-emitting diodes Inorganic light-emitting diodes.
  • An object of the present invention is to provide a display device including electrodes having different widths and light-emitting elements disposed between the electrodes.
  • an object to be solved by the present invention is to provide a display device in which an interval between the electrodes is greater than an interval between one electrode and a voltage line.
  • a display device for solving the above problem includes a substrate, a first internal bank and a second internal bank spaced apart on the substrate, a first electrode disposed on a partial region of the first internal bank, and A second electrode disposed to cover the second internal bank, and a light-emitting element disposed between the first electrode and the second electrode, wherein one end of the light-emitting element is non-overlapping with the first electrode in a thickness direction And the other end overlaps the second electrode in the thickness direction.
  • a first contact electrode in contact with the first electrode and one end of the light-emitting device, and a second contact electrode in contact with the second electrode and the other end of the light-emitting device may be further included.
  • one end of the light emitting device may overlap the first contact electrode in a thickness direction, and the other end may overlap the second contact electrode in a thickness direction.
  • a gap between the first electrode and the second electrode may be greater than a gap between the first and second internal banks.
  • the first inner bank may include one side and the other side opposite to the second inner bank, and the first electrode may be disposed to cover only one side of the first inner bank.
  • the second electrode may be disposed to cover one side and the other side of the second inner bank facing the first inner bank.
  • At least one third internal bank disposed between the first and second internal banks, and at least one third electrode disposed between the first and second electrodes, and the third The electrode may be disposed on a partial area of the third internal bank.
  • the third inner bank includes one side facing the first inner bank and the other side facing the second inner bank, and the third electrode is arranged to cover only the one side of the third inner bank Can be.
  • a third contact electrode disposed on the third electrode may be further included, and a width measured in one direction of the third contact electrode may be greater than a width measured in one direction of the third electrode.
  • the third contact electrode may contact a light emitting device disposed between the first electrode and the third electrode, and a light emitting device disposed between the third electrode and the second electrode.
  • the first voltage wiring is disposed so that at least a partial region overlaps the first internal bank in a thickness direction, and a distance between the second electrode and the first electrode is a distance between the second electrode and the first voltage line Can be greater than
  • the first electrode is disposed on one side and the first electrode is not disposed on the other side, but may overlap the first voltage line in a thickness direction.
  • a second insulating layer covering the other side of the first internal bank and one side of the second electrode facing the first electrode may be further included, and the light emitting device may be disposed on the second insulating layer.
  • a display device for solving the above problem includes a substrate, a data conductive layer disposed on the substrate and including a first voltage line, a first insulating layer disposed to cover the data conductive layer, and the first insulating layer.
  • a first electrode and a second electrode disposed on an insulating layer and disposed to face each other apart, and a light emitting device disposed between the first electrode and the second electrode, wherein the second electrode and the first electrode The vertical distance between them is greater than the vertical distance between the second electrode and the first voltage line.
  • a first inner bank disposed on the first insulating layer and a second inner bank spaced apart from the first inner bank, and the first electrode is disposed to cover one side of the first inner bank, and The second electrode may be disposed to cover one side and the other side of the second inner bank facing the first inner bank.
  • the first voltage wiring may overlap the other side of the first internal bank facing the second internal bank in a thickness direction.
  • the data conductive layer further includes a second voltage wire different from the first voltage wire, the first voltage wire is electrically connected to the first electrode, and the second voltage wire is electrically connected to the second electrode. Can be connected.
  • a third electrode disposed between the first electrode and the second electrode, and a third voltage wire disposed between the first voltage wire and the second voltage wire, the second electrode and the third electrode
  • the vertical distance therebetween may be greater than the vertical distance between the second electrode and the third voltage line.
  • the display device includes electrodes having different widths, and a gap between the electrodes may be greater than a gap between a voltage line to which an alignment signal is applied and one electrode.
  • the intensity of the electric field formed between the electrodes and the voltage line is greater than the intensity of the electric field formed between the electrodes, and the light emitting elements may be disposed between the electrodes by using a stronger electric field.
  • light-emitting elements may be arranged in a high degree of alignment between the electrodes.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line II′ of FIG. 2.
  • FIG. 4 is a schematic diagram of a light emitting device according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 6 is a plan view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 7 and 8 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 9 is a plan view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 10 to 15 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 16 is a cross-sectional view illustrating a part of a display device according to another exemplary embodiment.
  • 17 and 18 are cross-sectional views illustrating a part of a manufacturing process of the display device of FIG. 16.
  • 19 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 20 is a cross-sectional view illustrating a part of the display device of FIG. 19.
  • 21 to 26 are cross-sectional views and plan views illustrating a part of a manufacturing process of the display device of FIG. 19.
  • 27 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 28 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 29 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 30 is a cross-sectional view taken along line II-II' of FIG. 29.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving picture or a still image.
  • the display device 10 may refer to all electronic devices that provide a display screen. For example, televisions, notebooks, monitors, billboards, Internet of Things, mobile phones, smart phones, tablet PCs (Personal Computers), electronic watches, smart watches, watch phones, head mounted displays, mobile communication terminals that provide display screens, An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, a game machine, a digital camera, a camcorder, and the like may be included in the display device 10.
  • PMP portable multimedia player
  • the display device 10 includes a display panel that provides a display screen.
  • Examples of the display panel include an LED display panel, an organic light emitting display panel, a quantum dot emission display panel, a plasma display panel, and a field emission display panel.
  • a display panel a case in which an LED display panel is applied is exemplified, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long horizontal rectangle, a long vertical rectangle, a square, a square with a round corner (vertex), other polygons, and circles.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10. In FIG. 1, a display device 10 and a display area DPA having a rectangular shape having a long horizontal shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which the screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as an inactive area.
  • the display area DPA may generally occupy the center of the display device 10.
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangle or a square in a plane, but is not limited thereto, and each side may have a rhombus shape in which each side is inclined with respect to one direction.
  • Each of the pixels PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light-emitting elements 300 that emit light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA has a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may form a bezel of the display device 10.
  • FIG. 2 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • 3 is a cross-sectional view taken along line II′ of FIG. 2.
  • each of the plurality of pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each sub-pixel PXn may emit light of the same color.
  • FIG. 2 illustrates that the pixel PX includes three sub-pixels PXn, the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each sub-pixel PXn of the display device 10 may include an area defined as a light emitting area EMA.
  • the first sub-pixel PX1 is the first emission area EMA1
  • the second sub-pixel PX2 is the second emission area EMA2
  • the third sub-pixel PX3 is the third emission area EMA2.
  • the light-emitting area EMA may be defined as an area in which light of a specific wavelength band is emitted by disposing the light-emitting element 300 included in the display device 10.
  • the light emitting device 300 includes an active layer ('330' in FIG. 4), and the active layer 330 may emit light of a specific wavelength band without direction.
  • Light emitted from the active layer 330 of the light-emitting device 300 may also be emitted in a lateral direction of the light-emitting device 300, including the direction of both ends of the light-emitting device 300.
  • the light-emitting area EMA includes an area in which the light-emitting element 300 is disposed, and includes a region adjacent to the light-emitting element 300 and to which light emitted from the light-emitting element 300 is emitted.
  • the present invention is not limited thereto, and the light emitting area EMA may also include a region in which light emitted from the light emitting device 300 is reflected or refracted by another member to be emitted.
  • the plurality of light-emitting devices 300 may be disposed in each sub-pixel PXn, and may form a light-emitting area EMA including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn of the display device 10 may include a non-emission area defined as an area other than the emission area EMA.
  • the non-emission area may be a region in which the light emitting device 300 is not disposed and the light emitted from the light emitting device 300 does not reach and thus does not emit light.
  • 3 illustrates only a cross section of the first sub-pixel PX1 of FIG. 2, but the same may be applied to other pixels PX or PXn.
  • 3 is a cross-sectional view illustrating one end and the other end of the light emitting device 300 disposed in the first sub-pixel PX1 of FIG. 2.
  • the display device 10 may include a circuit device layer and a display device layer disposed on the first substrate 110.
  • a semiconductor layer, a plurality of conductive layers, and a plurality of insulating layers are disposed on the first substrate 110.
  • the plurality of conductive layers are disposed under the first insulating layer 200 to form a first gate conductive layer, a second gate conductive layer, a first data conductive layer, a second data conductive layer, and a first conductive layer.
  • An electrode and a contact electrode may be disposed on the insulating layer 200 to form the display device layer.
  • the plurality of insulating layers include the buffer layer 115, the first gate insulating layer 130, the first protective layer 150, the first interlayer insulating layer 170, the second interlayer insulating layer 180, and the first insulating layer ( 200), a second insulating layer 510, a third insulating layer 520, a fourth insulating layer 530, a fifth insulating layer 550, and the like.
  • the circuit element layer is a circuit element and a plurality of wirings for driving the light emitting element 300, and includes a first transistor 120, a second transistor 140, a plurality of conductive wirings 191 and 192, and a conductive pattern 196.
  • the display device layer may include a first electrode 210, a second electrode 220, a first contact electrode 261, a second contact electrode 262, and the like. have.
  • the first substrate 110 may be an insulating substrate.
  • the first substrate 110 may be made of an insulating material such as glass, quartz, or polymer resin. Further, the first substrate 110 may be a rigid substrate, but may be a flexible substrate capable of bending, folding, rolling, or the like.
  • the light blocking layers BML1 and BML2 may be disposed on the first substrate 110.
  • the light blocking layer BML may include a first light blocking layer BML1 and a second light blocking layer BML2.
  • the first light blocking layer BML1 and the second light blocking layer BML2 overlap with the first active material layer 126 of the first transistor 120 and the second active material layer 146 of the second transistor 140, respectively Are arranged to be.
  • the first and second light blocking layers BML1 and BML2 may include a light blocking material to prevent light from entering the first and second active material layers 126 and 146.
  • the first and second light blocking layers BML1 and BML2 may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and the light blocking layers BML1 and BML2 may be omitted in some cases.
  • the first light blocking layer BML1 is electrically connected to the first source/drain electrode 123 of the first transistor 120 to be described later
  • the second light blocking layer BML2 is a second transistor ( 140) may be electrically connected to the first source/drain electrode 143.
  • the buffer layer 115 may be entirely disposed on the first substrate 110 including the light blocking layers BML1 and BML2.
  • the buffer layer 115 is formed on the first substrate 110 to protect the transistors 120 and 140 of the pixel PX from moisture penetrating through the first substrate 110, which is vulnerable to moisture permeation, and has a surface planarization function. You can do it.
  • the buffer layer 115 may be formed of a plurality of inorganic layers that are alternately stacked.
  • the buffer layer 115 may be formed as a multilayer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), and a silicon oxynitride (SiON) are alternately stacked.
  • the semiconductor layer is disposed on the buffer layer 115.
  • the semiconductor layer may include a first active material layer 126 of the first transistor 120 and a second active material layer 146 of the second transistor 140. These may be disposed so as to partially overlap with the gate electrodes 121 and 141 of the first gate conductive layer, which will be described later.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, oxide semiconductor, or the like.
  • Polycrystalline silicon can be formed by crystallizing amorphous silicon.
  • Examples of the crystallization method include a rapid thermal annealing (RTA) method, a solid phase crystallization (SPC) method, an excimer laser annealing (ELA) method, a metal induced crystallization (MILC) method, and a sequential lateral solidification (SLS) method.
  • RTA rapid thermal annealing
  • SPC solid phase crystallization
  • ELA excimer laser annealing
  • MILC metal induced crystallization
  • SLS sequential lateral solidification
  • the first active material layer 126 and the second active material layer 146 may include single crystal silicon, low-temperature polycrystalline silicon, amorphous silicon, or the like.
  • the first active material layer 126 may include a first doped region 126a, a second doped region 126b, and a first channel region 126c.
  • the first channel region 126c may be disposed between the first doped region 126a and the second doped region 126b.
  • the second active material layer 146 may include a third doped region 146a, a fourth doped region 146b, and a second channel region 146c.
  • the second channel region 146c may be disposed between the third doped region 146a and the fourth doped region 146b.
  • the first doped region 126a, the second doped region 126b, the third doped region 146a, and the fourth doped region 146b are formed of the first active material layer 126 and the second active material layer 146. Some regions may be regions doped with impurities.
  • the first active material layer 126 and the second active material layer 146 are not necessarily limited to those described above.
  • the first active material layer 126 and the second active material layer 146 may include an oxide semiconductor.
  • the first doped region 126a and the third doped region 146a may be a first conductive region
  • the second doped region 126b and the fourth doped region 146b are second conductive regions. I can.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is Indium-Tin Oxide (ITO), Indium-Zinc Oxide (IZO), Indium-Gallium Oxide (IGO), Indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Tin Oxide (IGTO), Indium-Gallium-Zinc-Tin Oxide, IGZTO) or the like.
  • ITO Indium-Tin Oxide
  • IZO Indium-Zinc Oxide
  • IGO Indium-Gallium Oxide
  • IZTO Indium-Indium-Zinc-Tin Oxide
  • IGTO Indium-Gallium-Zinc-Tin Oxide
  • IGZTO Indium-Gallium-Zinc-Tin Oxide
  • the first gate insulating layer 130 is disposed on the semiconductor layer and the buffer layer 115.
  • the first gate insulating layer 130 may include a semiconductor layer and may be disposed on the buffer layer 115.
  • the first gate insulating layer 130 may function as a gate insulating layer of the first and second transistors 120 and 140.
  • the first gate insulating layer 130 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the first gate conductive layer is disposed on the first gate insulating layer 130.
  • the first gate conductive layer may include a first gate electrode 121 of the first transistor 120 and a second gate electrode 141 of the second transistor 140.
  • the first gate electrode 121 is disposed to overlap at least a partial region of the first active material layer 126
  • the second gate electrode 141 is disposed to overlap at least a partial region of the second active material layer 146 do.
  • the first gate electrode 121 is disposed to overlap the first channel region 126c of the first active material layer 126 in the thickness direction
  • the second gate electrode 141 is a second active material layer It may be disposed to overlap the second channel region 146c of 146 in the thickness direction.
  • the first gate conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the first protective layer 150 is disposed on the first gate conductive layer.
  • the first passivation layer 150 may be disposed to cover the first gate conductive layer to protect the first gate conductive layer.
  • the first protective layer 150 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the second gate conductive layer is disposed on the first passivation layer 150.
  • the second gate conductive layer may include the first capacitive electrode 160 of the storage capacitor disposed so that at least a partial region overlaps the first gate electrode 121 in the thickness direction.
  • the first capacitive electrode 160 overlaps the first gate electrode 121 in the thickness direction with the first passivation layer 150 therebetween, and a storage capacitor may be formed therebetween.
  • the second gate conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the first interlayer insulating layer 170 is disposed on the second gate conductive layer.
  • the first interlayer insulating layer 170 may function as an insulating layer between the second gate conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 170 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the first data conductive layer is disposed on the first interlayer insulating layer 170.
  • the first gate conductive layer includes a first source/drain electrode 123 and a second source/drain electrode 124 of the first transistor 120, and a first source/drain electrode 143 of the second transistor 140.
  • a second source/drain electrode 144 may be included.
  • the first source/drain electrode 123 and the second source/drain electrode 124 of the first transistor 120 form a contact hole passing through the first interlayer insulating layer 170 and the first gate insulating layer 130. Through this, the first doped region 126a and the second doped region 126b of the first active material layer 126 may be contacted, respectively.
  • the first source/drain electrodes 143 and the second source/drain electrodes 144 of the second transistor 140 form a contact hole passing through the first interlayer insulating layer 170 and the first gate insulating layer 130. Through this, the third doped region 146a and the fourth doped region 146b of the second active material layer 146 may be contacted, respectively.
  • first source/drain electrode 123 of the first transistor 120 and the first source/drain electrode 143 of the second transistor 140 are each formed through another contact hole.
  • the second light blocking layer BML2 may be electrically connected.
  • the first source/drain electrodes 123 and 143 of the first transistor 120 and the second transistor 140 and the second source/drain electrodes 124 and 144 are different electrodes when one electrode is a source electrode.
  • Silver may be a drain electrode.
  • the present invention is not limited thereto, and when one of the first source/drain electrodes 123 and 143 and the second source/drain electrodes 124 and 144 is a drain electrode, the other electrode may be a source electrode.
  • the first data conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the second interlayer insulating layer 180 may be disposed on the first data conductive layer.
  • the second interlayer insulating layer 180 covers the first data conductive layer and is entirely disposed on the first interlayer insulating layer 170, and may perform a function of protecting the first data conductive layer.
  • the second interlayer insulating layer 180 may function as an insulating layer between the first data conductive layer and the second data conductive layer disposed thereon.
  • the second interlayer insulating layer 180 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the second data conductive layer is disposed on the second interlayer insulating layer 180.
  • the second data conductive layer may include a first voltage line 191, a second voltage line 192, and a first conductive pattern 196.
  • the first voltage wiring 191 is applied with a high potential voltage (first power voltage, VDD) supplied to the first transistor 120, and the second voltage wiring 192 is supplied to the second electrode 220 to be described later.
  • a low potential voltage (second power supply voltage, VSS) may be applied.
  • the first voltage wiring 191 and the second voltage wiring 192 may be used to align the light emitting element 300 during the manufacturing process of the display device 10 as described later.
  • the first conductive pattern 196 may be electrically connected through a contact hole formed in the first source/drain electrode 123 of the first transistor 120 and the second interlayer insulating layer 180.
  • the first conductive pattern 196 is also electrically connected to the first electrode 210 to be described later, and the first transistor 120 applies the first power voltage VDD applied from the first voltage line 191 to the first conduction. It may be transmitted to the first electrode 210 through the pattern 196.
  • the second data conductive layer includes one first voltage line 191 and one second voltage line 192, but is not limited thereto.
  • the second data conductive layer may include a greater number of first voltage wires 191 and second voltage wires 192.
  • the second data conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the first insulating layer 200 is disposed on the second data conductive layer.
  • the first insulating layer 200 may include an organic insulating material and may perform a surface planarization function.
  • first insulating layer 200 On the first insulating layer 200, inner banks 410 and 420, a plurality of electrodes 210 and 220, an outer bank 450, a plurality of contact electrodes 261 and 262, and a light emitting element 300 are disposed. In addition, a plurality of insulating layers 510, 520, 530, and 550 may be further disposed on the first insulating layer 200.
  • the inner banks 410 and 420 are directly disposed on the first insulating layer 200.
  • the internal banks 410 and 420 may include a first internal bank 410 and a second internal bank 420 disposed adjacent to the center of each pixel PX or sub-pixel PXn.
  • the first inner bank 410 and the second inner bank 420 may be disposed to face each other in a first direction DR1.
  • the first internal bank 410 and the second internal bank 420 extend in the second direction DR2, but do not extend to the neighboring sub-pixel PXn in the second direction DR2.
  • PXn can be spaced apart at the boundary between them and terminated.
  • the first internal bank 410 and the second internal bank 420 are disposed for each sub-pixel PXn to form a pattern on the front surface of the display device 10.
  • the inner banks 410 and 420 are disposed so as to face each other, so that a region in which the light emitting element 300 is disposed may be formed therebetween.
  • first internal bank 410 and one second internal bank 420 are disposed, but the present invention is not limited thereto. In some cases, a plurality of internal banks 410 and 420 may be disposed according to the number of electrodes 210 and 220 to be described later, or a larger number of other internal banks 410 and 420 may be further disposed.
  • first internal bank 410 and the second internal bank 420 may have a structure in which at least a portion of the first internal bank 410 and the second internal bank 420 protrude from the top surface of the first planarization layer 180.
  • the protruding portions of the first inner bank 410 and the second inner bank 420 may have inclined sides, and light emitted from the light emitting device 300 disposed between them is the inner banks 410 and 420 Can proceed towards the inclined side of.
  • the electrodes 210 and 220 disposed on the inner banks 410 and 420 contain a material having a high reflectance, the light emitted from the light emitting device 300 is It may be reflected from the side and emitted toward the top of the first substrate 110.
  • the inner banks 410 and 420 may provide a region in which the light-emitting element 300 is disposed, and at the same time perform a function of a reflective partition wall that reflects light emitted from the light-emitting element 300 upward.
  • the inner banks 410 and 420 may include an organic insulating material such as polyimide (PI), but are not limited thereto.
  • the plurality of electrodes 210 and 220 are disposed on the inner banks 410 and 420 and the first insulating layer 200.
  • the plurality of electrodes 210 and 220 may include a first electrode 210 disposed on the first inner bank 410 and a second electrode 220 disposed on the second inner bank 420.
  • the first electrode 210 may be disposed to extend in the second direction DR2 within each sub-pixel PXn.
  • the first electrode 210 may not extend to other sub-pixels PXn adjacent to each other in the second direction DR2 and may be disposed to be partially spaced apart from the external bank 450 surrounding each sub-pixel PXn. .
  • At least a portion of the first electrode 210 is disposed to overlap with an external bank 450 to be described later, and the first electrode 210 is electrically connected to the first transistor 120 in a region overlapping the external bank 450. Can be connected to.
  • the first electrode 210 is formed in a region overlapping the external bank 450 and passes through the first planarization layer 180 through the first electrode contact hole CNTD. And may be electrically connected to the first source/drain electrode 123 of the first transistor 120 through the contact.
  • the first electrodes 210 disposed in each sub-pixel PXn may receive different electric signals from each of the first transistors 120.
  • the second electrode 220 may be disposed to extend in the second direction DR2 in each sub-pixel PXn. Unlike the first electrode 210, the second electrode 220 may be disposed to extend to another sub-pixel PXn adjacent in the second direction DR2. That is, the plurality of sub-pixels PXn adjacent in the second direction DR2 may share one second electrode 220.
  • the second electrode 220 may partially overlap the outer bank 450 at the boundary of the sub-pixel PXn adjacent in the second direction DR2, and the second electrode 220 may be the outer bank 450
  • the second voltage wiring 192 may be electrically connected in a region overlapping with.
  • the second electrode 210 is formed in a region overlapping the external bank 450 and passes through the first planarization layer 180 through the second electrode contact hole CNTS. Can be in contact with.
  • the second electrodes 220 of the sub-pixel PXn adjacent in the first direction DR1 are electrically connected to the second voltage line 192 through the second electrode contact hole CNTS, respectively. Are connected, and each of them can receive the same electrical signal from each other.
  • the second electrode 220 further includes a stem portion extending in the first direction DR1, and the second electrodes 220 of the sub-pixels PXn neighboring in the first direction DR1 are the stem It can also be electrically connected through the wealth.
  • the second electrode 220 of the plurality of sub-pixels PXn may receive the same electric signal from the second voltage line 192.
  • the second electrode 220 is connected to the second voltage line 192 in the non-display area NDA located outside the display area DPA in which the plurality of pixels PX or the sub-pixels PXn are disposed. It can also be electrically connected.
  • the first electrode 210 and the second electrode 220 are disposed on the first inner bank 410 and the second inner bank 420, respectively, and they may face each other in the first direction DR1.
  • a plurality of light emitting devices 300 are disposed between the first inner bank 410 and the second inner bank 420, and the light emitting device 300 is disposed between the first electrode 210 and the second electrode 220 At the same time, at least one end may be electrically connected to the first electrode 210 and the second electrode 220.
  • the plurality of electrodes 210 and 220 may be electrically connected to the light emitting devices 300 and may receive a predetermined voltage so that the light emitting device 300 emits light.
  • the plurality of electrodes 210 and 220 are electrically connected to the light emitting element 300 through the contact electrodes 261 and 262 to be described later, and the electrical signals applied to the electrodes 210 and 220 are transmitted to the contact electrodes. It may be transmitted to the light emitting device 300 through 261 and 262.
  • the first electrode 210 may be a pixel electrode separated for each sub-pixel PXn, and the second electrode 220 may be a common electrode commonly connected along each sub-pixel PXn.
  • One of the first electrode 210 and the second electrode 220 may be an anode electrode of the light emitting device 300, and the other may be a cathode electrode of the light emitting device 300.
  • the first electrode 210 and the second electrode 220 may be formed to have different widths.
  • the width of the second electrode 220 measured in the first direction DR1 is larger than the width measured in the first direction DR1 of the second inner bank 420, so that the second electrode 220 ) May be disposed to cover the outer surface of the second inner bank 420. Accordingly, a portion of the lower surface of the second electrode 220 may contact the second internal bank 420 and a portion of the second electrode 220 may contact the first insulating layer 200.
  • the width of the first electrode 210 measured in the first direction DR1 is smaller than the width measured in the first direction DR1 of the second electrode 220, It is disposed in, but may be disposed so that a part of the outer surface of the first inner bank 410 is exposed.
  • the first internal bank 410 and the second internal bank 420 may have the same width, and the first electrode 210 may be at one side of the first internal bank 410, for example, the second internal bank 420. ) And may be arranged to cover only the other side opposite to the other side. Accordingly, according to an embodiment, a gap between the first internal bank 410 and the second internal bank 420 may be narrower than a gap between the first electrode 210 and the second electrode 220.
  • Each of the electrodes 210 and 220 may be used to form an electric field in the sub-pixel PXn to align the light emitting device 300.
  • the light-emitting device 300 applies an alignment signal to the first electrode 210 and the second electrode 220 to form an electric field between the first electrode 210 and the second electrode 220. It may be disposed between 210 and the second electrode 220.
  • the light emitting element 300 is sprayed onto the first electrode 210 and the second electrode 220 in a state dispersed in a predetermined ink through an inkjet process, and the first electrode 210 and the second electrode are An alignment signal may be applied between the electrodes 220 to be aligned between them through a method of applying a dielectric force to the light emitting device 300.
  • the alignment signal applied to each of the electrodes 210 and 220 is a second data conductive layer disposed under the first insulating layer 200, for example, the first voltage line 191 and the second voltage line 192 ) Can also be applied at the same time.
  • the first electrode 210 and the second electrode 220 are disposed on the same layer, but the first voltage line 191 and the second voltage line 192 of these and the second data conductive layer are disposed on different layers. .
  • the second electrode 220 and the first voltage line 191 May also form an electric field.
  • the strength of the electric field formed between the second electrode 220 and the first voltage line 191 according to the arrangement of the first voltage line 191 is between the first electrode 210 and the second electrode 220 It may be formed larger than the strength of the electric field to be formed. Accordingly, during the manufacturing process of the display device 10, the light emitting element 300 receives a stronger dielectric electrophoresis force due to the electric field formed between the second electrode 220 and the first voltage line 191, It may be smoothly disposed between the electrode 210 and the second electrode 220.
  • the first electrode 210 is disposed to cover only a part of the upper surface of the first internal bank 410, and is vertically between the first electrode 210 and the second electrode 220.
  • the distance may be greater than a vertical distance between the second electrode 220 and the first voltage line 191.
  • the display device 10 may form an electric field only between the first electrode 210 and the second electrode 220 to arrange the light-emitting element 300 with an electric field having a stronger intensity than the case in which the light-emitting element 300 is disposed.
  • the number of light emitting devices 300 disposed between the first electrode 210 and the second electrode 220 may increase.
  • the light emitting devices 300 may be arranged in a state oriented in one direction between the first electrode 210 and the second electrode 220, and the light emitting devices 300 disposed by a stronger intensity are arranged in the oriented direction.
  • the degree of alignment may be improved by reducing the error of. A detailed description of this will be described later.
  • each of the electrodes 210 and 220 may include a transparent conductive material.
  • each of the electrodes 210 and 220 may include a material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), and Indium Tin-Zinc Oxide (ITZO), but is not limited thereto.
  • each of the electrodes 210 and 220 may include a conductive material having high reflectivity.
  • each of the electrodes 210 and 220 may include a metal such as silver (Ag), copper (Cu), or aluminum (Al) as a material having a high reflectance. In this case, light incident on each of the electrodes 210 and 220 may be reflected to be emitted in the upper direction of each sub-pixel PXn.
  • the electrodes 210 and 220 may have a structure in which one or more layers of a transparent conductive material and a metal layer having a high reflectivity are stacked, or may be formed as one layer including them.
  • each of the electrodes 210 and 220 has a stacked structure of ITO/silver (Ag)/ITO/IZO, or an alloy containing aluminum (Al), nickel (Ni), lanthanum (La), etc. Can be However, it is not limited thereto.
  • first electrode 210 and one second electrode 220 are disposed in each sub-pixel PXn, but the present invention is not limited thereto. Like the internal banks 410 and 420, a larger number of the first and second electrodes 210 and 220 may be disposed.
  • the first electrode 210 and the second electrode 220 do not necessarily have only a shape extending in one direction, and may be disposed in various structures.
  • the first electrode 210 and the second electrode 220 may have a partially curved or bent shape, and one electrode may be disposed to surround the other electrode.
  • At least some regions of the first electrode 210 and the second electrode 220 are spaced apart from each other and face each other, so that if a region in which the light emitting element 300 is to be disposed is formed, the structure or shape in which they are disposed is not particularly limited. .
  • the second insulating layer 510 is disposed on the first insulating layer 200, the first electrode 210 and the second electrode 220.
  • the second insulating layer 510 is disposed on the opposite side of the inner banks 410 and 420 in addition to the area between the electrodes 210 and 220 or the inner banks 410 and 420 spaced apart from each other. Can be.
  • the second insulating layer 510 is disposed to partially cover the first internal bank 410, the first electrode 210, and the second electrode 220.
  • the second insulating layer 510 is entirely disposed on the first insulating layer 200 including the first electrode 210 and the second electrode 220, 2 It may be arranged to expose a part of the upper surface of the electrode 220.
  • an opening may be formed in the second insulating layer 510 to partially expose the first electrode 210 and the second electrode 220. Part of the portions of the first electrode 210 and the second electrode 220 disposed on the inner banks 410 and 420 may be exposed through the opening.
  • the second insulating layer 510 is the other side of the first inner bank 410, for example.
  • it may be disposed to cover the second inner bank 420 and one side facing away from each other.
  • at least a portion of the second insulating layer 510 may directly contact the first internal bank 410.
  • the second insulating layer 510 may contact the first inner bank 410 in an exposed area of the top surface of the first inner bank 410 without the first electrode 210 disposed thereon.
  • the second insulating layer 510 may protect the first electrode 210 and the second electrode 220 and insulate them from each other. In addition, it is possible to prevent the light emitting device 300 disposed on the second insulating layer 510 from being damaged by direct contact with other members.
  • the shape and structure of the second insulating layer 510 is not limited thereto.
  • a step may be formed in a portion of the upper surface of the second insulating layer 510 between the first electrode 210 and the second electrode 220.
  • the second insulating layer 510 includes an inorganic insulating material, and the second insulating layer 510 disposed to partially cover the first electrode 210 and the second electrode 220 is disposed under the second insulating layer 510.
  • a part of the upper surface may be stepped due to a step formed by the disposed electrodes 210 and 220.
  • the light emitting device 300 disposed on the second insulating layer 510 between the first electrode 210 and the second electrode 220 may form an empty space between the top surfaces of the second insulating layer 510. .
  • the empty space may be filled with a material forming the third insulating layer 520 to be described later.
  • the outer bank 450 may be disposed on the second insulating layer 510. 2 and 3, the outer bank 450 may be disposed at a boundary between the sub-pixels PXn.
  • the outer bank 450 is disposed to extend in the first direction DR1 and the second direction DR2, and the light emitting element 300 is disposed between the inner banks 410 and 420 and the electrodes 210 and 220. It may be disposed to surround a portion of the internal banks 410 and 420 and the electrodes 210 and 220 including the region. That is, the outer bank 450 may form a grid pattern on the entire surface of the display area DPA.
  • the height of the outer bank 450 may be greater than the height of the inner banks 410 and 420.
  • the outer bank 450 separates the neighboring sub-pixels PXn and at the same time, during the manufacturing process of the display device 10, in the inkjet process for disposing the light emitting element 300 A function of preventing ink from overflowing to the adjacent sub-pixel PXn may be performed. That is, the external bank 450 may separate the different light emitting elements 300 for each of the sub-pixels PXn so that the dispersed inks are not mixed with each other.
  • the outer bank 450 may include polyimide (PI) like the inner banks 410 and 420, but is not limited thereto.
  • the light emitting device 300 may be disposed between the first electrode 210 and the second electrode 220 or between the first internal bank 410 and the second internal bank 420. One end of the light emitting device 300 may be electrically connected to the first electrode 210 and the other end may be electrically connected to the second electrode 220. The light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220 through contact electrodes 261 and 262 to be described later, respectively.
  • the plurality of light emitting devices 300 are disposed to be spaced apart from each other and may be substantially aligned in parallel with each other.
  • the interval at which the light emitting devices 300 are separated is not particularly limited.
  • a plurality of light-emitting devices 300 may be arranged adjacent to each other to form a group, and other plurality of light-emitting devices 300 may be grouped in a state spaced apart at a predetermined interval, and have non-uniform density but oriented in one direction. Can also be aligned.
  • the light-emitting element 300 has a shape extending in one direction, and each electrode, for example, the direction in which the first electrode 210 and the second electrode 220 extend, and the light-emitting element 300
  • the elongated direction can be substantially perpendicular.
  • the present invention is not limited thereto, and the light emitting device 300 may be disposed at an angle without being perpendicular to the direction in which the respective electrodes extend.
  • the light emitting device 300 may include an active layer 330 including different materials to emit light of different wavelength bands to the outside.
  • the display device 10 may include light-emitting elements 300 that emit light of different wavelength bands.
  • the light emitting device 300 of the first sub-pixel PX1 includes an active layer 330 that emits first light L1 having a first wavelength in a center wavelength band
  • the light-emitting device of the second sub-pixel PX2 ( 300) includes an active layer 330 that emits second light L2 having a second wavelength in the center wavelength band
  • the light emitting device 300 of the third sub-pixel PX3 has a center wavelength band as a third wavelength.
  • An active layer 330 that emits phosphorus third light L3 may be included.
  • the first light L1 is emitted from the first sub-pixel PX1
  • the second light L2 is emitted from the second sub-pixel PX2
  • the third light is emitted from the third sub-pixel PX3.
  • L3 can be emitted.
  • the first light L1 is blue light having a center wavelength band ranging from 450 nm to 495 nm
  • the second light L2 is green light having a center wavelength band ranging from 495 nm to 570 nm
  • the third light (L3) may be red light having a central wavelength band ranging from 620 nm to 752 nm.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 may include the same type of light emitting device 300 to emit light of substantially the same color. have.
  • the light emitting device 300 may be disposed on the second insulating layer 510 between the electrodes 210 and 220.
  • the light emitting device 300 may be disposed on the second insulating layer 510 disposed between the inner banks 410 and 420.
  • the present invention is not limited thereto, and although not shown in the drawing, at least some of the light emitting devices 300 disposed in each sub-pixel PXn are areas other than the areas formed between the internal banks 410 and 420, for example, internal It may be disposed between the banks 410 and 420 and the external bank 450.
  • the light emitting device 300 may be disposed so that some regions overlap each of the electrodes 210 and 220 in the thickness direction.
  • the first electrode 210 is disposed to cover only one side of the first internal bank 410, one end of the light emitting element 300 is It is non-overlapping with the electrode 210 in the thickness direction, and the other end may be placed on the second electrode 220 by overlapping with the second electrode 220 in the thickness direction.
  • a plurality of layers may be disposed in a direction parallel to the top surface of the first substrate 110 or the first insulating layer 200.
  • the light emitting element 300 of the display device 10 may have a shape extending in one direction, and may have a structure in which a plurality of semiconductor layers are sequentially disposed in one direction.
  • the light emitting device 300 is disposed so that one extended direction is parallel to the first insulating layer 200, and a plurality of semiconductor layers included in the light emitting device 300 are parallel to the top surface of the first insulating layer 200 It can be arranged sequentially along the line. However, it is not limited thereto.
  • a plurality of layers may be disposed in a direction perpendicular to the first insulating layer 200. A more detailed description of the structure of the light emitting device 300 will be described later with reference to other drawings.
  • the third insulating layer 520 may be partially disposed on the light emitting device 300 disposed between the first electrode 210 and the second electrode 220.
  • the third insulating layer 520 is disposed to partially cover the outer surface of the light emitting element 300 to protect the light emitting element 300 and at the same time, the light emitting element 300 during the manufacturing process of the display device 10 It can also perform the function of fixing.
  • a portion of the third insulating layer 520 disposed on the light emitting element 300 may have a shape extending in the second direction DR2 between the first electrode 210 and the second electrode 220 on a plane.
  • the third insulating layer 520 may form a stripe-shaped or island-shaped pattern in each sub-pixel PXn.
  • the third insulating layer 520 is disposed on the light emitting device 300, and one end and the other end of the light emitting device 300 may be exposed. The exposed ends of the light emitting device 300 may contact the contact electrodes 261 and 262 described later.
  • the shape of the third insulating layer 520 may be formed by a patterning process using a material forming the third insulating layer 520 using a conventional mask process.
  • the mask for forming the third insulating layer 520 has a width narrower than the length of the light emitting device 300, and the material forming the third insulating layer 520 is patterned to expose both ends of the light emitting device 300. I can. However, it is not limited thereto.
  • the materials of the third insulating layer 520 may be disposed between the lower surface of the light emitting device 300 and the second insulating layer 510.
  • the third insulating layer 520 may be formed to fill a space between the second insulating layer 510 and the light emitting element 300 formed during the manufacturing process of the display device 10. Accordingly, the third insulating layer 520 may be formed to surround the outer surface of the light emitting device 300. However, it is not limited thereto.
  • a plurality of contact electrodes 261 and 262 and a fourth insulating layer 530 may be disposed on the third insulating layer 520.
  • the plurality of contact electrodes 261 and 262 may have a shape extending in one direction.
  • the plurality of contact electrodes 261 and 262 may contact the light-emitting element 300 and the electrodes 210 and 220, respectively, and the light-emitting elements 300 may form the first electrode 210 through the contact electrodes 261 and 262.
  • the second electrode 220 may receive electric signals.
  • the contact electrodes 261 and 262 may include a first contact electrode 261 and a second contact electrode 262.
  • the first and second contact electrodes 261 and 262 may be disposed on partial regions of the first and second electrodes 210 and 220, respectively.
  • the first contact electrode 261 is disposed on the first electrode 210
  • the second contact electrode 262 is disposed on the second electrode 220
  • Each of the 262 may have a shape extending in the second direction DR2.
  • the first contact electrode 261 and the second contact electrode 262 may be spaced apart from each other in the first direction DR1, and they form a stripe pattern in the light emitting area EMA of each sub-pixel PXn. can do.
  • the first contact electrode 261 and the second contact electrode 262 have a width measured in one direction, respectively, the first electrode 210 and the second electrode 220, or the second electrode branch ( 220B) may be smaller than the measured width in one direction.
  • the first contact electrode 261 and the second contact electrode 262 contact one end and the other end of the light emitting device 300, respectively, and at the same time, among the top surfaces of the first electrode 210 and the second electrode 220 It can be arranged to come into contact with some. As described above, a portion of the upper surface of the first electrode 210 and the second electrode 220 is exposed, and the first contact electrode 261 and the second contact electrode 262 are formed with the first electrode 210 and the second electrode. It may contact the exposed upper surface of the electrode 220.
  • the first contact electrode 261 contacts a portion of the first electrode 210 located on the first internal bank 410, and the second contact electrode 262 is the second electrode 220. 2 It is possible to contact a portion located on the inner bank 420.
  • the present invention is not limited thereto, and in some cases, the first contact electrode 261 and the second contact electrode 262 may be disposed to cover the top surfaces of the first electrode 210 and the second electrode 220 entirely. .
  • the second contact electrode 262 is disposed on the second electrode 220 and the second insulating layer 510.
  • the second contact electrode 262 may contact the other end of the light emitting device 300 and the exposed upper surface of the second electrode 220.
  • the other end of the light emitting device 300 may be electrically connected to the second electrode 220 through the second contact electrode 262.
  • the light emitting device 300 has a semiconductor layer exposed on both end surfaces of the light emitting device 300 in an extended direction, and the first contact electrode 261 and the second contact electrode 262 are exposed to the light emitting device 300 at the end surfaces where the semiconductor layer is exposed. Can be in contact with. However, it is not limited thereto. In some cases, side surfaces of both ends of the light emitting device 300 may be partially exposed.
  • an insulating film surrounding the outer surface of the semiconductor layer of the light emitting element 300 ('380 in FIG. ') may be partially removed, and the exposed side surface of the light emitting device 300 may contact the first and second contact electrodes 261 and 262.
  • first contact electrode 261 and one second contact electrode 262 are disposed in one sub-pixel PXn, but the present invention is not limited thereto.
  • the number of first and second contact electrodes 261 and 262 may vary according to the number of first and second electrodes 210 and 220 disposed in each sub-pixel PXn.
  • the fourth insulating layer 530 is disposed on the second contact electrode 262. Since the fourth insulating layer 530 is disposed to cover the second contact electrode 262, the first contact electrode 261 and the second contact electrode 262 may be electrically insulated from each other. Specifically, the fourth insulating layer 530 is disposed to cover the second contact electrode 262, and the other end of the light emitting device 300 so that the light emitting device 300 can contact the first contact electrode 261. May not be placed on top. The fourth insulating layer 530 may partially contact the second contact electrode 262 and the third insulating layer 520 on the upper surface of the third insulating layer 520. A side surface of the fourth insulating layer 530 in a direction in which the first electrode 210 is disposed may be aligned with a side surface of the third insulating layer 520. However, it is not limited thereto.
  • the first contact electrode 261 is disposed on the first electrode 210, the third insulating layer 520, and the fourth insulating layer 530.
  • the first contact electrode 261 may contact one end of the light emitting device 300 and the exposed upper surface of the first electrode 210.
  • One end of the light emitting device 300 may be electrically connected to the second electrode 210 through the first contact electrode 261.
  • the second contact electrode 262 may be disposed between the first electrode 220 and the fourth insulating layer 530, and the first contact electrode 261 may be disposed on the fourth insulating layer 530. .
  • the first contact electrode 261 may partially contact the third insulating layer 520, the fourth insulating layer 530, the first electrode 210, and the light emitting element 300.
  • One end of the first contact electrode 261 in the direction in which the second electrode 220 is disposed may be disposed on the fourth insulating layer 530.
  • the first contact electrode 261 and the second contact electrode 262 may be non-contact with each other by the third insulating layer 520 and the fourth insulating layer 530.
  • the present invention is not limited thereto, and the fourth insulating layer 530 may be omitted in some cases.
  • the contact electrodes 261 and 262 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like. However, it is not limited thereto.
  • the fifth insulating layer 550 may be entirely disposed on the first substrate 110.
  • the fifth insulating layer 550 may function to protect the external environment of members disposed on the first substrate 110.
  • Each of the above-described second insulating layer 510, third insulating layer 520, fourth insulating layer 530, and fifth insulating layer 550 may include an inorganic insulating material or an organic insulating material.
  • the second insulating layer 510, the third insulating layer 520, the fourth insulating layer 530, and the fifth insulating layer 550 are silicon oxide (SiOx), silicon nitride (SiNx), Inorganic insulating materials such as silicon oxynitride (SiOxNy), aluminum oxide (Al2O3), and aluminum nitride (AlN) may be included.
  • the second insulating layer 510, the third insulating layer 520, the fourth insulating layer 530, and the fifth insulating layer 550 are organic insulating materials, such as acrylic resin, epoxy resin, phenol resin, polyamide. Resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin, silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate It may include a acrylate-polycarbonate synthetic resin and the like. However, it is not limited thereto.
  • the light emitting device 300 may be a light emitting diode (Light Emitting diode), specifically, the light emitting device 300 has a size of a micrometer (micro-meter) or a nanometer (nano-meter) unit, It may be made of an inorganic light emitting diode. Inorganic light emitting diodes may be aligned between the two electrodes that form a polarity when an electric field is formed in a specific direction between two electrodes facing each other. The light emitting device 300 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • Light Emitting diode Light Emitting diode
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 300 may be cylindrical or rod-shaped.
  • the shape of the light-emitting element 300 is not limited thereto, and has a shape of a polygonal column such as a regular cube, a rectangular parallelepiped, or a hexagonal column, or extends in one direction but has a partially inclined outer surface. 300) can have a variety of forms.
  • a plurality of semiconductors included in the light emitting device 300 to be described later may have a structure that is sequentially disposed or stacked along the one direction.
  • the light emitting device 300 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may receive an electric signal applied from an external power source and emit it as light in a specific wavelength band.
  • FIG. 4 is a schematic diagram of a light emitting device according to an exemplary embodiment.
  • the light emitting device 300 may include a first semiconductor layer 310, a second semiconductor layer 320, an active layer 330, an electrode layer 370, and an insulating layer 380.
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 when the light emitting device 300 emits light in a blue wavelength band, the first semiconductor layer 310 is AlxGayIn1-x-yN (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the formula 1).
  • it may be any one or more of n-type doped AlGaInN, GaN, AlGaN, InGaN, AlN, and InN.
  • the first semiconductor layer 310 may be doped with an n-type dopant.
  • the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 310 may range from 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 320 is disposed on the active layer 330 to be described later.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 when the light emitting device 300 emits light in a blue or green wavelength band, the second semiconductor layer 320 is AlxGayIn1-x-yN (0 ⁇ A semiconductor material having a formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) may be included.
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant.
  • the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 320 may be p-GaN doped with p-type Mg.
  • the length of the second semiconductor layer 320 may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, but the present invention is not limited thereto. According to some embodiments, depending on the material of the active layer 330, the first semiconductor layer 310 and the second semiconductor layer 320 may have a larger number of layers, such as a clad layer or a tensile strain barrier reducing (TSBR). It may further include a layer. This will be described later with reference to other drawings.
  • TSBR tensile strain barrier reducing
  • the active layer 330 is disposed between the first semiconductor layer 310 and the second semiconductor layer 320.
  • the active layer 330 may include a material having a single or multiple quantum well structure.
  • the active layer 330 includes a material having a multiple quantum well structure, a plurality of quantum layers and well layers may be alternately stacked with each other.
  • the active layer 330 may emit light by combining an electron-hole pair according to an electric signal applied through the first semiconductor layer 310 and the second semiconductor layer 320.
  • the active layer 330 when the active layer 330 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the active layer 330 when the active layer 330 has a structure in which quantum layers and well layers are alternately stacked in a multiple quantum well structure, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer, and as described above, the active layer 330 is blue light having a center wavelength band in the range of 450 nm to 495 nm. Can emit
  • the active layer 330 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, or a wavelength band of emitted light.
  • Other Group 3 to Group 5 semiconductor materials may be included according to the present invention.
  • the light emitted by the active layer 330 is not limited to light in the blue wavelength band, and in some cases, light in the red and green wavelength bands may be emitted.
  • the length of the active layer 330 may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the active layer 330 may be emitted not only to the outer surface of the light emitting device 300 in the longitudinal direction, but also to both side surfaces.
  • the light emitted from the active layer 330 is not limited in directionality in one direction.
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 300 may include at least one electrode layer 370. 4 illustrates that the light emitting device 300 includes one electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include or be omitted in a larger number of electrode layers 370. The description of the light emitting device 300 to be described later may be equally applied even if the number of electrode layers 370 is changed or other structures are further included.
  • the electrode layer 370 may reduce resistance between the light emitting device 300 and the electrode or the contact electrode.
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 is aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and ITZO ( Indium Tin-Zinc Oxide) may contain at least any one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type. The electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the insulating layer 380 is disposed to surround the outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating layer 380 may be disposed to surround at least an outer surface of the active layer 330, and may extend in one direction in which the light emitting device 300 extends.
  • the insulating layer 380 may function to protect the members.
  • the insulating layer 380 may be formed to surround side surfaces of the members, and both ends of the light emitting device 300 in the longitudinal direction may be exposed.
  • the insulating layer 380 is formed to extend in the longitudinal direction of the light emitting device 300 to cover from the first semiconductor layer 310 to the side surface of the electrode layer 370, but is not limited thereto.
  • the insulating layer 380 may cover only the outer surface of some of the semiconductor layers including the active layer 330, or may partially expose the outer surface of each electrode layer 370 by covering only a part of the outer surface of the electrode layer 370.
  • the insulating layer 380 may be formed to have a rounded top surface in cross section in a region adjacent to at least one end of the light emitting device 300.
  • the thickness of the insulating layer 380 may range from 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 380 may be about 40 nm.
  • the insulating layer 380 is a material having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), It may include aluminum oxide (Al2O3), and the like. Accordingly, an electrical short that may occur when the active layer 330 directly contacts an electrode through which an electrical signal is transmitted to the light emitting device 300 may be prevented. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the active layer 330, it is possible to prevent a decrease in luminous efficiency.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be sprayed onto the electrode in a state dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 380 may be hydrophobic or hydrophilic.
  • the light emitting device 300 may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 300 may be in the range of 300 nm to 700 nm, and the aspect ratio of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 included in the display device 10 may have different diameters according to a composition difference of the active layer 330.
  • the diameter of the light emitting device 300 may have a range of about 500 nm.
  • the first electrode 210 covers only one side of the first internal bank 410, for example, the other side opposite to one side opposite to the second internal bank 420.
  • the distance between the first electrode 210 and the second electrode 220 may be greater than the distance between the first internal bank 410 and the second electrode 220.
  • the light emitting device 300 disposed between the first internal bank 410 and the second internal bank 420 may be non-overlapping with the first electrode 210 in the thickness direction.
  • the display device 10 is disposed so that the first electrode 210 covers only one side of the first internal bank 410, so that a vertical distance between the second electrode 220 and the first electrode 210 The distance may be greater than a vertical distance between the second electrode 220 and the first voltage line 191. Accordingly, the intensity of the electric field formed between the second electrode 220 and the first voltage line 191 is greater than the electric field formed between the second electrode 220 and the first electrode 210, and the light emitting element 300 ) Can be arranged with a high degree of alignment by a strong electric field.
  • 5 is a cross-sectional view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 6 is a plan view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • a first substrate 110, a circuit device layer disposed on the first substrate 110, and a first insulating layer 200 disposed on the circuit device layer are formed, Internal banks 410 and 420, a first electrode line 210 ′, and a second electrode 220 are formed on the first insulating layer 200.
  • the circuit element layer includes the first transistor 120 and the second transistor 140, a plurality of voltage wirings 191 and 192, as described above. A detailed description of this will be omitted.
  • a first internal bank 410 and a second internal bank 420 are formed on the first insulating layer 200, and the first internal bank 410 and the second internal bank 420 are formed.
  • the electrode line 210 ′ and the second electrode 220 are formed.
  • the second electrode 220 is disposed so that the width measured in one direction is larger than the width measured in one direction of the second inner bank 420 to cover the outer surface of the second inner bank 420.
  • the first electrode line 210 ′ has a width measured in one direction to be narrower than that of the second electrode 220 and is disposed to cover only one side of the first internal bank 410.
  • the first electrode line 210 ′ extends in the second direction DR2 and may be formed to be also disposed in the neighboring sub-pixel PXn. have.
  • the first electrode line 210 ′ and the second electrode 220 are also disposed in the non-display area NDA located outside the display area DPA, and in the process of disposing the light emitting device 300, the non-display area ( The first electrode line 210 ′ and the second electrode 220 disposed on the NDA) may be electrically connected to an external device (not shown) to directly receive an alignment signal. Thereafter, in a subsequent process, a process in which a portion of the first electrode line 210 ′ is disconnected is performed, and the first electrode 210 may be formed.
  • FIG. 7 and 8 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • a second insulating material layer 510 ′ disposed to cover the first electrode line 210 ′ and the second electrode 220 is formed on the first insulating layer 200.
  • An external bank 450 is formed on the insulating material layer 510'.
  • the second insulating material layer 510 ′ of FIG. 7 is not formed with an opening (not shown), so that the first electrode line 210 ′ and the second electrode 220 may be entirely covered.
  • the first insulating layer 510 ′ is partially etched, and an opening (not shown) exposing a portion of the top surfaces of the first electrode 210 and the second electrode 220 is formed to form the second insulating layer 510. ) Can be formed.
  • the outer bank 450 is disposed at the boundary of each sub-pixel PXn on the second insulating material layer 510 ′, and is disposed to surround the inner banks 410 and 420.
  • the external bank 450 may prevent the ink sprayed on the electrodes 210 and 220 from overflowing to the other neighboring sub-pixels PXn in the process of disposing the light emitting device 300. Description of this is the same as described above.
  • the light emitting device 300 is connected to the first electrode line 210 ′ and the second electrode. Align between 220.
  • the light emitting device 300 is sprayed onto each pixel PX or sub-pixel PXn in a state dispersed in a predetermined ink through an inkjet process, and the first electrode line 210 ′ and the second electrode It may be aligned between the electrodes 210 and 220 through a process of forming an electric field E between the 220.
  • an alignment signal is applied to the first electrode line 210 ′ and the second electrode 220, or the first voltage line 191 and the second voltage line 192 Then, an electric field E is formed between them, and the light emitting device 300 may receive a dielectrophoretic force due to the electric field.
  • the light-emitting element 300 receiving the dielectrophoretic force may be aligned between the first electrode line 210 ′ and the second electrode 220 while changing the orientation direction and position in the ink.
  • one of the first electrode line 210 ′ and the second electrode 220 may be grounded, and AC power may be applied to the other electrode.
  • the second electrode 220 is the second electrode 220, not the second voltage line VSSL.
  • AC power can be applied directly to.
  • the process of applying AC power to the second electrode 220 may be performed through the wiring connected to the second electrode 220 during the manufacturing process of the display device 10, and then the process of disconnecting the wiring is performed. can do.
  • an alignment area AA in which the light emitting elements 300 are disposed is formed between the first internal bank 410 and the second internal bank 420 or between the first electrode 210 and the second electrode 220 Can be.
  • An electric field is formed in the alignment area AA by an alignment signal applied to the first electrode 210 and the second electrode 220, the first voltage line 191 and the second voltage line 192, and the light emitting element ( 300) may be disposed between the first electrode 210 and the second electrode 220 by receiving a dielectrophoretic force by the electric field.
  • the vertical distance between the first electrode 210 or the first electrode line 210 ′ and the second electrode 220 (“W2” in FIG. 7) May be greater than the vertical distance (“W1” in FIG. 7) between the second electrode 220 and the first voltage line 191.
  • an alignment signal may be applied to each of the first electrode 210 and the second electrode 220, the first voltage line 191, and the second voltage line 192.
  • the first voltage line 191 is disposed on a different layer from the second electrode 220, so the vertical distance W1 between them is the first electrode 210 and the second electrode ( 220) may be formed narrower than the vertical distance (W2).
  • a stronger electric field may be formed between the first voltage line 191 and the second electrode 220 than between the first electrode 210 and the second electrode 220.
  • the light-emitting element 300 receives a strong dielectrophoretic force by a strong electric field, and may be disposed with a high degree of alignment between the electrodes 210 and 220.
  • the first electrode 210 is disposed only on one side of the first inner bank 410 and not disposed on the other side facing away from the second inner bank 420, the first voltage line 191 and the first electrode 210 The electric field formed between the two electrodes 220 may not be blocked by the first electrode 210. That is, according to an exemplary embodiment, the first electrode 210 is disposed to cover one side of the first internal bank 410, and the first voltage line 191 is a first electrode in which the first electrode 210 is not disposed. It may overlap with the other side of the inner bank 410 in the thickness direction. The first voltage wiring 191 may be non-overlapping with the first electrode 210 on the other side of the first internal bank 410 in the thickness direction.
  • an alignment signal may be applied in the process of arranging the light emitting device 300.
  • the first voltage wiring 191 and the second voltage wiring 192 The vertical distance therebetween may be greater than the vertical distance W1 between the first voltage line 191 and the second electrode 220. Accordingly, when an alignment signal is applied to each of the electrodes 210 and 220 and each of the voltage lines 191 and 192, the strongest electric field may be formed between the first voltage line 191 and the second electrode 220. have. However, it is not limited thereto.
  • FIG. 9 is a plan view illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • the first electrode 210 is formed by partially disconnecting the first electrode line 210 ′.
  • the process of disconnecting the first electrode line 210 ′ may be performed through a conventional patterning process. Further, although not shown in the drawing, a process of disconnecting a wiring to which an alignment signal is applied by being connected in the non-display area NDA may also be performed in the case of the second electrode 220.
  • a third insulating layer 520, a fourth insulating layer 530, a first contact electrode 261, and a second contact electrode 262 disposed on the light emitting device 300 are formed.
  • 10 to 15 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • a third insulating material layer 520 ′ disposed to cover the second insulating material layer 510 ′ is formed on the second insulating material layer 510 ′.
  • a portion of the third insulating layer 520 ′ may be patterned in a subsequent process like the second insulating layer 510 ′ to form the third insulating layer 520.
  • the third insulating material layer 520 ′ is entirely disposed on the second insulating material layer 510 ′ and may be fixed so that the light emitting device 300 does not move in a subsequent process.
  • a part of the second insulating material layer 510 ′ and the third insulating material layer 520 ′ is patterned to expose a part of the second electrode 220 and one end of the light emitting element 300. Then, the exposed second electrode 220 and the second contact electrode 262 in contact with the light emitting element 300 are formed. Part of the second electrode 220 disposed on the second internal bank 420 may be exposed.
  • the process of patterning the second insulating material layer 510 ′ and the third insulating material layer 520 ′ and the process of forming the second contact electrode 262 may be performed by a conventional patterning process. A detailed description of this will be omitted.
  • a third insulating material layer 520 ′ and a fourth insulating material layer 530 ′ disposed to cover the upper surfaces of the second contact electrode 262 are formed.
  • the fourth insulating layer 530 ′ may be partially patterned in a subsequent process to form the fourth insulating layer 530.
  • partial regions of the second insulating material layer 510 ′, the third insulating material layer 520 ′, and the fourth insulating material layer 530 ′ are patterned to provide the first electrode 210 and The other end of the light emitting device 300 is exposed, and a first contact electrode 261 in contact with the exposed first electrode 210 and the light emitting device 300 is formed. A portion of the portion disposed on the first internal bank 410 of the first electrode 210 may be exposed.
  • the second insulating layer 510 ′, the third insulating layer 520 ′, and the fourth insulating layer 530 ′ are patterned in this process to form a second insulating layer 510, a third insulating layer 520, and a third insulating layer 520, respectively.
  • the insulating layer 530 may be formed.
  • the first contact electrode 261 and the second contact electrode 262 are formed in different processes, including the process of forming the fourth insulating layer 530. However, it is not limited thereto, and they may be formed at the same time in one process. For a description of this, reference is made to other embodiments.
  • a fifth insulating layer 550 disposed to cover members disposed on the first substrate 110 may be formed to manufacture the display device 10 according to an exemplary embodiment.
  • 16 is a cross-sectional view illustrating a part of a display device according to another exemplary embodiment.
  • the fourth insulating layer 530 may be omitted. This embodiment is different from the embodiment of FIG. 3 in that the fourth insulating layer 530 is omitted.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the fourth insulating layer 530 is omitted, and the first contact electrode 261_1 may be directly disposed on the third insulating layer 520_1.
  • the third insulating layer 520_1 includes an organic insulating material
  • the first contact electrode 261_1 and the second contact electrode 262_1 may be formed simultaneously in one process.
  • 17 and 18 are cross-sectional views illustrating a part of a manufacturing process of the display device of FIG. 16.
  • the third insulating layer 530 is omitted, and the first contact electrode 261_1 and the second contact electrode 262_1 are simultaneously formed in one process, so that the display device 10_1 )
  • the number of manufacturing processes can be further shortened.
  • the display device 10 may include a greater number of internal banks 410 and 420 and a greater number of electrodes 210 and 220.
  • 19 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 20 is a cross-sectional view illustrating a part of the display device of FIG. 19.
  • the display device 10_2 includes a third internal bank 430_2 and a fourth internal bank disposed between a first internal bank 410_2 and a second internal bank 420_2.
  • the bank 440_2, the third electrode 230_2 and the fourth electrode 240_2 disposed between the first electrode 210_2 and the second electrode 220_2, the first contact electrode 261_2 and the second contact electrode 262_2 ) May further include a third contact electrode 263_2 and a fourth contact electrode 264_2 disposed between them. This embodiment is different from the embodiments of FIGS.
  • the display device 10_2 of FIGS. 24 and 25 may further include a third internal bank 430_2 and a fourth internal bank 440_2.
  • the third internal bank 430_2 and the fourth internal bank 440_2 may have substantially the same structure as the first internal bank 410_2 and the second internal bank 420_2. That is, the third internal bank 430_2 and the fourth internal bank 440_2 extend from each sub-pixel PXn in the second direction DR2, each of which is a first internal bank 410_2 and a second internal bank.
  • the 420_2 may be spaced apart from each other in the first direction DR1.
  • the first internal bank 410_2, the third internal bank 430_2, the fourth internal bank 440_2, and the second internal bank 420_2 are at one side of the first direction DR1 of the sub-pixel PXn. It may be sequentially spaced apart from and arranged toward the other side. As will be described later, alignment areas AA in which the light-emitting elements 300 are disposed may be formed between them, and a larger number of light-emitting elements 300 may be disposed per sub-pixel PXn.
  • the third electrode 230_2 is disposed on the third internal bank 430_2, and the fourth electrode 240_2 is disposed on the fourth internal bank 440_2.
  • the third electrode 230_2 and the fourth electrode 240_2 may have a shape similar to the first electrode 210_2.
  • the third electrode 230_2 and the fourth electrode 240_2 are disposed to extend in the second direction DR2 on the third inner bank 430_2 and the fourth inner bank 440_2, respectively, and they are respectively disposed in the first direction DR1. ) Can be used to face apart.
  • the first electrode 210_2, the third electrode 230_2, the fourth electrode 240_2, and the second electrode 220_2 move from one side of the first direction DR1 of the sub-pixel PXn to the other side. It can be arranged sequentially spaced apart toward.
  • the third electrode 230_2 and the fourth electrode 240_2 are circuit elements or wires disposed in each pixel PX or sub-pixel PXn. And may not be electrically connected.
  • the first electrode 210_2 is electrically connected to the first transistor 120 through the first conductive pattern 196
  • the second electrode 220_2 is electrically connected to the second voltage line 192_2.
  • the electrode 230_2 and the fourth electrode 240_2 may be floating electrodes that are not electrically connected to them.
  • the third electrode 230_2 and the fourth electrode 240_2 do not directly transmit an electrical signal applied from circuit elements or wires, but an electrical signal transmitted to the first electrode 210_2 and the second electrode 220_2. It may be a flowing electrode.
  • the third electrode 230_2 is disposed to cover only one side of the third inner bank 430_2, for example, one side facing the first inner bank 410_2, and the fourth electrode 240_2 May be disposed to cover only one side of the fourth inner bank 440_2, for example, one side facing the third inner bank 430_2.
  • the third electrode 230_2 and the fourth electrode 240_2 may be disposed to expose portions of the third and fourth internal banks 430_2 and 440_2.
  • the second data conductive layer of the display device 10_2 may include a greater number of conductive wires, and electrodes and conductive wires than the vertical distance between the electrodes 210_2, 220_2, 230_2, and 240_2 The vertical distance between them may be narrower. Accordingly, in order not to block the electric field formed between the electrodes and the conductive wires, the third electrode 230_2 and the fourth electrode 240_2 may also have only a portion of the third and fourth internal banks 430_2 and 440_2, respectively. It can be arranged to cover. A more detailed description will be described later with reference to other drawings.
  • a third contact electrode 263_2 may be further disposed on the third electrode 230_2, and a fourth contact electrode 264_2 may be further disposed on the fourth electrode 240_2.
  • the third and fourth contact electrodes 263_2 and 264_2 may have a wider width than each of the electrodes.
  • a width measured in one direction of the third contact electrode 263_2 and the fourth contact electrode 264_2 is a width measured in the one direction of the third electrode 230_2 and the fourth electrode 240_2 It can be wider.
  • the third contact electrode 263_2 is disposed between the light emitting element 300 disposed between the first electrode 210_2 and the third electrode 230_2 and the third electrode 230_2 and the fourth electrode 240_2 It may be in contact with the light emitting device 300 at the same time.
  • the fourth contact electrode 264_2 is a light emitting device 300 disposed between the third electrode 230_2 and the fourth electrode 240_2 and a light emitting device disposed between the fourth electrode 240_2 and the second electrode 220_2 Can be in contact with 300 at the same time.
  • the third contact electrode 263_2 of the display device 10_2 includes a 3-1 th contact electrode 263a_2 and a 3-2 th contact electrode 263b_2, and a fourth contact electrode Reference numeral 264_2 may include a 4-1 th contact electrode 264a_2 and a 4-2 th contact electrode 264b_2.
  • the 3-1 contact electrode 263a_2 is one end of the light emitting element 300 disposed between the first electrode 210_2 and the third electrode 230_2 and the third electrode 230_2
  • the third electrode 263b_2 may contact one end of the light emitting device 300 and the third electrode 230_2 disposed between the third electrode 230_2 and the fourth electrode 240_2.
  • the 4-1th contact electrode 264a_2 contacts the other end of the light emitting element 300 and the fourth electrode 240_2 disposed between the third electrode 230_2 and the fourth electrode 240_2, and
  • the -2 contact electrode 264b_2 may contact one end of the light emitting device 300 and the fourth electrode 240_2 disposed between the fourth electrode 240_2 and the second electrode 220_2.
  • the process of forming the contact electrodes may be performed twice.
  • the 3-1 contact electrode 263a_2 and the 4-1 contact electrode 264a_2 are formed at the same time in the process of forming the second contact electrode 262_2, and the 3-2 contact electrode 263b_2 and the third contact electrode 263b_2
  • the 4-2 contact electrode 264b_2 may be formed simultaneously in the process of forming the first contact electrode 261_2.
  • the 3-1 th contact electrode 263a_2 and the 3-2 th contact electrode 263b_2 contact the third electrode 230_2, respectively, and at the same time contact each other to form one third contact electrode 263_2. .
  • the 4-1th contact electrode 264a_2 and the 4-2th contact electrode 264b_2 are in contact with the fourth electrode 240_2, respectively, and at the same time, one fourth contact electrode 264_2 is in contact with each other.
  • the 3-1 contact electrode 263a_2 and the 3-2 contact electrode 263b_2, the 4-1 contact electrode 264a_2, and the 4-2 contact electrode 264b_2 are respectively a third electrode 230_2 And the fourth electrode 240_2, respectively, but in some cases, if one contact electrode is disposed on the other contact electrode, they may contact each other.
  • the 3-1 contact electrode 263a_2, the 3-2 contact electrode 263b_2, the 4-1 contact electrode 264a_2, and the 4-2 contact electrode 264b_2 are respectively a third electrode 230_2 And the fourth electrode 240_2, but they may be spaced apart without being in contact with each other.
  • Some of the light emitting devices 300 may include the first electrode 210_2 and the fourth electrode 210_2 through the third and fourth contact electrodes 263_2 and 264_2 even though the third and fourth electrodes 230_2 and 240_2 are floating electrodes.
  • An electric signal may be transmitted from the second electrode 220_2.
  • the electric signal When an electric signal is transmitted through the first electrode 210_2, the electric signal may be transmitted to one end of the light emitting element 300 disposed between the first electrode 210_2 and the third electrode 230_2.
  • the electric signal may be transmitted to the third contact electrode 263_2 and the third electrode 230_2, and may be transmitted to the light emitting element 300 disposed between the third electrode 230_2 and the fourth electrode 240_2.
  • the electric signal is transmitted to the fourth contact electrode 264_2 and the fourth electrode 240_2 and to the light emitting element 300 disposed between the fourth electrode 240_2 and the second electrode 220_2. I can.
  • the light emitting device 300 disposed between the third electrode 230_2 and the fourth electrode 240_2 transmits an electrical signal transmitted through the first electrode 210_2 or the second electrode 220_2, respectively, to the third electrode 230_2. And can be transmitted only through the fourth electrode 240_2, and they can be connected in series.
  • the display device 10_2 according to the exemplary embodiment may further include a third electrode 230_2 and a fourth electrode 240_2 to further improve luminous efficiency by connecting some of the plurality of light emitting devices 300 in series. have.
  • one third internal bank 430_2 and one third electrode 230_2, one fourth internal bank 440_2 and one fourth electrode 240_2 are disposed. Not limited. In some cases, the number of the third electrode 230_2 and the fourth electrode 240_2 disposed between the first electrode 210_2 and the second electrode 220_2 may be larger, and in some embodiments, one of these electrodes May be omitted. It is obvious that this description can be applied equally to the case of the third internal bank 430_2 and the fourth internal bank 440_2.
  • the second data conductive layer further includes a third voltage distribution 193_2 and a fourth voltage line 194_2, and an alignment signal applied through them during a manufacturing process of the display device 10_2 is applied to the plurality of alignment areas AA. It can form an electric field.
  • 21 to 26 are cross-sectional views and plan views illustrating a part of a manufacturing process of the display device of FIG. 19.
  • a first electrode line 210'_2, a second electrode 220_2, a third electrode line 230'_2, and a fourth electrode line 240'_2 disposed thereon are formed.
  • the description of their arrangement is the same as described above.
  • the second electrode 220_2 is formed to have a wider width than the second inner bank 420_2 and disposed to cover the outer surface thereof, and the first electrode line 210'_2 and the third electrode line 230' _2) and the fourth electrode line 24'0_2 are disposed to cover only one side of the first internal bank 410_2, the third internal bank 430_2, and the fourth internal bank 440_2, respectively.
  • the first electrode line 210'_2, the third electrode line 230'_2, and the fourth electrode line 24'0_2 are partially disconnected in a subsequent process, so that the first electrode 210_2 and the third electrode 230_2 are respectively.
  • the fourth electrode 240_2 may be formed.
  • the second data conductive layer may further include a third voltage line 193_2 and a fourth voltage line 194_2 in addition to the first voltage line 191_2 and the second voltage line 192_2.
  • the third voltage line 193_2 is applied with the first power voltage VDD in the same way as the first voltage line 191_2, and the fourth voltage line 194_2 is the same as the second voltage line 192_2.
  • Voltage VSS may be applied.
  • the vertical distance between the electrodes disposed on the first insulating layer 200 is formed to be wider than the vertical distance between the electrodes and the voltage wirings, the electrodes and the voltage wirings during the manufacturing process of the display device 10_2 A stronger electric field may be formed between them.
  • an electric field E is formed between the second electrode 220_2 and the fourth electrode line 240'_2 so that the light emitting element 300 is connected to the fourth electrode line 240'_2. And the second electrode 220_2.
  • a first alignment area AA1 is formed between the second internal bank 420_2 and the fourth internal bank 440_2, and a second alignment area AA1 is formed between the fourth internal bank 440_2 and the third internal bank 430_2 ( AA2)
  • a third alignment area AA3 may be formed between the third inner bank 430_2 and the first inner bank 410_2.
  • each of the alignment regions AA1, AA2, and AA3 includes electrodes 220_2 or electrode lines 210'_2, 230'_2, 240'_2, and voltage lines 191_2, 192_2, 193_2, and 194_2.
  • an electric field is formed by an alignment signal applied to the light emitting elements 300, and the light emitting element 300 may be disposed between the first electrode 210 and the second electrode 220 by receiving a dielectrophoretic force by the electric field.
  • a vertical distance between one electrode and another adjacent electrode is a vertical distance between one electrode and a voltage line adjacent thereto ( It may be larger than'W1' of FIG. 24).
  • the vertical distance W1 of the second electrode 220_2 and the third voltage line 193_2 disposed under the fourth internal bank 440_2 is equal to the second electrode 220_2 and the fourth electrode line ( 240'_2) or the vertical distance W2 between the fourth electrodes 240_2. Since the fourth electrode 240_2 or the fourth electrode line 240'_2 is disposed only on one side of the fourth inner bank 440_2 and not disposed on the other side that faces apart from the second inner bank 420_2, the first The electric field formed between the 3 voltage line 193_2 and the second electrode 220_2 may not be blocked by the fourth electrode 240_2 or the fourth electrode line 240 ′_2.
  • the fourth electrode 240_2 is disposed so as to cover one side of the fourth internal bank 440_2, and the third voltage line 193_2 is a fourth electrode in which the fourth electrode 240_2 is not disposed. It may overlap with the other side of the inner bank 440_2 in the thickness direction.
  • the third voltage line 193_2 may be non-overlapping with the fourth electrode 240_2 on the other side of the fourth internal bank 440_2 in the thickness direction.
  • a stronger electric field is formed between the third voltage line 193_2 and the second electrode 220_2 than between the second electrode 220_2 and the fourth electrode 240_2 or the fourth electrode line 240'_2.
  • the light emitting device 300 receives a strong dielectrophoretic force by a strong electric field, and may be disposed with a high degree of alignment between the electrodes. Meanwhile, the vertical distance between the second voltage line 192_2 and the third voltage line 193_2 may be greater than the vertical distance W1 between the third voltage line 193_2 and the second electrode 220_2. Description of this is the same as described above.
  • the fourth electrode 240_2 or the fourth electrode line 240 ′_2 has a vertical distance W1 between the fourth voltage line 194_2 disposed under the third internal bank 430_2. It may be formed to be narrower than the vertical distance W2 between the fourth electrode 240_2 or the fourth electrode line 240 ′_2 and the third electrode line 230 ′_2 or the third electrode 230_2.
  • the vertical distance W1 of the third electrode 230_2 or the third electrode line 230'_2 with the first voltage line 191_2 disposed under the first internal bank 410_2 is the third electrode ( 230_2) or a vertical distance W2 between the third electrode line 230'_2 and the first electrode line 210'_2 or the first electrode 210_2.
  • the third electrode 230_2 is disposed to cover one side of the third inner bank 430_2, and the fourth voltage line 194_2 is a third inner bank in which the third electrode 230_2 is not disposed. It may overlap with the other side of 430_2 in the thickness direction.
  • the fourth voltage line 194_2 may be non-overlapping with the third electrode 230_2 on the other side of the third internal bank 430_2 in the thickness direction.
  • the light emitting device 300 is also aligned in the second alignment area AA2 and the third alignment area AA3, respectively.
  • alignment of the light emitting devices 300 in different processes for each of the alignment areas AA1, AA2, and AA3 is illustrated, but the present invention is not limited thereto.
  • the light emitting devices 300 disposed in the first alignment area AA1, the second alignment area AA2, and the third alignment area AA3 may be aligned simultaneously in the same process.
  • the third insulating layer 520, the first contact electrode 261_2, the second contact electrode 262_2, the third contact electrode 263_2, and the fourth contact on the light emitting device 300 may be manufactured by forming the electrode 264_2, the fourth insulating layer 530, and the fifth insulating layer 550. A detailed description of this will be omitted.
  • the display device 10 includes a greater number of first electrodes 210 and second electrodes 220, and a greater number of light emitting devices 300 are disposed per sub-pixel PXn. Can be connected in parallel.
  • 27 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • a display device 10_3 includes a plurality of first internal banks 410_3, a plurality of second internal banks 420_3, a plurality of first electrodes 210_3, and a plurality of second internal banks.
  • the electrodes 220_3 may be included, and a plurality of light emitting devices 300 may be disposed between them.
  • This embodiment is different from the embodiment of FIG. 2 in that a larger number of internal banks 410_3 and 420_3 and electrodes 210_3 and 220_3 are included.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • a plurality of first internal banks 410_3 and second internal banks 420_3 are disposed, respectively, and these are alternately disposed in the first direction DR1 within the sub-pixel PXn. I can. Further, a plurality of the first electrodes 210_3 and the second electrodes 220_3 may be disposed, respectively, and these may also be alternately disposed in the first direction DR1. In the embodiment of FIG. 2, it may be understood that a pair of internal banks 410_3 and 420_3 and a pair of electrodes 210_3 and 220_3 are further disposed in one sub-pixel PXn.
  • first contact electrodes 261_3 and second contact electrodes 262_3 may be further disposed.
  • the second data conductive layer may also include a larger number of first voltage wires 191 and second voltage wires 192.
  • the number of light emitting devices 300 disposed per unit sub-pixel PXn may increase.
  • Each of the light emitting devices 300 may be connected in parallel with each other, and an amount of light emitted per unit sub-pixel PXn may be increased.
  • the first electrode 210 and the second electrode 220 may further include a stem portion extending in the first direction DR1.
  • FIG. 28 is a plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • the second electrode 220_4 extends in a first direction DR1 and a second electrode stem 220S_4 and a second electrode stem 220S_4.
  • This embodiment is different from the embodiment of FIG. 2 in that the shape of the second electrode 220_4 is different.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the second electrode 220_4 may include a second electrode stem part 220S_4.
  • the second electrode stem 220S_4 extends in the first direction DR1 and is disposed to cross the neighboring sub-pixel PXn, and the sub-pixel PXn or the pixel PX neighboring in the first direction DR1 ) May share one second electrode stem 220S_4.
  • Second electrode branch portions 220B_4 branched from the second electrode stem portion 220S_4 may be disposed in each of the sub-pixels PXn.
  • the second electrode branch portion 220B_4 is disposed on the second internal bank 420 and may face the first electrode 210 and spaced apart. That is, the second electrode branch 220B_4 of FIG. 28 may be substantially the same as the second electrode 220 of FIG. 2.
  • the second electrode stem 220S_4 may extend in the first direction DR1 and may also be disposed in the non-display area NDA located outside the display area DPA. Although not shown in the drawing, unlike the embodiment of FIG. 2, a second electrode contact hole (“CNTS” in FIG. 2) is not formed in each sub-pixel PXn, and the second electrode 220_4 is a non-display area NDA. ) May be electrically connected to the second voltage line 192 through the second electrode contact hole CNTS.
  • the sub-pixels PXn sharing one second electrode stem portion 220S_4 have the same electrical signal, for example, the second power supply voltage through the second electrode 220_4.
  • VSS can be licensed.
  • the second voltage line 192 may not be disposed for each sub-pixel PXn.
  • FIG. 29 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 30 is a cross-sectional view taken along line II-II' of FIG. 29.
  • the display device 10_5 may include a plurality of first internal banks 410_5, and a second internal bank 420_5 may be disposed therebetween.
  • the first electrode 210_5 includes a first electrode stem portion 210S_5 and a first electrode branch portion 210B_5, and the second electrode 220_5 is disposed between the first electrode branch portions 210B_5.
  • This embodiment is different from the embodiments of FIGS. 2 and 3 in that it further includes a plurality of first internal banks 410_5 and first electrodes 210_5.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the display device 10_5 of FIGS. 26 and 27 may include a plurality of first internal banks 410_5, and a second internal bank 420_5 may be disposed therebetween. That is, the first internal banks 410_5 and the second internal banks 420_5 are alternately disposed within each sub-pixel PXn, and they may be spaced apart from each other. Between the first internal bank 410_5 and the second internal bank 420_5, and between the second internal bank 420_5 and the first internal bank 410_5, an alignment area AA, which is an area in which the light emitting elements 300 are disposed, is formed. It is formed so that a larger number of light emitting devices 300 may be disposed.
  • the first internal bank 410_5 spaced apart from the first internal bank 410_5 is further disposed on one side of the first direction DR1 of the second internal bank 420_5 in the embodiments of FIGS. 2 and 3. have.
  • the first electrode 210_5 includes a first electrode stem 210S_5 extending in the first direction DR1 and a plurality of first electrode branches branched from the first electrode stem 210S_5 in the second direction DR2. It may include a part 210B_5.
  • the first electrode branch portions 210B_5 are disposed on the first internal banks 410_5, respectively, and the first electrode stem portions 210S_5 may interconnect them.
  • the first electrode 210_5 is electrically connected to the first transistor 120 through a first electrode contact hole CNTD in a region overlapping the external bank 450.
  • Both sides of the second electrode 220_5 may face each of the first electrode branch portions 210B_5 and spaced apart from each other. That is, in the present embodiment, the first electrode branch 210B_5 spaced apart from the first electrode branch portion 210B_5 is further disposed on one side of the second electrode 220_5 in the first direction DR1 in the embodiments of FIGS. 2 and 3. It may be understood that the electrode branch portions 210B_5 are electrically connected to each other through the first electrode stem portion 210S_5.
  • first contact electrodes 261_5 may be disposed on the first electrode branches 210B_5. Unlike FIG. 2, the first contact electrodes 261_5 may be disposed in a larger number.
  • Light-emitting elements 300 are respectively disposed in the alignment regions AA1 and AA2 formed between the first internal bank 410_5 and the second internal bank 420_5, each of which has at least one end of the first contact electrode 261_5. Through the first electrode branch portion 210B_5 may be electrically connected. In the present embodiment, at least one end of each of the light-emitting elements 300 disposed in different regions is electrically connected to the first electrode branch 210B_5, so that electric signals can be simultaneously transmitted from the first electrode 210_5. . In addition, the light emitting devices 300 disposed in different alignment areas AA1 and AA2 may have other ends in contact with the second contact electrodes 262_5, respectively.
  • the second contact electrode 262_5 is formed so that the width measured in one direction is wider than the width measured in the one direction of the second electrode 220_5, and is disposed to cover the second electrode 220_5.
  • the light emitting elements 300 disposed in different alignment areas AA1 and AA2 are electrically connected to the second electrode 220_5 through the second contact electrode 262_5, and receive electrical signals from the second voltage line 192. It can be delivered at the same time. That is, the light emitting devices 300 of the present embodiment may be connected in parallel. Description of the other members is the same as described above, and detailed descriptions will be omitted.

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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 이격되어 배치된 제1 내부 뱅크 및 제2 내부 뱅크, 상기 제1 내부 뱅크의 일부 영역 상에 배치된 제1 전극 및 상기 제2 내부 뱅크를 덮도록 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고, 상기 발광 소자는 일 단부는 상기 제1 전극과 두께 방향으로 비중첩하고, 타 단부는 상기 제2 전극과 두께 방향으로 중첩한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 폭을 갖는 전극 및, 상기 전극들 사이에 배치된 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 전극들 사이의 간격이 일 전극과 전압 배선 사이의 간격보다 큰 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 이격되어 배치된 제1 내부 뱅크 및 제2 내부 뱅크, 상기 제1 내부 뱅크의 일부 영역 상에 배치된 제1 전극 및 상기 제2 내부 뱅크를 덮도록 배치된 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고, 상기 발광 소자는 일 단부는 상기 제1 전극과 두께 방향으로 비중첩하고, 타 단부는 상기 제2 전극과 두께 방향으로 중첩한다.
상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 일 단부가 상기 제1 접촉 전극과 두께 방향으로 중첩하고, 상기 타 단부는 상기 제2 접촉 전극과 두께 방향으로 중첩할 수 있다.
상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 제1 내부 뱅크와 상기 제2 내부 뱅크 사이의 간격보다 클 수 있다.
상기 제1 내부 뱅크는 일 측, 및 상기 제2 내부 뱅크와 대향하는 타 측을 포함하고, 상기 제1 전극은 상기 제1 내부 뱅크의 일 측만을 덮도록 배치될 수 있다.
상기 제2 전극은 상기 제2 내부 뱅크의 상기 제1 내부 뱅크와 대향하는 일 측 및 타 측을 덮도록 배치될 수 있다.
상기 제1 내부 뱅크 및 상기 제2 내부 뱅크 사이에 배치된 적어도 하나의 제3 내부 뱅크 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 제3 전극을 더 포함하고, 상기 제3 전극은 상기 제3 내부 뱅크의 일부 영역 상에 배치될 수 있다.
상기 제3 내부 뱅크는 상기 제1 내부 뱅크와 대향하는 일 측, 및 상기 제2 내부 뱅크와 대향하는 타 측을 포함하고, 상기 제3 전극은 상기 제3 내부 뱅크의 상기 일 측만을 덮도록 배치될 수 있다.
상기 제3 전극 상에 배치된 제3 접촉 전극을 더 포함하고, 상기 제3 접촉 전극의 일 방향으로 측정된 폭은 상기 제3 전극의 일 방향으로 측정된 폭보다 클 수 있다.
상기 제3 접촉 전극은 상기 제1 전극과 상기 제3 전극 사이에 배치된 발광 소자 및 상기 제3 전극과 상기 제2 전극 사이에 배치된 발광 소자와 접촉할 수 있다.
상기 기판 상에 배치된 제1 전압 배선 및 상기 제1 전압 배선을 덮도록 배치된 제1 절연층을 더 포함하고, 상기 제1 내부 뱅크 및 상기 제2 내부 뱅크는 상기 제1 절연층 상에 직접 배치될 수 있다.
상기 제1 전압 배선은 적어도 일부 영역이 상기 제1 내부 뱅크와 두께 방향으로 중첩하도록 배치되고, 상기 제2 전극과 상기 제1 전극 사이의 간격은 상기 제2 전극과 상기 제1 전압 배선 사이의 간격보다 클 수 있다.
상기 제1 내부 뱅크는 일 측 상에 상기 제1 전극이 배치되고, 타 측은 상기 제1 전극이 배치되지 않되 상기 제1 전압 배선과 두께 방향으로 중첩할 수 있다.
상기 제1 내부 뱅크의 타 측 및 상기 제2 전극의 상기 제1 전극과 대향하는 일 측을 덮는 제2 절연층을 더 포함하고, 상기 발광 소자는 상기 제2 절연층 상에 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되고, 제1 전압 배선을 포함하는 데이터 도전층, 상기 데이터 도전층을 덮도록 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 서로 이격 대향하도록 배치된 제1 전극 및 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고, 상기 제2 전극과 상기 제1 전극 사이의 수직 거리는 상기 제2 전극과 상기 제1 전압 배선 사이의 수직 거리보다 크다.
상기 제1 절연층 상에 배치된 제1 내부 뱅크 및 상기 제1 내부 뱅크와 이격 대향하는 제2 내부 뱅크를 더 포함하고, 상기 제1 전극은 상기 제1 내부 뱅크의 일 측을 덮도록 배치되고 상기 제2 전극은 상기 제2 내부 뱅크의 상기 제1 내부 뱅크와 대향하는 일 측 및 타 측을 덮도록 배치될 수 있다.
상기 제1 전압 배선은 상기 제1 내부 뱅크의 상기 제2 내부 뱅크와 대향하는 타 측과 두께 방향으로 중첩할 수 있다.
상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하고, 상기 발광 소자의 상기 일 단부는 상기 제1 전극과 두께 방향으로 비중첩하고, 상기 타 단부는 상기 제2 전극과 두께 방향으로 중첩할 수 있다.
상기 데이터 도전층은 상기 제1 전압 배선과 다른 제2 전압 배선을 더 포함하고, 상기 제1 전압 배선은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 전압 배선은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극 및 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치된 제3 전압 배선을 더 포함하고, 상기 제2 전극과 상기 제3 전극 사이의 수직 거리는 상기 제2 전극과 상기 제3 전압 배선 사이의 수직 거리보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 폭을 갖는 전극들을 포함하고, 상기 전극들 사이의 간격이 정렬 신호가 인가되는 전압 배선과 일 전극 사이의 간격보다 클 수 있다. 표시 장치의 제조 공정 중, 전극들 사이에 형성되는 전기장의 세기보다 전극과 전압 배선 사이에 형성되는 전기장의 세기가 더 크고, 더 강한 전기장을 이용하여 발광 소자들을 전극들 사이에 배치시킬 수 있다.
이에 따라, 일 실시예에 따른 표시 장치는 발광 소자들이 전극들 사이에 높은 정렬도로 배치될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 5는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 평면도이다.
도 7 및 도 8은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 9는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 평면도이다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 16은 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 17 및 도 18은 도 16의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 19는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 20은 도 19의 표시 장치의 일부를 나타내는 단면도이다.
도 21 내지 도 26은 도 19의 표시 장치의 제조 공정 중 일부를 나타내는 단면도 및 평면도들이다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 28은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 29는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 30은 도 29의 II-II'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다. 도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 2 및 도 3을 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(도 4의 '330')을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 단부 방향을 포함하여, 발광 소자(300)의 측면 방향으로도 방출될 수 있다. 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
또한, 이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
도 3은 도 2의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
표시 장치(10)는 제1 기판(110) 상에 배치되는 회로소자층과 표시소자층을 포함할 수 있다. 제1 기판(110) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치된다. 복수의 도전층은 제1 절연층(200)의 하부에 배치되어 회로소자층을 구성하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 제1 절연층(200) 상에 배치되어 표시소자층을 구성하는 전극 및 접촉 전극을 포함할 수 있다. 복수의 절연층은 버퍼층(115), 제1 게이트 절연층(130), 제1 보호층(150), 제1 층간 절연층(170), 제2 층간 절연층(180), 제1 절연층(200), 제2 절연층(510), 제3 절연층(520), 제4 절연층(530) 및 제5 절연층(550) 등을 포함할 수 있다.
회로소자층은 발광 소자(300)를 구동하기 위한 회로 소자와 복수의 배선들로써, 제1 트랜지스터(120), 제2 트랜지스터(140), 복수의 도전 배선(191, 192) 및 도전 패턴(196)을 포함하고, 표시소자층은 발광 소자(300)를 포함하여 제1 전극(210), 제2 전극(220), 제1 접촉 전극(261) 및 제2 접촉 전극(262)등을 포함할 수 있다.
제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML1, BML2)은 제1 기판(110) 상에 배치될 수 있다. 차광층(BML)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)과 제2 차광층(BML2)은 각각 제1 트랜지스터(120)의 제1 활성물질층(126) 및 제2 트랜지스터(140)의 제2 활성물질층(146)과 중첩하도록 배치된다. 제1 및 제2 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(126, 146)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2)은 생략될 수 있다. 도면에 도시되지 않았으나, 제1 차광층(BML1)은 후술하는 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 전기적으로 연결되고, 제2 차광층(BML2)은 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)과 전기적으로 연결될 수 있다.
버퍼층(115)은 차광층(BML1, BML2)을 포함하여 제1 기판(110) 상에 전면적으로 배치될 수 있다. 버퍼층(115)은 투습에 취약한 제1 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(120, 140)들을 보호하기 위해 제1 기판(110) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(115)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(115) 상에 배치된다. 반도체층은 제1 트랜지스터(120)의 제1 활성물질층(126)과 제2 트랜지스터(140)의 제2 활성물질층(146)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(121, 141)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 활성물질층(126) 및 제2 활성물질층(146)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(126)은 제1 도핑 영역(126a), 제2 도핑 영역(126b) 및 제1 채널 영역(126c)을 포함할 수 있다. 제1 채널 영역(126c)은 제1 도핑 영역(126a)과 제2 도핑 영역(126b) 사이에 배치될 수 있다. 제2 활성물질층(146)은 제3 도핑 영역(146a), 제4 도핑 영역(146b) 및 제2 채널 영역(146c)을 포함할 수 있다. 제2 채널 영역(146c)은 제3 도핑 영역(146a)과 제4 도핑 영역(146b) 사이에 배치될 수 있다. 제1 도핑 영역(126a), 제2 도핑 영역(126b), 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)은 제1 활성물질층(126) 및 제2 활성물질층(146)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
다만, 제1 활성물질층(126) 및 제2 활성물질층(146)이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 제1 활성물질층(126) 및 제2 활성물질층(146)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 도핑 영역(126a)과 제3 도핑 영역(146a)은 제1 도체화 영역일 수 있고, 제2 도핑 영역(126b)과 제4 도핑 영역(146b)은 제2 도체화 영역일 수 있다. 제1 활성물질층(126) 및 제2 활성물질층(146)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(130)은 반도체층 및 버퍼층(115)상에 배치된다. 제1 게이트 절연층(130)은 반도체층을 포함하여, 버퍼층(115) 상에 배치될 수 있다. 제1 게이트 절연층(130)은 제1 및 제2 트랜지스터(120, 140)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(130) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(120)의 제1 게이트 전극(121)과 제2 트랜지스터(140)의 제2 게이트 전극(141)을 포함할 수 있다. 제1 게이트 전극(121)은 제1 활성물질층(126)의 적어도 일부 영역과 중첩하도록 배치되고, 제2 게이트 전극(141)은 제2 활성물질층(146)의 적어도 일부 영역과 중첩하도록 배치된다. 예를 들어, 제1 게이트 전극(121)은 제1 활성물질층(126)의 제1 채널 영역(126c)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(141)은 제2 활성물질층(146)의 제2 채널 영역(146c)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(150)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(150)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(150)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(150) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(121)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(160)을 포함할 수 있다. 제1 용량 전극(160)은 제1 보호층(150)을 사이에 두고 제1 게이트 전극(121)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(170)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(170)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(170) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 소스/드레인 전극(124), 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)과 제2 소스/드레인 전극(144)을 포함할 수 있다.
제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 소스/드레인 전극(124)은 제1 층간 절연층(170)과 제1 게이트 절연층(130)을 관통하는 컨택홀을 통해 제1 활성물질층(126)의 제1 도핑 영역(126a) 및 제2 도핑 영역(126b)과 각각 접촉될 수 있다. 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)과 제2 소스/드레인 전극(144)은 제1 층간 절연층(170)과 제1 게이트 절연층(130)을 관통하는 컨택홀을 통해 제2 활성물질층(146)의 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)과 각각 접촉될 수 있다. 또한, 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다. 한편, 제1 트랜지스터(120)와 제2 트랜지스터(140)의 제1 소스/드레인 전극(123, 143) 및 제2 소스/드레인 전극(124, 144)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(123, 143) 및 제2 소스/드레인 전극(124, 144)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(180)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(180)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(170) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 또한, 제2 층간 절연층(180)은 제1 데이터 도전층과 그 상부에 배치되는 제2 데이터 도전층 사이에서 절연막의 기능을 수행할 수도 있다. 제2 층간 절연층(180)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(180) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(191), 제2 전압 배선(192) 및 제1 도전 패턴(196)을 포함할 수 있다. 제1 전압 배선(191)은 제1 트랜지스터(120)에 공급되는 고전위 전압(제1 전원 전압, VDD)이 인가되고, 제2 전압 배선(192)은 후술하는 제2 전극(220)에 공급되는 저전위 전압(제2 전원 전압, VSS)이 인가될 수 있다. 또한, 제1 전압 배선(191)과 제2 전압 배선(192)은 후술할 바와 같이 표시 장치(10)의 제조 공정 중, 발광 소자(300)를 정렬시키기 데에 활용될 수도 있다.
제1 도전 패턴(196)은 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 층간 절연층(180)에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다. 제1 도전 패턴(196)은 후술하는 제1 전극(210)과도 전기적으로 연결되며, 제1 트랜지스터(120)는 제1 전압 배선(191)으로부터 인가되는 제1 전원 전압(VDD)을 제1 도전 패턴(196)을 통해 제1 전극(210)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제1 전압 배선(191)과 하나의 제2 전압 배선(192)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(191)과 제2 전압 배선(192)을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 절연층(200)은 제2 데이터 도전층 상에 배치된다. 제1 절연층(200)은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 절연층(200) 상에는 내부 뱅크(410, 420), 복수의 전극(210, 220), 외부 뱅크(450), 복수의 접촉 전극(261, 262) 및 발광 소자(300)가 배치된다. 또한, 제1 절연층(200) 상에는 복수의 절연층(510, 520, 530, 550)들이 더 배치될 수 있다.
내부 뱅크(410, 420)는 제1 절연층(200) 상에 직접 배치된다. 내부 뱅크(410, 420)는 각 화소(PX) 또는 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410)와 제2 내부 뱅크(420)를 포함할 수 있다.
제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 서브 화소(PXn)들 간의 경계에서 이격되어 종지할 수 있다. 이에 따라 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 표시 장치(10)의 전면에 있어 패턴을 이룰 수 있다. 내부 뱅크(410, 420)는 서로 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)가 배치되는 영역을 형성할 수 있다. 도면에서는 하나의 제1 내부 뱅크(410)와 하나의 제2 내부 뱅크(420)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 후술하는 전극(210, 220)의 수에 따라 내부 뱅크(410, 420)는 각각 복수개 배치될 수 있고, 또는 더 많은 수의 다른 내부 뱅크(410, 420)들이 더 배치될 수도 있다.
또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 평탄화층(180)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있고, 이들 사이에 배치되는 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면을 향해 진행될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들이 반사율이 높은 재료를 포함하는 경우, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 측면에서 반사되어, 제1 기판(110)의 상부 방향으로 출사될 수 있다. 즉, 내부 뱅크(410, 420)는 발광 소자(300)가 배치되는 영역을 제공함과 동시에 발광 소자(300)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 예시적인 실시예에서 내부 뱅크(410, 420)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 내부 뱅크(410, 420)와 제1 절연층(200) 상에 배치된다. 복수의 전극(210, 220)은 제1 내부 뱅크(410) 상에 배치된 제1 전극(210)과 제2 내부 뱅크(420) 상에 배치된 제2 전극(220)을 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 전극(210)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전극(210)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않고, 각 서브 화소(PXn)를 둘러싸는 외부 뱅크(450)와 부분적으로 이격되어 배치될 수 있다. 제1 전극(210)의 적어도 일부 영역은 후술하는 외부 뱅크(450)와 중첩하도록 배치되고, 제1 전극(210)은 상기 외부 뱅크(450)와 중첩하는 영역에서 제1 트랜지스터(120)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(210)은 외부 뱅크(450)와 중첩하는 영역에 형성되어 제1 평탄화층(180)을 관통하는 제1 전극 컨택홀(CNTD)을 통해 제1 도전 패턴(196)과 접촉하고, 이를 통해 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 전기적으로 연결될 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극(210)들은 각각의 제1 트랜지스터(120)들로부터 서로 다른 전기 신호를 인가 받을 수 있다.
제2 전극(220)은 각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제2 전극(220)은 제1 전극(210)과 달리 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되어 배치될 수 있다. 즉, 제2 방향(DR2)으로 이웃하는 복수의 서브 화소(PXn)들은 하나의 제2 전극(220)을 공유할 수 있다. 제2 전극(220)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 경계에서 외부 뱅크(450)와 부분적으로 중첩할 수 있고, 제2 전극(220)은 상기 외부 뱅크(450)와 중첩하는 영역에서 제2 전압 배선(192)과 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(210)은 외부 뱅크(450)와 중첩하는 영역에 형성되어 제1 평탄화층(180)을 관통하는 제2 전극 컨택홀(CNTS)을 통해 제2 전압 배선(192)과 접촉할 수 있다. 도면에 도시된 바와 같이, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제2 전극(220)들은 각각 제2 전극 컨택홀(CNTS)을 통해 제2 전압 배선(192)과 전기적으로 연결되고, 이들은 각각 서로 동일한 전기 신호를 인가 받을 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서, 제2 전극(220)은 제1 방향(DR1)으로 연장된 줄기부를 더 포함하고, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들의 제2 전극(220)들은 상기 줄기부를 통해 전기적으로 연결될 수도 있다. 이 경우, 복수의 서브 화소(PXn)의 제2 전극(220)은 제2 전압 배선(192)으로부터 동일한 전기 신호를 인가 받을 수도 있다. 이 경우, 제2 전극(220)은 복수의 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DPA)의 외곽부에 위치한 비표시 영역(NDA)에서 제2 전압 배선(192)과 전기적으로 연결될 수도 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)과 제2 내부 뱅크(420) 상에 배치되고, 이들은 제1 방향(DR1)으로 이격 대향할 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에는 복수의 발광 소자(300)들이 배치되고, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치됨과 동시에 적어도 일 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다.
복수의 전극(210, 220)들은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 광을 방출하도록 소정의 전압을 인가 받을 수 있다. 예를 들어, 복수의 전극(210, 220)들은 후술하는 접촉 전극(261, 262)을 통해 발광 소자(300)와 전기적으로 연결되고, 전극(210, 220)들로 인가된 전기 신호를 접촉 전극(261, 262)을 통해 발광 소자(300)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
한편, 일 실시예에 따르면, 제1 전극(210)과 제2 전극(220)은 서로 다른 폭을 갖도록 형성될 수 있다. 예를 들어, 제2 전극(220)은 제1 방향(DR1)으로 측정된 폭이 제2 내부 뱅크(420)의 제1 방향(DR1)으로 측정된 폭보다 크게 형성되어, 제2 전극(220)은 제2 내부 뱅크(420)의 외면을 덮도록 배치될 수 있다. 이에 따라 제2 전극(220)의 하면 중 일부는 제2 내부 뱅크(420)와 접촉하고, 다른 일부는 제1 절연층(200)과 접촉할 수 있다.
반면, 제1 전극(210)은 제1 방향(DR1)으로 측정된 폭이 제2 전극(220)의 제1 방향(DR1)으로 측정된 폭보다 작게 형성되어, 제1 내부 뱅크(410) 상에 배치되되 제1 내부 뱅크(410)의 외면 중 일부는 노출되도록 배치될 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 동일한 폭을 가질 수 있고, 제1 전극(210)은 제1 내부 뱅크(410)의 일 측, 예를 들어 제2 내부 뱅크(420)와 대향하는 일 측의 반대편 타 측만을 덮도록 배치될 수도 있다. 이에 따라 일 실시예에 따르면 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 간격은 제1 전극(210)과 제2 전극(220) 사이의 간격보다 좁을 수 있다.
각 전극(210, 220)은 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(300)는 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하여 제1 전극(210)과 제2 전극(220) 사이에 전기장을 형성하는 공정을 통해 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 후술할 바와 같이, 발광 소자(300)는 잉크젯 공정을 통해 소정의 잉크에 분산된 상태로 제1 전극(210)과 제2 전극(220) 상에 분사되고, 제1 전극(210)과 제2 전극(220) 사이에 정렬 신호를 인가하여 발광 소자(300)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다. 보다 자세한 설명은 다른 도면을 참조하여 후술된다.
여기서, 각 전극(210, 220)에 인가되는 정렬 신호는 제1 절연층(200)의 하부에 배치된 제2 데이터 도전층, 예를 들어 제1 전압 배선(191)과 제2 전압 배선(192)에도 동시에 인가될 수 있다. 제1 전극(210) 및 제2 전극(220)은 동일한 층에 배치되나, 이들과 제2 데이터 도전층의 제1 전압 배선(191) 및 제2 전압 배선(192)은 서로 다른 층에 배치된다. 제2 데이터 도전층 상에 배치되는 제1 절연층(200)의 두께에 따라 제2 전극(220)과 제1 전극(210) 사이에 더하여, 제2 전극(220)과 제1 전압 배선(191) 사이에도 전기장이 형성될 수 있다. 여기서, 제1 전압 배선(191)의 배치에 따라 제2 전극(220)과 제1 전압 배선(191) 사이에 형성되는 전기장의 세기가 제1 전극(210)과 제2 전극(220) 사이에 형성되는 전기장의 세기보다 크게 형성될 수 있다. 이에 따라 표시 장치(10)의 제조 공정 중, 발광 소자(300)는 제2 전극(220)과 제1 전압 배선(191) 사이에 형성된 전기장에 의해 더 강한 세기의 유전영동힘을 받고, 제1 전극(210)과 제2 전극(220) 사이에 원활하게 배치될 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 전극(210)이 제1 내부 뱅크(410)의 상면 일부만을 덮도록 배치되고, 제1 전극(210)과 제2 전극(220) 사이의 수직 거리는 제2 전극(220)과 제1 전압 배선(191) 사이의 수직 거리보다 클 수 있다. 표시 장치(10)는 제1 전극(210)과 제2 전극(220) 사이에만 전기장을 형성하여 발광 소자(300)를 배치시키는 경우보다 더 강한 세기의 전기장으로 발광 소자(300)를 배치시킬 수 있고, 발광 소자(300)들은 제1 전극(210)과 제2 전극(220) 사이에 배치되는 수가 증가할 수 있다. 또한, 발광 소자(300)들은 제1 전극(210)과 제2 전극(220) 사이에서 일 방향으로 배향된 상태로 배치될 수 있는데, 더 강한 세기에 의해 배치되는 발광 소자(300들은 배향된 방향의 오차가 감소하여 정렬도가 향상될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
한편, 각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)으로 입사되는 광을 반사시켜 각 서브 화소(PXn)의 상부 방향으로 출사시킬 수도 있다.
또한, 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 각 서브 화소(PXn)에 하나의 제1 전극(210)과 하나의 제2 전극(220)이 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 내부 뱅크(410, 420)와 같이, 제1 전극(210)과 제2 전극(220)은 더 많은 수가 배치될 수 있다. 또한, 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상만을 갖지 않고, 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 영역이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않는다.
제2 절연층(510)은 제1 절연층(200), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제2 절연층(510)은 각 전극(210, 220)들, 또는 내부 뱅크(410, 420)들이 이격된 사이 영역에 더하여, 내부 뱅크(410, 420)를 중심으로 이들 사이 영역의 반대편에도 배치될 수 있다. 또한, 제2 절연층(510)은 제1 내부 뱅크(410), 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된다. 예를 들어, 제2 절연층(510)은 제1 전극(210)과 제2 전극(220)을 포함하여 제1 절연층(200) 상에 전면적으로 배치되되, 제1 전극(210)과 제2 전극(220)의 상면 일부를 노출하도록 배치될 수 있다. 즉, 제2 절연층(510)에는 제1 전극(210)과 제2 전극(220)을 부분적으로 노출시키는 개구부(미도시)가 형성될 수 있다. 제1 전극(210)과 제2 전극(220)은 상기 개구부에 의해 내부 뱅크(410, 420) 상에 배치된 부분 중 일부가 노출될 수 있다.
또한, 상술한 바와 같이 제1 전극(210)은 제1 내부 뱅크(410)의 일 측만을 덮도록 배치되므로, 제2 절연층(510)은 제1 내부 뱅크(410)의 타 측, 예를 들어 제2 내부 뱅크(420)와 이격 대향하는 일 측을 덮도록 배치될 수 있다. 이에 따라 일 실시예에 따르면, 제2 절연층(510)의 적어도 일부 영역은 제1 내부 뱅크(410)와 직접 접촉할 수 있다. 제2 절연층(510)은 제1 내부 뱅크(410)의 상면 중 제1 전극(210)이 배치되지 않고 노출된 영역에서 제1 내부 뱅크(410)와 접촉할 수 있다.
제2 절연층(510)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제2 절연층(510) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제2 절연층(510)의 형상 및 구조는 이에 제한되지 않는다.
예시적인 실시예에서, 제2 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에서 상면 일부에 단차가 형성될 수 있다. 몇몇 실시예에서, 제2 절연층(510)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된 제2 절연층(510)은 하부에 배치되는 전극(210, 220)이 형성하는 단차에 의해 상면의 일부가 단차질 수 있다. 제1 전극(210)과 제2 전극(220) 사이에서 제2 절연층(510) 상에 배치되는 발광 소자(300)는 제2 절연층(510)의 상면 사이에서 빈 공간을 형성할 수 있다. 상기 빈 공간은 후술하는 제3 절연층(520)을 이루는 재료에 의해 채워질 수도 있다.
외부 뱅크(450)는 제2 절연층(510) 상에 배치될 수 있다. 도 2 및 도 3에 도시된 바와 같이, 외부 뱅크(450)는 각 서브 화소(PXn)들 간의 경계에 배치될 수 있다. 외부 뱅크(450)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 내부 뱅크(410, 420) 및 전극(210, 220)들 사이에 발광 소자(300)가 배치되는 영역을 포함하여 내부 뱅크(410, 420)과 전극(210, 220)들의 일부를 둘러싸도록 배치될 수 있다. 즉, 외부 뱅크(450)는 표시 영역(DPA) 전면에 있어서 격자형 패턴을 형성할 수 있다.
일 실시예에 따르면, 외부 뱅크(450)의 높이는 내부 뱅크(410, 420)의 높이보다 클 수 있다. 내부 뱅크(410, 420)와 달리, 외부 뱅크(450)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 표시 장치(10)의 제조 공정 중, 발광 소자(300)를 배치하기 위한 잉크젯 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 즉, 외부 뱅크(450)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 외부 뱅크(450)은 내부 뱅크(410, 420)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이, 또는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 후술하는 접촉 전극(261, 262)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극, 예컨대 제1 전극(210)과 제2 전극(220)이 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 각 전극들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 광(L1)을 방출하는 활성층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 광(L2)을 방출하는 활성층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 는 중심 파장대역이 제3 파장인 제3 광(L3)을 방출하는 활성층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 광(L1)이 출사되고, 제2 서브 화소(PX2)에서는 제2 광(L2)이 출사되고, 제3 서브 화소(PX3)에서는 제3 광(L3)이 출사될 수 있다. 몇몇 실시예에서, 제1 광(L1)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 광(L2)은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 광(L3)은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(300)는 각 전극(210, 220) 사이에서 제2 절연층(510) 상에 배치될 수 있다. 예를 들어, 발광 소자(300)는 내부 뱅크(410, 420) 사이에 배치된 제2 절연층(510) 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 내부 뱅크(410, 420) 사이에 형성된 영역 이외의 영역, 예를 들어 내부 뱅크(410, 420)와 외부 뱅크(450) 사이에 배치될 수도 있다. 또한 발광 소자(300)는 일부 영역이 각 전극(210, 220)과 두께 방향으로 중첩하도록 배치될 수 있다. 상술한 바와 같이, 일 실시예에 따른 표시 장치(10)는 제1 전극(210)이 제1 내부 뱅크(410)의 일 측만을 덮도록 배치되므로, 발광 소자(300)의 일 단부는 제1 전극(210)과 두께 방향으로 비중첩하고, 타 단부는 제2 전극(220)과 두께 방향으로 중첩하여 제2 전극(220) 상에 놓일 수 있다.
한편, 도면에 도시되지 않았으나 발광 소자(300)는 제1 기판(110) 또는 제1 절연층(200)의 상면과 평행한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 표시 장치(10)의 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 연장된 일 방향이 제1 절연층(200)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 절연층(200)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 절연층(200)에 수직한 방향으로 배치될 수도 있다. 발광 소자(300)의 구조에 대한 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제3 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 예를 들어, 제3 절연층(520)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 제3 절연층(520) 중 발광 소자(300) 상에 배치된 부분은 평면상 제1 전극(210)과 제2 전극(220) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제3 절연층(520)은 각 서브 화소(PXn) 내에서 스트라이프형 또는 아일랜드형 패턴을 형성할 수 있다.
일 실시예에 따르면, 제3 절연층(520)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)의 노출된 단부는 후술하는 접촉 전극(261, 262)과 접촉할 수 있다. 이러한 제3 절연층(520)의 형상은 통상적인 마스크 공정을 이용하여 제3 절연층(520)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제3 절연층(520)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제3 절연층(520)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제3 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제2 절연층(510) 사이에 배치될 수도 있다. 제3 절연층(520)은 표시 장치(10)의 제조 공정 중에 형성된 제2 절연층(510)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제3 절연층(520)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제3 절연층(520) 상에는 복수의 접촉 전극(261, 262)과 제4 절연층(530)이 배치될 수 있다.
도 2에 도시된 바와 같이, 복수의 접촉 전극(261, 262)들은 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(261, 262)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(261, 262)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있다.
접촉 전극(261, 262)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220)의 일부 영역 상에 배치될 수 있다. 제1 접촉 전극(261)은 제1 전극(210) 상에 배치되고 , 제2 접촉 전극(262)은 제2 전극(220) 상에 배치되며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극(210)과 제2 전극(220), 또는 제2 전극 가지부(220B)의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(210)과 제2 전극(220)의 상면 중 일부와 접촉하도록 배치될 수 있다. 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 상면 일부가 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 예를 들어, 제1 접촉 전극(261)은 제1 전극(210) 중 제1 내부 뱅크(410) 상에 위치한 부분과 접촉하고, 제2 접촉 전극(262)은 제2 전극(220) 중 제2 내부 뱅크(420) 상에 위치한 부분과 접촉할 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220)의 상면을 전면적으로 덮도록 배치될 수도 있다.
도 3에 도시된 바와 같이 제2 접촉 전극(262)은 제2 전극(220) 및 제2 절연층(510) 상에 배치된다. 제2 접촉 전극(262)은 발광 소자(300)의 타 단부 및 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 상기 반도체층이 노출된 단부면에서 발광 소자(300)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 양 단부의 측면이 부분적으로 노출될 수도 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)의 외면을 덮는 제2 절연층(520)을 형성하는 공정에서 발광 소자(300)의 반도체층 외면을 둘러싸는 절연막(도 4의 '380')이 부분적으로 제거될 수 있고, 발광 소자(300)의 노출된 측면은 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수도 있다.
도면에서는 하나의 서브 화소(PXn)에 제1 접촉 전극(261)과 제2 접촉 전극(262)이 하나씩 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)의 수에 따라 달라질 수 있다.
제4 절연층(530)은 제2 접촉 전극(262) 상에 배치된다. 제4 절연층(530)은 제2 접촉 전극(262)을 덮도록 배치됨에 따라 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시킬 수 있다. 구체적으로, 제4 절연층(530)은 제2 접촉 전극(262)을 덮도록 배치되되, 발광 소자(300)가 제1 접촉 전극(261)과 접촉할 수 있도록 발광 소자(300)의 타 단부 상에는 배치되지 않을 수 있다. 제4 절연층(530)은 제3 절연층(520)의 상면에서 제2 접촉 전극(262) 및 제3 절연층(520)과 부분적으로 접촉할 수 있다. 제4 절연층(530)의 제1 전극(210)이 배치된 방향의 측면은 제3 절연층(520)의 일 측면과 정렬될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 접촉 전극(261)은 제1 전극(210), 제3 절연층(520) 및 제4 절연층(530) 상에 배치된다. 제1 접촉 전극(261)은 발광 소자(300)의 일 단부 및 제1 전극(210)의 노출된 상면과 접촉할 수 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제2 전극(210)과 전기적으로 연결될 수 있다.
즉, 제2 접촉 전극(262)은 제1 전극(220)과 제4 절연층(530) 사이에 배치되고, 제1 접촉 전극(261)은 제4 절연층(530) 상에 배치될 수 있다. 제1 접촉 전극(261)은 부분적으로 제3 절연층(520), 제4 절연층(530), 제1 전극(210) 및 발광 소자(300)와 접촉할 수 있다. 제1 접촉 전극(261)의 제2 전극(220)이 배치된 방향의 일 단부는 제4 절연층(530) 상에 배치될 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제3 절연층(520)과 제4 절연층(530)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제4 절연층(530)은 생략될 수 있다.
접촉 전극(261, 262)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제5 절연층(550)은 제1 기판(110) 상에 전면적으로 배치될 수 있다. 제5 절연층(550)은 제1 기판(110) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제2 절연층(510), 제3 절연층(520), 제4 절연층(530) 및 제5 절연층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제2 절연층(510), 제3 절연층(520), 제4 절연층(530) 및 제5 절연층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또한, 제2 절연층(510), 제3 절연층(520), 제4 절연층(530) 및 제5 절연층(550)은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달 받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 4를 참조하면 참조하면, 발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320), 활성층(330), 전극층(370) 및 절연막(380)을 포함할 수 있다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 활성층(330) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 4에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220) 또는 접촉 전극(261, 262)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(330)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 전극(210)이 제1 내부 뱅크(410)의 일 측, 예를 들어 제2 내부 뱅크(420)와 대향하는 일 측의 반대편 타 측만을 덮도록 배치됨에 따라, 제1 전극(210)과 제2 전극(220) 사이의 거리는 제1 내부 뱅크(410)와 제2 전극(220) 사이의 거리보다도 클 수 있다. 또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치되는 발광 소자(300)는 제1 전극(210)과 두께 방향으로 비중첩할 수 있다.
상술한 바와 같이, 표시 장치(10)는 제1 전극(210)이 제1 내부 뱅크(410)의 일 측만을 덮도록 배치됨으로써, 제2 전극(220)과 제1 전극(210) 사이의 수직 거리는 제2 전극(220)과 제1 전압 배선(191) 사이의 수직 거리보다 클 수 있다. 이에 따라 제2 전극(220)과 제1 전극(210) 사이에 형성되는 전기장보다 제2 전극(220)과 제1 전압 배선(191) 사이에 형성되는 전기장의 세기가 더 크고, 발광 소자(300)는 강한 세기의 전기장에 의해 높은 정렬도를 갖고 배치될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다. 이하에서는 표시 장치(10)의 제조 공정의 순서에 대하여 상세히 설명하기로 하고, 각 부재들의 형성 방법에 대한 설명은 생략하여 서술하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 평면도이다.
먼저, 도 5 및 도 6을 참조하면, 제1 기판(110), 제1 기판(110) 상에 배치된 회로소자층, 회로소자층 상에 배치된 제1 절연층(200)을 형성하고, 제1 절연층(200) 상에 내부 뱅크(410, 420), 제1 전극 라인(210') 및 제2 전극(220)을 형성한다. 회로소자층은 상술한 바와 같이 제1 트랜지스터(120)와 제2 트랜지스터(140), 복수의 전압 배선(191, 192) 등을 포함한다. 이에 대한 자세한 설명은 생략하기로 한다.
구체적으로, 제1 절연층(200) 상에 제1 내부 뱅크(410)와 제2 내부 뱅크(420)를 형성하고, 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 상에 제1 전극 라인(210')과 제2 전극(220)을 형성한다. 상술한 바와 같이 제2 전극(220)은 일 방향으로 측정된 폭이 제2 내부 뱅크(420)의 일 방향으로 측정된 폭보다 크게 형성되어 제2 내부 뱅크(420)의 외면을 덮도록 배치된다. 반면, 제1 전극 라인(210')은 일 방향으로 측정된 폭이 제2 전극(220)보다 좁게 형성되어 제1 내부 뱅크(410)의 일 측면만을 덮도록 배치된다.
한편, 도 6에 도시된 바와 같이, 표시 장치(10)의 제조 공정 중 제1 전극 라인(210')은 제2 방향(DR2)으로 연장되어 이웃하는 서브 화소(PXn)에도 배치되도록 형성될 수 있다. 제1 전극 라인(210')과 제2 전극(220)은 표시 영역(DPA)의 외곽부에 위치한 비표시 영역(NDA)에도 배치되고, 발광 소자(300)를 배치하는 공정에서 비표시 영역(NDA)에 배치된 제1 전극 라인(210')과 제2 전극(220)은 외부 장치(미도시)와 전기적으로 연결되어 정렬 신호를 직접 전달 받을 수 있다. 이후, 후속 공정에서 제1 전극 라인(210')은 일부 영역이 단선되는 공정이 수행되고, 제1 전극(210)을 형성할 수 있다.
도 7 및 도 8은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
이어, 도 7을 참조하면, 제1 절연층(200) 상에 제1 전극 라인(210')과 제2 전극(220)을 덮도록 배치된 제2 절연물층(510')을 형성하고, 제2 절연물층(510') 상에 외부 뱅크(450)를 형성한다. 도 7의 제2 절연물층(510')은 개구부(미도시)가 형성되지 않아 제1 전극 라인(210')과 제2 전극(220)을 전면적으로 덮을 수 있다. 이후의 공정에서 제1 절연물층(510')은 부분적으로 식각되고, 제1 전극(210)과 제2 전극(220)의 상면 일부를 노출하는 개구부(미도시) 형성되어 제2 절연층(510)을 형성할 수 있다.
외부 뱅크(450)는 제2 절연물층(510') 상에서 각 서브 화소(PXn)의 경계에 배치되고, 내부 뱅크(410, 420)을 둘러싸도록 배치된다. 외부 뱅크(450)는 발광 소자(300)를 배치하는 공정에서 전극(210, 220)들 상에 분사된 잉크가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
다음으로 도 8을 참조하면, 제1 전극 라인(210')과 제2 전극(220) 사이에 전기장(E)을 형성하여 발광 소자(300)를 제1 전극 라인(210')과 제2 전극(220) 사이에 정렬시킨다. 몇몇 실시예에서, 발광 소자(300)는 잉크젯 공정을 통해 소정의 잉크에 분산된 상태로 각 화소(PX) 또는 서브 화소(PXn)에 분사되고, 제1 전극 라인(210')과 제2 전극(220) 사이에 전기장(E)을 형성하는 공정을 통해 전극(210, 220)들 사이에 정렬될 수 있다. 잉크 내에 분산된 발광 소자(300)를 분사한 뒤 제1 전극 라인(210')과 제2 전극(220), 또는 제1 전압 배선(191)과 제2 전압 배선(192)에 정렬 신호를 인가하면, 이들 사이에는 전기장(E)이 형성되고 발광 소자(300)는 상기 전계에 의한 유전영동힘(Dielectrophoretic Force)을 받을 수 있다. 유전영동힘을 전달 받은 발광 소자(300)는 잉크 내에서 배향 방향 및 위치가 바뀌면서 제1 전극 라인(210')과 제2 전극(220) 사이에 정렬될 수 있다.
여기서, 제1 전극 라인(210')과 제2 전극(220) 중 어느 한 전극은 접지되고, 다른 전극은 교류 전원이 인가될 수 있다. 예를 들어 제1 전극 라인(210')은 접지되고 제2 전극(220)에 교류 전원이 인가될 경우, 제2 전극(220)은 제2 전압 라인(VSSL)이 아닌 제2 전극(220)에 직접 교류 전원이 인가될 수 있다. 이와 같이 제2 전극(220)에 교류 전원을 인가하는 공정은 표시 장치(10)의 제조 공정 중 제2 전극(220)과 연결된 배선을 통해 수행될 수 있고, 이후 상기 배선을 단선하는 공정을 수행할 수 있다.
한편, 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이, 또는 제1 전극(210)과 제2 전극(220) 사이에는 발광 소자(300)들이 배치되는 정렬 영역(AA)이 형성될 수 있다. 정렬 영역(AA)에는 제1 전극(210)과 제2 전극(220), 제1 전압 배선(191)과 제2 전압 배선(192)에 인가되는 정렬 신호에 의해 전기장이 형성되고, 발광 소자(300)는 상기 전기장에 의해 유전영동힘을 전달 받아 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
상술한 바와 같이, 일 실시예에 따른 표시 장치(10)는 제1 전극(210) 또는 제1 전극 라인(210')과 제2 전극(220) 사이의 수직 거리(도 7의 'W2')는 제2 전극(220)과 제1 전압 배선(191) 사이의 수직 거리(도 7의 'W1')보다 클 수 있다. 발광 소자(300)를 배치하는 공정에서, 제1 전극(210)과 제2 전극(220), 제1 전압 배선(191)과 제2 전압 배선(192)은 각각 정렬 신호가 인가될 수 있다. 제1 전극(210)과 달리 제1 전압 배선(191)은 제2 전극(220)과 서로 다른 층에 배치되므로, 이들 사이의 수직 거리(W1)는 제1 전극(210)과 제2 전극(220) 사이의 수직 거리(W2)보다 좁게 형성될 수 있다. 이에 따라 제1 전극(210)과 제2 전극(220) 사이 보다 제1 전압 배선(191)과 제2 전극(220) 사이에서 더 강한 세기의 전기장이 형성될 수 있다. 발광 소자(300)는 강한 세기의 전기장에 의해 강한 유전영동힘을 받고, 각 전극(210, 220)들 사이에서 높은 정렬도를 갖고 배치될 수 있다.
또한, 제1 전극(210)은 제1 내부 뱅크(410)의 일 측 상에만 배치되고 제2 내부 뱅크(420)와 이격 대향하는 타 측 상에는 배치되지 않으므로, 제1 전압 배선(191)과 제2 전극(220) 사이에 형성되는 전기장은 제1 전극(210)에 의해 차단되지 않을 수도 있다. 즉, 일 실시예에 따르면 제1 전극(210)은 제1 내부 뱅크(410)의 일 측을 덮도록 배치되고, 제1 전압 배선(191)은 제1 전극(210)이 배치되지 않는 제1 내부 뱅크(410)의 타 측과 두께 방향으로 중첩할 수 있다. 제1 전압 배선(191)은 제1 내부 뱅크(410)의 타 측에서 제1 전극(210)과 두께 방향으로 비중첩할 수도 있다.
한편, 제2 전압 배선(192)의 경우에도 발광 소자(300)를 배치하는 공정에서 정렬 신호가 인가될 수 있는데, 도면에 도시되지 않았으나 제1 전압 배선(191)과 제2 전압 배선(192) 사이의 수직 거리는 제1 전압 배선(191)과 제2 전극(220) 사이의 수직 거리(W1)보다 클 수 있다. 이에 따라, 각 전극(210, 220)과 각 전압 배선(191, 192)에 정렬 신호가 인가될 때, 제1 전압 배선(191)과 제2 전극(220) 사이에서 가장 강한 전기장이 형성될 수 있다. 다만, 이에 제한되지 않는다.
도 9는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 평면도이다.
다음으로 도 9를 참조하면, 제1 전극 라인(210')의 일부를 단선하여 제1 전극(210)을 형성한다. 제1 전극 라인(210')을 단선하는 공정은 통상의 패터닝 공정을 통해 수행될 수 있다. 또한, 도면에 도시되지 않았으나, 제2 전극(220)의 경우에도 비표시 영역(NDA)에서 연결되어 정렬 신호가 인가되는 배선을 단선하는 공정을 수행할 수 있다.
다음으로, 발광 소자(300) 상에 배치되는 제3 절연층(520), 제4 절연층(530), 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 형성한다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저, 도 10을 참조하면, 제2 절연물층(510') 상에 이를 덮도록 배치되는 제3 절연물층(520')을 형성한다. 제3 절연물층(520')은 제2 절연물층(510')과 같이 후속 공정에서 일부 영역이 패터닝되어 제3 절연층(520)을 형성할 수 있다. 제3 절연물층(520')은 제2 절연물층(510') 상에 전면적으로 배치되고, 이후의 공정에서 발광 소자(300)가 이동하지 않도록 이를 고정할 수 있다.
다음으로 도 11 및 도 12를 참조하면, 제2 절연물층(510')과 제3 절연물층(520') 일부를 패터닝하여 제2 전극(220) 일부와 발광 소자(300)의 일 단부를 노출시키고, 상기 노출된 제2 전극(220) 및 발광 소자(300)와 접촉하는 제2 접촉 전극(262)을 형성한다. 제2 전극(220)은 제2 내부 뱅크(420) 상에 배치된 부분 중 일부가 노출될 수 있다. 제2 절연물층(510')과 제3 절연물층(520')을 패터닝하는 공정과 제2 접촉 전극(262)을 형성하는 공정은 통상의 패터닝 공정으로 수행될 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
이어, 도 13을 참조하면, 제3 절연물층(520'), 제2 접촉 전극(262) 상면을 덮도록 배치되는 제4 절연물층(530')을 형성한다. 제4 절연물층(530')은 제3 절연물층(520')과 같이 이후의 공정에서 부분적으로 패터닝되어 제4 절연층(530)을 형성할 수 있다.
다음으로 도 14 및 도 15를 참조하면, 제2 절연물층(510'), 제3 절연물층(520') 및 제4 절연물층(530')의 일부 영역을 패터닝하여 제1 전극(210) 및 발광 소자(300)의 타 단부를 노출시키고, 상기 노출된 제1 전극(210) 및 발광 소자(300)와 접촉하는 제1 접촉 전극(261)을 형성한다. 제1 전극(210)은 제1 내부 뱅크(410) 상에 배치된 부분 중 일부가 노출될 수 있다. 제2 절연물층(510'), 제3 절연물층(520') 및 제4 절연물층(530')은 본 공정에서 패터닝되어 각각 제2 절연층(510), 제3 절연층(520) 및 제4 절연층(530)을 형성할 수 있다.
한편, 도 10 내지 도 15에서는 제4 절연층(530)을 형성하는 공정을 포함하여 제1 접촉 전극(261)과 제2 접촉 전극(262)이 각각 다른 공정에서 형성된 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 이들은 하나의 공정에서 동시에 형성될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
이어, 도면에 도시되지 않았으나, 제1 기판(110) 상에 배치된 부재들을 덮도록 배치되는 제5 절연층(550)을 형성하여 일 실시예에 따른 표시 장치(10)를 제조할 수 있다.
이하에서는 표시 장치(10)의 다양한 실시예에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 16을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제4 절연층(530)이 생략될 수 있다. 본 실시예는 제4 절연층(530)이 생략된 점에서 도 3의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 16의 표시 장치(10_1)는 제4 절연층(530)이 생략되고, 제1 접촉 전극(261_1)이 제3 절연층(520_1) 상에 직접 배치될 수 있다. 몇몇 실시예에서, 제3 절연층(520_1)이 유기 절연 물질을 포함하는 경우, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)은 하나의 공정에서 동시에 형성될 수 있다.
도 17 및 도 18은 도 16의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 17 및 도 18을 참조하면, 발광 소자(300)를 제1 전극(210)과 제2 전극(220) 사이에 배치한 뒤, 제3 절연층(520_1)을 형성하는 공정에서 도 17과 같이 제1 전극(210)과 제2 전극(220)의 상면 일부를 동시에 노출시킬 수 있다. 이후, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)을 동시에 형성하되, 이들은 발광 소자(300) 상에 배치된 제3 절연층(520_1) 상에서 상호 이격될 수 있다. 이에 따라 제1 접촉 전극(261_1)은 하면 일부가 제3 절연층(520_1)과 직접 접촉할 수도 있다. 본 실시예에 따른 표시 장치(10_1)는 제3 절연층(530)이 생략되고, 제1 접촉 전극(261_1)과 제2 접촉 전극(262_1)이 하나의 공정에서 동시에 형성됨으로써, 표시 장치(10_1) 제조 공정의 수가 더 단축될 수 있다.
한편, 표시 장치(10)는 더 많은 수의 내부 뱅크(410, 420)와 더 많은 수의 전극(210, 220)들을 포함할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 20은 도 19의 표시 장치의 일부를 나타내는 단면도이다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 내부 뱅크(410_2)와 제2 내부 뱅크(420_2) 사이에 배치된 제3 내부 뱅크(430_2) 및 제4 내부 뱅크(440_2), 제1 전극(210_2)과 제2 전극(220_2) 사이에 배치된 제3 전극(230_2) 및 제4 전극(240_2), 제1 접촉 전극(261_2)과 제2 접촉 전극(262_2) 사이에 배치된 제3 접촉 전극(263_2)과 제4 접촉 전극(264_2)을 더 포함할 수 있다. 본 실시예는 제3 내부 뱅크(430_2), 제4 내부 뱅크(440_2), 제3 전극(230_2) 및 제4 전극(240_2)을 더 포함하는 점에서 도 2 및 도 3의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 24 및 도 25의 표시 장치(10_2)는 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2)를 더 포함할 수 있다. 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2)는 실질적으로 제1 내부 뱅크(410_2) 및 제2 내부 뱅크(420_2)과 동일한 구조를 가질 수 있다. 즉, 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2)는 각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장되고, 이들 각각은 제1 내부 뱅크(410_2) 및 제2 내부 뱅크(420_2)와 제1 방향(DR1)으로 이격 대향할 수 있다. 예를 들어, 제1 내부 뱅크(410_2), 제3 내부 뱅크(430_2), 제4 내부 뱅크(440_2) 및 제2 내부 뱅크(420_2)는 서브 화소(PXn)의 제1 방향(DR1) 일 측으로부터 타 측을 향해 순차적으로 이격되어 배치될 수 있다. 후술할 바와 같이, 이들 사이에는 각각 발광 소자(300)들이 배치되는 정렬 영역(AA)들이 형성될 수 있고, 각 서브 화소(PXn)당 더 많은 수의 발광 소자(300)들이 배치될 수 있다.
제3 전극(230_2)은 제3 내부 뱅크(430_2) 상에 배치되고, 제4 전극(240_2)은 제4 내부 뱅크(440_2) 상에 배치된다. 제3 전극(230_2)과 제4 전극(240_2)은 제1 전극(210_2)과 유사한 형상을 가질 수 있다. 제3 전극(230_2)과 제4 전극(240_2)은 각각 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2) 상에서 제2 방향(DR2)으로 연장되어 배치되고, 이들은 각각 제1 방향(DR1)으로 이격 대향할 수 있다. 예를 들어, 제1 전극(210_2), 제3 전극(230_2), 제4 전극(240_2) 및 제2 전극(220_2)은 서브 화소(PXn)의 제1 방향(DR1) 일 측으로부터 타 측을 향해 순차적으로 이격되어 배치될 수 있다.
다만, 제3 전극(230_2)과 제4 전극(240_2)은 제1 전극(210_2) 및 제2 전극(220_2)과 달리 각 화소(PX) 또는 서브 화소(PXn)에 배치된 회로 소자 또는 배선들과 전기적으로 연결되지 않을 수 있다. 제1 전극(210_2)은 제1 도전 패턴(196)을 통해 제1 트랜지스터(120)와 전기적으로 연결되고, 제2 전극(220_2)은 제2 전압 배선(192_2)과 전기적으로 연결되나, 제3 전극(230_2) 및 제4 전극(240_2)은 이들과 전기적으로 연결되지 않는 플로팅 전극(Floating electrode)일 수 있다. 제3 전극(230_2) 및 제4 전극(240_2)은 회로 소자들 또는 배선들로부터 인가되는 전기 신호가 직접 전달되지 않고, 제1 전극(210_2)과 제2 전극(220_2)으로 전달된 전기 신호가 흐르는 전극일 수 있다.
한편, 일 실시예에 따르면 제3 전극(230_2)은 제3 내부 뱅크(430_2)의 일 측, 예컨대 제1 내부 뱅크(410_2)와 대향하는 일 측만을 덮도록 배치되고, 제4 전극(240_2)은 제4 내부 뱅크(440_2)의 일 측, 예컨대 제3 내부 뱅크(430_2)와 대향하는 일 측만을 덮도록 배치될 수 있다. 제3 전극(230_2)과 제4 전극(240_2)도 제1 전극(210_2)과 동일하게 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2)의 일부를 노출하도록 배치될 수 있다. 후술할 바와 같이 표시 장치(10_2)의 제2 데이터 도전층은 더 많은 수의 도전 배선들을 포함할 수 있고, 각 전극들(210_2, 220_2, 230_2, 240_2) 간의 수직 거리보다 전극들과 도전 배선들 사이의 수직 거리가 더 좁을 수 있다. 이에 따라 전극들과 도전 배선들 사이에 형성되는 전기장을 차단하지 않도록 제3 전극(230_2)과 제4 전극(240_2)도 각각 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2)의 일부만을 덮도록 배치될 수 있다. 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제3 전극(230_2) 상에는 제3 접촉 전극(263_2)이 더 배치되고, 제4 전극(240_2) 상에는 제4 접촉 전극(264_2)이 더 배치될 수 있다. 제3 접촉 전극(263_2)과 제4 접촉 전극(264_2)은 제1 접촉 전극(261_2) 및 제2 접촉 전극(262_2)과 달리 각 전극들보다 넓은 폭을 가질 수 있다. 일 실시예에 따르면, 제3 접촉 전극(263_2)과 제4 접촉 전극(264_2)은 일 방향으로 측정된 폭이 제3 전극(230_2) 및 제4 전극(240_2)의 상기 일 방향으로 측정된 폭보다 넓을 수 있다. 이에 따라, 제3 접촉 전극(263_2)은 제1 전극(210_2)과 제3 전극(230_2) 사이에 배치된 발광 소자(300) 및 제3 전극(230_2)과 제4 전극(240_2) 사이에 배치된 발광 소자(300)와 동시에 접촉할 수 있다. 제4 접촉 전극(264_2)은 제3 전극(230_2)과 제4 전극(240_2) 사이에 배치된 발광 소자(300) 및 제4 전극(240_2)과 제2 전극(220_2) 사이에 배치된 발광 소자(300)와 동시에 접촉할 수 있다.
구체적으로, 일 실시예에 따르면, 표시 장치(10_2)의 제3 접촉 전극(263_2)은 제3-1 접촉 전극(263a_2) 및 제3-2 접촉 전극(263b_2)을 포함하고, 제4 접촉 전극(264_2)은 제4-1 접촉 전극(264a_2) 및 제4-2 접촉 전극(264b_2)을 포함할 수 있다. 도 20에 도시된 바와 같이, 제3-1 접촉 전극(263a_2)은 제1 전극(210_2)과 제3 전극(230_2) 사이에 배치된 발광 소자(300)의 일 단부 및 제3 전극(230_2)과 접촉하고, 제3-2 접촉 전극(263b_2)은 제3 전극(230_2)과 제4 전극(240_2) 사이에 배치된 발광 소자(300)의 일 단부 및 제3 전극(230_2)과 접촉할 수 있다. 또한, 제4-1 접촉 전극(264a_2)은 제3 전극(230_2)과 제4 전극(240_2) 사이에 배치된 발광 소자(300)의 타 단부 및 제4 전극(240_2)과 접촉하고, 제4-2 접촉 전극(264b_2)은 제4 전극(240_2)과 제2 전극(220_2) 사이에 배치된 발광 소자(300)의 일 단부 및 제4 전극(240_2)과 접촉할 수 있다.
표시 장치(10_2)의 제조 공정 중, 접촉 전극들을 형성하는 공정은 2회에 걸쳐 수행될 수 있다. 그 중, 제3-1 접촉 전극(263a_2)과 제4-1 접촉 전극(264a_2)은 제2 접촉 전극(262_2)을 형성하는 공정에서 동시에 형성되고, 제3-2 접촉 전극(263b_2)과 제4-2 접촉 전극(264b_2)은 제1 접촉 전극(261_2)을 형성하는 공정에서 동시에 형성될 수 있다. 제3-1 접촉 전극(263a_2)과 제3-2 접촉 전극(263b_2)은 각각 제3 전극(230_2)과 접촉하고, 이와 동시에 상호 접촉함으로써 하나의 제3 접촉 전극(263_2)을 형성할 수 있다. 이와 동일한 관점에서, 제4-1 접촉 전극(264a_2)과 제4-2 접촉 전극(264b_2)은 각각 제4 전극(240_2)과 접촉하고, 이와 동시에 상호 접촉함으로써 하나의 제4 접촉 전극(264_2)을 형성할 수 있다. 일 예로, 제3-1 접촉 전극(263a_2) 및 제3-2 접촉 전극(263b_2)과 제4-1 접촉 전극(264a_2) 및 제4-2 접촉 전극(264b_2)은 각각 제3 전극(230_2) 및 제4 전극(240_2) 상에서 각각 접촉할 수 있으나, 경우에 따라서 어느 한 접촉 전극이 다른 접촉 전극 상에 배치되면어 상호 접촉할 수도 있다.
다만, 이에 제한되지 않는다. 경우에 따라서 제3-1 접촉 전극(263a_2)과 제3-2 접촉 전극(263b_2), 제4-1 접촉 전극(264a_2)과 제4-2 접촉 전극(264b_2)은 각각 제3 전극(230_2) 및 제4 전극(240_2)과 접촉하되, 이들이 상호 접촉하지 않고 이격될 수도 있다. 발광 소자(300)들 중 일부는 제3 전극(230_2)과 제4 전극(240_2)이 플로팅 전극이더라도 제3 접촉 전극(263_2)과 제4 접촉 전극(264_2)을 통해 제1 전극(210_2) 및 제2 전극(220_2)으로부터 전기 신호를 전달받을 수 있다.
제1 전극(210_2)을 통해 전기 신호가 전달되면, 제1 전극(210_2)과 제3 전극(230_2) 사이에 배치된 발광 소자(300)의 일 단부로 상기 전기 신호가 전달될 수 있다. 상기 전기 신호는 제3 접촉 전극(263_2)과 제3 전극(230_2)으로 전달되고, 제3 전극(230_2)과 제4 전극(240_2) 사이에 배치된 발광 소자(300)로 전달될 수 있다. 이와 동일하게 상기 전기 신호는 제4 접촉 전극(264_2)과 제4 전극(240_2)으로 전달되고, 제4 전극(240_2)과 제2 전극(220_2) 사이에 배치된 발광 소자(300)로 전달될 수 있다. 제3 전극(230_2)과 제4 전극(240_2) 사이에 배치된 발광 소자(300)는 각각 제1 전극(210_2) 또는 제2 전극(220_2)을 통해 전달된 전기 신호를 제3 전극(230_2)과 제4 전극(240_2)을 통해서만 전달 받을 수 있고, 이들은 직렬로 연결될 수 있다. 일 실시예에 따른 표시 장치(10_2)는 제3 전극(230_2)과 제4 전극(240_2)을 더 포함하여 복수의 발광 소자(300)들 중 일부를 직렬로 연결함으로써 발광 효율을 더 향상시킬 수 있다.
한편, 도면에서는 하나의 제3 내부 뱅크(430_2)와 하나의 제3 전극(230_2), 하나의 제4 내부 뱅크(440_2)와 하나의 제4 전극(240_2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 제1 전극(210_2)과 제2 전극(220_2) 사이에 배치되는 제3 전극(230_2) 및 제4 전극(240_2)의 수는 더 많을 수 있고, 몇몇 실시예에서 이들 중 어느 한 전극은 생략될 수도 있다. 이에 대한 설명은 제3 내부 뱅크(430_2)와 제4 내부 뱅크(440_2)의 경우에도 동일하게 적용될 수 있음은 자명하다.
또한, 표시 장치(10_2)가 더 많은 수의 전극들을 포함함에 따라, 제2 데이터 도전층에도 더 많은 수의 도전 배선들이 배치될 수 있다. 제2 데이터 도전층은 제3 전압 배전(193_2) 및 제4 전압 배선(194_2)을 더 포함하고, 표시 장치(10_2)의 제조 공정 중 이들을 통해 인가된 정렬 신호는 복수의 정렬 영역(AA)에 전기장을 형성할 수 있다.
도 21 내지 도 26은 도 19의 표시 장치의 제조 공정 중 일부를 나타내는 단면도 및 평면도들이다.
먼저, 도 21 및 도 22를 참조하면, 제1 절연층(200) 상에 제1 내부 뱅크(410_2), 제2 내부 뱅크(420_2), 제3 내부 뱅크(430_2) 및 제4 내부 뱅크(440_2)를 형성하고, 이들 상에 배치되는 제1 전극 라인(210'_2), 제2 전극(220_2), 제3 전극 라인(230'_2) 및 제4 전극 라인(240'_2)을 형성한다. 이들의 배치에 대한 설명은 상술한 바와 동일하다. 예를 들어, 제2 전극(220_2)은 제2 내부 뱅크(420_2)보다 넓은 폭을 갖도록 형성되어 이의 외면을 덮도록 배치되고, 제1 전극 라인(210'_2), 제3 전극 라인(230'_2) 및 제4 전극 라인(24'0_2)은 각각 제1 내부 뱅크(410_2), 제3 내부 뱅크(430_2) 및 제4 내부 뱅크(440_2)의 일 측만을 덮도록 배치된다. 제1 전극 라인(210'_2), 제3 전극 라인(230'_2) 및 제4 전극 라인(24'0_2)은 후속 공정에서 일부가 단선되어 각각 제1 전극(210_2), 제3 전극(230_2) 및 제4 전극(240_2)을 형성할 수 있다.
한편, 제2 데이터 도전층은 제1 전압 배선(191_2)과 제2 전압 배선(192_2)에 더하여 제3 전압 배선(193_2) 및 제4 전압 배선(194_2)을 더 포함할 수 있다. 제3 전압 배선(193_2)은 제1 전압 배선(191_2)과 동일하게 제1 전원 전압(VDD)이 인가되고, 제4 전압 배선(194_2)은 제2 전압 배선(192_2)과 동일하게 제2 전원 전압(VSS)이 인가될 수 있다. 상술한 바와 같이, 제1 절연층(200) 상에 배치된 전극들간의 수직 거리는 전극들과 전압 배선들간의 수직 거리보다 넓게 형성됨으로써, 표시 장치(10_2)의 제조 공정 중 전극들과 전압 배선들 사이에 더 강한 전기장이 형성될 수 있다.
도 23 및 도 24를 참조하면, 먼저 제2 전극(220_2)과 제4 전극 라인(240'_2) 사이에 전기장(E)을 형성하여 발광 소자(300)를 제4 전극 라인(240'_2)과 제2 전극(220_2) 사이에 정렬시킨다.
제2 내부 뱅크(420_2)와 제4 내부 뱅크(440_2) 사이에는 제1 정렬 영역(AA1)이 형성되고, 제4 내부 뱅크(440_2)와 제3 내부 뱅크(430_2) 사이에는 제2 정렬 영역(AA2)이, 제3 내부 뱅크(430_2)와 제1 내부 뱅크(410_2) 사이에는 제3 정렬 영역(AA3)이 형성될 수 있다. 상술한 바와 같이 각 정렬 영역(AA1, AA2, AA3)들에는 각 전극(220_2) 또는 전극 라인(210'_2, 230'_2, 240'_2)들과, 전압 배선(191_2, 192_2, 193_2, 194_2)들에 인가되는 정렬 신호에 의해 전기장이 형성되고, 발광 소자(300)는 상기 전기장에 의해 유전영동힘을 전달받아 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
상술한 바와 같이, 일 실시예에 따른 표시 장치(10_2)는 어느 한 전극과 이와 인접한 다른 전극 사이의 수직 거리(도 24의 'W2')가 어느 한 전극과 이와 인접한 전압 배선 사이의 수직 거리(도 24의 'W1')보다 클 수 있다.
예를 들어, 제2 전극(220_2)은 제4 내부 뱅크(440_2)의 하부에 배치된 제3 전압 배선(193_2)과의 수직 거리(W1)가 제2 전극(220_2)과 제4 전극 라인(240'_2) 또는 제4 전극(240_2) 사이의 수직 거리(W2)보다 좁게 형성될 수 있다. 제4 전극(240_2) 또는 제4 전극 라인(240'_2)은 제4 내부 뱅크(440_2)의 일 측 상에만 배치되고 제2 내부 뱅크(420_2)와 이격 대향하는 타 측 상에는 배치되지 않으므로, 제3 전압 배선(193_2)과 제2 전극(220_2) 사이에 형성되는 전기장은 제4 전극(240_2) 또는 제4 전극 라인(240'_2)에 의해 차단되지 않을 수도 있다. 즉, 일 실시예에 따르면 제4 전극(240_2)은 제4 내부 뱅크(440_2)의 일 측을 덮도록 배치되고, 제3 전압 배선(193_2)은 제4 전극(240_2)이 배치되지 않는 제4 내부 뱅크(440_2)의 타 측과 두께 방향으로 중첩할 수 있다. 제3 전압 배선(193_2)은 제4 내부 뱅크(440_2)의 타 측에서 제4 전극(240_2)과 두께 방향으로 비중첩할 수도 있다.
이에 따라 제2 전극(220_2)과 제4 전극(240_2) 또는 제4 전극 라인(240'_2) 사이 보다 제3 전압 배선(193_2)과 제2 전극(220_2) 사이에서 더 강한 세기의 전기장이 형성될 수 있다. 발광 소자(300)는 강한 세기의 전기장에 의해 강한 유전영동힘을 받고, 각 전극들 사이에서 높은 정렬도를 갖고 배치될 수 있다. 한편, 제2 전압 배선(192_2)과 제3 전압 배선(193_2) 사이의 수직 거리는 제3 전압 배선(193_2)과 제2 전극(220_2) 사이의 수직 거리(W1)보다 클 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
이와 동일한 관점에서, 제4 전극(240_2) 또는 제4 전극 라인(240'_2)은 제3 내부 뱅크(430_2)의 하부에 배치된 제4 전압 배선(194_2)과의 수직 거리(W1)가 제4 전극(240_2) 또는 제4 전극 라인(240'_2)과 제3 전극 라인(230'_2) 또는 제3 전극(230_2) 사이의 수직 거리(W2)보다 좁게 형성될 수 있다. 또한, 제3 전극(230_2) 또는 제3 전극 라인(230'_2)은 제1 내부 뱅크(410_2)의 하부에 배치된 제1 전압 배선(191_2)과의 수직 거리(W1)가 제3 전극(230_2) 또는 제3 전극 라인(230'_2)과 제1 전극 라인(210'_2) 또는 제1 전극(210_2) 사이의 수직 거리(W2)보다 좁게 형성될 수 있다. 일 실시예에 따르면 제3 전극(230_2)은 제3 내부 뱅크(430_2)의 일 측을 덮도록 배치되고, 제4 전압 배선(194_2)은 제3 전극(230_2)이 배치되지 않는 제3 내부 뱅크(430_2)의 타 측과 두께 방향으로 중첩할 수 있다. 제4 전압 배선(194_2)은 제3 내부 뱅크(430_2)의 타 측에서 제3 전극(230_2)과 두께 방향으로 비중첩할 수도 있다.
이어, 도 25 및 도 26을 참조하면, 제2 정렬 영역(AA2) 및 제3 정렬 영역(AA3)에도 각각 발광 소자(300)를 정렬시킨다. 도면에서는 각 정렬 영역(AA1, AA2, AA3)마다 다른 공정에서 발광 소자(300)들을 정렬시키는 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 제1 정렬 영역(AA1), 제2 정렬 영역(AA2) 및 제3 정렬 영역(AA3)에 배치되는 발광 소자(300)들은 동일한 공정에서 동시에 정렬될 수도 있다.
이후, 도면으로 도시하지 않았으나, 발광 소자(300) 상에 제3 절연층(520), 제1 접촉 전극(261_2), 제2 접촉 전극(262_2), 제3 접촉 전극(263_2), 제4 접촉 전극(264_2), 제4 절연층(530), 및 제5 절연층(550)을 형성하여 도 19의 표시 장치(10_2)를 제조할 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
또한, 표시 장치(10)는 더 많은 수의 제1 전극(210)과 제2 전극(220)을 포함하여 각 서브 화소(PXn) 당 더 많은 수의 발광 소자(300)들이 배치되되, 이들은 각각 병렬로 연결될 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 복수의 제1 내부 뱅크(410_3), 복수의 제2 내부 뱅크(420_3), 복수의 제1 전극(210_3) 및 복수의 제2 전극(220_3)을 포함하고, 이들 사이에 각각 복수의 발광 소자(300)들이 배치될 수 있다. 본 실시예는 더 많은 수의 내부 뱅크(410_3, 420_3) 및 전극(210_3, 220_3)들을 포함하는 점에서 도 2의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 27의 표시 장치(10_3)는 제1 내부 뱅크(410_3)와 제2 내부 뱅크(420_3)가 각각 복수개 배치되고, 이들은 서브 화소(PXn) 내에서 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 또한, 제1 전극(210_3)과 제2 전극(220_3)도 각각 복수개 배치되고, 이들 또한 제1 방향(DR1)으로 교번적으로 배치될 수 있다. 본 실시예는 도 2의 실시예에서 하나의 서브 화소(PXn) 내에서 한 쌍의 내부 뱅크(410_3, 420_3) 및 한 쌍의 전극(210_3, 220_3)들이 더 배치된 것으로 이해될 수 있다. 이와 동일하게 한 쌍의 제1 접촉 전극(261_3)과 제2 접촉 전극(262_3)도 더 배치될 수 있다. 도면에 도시되지 않았으나, 제2 데이터 도전층도 더 많은 수의 제1 전압 배선(191) 및 제2 전압 배선(192)을 포함할 수 있다. 본 실시예는 각 서브 화소(PXn)가 더 큰 면적을 갖고, 더 많은 수의 전극들이 배치됨으로써, 단위 서브 화소(PXn) 당 배치되는 발광 소자(300)의 수가 증가할 수 있다. 발광 소자(300)들 각각은 상호 병렬 연결을 이룰 수 있고, 단위 서브 화소(PXn) 당 발광량이 증가할 수 있다.
한편, 몇몇 실시예에서, 제1 전극(210)과 제2 전극(220)은 제1 방향(DR1)으로 연장되는 줄기부를 더 포함할 수 있다.
도 28은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 28을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 전극(220_4)이 제1 방향(DR1)으로 연장되는 제2 전극 줄기부(220S_4)와, 제2 전극 줄기부(220S_4)에서 제2 방향(DR2)으로 분지된 제2 전극 가지부(220B_4)를 포함할 수 있다. 본 실시예는 제2 전극(220_4)의 형상이 상이한 점에서 도 2의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 28의 표시 장치(10_4)는 제2 전극(220_4)이 제2 전극 줄기부(220S_4)를 포함할 수 있다. 제2 전극 줄기부(220S_4)는 제1 방향(DR1)으로 연장되어 이웃하는 서브 화소(PXn)를 가로지르도록 배치되고, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn) 또는 화소(PX)들이 하나의 제2 전극 줄기부(220S_4)를 공유할 수 있다. 각 서브 화소(PXn)들에는 제2 전극 줄기부(220S_4)에서 분지된 제2 전극 가지부(220B_4)들이 배치될 수 있다. 제2 전극 가지부(220B_4)는 제2 내부 뱅크(420) 상에 배치되고, 제1 전극(210)과 이격 대향할 수 있다. 즉, 도 28의 제2 전극 가지부(220B_4)는 실질적으로 도 2의 제2 전극(220)과 동일할 수 있다.
제2 전극 줄기부(220S_4)는 제1 방향(DR1)으로 연장되어 표시 영역(DPA) 외곽부에 위치한 비표시 영역(NDA)에도 배치될 수 있다. 도면에 도시되지 않았으나, 도 2의 실시예와 달리 각 서브 화소(PXn)마다 제2 전극 컨택홀(도 2의 'CNTS')이 형성되지 않고, 제2 전극(220_4)은 비표시 영역(NDA)에 형성된 제2 전극 컨택홀(CNTS)을 통해 제2 전압 배선(192)과 전기적으로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_4)는 하나의 제2 전극 줄기부(220S_4)를 공유하는 서브 화소(PXn)들이 제2 전극(220_4)을 통해 동일한 전기 신호, 예를 들어 제2 전원 전압(VSS)을 인가받을 수 있다. 이 경우, 제2 전압 배선(192)은 각 서브 화소(PXn)마다 배치되지 않을 수 있다.
도 29는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 30은 도 29의 II-II'선을 따라 자른 단면도이다.
도 29 및 도 30을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 복수의 제1 내부 뱅크(410_5)를 포함하고, 제2 내부 뱅크(420_5)는 이들 사이에 배치될 수 있다. 또한, 제1 전극(210_5)은 제1 전극 줄기부(210S_5)와 제1 전극 가지부(210B_5)를 포함하고, 제2 전극(220_5)은 제1 전극 가지부(210B_5)들 사이에 배치될 수 있다. 본 실시예는 복수의 제1 내부 뱅크(410_5)와 제1 전극(210_5)을 더 포함하는 점에서 도 2 및 도 3의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 26 및 도 27의 표시 장치(10_5)는 복수의 제1 내부 뱅크(410_5)를 포함하고, 제2 내부 뱅크(420_5)는 이들 사이에 배치될 수 있다. 즉, 제1 내부 뱅크(410_5)와 제2 내부 뱅크(420_5)는 각 서브 화소(PXn) 내에서 교번적으로 배치되고, 이들은 서로 이격 대향할 수 있다. 제1 내부 뱅크(410_5)와 제2 내부 뱅크(420_5) 사이, 제2 내부 뱅크(420_5)와 제1 내부 뱅크(410_5) 사이에는 발광 소자(300)들이 배치되는 영역인 정렬 영역(AA)이 형성되어 더 많은 수의 발광 소자(300)들이 배치될 수 있다. 즉, 본 실시예는 도 2 및 도 3의 실시예에서 제2 내부 뱅크(420_5)의 제1 방향(DR1) 일 측에 이와 이격된 제1 내부 뱅크(410_5)가 더 배치된 것으로 이해될 수 있다.
제1 전극(210_5)은 제1 방향(DR1)으로 연장된 제1 전극 줄기부(210S_5)와, 제1 전극 줄기부(210S_5)에서 제2 방향(DR2)으로 분지된 복수의 제1 전극 가지부(210B_5)를 포함할 수 있다. 제1 전극 가지부(210B_5)는 각각 제1 내부 뱅크(410_5) 상에 배치되고, 제1 전극 줄기부(210S_5)는 이들은 상호 연결시킬 수 있다. 제1 전극(210_5)은 외부 뱅크(450)와 중첩하는 영역에서 제1 전극 컨택홀(CNTD)을 통해 제1 트랜지스터(120)와 전기적으로 연결된다.
제2 전극(220_5)은 양 측이 각각 제1 전극 가지부(210B_5)들과 이격 대향할 수 있다. 즉, 본 실시예는 도 2 및 도 3의 실시예에서 제2 전극(220_5)의 제1 방향(DR1) 일 측에 이와 이격된 제1 전극 가지부(210B_5)가 더 배치되고, 각 제1 전극 가지부(210B_5)들이 제1 전극 줄기부(210S_5)를 통해 상호 전기적으로 연결된 것으로 이해될 수 있다.
또한, 제1 전극 가지부(210B_5)들 상에는 제1 접촉 전극(261_5)들이 배치될 수 있다. 도 2와 달리 제1 접촉 전극(261_5)은 더 많은 수로 배치될 수 있다.
제1 내부 뱅크(410_5)와 제2 내부 뱅크(420_5) 사이에 형성된 정렬 영역(AA1, AA2)에는 각각 발광 소자(300)들이 배치되는데, 이들은 각각 적어도 일 단부가 제1 접촉 전극(261_5)을 통해 제1 전극 가지부(210B_5)와 전기적으로 연결될 수 있다. 본 실시예는 서로 다른 영역에 배치된 발광 소자(300)들이 각각 적어도 일 단부가 제1 전극 가지부(210B_5)와 전기적으로 연결됨으로써, 제1 전극(210_5)으로부터 전기 신호를 동시에 전달받을 수 있다. 또한, 서로 다른 정렬 영역(AA1, AA2)에 배치된 발광 소자(300)들은 타 단부가 각각 제2 접촉 전극(262_5)과 접촉할 수 있다. 일 실시예에 따르면 제2 접촉 전극(262_5)은 일 방향으로 측정된 폭이 제2 전극(220_5)의 상기 일 방향으로 측정된 폭보다 넓게 형성되고, 제2 전극(220_5)을 덮도록 배치될 수 있다. 서로 다른 정렬 영역(AA1, AA2)에 배치된 발광 소자(300)들은 제2 접촉 전극(262_5)을 통해 제2 전극(220_5)과 전기적으로 연결되고, 제2 전압 배선(192)으로부터 전기 신호를 동시에 전달받을 수 있다. 즉, 본 실시예의 발광 소자(300)들은 병렬로 연결될 수 있다. 그 외 다른 부재들에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 이격되어 배치된 제1 내부 뱅크 및 제2 내부 뱅크;
    상기 제1 내부 뱅크의 일부 영역 상에 배치된 제1 전극 및 상기 제2 내부 뱅크를 덮도록 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고,
    상기 발광 소자는 일 단부는 상기 제1 전극과 두께 방향으로 비중첩하고, 타 단부는 상기 제2 전극과 두께 방향으로 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극; 및
    상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자는 상기 일 단부가 상기 제1 접촉 전극과 두께 방향으로 중첩하고, 상기 타 단부는 상기 제2 접촉 전극과 두께 방향으로 중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이의 간격은 상기 제1 내부 뱅크와 상기 제2 내부 뱅크 사이의 간격보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 내부 뱅크는 일 측, 및 상기 제2 내부 뱅크와 대향하는 타 측을 포함하고,
    상기 제1 전극은 상기 제1 내부 뱅크의 일 측만을 덮도록 배치된 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 전극은 상기 제2 내부 뱅크의 상기 제1 내부 뱅크와 대향하는 일 측 및 타 측을 덮도록 배치된 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 내부 뱅크 및 상기 제2 내부 뱅크 사이에 배치된 적어도 하나의 제3 내부 뱅크 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 제3 전극을 더 포함하고,
    상기 제3 전극은 상기 제3 내부 뱅크의 일부 영역 상에 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 내부 뱅크는 상기 제1 내부 뱅크와 대향하는 일 측, 및 상기 제2 내부 뱅크와 대향하는 타 측을 포함하고,
    상기 제3 전극은 상기 제3 내부 뱅크의 상기 일 측만을 덮도록 배치된 표시 장치.
  9. 제7 항에 있어서,
    상기 제3 전극 상에 배치된 제3 접촉 전극을 더 포함하고, 상기 제3 접촉 전극의 일 방향으로 측정된 폭은 상기 제3 전극의 일 방향으로 측정된 폭보다 큰 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 접촉 전극은 상기 제1 전극과 상기 제3 전극 사이에 배치된 발광 소자 및 상기 제3 전극과 상기 제2 전극 사이에 배치된 발광 소자와 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 기판 상에 배치된 제1 전압 배선 및 상기 제1 전압 배선을 덮도록 배치된 제1 절연층을 더 포함하고,
    상기 제1 내부 뱅크 및 상기 제2 내부 뱅크는 상기 제1 절연층 상에 직접 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 전압 배선은 적어도 일부 영역이 상기 제1 내부 뱅크와 두께 방향으로 중첩하도록 배치되고,
    상기 제2 전극과 상기 제1 전극 사이의 간격은 상기 제2 전극과 상기 제1 전압 배선 사이의 간격보다 큰 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 내부 뱅크는 일 측 상에 상기 제1 전극이 배치되고, 타 측은 상기 제1 전극이 배치되지 않되 상기 제1 전압 배선과 두께 방향으로 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 내부 뱅크의 타 측 및 상기 제2 전극의 상기 제1 전극과 대향하는 일 측을 덮는 제2 절연층을 더 포함하고,
    상기 발광 소자는 상기 제2 절연층 상에 배치된 표시 장치.
  15. 기판;
    상기 기판 상에 배치되고, 제1 전압 배선을 포함하는 데이터 도전층;
    상기 데이터 도전층을 덮도록 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 서로 이격 대향하도록 배치된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하고,
    상기 제2 전극과 상기 제1 전극 사이의 수직 거리는 상기 제2 전극과 상기 제1 전압 배선 사이의 수직 거리보다 큰 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 절연층 상에 배치된 제1 내부 뱅크 및 상기 제1 내부 뱅크와 이격 대향하는 제2 내부 뱅크를 더 포함하고,
    상기 제1 전극은 상기 제1 내부 뱅크의 일 측을 덮도록 배치되고 상기 제2 전극은 상기 제2 내부 뱅크의 상기 제1 내부 뱅크와 대향하는 일 측 및 타 측을 덮도록 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전압 배선은 상기 제1 내부 뱅크의 상기 제2 내부 뱅크와 대향하는 타 측과 두께 방향으로 중첩하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극, 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하고,
    상기 발광 소자의 상기 일 단부는 상기 제1 전극과 두께 방향으로 비중첩하고, 상기 타 단부는 상기 제2 전극과 두께 방향으로 중첩하는 표시 장치.
  19. 제15 항에 있어서,
    상기 데이터 도전층은 상기 제1 전압 배선과 다른 제2 전압 배선을 더 포함하고,
    상기 제1 전압 배선은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 전압 배선은 상기 제2 전극과 전기적으로 연결된 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극 및 상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치된 제3 전압 배선을 더 포함하고,
    상기 제2 전극과 상기 제3 전극 사이의 수직 거리는 상기 제2 전극과 상기 제3 전압 배선 사이의 수직 거리보다 큰 표시 장치.
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