KR20180082667A - 발광 소자 및 이의 제조 방법 - Google Patents

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Abstract

발광 소자는 기판, 상기 기판 상에 배치된 제1 전극, 상기 기판 상에 상기 제1 전극과 이격되도록 배치되며 제1 높이를 가지는 제1 절연막, 상기 제1 절연막 상에 배치된 제2 전극, 및 상기 기판 상에 배치된 막대형 LED를 포함한다. 상기 막대형 LED는 길이 방향으로 제1 단부와 제2 단부를 가지며, 상기 제1 및 제2 단부들 중 하나는 상기 제1 전극과 연결되고, 나머지 하나는 제2 전극과 연결된다.

Description

발광 소자 및 이의 제조 방법{LIGHT EMITTING DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시예는 발광 소자 및 이의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 LED를 다양한 발광 소자에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 LED를 제작하는 기술이 개발되고 있다. 일예로, 막대형 LED는 자발광 표시패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명의 실시예는 출광 효율을 향상시킬 수 있는 발광 소자 및 이의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 발광 소자는 기판, 상기 기판 상에 배치된 제1 전극, 상기 기판 상에 상기 제1 전극과 이격되도록 배치되며 제1 높이를 가지는 제1 절연막, 상기 제1 절연막 상에 배치된 제2 전극, 및 상기 기판 상에 배치된 막대형 LED를 포함한다. 상기 막대형 LED는 길이 방향으로 제1 단부와 제2 단부를 가지며, 상기 제1 및 제2 단부들 중 하나는 상기 제1 전극과 연결되고, 나머지 하나는 제2 전극과 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 전극 상에 제공된 제2 절연막을 더 포함하며, 상기 제2 절연막은 평면 상에서 볼 때 상기 제1 전극보다 작은 면적을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 제1 폭으로 제공되고, 상기 제2 절연막은 제2 폭으로 제공될 때 상기 제1 폭은 제2 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때 상기 제1 전극과 상기 제2 전극 사이의 거리를 제1 거리라고 하고, 상기 제1 전극과 상기 제2 절연막 사이의 거리를 제2 거리라고 할 때, 상기 막대형 LED의 길이는 제1 거리보다 길고 상기 제2 거리보다 짧을 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED의 길이 방향은 상기 기판의 일 면에 비스듬하게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 각각 스트라이프 형상을 가지며, 서로 이격되도록 배치될 수 있다. 또는 상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 동심원을 갖는 고리 형상으로 서로 이격되어 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판 상에 제공되어 상기 막대형 LED들을 고정하는 봉지부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자는 상기 기판 상에 배치되며 제1 방향으로 연장된 게이트 라인, 상기 기판 상에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 제1 방향 또는 상기 제2 방향으로 연장된 제1 전원 라인, 및 상기 게이트 라인, 상기 데이터 라인, 및 상기 제1 전원 라인에 연결된 박막 트랜지스터를 더 포함할 수 있으며, 상기 박막 트랜지스터의 드레인 전극은 상기 제1 전극과 상기 제2 전극 중 하나에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 중 나머지 하나에 연결되며, 상기 제2 방향으로 연장된 제2 전원 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전원 라인은 상기 데이터 라인과 동일 층에 제공되며 상기 데이터 라인과 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 중 나머지 하나에 연결되며, 상기 제1 방향으로 연장된 제1 전원 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전원 라인은 상기 게이트 라인과 동일 층에 제공되며 상기 게이트 라인과 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극 중 나머지 하나에 연결되며, 상기 제1 방향 또는 제2 방향으로 연장된 제2 전원 라인을 더 포함할 수 있으며, 상기 제2 전원 라인은 상기 반도체 패턴과 동일 층에 배치되고 상기 반도체 패턴과 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터는 상기 기판 상에 제공된 반도체 패턴, 상기 반도체 패턴 상에 배치된 게이트 전극, 및 상기 게이트 전극 상에 배치되며, 상기 반도체 패턴에 연결된 소스 전극과 드레인 전극을 포함하고, 상기 제1 전극은 상기 드레인 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상술한 발광 소자는 기판 상에 제1 전극을 형성하고, 평면 상에서 볼 때 상기 제1 전극과 이격된 제1 절연막을 형성하고, 상기 제1 전극 상에 제2 절연막을 형성하고, 상기 제1 절연막 상에 제2 전극을 형성하고, 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하고, 상기 기판 상에 막대형 LED들을 산포함으로써 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막과 상기 제2 절연막은 단일 단계에서 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 전계를 형성하는 단계 및 상기 막대형 LED들을 산포하는 단계는 동시에 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자 제조시 상기 기판 상에 제공되어 상기 막대형 LED들을 고정하는 봉지부를 형성하는 단계가 더 포함될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자 제조시 상기 제1 전극을 형성하기 전에 상기 기판 상에 게이트 라인, 데이터 라인, 제1 전원 라인, 제2 전원 라인, 및 박막 트랜지스터를 형성하는 단계가 더 포함될 수 있다.
본 발명의 실시예에 따르면, 출광 효율을 향상시킬 수 있는 발광 소자를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 상기한 발광 소자를 구비한 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 막대형 LED를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 전극과 제2 전극의 형상을 도시한 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 발광 소자가 표시 장치로 사용된 구현된 경우를 도시한 블록도이다.
도 5는 도 4에 있어서 하나의 화소의 회로도이다.
도 6a은 본 발명의 일 실시예에 따른 발광 소자에서의 표시부 내의 한 화소를 도시한 평면도이다.
도 6b는 도 6a의 I-I'선에 따른 단면도이다.
도 7a은 본 발명의 일 실시예에 따른 발광 소자에서의 표시부 내의 한 화소를 도시한 평면도이다.
도 7b는 도 7a의 II-II'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, “포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상에” 있다고 할 경우, 이는 다른 부분 “바로 위에” 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 “아래에” 있다고 할 경우, 이는 다른 부분 “바로 아래에” 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 발광 소자에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 발광 소자는 막대형 LED(light emitting diode)를 포함한다.
도 1은 본 발명의 일 실시예에 따른 막대형 LED를 나타내는 사시도이다. 도 1에 있어서, 원기둥 형상의 막대형 LED(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 막대형 LED(LD)는 제1 및 제2 도전성 반도체층(SM1, SM2)과, 제1 및 제2 도전성 반도체층(SM1, SM2)의 사이에 개재된 활성층(ACT)을 포함할 수 있다. 일 예로, 막대형 LED(LD)는 제1 도전성 반도체층(SM1), 활성층(ACT), 및 제2 도전성 반도체층(SM2)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 막대형 LED(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 도 1에서는 막대형 LED(LD)는 원 기둥 형상으로 제공될 수 있다. 그러나, 여기서 “막대형”이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 막대형 LED(LD)의 길이는 그 직경보다 클 수 있다.
막대형 LED(LD)의 연장 방향을 길이 방향이라고 하면, 막대형 LED(LD)는 연장 방향을 따라 제1 단부와 제2 단부를 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1 단부에는 제1 및 제2 도전성 반도체층(SM1, SM2) 중 하나, 제2 단부에는 제1 및 제2 도전성 반도체층(SM1, SM2) 중 나머지 하나가 배치될 수 있다.
이러한 막대형 LED(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다. 다만, 본 발명의 일 실시예에 의한 막대형 LED(LD)의 크기가 이에 한정되는 것은 아니며, 막대형 LED(LD)가 적용되는 발광 소자의 요구 조건에 부합되도록 막대형 LED(LD)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(SM1)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 도전성 반도체층(SM1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 도전성 반도체층(SM1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질 제1 도전성 반도체층(SM1)을 구성할 수 있다.
활성층(ACT)은 제1 도전성 반도체층(SM1) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(ACT)으로 이용될 수 있음을 물론이다. 막대형 LED(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 막대형 LED(LD)가 발광하게 된다.
제2 도전성 반도체층(SM2)은 활성층(ACT) 상에 제공되며, 제1 도전성 반도체층(SM1)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(SM2)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 도전성 반도체층(SM2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 도전성 반도체층(SM2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(SM2)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 막대형 LED(LD)는 전술한 제1 도전성 반도체층(SM1), 활성층(ACT), 및 제2 도전성 반도체층(SM2) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다. 또한, 막대형 LED(LD)는 절연성 피막(CV)을 더 포함할 수 있다. 설명의 편의를 위해, 도 1에서는 절연성 피막(CV)의 일부를 삭제한 모습을 도시하였다.
다만, 본 발명의 일 실시예에 따르면 절연성 피막(CV)은 생략될 수도 있으며, 제1 도전성 반도체층(SM1), 활성층(ACT), 및 제2 도전성 반도체층(SM2) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연성 피막(CV)은 막대형 LED(LD)의 양 단부를 제외한 부분에 제공됨으로써 막대형 LED(LD)의 양 단부가 노출될 수도 있다. 본 발명의 일 실시예에 있어서, 막대형 LED(LD)의 제1 단부와 제2 단부에 대응하는 제1 및 제2 도전성 반도체층(SM1, SM2) 양 단부 측면 부분이 외부로 노출된 경우, 다른 구성 요소(예를 들어, 전극들)과의 접촉 면적이 넓어짐으로써 다른 구성 요소와의 전기적 연결이 용이해질 수 있다.
본 발명의 일 실시예에 따르면, 절연성 피막(CV)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(CV)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
본 발명의 일 실시예에 있어서, 절연성 피막(CV) 자체가 소수성 재료로 이루어지거나, 절연성 피막(CV) 상에 소수성 재료로 이루어진 소수성 피막이 더 제공될 수 있다. 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 소수성 재료는 자기조립 단부자막(self-assembled monolayer; SAM)의 형태로 막대형 LED(LD)에 적용될 수 있으며, 이 경우, 옥타데실트리클로로실리란(octadecyltrichlorosilane)과 플루오로알킬트리클로로실란(fluoroalkyltrichlorosilane), 플루오로알킬트리에톡시실란(perfluoroalkyltriethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
절연성 피막(CV)이 막대형 LED(LD)에 제공되면, 활성층(ACT)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연성 피막(CV)을 형성함에 의해 막대형 LED(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 막대형 LED(LD)들이 밀접하여 배치되는 경우, 절연성 피막(CV)은 막대형 LED(LD)들의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 막대형 LED(LD)는, 다양한 발광 소자의 발광원으로 이용될 수 있다. 일 예로, 막대형 LED(LD)는, 조명 장치나 자발광 표시 장치로 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다. 본 발명의 일 실시예에 따르면, 도 2에서는 막대형 LED(LD)를 이용한 발광 소자가 표시 장치로 사용된 것을 도시하였으나, 본 발명에 의한 발광 소자는 표시 장치로 한정되지는 않는다. 일 예로, 본 발명에 의한 발광 소자는 조명 장치 등과 같은 다른 형태의 발광 소자일 수도 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 발광 소자는 기판(SUB), 기판(SUB) 상에 배치된 제1 전극(EL1), 기판(SUB) 상에 배치된 제1 절연막(INS1), 제1 전극(EL1)과 이격되도록 배치되며 소정 높이(H)를 가지는 제1 절연막(INS1), 제1 절연막(INS1) 상에 배치된 제2 전극(EL2), 및 기판(SUB) 상에 배치된 막대형 LED를 포함한다.
기판(SUB)은 다양한 형상의 판 상으로 제공되며 절연성 재료로 이루어질 수 있다.
제1 전극(EL1)은 기판(SUB) 상에 제공된다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)이 기판(SUB) 상에 바로 형성된 것을 도시하였으나, 이에 한정되는 것은 아니다. 제1 전극(EL1)과 기판(SUB) 사이에는 발광 소자가 패시브 매트릭스나 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다. 예를 들어, 발광 소자가 액티브 매트릭스로 구동되는 경우, 제1 전극(EL1)과 기판(SUB) 사이에는 신호 배선들, 추가 절연막, 및/또는 박막 트랜지스터 등이 제공될 수 있다. 신호 배선들은 게이트 라인, 데이터 라인, 전원 라인 등을 포함할 수 있으며 박막 트랜지스터는 신호 배선들에 연결되며 게이트 전극, 액티브 패턴, 소스 전극, 및 드레인 전극을 포함할 수 있다. 드레인 전극은 제1 전극(EL1)에 연결될 수 있으며, 박막 트랜지스터를 통해 데이터 라인의 신호가 제1 전극(EL1)에 인가될 수 있다. 여기서, 신호 배선들, 절연막, 및/또는 박막 트랜지스터 등은 다양한 개수와 형태로 제공될 수 있음은 물론이다.
제1 전극(EL1)은 도전성 재료로 이루어진다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT:PSS(poly(3,4-ethylenedioxythiophene) polystyrene sulfonate)와 같은 도전성 고분자 등이 포함될 수 있다. 또한, 제1 전극(EL1)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
제1 절연막(INS1)은 기판(SUB) 상에 배치되며 후술할 제2 전극(EL2)이 제공될 위치에 배치된다. 이에 따라, 평면 상에서 볼 때 제1 절연막(INS1)의 형상은 제2 전극(EL2)의 형상과 실질적으로 일치할 수 있다.
제1 절연막(INS1)은 평면 상에서 볼 때 제1 전극(EL1)과 이격되며, 이에 따라 평면 상에서 볼 때 서로 중첩하지 않는다. 제1 절연막(INS1)은 기판(SUB) 면으로부터 소정 높이(H)를 갖는다. 제1 절연막(INS1)의 높이(H)는 후술할 막대형 LED의 길이(L)보다 작은 값을 갖는다.
제1 절연막(INS1)은 유기 재료 또는 무기 재료로 이루어질 수 있다. 무기 재료로는 실리콘 산화물이나 실리콘 질화물 중 적어도 하나를 들 수 있으나 이에 한정되는 것은 아니다. 또한, 유기 재료는 감광성을 가질 수 있으며, 예를 들어, 아크릴레이트기, 메타크릴레이트기, 에폭시기, 옥세탄기, 비닐-에테르기, 스티렌기 등을 포함하는 단량체의 중합체로 이루어질 수도 있다. 본 발명의 일 실시예에 있어서, 유기 재료는 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 또는 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 절연막(INS2)은 제1 전극(EL1) 상에 제공된다. 제2 절연막(INS2)은 평면 상에서 볼 때 제1 전극(EL1)에 대응하는 형상을 가지되, 제1 전극(EL1)보다 더 작은 면적을 갖는다. 본 발명의 일 실시예에 있어서, 평면 상에서 볼 때 제1 전극(EL1)의 폭을 제1 폭(W1)이라고 하고, 제2 절연막(INS2)의 폭을 제2 폭(W2)이라고 할 때 제1 폭(W1)은 제2 폭(W2)보다 큰 값을 갖는다. 이에 따라, 제2 절연막(INS2)은 평면 상에서 볼 때 제1 전극(EL1) 내에 위치하며, 제2 절연막(INS2)은 제1 전극(EL1)의 일부와 완전히 중첩한다.
제2 절연막(INS2)은, 제1 절연막(INS1)과 같이, 유기 재료 또는 무기 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연막(INS2)의 재료는 제1 절연막(INS1)의 재료와 다를 수도 있고 동일할 수 있다. 제1 절연막(INS1)과 제2 절연막(INS2)이 동일 공정을 통해 제조되는 경우, 제1 절연막(INS1)과 제2 절연막(INS2)은 서로 동일한 재료로 이루어질 수 있다.
제2 전극(EL2)은 제1 절연막(INS1) 상에 배치된다. 제2 전극(EL2)은 평면 상에서 볼 때 제1 전극(EL1) 및 제2 절연막(INS2)과 이격된다. 제2 전극(EL2)은 제1 절연막(INS1)의 상면을 커버할 수 있으며, 제2 전극(EL2)과 제2 절연막(INS2)은 실질적으로 동일한 면적 및 동일한 형상으로 배치될 수 있다. 즉, 제2 전극(EL2)과 제1 절연막(INS1)은 완전히 중첩할 수 있다.
제2 전극(EL2) 또한 도전성 재료로 이루어진다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 또한, 제2 전극(EL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 둘 이상 물질이 적층된 다중막으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1), 제2 전극(EL2), 제1 절연막(INS1), 및 제2 절연막(INS2) 사이의 간격은 막대형 LED(LD)의 길이(L)를 고려하여 설정된다. 단면 상에서 볼 때, 제1 전극(EL1)과 제2 전극(EL2) 사이의 거리를 제1 거리(D1)라고 하고, 제2 절연막(INS2)과 제2 전극(EL2) 사이의 거리를 제2 거리(D2)라고 하면, 제1 거리(D1)는 막대형 LED(LD)의 길이(L)보다 짧게 설정되며, 제2 거리(D2)는 막대형 LED(LD)의 길이(L)보다 길게 설정된다. 여기서, 제1 전극(EL1)은 기판(SUB) 상에 배치되고, 제2 전극(EL2)은 소정 높이(H)를 갖는 제1 절연막(INS1) 상에 배치되므로, 단면 상에서 볼 때 제1 전극(EL1)보다 제2 전극(EL2)의 위치가 높다. 이러한 전극 구조를 통해 제1 전극(EL1)과 제2 전극(EL2) 사이에 막대형 LED(LD)가 배치될 때 비스듬하게 배치될 수 있다.
막대형 LED(LD)는 제1 전극(EL1)과 제2 전극(EL2)이 배치된 기판(SUB) 면에 제공된다. 막대형 LED(LD)의 일 단부가 제1 전극(EL1)에, 타단부가 제2 전극(EL2)에 위치한다. 즉, 막대형 LED(LD)는 길이 방향으로 제1 단부와 제2 단부를 가지며, 제1 및 제2 단부들 중 하나는 제1 전극(EL1)에 배치되고, 나머지 하나는 제2 전극(EL2)에 배치된다. 예를 들어, 제1 단부의 도전성 반도체층은 제1 전극(EL1)에 접촉함으로써 제1 전극(EL1)과 물리적, 전기적으로 연결되고, 제2 단부의 도전성 반도체층은 제2 전극(EL2)에 접촉함으로써 제2 전극(EL2)과 물리적, 전기적으로 연결된다.
여기서, 제1 전극(EL1)과 제2 전극(EL2)은 제1 절연막(INS1)의 높이(H)만큼의 단차가 있으므로, 막대형 LED(LD)는 기판(SUB) 면에 대해 비스듬하게 배치된다. 즉, 막대형 LED(LD)에 있어서, 막대형 LED(LD)의 중심을 지나고 연장 방향과 평행한 선을 축이라고 하면, 축은 기판(SUB)의 상면에 비스듬하다. 그 결과, 제1 및 제2 단부들 중 하나는 제1 전극(EL1)과 접촉하고, 나머지 하나는 제2 전극(EL2)과 접촉한다. 예를 들어, 막대형 LED(LD)의 제1 도전성 반도체층은 제1 전극(EL1)과 접촉하고, 막대형 LED(LD)의 제2 도전성 반도체층은 제2 전극(EL2)과 접촉한다. 또는 막대형 LED(LD)의 제2 도전성 반도체층은 제1 전극(EL1)과 접촉하고, 막대형 LED(LD)의 제1 도전성 반도체층은 제2 전극(EL2)과 접촉한다.
이에 따라, 막대형 LED(LD)의 제1 및 제2 도전성 반도체층(SM1, SM2; 도 1 참조)은 제1 전극(EL1)과 제2 전극(EL2)을 통해 소정 전압을 인가받을 수 있다. 막대형 LED(LD)는 막대형 LED(LD)의 양단부, 즉 제1 단부와 제2 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 막대형 LED(LD)가 발광하게 된다. 막대형 LED(LD)로부터 방출되는 광은 막대형 LED(LD)의 길이 방향이다.
막대형 LED(LD) 상에는 막대형 LED를 기판(SUB) 상에 고정하기 위한 봉지부(SL)가 제공된다. 봉지부(SL)는 투명한 재료로 이루어지며, 유기 고분자를 포함할 수 있다. 예를 들어, 상기 봉지부는 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
봉지부(SL)는 유동성이 있는 재료, 예를 들어, 경화 전의 고분자 재료, 또는 반경화된 고분자 재료 등을 이용하여 상기 막대형 LED(LD)를 커버한 후, 상기 고분자 재료를 경화시킴으로써 형성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 발광 소자에 있어서, 막대형 LED(LD)는 기판(SUB)의 상면과 비스듬하게 배치되므로, 막대형 LED(LD)는 기판(SUB)의 비스듬한 방향으로 광을 방출할 수 있다. 이에 따라, 기판(SUB)의 상면 방향으로도 광을 방출할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자는 전면 방향 또는 배면 방향으로 광을 출사할 수 있으며, 이에 따라, 전면 발광 장치 또는 배면 발광 표시 장치로 사용될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)과 제2 전극(EL2)은 다양한 형상으로 제공될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 전극(EL1)과 제2 전극(EL2)의 형상을 도시한 평면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 있어서, 제1 전극(EL1)과 제2 전극(EL2)은 평면 상에서 볼 때 각각 스트라이프 형상을 가질 수 있으며, 서로 이격되도록 배치된다. 이를 말해, 제1 전극(EL1)은 서로 이격된 복수 개의 제1 가지들(BR1)을 가질 수 있다. 제1 가지들(BR1)은 일 방향을 따라 연장될 수 있으며, 상기 일 방향과 교차하는 다른 방향을 따라 배열될 수 있다. 제1 가지들(BR1)은 적어도 일부가 서로 인접한 가지들에 연결될 수 있다. 또한, 제2 전극(EL2)은 서로 이격된 복수 개의 제2 가지들(BR2)을 가질 수 있다. 제2 가지들(BR2)은 상기 일 방향으로 연장될 수 있으며, 상기 일 방향과 교차하는 다른 방향을 따라 배열될 수 있다. 제2 가지들(BR2)은 적어도 일부가 서로 인접한 가지들에 연결될 수 있다. 제1 전극들(EL1) 의 제1 가지들(BR1)과 제2 감지 전극들(EL2)의 제2 가지들(BR2)은 서로 교번하여 배치될 수 있다.
그러나, 제1 전극(EL1) 및 제2 전극(EL2)의 형상은 이에 한정되는 것은 아니며 이와 다른 다양한 형상을 가질 수 있다. 예를 들어, 제1 및 제2 감지 전극들(EL1, EL2)의 제1 및 제2 가지부들(BR1, BR2)의 형상이나 연장 방향은 달리 설정될 수 있다. 서로 인접한 제1 및 제2 감지 전극들(EL1, EL2)을 하나의 세트로 보는 경우, 상기 세트가 복수 개로 제공될 때에는 각 세트 마다의 가지부들의 연장 방향은 서로 다를 수 있다. 이 경우, 막대형 LED(LD)의 배열 방향이 다양하기 때문에 어느 방향에 대해서도 균일한 광을 출광할 수 있다.
도 3b를 참조하면, 제1 전극(EL1)과 제2 전극(EL2)은 평면 상에서 볼 때 동심원을 갖는 고리 형상으로 서로 이격되어 배치될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)이 동심원을 따라 배치되는 경우, 막대형 LED(LD)는 평균적으로 동심원의 중심을 기준으로 방사상으로 배치될 수 있으며, 이에 따라 어느 방향에서도 균일한 광을 출광할 수 있다.
다시, 도 2를 참조하여, 상술한 구조를 갖는 발광 소자의 제조 방법을 설명하면 다음과 같다.
먼저, 기판(SUB) 상에 제1 전극(EL1)이 형성된다. 제1 전극(EL1)은 다양한 방법으로 형성될 수 있으며, 예를 들어, 도전성 재료들을 도포나 증착한 후, 포토리소그래피를 이용하여 형성될 수 있다.
다음으로, 제1 전극(EL1)이 형성된 기판(SUB) 상에 제1 절연막(INS1) 및 제2 절연막(INS2)이 형성된다. 제1 절연막(INS1)은 제1 전극(EL1)이 제공되지 않는 영역에 형성되고, 제2 절연막(INS2)은 제1 전극(EL1)이 제공된 영역에 형성된다. 제1 절연막(INS1) 및 제2 절연막(INS2)은 별개의 공정, 예를 들어, 서로 다른 마스크를 사용하는 복수 회의 포토리소그래피 등을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니며, 하나의 마스크를 사용하는 단일 공정에서 동시에 형성될 수 있다.
이 후, 제1 절연막(INS1) 상에 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2) 또한 다양한 방법으로 형성될 수 있으며, 예를 들어, 도전성 재료들을 도포나 증착한 후, 포토리소그래피를 이용하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 절연막(INS1)과 제2 전극(EL2)은 별개의 공정, 예를 들어, 서로 다른 마스크를 사용하는 복수 회의 포토리소그래피 등을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니며, 하나의 마스크를 사용하는 단일 공정에서 동시에 형성될 수 있다.
다음으로, 제1 전극(EL1)과 제2 전극(EL2)에 전압이 인가되며, 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이에는 전계가 형성된다.
제1 전극(EL1)과 제2 전극(EL2) 사이에 전계가 인가된 상태에서 기판(SUB) 상에 막대형 LED(LD)가 배치된다. 막대형 LED(LD)를 배치하는 방식의 비제한적인 예로서, 잉크젯 프린팅 방식이 이용될 수 있다. 일례로, 해당 기판(SUB) 상에 노즐을 배치하고, 노즐을 통해 막대형 LED(LD)가 포함된 용액을 적하하여 막대형 LED(LD)를 기판(SUB) 상에 배치할 수 있다. 본 발명의 일 실시예에 따르면, 용액은 잉크 또는 페이스트 상일 수 있다. 다만, 기판(SUB) 상에 막대형 LED(LD)를 배치하는 방식이 이에 한정되는 것은 아니며, 막대형 LED(LD)를 배치하는 방식은 변경될 수 있다. 이후, 용매는 제거될 수 있다.
막대형 LED(LD)가 투입되는 경우, 제1 전극(EL1)과 제2 전극(EL2) 사이에는 전계가 형성되어 있기 때문에 막대형 LED(LD)의 자가 정렬이 유도된다. 즉, 본 발명의 일 실시예에 따르면, 제1 및 제2 전극(EL2)에 직류 혹은 교류 전압을 인가함에 의해 막대형 LED(LD)의 자가 정렬을 유도할 수 있다. 보다 구체적으로, 제1 및 제2 전극(EL2)에 전압을 인가하면, 제1 및 제2 전극(EL2) 사이에 형성되는 전기장에 의해, 막대형 LED(LD)에 쌍극성이 유도된다. 이에 따라, 막대형 LED(LD)가 제1 및 제2 전극(EL2) 사이에 자가 정렬하게 된다. 제1 전극(EL1)과 제2 전극(EL2) 사이의 높이 차이는 기판(SUB)의 상면에 수직하거나 비스듬한 전계를 형성하며, 막대형 LED(LD)는 전계를 따라 자가 정렬한다.
이후, 막대형 LED가 산포된 기판(SUB) 상에 봉지부(SL)가 형성된다. 봉지부(SL)는 유동성이 있는 재료, 예를 들어, 경화 전의 고분자 재료, 또는 반경화된 고분자 재료 등을 이용하여 상기 막대형 LED(LD)를 커버한 후, 상기 고분자 재료를 경화시킴으로써 형성될 수 있다.
상술한 발광 소자는 다양한 종류의 발광원으로 이용될 수 있으며, 특히, 표시 장치로 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광 소자가 표시 장치로 사용된 구현된 경우를 도시한 블록도이며, 도 5는 도 4에 있어서 하나의 화소의 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수 개의 화소들(PXL)을 포함하는 표시부(PP)와 구동부를 포함한다. 구동부는 화소들(PXL)을 구동하는 게이트 구동부(GDV) 및 데이터 구동부(DDV), 게이트 구동부(GDV)와 데이터 구동부(DDV)의 구동을 제어하는 타이밍 컨트롤러(TCN) 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 구동부의 구성 요소가 표시부(PP)와 별개의 것으로 도시되었으나, 이에 한정되는 것은 아니며, 표시 구동부의 일부 구성 요소가 표시부(PP) 상에 제공될 수도 있다. 예를 들어, 본 발명의 다른 실시예에서는 게이트 구동부(GDV) 및/또는 데이터 구동부(DDV)가 표시부(PP) 상에 제공될 수 있다.
각 화소(PXL)는 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(PL), 및 제2 전원 라인(미도시)을 포함하는 배선부와, 배선부에 연결된 박막 트랜지스터, 박막 트랜지스터에 연결된 발광부(EL), 및 커패시터(Cst)를 포함한다.
게이트 라인(GL)은 박막 트랜지스터에 게이트 신호를 전달하고, 데이터 라인(DL)은 박막 트랜지스터에 데이터 신호를 전달하며, 제1 전원 라인(PL)은 박막 트랜지스터에 제1 전원을 제공한다.
박막 트랜지스터는 발광부(EL)를 제어하기 위한 제2 박막 트랜지스터(T2)와, 제2 박막 트랜지스터(T2)를 스위칭 하는 제1 박막 트랜지스터(T1)를 포함할 수 있다. 본 발명이 일 실시예에서는 한 화소(PXL)가 두 개의 박막 트랜지스터(T1, T2)를 포함하는 것을 설명하나, 이에 한정되는 것은 아니며, 하나의 화소(PXL)에 하나의 박막 트랜지스터와 커패시터, 또는 하나의 화소(PXL)에 셋 이상의 박막 트랜지스터와 둘 이상의 커패시터를 구비할 수 있다.
제1 박막 트랜지스터(T1)는 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 게이트 라인(GL)에 연결되며, 제1 소스 전극은 데이터 라인(DL)에 연결된다. 제1 박막 트랜지스터(T1)는 게이트 라인(GL)에 인가되는 게이트 신호에 따라 데이터 라인(DL)에 인가되는 데이터 신호를 제2 박막 트랜지스터(T2)에 전달한다.
제2 박막 트랜지스터(T2)는 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 제1 박막 트랜지스터(T1)의 제1 드레인 전극에 연결되고, 제2 소스 전극은 제1 전원 라인(PL)에 연결되며, 제2 드레인 전극은 발광부(EL)에 연결된다.
발광부(EL)는 제1 및 제2 전극을 가진다. 제1 전극은 제2 박막 트랜지스터(T2)의 제2 드레인 전극과 연결된다. 발광부(EL)의 제2 전극에는 제2 전원 라인(미도시)을 통해 제2 전원이 인가된다. 발광부(EL)는 제2 박막 트랜지스터(T2)의 출력 신호에 따라 발광함으로써 광을 출사하거나 출사하지 않음으로써 영상을 표시한다. 여기서, 막대형 LED으로부터 출사되는 광은 백색광, 또는 컬러광일 수 있다.
커패시터(Cst)는 제2 박막 트랜지스터(T2)의 제2 게이트 전극과 제2 소스 전극 사이에 연결될 수 있으며, 제2 박막 트랜지스터(T2)의 제2 게이트 전극에 입력되는 데이터 신호를 충전하고 유지한다.
타이밍 컨트롤러(TCN)는 표시 장치의 외부로부터 다수의 영상신호(RGB) 및 다수의 제어신호(CS)를 수신한다. 타이밍 컨트롤러(TCN)는 데이터 구동부(DDV)와의 인터페이스 사양에 맞도록 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')을 데이터 구동부(DDV)로 제공한다. 또한, 타이밍 컨트롤러(TCN)는 다수의 제어신호(CS)에 근거하여 데이터 제어신호(D-CS, 예를 들어, 출력개시신호, 수평개시신호 등) 및 게이트 제어신호(G-CS, 예를 들어, 수직개시신호, 수직클럭신호, 및 수직클럭바신호)를 생성한다. 데이터 제어신호(D-CS)는 데이터 구동부(DDV)로 제공되고, 게이트 제어신호(G-CS)는 게이트 구동부(GDV)로 제공된다.
게이트 구동부(GDV)는 타이밍 컨트롤러(TCN)로부터 제공되는 게이트 제어신호(G-CS)에 응답해서 게이트 신호를 순차적으로 출력한다. 따라서, 다수의 화소(PXL)는 게이트 신호에 의해서 행 단위로 순차적으로 스캐닝될 수 있다.
데이터 구동부(DDV)는 타이밍 컨트롤러(TCN)로부터 제공되는 데이터 제어신호(D-CS)에 응답해서 영상신호들(R'G'B')을 데이터 신호들로 변환하여 출력한다. 출력된 데이터 신호들은 화소들(PXL)로 인가된다.
따라서, 각 화소(PXL)는 게이트 신호에 의해서 턴-온되고, 턴-온된 화소(PXL)는 데이터 구동부(DDV)로부터 해당 데이터 전압을 수신하여 원하는 계조의 영상을 표시한다.
도 6a은 본 발명의 일 실시예에 따른 발광 소자에서의 표시부 내의 한 화소를 도시한 평면도로서, 도 5의 화소를 구체적으로 구현한 것이다. 도 6b는 도 6a의 I-I'선에 따른 단면도이다.
도 4, 도 5, 도 6a 및 도 6b를 참조하면, 표시부(PP)는 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL)을 포함한다.
상기 각 화소(PXL)는 영상을 표시하며 상술한 바와 같이, 복수 개로 제공되어 매트릭스 형태로 배열될 수 있다. 여기서, 상기 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 상기 화소들(PXL)은 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 상기 화소들(PXL)은 색깔이 다른 화소들의 경우 각 색깔별로 다른 면적이나 다른 형상으로 제공될 수 있다.
각 화소(PXL)는 배선부, 배선부에 연결된 박막 트랜지스터, 박막 트랜지스터에 연결된 발광부(EL), 및 커패시터(Cst)를 포함한다.
상기 배선부는 발광부(EL)에 신호를 제공하며 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(PL), 및 제2 전원 라인(PL')을 포함한다.
상기 게이트 라인(GL)은 제1 방향(DR1)으로 연장된다. 상기 데이터 라인(DL), 제1 전원 라인(PL), 및 제2 전원 라인(PL')은 상기 게이트 라인(GL)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 상기 게이트 라인(GL)은 상기 박막 트랜지스터에 주사 신호를 전달하고, 상기 데이터 라인(DL)은 상기 박막 트랜지스터에 데이터 신호를 전달하며, 상기 제1 전원 라인(PL)은 상기 박막 트랜지스터에 제1 전원을 제공하며, 상기 제2 전원 라인(PL')은 제2 전극(EL2)에 제2 전원을 제공한다.
상기 게이트 라인(GL), 상기 데이터 라인(DL), 상기 제1 전원 라인(PL), 및 제2 전원 라인(PL')은 복수 개로 제공된다.
상기 박막 트랜지스터는 상기 발광부(EL)를 제어하기 위한 제2 박막 트랜지스터(T2)와, 상기 제2 박막 트랜지스터(T2)를 스위칭 하는 제1 박막 트랜지스터(T1)를 포함할 수 있다.
상기 제1 박막 트랜지스터(T1)는 제1 게이트 전극(GE1)과 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)에 연결되며, 상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)에 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제2 박막 트랜지스터(T2)의 게이트 전극(즉, 제2 게이트 전극(GE2))에 연결된다.
상기 제2 박막 트랜지스터(T2)는 제2 게이트 전극(GE2)과, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 제1 박막 트랜지스터(T1)에 연결되고 상기 제2 소스 전극(SE2)은 상기 제1 전원 라인(PL)에 연결되며, 상기 제2 드레인 전극(DE2)은 상기 발광부(EL)에 연결된다.
상기 발광부(EL)는 제1 전극(EL1), 제2 전극(EL2), 및 막대형 LED(미도시)을 포함한다. 상기 제1 전극(EL1)은 상기 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)과 연결된다.
상기 커패시터(Cst)는 제2 박막 트랜지스터(T2)의 상기 제2 게이트 전극(GE2)과 상기 제2 소스 전극(SE2) 사이에 연결된다.
이하, 본 발명의 일 실시예에 따른 표시부를 적층 순서에 따라 설명한다.
본 발명의 일 실시예에 따른 표시부(PP)는 박막 트랜지스터와 발광부(EL)가 적층되는 기판(SUB)을 포함한다.
상기 기판(SUB) 상에는 버퍼층(BUL)이 형성된다. 상기 버퍼층(BUL)은 스위칭 및 제2 박막 트랜지스터들(T1, T2)에 불순물이 확산되는 것을 막는다. 상기 버퍼층(BUL)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등으로 형성될 수 있으며, 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 버퍼층(BUL) 상에는 제1 반도체 패턴(SA1)과 제2 반도체 패턴(SA2)이 제공된다. 상기 제1 반도체 패턴(SA1)과 상기 제2 반도체 패턴(SA2)은 반도체 소재로 형성된다. 상기 제1 반도체 패턴(SA1)과 제2 반도체 패턴(SA2)은 각각 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역을 포함한다. 상기 제1 반도체 패턴(SA1)과 상기 제2 반도체 패턴(SA2)은 도핑되거나 도핑되지 않은 실리콘, 예를 들어, 폴리 실리콘, 아몰퍼스 실리콘일 수 있으며, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 본 발명의 일실시예에 있어서, 상기 채널 영역는 불순물로 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 소스 영역 및 상기 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 도핑될 수 있다.
상기 제1 반도체 패턴(SA1) 및 제2 반도체 패턴(SA2) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 게이트 라인(GL), 게이트 라인(GL)과 연결된 제1 게이트 전극(GE1), 및 제2 게이트 전극(GE2)이 제공된다. 상기 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 상기 제1 반도체 패턴(SA1)과 제2 반도체 패턴(SA2)의 채널 영역에 대응되는 영역을 커버하도록 형성된다.
상기 제1 및 제2 게이트 전극들(GE1, GE2) 상에는 상기 제1 및 제2 게이트 전극들(GE1, GE2)을 덮도록 층간 절연막(ILD)이 제공된다.
상기 층간 절연막(ILD)의 상에는 데이터 라인(DL), 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2), 제1 전원 라인(PL), 및 제2 전원 라인(PL')이 제공된다. 제1 소스 전극(SE1)은 데이터 라인(DL)에 연결된다. 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)은 상기 게이트 절연막(GI) 및 상기 층간 절연막(ILD)에 형성된 컨택 홀에 의해 상기 제1 반도체 패턴(SA1)의 소스 영역과 드레인 영역에 각각 접촉된다. 제1 전원 라인(PL)은 제2 소스 전극(SE2)과 연결된다. 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 상기 게이트 절연막(GI) 및 상기 층간 절연막(ILD)에 형성된 컨택 홀에 의해 상기 제2 반도체 패턴(SA2)의 소스 영역과 드레인 영역에 각각 접촉된다. 제2 전원 라인(PL')은 데이터 라인(DL)과 제1 전원 라인(PL)과 이격되어 배치된다. 제1 전원 라인(PL)과 제2 전원 라인(PL')은 데이터 라인(DL)과 동일한 물질을 포함할 수 있으며, 동일층 상에 배치될 수 있다.
한편, 상기 제2 게이트 전극(GE2)의 일부(C1)와 상기 제1 전원 라인(PL)의 일부(C2)는 각각 제1 커패시터 전극(C1) 및 제2 커패시터 전극(C2)이며, 상기 층간 절연막(ILD)을 사이에 두고 상기 커패시터(Cst)를 구성한다. 제1 캐패시터 전극(C1)은 게이트 라인(GL) 및 게이트 전극(GE)과 동일한 물질을 포함할 수 있으며, 동일층 상에 배치될 수 있다. 제2 캐패시터 전극(C2)은 데이터 라인(DL), 제1 전원 라인(PL), 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질을 포함할 수 있으며, 동일층 상에 배치될 수 있다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2), 및 제1 전원 라인(PL)과 제2 전원 라인(PL') 상에는 보호막(PSV)이 제공된다. 상기 보호막(PSV)은 상기 스위칭 및 제2 박막 트랜지스터들(T1, T2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 보호막(PSV)은 무기 보호막 및 유기 보호막 중 적어도 하나를 포함할 수 있다. 예를 들면, 보호막(PSV)은 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 캐패시터(Cst)를 커버하는 무기 보호막 및 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다.
무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 유기 보호막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 유기 보호막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
상기 보호막(PSV) 상에는 제1 전극(EL1)이 제공된다. 상기 제1 전극(EL1)은 상기 보호막(PSV)에 형성된 제1 컨택 홀(CH1)을 통해 상기 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
제1 전극(EL1)이 형성되지 않은 영역에는 제1 전극(EL1)과 이격된 제1 절연막(INS1)이 제공된다.
제1 전극(EL1) 상에는 제2 절연막(INS2)이 제공된다.
제1 절연막(INS1) 상에는 제2 전극(EL2)이 제공된다. 상기 제2 전극(EL2)은 상기 제1 절연막(INS1)과 보호막(PSV)에 형성된 제2 컨택 홀(CH2)을 통해 제2 전원 라인(PL')에 연결된다.
도시하지는 않았으나, 제1 전극(EL1)과 제2 전극(EL2) 사이에는 막대형 LED가 배치되며, 제1 전극(EL1), 제2 전극(EL2), 및 막대형 LED 상에는 상기 기판(SUB)의 상면을 커버하는 봉지부가 배치된다.
한편, 본 실시예에서는 제2 박막 트랜지스터(T2) 및 제1 박막 트랜지스터(T1) 모두가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제2 박막 트랜지스터(T2) 및 제1 박막 트랜지스터(T1) 중 적어도 하나는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다.
본 발명의 실시예에 있어서, 제2 전극(EL2)과 제2 전원 라인(PL')의 연결 구조는 상술한 실시예와 달리 제공될 수 있다. 이하의 실시예에서는 설명의 중복을 피하기 위해, 상술한 내용과 다른 점을 위주로 설명한다.
도 7a은 본 발명의 일 실시예에 따른 발광 소자에서의 표시부 내의 한 화소를 도시한 평면도로서, 도 5의 화소를 구체적으로 구현한 것이다. 도 7b는 도 7a의 II-II'선에 따른 단면도이다.
도 4, 도 5, 도 7a 및 도 7b를 참조하면, 표시부는 기판(SUB), 기판(SUB) 상에 제공된 화소들(PXL)을 포함한다.
각 화소(PXL)는 배선부와 배선부에 연결된 발광부(EL)를 포함한다.
상기 배선부는 발광부(EL)에 신호를 제공하며 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(PL), 및 제2 전원 라인(PL")을 포함한다.
상기 게이트 라인(GL) 및 제2 전원 라인(PL")은 제1 방향(DR1)으로 연장된다. 상기 데이터 라인(DL) 및 제1 전원 라인(PL)은 상기 게이트 라인(GL)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 여기서, 제2 전원 라인(PL")은 게이트 라인(GL)과 동일한 물질을 포함할 수 있으며, 동일층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시부(PP)를 적층 순서에 따라 설명하면, 본 발명의 일 실시예에 따른 표시부(PP)는 박막 트랜지스터와 발광부(EL)가 적층되는 기판(SUB)을 포함한다.
상기 기판(SUB) 상에는 버퍼층(BUL)이 형성된다.
상기 버퍼층(BUL) 상에는 제1 반도체 패턴(SA1)과 제2 반도체 패턴(SA2)이 제공된다. 상기 제1 반도체 패턴(SA1) 및 제2 반도체 패턴(SA2) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 게이트 라인(GL), 게이트 라인(GL)과 연결된 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 상기 게이트 라인(GL)과 이격된 제2 전원 라인(PL")이 제공된다. 상기 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 상기 제1 반도체 패턴(SA1)과 제2 반도체 패턴(SA2)의 채널 영역에 대응되는 영역을 커버하도록 형성된다.
상기 제1 및 제2 게이트 전극들(GE1, GE2) 상에는 상기 제1 및 제2 게이트 전극들(GE1, GE2)을 덮도록 층간 절연막(ILD)이 제공된다.
상기 층간 절연막(ILD)의 상에는 데이터 라인(DL), 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2), 및 제1 전원 라인(PL)이 제공된다. 제1 전원 라인(PL)은 제2 소스 전극(SE2)과 연결된다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2), 및 제1 전원 라인(PL) 상에는 보호막(PSV)이 제공된다.
상기 보호막(PSV) 상에는 제1 전극(EL1)이 제공된다. 상기 제1 전극(EL1)은 상기 보호막(PSV)에 형성된 제1 컨택 홀(CH)을 통해 상기 제2 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
제1 전극(EL1)이 형성되지 않은 영역에는 제1 전극(EL1)과 이격된 제1 절연막(INS1)이 제공된다.
제1 전극(EL1) 상에는 제2 절연막(INS2)이 제공된다.
제1 절연막(INS1) 상에는 제2 전극(EL2)이 제공된다. 상기 제2 전극(EL2)은 상기 제1 절연막(INS1), 보호막(PSV), 및 층간 절연막(ILD)에 형성된 제2 컨택 홀(CH2')을 통해 제2 전원 라인(PL')에 연결된다.
도시하지는 않았으나, 제1 전극(EL1)과 제2 전극(EL2) 사이에는 막대형 LED가 배치되며, 제1 전극(EL1), 제2 전극(EL2), 및 막대형 LED 상에는 상기 기판(SUB)의 상면을 커버하는 봉지부가 배치된다.
상술한 실시예에서는 제2 전원 라인(PL')이 데이터 라인과 동일층에 형성된 경우와, 게이트 라인과 동일층에 형성된 경우를 설명하였으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 있어서, 제2 전극(EL2)과 제2 전원 라인(PL')의 연결 구조는 상술한 실시예들과 달리 제공될 수 있다. 예를 들어, 도시하지는 않았으나, 제2 전원 라인(PL')은 반도체 패턴과 동일층에 반도체 패턴과 동일 재료로 형성될 수 있다. 이 경우, 제2 전극(EL2)은 게이트 절연막, 층간 절연막, 보호막, 및 제1 절연막(INS1)을 관통하는 컨택 홀을 통해 제2 전원 라인(PL')과 연결될 수 있으며, 필요에 따라, 게이트 절연막, 층간 절연막, 또는 보호막 상에 추가적으로 배치된 브릿지 전극을 통해 제2 전원 라인(PL')과 연결될 수 있다.
또한, 상술한 실시예들에서는 제2 박막 트랜지스터의 제2 드레인 전극이 제1 전극(EL1)과 연결되고, 제2 전원 라인(PL')이 제2 전극(EL2)과 연결되는 것을 설명하였으나, 이에 한정되는 것은 아니다. 본 발명의 다른 실시예에서는 다양한 컨택구조를 통해 제2 박막 트랜지스터의 제2 드레인 전극이 제2 전극(EL2)과 연결되고, 제2 전원 라인(PL')이 제1 전극(EL1)과 연결될 수 있다.
본 발명의 일 실시예에 따른 발광 소자는 다양한 표시 장치에 채용될 수 있다. 예를 들어, 상기 발광 소자는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EL1: 제1 전극 EL2: 제2 전극
INS1: 제1 절연막 INS2: 제2 절연막
LD: 막대형 LED SUB: 기판

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 전극;
    상기 기판 상에 상기 제1 전극과 이격되도록 배치되며 제1 높이를 가지는 제1 절연막;
    상기 제1 절연막 상에 배치된 제2 전극; 및
    상기 기판 상에 배치된 막대형 LED를 포함하며,
    상기 막대형 LED는 길이 방향으로 제1 단부와 제2 단부를 가지며, 상기 제1 및 제2 단부들 중 하나는 상기 제1 전극과 연결되고, 나머지 하나는 제2 전극과 연결되는 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 전극 상에 제공된 제2 절연막을 더 포함하며,
    상기 제2 절연막은 평면 상에서 볼 때 상기 제1 전극보다 작은 면적을 갖는 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 전극은 제1 폭으로 제공되고, 상기 제2 절연막은 제2 폭으로 제공될 때 상기 제1 폭은 제2 폭보다 큰 발광 소자.
  4. 제3 항에 있어서,
    평면 상에서 볼 때 상기 제1 전극과 상기 제2 전극 사이의 거리를 제1 거리라고 하고, 상기 제1 전극과 상기 제2 절연막 사이의 거리를 제2 거리라고 할 때, 상기 막대형 LED의 길이는 제1 거리보다 길고 상기 제2 거리보다 짧은 발광 소자.
  5. 제1 항에 있어서,
    상기 막대형 LED의 길이 방향은 상기 기판의 일 면에 비스듬하게 배치되는 발광 소자.
  6. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 각각 스트라이프 형상을 가지며, 서로 이격되도록 배치된 발광 소자.
  7. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 동심원을 갖는 고리 형상으로 서로 이격되어 배치된 발광 소자.
  8. 제1 항에 있어서,
    상기 기판 상에 제공되어 상기 막대형 LED들을 고정하는 봉지부를 더 포함하는 발광 소자.
  9. 제1 항에 있어서,
    상기 기판 상에 배치되며 제1 방향으로 연장된 게이트 라인;
    상기 기판 상에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인;
    상기 제1 방향 또는 상기 제2 방향으로 연장된 제1 전원 라인; 및
    상기 게이트 라인, 상기 데이터 라인, 및 상기 제1 전원 라인에 연결된 박막 트랜지스터를 더 포함하며,
    상기 박막 트랜지스터의 드레인 전극은 상기 제1 전극과 상기 제2 전극 중 하나에 연결된 발광 소자.
  10. 제9 항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 나머지 하나에 연결되며, 상기 제2 방향으로 연장된 제2 전원 라인을 더 포함하는 발광 소자.
  11. 제10 항에 있어서,
    상기 제2 전원 라인은 상기 데이터 라인과 동일 층에 제공되며 상기 데이터 라인과 동일 재료를 포함하는 발광 소자.
  12. 제9 항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 나머지 하나에 연결되며, 상기 제1 방향으로 연장된 제1 전원 라인을 더 포함하는 발광 소자.
  13. 제12 항에 있어서,
    상기 제2 전원 라인은 상기 게이트 라인과 동일 층에 제공되며 상기 게이트 라인과 동일 재료를 포함하는 발광 소자.
  14. 제9 항에 있어서,
    상기 박막 트랜지스터는
    상기 기판 상에 제공된 반도체 패턴;
    상기 반도체 패턴 상에 배치된 게이트 전극; 및
    상기 게이트 전극 상에 배치되며, 상기 반도체 패턴에 연결된 소스 전극과 드레인 전극을 포함하고,
    상기 제1 전극은 상기 드레인 전극에 연결되는 발광 소자.
  15. 제14 항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 나머지 하나에 연결되며, 상기 제1 방향 또는 제2 방향으로 연장된 제2 전원 라인을 더 포함하며, 상기 제2 전원 라인은 상기 반도체 패턴과 동일 층에 배치되고 상기 반도체 패턴과 동일 재료를 포함하는 발광 소자.
  16. 기판 상에 제공된 제1 전극;
    평면 상에서 볼 때 상기 제1 전극과 이격된 제1 절연막;
    상기 제1 전극 상에 제공된 제2 절연막;
    상기 제1 절연막 상에 제공된 제2 전극; 및
    상기 기판 상에 산포된 막대형 LED들을 포함하는 발광 소자.
  17. 기판 상에 제1 전극을 형성하는 단계;
    평면 상에서 볼 때 상기 제1 전극과 이격된 제1 절연막을 형성하는 단계;
    상기 제1 전극 상에 제2 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 및
    상기 기판 상에 막대형 LED들을 산포하는 단계를 포함하는 발광 소자 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막은 단일 단계에서 형성되는 발광 소자 제조 방법.
  19. 제17 항에 있어서,
    상기 전계를 형성하는 단계 및 상기 막대형 LED들을 산포하는 단계는 동시에 수행되는 발광 소자 제조 방법.
  20. 제17 항에 있어서,
    상기 기판 상에 제공되어 상기 막대형 LED들을 고정하는 봉지부를 형성하는 단계를 더 포함하는 발광 소자 제조 방법.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200041429A (ko) * 2018-10-11 2020-04-22 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020197080A1 (ko) * 2019-03-28 2020-10-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
WO2021091062A1 (ko) * 2019-11-07 2021-05-14 삼성디스플레이 주식회사 표시 장치
WO2021091119A1 (ko) * 2019-11-07 2021-05-14 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US20220005797A1 (en) * 2020-07-02 2022-01-06 Samsung Display Co., Ltd. Display device
WO2022145657A1 (ko) * 2020-12-30 2022-07-07 엘지디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
WO2022169088A1 (ko) * 2021-02-05 2022-08-11 전북대학교산학협력단 초소형 led용 전극 유닛 및 이를 이용한 초소형 led 어레이 모듈

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102591768B1 (ko) * 2018-07-17 2023-10-20 삼성디스플레이 주식회사 표시 장치
KR102587133B1 (ko) 2018-07-19 2023-10-10 삼성디스플레이 주식회사 표시 장치
WO2020111413A1 (ko) 2018-11-26 2020-06-04 삼성디스플레이 주식회사 표시 장치
KR20200100892A (ko) * 2019-02-18 2020-08-27 삼성디스플레이 주식회사 표시 장치
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치
KR20210059110A (ko) * 2019-11-14 2021-05-25 삼성디스플레이 주식회사 표시 장치
KR20220046740A (ko) * 2020-10-07 2022-04-15 삼성디스플레이 주식회사 표시 장치
CN113363277A (zh) * 2021-05-31 2021-09-07 深圳市华星光电半导体显示技术有限公司 发光器件、显示面板及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130010339A (ko) * 2011-07-18 2013-01-28 엘지디스플레이 주식회사 유기전계 발광표시장치 및 그 제조 방법
KR101429095B1 (ko) * 2013-07-09 2014-08-12 피에스아이 주식회사 초소형 led 전극어셈블리를 이용한 led 램프
KR20160059574A (ko) * 2014-11-18 2016-05-27 피에스아이 주식회사 초소형 led 소자를 포함하는 전극어셈블리 및 그 제조방법
KR101628345B1 (ko) * 2014-07-08 2016-06-09 피에스아이 주식회사 초소형 led 전극어셈블리의 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763894B1 (ko) * 2006-03-21 2007-10-05 삼성에스디아이 주식회사 Ｌｅｄ 칩을 이용한 디스플레이 장치의 제조방법
CN102782892B (zh) * 2010-03-12 2015-07-01 夏普株式会社 发光装置的制造方法、发光装置、照明装置、背光灯、液晶面板、显示装置、显示装置的制造方法、显示装置的驱动方法及液晶显示装置
KR101244926B1 (ko) * 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130010339A (ko) * 2011-07-18 2013-01-28 엘지디스플레이 주식회사 유기전계 발광표시장치 및 그 제조 방법
KR101429095B1 (ko) * 2013-07-09 2014-08-12 피에스아이 주식회사 초소형 led 전극어셈블리를 이용한 led 램프
KR101628345B1 (ko) * 2014-07-08 2016-06-09 피에스아이 주식회사 초소형 led 전극어셈블리의 제조방법
KR20160059574A (ko) * 2014-11-18 2016-05-27 피에스아이 주식회사 초소형 led 소자를 포함하는 전극어셈블리 및 그 제조방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200041429A (ko) * 2018-10-11 2020-04-22 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020197080A1 (ko) * 2019-03-28 2020-10-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
WO2021091062A1 (ko) * 2019-11-07 2021-05-14 삼성디스플레이 주식회사 표시 장치
WO2021091119A1 (ko) * 2019-11-07 2021-05-14 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US20220005797A1 (en) * 2020-07-02 2022-01-06 Samsung Display Co., Ltd. Display device
US11798926B2 (en) 2020-07-02 2023-10-24 Samsung Display Co., Ltd. Display device
WO2022145657A1 (ko) * 2020-12-30 2022-07-07 엘지디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
GB2616967A (en) * 2020-12-30 2023-09-27 Lg Display Co Ltd Display device and method for manufacturing display device
WO2022169088A1 (ko) * 2021-02-05 2022-08-11 전북대학교산학협력단 초소형 led용 전극 유닛 및 이를 이용한 초소형 led 어레이 모듈

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