KR20230013669A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230013669A
KR20230013669A KR1020210093116A KR20210093116A KR20230013669A KR 20230013669 A KR20230013669 A KR 20230013669A KR 1020210093116 A KR1020210093116 A KR 1020210093116A KR 20210093116 A KR20210093116 A KR 20210093116A KR 20230013669 A KR20230013669 A KR 20230013669A
Authority
KR
South Korea
Prior art keywords
electrode
light emitting
semiconductor layer
disposed
emitting element
Prior art date
Application number
KR1020210093116A
Other languages
English (en)
Inventor
이세현
김동우
신민경
창학선
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210093116A priority Critical patent/KR20230013669A/ko
Priority to US17/702,257 priority patent/US20230012528A1/en
Priority to PCT/KR2022/010064 priority patent/WO2023287140A1/ko
Priority to CN202280049789.2A priority patent/CN117678075A/zh
Publication of KR20230013669A publication Critical patent/KR20230013669A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H01L33/0012—Devices characterised by their operation having p-n or hi-lo junctions p-i-n devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예에 의하면, 기판; 상기 기판 상에 배치된 제1 전극 및 제2 전극; 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자; 및 상기 기판 상에 배치되고, 상기 제2 전극과 전기적으로 연결된 제3 전극; 을 포함하고, 상기 제3 전극의 적어도 일부는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는, 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD FOR THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 효율이 개선되고, 전극 구성들 간 쇼트 결함이 방지된 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 기판; 상기 기판 상에 배치된 제1 전극 및 제2 전극; 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자; 및 상기 기판 상에 배치되고, 상기 제2 전극과 전기적으로 연결된 제3 전극; 을 포함하고, 상기 제3 전극의 적어도 일부는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제2 전극과 상기 제3 전극은 서로 물리적으로 접촉하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 제2 전극은 제1 방향으로 이격되고, 상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 이격되고, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 반도체층은, 상기 제1 전극보다 상기 제2 전극에 인접하고, 상기 제2 반도체층은, 상기 제2 전극보다 상기 제1 전극에 인접하고, 상기 제1 반도체층의 높이는 상기 제2 반도체층의 높이보다 큰, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 반도체층은 N형 반도체를 포함하고, 상기 제2 반도체층은 P형 반도체를 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제2 반도체층은 평면 상에서 볼 때, 상기 제1 전극과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 활성층은 평면 상에서 볼 때, 상기 제2 전극보다 상기 제1 전극에 더 인접하여 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극은 평면 상에서 볼 때, 상기 제3 전극과 비중첩하고, 상기 제2 전극은 평면 상에서 볼 때, 상기 제3 전극과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 발광 소자는 평면 상에서 볼 때, 상기 제1 전극과 중첩하는 기배열 발광 소자를 포함하고, 상기 제3 전극은 평면 상에서 볼 때, 상기 기배열 발광 소자와 중첩하는 제1 영역 및 상기 제2 전극과 중첩하는 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역은 서로 이격된, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 제2 전극은 제1 거리 이격되고, 상기 제1 전극과 상기 제3 전극은 제2 거리 이격되고, 상기 제1 거리는 상기 제2 거리보다 큰, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제3 전극의 원위 단부는 상기 제2 전극과 제3 거리 이격되고, 상기 제1 거리는 3μm 이상이고, 상기 제3 거리는 1μm 내지 2.5μm인, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 기판 상에 배치되고, 상기 제3 전극과 동일한 층에 위치하는 절연부; 를 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극은 상기 절연부 상에 배치되고, 상기 제1 전극과 상기 기판과 이격된 거리와 상기 제2 전극과 상기 기판과 이격된 거리는 서로 동일한, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제3 전극은 상기 발광 소자로부터 발산된 광을 반사할 수 있도록 반사성 물질을 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 기판 상에 배치되고, 상기 제3 전극과 동일한 층에 배치되는 연결 패턴; 을 더 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 기판이 이격된 거리는 상기 제2 전극과 상기 기판이 이격된 거리보다 작은, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 전극을 커버하는 절연막을 더 포함하고, 상기 절연막은, 상기 제1 전극과 중첩하는 영역에서 제1 두께를 가지고, 상기 제2 전극 및 상기 제3 전극과 중첩하는 영역에서 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께보다 큰, 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 기판을 준비하는 단계; 상기 기판 상에 제3 전극을 배치하는 단계; 제1 전극 및 제2 전극을 배치하는 단계; 용매 및 상기 용매에 분산되어 제공되는 발광 소자를 포함하는 잉크를 분사하는 단계; 및 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 를 포함하고, 상기 발광 소자는, 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계는, 상기 제2 전극과 상기 제3 전극이 전기적으로 연결되는 단계를 포함하고, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계는, 상기 제3 전극의 적어도 일부가 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 단계를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 전계를 형성하는 단계는, 상기 제1 전극으로부터 제1 전기적 신호가 출력되는 단계; 상기 제2 전극 및 상기 제3 전극으로부터 제2 전기적 신호가 출력되는 단계; 및 상기 발광 소자가 배열되는 영역에 정렬 전계가 제공되는 단계를 포함하고, 상기 정렬 전계는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 기초하여 제공되는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 제3 전극은 상기 제2 전극을 기준으로 정의되는 원위 단부를 포함하고, 상기 제2 전기적 신호의 적어도 일부는 상기 제3 전극의 상기 원위 단부로부터 제공되는, 표시 장치의 제조 방법이 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 효율이 개선되고, 전극 구성들 간 쇼트 결함이 방지된 표시 장치 및 그 제조 방법이 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 실시예에 따른 화소의 평면도이다.
도 5 내지 도 7은 도 4의 Ⅰ~Ⅰ’에 따른 단면도들이다.
도 8은 도 5의 EA1 영역의 확대도이다.
도 9는 도 7의 EA2 영역의 확대도이다.
도 10은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 11, 도 12, 도 14, 및 도 16은 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 단면도들이다.
도 13 및 도 15는 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 평면도들이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
이하에서는, 도 1 내지 도 16을 참조하여, 실시예에 따른 표시 장치 및 그 제조 방법에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(SEC1), 제2 반도체층(SEC2), 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 개재된 활성층(AL)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SEC1), 활성층(AL), 및 제2 반도체층(SEC2)을 포함할 수 있다. 일 실시예에 따르면, 발광 소자(LD)는 전극층(ELL)을 더 포함할 수 있다.
실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SEC1)이 인접하여 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(SEC2)이 인접하여 배치될 수 있다.
실시예에 따르면, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 기둥 형상은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(SEC1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SEC1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SEC1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SEC1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SEC1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SEC1) 상에 배치될 수 있다. 활성층(AL)은 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
실시예에 따르면, 활성층(AL)은 AlGalnP, AlGaP, AllnGaN, lnGaN, 및 AlGaN 중 어느 하나를 포함할 수 있다. 예를 들어, 활성층(AL)이 적색광을 출력하고자 하는 경우, 활성층(AL)은 AlGalnP 및/또는 lnGaN을 포함할 수 있다. 활성층(AL)이 녹색광 혹은 청색광을 출력하고자 하는 경우, 활성층(AL)은 lnGaN을 포함할 수 있다. 하지만 상술된 예시에 한정되지 않는다.
실시예에 따르면, 활성층(AL)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다.
제2 반도체층(SEC2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SEC1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SEC2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SEC2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Be 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SEC2)을 구성할 수 있다.
실시예에 따르면, 제1 반도체층(SEC1)의 높이는 제2 반도체층(SEC2)의 높이보다 클 수 있다.
전극층(ELL)은 제2 반도체층(SEC2) 상에 형성될 수 있다. 전극층(ELL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(ELL)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(AL)에서 전자-정공 쌍이 결합되며, 발광 소자(LD)에서는 광이 발산될 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따르면, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(AL)의 외측면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있고, 이외에도 제1 및 제2 반도체층들(SEC1, SEC2)의 일 영역을 더 둘러쌀 수 있다. 실시예에 따르면, 절연막(INF)은 단일막 혹은 복수의 막으로 구성될 수 있다. 예를 들어, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하고 상기 제1 절연막 상에 배치된 제2 절연막을 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제2 단부(EP2)에 인접한 전극층(ELL) 및 제1 단부(EP1)에 인접한 제1 반도체층(SEC1)을 노출할 수 있다. 혹은 실시예에 따라, 절연막(INF)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 측부를 노출할 수 있다.
실시예에 따르면, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 활성층(AL)이 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 외의 도전성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(INF)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명과 효율을 향상시킬 수 있다. 발광 소자(LD)들이 복수개로 구비되어 서로 인접하여 배치되는 경우, 절연막(INF)은 발광 소자(LD)들의 사이에서 발생할 수 있는 단락을 방지할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(도 3의 'PNL' 참조)의 각 화소(도 3의 'PXL' 참조) 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소(PXL)의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는, 도 1 및 도 2를 참조하여 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 중심으로 설명한다.
표시 패널(PNL)은, 발광 소자(LD)를 포함하는 화소(PXL)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 화소(PXL)는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 실시예에 따르면, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 하지만 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들, 및/또는 내장 회로부가 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)는 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따르면, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소(PXL)들이 배치될 수 있다. 예를 들어, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 화소(PXL1), 제2 색의 광을 방출하는 제2 화소(PXL2), 및 제3 색의 광을 방출하는 제3 화소(PXL3)가 배열될 수 있다.
실시예에 따르면, 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 예를 들어, 제1 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
화소(PXL)는 적어도 하나의 광원을 포함할 수 있다. 상기 광원은 제어 신호(일 예로, 스캔 신호 및 데이터 신호) 및 전원에 의해 구동될 수 있다. 실시예에 따르면, 상기 광원은 도 1 및 도 2를 참조하여 상술한 발광 소자(LD)일 수 있다.
실시예에 따르면, 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 실시예에 따른 화소의 평면도이다. 도 4에 도시된 화소(PXL)는 도 3을 참조하여 상술한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다.
도 4를 참조하면, 화소(PXL)는 제1 내지 제8 전극(ELT1~ELT8), 제3 전극(ELT3), 발광 소자(LD)들, 뱅크(BNK), 뱅크 패턴(BNP), 및 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 포함할 수 있다. 일 실시예에 따르면, 발광 소자(LD)들은 제1 내지 제4 발광 소자(LDs1~LDs4)들을 포함할 수 있다. 제3 전극(ELT3)은 제3-1 전극(ELT3-1), 제3-2 전극(ELT3-2), 제3-3 전극(ELT3-3), 및 제3-4 전극(ELT3-4)을 포함할 수 있다. 일 예에 따르면, 제3 전극(ELT3)은 사로 전극으로 지칭될 수 있다.
발광 소자(LD)들은 발광 영역(EMA) 내에 배치될 수 있다. 실시예에 따르면, 발광 영역(EMA)은 광이 발산되는 영역을 의미할 수 있다. 발광 영역(EMA)은 뱅크(BNK)에 둘러싸인 형태로 제공될 수 있다. 발광 영역(EMA)은 뱅크(BNK)가 배치되지 않은 영역을 의미할 수 있다. 비발광 영역(NEA)은 광이 발산되지 않는 영역을 의미할 수 있다. 비발광 영역(NEA)은 뱅크(BNK)가 배열된 영역을 의미할 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 제1 발광 소자(LDs1)는 제3-1 전극(ELT3-1)과 제1 전극(ELT1) 사이에 배치될 수 있다. 제1 발광 소자(LDs1)는 평면 상에서 볼 때, 제3-1 전극(ELT3-1)과 제1 전극(ELT1) 사이에서 제2 방향(DR2)을 따라 배열될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-1 전극(ELT3-1)의 적어도 일부는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 제3-1 전극(ELT3-1)은 제1 전극(ELT1)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 제1 발광 소자(LDs1)가 배치되는 사로 영역을 정의할 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 교차할 수 있다.
실시예에 따르면, 제2 발광 소자(LDs2)는 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제2 발광 소자(LDs2)는 제3-2 전극(ELT3-2)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제2 발광 소자(LDs2)는 평면 상에서 볼 때, 제3-2 전극(ELT3-2)과 제4 전극(ELT4) 사이에서 제2 방향(DR2)을 따라 배열될 수 있다.
실시예에 따르면, 제3-2 전극(ELT3-2)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-2 전극(ELT3-2)의 적어도 일부는 평면 상에서 볼 때, 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제3-2 전극(ELT3-2)은 제4 전극(ELT4)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-2 전극(ELT3-2)과 제4 전극(ELT4)은 제2 발광 소자(LDs2)가 배치되는 사로 영역을 정의할 수 있다.
실시예에 따르면, 제3 발광 소자(LDs3)는 제5 전극(ELT5)과 제6 전극(ELT6) 사이에 배치될 수 있다. 제3 발광 소자(LDs3)는 제3-3 전극(ELT3-3)과 제5 전극(ELT5) 사이에 배치될 수 있다. 제3 발광 소자(LDs3)는 평면 상에서 볼 때, 제3-3 전극(ELT3-3)과 제5 전극(ELT5) 사이에서 제2 방향(DR2)을 따라 배열될 수 있다.
실시예에 따르면, 제3-3 전극(ELT3-3)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-3 전극(ELT3-3)의 적어도 일부는 평면 상에서 볼 때, 제5 전극(ELT5)과 제6 전극(ELT6) 사이에 배치될 수 있다. 제3-3 전극(ELT3-3)은 제5 전극(ELT5)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-3 전극(ELT3-3)과 제5 전극(ELT5)은 제3 발광 소자(LDs3)가 배치되는 사로 영역을 정의할 수 있다.
실시예에 따르면, 제4 발광 소자(LDs4)는 제7 전극(ELT7)과 제8 전극(ELT8) 사이에 배치될 수 있다. 제4 발광 소자(LDs4)는 제3-4 전극(ELT3-4)과 제8 전극(ELT8) 사이에 배치될 수 있다. 제4 발광 소자(LDs4)는 평면 상에서 볼 때, 제3-4 전극(ELT3-4)과 제8 전극(ELT8) 사이에서 제2 방향(DR2)을 따라 배열될 수 있다.
실시예에 따르면, 제3-4 전극(ELT3-4)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-4 전극(ELT3-4)의 적어도 일부는 평면 상에서 볼 때, 제7 전극(ELT7)과 제8 전극(ELT8) 사이에 배치될 수 있다. 제3-4 전극(ELT3-4)은 제8 전극(ELT8)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-4 전극(ELT3-4)과 제8 전극(ELT8)은 제4 발광 소자(LDs4)가 배치되는 사로 영역을 정의할 수 있다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8) 중 각 직렬 단을 구성하는 한 쌍의 전극들은 발광 소자(LD)가 배열되는 영역에 인접하여 배치될 수 있다. 제1 내지 제8 전극들(ELT1~ELT8)은 각각 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 서로 이격되도록 배치될 수 있다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 적어도 일부는 뱅크 패턴(BNP) 상에 배열될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 뱅크 패턴(BNP) 상에 배치될 수 있다. 뱅크 패턴(BNP) 상에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)로부터 발산되는 광을 반사시킬 수 있고, 이에 따라 화소(PXL)의 발광 효율이 개선될 수 있다.
실시예에 따르면, 발광 소자(LD)의 적어도 일부가 제1 내지 제8 전극들(ELT1~ELT8) 중 적어도 일부와 중첩하여, 발광 효율이 개선될 수 있다. 예를 들어, 제1 발광 소자(LDs1)의 활성층(AL)이 제1 전극(ELT1)과 중첩하여, 발광 효율이 향상될 수 있다. 이에 대한 상세한 내용은 도 5 및 도 8을 참조하여 설명한다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8)은 각 화소(PXL)의 화소 전극일 수 있다. 제1 내지 제8 전극들(ELT1~ELT8) 중 어느 하나의 일부는 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 및/또는 각 화소(PXL)의 발광 영역들(EMA)의 사이에서 끊어져서 각각의 화소 전극으로 분리될 수 있다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8)은 컨택 전극들(일 예로, 제1 내지 제5 컨택 전극들(CNE1~CNE5))을 통해 발광 소자(LD)와 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1), 제2 발광 소자(LDs2), 제3 발광 소자(LDs3), 및 제4 발광 소자(LDs4)는 직렬로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 직렬 단의 제1 발광 소자(LDs1) 및 제1 전극(ELT1) 상에 배치되어, 상기 제1 직렬 단의 제1 발광 소자(LDs1)를 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 직렬 단의 제1 발광 소자(LDs1) 및 제2 전극(ELT2) 상에 배치되어, 상기 제1 직렬 단의 제1 발광 소자(LDs1)를 제2 전극(ELT2)에 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 직렬 단의 제2 발광 소자(LDs2) 및 제3 전극(ELT3) 상에 배치되어, 상기 제2 직렬 단의 제2 발광 소자(LDs2)를 제3 전극(ELT3)에 연결할 수 있다.
제3 컨택 전극(CNE3)은 제2 직렬 단의 제2 발광 소자(LDs2) 및 제4 전극(ELT4) 상에 배치되어, 상기 제2 직렬 단의 제2 발광 소자(LDs2)를 제4 전극(ELT4)에 연결할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제3 직렬 단의 제3 발광 소자(LDs3) 및 제5 전극(ELT5) 상에 배치되어, 상기 제3 직렬 단의 제3 발광 소자(LDs3)를 제5 전극(ELT5)에 연결할 수 있다.
제4 컨택 전극(CNE4)은 제3 직렬 단의 제3 발광 소자(LDs3) 및 제6 전극(ELT6) 상에 배치되어, 상기 제3 직렬 단의 제3 발광 소자(LDs3)를 제6 전극(ELT6)에 연결할 수 있다. 또한, 제4 컨택 전극(CNE4)은 제4 직렬 단의 제4 발광 소자(LDs4) 및 제7 전극(ELT7) 상에 배치되어, 상기 제4 직렬 단의 제4 발광 소자(LDs4)를 제7 전극(ELT7)에 연결할 수 있다.
제5 컨택 전극(CNE5)은 제4 직렬 단의 제4 발광 소자(LDs4) 및 제8 전극(ELT8) 상에 배치되어, 상기 제4 직렬 단의 제4 발광 소자(LDs4)를 제8 전극(ELT8)에 연결할 수 있다.
도 4에서는 제1 내지 제4 발광 소자들(LDs1~LDs4)이 직렬로 배열된 구조를 중심으로 설명하였으나, 이에 한정되지 않는다. 실시예에 따른 화소(PXL)의 구조는 상술된 예시에 한정되지 않으며, 실시 형태에 따라 다양한 전극 연결 구조를 포함한 화소(PXL)가 제공될 수 있다.
도 5는 도 4의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 5를 참조하면, 실시예에 따른 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 도 5에서는, 설명의 편의 상 발광 소자(LD) 중 제1 발광 소자(LDs1)를 기준으로 설명한다. 또한, 제3 전극(ELT3) 중 제3-1 전극(ELT3-1)을 기준으로 설명한다. 또한, 제1 내지 제8 전극들(ELT1~ELT8) 중 제1 전극(ELT1), 제2 전극(ELT2), 및 제8 전극(ELT8)을 기준으로 설명한다.
기판(SUB)은 화소(PXL)의 기저면을 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 기판(SUB)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
화소 회로부(PCL)는 버퍼막(BFL), 백 게이트 전극(BGE), 트랜지스터(Tr), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원선(PL), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
백 게이트 전극(BGE)은 기판(SUB) 상에 위치할 수 있다. 백 게이트 전극(BGE)은 평면 상에서 볼 때 게이트 전극(GE)과 중첩할 수 있다.
트랜지스터(Tr)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(Tr)는 구동 트랜지스터일 수 있다. 트랜지스터(Tr)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
실시예에 따르면, 액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 제1 트랜지스터 전극(TE1)과 연결될 수 있다.
전원선(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원선(PL)은 제2 컨택부(CNT2)를 통해 제8 전극(ELT8)과 연결될 수 있다. 전원선(PL)은 도 4를 참조하여 상술한 제4 발광 소자(LDs4)에 전원을 공급할 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP) 및 전원선(PL)을 커버할 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있으나, 이에 한정되지 않는다.
보호막(PSV)에는 브릿지 패턴(BRP)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원선(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 절연부(400), 제3-1 전극(ELT3-1), 뱅크 패턴(BNP), 제1 전극(ELT1), 제2 전극(ELT2), 제8 전극(ELT8), 제1 절연막(INS1), 제2 절연막(INS2), 제3 절연막(INS3), 제4 절연막(INS4), 제1 발광 소자(LDs1), 제1 컨택홀(CH1), 제2 컨택홀(CH2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크(BNK)를 포함할 수 있다.
절연부(400)는 보호막(PSV) 상에 배치될 수 있다. 절연부(400)는 유기 재료 및/또는 무기 재료를 포함할 수 있으나, 특정 예시에 한정되지 않는다. 절연부(400)에는 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)의 적어도 일부가 형성될 수 있다.
실시예에 따르면, 절연부(400)는 제3-1 전극(ELT3-1)과 동일한 층에 배치될 수 있다. 예를 들어, 절연부(400)는 제3-1 전극(ELT3-1)이 배치되지 않은 영역에 배치되고, 제3-1 전극(ELT3-1)이 배치된 영역에 위치하지 않거나 얇게 형성될 수 있다. 이에 따라, 절연부(400)는, 절연부(400) 상에 형성되는 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 상이한 높이에 위치되는 것을 방지할 수 있다.
제3-1 전극(ELT3-1)은 보호막(PSV) 상에 배치될 수 있다. 제3-1 전극(ELT3-1)은 인접한 뱅크 패턴(BNP)들 사이에 배치될 수 있다. 제3-1 전극(ELT3-1)의 적어도 일부는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)의 하부에 배치될 수 있다. 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)과 기판(SUB) 사이에 위치할 수 있다. 일 실시예에 따르면, 제3-1 전극(ELT3-1)은 절연부(400)와 동일한 층에 배치될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제3-1 전극(ELT3-1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnOx(zinc oxide), 및 ITZO(indium tin zinc oxide) 중 어느 하나를 포함할 수 있다. ZnOx는 ZnO 및/또는
Figure pat00001
를 포함할 수 있다. 다만, 이에 한정되지 않고 실시예에 따라, 제3-1 전극(ELT3-1)은 반사성 물질을 포함할 수 있다. 일 예에 따르면, 제3-1 전극(ELT3-1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 및 Cu 중 적어도 어느 하나를 포함할 수 있다. 제3-1 전극(ELT3-1)이 반사성 물질을 포함하는 경우, 제1 발광 소자(LDs1)의 하부에 배치된 제3-1 전극(ELT3-1)은 광을 반사하여, 발광 효율을 개선할 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)은 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 예를 들어, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)은 물리적으로 접촉하여, 서로 전기적으로 접속될 수 있다. (도 5 참조) 또 다른 예시에 따르면, 제3-1 전극(ELT3-1)과 제2 전극(ELT2) 사이에 절연부(400)가 개재되고, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)은 절연부(400)에 형성된 소정의 컨택홀을 통해 서로 전기적으로 접속될 수 있다. (도 6 참조)
한편 도 6을 참조하면, 실시예에 따라, 화소(PXL)는 연결 패턴(230)을 더 포함할 수 있다. 도 6은 화소에 포함된 연결 패턴을 설명하기 위한 단면도일 수 있다. 도 6은 도 4의 Ⅰ~Ⅰ’에 따른 단면도이다. 도 6에 따른 화소(PXL)는, 도 5에 도시된 화소(PXL)와는 달리, 연결 패턴(230)을 더 포함한다.
실시예에 따르면, 연결 패턴(230)은 제1 연결 패턴(232) 및 제2 연결 패턴(234)을 포함할 수 있다. 제1 연결 패턴(232)은 제1 컨택부(CNT1)와 전기적으로 연결되고, 제2 연결 패턴(234)은 제2 컨택부(CNT2)와 전기적으로 연결될 수 있다.
실시예에 따르면, 연결 패턴(230)은 제3-1 전극(ELT3-1)과 동일 시점에 형성될 수 있다. 연결 패턴(230)은 제3-1 전극(ELT3-1)과 단일 공정 내에서 함께 패터닝될 수 있다.
실시예에 따르면, 절연부(400)에는 컨택홀들이 형성되고, 제1 연결 패턴(232)은 제1 전극(ELT1)과 상기 컨택홀들 중 어느 하나를 통하여 전기적으로 연결될 수 있다. 제2 연결 패턴(234)은 제2 전극(ELT2)과 상기 컨택홀들 중 또 다른 어느 하나를 통하여 전기적으로 연결될 수 있다. 제3-1 전극(ELT3-1)은 상기 컨택홀들 중 또 다른 어느 하나를 통하여 전기적으로 연결될 수 있다.
도 7을 참조하면, 실시예에 따라, 화소(PXL)는 절연부(400)를 포함하지 않을 수 있다. 도 7은 화소에 절연부가 포함되지 않은 구조를 설명하기 위한 단면도일 수 있다. 도 7은 도 4의 Ⅰ~Ⅰ’에 따른 단면도이다. 도 7에 따른 화소(PXL)는 도 5에 도시된 화소(PXL)와는 달리, 절연부(400)를 포함하지 않는다.
실시예에 따르면, 도 5를 참조하여 상술한 절연부(400)는 보호막(PSV) 상에 배치되지 않을 수 있다. 제3-1 전극(ELT3-1)은 보호막(PSV) 상에 배치되며, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각의 적어도 일부는 보호막(PSV) 상에 배치될 수 있다.
실시예에 따르면, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 전원선(PL)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 기판(SUB)(혹은 화소 회로부(PCL) 중 보호막(PSV))으로부터 서로 상이한 거리가 이격될 수 있다. 예를 들어, 제1 전극(ELT1)은 보호막(PSV) 상에 배치되되, 제2 전극(ELT2)은 보호막(PSV) 상에 배치된 제3-1 전극(ELT3-1) 상에 배치될 수 있다.
다시 도 5를 참조하여 실시예에 따른 화소(PXL)에 관하여 설명한다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제8 전극(ELT8)은 보호막(PSV) 상에 배치될 수 있다. 일 실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각의 적어도 일부는 뱅크 패턴(BNP) 상에 배치될 수 있고, 이에 따라 제1 발광 소자(LDs1)의 발광 효율이 개선될 수 있다.
실시예에 따르면, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있고, 제1 전극(ELT1)에는 제1 전원이 공급될 수 있다. 제2 전극(ELT2)은 도 5에 도시되지 않았으나, 소정의 배선과 전기적으로 연결되고, 제2 전극(ELT2)에는 상기 제1 전원과는 상이한 제2 전원이 공급될 수 있다. 제8 전극(ELT8)은 제2 컨택부(CNT2)를 통해 전원선(PL)과 전기적으로 연결되어 전원을 공급받을 수 있다.
실시예에 따르면, 제2 전극(ELT2)의 적어도 일부는 제3-1 전극(ELT3-1) 상에 배치될 수 있다. 제2 전극(ELT2)은 제3-1 전극(ELT3-1)과 중첩할 수 있다.
실시예에 따르면, 제2 전극(ELT2)은 제3-1 전극(ELT3-1)의 적어도 일부와 접촉할 수 있고, 제2 전극(ELT2)과 제3-1 전극(ELT3-1)은 서로 전기적으로 연결될 수 있다. 혹은 또 다른 실시예에 따르면, 도 5에 도시되지 않았으나, 제2 전극(ELT2)과 제3-1 전극(ELT3-1) 사이에 절연층이 개재될 수 있고, 제2 전극(ELT2)과 제3-1 전극(ELT3-1)은 상기 절연층에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다.
제1 절연막(INS1)은 제1 전극(ELT1), 제2 전극(ELT2), 제8 전극(ELT8), 및 제3-1 전극(ELT3-1) 각각의 적어도 일부 상에 배치될 수 있다. 제1 절연막(INS1)은 제3-1 전극(ELT3-1), 제1 전극(ELT1), 제2 전극(ELT2), 및/또는 제8 전극(ELT8)에 대한 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다. 제1 절연막(INS1)은 유기 재료 및/또는 무기 재료를 포함할 수 있다. 일 예로, 제1 절연막(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제1 발광 소자(LDs1)는 제1 절연막(INS1) 상에 배치될 수 있다. 제1 발광 소자(LDs1)는 제1 전극(ELT1), 제2 전극(ELT2), 및 제3-1 전극(ELT3-1)에 의해 정의되는 사로 영역 내에 배열될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)는, 제1 단부(EP1)가 제2 전극(ELT2)을 향하고, 제2 단부(EP2)가 제1 단부(EP1)가 제1 전극(ELT1)을 향하도록 배치될 수 있다. 예를 들어, 제1 발광 소자(LDs1)의 제1 반도체층(SEC1)은 제2 전극(ELT2)에 인접하여 배치되고, 제1 발광 소자(LDs1)의 제2 반도체층(SEC2)은 제1 전극(ELT1)에 인접하여 배치될 수 있다. 제1 발광 소자(LDs1)의 활성층(AL)은 제2 전극(ELT2)에 비해 제1 전극(ELT1)에 인접하여 배치될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)의 적어도 일부는 제1 전극(ELT1)과 중첩할 수 있다. 예를 들어, 제1 발광 소자(LDs1)의 활성층(AL)은 평면 상에서 볼 때 제1 전극(ELT1)과 중첩할 수 있다.
제2 절연막(INS2)은 제1 발광 소자(LDs1) 상에 배치될 수 있다. 제2 절연막(INS2)은 제1 발광 소자(LDs1)의 활성층(AL)과 중첩할 수 있다.
또한 실시예에 따라, 제2 절연막(INS2)의 적어도 일부는 제조 공정 중 제1 발광 소자(LDs1)의 배면 상에 제공되어, 제1 절연막(INS1)의 단차로 인해 정의되는 캐비티(혹은 그루브)의 적어도 일부를 채울 수 있다. 일 예에 따르면, 제2 절연막(INS2)은, 제1 절연막(INS1)을 참조하여 상술한 물질 중 어느 하나를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
제1 컨택 전극(CNE1)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 발광 소자(LDs1)와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제1 컨택 전극(CNE1)은 제1 절연막(INS1)에 형성된 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LDs1)와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제2 컨택 전극(CNE2)은 제1 절연막(INS1)에 형성된 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 정의하는 구조물일 수 있다. 뱅크(BNK)는 실시예에 따른 표시 장치(및/또는 표시 패널(PNL))의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 뱅크(BNK)는 제1 발광 소자(LDs1)의 적어도 일부를 둘러싸는 형태를 가질 수 있다. 일 실시예에 따르면, 뱅크(BNK)는 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다.
제3 절연막(INS3)의 적어도 일부는 제1 발광 소자(LDs1) 상의 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있다.
제3 절연막(INS3)의 일부가 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치되어, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 단락을 방지할 수 있다. 제3 절연막(INS3)은 제1 절연막(INS1)을 참조하여 예시적으로 열거한 물질 중 어느 하나를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
제4 절연막(INS4)은 뱅크(BNK), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 절연막(INS3)을 커버할 수 있다. 제4 절연막(INS4)은 외부 영향으로부터 표시 소자부(DPL)의 개별 구성을 보호할 수 있다.
도면에 도시되진 않았으나, 실시예에 따라, 제4 절연막(INS4) 상에는 평탄화층이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있으며, 평탄화층의 상면은 대체적으로 평탄할 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되지 않고, 실시 형태에 따라 무기 절연막을 더 포함할 수 있다.
또한, 실시예에 따라, 표시 소자부(DPL) 상에는 색상 변환부를 더 포함할 수 있다. 상기 색상 변환부는 특정 파장을 변경하도록 구성된 구성일 수 있다.
일 예로, 상기 색상 변환부는 제1 파장 변환 패턴, 제2 파장 변환 패턴, 및 광 투과 패턴을 포함할 수 있다. 여기서, 상기 제1 파장 변환 패턴은 제1 발광 소자(LDs1)로부터 발산된 광을 제1 색의 광으로 변경하는 제1 색 변환 입자(일 예로, 제1 퀀텀 닷)를 포함할 수 있고, 상기 제2 파장 변환 패턴은 제1 발광 소자(LDs1)로부터 발산된 광을 제2 색의 광으로 변경하는 제2 색 변환 입자(일 예로, 제2 퀀텀 닷)를 포함하며, 상기 광 투과 패턴은 제1 발광 소자(LDs1)로부터 발산된 광을 투과시키도록 구성될 수 있다. 본 실시예에 의하면, 상기 제1 파장 변환 패턴과 중첩하는 영역이 제1 서브 화소 영역으로 정의되고, 상기 제2 파장 변환 패턴과 중첩하는 영역이 제2 서브 화소 영역으로 정의되며, 상기 광 투과 패턴과 중첩하는 영역이 제3 서브 화소 영역으로 정의되어, 풀-컬러 영상이 표시될 수 있다.
이하에서는 도 8 및 도 9를 참조하여, 화소(PXL)의 상세한 구조에 관하여 설명한다.
도 8 및 도 9는 실시예에 따른 제3 전극(ELT3)에 관하여 설명하기 위한 도면일 수 있다. 도 8 및 도 9에서는, 제3 전극(ELT3) 중 제3-1 전극(ELT3-1)을 기준으로 설명하도록 한다. 도 8 및 도 9에서는, 설명의 편의 상 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)의 도시는 생략되었다.
먼저 도 8을 참조하여, 도 5에 따른 화소(PXL)의 구조에 관하여 설명한다. 도 8은 도 5의 EA1 영역의 확대도이다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 거리(220)만큼 이격될 수 있다. 제1 거리(220)는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 간 최단 거리를 의미할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 이격되어, 제1 방향(DR1)을 따라 제1 거리(220) 이격된 개구가 제공될 수 있다. 제1 거리(220)는 3μm 이상일 수 있다. 혹은 실시예에 따라, 제1 거리(220)는 3.5μm 이상일 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 평면 상에서 볼 때, 서로 중첩하지 않을 수 있다. 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 제2 거리(222)만큼 이격될 수 있다. 제2 거리(222)는 평면 상에서 볼 때, 제3-1 전극(ELT3-1)과 제1 전극(ELT1) 간 최단 거리를 의미할 수 있다. 일 실시예에 따르면, 제2 거리(222)는 제1 거리(220)보다 작을 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 서로 상이한 층에 배치될 수 있다. 예를 들어, 제3-1 전극(ELT3-1)은 화소 회로부(PCL)의 최상단 층(일 예로, 보호막(PSV)) 상에 배치되고, 제1 전극(ELT1)은 상기 최상단 층 상에 배치된 절연부(400) 상에 배치될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)과 중첩할 수 있다. 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제2 전극(ELT2)과 중첩하는 영역을 포함할 수 있다. 일 실시예에 따르면, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)이 중첩하는 영역에서 접촉면이 형성되어, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)은 서로 전기적으로 연결될 수 있다. 다만, 도면에 도시되지 않았으나, 또 다른 실시예에 의하면, 제2 전극(ELT2)과 제3-1 전극(ELT3-1) 사이에 소정의 컨택홀이 형성된 절연부(400)가 개재되고, 제2 전극(ELT2)과 제3-1 전극(ELT3-1)은 상기 소정의 컨택홀을 통해 전기적으로 연결될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)과 중첩하지 않을 수 있다. 이 때, 제2 전극(ELT2)과 중첩하지 않는 제3-1 전극(ELT3-1)의 적어도 일부는 제1 발광 소자(LDs1)와 중첩할 수 있다.
실시예에 따르면, 제2 전극(ELT2)으로부터 가장 이격된 제3-1 전극(ELT3-1)의 원위 단부와 제2 전극(ELT2)은 평면 상에서 볼 때, 제1 방향(DR1)을 따라 제3 거리(224)만큼 이격될 수 있다. 실시예에 따르면, 제1 거리(220)는 제2 거리(222)와 제3 거리(224) 간 합산값과 동일할 수 있다. 상기 원위 단부는, 제3-1 전극(ELT3-1)에 포함된 일부 영역을 의미하는 것으로, 제2 전극(ELT2)의 위치를 기준으로 정의될 수 있다.
실시예에 따르면, 제3 거리(224)는 1μm 내지 2.5μm일 수 있다. 혹은 제3 거리(224)는 1μm 내지 2.0μm일 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)과 제1 발광 소자(LDs1)는 평면 상에서 볼 때, 서로 중첩할 수 있다. 제3-1 전극(ELT3-1)과 제1 발광 소자(LDs1) 간 중첩 영역 내에는 제2 전극(ELT2)이 배치되지 않을 수 있다.
예를 들어, 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제3-1 전극(ELT3-1)과 제1 발광 소자(LDs1)가 중첩하는 제1 영역 및 제3-1 전극(ELT3-1)과 제2 전극(ELT2)이 중첩하는 제2 영역을 포함할 수 있다.
여기서, 상기 제1 영역과 상기 제2 영역은 서로 이격되어 중첩되지 않을 수 있다. 제3-1 전극(ELT3-1), 제2 전극(ELT2), 및 제1 발광 소자(LDs1)가 모두 중첩하는 영역은 제공되지 않을 수 있다. 실시예에 따르면, 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 제1 반도체층(SEC1)과 중첩할 수 있다. 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 제2 반도체층(SEC2)과 중첩하지 않을 수 잇다.
실시예에 따르면, 제1 전극(ELT1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 제2 반도체층(SEC2)과 중첩할 수 있다. 제1 전극(ELT1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 활성층(AL)의 적어도 일부와 중첩할 수 있다. 제1 전극(ELT1)은 제2 전극(ELT2)과 비교할 때, 활성층(AL)에 더 인접하게 배치될 수 있다.
실시예에 따르면, 활성층(AL)에서 전자-정공 간 결합으로 인한 광이 발산되되, 제2 반도체층(SEC2)의 높이는 제1 반도체층(SEC1)의 높이보다 작게 제공되어, 제2 반도체층(SEC2)을 통하여(일 예로, 제2 반도체층(SEC2)의 제2 단부(EP2)) 높은 광량이 출력될 수 있다. 이 때, 제2 반도체층(SEC2) 및 활성층(AL) 각각의 적어도 일부가 반사성을 가지는 제1 전극(ELT1)과 중첩하여, 발광 효율이 향상될 수 있다.
여기서, 본 명세서에서 정의되는 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 높이는 제1 반도체층(SEC1)으로부터 제2 반도체층(SEC2)을 향하는 방향으로의 높이를 의미할 수 있다. 일 예로, 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 높이는 도 8에서 제1 방향(DR1)을 따라서 정의되는 높이일 수 있다. 혹은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 높이는 제1 발광 소자(LDs1)의 길이 방향에 의해 정의될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)는 정렬 배선으로 기능하는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배열되고, 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적 신호가 제공되어 발생되는 전계에 기초로하여 배열될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)가 배열될 때, 제1 반도체층(SEC1)은 제2 전극(ELT2)을 향하고, 제2 반도체층(SEC2)은 제1 전극(ELT1)을 향할 수 있다.
실험적으로, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에만 전계가 형성될 경우, 제1 발광 소자(LDs1)가 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되는 영역이 크게 제공되기 곤란할 수 있다.
또한, 실험적으로, 상기 중첩되는 영역을 확장하기 위하여 제1 전극(ELT1)과 제2 전극(ELT2) 간 거리를 좁혀서 제조하는 경우(일 예로, 도 7의 제1 거리(220)를 감소시키고자 하는 경우), 제1 전극(ELT1)과 제2 전극(ELT2) 간 쇼트 결함이 발생될 리스크가 증대될 수 있다.
하지만 실시예에 의하면, 정렬 배선(일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)) 사이에 전계가 형성되어, 제1 발광 소자(LDs1)가 배열될 때, 제2 전극(ELT2)으로부터 제공되는 전기적 신호가 제3-1 전극(ELT3-1)을 통하여서도 출력될 수 있다. 이에 따라, 제1 발광 소자(LDs1)의 정렬을 위한 전계는, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3-1 전극(ELT3-1)에 의해 형성될 수 있다.
예를 들어, 제1 전극(ELT1)으로부터 제1 전기적 신호가 제공될 수 있고, 제2 전극(ELT2)으로부터 제공되는 제2 전기적 신호는, 제2 전극(ELT2) 및 제3-1 전극(ELT3-1)를 통하여 제공될 수 있다. 상기 제1 전기적 신호와 상기 제2 전기적 신호는 유기적으로 결합되어 전계로 제공되고, 이에 따라 제1 발광 소자(LDs1)가 소정의 방향으로 정렬될 수 있다. 이 때, 상기 제2 전기적 신호는 제2 전극(ELT2)으로부터 제1 방향(DR1)을 따라 돌출된 제3-1 전극(ELT3-1)의 적어도 일부에 의해 영향을 받을 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2) 간 제1 거리(220)가 과도하게 감소됨 없이, 제3-1 전극(ELT3-1)으로 인하여 제1 발광 소자(LDs1)의 정렬을 위한 전계를 정의하는 전극 간 이격 거리가 감소되는 효과가 제공될 수 있다.
한편, 제3-1 전극(ELT3-1)과 중첩하지 않는 정렬 배선인 제1 전극(ELT1)이 제2 전극(ELT2)과 비교할 때, 제1 발광 소자(LDs1)의 활성층(AL)에 인접하도록 배치될 수 있음을 상술한 바 있다. 실시예에 따르면, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3-1 전극(ELT3-1)에 의해 정의되는 전계를 토대로 제1 발광 소자(LDs1)가 배열되는 바, 제1 발광 소자(LDs1)는 평면 상에서 볼 때, 제2 전극(ELT2)보다 제1 전극(ELT1)에 더 인접하도록 위치될 수 있다. 이 경우, 활성층(AL)이 제2 전극(ELT2)보다 제1 전극(ELT1)에 더 인접하여 배치되어, 발광 효율 개선이 더욱 크게 발생될 수 있다. 예를 들어, 제2 반도체층(SEC2)은 제1 반도체층(SEC1)에 비하여 낮은 높이를 가지고, 활성층(AL)으로부터 발산된 광이 높은 광량을 가질 수 있다. 여기서, 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 각각의 높이는 제1 반도체층(SEC1)으로부터 제2 반도체층(SEC2)을 향하는 방향을 기준으로 정의될 수 있다.
즉 실시예에 따르면, 광이 더욱 주되게 발산되는 제2 반도체층(SEC2) 및 활성층(AL)이 제3-1 전극(ELT3-1)과 중첩하지 않고 제1 전극(ELT1)에 인접하여 배치되도록 하여, 발광 효율이 더욱 개선될 수 있다.
결국, 실시예에 따르면, 발광 효율이 개선된 제1 발광 소자(LDs1)가 제공되면서도, 제1 전극(ELT1)과 제2 전극(ELT2) 간 쇼트 결함이 방지되어, 전기적 신뢰도가 개선된 표시 장치가 제공될 수 있다.
다음으로 도 9를 참조하여, 도 7에 따른 화소(PXL)의 구조에 관하여 설명한다. 도 9는 도 7의 EA2 영역의 확대도이다. 상술된 실시예와 중복되거나 공통적인 기술적 내용은 설명을 간략히 하거나 생략하며, 차이점을 중심으로 서술한다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 기판(SUB)으로부터 이격된 거리가 상이할 수 있다. 예를 들어, 제1 전극(ELT1)은 보호막(PSV) 상에 배치되고, 제2 전극(ELT2)은 보호막(PSV) 상에 배치된 제3-1 전극(ELT3-1) 상에 배치될 수 있다. 이에 따라, 제2 전극(ELT2)은 제1 전극(ELT1)과 비교할 때, 기판(SUB)으로부터 더 이격될 수 있다.
실시예에 따르면, 제1 절연막(INS1)은 그 위치에 따라 상이한 두께를 가질 수 있다. 예를 들어, 제1 전극(ELT1)과 중첩하는 제1 절연막(INS1)은 제1 두께(332)를 가질 수 있다. 제2 전극(ELT2)과 중첩하는 제1 절연막(INS1)은 제2 두께(334)를 가질 수 있다. 제1 두께(332)는 제2 두께(334)보다 클 수 있다. 제3-1 전극(ELT3-1) 및 제2 전극(ELT2)과 중첩하는 제1 절연막(INS1)의 적어도 일부가, 제1 전극(ELT1)과 중첩하는 제1 절연막(INS1)의 또 다른 일부보다 얇은 두께를 가짐으로써, 제1 발광 소자(LDs1)가 배열될 때, 접하는 면의 단차가 방지될 수 있다.
이하에서는, 도 10 내지 도 16을 참조하여, 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 10은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다. 도 11, 도 12, 도 14, 및 도 16은 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 단면도이다. 도 13 및 도 15는 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 평면도이다.
도 11, 도 12, 도 14, 및 도 16은 도 4의 Ⅰ~Ⅰ'에 따른 단면 중 일부를 도시한다. 도 13 및 도 15는 도 4의 EA3 영역에 수행되는 공정을 평면도 형태로 도시한다. 또한, 도 11 내지 도 16에서는, 제3 전극(ELT3) 및 발광 소자(LD)를 기준으로 설명한다.
도 10을 참조하면, 실시예에 따른 표시 장치의 제조 방법은, 기판을 준비하는 단계(S110), 제3 전극을 배치하는 단계(S120), 제1 전극 및 제2 전극을 배치하는 단계(S130), 잉크를 분사하는 단계(S140), 사로 영역에 전계를 형성하는 단계(S150), 및 용매를 제거하는 단계(S160)를 포함할 수 있다.
도 10 및 도 11을 참조하면, 상기 준비하는 단계(S110)에서는, 기판(SUB)이 준비되고, 기판(SUB) 상에 화소 회로부(PCL)가 배치될 수 있다. 기판(SUB)은 도 5를 참조하여 상술한 기판(SUB)일 수 있다. 기판(SUB) 상에 배치되는 화소 회로부(PCL)의 개별 구성들은 통상적으로 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 혹은 유기물 등을 패터닝하여 형성될 수 있다.
도 10 및 도 11을 참조하면, 상기 제3 전극을 배치하는 단계(S120)에서는, 제3 전극(ELT3)을 기판(SUB) 상에 배치할 수 있다. 제3 전극(ELT3)은 화소 회로부(PCL)의 보호막(PSV) 상에 패터닝될 수 있다. 제3 전극(ELT3)을 형성한 이후 절연부(400)를 보호막(PSV) 상에 배치하고, 절연부(400) 상에 뱅크 패턴(BNP)을 형성할 수 있다. 절연부(400)는 제3 전극(ELT3) 상에 형성되지 않을 수 있으나, 이에 한정되지 않는다. 실시예에 따르면, 뱅크 패턴(BNP)은 제3 전극(ELT3)과 중첩하지 않도록 형성될 수 있다.
도 10 및 도 12를 참조하면, 제1 전극 및 제2 전극을 배치하는 단계(S130)에서, 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 통상의 포토리소그래피 공정에 의해 제공될 수 있다. 제1 전극(ELT1)은 제3 전극(ELT3)과 평면 상에서 볼 때, 중첩되지 않도록 배치되고, 제2 전극(ELT2)은 제3 전극(ELT3)과 평면 상에서 볼 때, 중첩하도록 배치될 수 있다. 본 단계에서, 제2 전극(ELT2)은 제3 전극(ELT3)과 전기적으로 연결될 수 있다. 이후, 제1 절연막(INS1)을 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버하도록 형성될 수 있다.
도 10, 도 13, 및 도 14를 참조하면, 잉크를 분사하는 단계(S140)에서는, 발광 소자(LD)를 기판(SUB) 상에 제공할 수 있다. 본 단계에서, 프린팅 장치(PD)는 발광 소자(LD)를 배열하고자 하는 영역에 잉크(INK)를 제공할 수 있다. 잉크(INK)는 액상 유체를 외부로 방출하도록 구성된 프린팅 장치(PD)에 의해 분사될 수 있다. 프린팅 장치(PD)는 액상 유체를 외부로 출력할 수 있는 노즐부를 포함할 수 있다. 잉크(INK)는 프린팅 장치(PD)에 의해 출력될 수 있는 액상 혼합물을 포함할 수 있다.
실시예에 따르면, 본 단계에서, 프린팅 장치(PD)는 발광 소자(LD)가 배열되고자 하는 영역에 대해 제2 방향(DR2)을 따라 이동하며 잉크(INK)를 분사할 수 있다. 분사된 잉크(INK)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 위치될 수 있다. 분사된 잉크(INK)의 적어도 일부는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 위치될 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어 유동성 성질을 가진 용매(SLV) 내 분산될 수 있다. 용매(SLV)는 발광 소자(LD)들이 분산되어 마련될 수 있는 고상(solid phase)가 아닌 물질을 의미할 수 있다.
도 10, 도 15, 및 도 16을 참조하면, 사로 영역에 전계를 형성하는 단계(S150)에서, 제1 전극(ELT1)과, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 전계를 형성할 수 있다. 상기 사로 영역은 발광 소자(LD)들이 배열되는 영역을 의미할 수 있다. 상기 사로 영역은, 제1 전극(ELT1)과 제3 전극(ELT3) 사이의 영역을 포함할 수 있다.
실시예에 따르면, 본 단계에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각에 정렬 신호를 인가하여, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬 전계가 형성(혹은 제공)될 수 있고, 형성된 정렬 전계로 인하여 잉크(INK)에 포함된 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 이 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 교류 신호를 인가할 수 있다. 상기 교류 신호는 사인파, 삼각파, 및 계단파 등일 수 있으나, 특정 예시에 한정되지 않고 공지된 다양한 교류 신호 형태를 가질 수 있다.
실시예에 따르면, 제1 전극(ETL1)로부터 제1 전기적 신호가 출력되고, 제2 전극(ELT2) 및 제3 전극(ELT3)으로부터 상기 제1 전기적 신호와는 상이한 제2 전기적 신호가 출력될 수 있다. 이 때, 발광 소자(LD)가 정렬되기 위한 정렬 전계는 상기 제1 전기적 신호와 상기 제2 전기적 신호를 기초로 제공될 수 있다.
실시예에 따르면, 제2 전극(ELT2)은 제3 전극(ELT3)과 전기적으로 연결되어, 상기 전계는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 형성될 수 있다. 예를 들어, 제2 전극(ELT2)으로부터 제공된 정렬 신호는 제3 전극(ELT3)의 원위 단부에서도 출력될 수 있다. 이에 따라, 정렬 신호가 제공되는 전극 구조가 제2 전극(ELT2)으로부터 제3 전극(ELT3)의 위치만큼 연장되는 효과가 제공될 수 있다. 결국, 발광 소자(LD)는 제1 전극(ELT1)과 제3 전극(ELT3)에 의해 정의되는 사로 영역에 제2 방향(DR2)을 따라 배열될 수 있다.
도 10 및 도 16을 참조하면, 용매를 제거하는 단계(S160)에서는, 잉크(INK)에 포함된 용매(SLV)를 제거할 수 있다. 다만, 실시예에 따라 용매(SLV)에 대한 별도의 제거 공정이 수행되지 않고, 용매(SLV)가 휘발되어 제거될 수 있다. 본 단계가 수행되면, 제1 절연막(INS1) 상에 발광 소자(LD)의 위치가 안정적으로 배열되어 고정될 수 있다.
이후, 도면에 별도로 도시되지 않았으나, 추가적인 공정을 수행하여 도 5를 참조하여 상술한 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제3 절연막(INS3), 및 제4 절연막(INS4)을 형성하여, 일 실시예에 따른 표시 장치가 제조될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자 INF: 절연막
SEC1: 제1 반도체층 SEC2: 제2 반도체층
AL: 활성층 ELL: 전극층
PNL: 표시 패널 PXL: 화소
ELT3: 제3 전극 230: 연결 패턴
CNE1~CNE5: 제1 내지 제5 컨택 전극 Tr: 트랜지스터
SUB: 기판 PCL: 화소 회로부
DPL: 표시 소자부 ELT1~ELT8: 제1 내지 제8 전극
400: 절연부 PD: 프린팅 장치
INK: 잉크 SLV: 용매

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 전극 및 제2 전극;
    제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자; 및
    상기 기판 상에 배치되고, 상기 제2 전극과 전기적으로 연결된 제3 전극; 을 포함하고,
    상기 제3 전극의 적어도 일부는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전극과 상기 제3 전극은 서로 물리적으로 접촉하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 제1 방향으로 이격되고,
    상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 이격되고,
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 반도체층은, 상기 제1 전극보다 상기 제2 전극에 인접하고,
    상기 제2 반도체층은, 상기 제2 전극보다 상기 제1 전극에 인접하고,
    상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향을 기준으로할 때, 상기 제1 반도체층의 높이는 상기 제2 반도체층의 높이보다 큰, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 반도체층은 N형 반도체를 포함하고,
    상기 제2 반도체층은 P형 반도체를 포함하는, 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 반도체층은 평면 상에서 볼 때, 상기 제1 전극과 중첩하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 활성층은 평면 상에서 볼 때, 상기 제2 전극보다 상기 제1 전극에 더 인접하여 배치되는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극은 평면 상에서 볼 때, 상기 제3 전극과 비중첩하고,
    상기 제2 전극은 평면 상에서 볼 때, 상기 제3 전극과 중첩하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 발광 소자는 평면 상에서 볼 때, 상기 제1 전극과 중첩하는 기배열 발광 소자를 포함하고,
    상기 제3 전극은 평면 상에서 볼 때, 상기 기배열 발광 소자와 중첩하는 제1 영역 및 상기 제2 전극과 중첩하는 제2 영역을 포함하고,
    상기 제1 영역은 상기 제2 영역은 서로 이격된, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 제1 거리 이격되고,
    상기 제1 전극과 상기 제3 전극은 제2 거리 이격되고,
    상기 제1 거리는 상기 제2 거리보다 큰, 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 전극의 원위 단부는 상기 제2 전극과 제3 거리 이격되고,
    상기 제1 거리는 3μm 이상이고,
    상기 제3 거리는 1μm 내지 2.5μm인, 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 상에 배치되고, 상기 제3 전극과 동일한 층에 위치하는 절연부; 를 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극은 상기 절연부 상에 배치되고,
    상기 제1 전극과 상기 기판과 이격된 거리와 상기 제2 전극과 상기 기판과 이격된 거리는 서로 동일한, 표시 장치.
  14. 제1 항에 있어서,
    상기 제3 전극은 상기 발광 소자로부터 발산된 광을 반사할 수 있도록 반사성 물질을 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 기판 상에 배치되고, 상기 제3 전극과 동일한 층에 배치되는 연결 패턴; 을 더 포함하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 전극과 상기 기판이 이격된 거리는 상기 제2 전극과 상기 기판이 이격된 거리보다 작은, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 커버하는 절연막을 더 포함하고,
    상기 절연막은, 상기 제1 전극과 중첩하는 영역에서 제1 두께를 가지고, 상기 제2 전극 및 상기 제3 전극과 중첩하는 영역에서 제2 두께를 가지고,
    상기 제1 두께는 상기 제2 두께보다 큰, 표시 장치.
  18. 기판을 준비하는 단계;
    상기 기판 상에 제3 전극을 배치하는 단계;
    제1 전극 및 제2 전극을 배치하는 단계;
    용매 및 상기 용매에 분산되어 제공되는 발광 소자를 포함하는 잉크를 분사하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 를 포함하고,
    상기 발광 소자는, 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 제1 전극 및 상기 제2 전극을 배치하는 단계는, 상기 제2 전극과 상기 제3 전극이 전기적으로 연결되는 단계를 포함하고,
    상기 제1 전극 및 상기 제2 전극을 배치하는 단계는, 상기 제3 전극의 적어도 일부가 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 전계를 형성하는 단계는,
    상기 제1 전극으로부터 제1 전기적 신호가 출력되는 단계;
    상기 제2 전극 및 상기 제3 전극으로부터 제2 전기적 신호가 출력되는 단계; 및
    상기 발광 소자가 배열되는 영역에 정렬 전계가 제공되는 단계를 포함하고,
    상기 정렬 전계는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 기초하여 제공되는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제3 전극은 상기 제2 전극을 기준으로 정의되는 원위 단부를 포함하고,
    상기 제2 전기적 신호의 적어도 일부는 상기 제3 전극의 상기 원위 단부로부터 제공되는, 표시 장치의 제조 방법.

KR1020210093116A 2021-07-15 2021-07-15 표시 장치 및 그 제조 방법 KR20230013669A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210093116A KR20230013669A (ko) 2021-07-15 2021-07-15 표시 장치 및 그 제조 방법
US17/702,257 US20230012528A1 (en) 2021-07-15 2022-03-23 Display device and method of manufacturing the same
PCT/KR2022/010064 WO2023287140A1 (ko) 2021-07-15 2022-07-11 표시 장치 및 그 제조 방법
CN202280049789.2A CN117678075A (zh) 2021-07-15 2022-07-11 显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210093116A KR20230013669A (ko) 2021-07-15 2021-07-15 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230013669A true KR20230013669A (ko) 2023-01-27

Family

ID=84892049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210093116A KR20230013669A (ko) 2021-07-15 2021-07-15 표시 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20230012528A1 (ko)
KR (1) KR20230013669A (ko)
CN (1) CN117678075A (ko)
WO (1) WO2023287140A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101628345B1 (ko) * 2014-07-08 2016-06-09 피에스아이 주식회사 초소형 led 전극어셈블리의 제조방법
KR102572340B1 (ko) * 2018-08-21 2023-08-31 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR20210029337A (ko) * 2019-09-05 2021-03-16 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210075292A (ko) * 2019-12-12 2021-06-23 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210086805A (ko) * 2019-12-30 2021-07-09 삼성디스플레이 주식회사 표시장치 및 이의 제조방법

Also Published As

Publication number Publication date
WO2023287140A1 (ko) 2023-01-19
CN117678075A (zh) 2024-03-08
US20230012528A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
KR102493479B1 (ko) 표시 장치의 제조 방법
KR20180071465A (ko) 발광장치 및 그의 제조방법
CN112470294B (zh) 发光装置、其制造方法以及设置有其的显示装置
KR20180082667A (ko) 발광 소자 및 이의 제조 방법
US11749709B2 (en) Display device
KR20220043993A (ko) 표시 장치 및 그의 제조 방법
KR20230055466A (ko) 표시 장치 및 이의 제조 방법
KR20220087668A (ko) 표시 장치 및 그의 제조 방법
US20180138235A1 (en) Display device using semiconductor light-emitting diodes, and manufacturing method therefor
KR20230013669A (ko) 표시 장치 및 그 제조 방법
KR20220125862A (ko) 표시 장치
KR20220091704A (ko) 표시 장치 및 그 제조 방법
CN113994472A (zh) 显示装置及其制造方法
US20240162386A1 (en) Display device and method of manufacturing the display device
KR102668651B1 (ko) 표시 장치 및 이의 제조 방법
US20220328726A1 (en) Method of manufacturing display device and display device
US20230178691A1 (en) Display device and method of manufacturing the display device
US20230085647A1 (en) Display device
US20220392922A1 (en) Display device and method of fabricating the same
KR20220155474A (ko) 표시 장치 및 그 제조 방법
KR20220080814A (ko) 화소 및 이를 포함한 표시 장치
KR20220169064A (ko) 표시 장치 및 그 제조 방법
KR20230123570A (ko) 표시 장치 및 그 제조 방법
KR20240017226A (ko) 표시 장치 및 표시 장치의 제조 방법
KR20230074353A (ko) 표시 장치의 제조 방법 및 이를 이용하여 제조된 표시 장치