KR20230123570A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20230123570A
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이스라엘 에스테반 라조 마르티네즈
강석훈
김정수
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삼성디스플레이 주식회사
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Abstract

본 개시의 일 실시예에 의하면, 기판 상에 배치되고, 서로 이격된 제1 전극 및 제2 전극을 포함하는 정렬 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자; 및 상기 기판 상에 배치되고, 상기 정렬 전극에 비해 상기 기판에 더 인접하고, 서로 이격된 제1 서브 전극 및 제2 서브 전극을 포함하는 서브 전극; 을 포함하고, 상기 서브 전극은 베이스부 및 평면 상에서 볼 때 상기 베이스부로부터 돌출된 형상을 갖는 돌출부를 포함하는, 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 개시의 일 과제는, 휘도가 향상되고, 발광 소자의 정렬도가 개선된, 표시 장치 및 그 제조 방법를 제공하는 것이다.
본 개시의 일 실시예에 의하면, 기판 상에 배치되고, 서로 이격된 제1 전극 및 제2 전극을 포함하는 정렬 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자; 및 상기 기판 상에 배치되고, 상기 정렬 전극에 비해 상기 기판에 더 인접하고, 서로 이격된 제1 서브 전극 및 제2 서브 전극을 포함하는 서브 전극; 을 포함하고, 상기 서브 전극은 베이스부 및 평면 상에서 볼 때 상기 베이스부로부터 돌출된 형상을 갖는 돌출부를 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 상이에 배치된 활성층을 포함하고, 상기 제1 서브 전극의 상기 돌출부는 상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향으로 돌출된 형상을 갖고, 상기 제2 서브 전극의 상기 돌출부는 상기 제2 반도체층으로부터 상기 제1 반도체층을 향하는 방향으로 돌출된 형상을 갖는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 기판 상에 배치된 하부 서브 전극; 상기 발광 소자에 전기적으로 연결되고, 제1 트랜지스터 전극, 제2 트랜지스터 전극, 및 게이트 전극을 포함하는 트랜지스터; 상기 트랜지스터 상에 배치된 보호막; 및 상기 보호막 상에 배치된 브릿지 패턴; 을 더 포함하고, 상기 서브 전극은 상기 하부 서브 전극, 상기 게이트 전극, 상기 제1 트랜지스터 전극, 상기 제2 트랜지스터 전극, 및 상기 브릿지 패턴 중 하나와 동일한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 돌출부는, 일면이 상기 베이스부와 연결된 삼각형 형상을 갖는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 돌출부는, 일면이 상기 베이스부와 연결된 사다리꼴 형상을 갖는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 돌출부의 일부는 일면이 상기 베이스부와 연결된 삼각형 형상을 갖고, 상기 돌출부의 또 다른 일부는 일면이 상기 베이스부와 연결된 사다리꼴 형상을 갖는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 서브 전극의 일부는 평면 상에서 볼 때, 상기 정렬 전극과 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 베이스부는 평면 상에서 볼 때, 상기 정렬 전극과 중첩하고, 상기 돌출부는 평면 상에서 볼 때, 상기 정렬 전극과 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 제1 서브 전극은 평면 상에서 볼 때, 서로 중첩하고, 상기 제2 전극과 상기 제2 서브 전극은 평면 상에서 볼 때, 서로 중첩하고, 상기 발광 소자는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에서 원 형상을 갖는 사로에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 서브 전극의 상기 돌출부의 위치와 상기 제2 서브 전극의 상기 돌출부의 위치는 서로 대응하여 쌍을 형성하고, 상기 발광 소자는 형성된 상기 돌출부의 쌍에 대응하도록 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 돌출부는 상기 베이스부의 일측에서 일정한 간격으로 이격되도록 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 제2 전극은 서로 제1 방향으로 이격되고, 상기 기판의 두께 방향으로 돌출된 형상을 갖는 뱅크; 상기 발광 소자가 배치되고, 평면 상에서 볼 때 상기 뱅크와 비중첩하는 발광 영역; 및 상기 발광 소자가 배치되지 않는 비발광 영역; 을 더 포함하고, 상기 비발광 영역은 평면 상에서 볼 때 상기 뱅크와 비중첩하는 영역을 포함하고, 상기 뱅크와 비중첩하는 영역은, 상기 제1 방향과는 상이한 제2 방향으로 서로 인접한 상기 발광 영역 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 정렬 전극은 상기 발광 영역에서 제1 너비를 갖고, 상기 뱅크와 비중첩하는 영역에서 제2 너비를 갖고, 상기 제1 너비는 상기 제2 너비보다 큰, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 발광 영역은 제1 발광 영역 및 상기 제1 발광 영역과 상기 제1 방향으로 서로 인접한 제2 발광 영역을 포함하고, 상기 제1 발광 영역 내 상기 정렬 전극 중 상기 제2 발광 영역과 가장 인접한 전극과 상기 제2 발광 영역 내 상기 정렬 전극 중 상기 제1 발광 영역과 가장 인접한 전극은 캐소드 신호를 제공하는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 기판 상에 배치되고, 상기 기판의 두께 방향으로 돌출된 형상을 갖는 뱅크; 를 더 포함하고, 상기 발광 소자는 상기 뱅크 사이에 배치되고, 상기 뱅크는 반사성 물질을 포함하는, 표시 장치가 제공될 수 있다.
본 개시의 일 실시예에 의하면, 발광 영역을 포함하는 표시 장치로서, 기판 상에 배치되는 정렬 전극; 상기 기판 상에서 상기 발광 영역 내 배치되는 발광 소자; 및 상기 기판 상에 배치되고, 상기 정렬 전극에 비해 상기 기판에 더 인접한 서브 전극; 을 포함하고, 상기 서브 전극은 상기 발광 소자를 향하여 돌출된 돌출부를 포함하고, 상기 발광 영역은 서로 이격된 복수의 발광 영역을 포함하고, 상기 돌출부는 상기 복수의 발광 영역 각각 내 분산되어 배치되는, 표시 장치가 제공될 수 있다.
본 개시의 일 실시예에 의하면, 기판 상에 서브 전극을 제공하는 단계; 상기 서브 전극 상에 보호막을 배치하고, 상기 보호막 상에 제1 전극 및 제2 전극을 포함하는 정렬 전극을 제공하는 단계; 상기 기판 상에 발광 소자 및 용매를 포함하는 잉크를 제공하는 단계; 및 상기 발광 소자를 정렬하는 단계; 를 포함하고, 상기 발광 소자를 정렬하는 단계는, 상기 서브 전극에 전기적 신호를 제공하는 단계; 및 상기 정렬 전극에 전기적 신호를 제공하는 단계; 를 포함하고, 상기 서브 전극은 베이스부 및 상기 베이스부로부터 돌출된 형상을 갖는 돌출부를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 보호막 상에 상기 기판의 두께 방향으로 돌출된 형상을 갖고, 유체가 수용될 수 있는 공간을 정의하는 뱅크를 형성하는 단계; 를 더 포함하고, 상기 잉크를 제공하는 단계는, 상기 잉크를 상기 공간에 제공하는 단계를 포함하고, 상기 뱅크는 반사성 물질을 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 발광 소자를 정렬하는 단계는, 상기 서브 전극 및 상기 정렬 전극에 제공된 전기적 신호에 따른 전계에 기초하여 상기 발광 소자가 정렬되는 단계를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 발광 소자를 정렬하는 단계는, 상기 서브 전극에 제공된 전기적 신호에 따른 제1 전계에 기초하여 상기 발광 소자가 이동되는 단계; 및 상기 정렬 전극에 제공된 전기적 신호에 따른 제2 전계에 기초하여 상기 발광 소자가 회전되는 단계; 를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 전기적 신호를 제공하는 단계에서, 상기 돌출부가 배치된 영역에서 형성된 전계의 세기는, 상기 돌출부가 배치되지 않은 영역에서 형성된 전계의 세기보다 큰, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 표시 장치는, 상기 발광 소자가 배치되는 발광 영역을 포함하고, 상기 발광 영역은 제1 발광 영역 및 상기 제1 발광 영역과 제1 방향으로 인접한 제2 발광 영역을 포함하고, 상기 서브 전극 및 상기 정렬 전극에 전기적 신호를 제공하는 단계는, 상기 제1 발광 영역 내 배치된 상기 제2 전극 및 상기 제2 서브 전극에 캐소드 신호를 제공하는 단계; 및 상기 제2 발광 영역 내 배치된 상기 제2 전극 및 상기 제2 서브 전극에 캐소드 신호를 제공하는 단계; 를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 정렬 전극을 제공하는 단계는, 상기 정렬 전극을 평면 상에서 볼 때, 상기 돌출부와 중첩함 없이, 상기 베이스부와 중첩하도록 패터닝하는 단계를 포함하는, 표시 장치의 제조 방법이 제공될 수 있다.
본 개시의 일 실시예에 의하면, 상기 표시 장치의 제조 방법에 따라 제조된, 표시 장치가 제공될 수 있다.
본 개시의 일 실시예에 의하면, 휘도가 향상되고, 발광 소자의 정렬도가 개선된, 표시 장치 및 그 제조 방법가 제공될 수 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다.
도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다.
도 5는 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 6 및 도 7은 실시예에 따른 서브 화소를 나타낸 개략적인 평면도들이다.
도 8은 발광 영역을 중심으로 개략적으로 나타낸 평면도이다.
도 9는 도 7의 Ⅰ~Ⅰ’에 따른 개략적인 단면도이다.
도 10 내지 도 12는 다른 실시예에 따른 서브 화소를 나타낸 개략적인 평면도들이다.
도 13은 도 11에 도시된 EA1 영역의 개략적인 확대도이다.
도 14는 다른 실시예에 따른 서브 화소의 개략적인 단면도로서, 도 9에 대응하는 단면 구조를 나타낸 도면이다.
도 15 및 도 16은 다른 실시예에 따른 서브 화소를 나타낸 개략적인 평면도들로서, 변형된 실시 형태를 나타낸 도면들이다.
도 17은 또 다른 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다.
도 18은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 19, 도 21, 도 23, 및 도 25는 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 단면도들이다.
도 20, 도 22, 도 24, 및 도 26은 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 평면도들이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 표시 장치 및 그 제조 방법에 관하여 설명한다.
먼저, 도 1 내지 도 4를 참조하여 실시예에 따른 발광 소자(LD)에 관하여 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다. 도 3 및 도 4는 다른 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 단면도이다.
도 1 내지 도 4에는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
발광 소자(LD)는 제2 반도체층(SCL2) 및 제1 반도체층(SCL1), 및 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(AL)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(AL), 및 제2 반도체층(SCL2)을 포함할 수 있다. 발광 소자(LD)는 전극층(ELL) 및 절연막(INF)을 더 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 갖을 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SCL1)이 인접하고, 제2 단부(EP2)에는 제2 반도체층(SCL2)이 인접할 수 있다. 제1 단부(EP1)에는 전극층(ELL)이 인접할 수 있다.
발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 제1 반도체층(SCL1)은 활성층(AL) 상에 배치되며, 제2 반도체층(SCL2)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 P형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SCL1)과 제2 반도체층(SCL2) 사이에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조를 갖을 수 있다. 활성층(AL)의 위치는 특정한 예시에 한정되는 것은 아니며, 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(AL)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(AL)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(AL)을 구성할 수 있다.
제2 반도체층(SCL2)은 제2 도전형의 반도체층일 수 있다. 제2 반도체층(SCL2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 N형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
절연막(INF)은 발광 소자(LD)의 표면 상에 배치될 수 있다. 절연막(INF)은 적어도 활성층(AL)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다. 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 예를 들어, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 절연막을 포함할 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 인접한 전극층(ELL) 및 제2 반도체층(SCL2) 각각의 일단을 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있다. 다만 본 개시에 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 다른 실시예에 따르면, 절연막(INF)은 생략될 수도 있다.
실시예에 따르면, 발광 소자(LD)의 표면, 특히 활성층(AL)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다. 또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
전극층(ELL)은 제1 반도체층(SCL1) 상에 배치될 수 있다. 전극층(ELL)은 제1 단부(EP1)에 인접할 수 있다. 전극층(ELL)은 제1 반도체층(SCL1)과 전기적으로 연결될 수 있다.
전극층(ELL)의 일부는 노출될 수 있다. 예를 들어, 절연막(INF)은 전극층(ELL)의 일면을 노출할 수 있다. 전극층(ELL)은 제1 단부(EP1)에 대응하는 영역에서 노출될 수 있다.
실시예에 따라, 전극층(ELL)의 측면이 노출될 수도 있다. (도 3 및 도 4 참조) 예를 들어, 절연막(INF)은 제1 반도체층(SCL1), 활성층(AL), 및 제2 반도체층(SCL2) 각각의 측면을 커버하면서, 전극층(ELL)의 측면의 적어도 일부를 커버하지 않을 수 있다. 이 경우, 제1 단부(EP1)에 인접한 전극층(ELL)의 타 구성에 대한 전기적 연결이 용이할 수 있다. 실시예에 따라, 절연막(INF)은 전극층(ELL)의 측면뿐 아니라, 제1 반도체층(SCL1) 및/또는 제2 반도체층(SCL2)의 측면의 일부를 노출할 수도 있다.
실시예에 따르면, 전극층(ELL)은 오믹(Ohmic) 컨택 전극일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 전극층(ELL)은 쇼트키(schottky) 컨택 전극일 수 있다.
실시예에 따르면, 전극층(ELL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 전극층(ELL)은 실질적으로 투명할 수 있다. 예를 들어, 전극층(ELL)은 인듐 주석 산화물(ITO)을 포함할 수 있다. 이에 따라, 발산된 광은 전극층(ELL)을 투과할 수 있다.
발광 소자(LD)의 구조 및 형상 등은 전술된 예시에 한정되는 것은 아니며, 실시예에 따라 발광 소자(LD)는 다양한 구조 및 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는, 제2 반도체층(SCL2)의 일면 상에 배치되며 제2 단부(EP2)에 인접한 추가 전극층을 더 포함할 수도 있다.
도 5는 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
표시 장치(DD)는 광을 발산하도록 구성된다. 도 5를 참조하면, 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(DD)는 화소(PXL)를 구동하기 위한 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부), 배선들, 및 패드들을 더 포함할 수 있다.
표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동 회로부, 배선들, 및 패드들이 배치될 수 있다.
일 예에 따르면, 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 본 개시에는 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다. 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 각각 서브 화소일 수 있다. 적어도 하나의 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각은 소정 색의 광을 방출할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)는 적색(일 예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색(일 예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색(일 예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
이하에서는, 도 6 내지 도 17을 참조하여, 화소(PXL)의 구조에 관하여 설명한다.
먼저 도 6 내지 도 9를 참조하여 일 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다.
도 6 및 도 7은 실시예에 따른 서브 화소를 나타낸 개략적인 평면도들이다. 도 6 및 도 7에 도시된 서브 화소(SPXL)는 전술한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 하나일 수 있다.
도 6은 서브 화소(SPXL)의 발광 영역(EMA) 및 비발광 영역(NEA)을 포함한 구조를 개괄적으로 설명하기 위한 도면일 수 있다.
도 6을 참조하면, 서브 화소(SPXL)(예를 들어, 표시 장치(DD))는 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 서브 화소(SPXL)는 정렬 전극(ELT), 발광 소자(LD)들, 뱅크(BNK), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다. 실시예에 따르면, 정렬 전극(ELT)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다.
발광 영역(EMA)은 발광 소자(LD)가 제공되어, 광이 발산되는 영역일 수 있다. 비발광 영역(NEA)은 발광 소자(LD)가 배치되지 않고, 광이 발산되지 않는 영역일 수 있다.
발광 영역(EMA)은 평면 상에서 볼 때, 뱅크(BNK)에 의해 정의된 개구부(OPN)와 중첩할 수 있다. 발광 영역(EMA) 내에는 발광 소자(LD)들이 배치될 수 있다.
비발광 영역(NEA)에는 발광 소자(LD)들이 배치되지 않을 수 있다. 비발광 영역(NEA)의 일부는 평면 상에서 볼 때, 뱅크(BNK)와 중첩할 수 있다.
뱅크(BNK)는 개구부(OPN)를 형성(혹은 제공)할 수 있다. 예를 들어, 뱅크(BNK)는 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 둘출된 형상을 갖고, 소정 영역을 둘러싸는 형태를 갖을 수 있다. 이에 따라, 뱅크(BNK)가 배치되지 않은 개구부(OPN)가 형성될 수 있다. 실시예에 따라, 뱅크(BNK)는 유체가 수용될 수 있는 공간을 형성할 수 있다. 예를 들어, 상기 유체가 수용될 수 있는 공간에 발광 소자(LD)를 포함한 잉크(도 23의 'INK')를 제공하여, 발광 소자(LD)가 개구부(OPN) 내 배치될 수 있다.
뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 발광 영역(EMA)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 뱅크(BNK)가 배치된 영역은 비발광 영역(NEA)일 수 있다. 뱅크(BNK)가 배치되지 않은 영역으로서, 발광 소자(LD)가 배치된 영역은 발광 영역(EMA)일 수 있다.
발광 소자(LD)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)는 전체적으로 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 발광 소자(LD)들은 발광 유닛(EMU)을 형성(또는 구성)할 수 있다. 발광 유닛(EMU)은 서로 인접한 발광 소자(LD)들을 포괄한 유닛을 의미할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장될 수 있다.
제1 전극(ELT1)은 제1 정렬 전극일 수 있고, 제2 전극(ELT2)은 제2 정렬 전극일 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)들의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위, 및/또는 위상을 갖을 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 전계가 형성되어, 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다.
제1 전극(ELT1)은 회로 소자(예를 들어, 트랜지스터(도 9의 'TR'))와 제1 컨택부(CNT1)를 통해 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 애노드 신호를 제공할 수 있다. 본 명세서에서, 제1 컨택부(CNT1)는 제1 전극(ELT1)과 화소 회로부(도 9의 'PCL')의 일 구성을 연결하는 구성을 의미할 수 있다.
제2 전극(ELT2)은 전원 배선(도 9의 'PL')과 제2 컨택부(CNT2)를 통해 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 캐소드 신호를 제공할 수 있다. 본 명세서에서, 제2 컨택부(CNT2)는 제2 전극(ELT2)과 화소 회로부(PCL)의 일 구성을 연결하는 구성을 의미할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다. 예를 들어, 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 서로 병렬로 정렬 및/또는 연결될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제2 방향(DR2)으로 정렬되어, 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
일 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다.
유사하게, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다.
발광 소자(LD)들의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자(LD)들의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1)을 통해, 발광 소자(LD)들의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자(LD)들의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2)을 통해, 발광 소자(LD)들의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
도 7에는 실시예에 따른 서브 화소(SPXL)의 평면 구조가 도시되었다. 예를 들어, 도 7에는 4개의 발광 유닛(EMU)이 포함되는 서브 화소(SPXL)의 실시예가 도시되었다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다. 예를 들어, 발광 유닛(EMU)이 개수는 6개일 수 있으며, 실시예에 따라 적절히 변경될 수 있다.
도 7을 참조하면, 서브 화소(SPXL)는 복수의 발광 유닛(EMU)들을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)들은 제1 발광 유닛(EMU1), 제2 발광 유닛(EMU2), 제3 발광 유닛(EMU3), 및 제4 발광 유닛(EMU4)을 포함할 수 있다. 도 7에는 명시적으로 도시되지 않았으나, 제1 전극(ELT1) 상에는 제1 컨택 전극(CNE1)이 배치되어, 제1 컨택 전극(CNE1)이 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결할 수 있고, 제2 전극(ELT2) 상에는 제2 컨택 전극(CNE2)이 배치되어, 제2 컨택 전극(CNE2)이 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제1 발광 유닛(EMU1)은 제1 발광 영역(EMA1) 내 배치될 수 있다. 제2 발광 유닛(EMU2)은 제2 발광 영역(EMA2) 내 배치될 수 있다. 제3 발광 유닛(EMU3)은 제3 발광 영역(EMA3) 내 배치될 수 있다. 제4 발광 유닛(EMU4)은 제4 발광 영역(EMA4) 내 배치될 수 있다.
제1 내지 제4 발광 유닛(EMU1~EMU4)은 서로 이격될 수 있다. 이에 따라, 서브 화소(SPXL)의 발광 영역(EMA)은 분산될 수 있고, 발광 소자(LD)로부터 발산된 광이 서브 화소(SPXL)의 영역 전반에서 제공될 수 있다. 즉, 실시예에 따르면, 광이 국부적으로 발산되는 것이 방지될 수 있다.
제1 방향(DR1)으로 서로 인접한 발광 유닛(EMU)들은 서로 이격될 수 있다. 예를 들어, 제1 발광 유닛(EMU1)과 제2 발광 유닛(EMU2)은 서로 이격될 수 있다. 제3 발광 유닛(EMU3)과 제4 발광 유닛(EMU4)은 서로 이격될 수 있다.
여기서, 제1 방향(DR1)은 발광 소자(LD)의 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 이격된 방향을 의미할 수 있다.
제1 발광 영역(EMA1)에 배치된 정렬 전극(ELT) 중 제2 발광 영역(EMA2)에 가장 인접한 전극과 제2 발광 영역(EMA2)에 배치된 정렬 전극(ELT) 중 제1 발광 영역(EMA1)에 가장 인접한 전극은 서로 동일한 전기적 신호(예를 들어, 캐소드 신호)를 제공할 수 있다. 제3 발광 영역(EMA3)에 배치된 정렬 전극(ELT) 중 제4 발광 영역(EMA4)에 가장 인접한 전극과 제4 발광 영역(EMA4)에 배치된 정렬 전극(ELT) 중 제3 발광 영역(EMA3)에 가장 인접한 전극은 서로 동일한 전기적 신호(예를 들어, 캐소드 신호)를 제공할 수 있다.
예를 들어, 제1 발광 영역(EMA1)의 제2 전극(ELT2)은 제2 발광 영역(EMA2)에 인접하여 배치될 수 있다. 그리고, 제2 발광 영역(EMA2)의 제2 전극(ELT2)은 제1 발광 영역(EMA1)에 인접하여 배치될 수 있다. 제3 발광 영역(EMA3)의 제2 전극(ELT2)은 제4 발광 영역(EMA4)에 인접하여 배치될 수 있다. 그리고, 제4 발광 영역(EMA4)의 제2 전극(ELT2)은 제3 발광 영역(EMA3)에 인접하여 배치될 수 있다.
이 경우, 발광 소자(LD)들이 제1 내지 제4 발광 영역(EMA1~EMA3) 내 분산되어 정렬되는 경우에도, 발광 소자(LD)들이 서로 제1 방향(DR1)으로 인접한 정렬 전극들(ELT) 사이에 비정상적으로 정렬되는 것이 방지될 수 있다.
제2 방향(DR2)으로 서로 인접한 발광 유닛(EMU)들은 서로 이격될 수 있다. 예를 들어, 제1 발광 유닛(EMU1)과 제3 발광 유닛(EMU3)은 서로 이격될 수 있다. 제2 발광 유닛(EMU2)과 제4 발광 유닛(EMU4)은 서로 이격될 수 있다.
여기서, 제2 방향(DR2)은 발광 소자(LD)들이 순차적으로 배열된 방향을 의미할 수 있다.
제1 발광 유닛(EMU1)과 제3 발광 유닛(EMU3)은 발광 소자(LD)가 배치되지 않은 비발광 영역(NEA)을 사이에 두고 제2 방향(DR2)을 따라 서로 이격될 수 있다.
제2 발광 유닛(EMU2)과 제4 발광 유닛(EMU4)은 발광 소자(LD)가 배치되지 않은 비발광 영역(NEA)을 사이에 두고 제2 방향(DR2)을 따라 서로 이격될 수 있다.
실시예에 따라, 도면에 도시되지 않았으나, 제1 발광 유닛(EMU1)과 제3 발광 유닛(EMU3) 사이에 뱅크(BNK)가 더 배치될 수 있고, 제2 발광 유닛(EMU2)과 제4 발광 유닛(EMU4) 사이에 뱅크(BNK)가 더 배치될 수도 있다. 다만, 본 개시가 전술된 것에 반드시 한정되는 것은 아니다.
실시예에 따르면, 개구부(OPN) 내 비발광 영역(NEA)에 배치된 정렬 전극(ELT)의 평균 너비(혹은, 폭)는 발광 영역(EMA) 내 배치된 정렬 전극(ELT)의 평균 너비보다 작을 수 있다. 또한, 발광 영역(EMA) 내에서 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 면밀히 정렬될 수 있다. 이에 관하여, 도 8을 참조하여 설명한다.
도 8은 발광 영역을 중심으로 개략적으로 나타낸 평면도이다. 도 8에 도시된 영역은 제1 내지 제4 발광 영역(EMA1~EMA4)들 중 하나 및 그에 인접한 영역을 의미할 수 있다.
도 8을 참조하면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)에서 제1 너비(1020)를 갖고, 비발광 영역(NEA)에서 제2 너비(1040)를 갖을 수 있다. 이 때, 제1 너비(1020)는 제2 너비(1040)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)를 배치하고자 하는 위치에서, 정렬 전극(ELT)들의 너비가 크도록 배열하여, 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 간격(1120)이 작도록 제공될 수 있다. 이 경우, 제1 전극(ELT1) 및 제2 전극(ELT2)에 제1 및 제2 정렬 신호가 제공될 때, 간격(1120)에 대응하는 위치에 강한 전계가 형성될 수 있다. 이에 따라, 간격(1120)에 대응하는 위치에 발광 소자(LD)들이 우세적으로 배열될 수 있다. 결국, 발광 소자(LD)를 원하는 위치에 적절히 배열할 수 있으며, 전술한 바와 같이, 발광 소자(LD)들이 서브 화소(SPXL) 내에서 국부적으로 배열되는 것이 방지될 수 있다.
도 9를 참조하여, 일 실시예에 따른 서브 화소(SPXL)의 단면 구조를 중심으로 설명한다.
도 9는 도 7의 Ⅰ~Ⅰ'에 따른 개략적인 단면도이다. 도 9는 실시예에 따른 서브 화소(SPXL)를 개략적으로 나타낸 단면도이다. 도 9에는 서브 화소(SPXL)의 적층 구조를 중심으로 도시되었다.
도 9를 참조하면, 서브 화소(SPXL)는 기판(SUB), 화소 회로부(PCL), 표시 소자부(DPL), 광학부(OPL), 색상 필터부(CFL), 및 외곽 필름부(UFL)를 포함할 수 있다.
기판(SUB)은 서브 화소(SPXL)의 베이스 부재를 형성할 수 있다. 기판(SUB)은 화소 회로부(PCL) 및 표시 소자부(DPL)가 배치될 수 있는 영역을 제공할 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 하부 서브 전극(BML), 버퍼막(BFL), 트랜지스터(TR), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원 배선(PL), 보호막(PSV), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)를 포함할 수 있다.
하부 서브 전극(BML)은 기판(SUB) 상에 배치될 수 있다. 하부 서브 전극(BML)은 전기적 신호가 이동되는 경로로 기능할 수 있다. 실시예에 따라, 하부 서브 전극(BML)의 일부는 평면 상에서 볼 때, 트랜지스터(TR)와 중첩할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼막(BFL)은 하부 서브 전극(BML)을 커버할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
트랜지스터(TR)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(TR)는 구동 트랜지스터일 수 있다. 트랜지스터(TR)는 발광 소자(LD)와 전기적으로 연결될 수 있다.
트랜지스터(TR)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가전술된 예시에 반드시 한정되는 것은 아니다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 무기 재료를 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터 전극(TE1)은 보호막(PSV)에 형성된 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 무기 재료를 포함할 수 있다. 예를 들어, 제2 층간 절연막(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 보호막(PSV)에 형성된 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 예를 들어, 브릿지 패턴(BRP)은 제1 트랜지스터 전극(TE1)과 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 실시예에 따라, 브릿지 패턴(BRP)은 트랜지스터(TR)로부터 제공된 신호가 이동하는 경로일 수 있으며, 제1 전극(ELT1)에 제공되는 정렬 신호가 이동하는 경로일 수 있다.
전원 배선(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원 배선(PL)은 보호막(PSV)에 형성된 제2 컨택부(CNT2)를 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 실시예에 따라, 전원 배선(PL)은 발광 소자(LD)가 발광을 위해 제공되는 신호(예를 들어, 캐소드 신호)가 공급되기 위한 경로일 수 있다. 전원 배선(PL)은 제2 전극(ELT2)에 제공되는 정렬 신호가 이동하는 경로일 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 보호막(PSV)은 무기 재료를 포함할 수 있다. 예를 들어, 보호막(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 보호막(PSV)은 유기 재료를 포함할 수도 있다.
실시예에 따라, 보호막(PSV)은 비아층일 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 제1 절연 패턴(INP1), 제2 절연 패턴(INP2), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 뱅크(BNK), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제3 절연막(INS3), 및 제2 컨택 전극(CNE2)을 포함할 수 있다.
제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 유기 재료 및/또는 무기 재료를 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 보호막(PSV) 상에 배치될 수 있다. 실시예에 따르면, 제1 전극(ELT1)의 적어도 일부는 제1 절연 패턴(INP1) 상에 배열되고, 제2 전극(ELT2)의 적어도 일부는 제2 절연 패턴(INP2) 상에 배열되어, 각각 반사 격벽으로 기능할 수 있다.
제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 전원 배선(PL)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)에 애노드 신호를 제공할 수 있다.
제2 전극(ELT2)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)에 캐소드 신호(예를 들어, 접지 신호)를 제공할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 또는 이들의 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 상술된 예시에 한정되지 않는다.
제1 절연막(INS1)은 보호막(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정 시키고, 외부 영향을 감소시킬 수 있다. 제1 절연막(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 뱅크(BNK)는 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다.
실시예에 따르면, 뱅크(BNK)는 반사성 물질을 포함하여 광을 반사하도록 구성될 수 있다. 예를 들어, 뱅크(BNK)는 발광 소자(LD)로부터 발산된 광을 리사이클링하여, 서브 화소(SPXL)의 발광 효율을 개선시킬 수 있다. 실시예에 따르면, 뱅크(BNK)는 반사 성질을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 뱅크(BNK)는 타이타늄 산화물(TiOx)을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
뱅크(BNK)는 평면 상에서 볼 때, 발광 영역(EMA)과 비중첩할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따르면, 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제3 색(예를 들어, 청색)의 광을 발산할 수 있다. 이러한 서브 화소(SPXL)들에 색상 변환부(CCL) 및 색상 필터부(CFL)가 제공되어, 풀-컬러 영상이 표시될 수 있다. 다만, 이에 반드시 제한되는 것은 아니며, 서브 화소(SPXL)들 각각에는 서로 다른 색의 광을 발산하는 발광 소자(LD)들이 각각 제공될 수도 있다.
제2 절연막(INS2)의 일부는 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다. 실시예에 따라, 제2 절연막(INS2)은 유기 재료 또는 무기 재료를 포함할 수 있다.
실시예에 따르면, 제2 절연막(INS2)은 발광 소자(LD)의 적어도 일부를 노출할 수 있다. 예를 들어, 제2 절연막(INS2)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 커버하지 않을 수 있고, 이에 따라, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 노출될 수 있고, 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따르면, 제1 컨택 전극(CNE1)은 제1 절연막(INS1) 및 제2 절연막(INS2) 상에 배치될 수 있고, 제2 컨택 전극(CNE2)은 제1 절연막(INS1), 제2 절연막(INS2), 및 제3 절연막(INS3) 상에 배치될 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결할 수 있고, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 발광 소자(LD)를 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다.
제3 절연막(INS3)은 제1 컨택 전극(CNE1) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 단락을 방지할 수 있다. 제3 절연막(INS3)은 무기 재료를 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
제4 절연막(INS4)은 제3 절연막(INS3) 및 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 제4 절연막(INS4)은 외부 영향으로부터 표시 소자부(DPL)를 보호할 수 있다. 제4 절연막(INS4)은 무기 재료를 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
실시예에 따르면, 표시 소자부(DPL)는 색상 변환부(CCL)를 더 포함할 수 있다. 다만 전술된 예시에 한정되지 않으며, 실시예에 따라 색상 변환부(CCL)는 표시 소자부(DPL)와 상이한 층에 별도로 마련될 수도 있다. 설명의 편의상, 표시 소자부(DPL)와 동일한 층에 색상 변환부(CCL)가 배치되는 실시예를 기준으로 설명한다.
색상 변환부(CCL)는 발광 소자(LD)로부터 제공된 광의 파장을 변경시키거나 혹은 투과시킬 수 있다.
예를 들어, 서브 화소(SPXL)가 제1 색(예를 들어, 적색)의 광을 발산하는 제1 서브 화소(SPXL1)인 경우, 색상 변환부(CCL)의 파장 변환 패턴(WCP)은 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 이 경우, 제1 색 변환 입자들은 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다.
다른 예에 따르면, 서브 화소(SPXL)가 제2 색(예를 들어, 녹색)의 광을 발산하는 제2 서브 화소(SPXL2)인 경우, 색상 변환부(CCL)의 파장 변환 패턴(WCP)은 제3 색의 광을 제1 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 이 경우, 제2 색 변환 입자들은 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
또 다른 예에 따르면, 서브 화소(SPXL)가 제3 색(예를 들어, 청색)의 광을 발산하는 제3 서브 화소(SPXL3)인 경우, 색상 변환부(CCL)는 광 투과 패턴(미도시)을 포함할 수 있다. 광 투과 패턴은 발광 소자(LD)로부터 발산된 광을 효율적으로 이용하기 위한 것으로서, 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 예를 들어, 광 투과 패턴은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
광학부(OPL)는 표시 소자부(DPL) 상에 배치될 수 있다. 실시예에 따르면, 광학부(OPL)는 제1 캡핑층(CAP1), 저굴절층(LRL), 및 제2 캡핑층(CAP2)을 포함할 수 있다.
제1 캡핑층(CAP1)은 색상 변환부(CCL)를 밀봉(혹은 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자부(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여, 색상 변환부(CCL)를 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제1 캡핑층(CAP1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 색상 변환부(CCL)와 색상 필터부(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 색상 변환부(CCL)로부터 제공된 광을 리사이클링하여 광 효율을 향상시킬 수 있다. 이를 위해, 저굴절층(LRL)은 색상 변환부(CCL)에 비해 낮은 굴절률을 가질 수 있다.
실시예에 따르면, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 저굴절층(LRL)은 아연 산화물(ZnOx) 입자, 타이타늄 산화물(TiOx) 입자, 나노 실리케이트(nano silicate) 입자 중 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 색상 필터부(CFL)와 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에 따르면, 제2 캡핑층(CAP2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 하나를 포함할 수 있다.
색상 필터부(CFL)는 제2 캡핑층(CAP2) 상에 배치될 수 있다. 색상 필터부(CFL)는 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 색상 필터부(CFL)는 색상 필터들(CF1, CF2, CF3) 및 오버 코트층(OC)을 포함할 수 있다.
색상 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다.
실시예에 따르면, 서브 화소(SPXL)가 제1 색의 광을 발산하는 제1 서브 화소(SPXL1)인 경우, 발광 소자(LD)의 광이 발산되는 발광 영역은 평면 상에서 볼 때, 제1 색상 필터(CF1)와 중첩하고, 제2 색상 필터(CF2) 및 제3 색상 필터(CF3)와는 중첩하지 않을 수 있다. 도 9에는 서브 화소(SPXL)가 제1 서브 화소(SPXL1)인 실시예가 도시되었다.
실시예에 따르면, 서브 화소(SPXL)가 제2 색의 광을 발산하는 제2 서브 화소(SPXL2)인 경우, 발광 소자(LD)의 광이 발산되는 발광 영역은 평면 상에서 볼 때, 제2 색상 필터(CF2)와 중첩하고, 제1 색상 필터(CF1) 및 제3 색상 필터(CF3)와는 중첩하지 않을 수 있다.
실시예에 따르면, 서브 화소(SPXL)가 제3 색의 광을 발산하는 제3 서브 화소(SPXL3)인 경우, 발광 소자(LD)의 광이 발산되는 발광 영역은 평면 상에서 볼 때, 제3 색상 필터(CF3)와 중첩하고, 제1 색상 필터(CF1) 및 제2 색상 필터(CF2)와는 중첩하지 않을 수 있다.
제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
오버 코트층(OC)은 색상 필터들(CF) 상에 배치될 수 있다. 오버 코트층(OC)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터들(CF)을 포함한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
실시예에 따르면, 오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin), 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 본 개시가 상술된 예시에 반드시 한정되는 것은 아니다.
외곽 필름부(UFL)는 색상 필터부(CFL) 상에 배치될 수 있다. 외곽 필름부(UFL)는 표시 장치(DD)의 외곽에 배치되어, 외부 영향을 저감시킬 수 있다. 외곽 필름부(UFL)은 서브 화소(SPXL)들에 걸쳐 제공될 수 있다. 실시예에 따라, 외곽 필름부(UFL)는 PET(polyethyleneterephthalate) 필름, 저반사 필름, 편광 필름, 및 투과도 제어 필름(transmittance controllable film) 중 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
예를 들어, 외곽 필름부(UFL)는 광에 대한 반사율을 감소시키기 위한 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다.
이하에서는 도 10 내지 도 16을 참조하여, 다른 실시예에 따른 서브 화소(SPXL)의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 반복하지 않도록 한다.
도 10 내지 도 12는 다른 실시예에 따른 서브 화소를 나타낸 개략적인 평면도들이다. 도 10 내지 도 12에서는 설명의 편의상, 도 7을 전술하여 설명한 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)을 중심으로 도시되었다.
서브 화소(SPXL)의 구성들이 명확히 도시되도록 도 10에는 제1 전극(ELT1) 및 제2 전극(ELT2)을 중심으로 도시되었고, 도 11에는 제1 서브 전극(SELT1) 및 제2 서브 전극(SELT2)을 중심으로 도시되었다. 그리고 도 12에는 도 10과 도 11이 중첩된 구조가 도시되었다. 도면이 명확하게 도시되도록 서브 전극(SETL)과 정렬 전극(ELT)이 중첩된 영역은 소정의 패터닝으로 표현되었다. (도 12 참조)
도 13은 도 11에 도시된 EA1 영역의 개략적인 확대도이다. 도 13에는 서브 전극(SELT)의 개략적인 확대 구조가 도시되었다.
도 14는 다른 실시예에 따른 서브 화소의 개략적인 단면도로서, 도 9에 대응하는 단면 구조를 나타낸 도면이다.
도 10 내지 도 14를 참조하면, 다른 실시예에 따른 서브 화소(SPXL)는 발광 소자(LD)를 정렬하기 위한 전극 구조로서, 서브 전극(SELT)을 더 포함하는 측면에서, 전술한 일 실시예에 따른 서브 화소(SPXL)와 상이하다.
발광 소자(LD)들을 정렬하기 위하여 전계가 형성될 수 있다. 이 때, 형성된 전계는 정렬 전극(ELT) 및 서브 전극(SELT)에 제공된 전기적 신호에 기초한 것일 수 있다. 실시예에 따르면, 서브 전극(SELT)은 제1 서브 전극(SELT1) 및 제2 서브 전극(SELT2)을 포함할 수 있다.
서브 전극(SELT)은 평면 상에서 볼 때, 정렬 전극(ELT)과 중첩할 수 있다. 서브 전극(SELT)은 화소 회로부(PCL)에 포함된 도전층들 중 하나와 동일한 층에 배치될 수 있다. 이에 따라, 서브 전극(SELT)은 정렬 전극(ELT)에 비해 기판(SUB)에 더 인접할 수 있다. 서브 전극(SELT)은 정렬 전극(ELT)에 비해 발광 소자(LD)로부터 더 이격될 수 있다. (도 14 참조)
예를 들어, 서브 전극(SELT)은 하부 서브 전극(BML), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극(TE1, TE2), 및 브릿지 패턴(BRP) 중 하나와 동일한 층에 배치될 수 있다. 실시예에 따라, 서브 전극(SELT)은 브릿지 패턴(BRP)과 이격되어, 제2 층간 절연막(ILD2) 상에 배치될 수 있다.
이하에서는, 설명의 편의상, 서브 전극(SELT)이 브릿지 패턴(BRP)과 동일한 층에 배치되는 실시예를 기준으로 설명한다.
제1 서브 전극(SELT1)은 평면 상에서 볼 때, 제1 전극(ELT1)과 중첩할 수 있다. 제1 서브 전극(SELT1)은 화소 회로부(PCL)에 포함된 도전층들 중 하나와 동일한 층에 배치될 수 있다. 이에 따라, 제1 서브 전극(SELT1)은 제1 전극(ELT1)에 비해 기판(SUB)에 더 인접할 수 있다. 제1 서브 전극(SELT1)은 제1 전극(ELT1)에 비해 발광 소자(LD)로부터 이격될 수 있다.
제2 서브 전극(SELT2)은 평면 상에서 볼 때, 제2 전극(ELT2)과 중첩할 수 있다. 제2 서브 전극(SELT2)은 화소 회로부(PCL)에 포함된 도전층들 중 하나와 동일한 층에 배치될 수 있다. 이에 따라, 제2 서브 전극(SELT2)은 제2 전극(ELT1)에 비해 기판(SUB)에 더 인접할 수 있다. 제1 서브 전극(SELT1)은 제1 전극(ELT1)에 비해 발광 소자(LD)로부터 이격될 수 있다.
실시예에 따르면, 서브 전극(SELT)은 평면 상에서 볼 때, 정렬 전극(ELT)으로부터 돌출된 형상을 갖을 수 있다. 예를 들어, 서브 전극(SELT)은 베이스부(2220) 및 돌출부(2240)를 포함할 수 있다.
서브 전극(SELT)의 일부는 평면 상에서 볼 때, 정렬 전극(ELT)과 중첩할 수 있고, 서브 전극(SELT)의 다른 일부는 평면 상에서 볼 때, 정렬 전극(ELT)과 비중첩할 수 있다.
실시예에 따르면, 서브 전극(SELT)은 평면 상에서 볼 때, 발광 소자(LD)와 중첩하지 않을 수도 있다. 예를 들어, 발광 소자(LD)는 제1 서브 전극(SELT1)과 제2 서브 전극(SELT2) 사이에 배치될 수 있다.
베이스부(2220)는 서브 전극(SELT)의 일부로서, 복수의 돌출부(2240)들과 연결된 베이스 영역일 수 있다. 예를 들어, 베이스부(2220)의 일 영역에는 돌출부(2240)들 중 하나가 연결되고, 베이스부(2220)의 타 영역에는 돌출부(2240)들 중 다른 하나가 연결될 수 있다. 베이스부(2220)는 평면 상에서 볼 때, 정렬 전극(ELT)과 중첩할 수 있다. 예를 들어, 제1 서브 전극(SELT1)의 베이스부(2220)는 평면 상에서 볼 때, 제1 전극(ELT1)과 중첩할 수 있고, 제2 서브 전극(SELT2)의 베이스부(2220)는 평면 상에서 볼 때, 제2 전극(ELT2)과 중첩할 수 있다.
돌출부(2240)는 베이스부(2220)로부터 돌출된 서브 전극(SELT)의 일부를 의미할 수 있다. 돌출부(2240)는 평면 상에서 볼 때, 돌출된 형상을 갖을 수 있다. 돌출부(2240)는 평면 상에서 볼 때, 대응하는 발광 소자(LD)를 향하여 돌출된 형상을 갖을 수 있다.
예를 들어, 돌출부(2240)는 복수 개 구비되어, 베이스부(2220)에 각각 연결될 수 있다. 돌출부(2240)는 평면 상에서 볼 때, 정렬 전극(ELT)과 비중첩할 수 있다. 예를 들어, 제1 서브 전극(SELT1)의 돌출부(2240)는 평면 상에서 볼 때, 제1 전극(ELT1)과 비중첩할 수 있고, 제2 서브 전극(SELT2)의 돌출부(2240)는 평면 상에서 볼 때, 제2 전극(ELT2)과 비중첩할 수 있다.
실시예에 따르면, 돌출부(2240)는 평면 상에서 볼 때, 발광 소자(LD)와 중첩하지 않을 수도 있다. 예를 들어, 발광 소자(LD)들 각각은 대응하는 돌출부(2240)들 사이에 배치될 수 있다.
실시예에 따르면, 발광 소자(LD)는 평면 상에서 볼 때, 대응하는 돌출부(2240)들 사이에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)는 평면 상에서 볼 때, 대응하는 돌출부(2240)와 중첩하지 않을 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)의 일부는 평면 상에서 볼 때, 돌출부(2240)와 중첩할 수도 있다.
제1 서브 전극(SELT1)의 돌출부(2240)는 발광 소자(LD)의 제1 단부(EP1)로부터 제2 단부(EP2)를 향하는 방향(예를 들어, 제1 방향(DR1))으로 돌출된 형상을 갖을 수 있다. 제2 서브 전극(SELT2)의 돌출부(2240)는 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)를 향하는 방향으로 돌출된 형상을 갖을 수 있다. (예를 들어, 도 11 참조) 예를 들어, 돌출부(2240)는 발광 소자(LD)의 제1 반도체층(SCL1)으로부터 제2 반도체층(SCL2)을 향하는 방향으로 돌출된 형상을 갖을 수 있다. 실시예에 따라, 돌출부(2240)는 발광 소자(LD)가 연장하는 방향으로 대체로 돌출된 형상을 갖을 수 있다.
제1 서브 전극(SLET1)의 돌출부(2240)의 위치와 제2 서브 전극(SELT2)의 돌출부(2240)의 위치는 서로 대응될 수 있고, 쌍(pair)을 형성할 수 있다. 실시예에 따르면, 한쌍의 돌출부(2240)들 상에는 발광 소자(LD)가 배치될 수 있다. 예를 들어, 도 11에는 6개의 돌출부(2240) 쌍들이 도시되었으며, 각 쌍들에는 발광 소자(LD)들이 대응하도록 배치되었다. 이에 따라, 실시예에 따르면, 서브 화소(SPXL)에서 정상적으로 동작(예를 들어, 발광)하도록 구성된 발광 소자(LD)들의 개수는 적어도 서브 화소(SPXL) 내 돌출부(2240) 쌍들의 개수와 동일하거나 클 수 있다. 실시예에 따르면, 정상적으로 정렬된 발광 소자(LD)들의 개수는 적어도 서브 화소(SPXL) 내 돌출부(2240) 쌍들의 개수와 동일하거나 클 수 있다. 여기서, 발광 소자(LD)가 정상적으로 정렬되는 것은, 발광 소자(LD)의 제1 단부(EP1)가 제1 전극(ELT1)을 향하고, 발광 소자(LD)의 제2 단부(EP2)가 제2 전극(ELT2)을 향하는 배치 상태를 의미할 수 있다.
돌출부(2240)는 전반적으로 베이스부(2220)의 일측에서 분산되어 배치될 수 있다. 예를 들어, 돌출부(2240)는 복수개 구비되어, 베이스부(2220)의 일측에서, 일정한 간격으로 이격되도록 배치될 수 있다.
실시예에 따르면, 발광 소자(LD)들은, 돌출부(2240)를 포함하는 서브 전극(SELT)과 정렬 전극(ELT)에 제공된 전기적 신호들에 기초하여 형성된 전계에 따라 정렬될 수 있다. 예를 들어, 발광 소자(LD)들은 서브 전극(SELT)에 의해 형성된 전계에 기초하여 정렬되고, 이후 정렬 전극(ELT)에 의해 형성된 전계에 기초하여 정렬될 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)들은 서브 전극(SELT)과 정렬 전극(ELT)이 동시에 형성하는 전계에 기초하여 정렬될 수도 있다. 혹은 발광 소자(LD)들은 정렬 전극(ELT)에 의해 형성된 전계에 기초하여 정렬되고, 이후 서브 전극(SELT)에 의해 형성된 전계에 기초하여 정렬될 수도 있다.
이 때, 돌출부(2240) 쌍들 간 간격은, 돌출부(2240)가 배치되지 않은 영역에서의 간격보다 작을 수 있고, 이에 따라, 돌출부(2240)가 배치된 영역에는 상대적으로 강한 전계가 형성될 수 있다. 이 경우, 발광 소자(LD)들은 돌출부(2240)가 배치된 영역들에 배치되려고하는 경향이 발생된다. 즉, 발광 소자(LD)를 배치하고자 하는 영역은 돌출부(2240)가 배치된 영역에 대응할 수 있으며, 사용자는 돌출부(2240)의 위치를 조절하여, 발광 소자(LD)가 배치되는 위치를 적절히 제어할 수 있다.
또한, 정렬 전극(ELT)이 배치되는 층과는 상이한 층(예를 들어, 화소 회로부(PCL)의 층)에 서브 전극(SELT)을 형성하여, 공정이 수행되는 영역을 충분히 확보할 수 있다.
또한, 정렬 전극(ELT)이 형성하는 전계와 서브 전극(SELT)이 형성하는 전계는 독립적으로 제어(예를 들어, 순차적으로 혹은 동시에 형성)될 수 있고, 이에 따라 사용자의 의도에 따라 발광 소자(LD)의 정렬 상태가 적절히 제어될 수 있다.
또한, 서브 전극(SELT)은 화소 회로부(PCL)에 배치된 도전층 중 하나와 동일한 층으로 제공하여, 별도 부가적인 공정이 추가될 필요성이 없는 바, 공정 비용이 절감되는 효과가 제공된다.
한편, 실시예에 따르면, 동일한 베이스부(2220)에 연결되고(혹은 일체로 형성된), 서로 인접한 돌출부들(2240)은 서로 일 방향을 따라 제1 이격 거리(1200)만큼 이격될 수 있다. 예를 들어, 제2 방향(DR2)을 따라 서로 인접한 돌출부(2240)들은 서로 제1 이격 거리(1200)만큼 이격될 수 있다. 실시예에 따라, 제1 이격 거리(1200)는 인접한 돌출부(2240)들 간 최단 거리를 의미할 수 있다. 실시예에 따라, 제1 서브 전극(SELT1)의 돌출부(2240)는 서로 쌍을 이루지 않는 제2 서브 전극(SELT2)의 돌출부(2240)들 중 가장 인접한 돌출부(2240)와 제2 이격 거리(1400)만큼 이격될 수 있다. 예를 들어, 제2 이격 거리(1400)는 제1 서브 전극(SELT1)의 돌출부(2240)와 제2 서브 전극(SELT2)의 돌출부(2240) 간 서로 대각선 방향(예를 들어, 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향)으로의 최단 거리를 의미할 수 있다.
실시예에 따르면, 제1 이격 거리(1200)는 발광 소자(LD)의 길이(L)보다 클 수 있다. 실시예에 따라, 제2 이격 거리(1400)는 발광 소자(LD)의 길이(L)보다 클 수 있다. 이 경우, 발광 소자(LD)는 서로 대각선 방향으로 인접한 돌출부들(2240) 사이에 배치되지 않고, 서로 쌍을 이루는(예를 들어, 제1 방향(DR1)으로 인접한) 돌출부들(2240) 사이에 배치되려는 경향을 갖을 수 있다. 이에 따라, 발광 소자(LD)의 정렬도는 향상될 수 있으며, 정상적으로 정렬된 발광 소자(LD)의 개수가 증가되어, 표시 장치(DD)의 출광 효율이 개선될 수 있다.
실시예에 따른 돌출부(2240)의 구조는 특정한 예시에 반드시 한정되는 것은 아니다. 예를 들어, 돌출부(2240)는 대체로 일 방향으로 돌출된 형상을 갖으면 충분하며, 구체적인 형상은 다양하게 변경될 수 있다. 이에 관하여, 도 13, 도 15, 및 도 16을 참조하여 설명한다.
도 15 및 도 16은 다른 실시예에 따른 서브 화소를 나타낸 개략적인 평면도들로서, 변형된 실시 형태를 나타낸 도면들이다.
도 13을 참조하면, 제1 실시 형태에 따른 돌출부(2240)는 단부가 첨예하게 돌출된 형상을 갖을 수 있다. 예를 들어, 돌출부(2240)는 일면이 베이스부(2220)와 연결된 삼각형 형상을 갖을 수 있다.
도 15를 참조하면, 제2 실시 형태에 따른 돌출부(2340)는 단부가 편평한 형상을 갖을 수 있다. 예를 들어, 돌출부(2340)는 일면이 베이스부(2320)와 연결되고, 타면이 타 돌출부(2340)와 인접한 사다리꼴 형상을 갖을 수 있다.
도 16을 참조하면, 제3 실시 형태에 따른 돌출부(2440, 2460)들은 상이한 형상을 갖을 수 있다. 제3 실시 형태에 따른 돌출부(2440, 2460)들은 베이스부(2420)로부터 돌출된 형상을 갖을 수 있다. 예를 들어, 제3 실시 형태에 따른 돌출부(2440, 2460)들 중 일부는 삼각형 형상(일 예로, '2440')을 갖고, 다른 일부는 사다리꼴 형상(일 예로, '2460')을 갖을 수 있다.
이하에서는, 도 17을 참조하여, 또 다른 실시예에 따른 서브 화소(SPXL)의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 반복하지 않도록 한다.
도 17은 또 다른 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다. 도 17에는 설명의 편의상, 정렬 전극(ELT), 서브 전극(SELT), 및 발광 소자(LD)를 중심으로 도시되었다.
도 17을 참조하면, 발광 소자(LD)들이 정렬되는 사로는 원 형상을 갖을 수 있다. 예를 들어, 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬되는 바, 발광 소자(LD)들이 배치되는 사로의 형상은 제1 전극(ELT1)과 제2 전극(ELT2)의 형상에 대응할 수 있다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 곡선의 사로를 사이에 두고 서로 이격될 수 있다. 마찬가지로, 제1 서브 전극(SELT1)과 제2 서브 전극(SELT2)은 곡선의 사로를 사이에 두고 서로 이격될 수 있다.
이에 따라, 발광 소자(LD)들은 곡선 형상으로 정의된 사로 상에 배치될 수 있다. 전술한 바와 같이, 돌출부(2240)가 제공되어, 발광 소자(LD)의 정렬 위치가 용이하게 제어될 수 있음은 물론이다.
이하에서는, 도 18 내지 도 26을 참조하여, 실시예에 따른 표시 장치(DD)의 제조 방법에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 반복하지 않도록 한다.
도 18은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 19, 도 21, 도 23, 및 도 25는 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 단면도들이다. 도 19, 도 21, 도 23, 및 도 25는 도 9를 참조하여 전술한 단면 구조를 중심으로 나타낼 수 있다. 도 19, 도 21, 도 23, 및 도 25에서는, 설명의 편의상, 화소 회로부(PCL) 중 보호막(PSV)과 기판(SUB) 사이에 배치된 층들은 하부층(100)으로 포괄하여 기재되었다.
도 20, 도 22, 도 24, 및 도 26은 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 평면도들이다. 도 20, 도 22, 도 24, 및 도 26은 도 12를 참조하여 전술한 평면 구조를 중심으로 나타낼 수 있다. 한편, 도 20, 도 22, 도 24, 및 도 26에는 돌출부(2240)의 단부가 첨예하게 돌출된 형상을 기준으로 도시되었다.
도 18을 참조하면, 실시예에 따른 표시 장치(DD)의 제조 방법은, 기판 상에 서브 전극을 제공하는 단계(S120), 정렬 전극을 제공하는 단계(S140), 잉크를 제공하는 단계(S160), 및 발광 소자를 정렬하는 단계(S180)를 포함할 수 있다.
도 18 내지 도 20을 참조하면, 기판 상에 서브 전극을 제공하는 단계(S120)에서, 기판(SUB) 상에 하부층(100)을 배치하고, 하부층(100) 상에 서브 전극(SELT)을 배치할 수 있다. 그리고 서브 전극(SELT)이 커버되도록 보호막(PSV)을 형성할 수 있다. 실시예에 따라, 하부층(100) 상에 브릿지 패턴(BRP) 및 전원 배선(PL)을 배치할 수 있다.
본 단계(phase)에서, 기판(SUB) 상에 배치되는 하부층(100)의 개별 구성들(일 예로, 화소 회로부(PCL)에 포함된 구성들)은 통상적으로 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 혹은 유기물 등을 패터닝하여 형성될 수 있다.
본 단계에서, 서브 전극(SELT)은 하부층(100) 상에 형성되어, 보호막(PSV)에 의해 도포될 수 있다. 서브 전극(SELT)의 일부가 추후 정렬 전극(ELT)이 배치되고자 하는 영역과 평면 상에서 볼 때, 비중첩하도록 배치될 수 있다. 예를 들어, 서브 전극(SELT)은 베이스부(2220)와 연결되고 일 방향으로 돌출된 돌출부(2240)를 포함할 수 있다.
한편, 실시예에 따라, 서브 전극(SELT)이 하부층(100)에 배치된 하부 서브 전극(BML), 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극(TE1, TE2) 중 하나와 동일한 층에 배치될 수도 있다.
도 18, 도 21, 및 도 22를 참조하면, 정렬 전극을 제공하는 단계(S140)에서, 보호막(PSV) 상에 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 형성하고, 정렬 전극(ELT)을 형성(또는 증착)할 수 있다. 그리고 정렬 전극(ELT) 상에 제1 절연막(INS1)을 형성하고, 제1 절연막(INS1) 상에 뱅크(BNK)를 형성할 수 있다.
본 단계에서, 별도 도면에 도시되지 않았으나, 베이스 전극을 보호막(PSV) 상에 증착한 이후, 상기 베이스 전극의 적어도 일부를 식각하여 제1 전극(ELT1) 및 제2 전극(ELT2)을 패터닝할 수 있다. 한편, 상기 베이스 전극을 증착하기 이전, 보호막(PSV)에 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)를 형성하기 위한 홀들을 형성하고, 상기 베이스 전극을 증착할 수 있다. 이에 따라, 제1 전극(ELT1)과 전기적으로 연결된 제1 컨택부(CNT1) 및 제2 전극(ELT2)과 전기적으로 연결된 제2 컨택부(CNT2)가 제공될 수 있고, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있으며, 제2 전극(ELT2)은 전원 배선(PL)과 전기적으로 연결될 수 있다.
본 단계에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 커버하도록 형성될 수 있다. 이에 따라 본 단계에서는 제1 전극(ELT1) 및 제2 전극(ELT2)의 적어도 일부가 반사 격벽으로 제공될 수 있다.
본 단계에서, 제1 전극(ELT1)과 제2 전극(ELT2)은 평면 상에서 볼 때, 서브 전극(SELT)(예를 들어, 베이스부(2220))과 중첩하도록 패터닝될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 서브 전극(SELT1)의 베이스부(2220)와 중첩하도록 패터닝될 수 있고, 제2 전극(ELT2)은 제2 서브 전극(SELT2)의 베이스부(2220)와 중첩하도록 패터닝될 수 있다. 다만, 제1 전극(ELT1) 및 제2 전극(ELT2)은 서브 전극(SELT)의 돌출부(2240)와 비중첩하도록 패터닝될 수 있다.
실시예에 따르면, 뱅크(BNK)는 유체가 수용될 수 있는 공간을 정의할 수 있다. 예를 들어, 도 21에서, 일측에 배치된 뱅크(BNK)와 타측에 배치된 뱅크(BNK) 사이에는 유체가 수용되도록 구성될 수 있다. 한편, 뱅크(BNK)는 전술된 바와 같이, 반사성 물질을 포함하여, 반사 격벽을 형성할 수 있다.
도 18, 도 23, 및 도 24를 참조하면, 잉크를 제공하는 단계(S160)에서, 기판(SUB) 상에 잉크(INK)를 공급(또는 분사)할 수 있다. 잉크(INK)는 유체를 분사할 수 있는 프린팅 장치(700)에 의해 제공될 수 있다.
실시예에 따르면, 프린팅 장치(700)는 액상 유체를 외부로 방출하도록 구성된 노즐 장치(710)를 포함할 수 있다. 본 명세서에서 정의되는 잉크(INK)는 프린팅 장치(700)에 의해 방출될 수 있는 액상 혼합물을 의미할 수 있다.
본 단계에서, 프린팅 장치(700)는 발광 소자(LD)가 배열되고자 하는 영역에 제1 방향(DR1) 및 제2 방향(DR2)을 따라 이동하며 잉크(INK)를 분사할 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어, 유동성 성질을 가진 용매(SLV)에 분산되어 제공될 수 있다. 예를 들어, 실시예에 따라, 용매(SLV)는 유동성 성질을 갖을 수 있고, 이에 따라 발광 소자(LD)는 용매(SLV)에 분산될 수 있다. 용매(SLV)는 발광 소자(LD)가 분산되어 마련되도록 하는 고상(solid phase)이 아닌 유체 물질을 의미할 수 있다. 실시예에 따라, 용매(SLV)는 유기 용매를 포함할 수 있다. 예를 들어, 용매(SLV)는 PGMEA(Propylene Glycol Methyl Ether Acetate), DGPE((Dipropylen Glycol n-Propyl Ether), 및 TGBE(Triethylene Gylcol n-Butyl Ether) 중 하나일 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니며, 용매(SLV)는 다양한 유기 용매를 포함할 수 있다.
본 단계에서, 잉크(INK)는 뱅크(BNK)에 의해 정의되는 공간에 수용될 수 있다. 잉크(INK)에 포함된 발광 소자(LD)는 상기 공간에 무작위적으로 위치한 상태로 제공될 수 있다.
도 18, 도 25, 및 도 26을 참조하면, 발광 소자를 정렬하는 단계(S180)에서, 발광 소자(LD)들이 기판(SUB) 상에 정렬(또는 배치)될 수 있다.
본 단계에서, 발광 소자(LD)들은 정렬 전극(ELT) 상에 배치될 수 있다. 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 상에 배치될 수 있다.
본 단계에서, 발광 소자(LD)는 평면 상에서 볼 때, 제1 서브 전극(SELT1)과 제2 서브 전극(SELT2) 사이에서, 돌출부(2240)와 비중첩하도록 배치될 수 있다.
본 단계에서, 서브 전극(SELT)은 전계를 형성할 수 있다. 서브 전극(SELT)에는 전기적 신호(예를 들어, 정렬 신호)가 제공되어, 발광 소자(LD)가 정렬되고자 하는 영역에 전계가 형성될 수 있다. 예를 들어, 제1 서브 전극(SELT1)에 제1 정렬 신호가 제공되고, 제2 서브 전극(SELT2)에는 제2 정렬 신호가 제공될 수 있으며, 발광 소자(LD)가 정렬되고자 하는 영역에는 상기 제1 정렬 신호 및 상기 제2 정렬 신호에 기초한 전계가 형성될 수 있다.
본 단계에서, 정렬 전극(ELT)은 전계를 형성할 수 있다. 정렬 전극(ELT)에는 전기적 신호(예를 들어, 정렬 신호)가 제공되어, 발광 소자(LD)가 정렬되고자 하는 영역에 전계가 형성될 수 있다. 예를 들어, 제1 전극(ELT1)에 제1 정렬 신호가 제공되고, 제2 전극(ELT2)에는 제2 정렬 신호가 제공될 수 있으며, 발광 소자(LD)가 정렬되고자 하는 영역에는 상기 제1 정렬 신호와 상기 제2 정렬 신호에 기초한 전계가 형성될 수 있다.
실시예에 따르면, 발광 소자(LD)들은 상기 전계에 따른 힘(예를 들어, DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어, 제1 절연막(INS1) 상에 정렬(또는 배치)될 수 있다. 예를 들어, 이동된 발광 소자(LD)들은 정렬 전극(ELT) 상에 정렬될 수 있다.
실시예에 따르면, 서브 전극(SELT) 및 정렬 전극(ELT)에 제공되는 전기적 신호(예를 들어, 정렬 신호)는 교류 신호를 포함할 수 있다. 예를 들어, 상기 제1 정렬 신호는 교류 신호이고, 상기 제2 정렬 신호는 접지 신호일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
상기 교류 신호는 사인파, 삼각파, 계단파, 사각파, 사다리꼴 파, 및 펄스파 중 어느 하나일 수 있으나 이에 한정되지 않고 공지된 다양한 교류 신호 형태를 가질 수 있다.
실시예에 따르면, 정렬 전극(ELT)이 전계를 형성하는 동작과 서브 전극(SELT)이 전계를 형성하는 동작은 독립적으로 제어될 수 있다. 예를 들어, 전술한 바와 같이, 서브 전극(SELT)이 전계를 형성하여 발광 소자(LD)를 이동(또는 회전)시키고, 정렬 전극(ELT)이 전계를 형성하여 발광 소자(LD)를 이동(또는 회전)시킬 수 있다. 혹은 정렬 전극(ELT)이 전계를 형성하여 발광 소자(LD)를 이동(또는 회전)시키고, 서브 전극(SELT)이 전계를 형성하여 발광 소자(LD)를 이동(또는 회전)시킬 수 있다. 혹은 서브 전극(SELT)과 정렬 전극(ELT)이 적어도 일부 시간 구간에서 동시에 전계를 형성하여 발광 소자(LD)를 이동(또는 회전)시킬 수도 있다.
일 예로서, 서브 전극(SELT)이 전계를 형성하고, 정렬 전극(ELT)이 전계를 형성하는 실시예에 관하여 설명한다. 당업자는 본 개시가 후술되는 실시예에 반드시 한정되지 않음을 명확히 이해할 것이다. 여기서 실시예는 서브 전극(SELT)이 전계를 형성을 개시한 시점 이후, 정렬 전극(ELT)이 전계를 형성하기 시작하는 경우를 포괄할 수 있다.
먼저, 서브 전극(SELT)이 제1 전계를 형성할 수 있다. 이 때, 발광 소자(LD)는 공간적으로 배열되고자 하는 영역에 배치될 수 있다. 예를 들어, 돌출부(2240) 쌍이 형성된 영역에는 강한 전계가 형성되는 바, 발광 소자(LD)들은 돌출부(2240) 쌍이 형성된 영역에 우세적으로 배치될 수 있다.
다음으로, 정렬 전극(ELT)이 제2 전계를 형성할 수 있다. 이 때, 발광 소자(LD)는 배열고자 하는 영역에서 정상적으로 배향되도록 회전될 수 있다. 발광 소자(LD)의 포즈(pose)는 상기 제2 전계에 기초하여 변경될 수 있다. 예를 들어, 상기 제2 전계에 기초하여, 발광 소자(LD)의 제1 단부(EP1)가 제1 서브 전극(SELT1)(또는 제1 전극(ELT1))을 향하고, 발광 소자(LD)의 제2 단부(EP2)가 제2 서브 전극(SELT2)(또는 제2 전극(ELT2))을 향할 수 있다.
이에 따라, 실시예에 따르면, 발광 소자(LD)들은 원하는 위치에 적절히 배열될 수 있으며, 충분히 편향적으로 정렬되어 발광 소자(LD)들의 발광 효율이 향상될 수 있다. 결국, 실시예에 따르면, 공정성이 향상되며, 표시 장치(DD)의 출광 효율이 개선될 수 있다.
본 단계에서, 동일한 정렬 신호(예를 들어, 캐소드 신호, 접지 신호)가 제공되는 전극들로서, 제1 발광 영역(EMA1) 내 배치되는 제2 전극(ELT2) 및 제2 서브 전극(SELT2)과 제2 발광 영역(EMA2) 내 배치되는 제2 전극(ELT2) 및 제2 서브 전극(SELT2)은 서로 인접할 수 있다. 이에 따라, 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에서 발광 소자(LD)들이 비정상적으로 정렬되는 것이 방지될 수 있다.
돌출부(2240)가 배치된 영역에서 형성된 전계의 세기는, 돌출부(2240)가 배치되지 않은 영역에서 형성된 전계의 세기보다 클 수 있다. 이에 따라, 발광 소자(LD)는 돌출부(2240)가 배치된 영역에 정렬되려는 경향이, 돌출부(2240)가 배치되지 않은 영역에 정렬되려는 경향보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)들은 서브 전극(SELT)의 돌출부(2240)의 위치에 대응하도록 배치될 수 있다. 제1 서브 전극(SELT1)의 돌출부(2240)와 제2 서브 전극(SELT2)의 돌출부(2240)는 일 방향(예를 들어, 제1 전극(ELT1)과 제2 전극(ELT2)이 이격된 방향, 제1 방향(DR1))으로 나란히 배치되어 한쌍을 형성할 수 있고, 발광 소자(LD)들 각각은 한쌍의 돌출부(2240)들에 대응하도록 배치될 수 있다.
실시예에 따르면, 전술한 바와 같이, 정상적으로 정렬된 발광 소자(LD)의 개수는 서브 전극(SELT)의 돌출부(2240) 쌍의 개수와 동일하거나 클 수 있다. 즉, 실시예에 따르면, 정상적으로 정렬되는 발광 소자(LD)의 최소 양을 확보할 수 있어, 공정상 신뢰도가 더욱 향상될 수 있다.
실시예에 따르면, 돌출부(2240)는 서브 전극(SELT) 및 정렬 전극(ELT)에 인접하여 발광 소자(LD)가 배치되는 사로 영역의 전반에 분산되어 배치될 수 있다. 발광 소자(LD)들 각각은 돌출부(2240)에 인접하여 배치되는 경향을 가질 수 있고, 이에 따라, 발광 소자(LD)들이 국부적으로 정렬되는 것이 방지될 수 있다.
이후 별도 도면에 도시되지 않았으나, 용매(SLV)는 제거될 수 있다. 그리고, 발광 소자(LD) 상에 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제3 절연막(INS3), 및 제4 절연막(INS4)을 제공하여, 실시예에 따른 표시 소자부(DPL)를 제공할 수 있다. 그리고, 색상 변환부(CCL)를 제공하고, 색상 변환부(CCL) 상에, 광학부(OPL), 색상 필터부(CFL), 및 외곽 필름부(UFL)를 배치하여, 실시예에 따른 표시 장치(DD)를 제공할 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자
PXL: 화소
SPXL: 서브 화소
ELT: 정렬 전극
2220: 베이스부
2240: 돌출부
SUB: 기판
PCL: 화소 회로부
DPL: 표시 소자부
OPL: 광학부
CFL: 색상 필터부
UFL: 외곽 필름부

Claims (24)

  1. 기판 상에 배치되고, 서로 이격된 제1 전극 및 제2 전극을 포함하는 정렬 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자; 및
    상기 기판 상에 배치되고, 상기 정렬 전극에 비해 상기 기판에 더 인접하고, 서로 이격된 제1 서브 전극 및 제2 서브 전극을 포함하는 서브 전극; 을 포함하고,
    상기 서브 전극은 베이스부 및 평면 상에서 볼 때 상기 베이스부로부터 돌출된 형상을 갖는 돌출부를 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 상이에 배치된 활성층을 포함하고,
    상기 제1 서브 전극의 상기 돌출부는 상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향으로 돌출된 형상을 갖고,
    상기 제2 서브 전극의 상기 돌출부는 상기 제2 반도체층으로부터 상기 제1 반도체층을 향하는 방향으로 돌출된 형상을 갖는,
    표시 장치.
  3. 제1 항에 있어서,
    상기 기판 상에 배치된 하부 서브 전극;
    상기 발광 소자에 전기적으로 연결되고, 제1 트랜지스터 전극, 제2 트랜지스터 전극, 및 게이트 전극을 포함하는 트랜지스터;
    상기 트랜지스터 상에 배치된 보호막; 및
    상기 보호막 상에 배치된 브릿지 패턴; 을 더 포함하고,
    상기 서브 전극은 상기 하부 서브 전극, 상기 게이트 전극, 상기 제1 트랜지스터 전극, 상기 제2 트랜지스터 전극, 및 상기 브릿지 패턴 중 하나와 동일한 층에 배치되는,
    표시 장치.
  4. 제1 항에 있어서,
    상기 돌출부는, 일면이 상기 베이스부와 연결된 삼각형 형상을 갖는,
    표시 장치.
  5. 제1 항에 있어서,
    상기 돌출부는, 일면이 상기 베이스부와 연결된 사다리꼴 형상을 갖는,
    표시 장치.
  6. 제1 항에 있어서,
    상기 돌출부의 일부는 일면이 상기 베이스부와 연결된 삼각형 형상을 갖고, 상기 돌출부의 또 다른 일부는 일면이 상기 베이스부와 연결된 사다리꼴 형상을 갖는,
    표시 장치.
  7. 제1 항에 있어서,
    상기 서브 전극의 일부는 평면 상에서 볼 때, 상기 정렬 전극과 비중첩하는,
    표시 장치.
  8. 제1 항에 있어서,
    상기 베이스부는 평면 상에서 볼 때, 상기 정렬 전극과 중첩하고,
    상기 돌출부는 평면 상에서 볼 때, 상기 정렬 전극과 비중첩하는,
    표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극과 상기 제1 서브 전극은 평면 상에서 볼 때, 서로 중첩하고,
    상기 제2 전극과 상기 제2 서브 전극은 평면 상에서 볼 때, 서로 중첩하고,
    상기 발광 소자는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에서 원 형상을 갖는 사로에 배치되는,
    표시 장치.
  10. 제1 항에 있어서,
    상기 제1 서브 전극의 상기 돌출부의 위치와 상기 제2 서브 전극의 상기 돌출부의 위치는 서로 대응하여 쌍을 형성하고,
    상기 발광 소자는 형성된 상기 돌출부의 쌍에 대응하도록 배치되는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 돌출부는 상기 베이스부의 일측에서 일정한 간격으로 이격되도록 배치되는,
    표시 장치.
  12. 제1 항에 있어서,
    상기 기판의 두께 방향으로 돌출된 형상을 갖는 뱅크; 상기 발광 소자가 배치되고, 평면 상에서 볼 때 상기 뱅크와 비중첩하는 발광 영역; 및 상기 발광 소자가 배치되지 않는 비발광 영역; 을 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 제1 방향으로 이격되고,
    상기 비발광 영역은 평면 상에서 볼 때 상기 뱅크와 비중첩하는 영역을 포함하고,
    상기 뱅크와 비중첩하는 영역은, 상기 제1 방향과는 상이한 제2 방향으로 서로 인접한 상기 발광 영역 사이에 배치되는,
    표시 장치.
  13. 제12 항에 있어서,
    상기 정렬 전극은 상기 발광 영역에서 제1 너비를 갖고, 상기 뱅크와 비중첩하는 영역에서 제2 너비를 갖고,
    상기 제1 너비는 상기 제2 너비보다 큰,
    표시 장치.
  14. 제12 항에 있어서,
    상기 발광 영역은 제1 발광 영역 및 상기 제1 발광 영역과 상기 제1 방향으로 서로 인접한 제2 발광 영역을 포함하고,
    상기 제1 발광 영역 내 상기 정렬 전극 중 상기 제2 발광 영역과 가장 인접한 전극과 상기 제2 발광 영역 내 상기 정렬 전극 중 상기 제1 발광 영역과 가장 인접한 전극은 캐소드 신호를 제공하는,
    표시 장치.
  15. 제1 항에 있어서,
    상기 기판 상에 배치되고, 상기 기판의 두께 방향으로 돌출된 형상을 갖는 뱅크; 를 더 포함하고,
    상기 발광 소자는 상기 뱅크 사이에 배치되고,
    상기 뱅크는 반사성 물질을 포함하는,
    표시 장치.
  16. 발광 영역을 포함하는 표시 장치로서,
    기판 상에 배치되는 정렬 전극;
    상기 기판 상에서 상기 발광 영역 내 배치되는 발광 소자; 및
    상기 기판 상에 배치되고, 상기 정렬 전극에 비해 상기 기판에 더 인접한 서브 전극; 을 포함하고,
    상기 서브 전극은 상기 발광 소자를 향하여 돌출된 돌출부를 포함하고,
    상기 발광 영역은 서로 이격된 복수의 발광 영역을 포함하고,
    상기 돌출부는 상기 복수의 발광 영역 각각 내 분산되어 배치되는,
    표시 장치.
  17. 기판 상에 서브 전극을 제공하는 단계;
    상기 서브 전극 상에 보호막을 배치하고, 상기 보호막 상에 제1 전극 및 제2 전극을 포함하는 정렬 전극을 제공하는 단계;
    상기 기판 상에 발광 소자 및 용매를 포함하는 잉크를 제공하는 단계; 및
    상기 발광 소자를 정렬하는 단계; 를 포함하고,
    상기 발광 소자를 정렬하는 단계는, 상기 서브 전극에 전기적 신호를 제공하는 단계; 및 상기 정렬 전극에 전기적 신호를 제공하는 단계; 를 포함하고,
    상기 서브 전극은 베이스부 및 상기 베이스부로부터 돌출된 형상을 갖는 돌출부를 포함하는,
    표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 보호막 상에 상기 기판의 두께 방향으로 돌출된 형상을 갖고, 유체가 수용될 수 있는 공간을 정의하는 뱅크를 형성하는 단계; 를 더 포함하고,
    상기 잉크를 제공하는 단계는, 상기 잉크를 상기 공간에 제공하는 단계를 포함하고,
    상기 뱅크는 반사성 물질을 포함하는,
    표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 발광 소자를 정렬하는 단계는, 상기 서브 전극 및 상기 정렬 전극에 제공된 전기적 신호에 따른 전계에 기초하여 상기 발광 소자가 정렬되는 단계를 포함하는,
    표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 발광 소자를 정렬하는 단계는,
    상기 서브 전극에 제공된 전기적 신호에 따른 제1 전계에 기초하여 상기 발광 소자가 이동되는 단계; 및
    상기 정렬 전극에 제공된 전기적 신호에 따른 제2 전계에 기초하여 상기 발광 소자가 회전되는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  21. 제17 항에 있어서,
    상기 전기적 신호를 제공하는 단계에서,
    상기 돌출부가 배치된 영역에서 형성된 전계의 세기는, 상기 돌출부가 배치되지 않은 영역에서 형성된 전계의 세기보다 큰,
    표시 장치의 제조 방법.
  22. 제17 항에 있어서,
    상기 표시 장치는, 상기 발광 소자가 배치되는 발광 영역을 포함하고,
    상기 발광 영역은 제1 발광 영역 및 상기 제1 발광 영역과 제1 방향으로 인접한 제2 발광 영역을 포함하고,
    상기 서브 전극 및 상기 정렬 전극에 전기적 신호를 제공하는 단계는, 상기 제1 발광 영역 내 배치된 상기 제2 전극 및 상기 제2 서브 전극에 캐소드 신호를 제공하는 단계; 및 상기 제2 발광 영역 내 배치된 상기 제2 전극 및 상기 제2 서브 전극에 캐소드 신호를 제공하는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  23. 제17 항에 있어서,
    상기 정렬 전극을 제공하는 단계는, 상기 정렬 전극을 평면 상에서 볼 때 상기 돌출부와 중첩함 없이, 상기 베이스부와 중첩하도록 패터닝하는 단계를 포함하는,
    표시 장치의 제조 방법.
  24. 제17 항에 따른 표시 장치의 제조 방법에 따라 제조된,
    표시 장치.
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