KR20230140673A - 표시 장치 - Google Patents

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KR20230140673A
KR20230140673A KR1020220039193A KR20220039193A KR20230140673A KR 20230140673 A KR20230140673 A KR 20230140673A KR 1020220039193 A KR1020220039193 A KR 1020220039193A KR 20220039193 A KR20220039193 A KR 20220039193A KR 20230140673 A KR20230140673 A KR 20230140673A
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김인우
조용태
최국현
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삼성디스플레이 주식회사
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Abstract

본 개시의 일 실시예에 의하면, 표시 영역 및 패드 영역을 포함하는 표시 장치는, 상기 표시 영역 내 베이스층 상에 배치되고 발광 소자를 포함하는 화소; 및 상기 패드 영역 내 상기 베이스층 상에 배치된 패드들; 을 포함할 수 있다. 상기 패드들은, 제1 패드 배선 및 제2 패드 배선을 포함하는 패드 배선들; 제1 전극부; 및 제2 전극부; 를 포함할 수 있다. 상기 패드들은, 제1 컨택 영역 및 제2 컨택 영역을 포함할 수 있다. 상기 제1 패드 배선과 상기 제2 패드 배선은, 상기 제1 컨택 영역 내에서 전기적으로 연결될 수 있다. 상기 제2 패드 배선과 상기 제2 전극부는 상기 제2 컨택 영역 내에서 전기적으로 연결될 수 있다. 상기 제1 전극부는 평면 상에서 볼 때, 상기 제2 패드 배선과 중첩할 수 있다. 상기 제1 전극부와 상기 제2 전극부는 패드 절연 패턴에 의해 전기적으로 분리될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 개시의 일 과제는, 패드 영역에서 쇼트 결함이 실질적으로 방지되고, 배선(또는 전극)의 훼손이 실질적으로 방지될 수 있는, 표시 장치를 제공하는 것이다.
본 개시의 일 실시예에 의하면, 표시 영역 및 패드 영역을 포함하는 표시 장치는, 상기 표시 영역 내 베이스층 상에 배치되고, 발광 소자를 포함하는 화소; 및 상기 패드 영역 내 상기 베이스층 상에 배치된 패드들; 을 포함할 수 있고, 상기 패드들은, 제1 패드 배선 및 제2 패드 배선을 포함하는 패드 배선들; 제1 전극부; 및 제2 전극부; 를 포함할 수 있고, 상기 패드들은, 제1 컨택 영역 및 제2 컨택 영역을 포함할 수 있고, 상기 제1 패드 배선과 상기 제2 패드 배선은, 상기 제1 컨택 영역 내에서 전기적으로 연결될 수 있고, 상기 제2 패드 배선과 상기 제2 전극부는 상기 제2 컨택 영역 내에서 전기적으로 연결될 수 있고, 상기 제1 전극부는 평면 상에서 볼 때, 상기 제2 패드 배선과 중첩할 수 있고, 상기 제1 전극부와 상기 제2 전극부는 패드 절연 패턴에 의해 전기적으로 분리될 수 있다.
실시예에 따라, 상기 제1 전극부는, 상기 제1 컨택 영역 내에서 상기 제2 패드 배선 상에 배치된 절연막을 커버할 수 있다.
실시예에 따라, 상기 제1 컨택 영역에서, 상기 제1 패드 배선, 상기 제2 패드 배선, 상기 절연막, 및 상기 제1 전극부는 평면 상에서 볼 때 중첩할 수 있고, 상기 제2 컨택 영역에서, 상기 제2 패드 배선 및 상기 제2 전극부는 평면 상에서 볼 때 중첩할 수 있다.
실시예에 따라, 상기 제1 패드 배선과 상기 제2 패드 배선은 상이한 층에 배치될 수 있다.
실시예에 따라, 상기 베이스층 상에 배치되는 버퍼막; 을 더 포함할 수 있고, 상기 버퍼막은 상기 1 컨택 영역 내에서 상기 제1 패드 배선을 노출하는 개구를 형성할 수 있고, 상기 제2 패드 배선은 상기 제1 컨택 영역 내에서 상기 개구를 통해 상기 제1 패드 배선과 전기적으로 연결될 수 있다.
실시예에 따라, 상기 제2 패드 배선 상에 배치된 절연막; 을 더 포함할 수 있고, 상기 절연막은 상기 제2 컨택 영역 내에서 상기 제2 패드 배선을 노출하는 개구를 형성할 수 있고, 상기 제2 전극부는 상기 제2 컨택 영역 내에서 상기 개구를 통해 상기 제2 패드 배선과 전기적으로 연결될 수 있다.
실시예에 따라, 상기 제1 전극부는 평면 상에서 볼 때, 상기 제1 컨택 영역을 전체적으로 커버할 수 있다.
실시예에 따라, 상기 패드들은, 제1 방향에 따른 행 방향 및 제2 방향에 따른 열 방향을 기준으로 한 행렬 형태로 배열되고, 상기 패드 배선은 상기 제2 방향으로 연장하고, 상기 제2 방향으로 서로 인접한 상기 패드들 중 일부들을 전기적으로 연결할 수 있다.
실시예에 따라, 상기 패드들은 상기 화소와 전기적으로 연결되고, 상기 표시 장치는, 칩 온 필름 및 연성 회로 부재를 포함하는 구동 회로 부재; 를 더 포함할 수 있고, 상기 칩 온 필름의 일단은 상기 패드 영역과 연결되고, 상기 칩 온 필름의 타단은 상기 연성 회로 부재와 연결될 수 있고, 상기 칩 온 필름의 적어도 일부는 상기 제2 전극부와 전기적으로 연결될 수 있다.
실시예에 따라, 상기 칩 온 필름은 제1 칩 온 필름 및 제2 칩 온 필름을 포함할 수 있고, 상기 패드들은 제1 행에 배치된 제1 행 패드들 및 제2 행에 배치된 제2 행 패드들을 포함할 수 있고, 상기 제1 칩 온 필름은, 상기 제1 행 패드들과 전기적으로 연결될 수 있고, 상기 제2 칩 온 필름은, 상기 제2 행 패드들과 전기적으로 연결될 수 있다.
실시예에 따라, 상기 제1 행의 패드들과 상기 제2 행 패드들은 이격 거리만큼 분리될 수 있고, 상기 이격 거리는, 500μm 이하일 수 있다.
실시예에 따라, 상기 제1 행 패드들의 상기 제1 컨택 영역과 상기 제2 행 패드들의 상기 제1 컨택 영역은, 상기 제1 행 패드들과 상기 제2 행 패드들 사이의 영역을 사이에 두고 서로 인접할 수 있다.
실시예에 따라, 상기 제1 전극부와 상기 제2 전극부는 평면 상에서 볼 때, 비중첩할 수 있다.
실시예에 따라, 상기 제1 전극부와 상기 제2 전극부는 평면 상에서 볼 때, 중첩할 수 있다.
실시예에 따라, 상기 제1 전극부와 상기 제2 전극부는 서로 상이한 공정에서 패터닝될 수 있다.
실시예에 따라, 상기 표시 장치는 상기 베이스층 상에 배치되고, 하부 보조 전극 및 트랜지스터를 포함하는 화소 회로층; 및 상기 화소 회로층 상에 배치되고, 상기 발광 소자, 상기 발광 소자의 일단과 전기적으로 연결된 제1 컨택 전극, 상기 발광 소자의 타단과 전기적으로 연결된 제2 컨택 전극, 및 상기 제1 컨택 전극과 상기 제2 컨택 전극사이에 배치된 절연막을 포함하는 표시 소자층; 을 포함할 수 있고, 상기 트랜지스터는, 액티브층, 게이트 전극, 상기 액티브층의 제1 접촉 영역과 전기적으로 연결된 제1 트랜지스터 전극, 및 상기 액티브층의 제2 접촉 영역과 전기적으로 연결된 제2 트랜지스터 전극을 포함할 수 있고, 상기 제1 패드 배선은 상기 하부 보조 전극과 동일한 물질을 포함할 수 있고, 상기 제2 패드 배선은 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극과 동일한 물질을 포함할 수 있고, 상기 패드 절연 패턴은 상기 절연막과 동일한 물질을 포함할 수 있다.
실시예에 따라, 상기 발광 소자는, 유기 발광 다이오드 혹은 무기 재료를 포함한 초소형 발광 다이오드일 수 있다.
실시예에 따라, 상기 발광 소자 상에 배치되고, 광의 파장을 변경하도록 구성된 퀀텀 닷을 포함하는 색상 변환층; 을 더 포함할 수 있다.
본 개시의 일 실시예에 의하면, 패드 영역을 포함하는 표시 장치는 베이스층 상에 배치된 화소; 및 상기 패드 영역 내 상기 베이스층 상에 배치되고 상기 화소와 전기적으로 연결된 패드들; 을 포함할 수 있고, 상기 패드들은, 제1 패드 배선 및 제2 패드 배선을 포함하는 패드 배선들; 연결 전극부; 및 고립 전극부; 를 포함할 수 있고, 상기 패드들은, 제1 컨택 영역 및 제2 컨택 영역을 포함할 수 있고, 상기 제1 패드 배선과 상기 제2 패드 배선은, 상기 제1 컨택 영역 내에서 전기적으로 연결될 수 있고, 상기 제2 패드 배선과 상기 연결 전극부는 상기 제2 컨택 영역 내에서 전기적으로 연결될 수 있고, 상기 고립 전극부는 상기 제1 컨택 영역 내 상기 제2 패드 배선 상에 배치된 절연막을 커버할 수 있고, 상기 고립 전극부는 상기 연결 전극부와 전기적으로 분리될 수 있다.
실시예에 따라, 상기 연결 전극부와 상기 고립 전극부는 동일한 공정 내 패터닝될 수 있다.
본 개시의 일 실시예에 의하면, 패드 영역에서 쇼트 결함이 실질적으로 방지되고, 배선(또는 전극)의 훼손이 실질적으로 방지될 수 있는, 표시 장치가 제공될 수 있다.
도 1은 실시예에 따른 발광 소자를 나타내는 개략적인 사시도이다.
도 2는 실시예에 따른 발광 소자를 나타내는 개략적인 단면도이다.
도 3은 실시예에 따른 표시 장치를 나타낸 개략적인 사시도이다.
도 4는 실시예에 따른 표시 장치를 나타낸 개략적인 평면도이다.
도 5는 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다.
도 6은 실시예에 따른 서브 화소를 나타낸 개략적인 단면도이다.
도 7은 실시예에 따른 화소를 나타낸 개략적인 단면도이다.
도 8은 실시예에 따른 서브 화소를 나타낸 개략적인 단면도이다.
도 9는 도 4의 EA1 영역의 개략적인 확대도이다.
도 10은 도 9의 EA2 영역의 개략적인 확대도이다.
도 11은 도 9의 Ⅱ~Ⅱ’에 따른 개략적인 단면도이다.
도 12는 도 4의 EA1 영역의 개략적인 확대도이다.
도 13은 도 12의 Ⅲ~Ⅲ’에 따른 개략적인 단면도이다.
도 14는 도 4의 EA1 영역의 개략적인 확대도이다.
도 15는 도 14의 Ⅳ~Ⅳ’에 따른 개략적인 단면도이다.
도 16은 도 4의 EA1 영역의 개략적인 확대도이다.
도 17은 도 16의 Ⅴ~Ⅴ’에 따른 개략적인 단면도이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 개시는 표시 장치에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 표시 장치에 관하여 설명한다.
먼저, 도 1 및 도 2를 참조하여 실시예에 따른 발광 소자(LD)에 관하여 설명한다. 실시예에 따르면, 발광 소자(LD)는 광을 발산하도록 구성된다. 발광 소자(LD)는 다양한 타입을 갖을 수 있다. 예를 들어, 발광 소자(LD)는 자발광 소자로서, 유기 발광 다이오드(OLED; Organic Light Emitting Diode)일 수 있다. 혹은 발광 소자(LD)는 무기 재료를 포함한 초소형 발광 다이오드일 수 있다. 발광 소자(LD)의 타입은 특정한 예시에 반드시 한정되는 것은 아니다. 이하에서는, 설명의 편의상, 발광 소자(LD)가 무기 재료를 포함한 초소형 발광 다이오드인 실시예를 기준으로 설명한다.
도 1은 실시예에 따른 발광 소자를 나타내는 개략적인 사시도이다. 도 2는 실시예에 따른 발광 소자를 나타내는 개략적인 단면도이다.
발광 소자(LD)는 다양한 형상을 갖을 수 있다. 예를 들어, 발광 소자(LD)는 일 방향으로 연장된 형상을 갖을 수 있다. 실시예에 따라, 도 1 및 도 2에는 기둥형 발광 소자(LD)가 도시되었다. 다만, 발광 소자(LD)의 종류 및 형상은 전술된 예시에 한정되지는 않는다.
발광 소자(LD)는 제1 반도체층(SCL1) 및 제2 반도체층(SCL2), 및 제1 및 제2 반도체층들(SCL1, SCL2) 사이에 배치된 활성층(AL)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(AL), 및 제2 반도체층(SCL2)을 포함할 수 있다. 발광 소자(LD)는 전극층(ELL) 및 절연막(INF)을 더 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 갖을 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SCL1)이 인접하고, 제2 단부(EP2)에는 제2 반도체층(SCL2)이 인접할 수 있다. 제1 단부(EP1)에는 전극층(ELL)이 인접할 수 있다.
발광 소자(LD)는 식각 공정을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 기둥 형상은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(예를 들어, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수도 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 반드시 제한되는 것은 아니다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 제1 반도체층(SCL1)은 활성층(AL) 상에 배치되며, 제2 반도체층(SCL2)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 P형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SCL1)과 제2 반도체층(SCL2) 사이에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조를 갖을 수 있다. 활성층(AL)의 위치는 특정한 예시에 한정되는 것은 아니며, 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(AL)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(AL)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(AL)을 구성할 수 있다.
제2 반도체층(SCL2)은 제2 도전형의 반도체층일 수 있다. 제2 반도체층(SCL2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 N형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
절연막(INF)은 발광 소자(LD)의 표면 상에 배치될 수 있다. 절연막(INF)은 적어도 활성층(AL)의 외면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다. 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 예를 들어, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 절연막을 포함할 수 있다.
절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 인접한 전극층(ELL) 및 제2 반도체층(SCL2) 각각의 일단을 노출할 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나의 절연 물질을 포함할 수 있다. 절연막(INF)은 단일층 또는 다중층의 구조를 갖을 수 있다. 다만 본 개시에 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 다른 실시예에 따르면, 절연막(INF)은 생략될 수도 있다.
실시예에 따르면, 발광 소자(LD)의 표면, 특히 활성층(AL)의 외면을 커버하도록 절연막(INF)이 제공되는 경우, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다. 또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
전극층(ELL)은 제1 반도체층(SCL1) 상에 배치될 수 있다. 전극층(ELL)은 제1 단부(EP1)에 인접할 수 있다. 전극층(ELL)은 제1 반도체층(SCL1)과 전기적으로 연결될 수 있다.
전극층(ELL)의 일부는 노출될 수 있다. 예를 들어, 절연막(INF)은 전극층(ELL)의 일면을 노출할 수 있다. 전극층(ELL)은 제1 단부(EP1)에 대응하는 영역에서 노출될 수 있다.
실시예에 따라, 전극층(ELL)의 측면이 노출될 수 있다. 예를 들어, 절연막(INF)은 제1 반도체층(SCL1), 활성층(AL), 및 제2 반도체층(SCL2) 각각의 측면을 커버하면서, 전극층(ELL)의 측면의 적어도 일부를 커버하지 않을 수 있다. 이 경우, 제1 단부(EP1)에 인접한 전극층(ELL)의 타 구성에 대한 전기적 연결이 용이할 수 있다. 실시예에 따라, 절연막(INF)은 전극층(ELL)의 측면뿐 아니라, 제1 반도체층(SCL1) 및/또는 제2 반도체층(SCL2)의 측면의 일부를 노출할 수도 있다.
실시예에 따르면, 전극층(ELL)은 오믹(Ohmic) 컨택 전극일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 전극층(ELL)은 쇼트키(schottky) 컨택 전극일 수 있다.
실시예에 따르면, 전극층(ELL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 실시예에 따라, 전극층(ELL)은 실질적으로 투명할 수 있다. 예를 들어, 전극층(ELL)은 인듐 주석 산화물(ITO)을 포함할 수 있다. 이에 따라, 발산된 광은 전극층(ELL)을 투과할 수 있다.
발광 소자(LD)의 구조 및 형상 등은 전술된 예시에 한정되는 것은 아니며, 실시예에 따라 발광 소자(LD)는 다양한 구조 및 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는, 제2 반도체층(SCL2)의 일면 상에 배치되며 제2 단부(EP2)에 인접한 추가 전극층을 더 포함할 수도 있다.
다음으로, 실시예에 따른 발광 소자(LD)를 포함하는 표시 장치(DD)에 관하여 설명한다. 도 3은 실시예에 따른 표시 장치를 나타낸 개략적인 사시도이다. 도 4는 실시예에 따른 표시 장치를 나타낸 개략적인 평면도이다.
도 3 및 도 4를 참조하면, 표시 장치(DD)는 광을 제공하도록 구성된다. 표시 장치(DD)는 베이스층(BSL), 패드들(PAD), 및 화소(PXL)를 포함할 수 있다. 표시 장치(DD)는 주사 구동부(30), 데이터 구동부(40), 및 구동 회로 부재(DCB)를 더 포함할 수 있다.
베이스층(BSL)은 표시 장치(DD)의 기저면을 형성(혹은 구성)할 수 있다. 베이스층(BSL)은 표시 장치(DD)의 목적에 따라 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 베이스층(BSL)은 연성 또는 경성의 기판 혹은 필름을 포함할 수 있다. 실시예에 따라, 베이스층(BSL)은 실질적으로 투명할 수 있고, 혹은 반사 성질을 갖을 수도 있다. 다만, 본 발명의 실시예에 적용되는 베이스층(BSL)의 소재는 특정한 예시에 한정되는 것은 아니다.
표시 장치(DD)(혹은 베이스층(BSL))은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소(PXL)가 제공된 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)가 제공되지 않은 영역일 수 있다. 화소(PXL)가 발산하는 광은 표시 영역(DA)에서 출사될 수 있다. 표시 영역(DA)에서는 표시 장치(DD)의 표시 방향(예를 들어, 제3 방향(DR3))으로 광이 발산될 수 있다. 비표시 영역(NDA)에서는 광이 제공되지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 포함할 수 있다.
화소(PXL)는 발광 소자(LD)를 포함할 수 있고, 광을 제공하도록 구성된다. 화소(PXL)는 표시 영역(DA) 내 베이스층(BSL) 상에 배치될 수 있다.
화소(PXL)는 주사 구동부(30)로부터 제공된 신호 및/또는 데이터 구동부(40)로부터 제공된 신호를 기초로 광을 발산할 수 있다.
화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다. 화소(PXL)는 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 표시 영역(DA)에 배치될 수 있다. 화소 유닛(PXU)은 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및/또는 제3 서브 화소(SPXL3)를 포함할 수 있다. 이하에서는, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따르면, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(SPXL1), 제2 색의 광을 방출하는 제2 서브 화소들(SPXL2), 및 제3 색의 광을 방출하는 제3 서브 화소들(SPXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 각각 소정 색의 광을 방출하는 화소일 수 있다. 실시예에 따라, 제1 서브 화소(SPXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색의 광을 방출하는 청색 화소일 수 있다. 다만, 본 개시가 이에 한정되지는 않는다.
실시예에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 배치된 발광 소자(LD)들은 동일한 색의 광을 발산할 수 있다. 이 경우, 발광 소자(LD)들 상에 색상 변환층(CCL)(도 7 참조) 및/또는 색상 필터층(CFL)이 배치되어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 서로 상이한 색의 광을 제공할 수 있다. 혹은 실시예에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 배치된 발광 소자(LD)들은 서로 상이한 색의 광을 발산할 수도 있다. 다만, 화소 유닛(PXU)을 형성하기 위한 화소들(PXL)의 색상, 종류, 및, 개수 등은 특별한 예시에 한정되지 않는다.
주사 구동부(30)는 주사 신호를 출력할 수 있다. 주사 구동부(30)는 주사 라인을 따라 주사 신호를 제공할 수 있다. 데이터 구동부(40)는 데이터 신호를 출력(또는 제공)할 수 있다. 데이터 구동부(40)는 데이터 신호를 제공할 수 있다.
주사 구동부(30) 및 데이터 구동부(40)는 각각 표시 장치(DD)의 복수의 배선들과 연결될 수 있다. 실시예에 따라, 주사 구동부(30) 및 데이터 구동부(40)는 연성 회로 부재(FPCB)에 제공될 수 있고, 주사 구동부(30) 및 데이터 구동부(40)가 제공하는 전기적 신호는 칩 온 필름(COF) 및 패드들(PAD)을 통해 화소들(PXL)에 제공될 수 있다. 다만, 주사 구동부(30) 및 데이터 구동부(40)의 위치는 전술된 예시에 한정되는 것은 아니다. 실시예에 따라, 주사 구동부(30) 및/또는 데이터 구동부(40)는 비표시 영역(NDA) 내 실장될 수도 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드(PAD) 및/또는 내장 회로부가 배치될 수 있다.
비표시 영역(NDA)에는 패드 영역(PDA)이 배치될 수 있다. 비표시 영역(NDA)은 패드 영역(PDA)을 포함할 수 있다. 패드 영역(PDA)은 표시 영역(DA)의 일측에 배치될 수 있다. 도 3 및 도 4에는 패드 영역(PDA)이 표시 영역(DA)의 하부 측에 인접하여 배치되는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니다.
패드(PAD)는 패드 영역(PDA) 내 배치될 수 있다. 패드(PAD)는 복수 개 제공될 수 있다. 실시예에 따라, 패드(PAD)는 제1 패드(PAD1) 및 제2 패드(PAD2)를 포함할 수 있다. 제1 패드(PAD1)는 게이트 패드이고, 제2 패드(PAD2)는 데이터 패드일 수 있다. 제1 패드(PAD1)는 주사 구동부(30)에 연결될 수 있다. 주사 구동부(30)로부터 제공되는 주사 신호는 제1 패드(PAD1)를 경유하여 화소(PXL)에 대한 주사선으로 전달될 수 있다. 제2 패드(PAD2)는 데이터 구동부(40)에 연결될 수 있다. 데이터 구동부(40)로부터 제공되는 데이터 신호는 제2 패드(PAD2)를 경유하여 화소(PXL)에 대한 데이터선으로 전달될 수 있다. 제1 패드(PAD1) 및 제2 패드(PAD2)의 위치는 패드 영역(PDA) 내에서 특별히 한정되지 않는다.
구동 회로 부재(DCB)는 칩 온 필름(COF) 및 연성 회로 부재(FPCB)를 포함할 수 있다.
칩 온 필름(COF)은 연성 회로 부재(FPCB)로부터 인가되는 신호를 기초로 획득한 전기적 신호를 표시 영역(DA) 내 구성(예를 들어, 화소(PXL))에 인가(혹은 제공)할 수 있다. 칩 온 필름(COF)은 연성 회로 부재(FPCB)로부터 제공된 신호에 기초한 전기적 신호를 패드(PAD)에 인가(혹은 제공)할 수 있다.
칩 온 필름(COF)의 일단은 베이스층(BSL)에 연결(혹은 부착)될 수 있다. 칩 온 필름(COF)의 타단은 연성 회로 부재(FPCB)에 연결(혹은 부착)될 수 있다. 칩 온 필름(COF)은 적어도 일부는 굽어질 수 있다.
칩 온 필름(COF)은 평면 상에서 볼 때, 패드 영역(PDA)과 중첩할 수 있다. 예를 들어, 칩 온 필름(COF)의 일단은 패드 영역(PDA)과 연결(또는 부착)될 수 있다. 실시예에 따라, 칩 온 필름(COF)의 적어도 일부는 패드 영역(PDA) 내 패드들(PAD)과 전기적으로 연결될 수 있다. 이에 따라, 연성 회로 부재(FPCB)로부터 제공된 전기적 신호는 칩 온 필름(COF)을 통해 패드들(PAD)에 인가(또는 제공)될 수 있다. 예를 들어, 칩 온 필름(COF)의 제1 영역은 제1 패드(PAD1)와 전기적으로 연결될 수 있고, 칩 온 필름(COF)의 제2 영역은 제2 패드(PAD2)와 전기적으로 연결될 수 있다.
칩 온 필름(COF)은 절연 필름과 상기 절연 필름 상에 제공된 복수의 배선을 포함할 수 있다. 칩 온 필름(COF)은 박막으로 이루어진 절연 필름과 상기 절연 필름 상에 배선들이 형성된 형태를 통칭하는 것으로서 테이프 캐리어 패키지(tape carrier package), 가요성 인쇄 회로 기판(flexible printed circuit board) 등으로 지칭될 수도 있다. 칩 온 필름(COF)에 있어서, 도시하지는 않았으나, 상기 절연 필름 상에는 상기 배선들 중 적어도 일부와 연결된 반도체칩이 더 실장될 수도 있다.
연성 회로 부재(FPCB) 상에는 화소(PXL)에 인가될 수 있는 전기적 신호를 프로세싱하도록 구성된 회로 소자가 배치될 수 있다. 실시예에 따라, 연성 회로 부재(FPCB)는 연성 회로 기판일 수 있다.
연성 회로 부재(FPCB)는 베이스층(BSL)의 일면 혹은 배면 상에 배치될 수 있다. 연성 회로 부재(FPCB)의 일 단부는 굽어진 형상을 가지는 칩 온 필름(COF)에 연결되어 베이스층(BSL)의 배면 상에 배치될 수 있고, 이로 인해 연성 회로 부재(FPCB)은 외부로부터 시인되지 않을 수 있다.
다음으로 도 5 내지 도 8을 참조하여, 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))에 관하여 설명한다. 도 5 내지 도 8은 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))를 나타낸 도면들이다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
먼저 도 5를 참조하여, 서브 화소(SPXL)의 평면 구조를 설명한다. 도 5는 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다. 도 5에 도시된 서브 화소(SPXL)는 도 4를 참조하여 전술한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 하나일 수 있다.
서브 화소(SPXL)는 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 서브 화소(SPXL)는 뱅크(BNK), 정렬 전극(ELT), 발광 소자(LD), 제1 컨택 전극(CNE1), 및 제2 컨택 전극(CNE2)을 포함할 수 있다.
발광 영역(EMA)은 평면 상에서 볼 때, 뱅크(BNK)에 의해 정의된 개구부(OPN)와 중첩할 수 있다. 발광 영역(EMA) 내에는 발광 소자(LD)들이 배치될 수 있다.
비발광 영역(NEA)에는 발광 소자(LD)들이 배치되지 않을 수 있다. 비발광 영역(NEA)의 일부는 평면 상에서 볼 때, 뱅크(BNK)와 중첩할 수 있다.
뱅크(BNK)는 개구부(OPN)를 형성(혹은 제공)할 수 있다. 예를 들어, 뱅크(BNK)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 둘출된 형상을 갖고, 소정 영역을 둘러싸는 형태를 갖을 수 있다. 이에 따라, 뱅크(BNK)가 배치되지 않은 개구부(OPN)가 형성될 수 있다.
뱅크(BNK)는 공간을 형성할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 일부 영역을 둘러싸는 형태를 갖을 수 있다. 상기 공간은 유체가 수용될 수 있는 영역을 의미할 수 있다. 실시예에 따르면, 뱅크(BNK)는 제1 뱅크(도 6의 ‘BNK1’ 참조) 및 제2 뱅크(도 6의 ‘BNK2’ 참조)를 포함할 수 있다.
실시예에 따르면, 뱅크(BNK)(예를 들어, 제1 뱅크(BNK1))가 정의한 공간에 발광 소자(LD)를 포함한 잉크가 제공되어, 발광 소자(LD)가 개구부(OPN) 내 배치될 수 있다.
실시예에 따르면, 뱅크(BNK)(예를 들어, 제2 뱅크(BNK2))가 정의한 공간에 색상 변환층(도 7의 ‘CCL’ 참조)이 배치(혹은 패터닝)될 수 있다.
뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 발광 영역(EMA)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 뱅크(BNK)가 배치된 영역은 비발광 영역(NEA)일 수 있다. 뱅크(BNK)가 배치되지 않은 영역으로서, 발광 소자(LD)가 배치된 영역은 발광 영역(EMA)일 수 있다.
정렬 전극(ELT)은 발광 소자(LD)를 정렬하기 위한 전극일 수 있다. 실시예에 따라, 정렬 전극(ELT)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다. 정렬 전극(ELT)은 “전극” 또는 “전극들”로 지칭될 수 있다.
정렬 전극(ELT)은 단일 층 또는 다중 층의 구조를 갖을 수 있다. 예를 들어, 정렬 전극(ELT)은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 실시예에 따라, 정렬 전극(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 이들의 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니며, 정렬 전극(ELT)은 반사 성질을 갖는 다양한 물질 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
발광 소자(LD)는 정렬 전극(ELT) 상에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 발광 소자(LD)들은 발광 유닛(EMU)을 형성(또는 구성)할 수 있다. 발광 유닛(EMU)은 서로 인접한 발광 소자(LD)들을 포괄한 유닛을 의미할 수 있다.
실시예에 따라, 발광 소자(LD)는 다양한 방식으로 정렬될 수 있다. 예를 들어, 도 5에는 발광 소자(LD)들이 제1 전극(ELT1)과 제2 전극(ELT2) 사이에서 병렬로 정렬된 실시예가 도시되었다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)들은 직렬 또는 직/병렬이 혼합된 구조로 정렬될 수 있으며, 직렬 및/또는 병렬 연결되는 유닛의 개수는 특별히 한정되지 않는다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)를 정렬하기 위한 전극으로서, 제1 전극(ELT1)은 제1 정렬 전극일 수 있고, 제2 전극(ELT2)은 제2 정렬 전극일 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)들이 정렬되는 공정 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급(혹은 제공)받을 수 있다. 예를 들어, 발광 소자(LD)를 포함한 잉크(INK)를 뱅크(BNK)(예를 들어, 제1 뱅크(BNK1))가 정의하는 개구부(OPN)에 공급(혹은 제공)하고, 제1 전극(ELT1)에 제1 정렬 신호를 공급하고, 제2 전극(ELT2)에 제2 정렬 신호를 공급할 수 있다. 이 때, 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위, 및/또는 위상을 갖을 수 있다. 예를 들어, 제1 정렬 신호는 교류 신호이고, 제2 정렬 신호는 그라운드 신호일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 제1 전극(ELT1)과 제2 전극(ELT2) 사이에(혹은 상에) 전계가 형성되어, 발광 소자(LD)들은 상기 전계에 기초하여 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 예를 들어, 발광 소자(LD)들은 상기 전계에 따른 힘(예를 들어, DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어 정렬 전극(ELT) 상에 정렬(또는 배치)될 수 있다.
제1 전극(ELT1)은 회로 소자(예를 들어, 트랜지스터(도 6의 ‘TR’ 참조))와 제1 컨택 부재(CNT1)를 통해 전기적으로 연결될 수 있다. 실시예에 따라, 제1 전극(ELT1)은 발광 소자(LD)가 광을 발산하기 위한 애노드 신호를 제공할 수 있다. 제1 전극(ELT1)은 발광 소자(LD)를 정렬하기 위한 제1 정렬 신호를 제공할 수 있다.
제2 전극(ELT2)은 전원 배선(도 6의 ‘PL’ 참조)과 제2 컨택 부재(CNT2)를 통해 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2)은 발광 소자(LD)가 광을 발산하기 위한 캐소드 신호를 제공할 수 있다. 제2 전극(ELT2)은 발광 소자(LD)를 정렬하기 위한 제2 정렬 신호를 제공할 수 있다.
제1 컨택 부재(CNT1) 및 제2 컨택 부재(CNT2)의 위치는 도 5에 도시된 위치에 한정되지 않으며, 적절히 다양하게 변경될 수 있다.
발광 소자(LD)는 제공된 전기적 신호에 기초하여 광을 발산할 수 있다. 예를 들어, 발광 소자(LD)는 제1 컨택 전극(CNE1)으로부터 제공된 제1 전기적 신호(예를 들어, 애노드 신호) 및 제2 컨택 전극(CNE2)으로부터 제공된 제2 전기적 신호(예를 들어 캐소드 신호)에 기초하여 광을 제공할 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
실시예에 따르면, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다.
유사하게, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다.
발광 소자(LD)들의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자(LD)들의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1)을 통해, 발광 소자(LD)들의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자(LD)들의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2)을 통해, 발광 소자(LD)들의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
다음으로 도 6 내지 도 8을 참조하여, 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))의 단면 구조를 설명한다. 구체적으로, 도 6을 참조하여, 서브 화소(SPXL)의 화소 회로층(PCL) 및 표시 소자층(DPL)에 관하여 설명한다. 도 7 및 도 8을 참조하여, 광학층(OPL), 색상 필터층(CFL), 및 외곽 필름층(OFL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나, 중복되지 않도록 한다.
도 6은 실시예에 따른 서브 화소를 나타낸 개략적인 단면도이다. 도 7은 실시예에 따른 화소를 나타낸 개략적인 단면도이다. 도 8은 실시예에 따른 서브 화소를 나타낸 개략적인 단면도이다.
도 6을 참조하면, 서브 화소(SPXL)는 베이스층(BSL) 상에 배치될 수 있다. 서브 화소(SPXL)는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
베이스층(BSL)은 서브 화소(SPXL)가 형성되기 위한 베이스 부재를 형성할 수 있다. 베이스층(BSL)은 화소 회로층(PCL) 및 표시 소자층(DPL)이 배치되기 위한 영역을 제공할 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 상에 배치될 수 있다. 화소 회로층(PCL)은 하부 보조 전극(BML), 버퍼막(BFL), 트랜지스터(TR), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 및 보호막(PSV)을 포함할 수 있다.
하부 보조 전극(BML)은 베이스층(BSL) 상에 배치될 수 있다. 하부 보조 전극(BML)은 전기적 신호가 이동되는 경로로 기능할 수 있다. 실시예에 따라, 하부 보조 전극(BML)의 일부는 평면 상에서 볼 때, 트랜지스터(TR)와 중첩할 수 있다.
버퍼막(BFL)은 베이스층(BSL) 상에 배치될 수 있다. 버퍼막(BFL)은 하부 보조 전극(BML)을 커버할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
트랜지스터(TR)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(TR)는 구동 트랜지스터일 수 있다. 트랜지스터(TR)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 트랜지스터(TR)는 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
트랜지스터(TR)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체의 그룹 중 선택된 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 버퍼막(BFL) 상에 배치될 수 있다. 게이트 절연막(GI)은 액티브층(ACT)을 커버할 수 있다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 층간 절연막(ILD1)은 게이트 절연막(GI) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 게이트 전극(GE)을 커버할 수 있다. 제1 층간 절연막(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터 전극(TE1)은 보호막(PSV) 및 제2 층간 절연막(ILD2)을 관통하는 제1 컨택 부재(CNT1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
전원 배선(PL)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 실시예에 따라, 전원 배선(PL)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일한 층에 배치될 수 있다. 전원 배선(PL)은 제2 컨택 부재(CNT2)를 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 전원 배선(PL)은 제2 전극(ELT2)을 통해 전원 또는 정렬 신호를 공급할 수 있다.
실시예에 따르면, 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 배선(PL)이 배치된 층은 소스/드레인층(SDL)일 수 있다. 소스/드레인층(SDL)은 동일한 층에 배치된 복수의 층들을 포함할 수 있다. 예를 들어, 소스/드레인층(SDL)은 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 배선(PL)을 포함할 수 있다.
제2 층간 절연막(ILD2)는 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 배선(PL)을 커버할 수 있다. 제2 층간 절연막(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 실시예에 따라, 보호막(PSV)은 비아층일 수 있다. 보호막(PSV)은 하부 단차를 평탄화 하기 위하여 유기 물질을 포함할 수 있다. 예를 들어, 보호막(PSV)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides res-in) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 보호막(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따르면, 서브 화소(SPXL)는 제1 컨택 부재(CNT1) 및 제2 컨택 부재(CNT2)를 포함할 수 있다. 제1 컨택 부재(CNT1) 및 제2 컨택 부재(CNT2)는 제2 층간 절연막(ILD2), 및 보호막(PSV)을 관통할 수 있다. 제1 컨택 부재(CNT1)를 통해 제1 전극(ELT1)과 제1 트랜지스터 전극(TE1)은 서로 전기적으로 연결될 수 있다. 제2 컨택 부재(CNT2)를 통해 제2 전극(ELT2)과 전원 배선(PL)은 서로 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있다. 표시 소자층(DPL)은 제1 절연막(INS1), 절연 패턴(INP), 정렬 전극(ELT), 뱅크(BNK), 발광 소자(LD), 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제3 절연막(INS3), 제2 컨택 전극(CNE2), 및 제4 절연막(INS4)을 포함할 수 있다.
절연 패턴(INP)은 보호막(PSV) 상에 배치될 수 있다. 절연 패턴(INP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 절연 패턴(INP)은 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출될 수 있다. 또한, 절연 패턴(INP)은 베이스층(BSL)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 본 개시가 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 절연 패턴(INP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
절연 패턴(INP)은 발광 소자(LD)들이 발광 영역 내 용이하게 정렬될 수 있도록 소정의 단차를 형성하는 역할을 수행할 수 있다. 실시예에 따라, 절연 패턴(INP)은 격벽일 수 있다.
실시예에 따르면, 절연 패턴(INP) 상에는 정렬 전극(ELT)의 일부가 배치될 수 있다. 예를 들어, 절연 패턴(INP)은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 포함할 수 있다. 제1 전극(ELT1)은 제1 절연 패턴(INP1) 상에 배치될 수 있고, 제2 전극(ELT2)은 제2 절연 패턴(INP2) 상에 배치될 수 있으며, 이에 따라 절연 패턴(INP) 상에는 반사벽이 형성될 수 있다. 이에 따라, 발광 소자(LD)로부터 발산된 광이 리사이클링되어 표시 장치(DD)(혹은 화소(PXL))의 출광 효율이 개선될 수 있다.
절연 패턴(INP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 절연 패턴(INP)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
정렬 전극(ELT)은 보호막(PSV) 및/또는 절연 패턴(INP) 상에 배치될 수 있다. 전술한 바와 같이, 정렬 전극(ELT)의 일부는 절연 패턴(INP) 상에 배치되어, 반사벽을 형성할 수 있다. 정렬 전극(ELT)에는 발광 소자(LD)를 정렬하기 위한 정렬 신호(예를 들어, 교류 신호 및 접지 신호)가 공급될 수 있고, 실시예에 따라 정렬 전극(ELT)에는 발광 소자(LD)가 광을 발산하기 위한 전기적 신호(예를 들어, 애노드 신호 및 캐소드 신호)가 공급될 수 있다.
실시예에 따르면, 정렬 전극(ELT)은 제1 절연막(INS1)의 배면 상에 배치될 수 있다. 예를 들어, 정렬 전극(ELT)은 절연 패턴(INP) 또는 보호막(PSV)과 제1 절연막(INS1) 사이에 배치될 수 있다. 예를 들어, 정렬 전극(ELT)의 일면은 제1 절연막(INS1)과 접촉할 수 있다.
제1 전극(ELT1)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)가 광을 발산하기 위한 애노드 신호를 제공할 수 있다.
제2 전극(ELT2)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)가 광을 발산하기 위한 캐소드 신호(예를 들어, 접지 신호)를 제공할 수 있다.
제1 절연막(INS1)은 정렬 전극(ELT) 상에 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따라, 뱅크(BNK)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함할 수 있다.
제1 뱅크(BNK1)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 평면 상에서 볼 때, 발광 영역(EMA)과 비중첩할 수 있고, 비발광 영역(NEA)과 중첩할 수 있다. 전술한 바와 같이, 제1 뱅크(BNK1)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출하여, 제1 뱅크(BNK1)는 개구부(OPN)를 정의할 수 있고, 개구부(OPN)에는 발광 소자(LD)들을 공급하는 공정에서, 발광 소자(LD)들이 제공될 수 있는 공간이 형성될 수 있다.
제1 뱅크(BNK1)는 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 뱅크(BNK1)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1) 상에 배치될 수 있다. 제2 뱅크(BNK2)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출하여, 제2 뱅크(BNK2)는 개구부(OPN)를 정의할 수 있고, 개구부(OPN)에는 색상 변환층(CCL)이 제공되는 공간이 형성될 수 있다.
제2 뱅크(BNK2)는 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 뱅크(BNK2)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
발광 소자(LD)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호(예를 들어, 애노드 신호 및 캐소드 신호)에 기초하여 광을 발산할 수 있다.
발광 소자(LD)는 제1 뱅크(BNK1)가 둘러싸는 영역 내 배치될 수 있다. 발광 소자(LD)는 제1 절연 패턴(INP1)과 제2 절연 패턴(INP2) 사이에 배치될 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(AL)을 커버할 수 있다.
제2 절연막(INS2)은 발광 소자(LD)의 적어도 일부를 노출할 수 있다. 예를 들어, 제2 절연막(INS2)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 커버하지 않을 수 있고, 이에 따라, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 노출될 수 있고, 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것이 방지될 수 있다.
제2 절연막(INS2)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제2 절연막(INS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 절연막(INS1)을 관통하는 컨택홀을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있으며, 제2 컨택 전극(CNE2)은 제1 절연막(INS1)을 관통하는 컨택홀을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide) 중 하나를 포함한 투명 전도성 물질을 포함할 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출된 광은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통과하여 표시 장치(DD)의 외부로 방출될 수 있다. 하지만 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 중 어느 하나가 패터닝된 이후, 나머지 전극이 패터닝될 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 동일한 공정 내 동일 시점에 패터닝될 수도 있다.
제3 절연막(INS3)은 제1 절연막(INS1) 및 제1 컨택 전극(CNE1) 상에 배치될 수 있다. 제3 절연막(INS3)의 적어도 일부는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있고, 이에 따라 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 쇼트 결함을 방지할 수 있다.
제4 절연막(INS4)은 제3 절연막(INS3) 및 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 제4 절연막(INS4)은 외부 영향으로부터 표시 소자층(DPL)의 구성들을 보호할 수 있다.
제3 절연막(INS3) 및 제4 절연막(INS4)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제3 절연막(INS3) 및 제4 절연막(INS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도 7 및 도 8을 참조하여, 색상 변환층(CCL)을 포함한 화소(PXL)의 구성들에 관하여 설명한다. 도 7은 색상 변환층(CCL), 광학층(OPL), 및 색상 필터층(CFL) 등을 도시한다. 설명의 편의상, 도 7에서는 전술한 구성들 중 화소 회로층(PCL)과 표시 소자층(DPL) 중 제2 뱅크(BNK2)를 제외한 구성은 생략한다. 도 8은 색상 변환층(CCL), 광학층(OPL), 및 색상 필터층(CFL)과 관련하여 화소(PXL)의 적층 구조를 나타낼 수 있다.
도 6 및 도 7을 참조하면, 제2 뱅크(BNK2)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)과 각각 중첩하는 공간(혹은 영역)을 정의할 수 있다. 제2 뱅크(BNK2)이 정의하는 공간은 색상 변환층(CCL)이 제공될 수 있는 영역일 수 있다.
색상 변환층(CCL)은 제2 뱅크(BNK2)에 의해 둘러싸인 공간 내에서 발광 소자들(LD) 상에 배치될 수 있다. 색상 변환층(CCL)은 제1 서브 화소(SPXL1)에 배치된 제1 색상 변환층(CCL1), 제2 서브 화소(SPXL2)에 배치된 제2 색상 변환층(CCL2), 및 제3 서브 화소(SPXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
색상 변환층(CCL)은 발광 소자(LD) 상에 배치될 수 있다. 색상 변환층(CCL)은 광의 파장을 변경하도록 구성될 수 있다. 일 실시예에서, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 상에 각각 색 변환 입자들을 포함한 색상 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 색상 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 색상 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 색상 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 색상 변환층(CCL1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 색상 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 색상 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 색상 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 색상 변환층(CCL2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 유닛(EMU)을 구성함으로써, 표시 장치(DD)의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)의 산란체(SCT)는 황산 바륨(BaSO4), 탄산 칼슘(CaCO3), 산화 타이타늄(TiO2), 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 및 산화 아연(ZnO) 중 적어도 하나를 포함할 수 있다. 한편, 산란체(SCT)가 제3 서브 화소(SPXL3)에만 배치되는 것은 아니며, 제1 색상 변환층(CCL1) 또는 제2 색상 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
색상 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 색상 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 타이타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 색상 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 색상 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 색상 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 타이타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 색상 필터층(CFL)이 배치될 수 있다. 색상 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 색상 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 색에 부합되는 색상 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
색상 필터층(CFL)은 제1 서브 화소(SPXL1)에 배치되어 제1 서브 화소(SPXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 색상 필터(CF1), 제2 서브 화소(SPXL2)에 배치되어 제2 서브 화소(SPXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 색상 필터(CF2), 및 제3 서브 화소(SPXL3)에 배치되어 제3 서브 화소(SPXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 색상 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 색상 필터(CF1), 제2 색상 필터(CF2) 및 제3 색상 필터(CF3)는 각각 적색 색상 필터, 녹색 색상 필터 및 청색 색상 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 색상 필터(CF1), 제2 색상 필터(CF2) 및 제3 색상 필터(CF3) 중 임의의 색상 필터를 지칭하거나, 두 종류 이상의 색상 필터들을 포괄적으로 지칭할 때, "색상 필터(CF)" 또는 "색상 필터들(CF)"이라 하기로 한다.
제1 색상 필터(CF1)는 제1 색상 변환층(CCL1)과 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 제1 색상 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)가 적색 화소일 때, 제1 색상 필터(CF1)는 적색 색상 필터 물질을 포함할 수 있다.
제2 색상 필터(CF2)는 제2 색상 변환층(CCL2)과 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 제2 색상 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제2 서브 화소(SPXL2)가 녹색 화소일 때, 제2 색상 필터(CF2)는 녹색 색상 필터 물질을 포함할 수 있다.
제3 색상 필터(CF3)는 산란층(LSL)과 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 제3 색상 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제3 서브 화소(SPXL3)가 청색 화소일 때, 제3 색상 필터(CF3)는 청색 색상 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 색상 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 색상 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치(DD)의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 블랙 매트릭스를 포함하거나, 제1 내지 제3 색상 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
색상 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
외곽 필름층(OFL)은 오버 코트층(OC) 상에 배치될 수 있다. 외곽 필름층(OFL)은 표시 장치(DD)의 외곽에 배치되어, 외부 영향을 저감시킬 수 있다. 외곽 필름층(OFL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)들에 걸쳐 제공될 수 있다. 실시예에 따라, 외곽 필름층(OFL)은 PET(polyethyleneterephthalate) 필름, 저반사 필름, 편광 필름, 및 투과도 제어 필름(transmittance controllable film) 중 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 화소(PXL)는 외곽 필름층(OFL)이 아닌 상부 기판을 포함할 수도 있다.
이하에서는, 도 9 내지 도 17을 참조하여, 실시예에 따른 패드들(PAD)에 관하여 설명한다. 예를 들어, 도 9 내지 도 17에는 제1 내지 제4 실시예에 따른 패드들(PAD)의 구조가 도시된다. 또한, 설명의 편의상, 제1 내지 제4 실시예들을 설명하기 위한 패드 영역(PDA)은 도 4의 EA1 영역의 개략적인 확대도를 기준으로 특정되었다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 9 내지 도 11은 제1 실시예에 따른 패드의 구조를 설명하기 위한 개략적인 도면들이다. 도 12 및 도 13은 제2 실시예에 따른 패드의 구조를 설명하기 위한 개략적인 도면들이다. 도 14 및 도 15는 제3 실시예에 따른 패드의 구조를 설명하기 위한 개략적인 도면들이다. 도 16 및 도 17은 제4 실시예에 따른 패드의 구조를 설명하기 위한 개략적인 도면들이다.
전술한 바와 같이, 실시예에 따른 패드(PAD)는 화소(PXL)에 인가되기 위한 전기적 신호를 제공하기 위한 구성일 수 있다. 예를 들어, 패드(PAD)는 구동 회로 부재(DCB)으로부터 제공된 전기적 신호(예를 들어, 주사 신호 및 데이터 신호)가 이동하는 경로일 수 있다. 이에 따라, 화소(PXL)가 정상적으로 구동하기 위해서는, 전기적 신호에 대한 신뢰도가 향상되어야 하며, 전기적 신호에 대한 노이즈가 저감될 필요성이 있다. 이를 위해서, 패드(PAD)의 훼손이 방지될 필요성이 있다. 한편, 공정 절차들을 진행하는 과정에서 패드(PAD)가 외부로 노출될 때, 패드(PAD)가 훼손될 리스크가 존재할 수 있다. 실시예예 따르면, 패드(PAD)가 훼손될 리스크가 방지될 수 있는 구조가 제공될 수 있다. 이에 관한 상세한 내용을 제1 내지 제4 실시예들을 중심으로 후술한다.
먼저, 도 9 내지 도 11을 참조하여 제1 실시예에 따른 패드(PAD)의 구조에 관하여 설명한다. 도 9는 도 4의 EA1 영역의 개략적인 확대도이다. 도 10은 도 9의 EA2 영역의 개략적인 확대도이다. 도 11은 도 9의 Ⅱ~Ⅱ'에 따른 개략적인 단면도이다. 한편, 도 11에는 패드 배선(120)이 소정의 해칭으로 표현되었으나, 도 9에는, 도면이 명확히 도시될 수 있도록, 패드 배선(120)의 해칭이 생략되었다.
도 9에는 패드 영역(PDA) 내 일 영역으로서, 패드들(PAD)의 평면 구조가 도시된다.
패드들(PAD)은 제1 방향(DR1)에 따른 행 방향 및 제2 방향(DR2)에 따른 열 방향을 기준으로 한 행렬 형태로 배열될 수 있다.
예를 들어, 패드들(PAD)은 복수 개 구비되어, 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 패드들(PAD)은 제1 방향(DR1)에 따른 행 방향을 따라 순차적으로 배치될 수 있다. 패드들(PAD)은 서로 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 패드들(PAD)의 일부는 제1 열(C1)에 배열될 수 있고, 패드들(PAD)의 다른 일부는 제2 열(C2)에 배열될 수 있다. 여기서, 제1 열(C1) 및 제2 열(C2)은 서로 제1 방향(DR1)을 따라 이격될 수 있다.
예를 들어, 패드들(PAD)은 복수 개 구비되어, 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들어, 패드들(PAD)은 제2 방향(DR2)에 따른 열 방향을 따라 순차적으로 배치될 수 있다. 패드들(PAD)은 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 패드들(PAD)의 일부는 제1 행(R1)에 배열될 수 있고, 패드들(PAD)의 다른 일부는 제2 행(R2)에 배열될 수 있다. 여기서, 제1 행(R1) 및 제2 행(R2)은 서로 제2 방향(DR2)을 따라 이격될 수 있다.
제2 방향(DR2)으로 인접한 행들에 대응하는 패드들(PAD)은 서로 이격 거리(SM)만큼 이격(또는 분리)될 수 있다. 예를 들어, 동일한 열에 배치된 패드들(PAD)로서, 제1 행(R1)에 배치된 패드(PAD)(예를 들어, 제1 행 패드들(RPAD1))의 일단과 제2 행(R2)에 배치된 패드(PAD)(예를 들어, 제2 행 패드들(RPAD2))의 일단은 서로 이격 거리(SM)만큼 이격될 수 있다. 실시예에 따르면, 이격 거리(SM)는 500μm 이하일 수 있다. 혹은 실시예에 따라, 이격 거리(SM)는 450μm 이하일 수 있다. 혹은 실시예에 따라, 이격 거리(SM)는 400μm 이하일 수 있다. 실시예에 따르면, 제1 실시예에 따른 패드(PAD)는 이격 거리(SM)가 충분히 작은 경우에도, 전극들 간 쇼트 결함의 리스크가 발생되지 않을 수 있다. 이에 관한 내용은 후술된다.
일 방향(예를 들어, 제2 방향(DR2))으로서 열 방향)으로 인접한 패드들(PAD)의 제1 컨택 영역(140)은 이격 거리(SM)를 정의하는 영역을 사이에 두고 서로 인접할 수 있다. 예를 들어, 제1 행 패드들(RPAD1)의 제1 컨택 영역(140)과 제2 행 패드들(RPAD2)의 제1 컨택 영역(140)은 제1 행 패드들(RPAD1)과 제2 행 패드들(RPAD2) 사이의 영역을 사이에 두고 서로 인접할 수 있다.
패드(PAD)는 패드 배선(120)의 적어도 일부, 제1 전극부(182), 및 제2 전극부(184)를 포함할 수 있다. 패드(PAD)는 제1 컨택 영역(140) 및 제2 컨택 영역(160)을 포함할 수 있다. 예를 들어, 패드(PAD)는 제1 전극부(182), 및 제2 전극부(184)를 포함하며, 제1 컨택 영역(140) 및 제2 컨택 영역(160)에 대응하는 패드 배선(120)의 일부를 포함할 수 있다. 패드(PAD)의 상세한 구조에 관하여 도 10 및 도 11을 결부하여 설명한다.
패드 배선(120)은 베이스층(BSL) 상에 배치될 수 있다. 패드 배선(120)은 일 방향(예를 들어, 제2 방향(DR2)으로 연장할 수 있다. 패드 배선(120)은 열 방향으로 연장할 수 있고, 이에 따라, 열 방향(예를 들어, 제2 방향(DR2))으로 인접한 패드들(PAD)을 서로 전기적으로 연결할 수 있다. 실시예에 따라, 패드 배선(120)은 복수의 배선들을 포함할 수 있다. 예를 들어, 패드 배선(120)은 제1 패드 배선(122) 및 제2 패드 배선(124)을 포함할 수 잇다. 제2 패드 배선(124)을 통해 제공된 전기적 신호는 제1 패드 배선(122)을 경유할 수 있다. 제1 패드 배선(122)은 베이스층(BSL) 상에 배치될 수 있으며, 버퍼막(BFL)에 의해 커버될 수 있다. 제2 패드 배선(124)은 제1 층간 절연막(ILD1) 상에 배치될 수 있으며, 제2 층간 절연막(ILD2)에 의해 커버될 수 있다. 제2 패드 배선(124)의 적어도 일부는 버퍼막(BFL)의 측면을 커버할 수 있다.
제1 패드 배선(122)과 제2 패드 배선(124)은 서로 상이한 층에 배치될 수 있다. 예를 들어, 제1 패드 배선(122)과 제2 패드 배선(124)은 상이한 공정 내 패터닝될 수 있다. 제1 패드 배선(122)과 제2 패드 배선(124)은 상이한 마스크를 이용하여 패터닝(예를 들어, 포토레지스트 공정)된 금속 배선일 수 있다. 예를 들어, 제1 패드 배선(122)은 전술한 하부 보조 전극(BML)과 동일한 공정 내 형성될 수 있다. 제2 패드 배선(124)은 전술한 소스/드레인층(SDL)과 동일한 공정 내 형성될 수 있다.
제1 컨택 영역(140)은 일 층에 배치된 패드 배선(120)의 일부와 타 층에 배치된 패드 배선(120)의 다른 일부가 전기적으로 연결되는 영역(또는 구조)을 의미할 수 있다. 실시예에 따르면, 제1 패드 배선(122)과 제2 패드 배선(124)은 평면 상에서 볼 때, 제1 컨택 영역(140)과 중첩할 수 있다. 제1 컨택 영역(140)은 제1 패드 배선(122)과 제2 패드 배선(124)이 서로 전기적으로 연결되는 영역(또는 구조)일 수 있다. 실시예에 따라, 제1 컨택 영역(140)은 제1 패드 배선(122)과 제2 패드 배선(124)이 서로 접촉하는 영역(또는 구조)일 수 있다.
제1 컨택 영역(140)을 형성하기 위하여, 버퍼막(BFL) 및 제1 층간 절연막(ILD1)은 제1 컨택 영역(140)에서 개구를 형성할 수 있다. 예를 들어, 제1 패드 배선(122)은 제1 컨택 영역(140)에서 버퍼막(BFL) 및 제1 층간 절연막(ILD1)에 의해 오픈(또는 노출)될 수 있다. 버퍼막(BFL) 및 제1 층간 절연막(ILD1)이 형성된 이후 패터닝되는 제2 패드 배선(124)은 형성된 상기 개구를 통해 제1 패드 배선(122)과 전기적으로 연결될 수 있다.
제1 컨택 영역(140)은 평면 상에서 볼 때, 패드 배선(120) 및 제1 전극부(182)와 중첩할 수 있다. 예를 들어, 제2 컨택 영역(160)의 일측에 배치된 제1 컨택 영역(140)은 평면 상에서 볼 때, 패드 배선(120) 및 제2 컨택 영역(160)의 일측에 배치된 제1 전극부(182)와 중첩할 수 있다. 제1 컨택 영역(140)은 평면 상에서 볼 때, 제1 패드 배선(122), 제2 패드 배선(124), 및 제1 전극부(182)와 중첩할 수 있다.
제2 컨택 영역(160)은 일 층에 배치된 패드 배선(120)의 일부와 제2 전극부(184)가 전기적으로 연결되는 영역(또는 구조)을 의미할 수 있다. 실시예에 따르면, 제2 패드 배선(124)과 제2 전극부(184)는 평면 상에서 볼 때, 제2 컨택 영역(160)과 중첩할 수 있다. 제2 컨택 영역(160)은 제2 패드 배선(124)과 제2 전극부(184)가 서로 전기적으로 연결되는 영역(또는 구조)일 수 있다. 실시예에 따라, 제2 컨택 영역(160)은 제2 패드 배선(124)과 제2 전극부(184)가 서로 접촉하는 영역(또는 구조)일 수 있다.
제2 컨택 영역(160)을 형성하기 위하여 제2 패드 배선(124) 상에 배치된 제2 층간 절연막(ILD2) 및 제1 절연막(INS1)은 제2 컨택 영역(160)에서 개구를 형성할 수 있다. 예를 들어, 제2 패드 배선(124)은 제2 컨택 영역(160)에서 제2 층간 절연막(ILD2) 및 제1 절연막(INS1)에 의해 오픈될 수 있다. 제2 층간 절연막(ILD2) 및 제1 절연막(INS1) 이후 패터닝되는 제2 전극부(184)은 형성된 상기 개구를 통해 제2 패드 배선(124)과 전기적으로 연결될 수 있다.
실시예에 따르면, 칩 온 필름(COF)(도 11에 미도시)은 제2 전극부(184)와 전기적으로 연결될 수 있다. 예를 들어, 칩 온 필름(COF)은 이방성 도전 필름(Anisotropy-Conductive Film)(미도시)에 의해 제2 전극부(184)와 전기적으로 연결될 수 있다. 구동 회로 부재(DCB)로부터 제공된 전기적 신호는 제2 전극부(184) 및 제2 패드 배선(124)으로 인가(또는 제공)될 수 있다. 실시예에 따라, 인가된 전기적 신호는 제1 컨택 영역(140)에서 제1 패드 배선(122)에 인가(또는 제공)될 수 있고, 형성된 패드 배선(120)의 경로를 따라 이동될 수 있다.
제1 전극부(182)는 제1 절연막(INS1) 상에 배치될 수 있다. 제1 전극부(182)는 패드 절연 패턴(190)에 의해 커버될 수 있다. 실시예에 따라, 제1 전극부(182)는 평면 상에서 볼 때, 제1 패드 배선(122) 및 제2 패드 배선(124)과 중첩할 수 있다.
제1 전극부(182)는 전술한 제1 컨택 전극(CNE1)과 동일한 공정 내 패터닝될 수 있다. 제1 전극부(182)는 제1 컨택 전극(CNE1)과 동일한 시점에 형성(또는 증착)되어, 동일한 물질을 포함할 수 있다.
제1 전극부(182)는 평면 상에서 볼 때, 제2 층간 절연막(ILD2) 및 제1 절연막(INS1)과 중첩할 수 있다. 제1 전극부(182)는 제2 층간 절연막(ILD2) 및 제1 절연막(INS1)을 커버할 수 있다. 실시예에 따라, 제1 전극부(182)는 제2 층간 절연막(ILD2) 및 제1 절연막(INS1) 중 하나와 접촉할 수 있다.
실시예에 따르면, 제1 전극부(182)는 제1 컨택 영역(140) 내 패드 배선(120)(예를 들어, 제2 패드 배선(124)) 상에 배치된 절연막 상에 배치되어, 제1 컨택 영역(140)에서 배선들의 훼손이 방지될 수 있으며, 이에 따라, 패드들(PAD)을 경유하는 전기적 신호에 대한 신뢰도가 실질적으로 개선될 수 있다. 예를 들어, 제2 패드 배선(124) 상에 배치된 절연막들(예를 들어, 제2 층간 절연막(ILD2), 제1 절연막(INS1))은 후속 공정들이 수행되는 과정에서 공정 환경에 의해 제거될 수 있다. 이 경우, 제1 컨택 영역(140)에서 제2 패드 배선(124)이 외부로 노출될 수 있고, 제2 패드 배선(124)이 훼손(예를 들어, 부식)될 리스크가 발생될 수 있다. 하지만, 실시예에 따르면, 제1 전극부(182)가 제1 컨택 영역(140)에서 제2 패드 배선(124) 상에 배치된 절연막들을 커버하여, 후속 공정에 의해 상기 절연막들이 제거되는 것이 실질적으로 방지될 수 있다. 이에 따라, 제2 패드 배선(124)이 외부로 노출되지 않을 수 있고, 결국 패드들(PAD)에 인가되는 전기적 신호에 대한 신뢰도가 향상될 수 있다.
아울러, 제1 전극부(182)는 표시 영역(DA) 내 배치되는 구성과 동일한 공정 내 패터닝되어, 추가적인 마스크가 소요되지 않을 수 있다. 달리 말하면, 부가적인 공정 단계가 발생되지 않는 바, 공정 비용이 절감될 수 있다.
한편, 실시예에 따르면, 제1 전극부(182)는 제1 컨택 영역(140)을 전체적으로 커버할 수 있다. 예를 들어, 도 10을 참조하면, 제1 전극부(182)는 평면 상에서 볼 때, 제1 컨택 영역(140)과 중첩할 수 있으며, 제1 전극부(182)의 적어도 일부는 제1 컨택 영역(140)과 비중첩할 수 있다. 제1 컨택 영역(140)은 전체적으로, 평면 상에서 볼 때 제1 전극부(182)와 중첩할 수 있다. 예를 들어, 제1 전극부(182)는 중첩 영역(1220) 및 비중첩 영역(1240)을 포함할 수 있다. 여기서, 제1 전극부(182)는 중첩 영역(1220)에서 제1 컨택 영역(140)과 중첩할 수 있다. 제1 전극부(182)는 비중첩 영역(1240)에서 제1 컨택 영역(140)과 중첩하지 않을 수 있다. 이 경우, 전술한 바와 같이, 제1 전극부(182)가 제1 컨택 영역(140)에서 배선들이 더욱 효과적으로 보호될 수 있다.
제2 전극부(184)는 패드 절연 패턴(190) 상에 배치될 수 있다. 제2 전극부(184)는 패드 절연 패턴(190) 및 제1 절연막(INS1)의 측면을 커버할 수 있다. 실시예에 따라, 제2 전극부(184)는 평면 상에서 볼 때, 제2 패드 배선(124)과 중첩할 수 있다.
제2 전극부(184)는 제2 컨택 영역(160)에서 제2 패드 배선(124)과 전기적으로 연결될 수 있고, 제2 전극부(184)는 구동 회로 부재(DCB)와 전기적으로 연결될 수 있다.
제2 전극부(184)는 전술한 제2 컨택 전극(CNE2)과 동일한 공정 내 패터닝될 수 있다. 제2 전극부(184)는 제2 컨택 전극(CNE2)과 동일한 시점에 형성(또는 증착)되어, 동일한 물질을 포함할 수 있다.
제2 전극부(184)는 평면 상에서 볼 때, 제1 전극부(182)와 이격될 수 있다. 예를 들어, 제2 전극부(184)와 제1 전극부(182)는 서로 이격 영역(SA)을 사이에 두고 서로 분리될 수 있다. 예를 들어, 실시예에 따라, 제1 전극부(182)와 제2 전극부(184)는 평면 상에서 볼 때, 서로 비중첩할 수 있다.
패드 절연 패턴(190)은 제1 절연막(INS1) 상에 배치될 수 있다. 패드 절연 패턴(190)은 제1 전극부(182)를 커버할 수 있다. 패드 절연 패턴(190)은 제2 전극부(184)에 의해 커버될 수 있다. 패드 절연 패턴(190)은 전술한 제3 절연막(INS3)과 동일한 공정 내 패터닝될 수 있다. 패드 절연 패턴(190)은 제3 절연막(INS3)과 동일한 시점에 형성(또는 증착)되어, 동일한 물질을 포함할 수 있다.
제1 전극부(182)와 제2 전극부(184)는 패드 절연 패턴(190)을 사이에 두고 전기적으로 분리될 수 있다. 예를 들어, 패드 절연 패턴(190)은 제1 전극부(182)와 제2 전극부(184)를 물리적으로 이격할 수 있다. 패드 절연 패턴(190)은 제1 전극부(182)와 제2 전극부(184) 간 접촉을 회피시킬 수 있다. 실시예에 따르면, 패드 절연 패턴(190)이 제1 전극부(182)와 제2 전극부(184)를 서로 분리하여, 패드 영역(PDA)에서 발생될 수 있는 쇼트 결함이 실질적으로 방지될 수 있다.
예를 들어, 도 9를 결부하면, 서로 인접한 제1 행(R1)의 패드들(PAD)과 제2 행(R2)의 패드들(PAD)은 이격 거리(SM)만큼 이격될 수 있다. 표시 장치(DD)를 제조하기 위하여, 칩 온 필름(COF)은 제1 행(R1)의 패드들(PAD)인 제1 행 패드들(RPAD1) 및 제2 행(R2)의 패드들(PAD)인 제2 행 패드들(RPAD2)에 전기적으로 연결될 수 있다. 예를 들어, 칩 온 필름(COF)은 제1 칩 온 필름(COF1) 및 제2 칩 온 필름(COF2)을 포함할 수 있고, 제1 칩 온 필름(COF1)은 제1 행 패드들(RPAD1)의 적어도 일부와 전기적으로 연결될 수 있고, 제2 칩 온 필름(COF2)은 제2 행 패드들(RPAD2)의 적어도 일부와 전기적으로 연결될 수 있다. 이 때, 제1 칩 온 필름(COF1)과 제2 칩 온 필름(COF2)은 서로 전기적으로 분리될 필요성이 있을 수 있다. 제1 칩 온 필름(COF1)과 제2 칩 온 필름(COF2) 간 쇼트 결함을 방지하기 위해서는, 이격 거리(SM)의 공정 상 마진이 확보되어야 한다. 하지만, 표시 장치(DD)의 구조가 고도화됨에 따라, 좁은 영역에 다수의 배선들이 배치되어야 하는 바, 이격 거리(SM)가 감소되는 것이 바람직할 수 있다. 하지만, 이와 동시에 이격 거리(SM)가 지나치게 감소할 경우, 제1 칩 온 필름(COF1)과 제2 칩 온 필름(COF2) 간 쇼트 리스크가 증가될 수 있다. 특히, 제1 컨택 영역(140)을 커버하기 위한 제1 전극부(182)를 형성할 경우, 이격 거리(SM)가 충분히 확보되기 곤란할 수 있다.
하지만, 실시예에 따르면, 제1 컨택 영역(140)을 커버하는 제1 전극부(182)가 제2 컨택 영역(160)에서 전기적 신호를 제공받도록 구성된 제2 전극부(184)가 패드 절연 패턴(190)에 의해 명확하게 분리될 수 있다. 이 경우, 제1 컨택 영역(140) 내 배선들을 보호하는 제1 전극부(182)가 배치됨에도 불구하고, 전술한 구조는 쇼트 리스크의 관점에서 전극 구성이 연장되지 않은 것으로 해석될 수 있다. 결국, 실시예에 따르면, 제1 컨택 영역(140)의 배선을 보호하면서도, 인접하게 배치되어 상이한 패드들(PAD)에 연결되는 칩 온 필름(COF)들 간 쇼트 결함이 방지될 수 있다.
아울러, 전술한 바와 같이, 제1 전극부(182), 제2 전극부(184), 및 패드 절연 패턴(190)은 표시 영역(DA) 내 배치된 층들과 각각 동일한 공정 내 패터닝되는 바, 공정 단계가 간소화됨은 물론이다.
다음으로, 도 12 및 도 13을 참조하여, 제2 실시예에 따른 패드(PAD)의 구조에 관하여 설명한다. 제2 실시예에 따른 패드(PAD)에 관하여 제1 실시예에 따른 패드(PAD)와의 차별점을 중심으로 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 12는 도 4의 EA1 영역의 개략적인 확대도이다. 도 13은 도 12의 Ⅲ~Ⅲ'에 따른 개략적인 단면도이다. 한편, 도 13에는 패드 배선(120)이 소정의 해칭으로 표현되었으나, 도 12에는, 도면이 명확히 도시될 수 있도록, 패드 배선(120)의 해칭이 생략되었다. 도 12에는 패드 영역(PDA) 내 일 영역으로서, 패드들(PAD)의 평면 구조가 도시된다.
제2 실시예에 따른 패드(PAD)는, 제1 전극부(182)와 제2 전극부(184)가 서로 중첩하는 측면에서, 제1 실시예에 따른 패드(PAD)와 상이하다.
예를 들어, 제1 전극부(182)와 제2 전극부(184)는 평면 상에서 볼 때, 전극 중첩 영역(OA)에서 중첩할 수 있다. 제1 전극부(182)와 제2 전극부(184)는 전극 중첩 영역(OA)을 형성할 수 있다. 제1 전극부(182)와 제2 전극부(184)가 패드 절연 패턴(190)에 의해 분리되면서, 평면 상에서 볼 때 중첩할 수 있다. 이에 따라, 제1 전극부(182)와 제2 전극부(184)가 서로 더욱 인접할 수 있다.
실시예에 따르면, 제1 전극부(182)와 제2 전극부(184)가 서로 더욱 인접하여, 이격 거리(SM)가 더 크도록 제조될 수 있고, 칩 온 필름(COF)을 부착하기 위한 공정 마진이 더욱 확보될 수 있다. 이에 따라, 제1 행(R1)의 패드(PAD)에 대한 제1 칩 온 필름(COF1)과 제2 행(R2)의 패드(PAD)에 대한 제2 칩 온 필름(COF2) 간 쇼트 결함이 더욱 방지될 수 있다.
다음으로, 도 14 및 도 15를 참조하여, 제3 실시예에 따른 패드(PAD)의 구조에 관하여 설명한다. 제3 실시예에 따른 패드(PAD)에 관하여 제1 및 제2 실시예 에 따른 패드(PAD)와의 차별점을 중심으로 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 14는 도 4의 EA1 영역의 개략적인 확대도이다. 도 15는 도 14의 Ⅳ~Ⅳ'에 따른 개략적인 단면도이다. 한편, 도 15에는 패드 배선(120)이 소정의 해칭으로 표현되었으나, 도 14에는, 도면이 명확히 도시될 수 있도록, 패드 배선(120)의 해칭이 생략되었다. 도 14에는 패드 영역(PDA) 내 일 영역으로서, 패드들(PAD)의 평면 구조가 도시된다.
제3 실시예에 따른 패드(PAD)는, 제1 전극부(182)와 제2 전극부(184)가 아닌 전극부(180)가 제공되는 측면에서, 제1 및 제2 실시예에 따른 패드(PAD)와 상이하다.
예를 들어, 전극부(180)는 제1 컨택 영역(140)과 제2 컨택 영역(160)을 걸쳐서 배치될 수 있다. 실시예에 따라, 전극부(180)는 평면 상에서 볼 때, 제1 컨택 영역(140)과 중첩하는 제1 중첩 영역 및 제2 컨택 영역(160)과 중첩하는 제2 중첩 영역을 포함할 수 있다. 실시예에 따라, 제1 컨택 영역(140)에서는 제2 패드 배선(124) 상에는 제2 층간 절연막(ILD2), 제1 절연막(INS1), 제3 절연막(INS3), 및 전극부(180)의 적어도 일부가 배치될 수 있다. 제2 컨택 영역(160)에서는 제2 패드 배선(124) 상에는 전극부(180)의 다른 적어도 일부가 배치될 수 있다.
실시예에 따르면, 전극부(180)는 제1 컨택 영역(140)에 배치되고, 제2 패드 배선(124)을 커버하는 절연막들(예를 들어, 제2 층간 절연막(ILD2) 및 제1 절연막(INS1)) 상에 배치된 전극과 제2 컨택 영역(160)에서 제2 패드 배선(124)과 전기적으로 연결된 전극을 포함할 수 있다. 이 경우, 공정이 간소화되어, 공정의 편의성이 증대될 수 있다.
다음으로, 도 16 및 도 17을 참조하여, 제4 실시예에 따른 패드(PAD)의 구조에 관하여 설명한다. 제4 실시예에 따른 패드(PAD)에 관하여 제1 내지 제3 실시예에 따른 패드(PAD)와의 차별점을 중심으로 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 16은 도 4의 EA1 영역의 개략적인 확대도이다. 도 17은 도 16의 Ⅴ~Ⅴ'에 따른 개략적인 단면도이다. 한편, 도 17에는 패드 배선(120)이 소정의 해칭으로 표현되었으나, 도 16에는, 도면이 명확히 도시될 수 있도록, 패드 배선(120)의 해칭이 생략되었다. 도 16에는 패드 영역(PDA) 내 일 영역으로서, 패드들(PAD)의 평면 구조가 도시된다.
제4 실시예에 따른 패드(PAD)는, 제3 절연막(INS3) 상에 배치된 연결 전극부(180b)와 고립 전극부(180a)가 서로 이격되는 측면에서, 제1 내지 제3 실시예에 따른 패드(PAD)와 상이하다.
연결 전극부(180b)와 고립 전극부(180a)는 제3 실시예의 전극부(180)와 유사하게 동일한 공정에서 패터닝될 수 있다. 다만, 실시예에 따르면, 연결 전극부(180b)와 고립 전극부(180a)는 서로 이격되도록 배치되어, 캐비티(CAV)가 형성될 수 있다. 예를 들어, 캐비티(CAV)는 연결 전극부(180b)와 고립 전극부(180a) 사이에 형성될 수 있고, 캐비티(CAV)를 사이에 두고 연결 전극부(180b)와 고립 전극부(180a)는 서로 전기적으로 분리될 수 있다. 실시예에 따라, 고립 전극부(180a)는 전기적으로 고립될 수 있다.
고립 전극부(180a)는 제1 컨택 영역(140)을 커버할 수 있다. 고립 전극부(180a)는 제1 컨택 영역(140)에서 평면 상에서 볼 때, 제2 패드 배선(124)을 커버하는 절연막들(예를 들어, 제2 층간 절연막(ILD2), 제1 절연막(INS1), 및 제3 절연막(INS3)) 상에 배치될 수 있다.
실시예에 따르면, 고립 전극부(180a)는 제1 컨택 영역(140)에 인접한 제2 패드 배선(124)을 커버할 수 있다. 고립 전극부(180a)는 평면 상에서 볼 때, 단차 영역(STA)과 중첩할 수 있다. 캐비티(CAV)는 평면 상에서 볼 때, 단차 영역(STA)과 비중첩할 수 있다. 단차 영역(STA)은 인접한 영역에 비해 단차가 형성된 영역일 수 있다. 단차 영역(STA)은 제1 컨택 영역(140)에 인접하여 배선들(예를 들어, 제1 패드 배선(122) 및 제2 패드 배선(124))이 적층됨에 따라 형성될 수 있다.
단차 영역(STA)에서 제2 패드 배선(124) 상에 형성된 절연층(예를 들어, 제2 층간 절연층(ILD2) 및 제1 절연층(INS1))의 두께는 인접한 다른 영역에서 절연층의 두께에 비해 얇을 수 있다. 이 경우, 실험적으로, 단차 영역(STA)과 중첩하는 배선들이 적합하게 보호되지 않을 수 있다.
하지만, 실시예에 따르면, 고립 전극부(180a)는 단차 영역(STA)과 중첩할 수 있고, 이에 따라, 단차 영역(STA) 내 배치되어 제2 패드 배선(124)과 중첩하면서 상대적으로 얇게 형성된 절연층들(예를 들어, 제2 층간 절연층(ILD2) 및 제1 절연층(INS1))은 보호될 수 있다. 이에 따라, 단차 영역(STA)에서의 배선들(예를 들어, 제2 패드 배선(124))의 훼손이 실질적으로 방지될 수 있다.
특히, 실시예에 따르면, 캐비티(CAV)를 형성하기 위해, 고립 전극부(180a) 및 연결 전극부(180b)를 패터닝할 수 있다. 이를 위해, 캐비티(CAV)에 대응하는 영역에 식각 공정이 수행될 수 있다. 상기 식각 공정에서, 캐비티(CAV)에 대응하는 영역에는 포토레지스트 층이 상대적으로 얇게 형성될 수 있고, 이에 따라, 캐비티(CAV)에 대응하는 영역은 식각 공정에 의한 영향을 상대적으로 크게 받을 수 있다. 즉, 실험적으로, 캐비티(CAV)가 단차 영역(STA)과 중첩하는 경우, 단차 영역(STA)에서 상대적으로 얇게 형성된 절연층들이 제거될 리스크가 발생될 수 있다. 하지만, 실시예에 따르면, 캐비티(CAV)가 배치된 영역이 단차 영역(STA)과 상이할 수 있고, 캐비티(CAV)에 대응하는 영역에서의 식각 공정의 영향은 상대적으로 두터운 절연층에 적용될 수 있다. 결국, 캐비티(CAV)의 위치가 단차 영역(STA)과 상이하도록 정의되어, 단차 영역(STA)에 배치된(혹은 중첩하는) 배선들의 훼손이 실질적으로 방지될 수 있다.
연결 전극부(180b)는 제2 컨택 영역(160)을 커버할 수 있다. 연결 전극부(180b)는 제2 컨택 영역(160)에서 평면 상에서 볼 때, 제2 패드 배선(124)과 중첩할 수 있고, 제2 패드 배선(124)과 전기적으로 연결될 수 있다.
실시예에 따르면, 칩 온 필름(COF)과 전기적으로 연결되는 연결 전극부(180b)는 제1 컨택 영역(140)을 커버하기 위한 고립 전극부(180a)와 전기적으로 분리될 수 있다. 이 경우, 칩 온 필름(COF)을 부착하는 공정 또는 부착한 이후에, 제1 행(R1)의 패드(PAD)와 제2 행(R2)의 패드(PAD) 간 쇼트 결함이 방지될 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자
PXL: 화소
DD: 표시 장치
DCB: 구동 회로 부재
COF: 칩 온 필름
FPCB: 연성 회로 부재
PAD: 패드
120: 패드 배선
140: 제1 컨택 영역
160: 제2 컨택 영역
180: 전극부
182: 제1 전극부
184: 제2 전극부
180a: 고립 전극부
180b: 연결 전극부

Claims (20)

  1. 표시 영역 및 패드 영역을 포함하는 표시 장치로서,
    상기 표시 영역 내 베이스층 상에 배치되고, 발광 소자를 포함하는 화소; 및
    상기 패드 영역 내 상기 베이스층 상에 배치된 패드들; 을 포함하고,
    상기 패드들은, 제1 패드 배선 및 제2 패드 배선을 포함하는 패드 배선들; 제1 전극부; 및 제2 전극부; 를 포함하고,
    상기 패드들은, 제1 컨택 영역 및 제2 컨택 영역을 포함하고,
    상기 제1 패드 배선과 상기 제2 패드 배선은, 상기 제1 컨택 영역 내에서 전기적으로 연결되고,
    상기 제2 패드 배선과 상기 제2 전극부는 상기 제2 컨택 영역 내에서 전기적으로 연결되고,
    상기 제1 전극부는 평면 상에서 볼 때, 상기 제2 패드 배선과 중첩하고,
    상기 제1 전극부와 상기 제2 전극부는 패드 절연 패턴에 의해 전기적으로 분리된,
    표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극부는, 상기 제1 컨택 영역 내에서 상기 제2 패드 배선 상에 배치된 절연막을 커버하는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 제1 컨택 영역에서, 상기 제1 패드 배선, 상기 제2 패드 배선, 상기 절연막, 및 상기 제1 전극부는 평면 상에서 볼 때 중첩하고,
    상기 제2 컨택 영역에서, 상기 제2 패드 배선 및 상기 제2 전극부는 평면 상에서 볼 때 중첩하는,
    표시 장치.
  4. 제1 항에 있어서,
    상기 제1 패드 배선과 상기 제2 패드 배선은 상이한 층에 배치되는,
    표시 장치.
  5. 제1 항에 있어서,
    상기 베이스층 상에 배치되는 버퍼막; 을 더 포함하고,
    상기 버퍼막은 상기 1 컨택 영역 내에서 상기 제1 패드 배선을 노출하는 개구를 형성하고,
    상기 제2 패드 배선은 상기 제1 컨택 영역 내에서 상기 개구를 통해 상기 제1 패드 배선과 전기적으로 연결된,
    표시 장치.
  6. 제1 항에 있어서,
    상기 제2 패드 배선 상에 배치된 절연막; 을 더 포함하고,
    상기 절연막은 상기 제2 컨택 영역 내에서 상기 제2 패드 배선을 노출하는 개구를 형성하고,
    상기 제2 전극부는 상기 제2 컨택 영역 내에서 상기 개구를 통해 상기 제2 패드 배선과 전기적으로 연결된,
    표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전극부는 평면 상에서 볼 때, 상기 제1 컨택 영역을 전체적으로 커버하는,
    표시 장치.
  8. 제1 항에 있어서,
    상기 패드들은, 제1 방향에 따른 행 방향 및 제2 방향에 따른 열 방향을 기준으로 한 행렬 형태로 배열되고,
    상기 패드 배선은 상기 제2 방향으로 연장하고, 상기 제2 방향으로 서로 인접한 상기 패드들 중 일부들을 전기적으로 연결하는,
    표시 장치.
  9. 제8 항에 있어서,
    상기 패드들은 상기 화소와 전기적으로 연결되고,
    상기 표시 장치는, 칩 온 필름 및 연성 회로 부재를 포함하는 구동 회로 부재; 를 더 포함하고,
    상기 칩 온 필름의 일단은 상기 패드 영역과 연결되고, 상기 칩 온 필름의 타단은 상기 연성 회로 부재와 연결되고,
    상기 칩 온 필름의 적어도 일부는 상기 제2 전극부와 전기적으로 연결되는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 칩 온 필름은 제1 칩 온 필름 및 제2 칩 온 필름을 포함하고,
    상기 패드들은 제1 행에 배치된 제1 행 패드들 및 제2 행에 배치된 제2 행 패드들을 포함하고,
    상기 제1 칩 온 필름은, 상기 제1 행 패드들과 전기적으로 연결되고,
    상기 제2 칩 온 필름은, 상기 제2 행 패드들과 전기적으로 연결되는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 제1 행의 패드들과 상기 제2 행 패드들은 이격 거리만큼 분리되고,
    상기 이격 거리는, 500μm 이하인,
    표시 장치.
  12. 제10 항에 있어서,
    상기 제1 행 패드들의 상기 제1 컨택 영역과 상기 제2 행 패드들의 상기 제1 컨택 영역은, 상기 제1 행 패드들과 상기 제2 행 패드들 사이의 영역을 사이에 두고 서로 인접한,
    표시 장치.
  13. 제1 항에 있어서,
    상기 제1 전극부와 상기 제2 전극부는 평면 상에서 볼 때, 비중첩하는,
    표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극부와 상기 제2 전극부는 평면 상에서 볼 때, 중첩하는,
    표시 장치.
  15. 제1 항에 있어서,
    상기 제1 전극부와 상기 제2 전극부는 서로 상이한 공정에서 패터닝되는,
    표시 장치.
  16. 제1 항에 있어서,
    상기 베이스층 상에 배치되고, 하부 보조 전극 및 트랜지스터를 포함하는 화소 회로층; 및
    상기 화소 회로층 상에 배치되고, 상기 발광 소자, 상기 발광 소자의 일단과 전기적으로 연결된 제1 컨택 전극, 상기 발광 소자의 타단과 전기적으로 연결된 제2 컨택 전극, 및 상기 제1 컨택 전극과 상기 제2 컨택 전극사이에 배치된 절연막을 포함하는 표시 소자층; 을 포함하고,
    상기 트랜지스터는, 액티브층, 게이트 전극, 상기 액티브층의 제1 접촉 영역과 전기적으로 연결된 제1 트랜지스터 전극, 및 상기 액티브층의 제2 접촉 영역과 전기적으로 연결된 제2 트랜지스터 전극을 포함하고,
    상기 제1 패드 배선은 상기 하부 보조 전극과 동일한 물질을 포함하고,
    상기 제2 패드 배선은 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극과 동일한 물질을 포함하고,
    상기 패드 절연 패턴은 상기 절연막과 동일한 물질을 포함하는,
    표시 장치.
  17. 제1 항에 있어서,
    상기 발광 소자는, 유기 발광 다이오드 혹은 무기 재료를 포함한 초소형 발광 다이오드인,
    표시 장치.
  18. 제1 항에 있어서,
    상기 발광 소자 상에 배치되고, 광의 파장을 변경하도록 구성된 퀀텀 닷을 포함하는 색상 변환층; 을 더 포함하는,
    표시 장치.
  19. 패드 영역을 포함하는 표시 장치로서,
    베이스층 상에 배치된 화소; 및
    상기 패드 영역 내 상기 베이스층 상에 배치되고 상기 화소와 전기적으로 연결된 패드들; 을 포함하고,
    상기 패드들은, 제1 패드 배선 및 제2 패드 배선을 포함하는 패드 배선들; 연결 전극부; 및 고립 전극부; 를 포함하고,
    상기 패드들은, 제1 컨택 영역 및 제2 컨택 영역을 포함하고,
    상기 제1 패드 배선과 상기 제2 패드 배선은, 상기 제1 컨택 영역 내에서 전기적으로 연결되고,
    상기 제2 패드 배선과 상기 연결 전극부는 상기 제2 컨택 영역 내에서 전기적으로 연결되고,
    상기 고립 전극부는 상기 제1 컨택 영역 내 상기 제2 패드 배선 상에 배치된 절연막을 커버하고,
    상기 고립 전극부는 상기 연결 전극부와 전기적으로 분리된,
    표시 장치.
  20. 제19 항에 있어서,
    상기 연결 전극부와 상기 고립 전극부는 동일한 공정 내 패터닝된,
    표시 장치.
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