KR20240020311A - 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법 - Google Patents

도전성 소자, 표시 장치, 및 표시 장치의 제조 방법 Download PDF

Info

Publication number
KR20240020311A
KR20240020311A KR1020220096970A KR20220096970A KR20240020311A KR 20240020311 A KR20240020311 A KR 20240020311A KR 1020220096970 A KR1020220096970 A KR 1020220096970A KR 20220096970 A KR20220096970 A KR 20220096970A KR 20240020311 A KR20240020311 A KR 20240020311A
Authority
KR
South Korea
Prior art keywords
conductive
pad
disposed
layer
electrode
Prior art date
Application number
KR1020220096970A
Other languages
English (en)
Inventor
최지웅
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220096970A priority Critical patent/KR20240020311A/ko
Priority to US18/315,614 priority patent/US20240047620A1/en
Priority to PCT/KR2023/011237 priority patent/WO2024029893A1/ko
Publication of KR20240020311A publication Critical patent/KR20240020311A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Abstract

본 개시의 일 실시예에 따른 도전성 소자는: 상기 도전성 소자의 제1 단부에 인접한 제1 반도체층; 상기 도전성 소자의 제2 단부에 인접한 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및 상기 소자 절연막 상에 배치된 도전 패턴; 을 포함한다.

Description

도전성 소자, 표시 장치, 및 표시 장치의 제조 방법{CONDUCTIVE ELEMENT, DISPLAY DEVICE, AND MANUFACTURING MEHTOD FOR THE DISPLAY DEVICE}
본 개시는 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 개시의 일 과제는, 광을 발산하도록 구성되거나, 전기적 연결 부재로 기능할 수 있는 도전성 소자를 제공하고, 상기 도전성 소자를 포함한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 도전성 소자는, 상기 도전성 소자의 제1 단부에 인접한 제1 반도체층; 상기 도전성 소자의 제2 단부에 인접한 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및 상기 소자 절연막 상에 배치된 도전 패턴; 을 포함할 수 있다.
실시예에 따라, 상기 도전 패턴은 상기 도전성 소자의 단면 방향으로 상기 소자 절연막을 둘러쌀 수 있다. 상기 단면 방향은 상기 제1 단부로부터 상기 제2 단부를 향하는 방향과 상이할 수 있다.
실시예에 따라, 상기 도전 패턴은 도전성 물질을 포함할 수 있고, 상기 소자 절연막에 의해 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층과 전기적으로 분리될 수 있다.
실시예에 따라, 상기 도전 패턴은 상기 제1 단부에 인접한 상기 소자 절연막의 일부 및 상기 제2 단부에 인접한 상기 소자 절연막의 일부를 노출할 수 있다.
실시예에 따라, 상기 도전 패턴의 두께는 200nm 내지 350nm일 수 있다.
실시예에 따라, 상기 도전성 소자는 상기 제1 단부로부터 상기 제2 단부를 향하는 방향을 기준으로 제1 길이를 갖을 수 있다. 상기 도전 패턴은 상기 제1 단부로부터 상기 제2 단부를 향하는 방향을 기준으로 제2 길이를 갖을 수 있다. 상기 제2 길이에 대한 상기 제1 길이의 비(ratio)는 1.3 내지 1.6일 수 있다.
본 개시의 일 실시예에 따른 표시 장치는, 베이스층 상의 패드 영역 내 배치되고 제1 정렬 패드 배선 및 제2 정렬 패드 배선을 포함하는 패드 배선; 적어도 일부가 상기 제1 정렬 패드 배선 및 상기 제2 정렬 패드 배선 상에 배치된 도전성 소자; 및 일부가 상기 도전성 소자와 전기적으로 연결되고, 다른 일부가 연성 회로 부재와 전기적으로 연결된 칩 온 필름; 을 포함할 수 있다. 상기 도전성 소자는: 상기 제1 단부에 인접한 제1 반도체층; 상기 제2 단부에 인접한 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및 상기 소자 절연막 상에 배치된 도전 패턴; 을 포함할 수 있다. 상기 도전 패턴은 상기 패드 배선과 상기 칩 온 필름을 전기적으로 연결할 수 있다.
실시예에 따라, 상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선은 서로 이격될 수 있다. 상기 도전성 소자는 복수 개 제공되어, 상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선 사이에 정렬될 수 있다.
실시예에 따라, 상기 도전 패턴은 패드 배선의 적어도 일부와 물리적으로 접촉할 수 있다.
실시예에 따라, 상기 패드 배선은 상기 제1 정렬 패드 배선 상의 제1 연결 패드 배선 및 상기 제2 정렬 패드 배선 상의 제2 연결 패드 배선을 포함할 수 있다. 상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선은 서로 이격될 수 있다. 상기 도전 패턴의 일부는 상기 제1 연결 패드 배선과 물리적으로 접촉할 수 있고, 상기 도전 패턴의 다른 일부는 상기 제2 연결 패드 배선과 물리적으로 접촉할 수 있다.
실시예에 따라, 상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선 간 이격 거리는 상기 도전 패턴의 길이보다 작을 수 있다.
실시예에 따라, 상기 표시 장치는 상기 칩 온 필름을 상기 베이스층 상에 배치된 구성들 중 적어도 일부와 결합하기 위한 비도전성 결합층; 및 상기 칩 온 필름과 전기적으로 연결되고, 상기 도전 패턴과 접촉하는 도전 연결부; 를 더 포함할 수 있다.
실시예에 따라, 상기 표시 장치는 상기 베이스층 상의 표시 영역 내 배치되고 제1 전극 및 제2 전극을 포함하는 전극들; 을 더 포함할 수 있다. 상기 도전성 소자의 일부는 상기 제1 전극과 상기 제2 전극 사이에 정렬되어, 상기 표시 영역 내에서 광을 발산하도록 구성될 수 있다.
실시예에 따라, 상기 표시 장치는 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연막; 및 상기 제1 절연막 상에 배치되고 상기 베이스층의 두께 방향으로 돌출된 절연 패턴들; 을 더 포함할 수 있다.
실시예에 따라, 상기 표시 장치는 상기 표시 영역 내 상기 도전성 소자의 상기 제1 단부와 전기적으로 연결된 제1 연결 전극; 및 상기 표시 영역 내 상기 도전성 소자의 상기 제2 단부와 전기적으로 연결된 제2 연결 전극; 을 더 포함할 수 있다. 상기 제1 연결 전극과 상기 제2 연결 전극은 상기 도전 패턴과 전기적으로 분리될 수 있고, 상이한 층에 배치될 수 있다.
실시예에 따라, 상기 표시 장치는 상기 표시 영역 내 상기 도전성 소자의 상기 제1 단부와 전기적으로 연결된 제1 연결 전극; 및 상기 표시 영역 내 상기 도전성 소자의 상기 제2 단부와 전기적으로 연결된 제2 연결 전극; 을 더 포함할 수 있다. 상기 제1 연결 전극과 상기 제2 연결 전극은, 상기 도전 패턴과 전기적으로 분리될 수 있고, 동일한 층에 배치될 수 있다.
실시예에 따라, 상기 표시 장치는 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연막; 을 더 포함할 수 있다. 상기 표시 영역 내 상기 도전성 소자와 상기 제1 절연막은 상기 도전 패턴이 배치되지 않은 영역에서 캐비티를 형성할 수 있다.
실시예에 따라, 상기 표시 장치는 상기 표시 영역 내 상기 도전성 소자의 상기 도전 패턴을 전체적으로 커버하는 제2 절연막; 을 더 포함할 수 있다.
본 개시의 일 실시예에 따른 표시 장치는, 베이스층 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 도전성 소자; 상기 도전성 소자의 제1 단부와 전기적으로 연결된 제1 연결 전극; 및 상기 도전성 소자의 제2 단부와 전기적으로 연결된 제2 연결 전극; 을 포함할 수 있다. 상기 도전성 소자는: 상기 제1 단부에 인접한 제1 반도체층; 상기 제2 단부에 인접한 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및 상기 소자 절연막 상에 배치된 도전 패턴; 을 포함할 수 있다.
본 개시의 일 실시예에 따른 표시 장치는, 베이스층 상에 배치된 패드 배선; 상기 패드 배선과 전기적으로 연결된 복수의 도전성 소자들; 일부가 상기 복수의 도전성 소자들과 전기적으로 연결되고, 다른 일부가 연성 회로 부재와 전기적으로 연결된 칩 온 필름; 상기 칩 온 필름을 상기 베이스층 상에 배치된 구성들 중 일부와 결합하기 위한 비도전성 결합층; 을 포함할 수 있다.
본 개시의 일 실시예에 따른 표시 장치의 제조 방법은, 패드 영역 및 표시 영역을 포함하는 베이스층 상에 전극들을 배치하는 단계-상기 전극들은 상기 패드 영역 내 배치된 정렬 패드 배선들 및 상기 표시 영역 내 배치된 정렬 배선들을 포함함-; 상기 표시 영역 내 상기 정렬 배선들 상에 도전성 소자들을 배치하는 단계; 상기 베이스층 상에 연결 전극들을 패터닝하는 단계; 상기 패드 영역 내 상기 정렬 패드 배선들 상에 상기 도전성 소자들을 배치하는 단계; 및 일부가 연성 회로 부재와 전기적으로 연결된 칩 온 필름을 상기 패드 영역 내 상기 도전성 소자들과 전기적으로 연결하는 단계; 를 포함할 수 있다.
실시예에 따라, 상기 표시영역 내에 상기 도전성 소자들을 배치하는 단계는, 상기 도전성 소자들을 포함하는 잉크를 상기 베이스층 상에 공급하는 단계; 상기 전극들에 정렬 신호를 인가하는 단계; 및 상기 도전성 소자들이 상기 정렬 신호에 따라 형성된 전계에 기초하여 상기 전극들 상에 정렬되는 단계; 를 포함할 수 있다.
실시예에 따라, 상기 표시 영역 내 상기 도전성 소자들을 배치하기 위해 이용되는 설비는 상기 패드 영역 내 상기 도전성 소자들을 배치하기 위해 이용되는 설비와 동일할 수 있다.
실시예에 따라, 상기 연결 전극들을 패터닝하는 단계는, 상기 표시 영역 내 상기 도전성 소자들과 전기적으로 연결된 제1 연결 전극 및 제2 연결 전극을 패터닝하는 단계; 및 상기 패드 영역 내 상기 정렬 패드 배선들 상에 연결 패드 배선들을 패터닝하는 단계; 를 포함할 수 있다.
실시예에 따라, 상기 도전성 소자들은 상기 제1 단부에 인접한 제1 반도체층; 상기 제2 단부에 인접한 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및 상기 소자 절연막 상에 배치된 도전 패턴; 을 포함할 수 있다. 상기 패드 영역 내 상기 도전성 소자들을 배치하는 단계는, 상기 연결 패드 배선들과 상기 도전 패턴이 서로 접촉하는 단계를 포함할 수 있다.
실시예에 따라, 상기 칩 온 필름을 상기 패드 영역 내 상기 도전성 소자들과 전기적으로 연결하는 단계는, 상기 도전 패턴과 상기 도전성 소자들이 서로 전기적으로 연결되는 단계를 포함할 수 있다.
본 개시의 일 실시예에 의하면, 광을 발산하도록 구성되거나, 전기적 연결 부재로 기능할 수 있는 도전성 소자가 제공될 수 있다. 예를 들어, 도전성 소자는 표시 영역 내에서 발광 소자로 기능할 수 있고, 도전성 소자는 패드 영역 내에서 패드 연결 부재로 기능할 수 있다. 이에 따라, 표시 영역 및 패드 영역 각각에서의 공정들이 통합되어 공정성이 향상될 수 있다.
도 1은 일 실시예에 따른 도전성 소자를 나타내는 개략적인 사시도이다.
도 2는 일 실시예에 따른 도전성 소자를 나타내는 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타낸 개략적인 사시도이다.
도 4는 일 실시예에 따른 표시 장치를 나타낸 개략적인 평면도이다.
도 5는 표시 영역에서 도전성 소자의 전기적 연결 구조를 설명하기 위한 개략적인 블록도이다.
도 6은 일 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다.
도 7 내지 도 10은 일 실시예에 따른 서브 화소를 나타낸 개략적인 단면도들이다.
도 11은 일 실시예에 따른 화소를 나타낸 개략적인 단면도이다.
도 12는 일 실시예에 따른 서브 화소를 나타낸 개략적인 단면도이다.
도 13은 패드 영역에서 도전성 소자의 전기적 연결 구조를 설명하기 위한 개략적인 블록도이다.
도 14 및 도 15는 일 실시예에 따른 패드 영역을 나타낸 개략적인 도면들이다.
도 16은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 개략적인 순서도이다.
도 17 내지 도 24는 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 개략적인 도면들이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 개시는 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법에 관하여 설명한다.
도 1 및 도 2를 참조하여, 실시예에 따른 도전성 소자(CE)에 관하여 설명한다. 도 1은 일 실시예에 따른 도전성 소자를 나타내는 개략적인 사시도이다. 도 2는 일 실시예에 따른 도전성 소자를 나타내는 개략적인 단면도이다.
도전성 소자(CE)는 발광 소자로 기능하거나 전기적 연결 부재로 기능할 수 있다. 예를 들어, 도전성 소자(CE)는 표시 영역(DA)(도 3 참조)에서 발광 소자로 기능할 수 있고, 도전성 소자(CE)는 패드 영역(PDA)(도 3 참조)에서 전기적 연결 부재로 기능할 수 있다.
실시예에 따르면, 도전성 소자(CE)는 광을 발산하도록 구성될 수 있다. 예를 들어, 도전성 소자(CE)는 전기적 신호가 공급될 경우 광을 출력할 수 있다. 도전성 소자(CE)는 제1 단부(EP1)로부터 애노드 신호가 공급되고, 제2 단부(EP2)로부터 캐소드 신호가 공급될 경우 광을 발산할 수 있다.
실시예에 따르면, 도전성 소자(CE)는 일 방향으로의 전기적 경로를 형성할 수 있다. 예를 들어, 도전성 소자(CE)의 노출된 외측면은 도전성 성질을 갖을 수 있고, 도전성 소자(CE)는 제1 부재와 상기 제1 부재와 이격된 제2 부재를 전기적으로 연결할 수 있다. 도전성 소자(CE)는 제1 단부(EP1)로부터 제2 단부(EP2)를 향하는 방향과 상이한 방향으로의 전기적 경로를 형성할 수 있다.
도전성 소자(CE)는 다양한 형상을 갖을 수 있다. 예를 들어, 도전성 소자(CE)는 일 방향으로 연장될 수 있다. 실시예에 따라, 도 1 및 도 2에는 도전성 소자(CE)가 기둥 형상을 갖는 실시예가 도시되었다. 예를 들어, 도전성 소자(CE)는 제1 단부(EP1)로부터 제2 단부(EP2)를 향하여 연장할 수 있다. 실시예에 따라, 도전성 소자(CE)의 제1 길이(L1)는 도전성 소자(CE)의 제1 직경(D1)보다 클 수 있다. 실시예에 따라, 도전성 소자(CE)는 로드 형상을 갖는 경우, 로드-타입(rod-type) 도전성 소자들로 지칭될 수 있다.
실시예에 따르면, 도전성 소자(CE)는 중심 영역이 외곽 영역에 비해 돌출된 형상을 갖을 수 있다. 실시예에 따르면, 도전 패턴(CO)을 기준으로, 도전성 소자(CE)의 적어도 일부는 제1 단부(EP1)를 향하여 돌출할 수 있고, 도전성 소자(CE)의 다른 적어도 일부는 제2 단부(EP2)를 향하여 돌출할 수 있다.
실시예에 따르면, 도전성 소자(CE)의 외면(예를 들어, 외측면)에는 도전 패턴(CO)이 선택적으로 배치될 수 있다. 이에 따라, 도전성 소자(CE)는 도전 패턴(CO)이 배치되지 않은 영역에서 제1 직경(D1)을 갖을 수 있고, 도전 패턴(CO)이 배치된 영역에서 제2 직경(D2)을 갖을 수 있다. 이 때, 제1 직경(D1)은 제2 직경(D2)보다 작을 수 있다.
도전성 소자(CE)는 제1 반도체층(SCL1), 제2 반도체층(SCL2), 및 활성층(AL)을 포함할 수 있다. 도전성 소자(CE)는 소자 절연막(INF) 및 도전 패턴(CO)을 더 포함할 수 있다. 도전 패턴(CO)은 도전성 코팅층으로 지칭될 수 있다. 도전 패턴(CO)은 외측면 도전층으로 지칭될 수 있다.
도전성 소자(CE)는 제1 단부(EP1) 및 제2 단부(EP2)를 갖을 수 있다. 실시예에 따라, 제1 반도체층(SCL1)은 도전성 소자(CE)의 제1 단부(EP1)에 인접할 수 있고, 제2 반도체층(SCL2)은 도전성 소자(CE)의 제2 단부(EP2)에 인접할 수 있으며, 활성층(AL)은 제1 반도체층(SCL1)과 제2 반도체층(SCL2) 사이에 배치될 수 있다.
도전성 소자(CE)는 복수의 반도체층들이 순차적으로 적층된 적층 구조를 식각하여 제조될 수 있다. 그리고 도전성 소자(CE)는 제1 반도체층(SCL1), 제2 반도체층(SCL2), 및 활성층(AL)의 외면 상에 소자 절연막(INF)이 패터닝되고, 소자 절연막(INF) 상에 도전 패턴(CO)이 패터닝되어 제조될 수 있다. 예를 들어, 도전 패턴(CO)은 소자 절연막(INF) 상에 스퍼터링 공정을 통해서 배치될 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
도전성 소자(CE)는 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale)의 크기를 갖을 수 있다. 예를 들어, 제1 직경(D1) 및 제2 직경(D2)은 나노 스케일 내지 마이크로 스케일의 크기를 갖을 수 있다. 제1 길이(L1) 및 제2 길이(L2)는 나노 스케일 내지 마이크로 스케일의 크기를 갖을 수 있다. 실시예에 따라, 제2 직경(D2)은 제1 직경(D1)에 비해 도전 패턴(CO)의 두께만큼 더 클 수 있다. 예를 들어, 도전 패턴(CO)의 두께는 200nm 내지 350nm일 수 있다. 혹은 실시예에 따라, 도전 패턴(CO)의 두께는 250nm 내지 300nm일 수 있다. 실시예에 따라, 제2 길이(L2)는 제1 길이(L1)의 절반보다 클 수 있다. 예를 들어, 제2 길이(L2)에 대한 제1 길이(L1)의 비(ratio)는 1.3 내지 1.6일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 제1 반도체층(SCL1)은 활성층(AL) 상에 배치되며, 제2 반도체층(SCL2)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 P형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Ga, B, 및 Mg 등과 같은 제1 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(AL)은 제1 반도체층(SCL1)과 제2 반도체층(SCL2) 사이에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조를 갖을 수 있다. 활성층(AL)의 위치는 특정한 예시에 한정되는 것은 아니다.
활성층(AL)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 예를 들어, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(AL)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(AL)을 구성할 수 있다.
제2 반도체층(SCL2)은 제2 도전형의 반도체층일 수 있다. 제2 반도체층(SCL2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 N형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, 및 Sn 등과 같은 제2 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
도전성 소자(CE)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(AL)에서 전자-정공 쌍이 결합하면서 도전성 소자(CE)가 발광할 수 있다. 이러한 원리를 이용하여 도전성 소자(CE)의 발광을 제어함으로써, 도전성 소자(CE)를 표시 장치(DD)(도 3 참조)의 화소(PXL)(도 4 참조)를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
소자 절연막(INF)은 제1 반도체층(SCL1), 제2 반도체층(SCL2), 및 활성층(AL)의 표면 상에 배치될 수 있다. 예를 들어, 소자 절연막(INF)은 활성층(AL)을 적어도 커버할 수 있으며, 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다. 실시예에 따라, 소자 절연막(INF)은 도전성 소자(CE)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출할 수 있다.
소자 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 예를 들어, 소자 절연막(INF)은 제1 재료를 포함하는 제1 소자 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 소자 절연막을 포함할 수 있다. 실시예에 따라, 소자 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx)의 그룹 중 선택된 하나 이상을 포함할 수 있다. 다만 본 개시에 전술된 예시에 반드시 한정되는 것은 아니다.
소자 절연막(INF)은 도전 패턴(CO)과 접촉할 수 있다. 예를 들어, 소자 절연막(INF)은 도전 패턴(CO)과 접촉한 접촉 영역 및 도전 패턴(CO)과 비접촉하는 비접촉 영역을 포함할 수 있다. 예를 들어, 소자 절연막(INF)은 제1 반도체층(SCL1), 제2 반도체층(SCL2), 및 활성층(AL)을 도전 패턴(CO)과 물리적으로 이격시킬 수 있다. 소자 절연막(INF)은 제1 반도체층(SCL1), 제2 반도체층(SCL2), 및 활성층(AL)을 도전 패턴(CO)과 전기적으로 분리할 수 있다.
도전 패턴(CO)은 소자 절연막(INF) 상에 배치될 수 있다. 도전 패턴(CO)은 소자 절연막(INF)과 중첩할 수 있다. 실시예에 따라, 도전 패턴(CO)은 소자 절연막(INF)과 직접적으로 접촉할 수 있다. 도전 패턴(CO)은 소자 절연막(INF)의 적어도 일부를 노출할 수 있다.
실시예에 따르면, 도전 패턴(CO)은 소자 절연막(INF)의 일부 영역에 선택적으로 배치될 수 있고, 소자 절연막(INF)의 일부 영역에는 배치되지 않을 수 있다. 이에 따라, 도전 패턴(CO)은 도전성 소자(CE)의 제1 단부(EP1) 및 제2 단부(EP2)와 물리적으로 이격될 수 있다. 도전 패턴(CO)은 제1 단부(EP1)에 인접한 층(예를 들어, 제1 반도체층(SCL1))과 전기적으로 분리될 수 있다. 도전 패턴(CO)은 제2 단부(EP2)에 인접한 층(예를 들어, 제2 반도체층(SCL2))과 전기적으로 분리될 수 있다. 이 경우, 도전성 소자(CE)의 제1 단부(EP1)가 애노드 신호를 공급하기 위한 전극(예를 들어, 제1 연결 전극(CNE1)(도 5 참조))과 전기적으로 연결되고, 도전성 소자(CE)의 제2 단부(EP2)가 캐소드 신호를 공급하기 위한 전극(예를 들어, 제2 연결 전극(CNE2)(도 5 참조))과 전기적으로 연결될 때, 도전성 소자(CE)가 광을 발산하기 위한 전기적 신호가 도전 패턴(CO)에 인가되지 않을 수 있다.
실시예에 따르면, 도전 패턴(CO)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전 패턴(CO)은 니켈(Ni), 금(Au), 구리(Cu), 및 은(Ag)의 그룹 중 하나 이상을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
실시예에 따르면, 도전 패턴(CO)은 도전성 소자(CE)의 단면 방향(예를 들어, 제1 단부(EP1)로부터 제2 단부(EP2)를 향하는 방향과 다른 방향)으로의 전기적 경로를 형성할 수 있다. 예를 들어, 도전성 소자(CE)의 제1 측(예를 들어, 도 1 및 도 2에서 상부 위치)에서 일부는 상기 제1 측에 인접한 제1 부재와 전기적으로 연결될 수 있고, 도전성 소자(CE)의 제2 측(예를 들어, 도 1 및 도 2에서 하부 위치)에서 일부는 상기 제2 측에 인접한 제2 부재와 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 부재와 상기 제2 부재는 도전 패턴(CO)을 통해 전기적으로 연결될 수 있다.
실시예에 따르면, 도전 패턴(CO)은 제1 단부(EP1)로부터 제2 단부(EP2)를 향하는 방향과는 상이한 방향으로 전기적 경로를 형성할 수 있다. 이러한 도전 패턴(CO)의 구조는 둘 이상의 부재들을 전기적으로 접속하기에 바람직할 수 있다. 예를 들어, 도전 패턴(CO)은 칩 온 필름(COF)(도 3 참조)을 패드(PAD)(도 4 참조)와 전기적으로 연결할 수 있다. 이에 관한 상세한 내용은 후술된다.
한편, 도전성 소자(CE)의 구조는 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 도전성 소자(CE)는 제1 단부(EP1) 및/또는 제2 단부(EP2)에 인접한 전극층을 더 포함할 수 있다. 예를 들어, 상기 전극층은 오믹(Ohmic) 연결 전극 혹은 쇼트키(schottky) 연결 전극일 수 있다.
다음으로, 도 3 및 도 4를 참조하여, 실시예에 따른 도전성 소자(CE)를 포함하는 표시 장치(DD)에 관하여 설명한다. 도 3은 일 실시예에 따른 표시 장치를 나타낸 개략적인 사시도이다. 도 4는 일 실시예에 따른 표시 장치를 나타낸 개략적인 평면도이다.
도 3 및 도 4를 참조하면, 표시 장치(DD)는 광을 제공하도록 구성된다. 표시 장치(DD)는 베이스층(BSL), 패드들(PAD), 및 화소(PXL)를 포함할 수 있다. 표시 장치(DD)는 주사 구동부(30), 데이터 구동부(40), 및 구동 회로 부재(DCB)를 더 포함할 수 있다.
베이스층(BSL)은 표시 장치(DD)의 기저면을 형성(혹은 구성)할 수 있다. 베이스층(BSL)은 표시 장치(DD)의 목적에 따라 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 베이스층(BSL)은 연성 또는 경성의 기판 혹은 필름을 포함할 수 있다. 실시예에 따라, 베이스층(BSL)은 실질적으로 투명할 수 있고, 혹은 반사 성질을 갖을 수도 있다. 다만, 본 발명의 실시예에 적용되는 베이스층(BSL)의 소재는 특정한 예시에 한정되는 것은 아니다.
표시 장치(DD)(혹은 베이스층(BSL))은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소(PXL)가 제공된 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)가 제공되지 않은 영역일 수 있다. 화소(PXL)가 발산하는 광은 표시 영역(DA)에서 출사될 수 있다. 표시 영역(DA)에서는 표시 장치(DD)의 표시 방향(예를 들어, 제3 방향(DR3))으로 광이 발산될 수 있다. 비표시 영역(NDA)에서는 광이 제공되지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 포함할 수 있다.
화소(PXL)는 도전성 소자(CE)를 포함할 수 있고, 표시 영역(DA) 내에서 도전성 소자(CE)는 광을 출사하도록 구성되어, 화소(PXL)는 광을 제공할 수 있다. 화소(PXL)는 표시 영역(DA) 내 베이스층(BSL) 상에 배치될 수 있다.
화소(PXL)는 주사 구동부(30)로부터 제공된 신호 및/또는 데이터 구동부(40)로부터 제공된 신호를 기초로 광을 발산할 수 있다.
화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다. 화소(PXL)는 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 표시 영역(DA)에 배치될 수 있다. 화소 유닛(PXU)은 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및/또는 제3 서브 화소(SPXL3)를 포함할 수 있다. 이하에서는, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따르면, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(SPXL1), 제2 색의 광을 방출하는 제2 서브 화소들(SPXL2), 및 제3 색의 광을 방출하는 제3 서브 화소들(SPXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 각각 일 색의 광을 방출하는 화소일 수 있다. 실시예에 따라, 제1 서브 화소(SPXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색의 광을 방출하는 청색 화소일 수 있다. 다만, 본 개시가 이에 한정되지는 않는다.
실시예에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 배치된 도전성 소자들(CE)은 동일한 색의 광을 발산할 수 있다. 이 경우, 도전성 소자들(CE) 상에 색상 변환층(CCL)(도 11 참조) 및/또는 색상 필터층(CFL)(도 11 참조)이 배치되어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 서로 상이한 색의 광을 제공할 수 있다. 혹은 실시예에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 배치된 도전성 소자들(CE)은 서로 상이한 색의 광을 발산할 수도 있다. 다만, 화소 유닛(PXU)을 형성하기 위한 화소들(PXL)의 색상, 종류, 및, 개수 등은 특별한 예시에 한정되지 않는다.
주사 구동부(30)는 주사 신호를 출력할 수 있다. 주사 구동부(30)는 주사 라인을 따라 주사 신호를 제공할 수 있다. 데이터 구동부(40)는 데이터 신호를 출력(또는 제공)할 수 있다. 데이터 구동부(40)는 데이터 신호를 제공할 수 있다.
주사 구동부(30) 및 데이터 구동부(40)는 각각 표시 장치(DD)의 복수의 배선들과 연결될 수 있다. 실시예에 따라, 주사 구동부(30) 및 데이터 구동부(40)는 연성 회로 부재(FPCB)에 제공될 수 있고, 주사 구동부(30) 및 데이터 구동부(40)가 제공하는 전기적 신호는 칩 온 필름(COF) 및 패드들(PAD)을 통해 화소들(PXL)에 제공될 수 있다. 실시예에 따라, 도전성 소자(CE)는 패드들(PAD)을 형성하기 위한 패드 배선들(PAL)(도 13 참조)과 칩 온 필름(COF)을 전기적으로 연결할 수 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드(PAD) 및/또는 내장 회로부가 배치될 수 있다. 비표시 영역(NDA)에는 패드 영역(PDA)이 배치될 수 있다. 비표시 영역(NDA)은 패드 영역(PDA)을 포함할 수 있다. 패드 영역(PDA)은 표시 영역(DA)의 일측에 배치될 수 있다. 도 3 및 도 4에는 패드 영역(PDA)이 표시 영역(DA)의 하부 측에 인접하여 배치되는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니다.
패드(PAD)는 패드 영역(PDA) 내 배치될 수 있다. 패드(PAD)는 복수 개 제공될 수 있다. 실시예에 따라, 패드(PAD)는 제1 패드(PAD1) 및 제2 패드(PAD2)를 포함할 수 있다. 제1 패드(PAD1)는 게이트 패드이고, 제2 패드(PAD2)는 데이터 패드일 수 있다. 제1 패드(PAD1)는 주사 구동부(30)에 연결될 수 있다. 주사 구동부(30)로부터 제공되는 주사 신호는 제1 패드(PAD1)를 경유하여 화소(PXL)에 대한 주사선으로 전달될 수 있다. 제2 패드(PAD2)는 데이터 구동부(40)에 연결될 수 있다. 데이터 구동부(40)로부터 제공되는 데이터 신호는 제2 패드(PAD2)를 경유하여 화소(PXL)에 대한 데이터선으로 전달될 수 있다. 제1 패드(PAD1) 및 제2 패드(PAD2)의 위치는 패드 영역(PDA) 내에서 특별히 한정되지 않는다.
구동 회로 부재(DCB)는 칩 온 필름(COF) 및 연성 회로 부재(FPCB)를 포함할 수 있다.
칩 온 필름(COF)은 연성 회로 부재(FPCB)로부터 인가되는 신호를 기초로 획득한 전기적 신호를 표시 영역(DA) 내 구성(예를 들어, 화소(PXL))에 인가(혹은 제공)할 수 있다. 칩 온 필름(COF)은 연성 회로 부재(FPCB)로부터 제공된 신호에 기초한 전기적 신호를 패드(PAD)에 인가(혹은 제공)할 수 있다. 예를 들어, 칩 온 필름(COF)은 연성 회로 부재(FPCB)로부터 제공된 신호에 기초한 전기적 신호를 패드 영역(PDA) 내 배치된 도전성 소자(CE)에 인가할 수 있다.
칩 온 필름(COF)의 일단(혹은 일부)은 베이스층(BSL)에 연결(혹은 부착)될 수 있다. 칩 온 필름(COF)의 타단(혹은 다른 일부)은 연성 회로 부재(FPCB)에 연결(혹은 부착)될 수 있다. 칩 온 필름(COF)은 적어도 일부는 구부러질 수 있다.
칩 온 필름(COF)은 평면 상에서 볼 때, 패드 영역(PDA)과 중첩할 수 있다. 예를 들어, 칩 온 필름(COF)의 일단(혹은 일부)은 패드 영역(PDA)과 연결(또는 부착)될 수 있다. 실시예에 따라, 칩 온 필름(COF)의 적어도 일부는 패드 영역(PDA) 내 도전성 소자들(CE)을 통해 패드들(PAD)(혹은 패드 배선들(PAL))과 전기적으로 연결될 수 있다. 칩 온 필름(COF)의 일단(혹은 일부)은 패드 영역(PDA) 내 도전성 소자(CE)와 전기적으로 연결될 수 있다. 이에 따라, 연성 회로 부재(FPCB)로부터 제공된 전기적 신호는 칩 온 필름(COF)을 통해 패드들(PAD)(혹은 패드 배선들(PAL))에 인가(또는 제공)될 수 있다. 실시예에 따라, 칩 온 필름(COF)의 제1 영역은 제1 패드(PAD1)와 전기적으로 연결될 수 있고, 칩 온 필름(COF)의 제2 영역은 제2 패드(PAD2)와 전기적으로 연결될 수 있다.
칩 온 필름(COF)은 절연 필름과 상기 절연 필름 상에 제공된 복수의 배선을 포함할 수 있다. 칩 온 필름(COF)은 박막으로 이루어진 절연 필름과 상기 절연 필름 상에 배선들이 형성된 형태를 통칭하는 것으로서 테이프 캐리어 패키지(tape carrier package), 가요성 인쇄 회로 기판(flexible printed circuit board) 등으로 지칭될 수도 있다. 칩 온 필름(COF)에 있어서, 도시하지는 않았으나, 상기 절연 필름 상에는 상기 배선들 중 적어도 일부와 연결된 반도체칩이 더 실장될 수도 있다.
연성 회로 부재(FPCB) 상에는 화소(PXL)에 인가될 수 있는 전기적 신호를 프로세싱하도록 구성된 회로 소자가 배치될 수 있다. 실시예에 따라, 연성 회로 부재(FPCB)는 연성 회로 기판일 수 있다.
연성 회로 부재(FPCB)는 베이스층(BSL)의 일면 혹은 배면 상에 배치될 수 있다. 연성 회로 부재(FPCB)의 일 단부는 굽어진 형상을 가지는 칩 온 필름(COF)에 연결되어 베이스층(BSL)의 배면 상에 배치될 수 있고, 이로 인해 연성 회로 부재(FPCB)는 외부로부터 시인되지 않을 수 있다.
다음으로, 도 5 내지 도 12를 참조하여, 일 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))에 관하여 설명한다. 도 5는 표시 영역에서 도전성 소자의 전기적 연결 구조를 설명하기 위한 개략적인 블록도이다. 도 6 내지 도 12는 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))를 나타낸 도면들이다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
먼저 도 5를 참조하여, 도전성 소자(CE)가 광을 발산하기 위한 전기적 연결 구조에 관하여 설명한다.
도 5를 참조하면, 도전성 소자(CE)는 표시 영역(DA)에서 애노드 신호를 공급하기 위한 제1 연결 전극(CNE1)과 캐소드 신호를 공급하기 위한 제2 연결 전극(CNE2) 사이에서 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 연결 전극(CNE1)은 도전성 소자(CE)의 제1 단부(EP1)를 통해 애노드 신호를 공급할 수 있고, 제2 연결 전극(CNE2)은 도전성 소자(CE)의 제2 단부(EP2)를 통해 캐소드 신호를 공급할 수 있으며, 이 경우, 도전성 소자(CE)는 광을 발산하도록 구성된 발광 소자일 수 있다. 예를 들어, 정상적으로 타 배선들(혹은 전극들)과 전기적으로 연결된 도전성 소자(CE)는 표시 영역(DA) 내에서 발광 소자로 기능할 수 있다.
도 6을 참조하여, 발광 소자로 기능하도록 구성된 도전성 소자(CE)를 포함한 서브 화소(SPXL)의 평면 구조를 설명한다. 도 6은 일 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다. 도 6에 도시된 서브 화소(SPXL)는 도 4를 참조하여 전술한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 하나일 수 있다. 도 6에는 설명의 편의상 도전성 소자(CE)가 개략적으로 표현되었다.
서브 화소(SPXL)는 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 서브 화소(SPXL)는 뱅크(BNK), 정렬 전극(ELT), 도전성 소자(CE), 제1 연결 전극(CNE1), 및 제2 연결 전극(CNE2)을 포함할 수 있다.
발광 영역(EMA)은 평면 상에서 볼 때, 뱅크(BNK)에 의해 정의된 개구부(OPN)와 중첩할 수 있다. 발광 영역(EMA) 내에는 도전성 소자들(CE)이 배치될 수 있다.
비발광 영역(NEA)에는 도전성 소자들(CE)이 배치되지 않을 수 있다. 비발광 영역(NEA)의 일부는 평면 상에서 볼 때, 뱅크(BNK)와 중첩할 수 있다.
뱅크(BNK)는 개구부(OPN)를 형성(혹은 제공)할 수 있다. 예를 들어, 뱅크(BNK)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 갖고, 일 영역을 둘러싸는 형태를 갖을 수 있다. 이에 따라, 뱅크(BNK)가 배치되지 않은 개구부(OPN)가 형성될 수 있다.
뱅크(BNK)는 공간을 형성할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 일부 영역을 둘러싸는 형태를 갖을 수 있다. 상기 공간은 유체가 수용될 수 있는 영역을 의미할 수 있다. 실시예에 따르면, 뱅크(BNK)는 제1 뱅크(도 7의 ‘BNK1’ 참조) 및 제2 뱅크(도 7의 ‘BNK2’ 참조)를 포함할 수 있다.
실시예에 따르면, 뱅크(BNK)(예를 들어, 제1 뱅크(BNK1))가 정의한 공간에 도전성 소자(CE)를 포함한 잉크가 제공되어, 도전성 소자(CE)가 개구부(OPN) 내 배치될 수 있다.
실시예에 따르면, 뱅크(BNK)(예를 들어, 제2 뱅크(BNK2))가 정의한 공간에 색상 변환층(CCL)이 배치(혹은 패터닝)될 수 있다.
뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 발광 영역(EMA)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 뱅크(BNK)가 배치된 영역은 비발광 영역(NEA)일 수 있다. 뱅크(BNK)가 배치되지 않은 영역으로서, 도전성 소자(CE)가 배치된 영역은 발광 영역(EMA)일 수 있다.
정렬 전극(ELT)은 도전성 소자(CE)를 정렬하기 위한 전극일 수 있다. 실시예에 따라, 정렬 전극(ELT)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다. 정렬 전극(ELT)은 “전극” 또는 “전극들”로 지칭될 수 있다.
정렬 전극(ELT)은 단일층 또는 다중층의 구조를 갖을 수 있다. 예를 들어, 정렬 전극(ELT)은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 실시예에 따라, 정렬 전극(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 이들의 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니며, 정렬 전극(ELT)은 반사 성질을 갖는 다양한 물질 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
도전성 소자(CE)는 정렬 전극(ELT) 상에 배치될 수 있다. 실시예에 따라, 도전성 소자(CE)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 도전성 소자(CE)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 도전성 소자들(CE)은 발광 유닛(EMU)을 형성(또는 구성)할 수 있다. 발광 유닛(EMU)은 서로 인접한 도전성 소자들(CE)을 포괄한 유닛을 의미할 수 있다.
실시예에 따라, 도전성 소자(CE)는 다양한 방식으로 정렬될 수 있다. 예를 들어, 도 6에는 도전성 소자들(CE)이 제1 전극(ELT1)과 제2 전극(ELT2) 사이에서 병렬로 정렬된 실시예가 도시되었다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 도전성 소자들(CE)은 직렬 또는 직/병렬이 혼합된 구조로 정렬될 수 있으며, 직렬 및/또는 병렬 연결되는 유닛의 개수는 특별히 한정되지 않는다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 소자(CE)를 정렬하기 위한 전극으로서, 제1 전극(ELT1)은 제1 정렬 전극일 수 있고, 제2 전극(ELT2)은 제2 정렬 전극일 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 도전성 소자들(CE)이 정렬되는 공정 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급(혹은 제공)받을 수 있다. 예를 들어, 도전성 소자(CE)를 포함한 잉크(INK)(도 18 참조)를 뱅크(BNK)(예를 들어, 제1 뱅크(BNK1))가 정의하는 개구부(OPN)에 공급(혹은 제공)하고, 제1 전극(ELT1)에 제1 정렬 신호를 공급하고, 제2 전극(ELT2)에 제2 정렬 신호를 공급할 수 있다. 이 때, 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위, 및/또는 위상을 갖을 수 있다. 예를 들어, 제1 정렬 신호는 교류 신호이고, 제2 정렬 신호는 그라운드 신호일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 제1 전극(ELT1)과 제2 전극(ELT2) 사이에(혹은 상에) 전계가 형성되어, 도전성 소자들(CE)은 상기 전계에 기초하여 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 예를 들어, 도전성 소자들(CE)은 상기 전계에 따른 힘(예를 들어, DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어 정렬 전극(ELT) 상에 정렬(또는 배치)될 수 있다.
제1 전극(ELT1)은 회로 소자(예를 들어, 트랜지스터(TR)(도 7 참조))와 제1 컨택 부재(CNT1)를 통해 전기적으로 연결될 수 있다. 실시예에 따라, 제1 전극(ELT1)은 도전성 소자(CE)가 광을 발산하기 위한 애노드 신호를 제공할 수 있다. 제1 전극(ELT1)은 도전성 소자(CE)를 정렬하기 위한 제1 정렬 신호를 제공할 수 있다.
제2 전극(ELT2)은 전원 배선(PL)(도 7 참조)과 제2 컨택 부재(CNT2)를 통해 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2)은 도전성 소자(CE)가 광을 발산하기 위한 캐소드 신호를 제공할 수 있다. 제2 전극(ELT2)은 도전성 소자(CE)를 정렬하기 위한 제2 정렬 신호를 제공할 수 있다.
제1 컨택 부재(CNT1) 및 제2 컨택 부재(CNT2)의 위치는 도 6에 도시된 위치에 한정되지 않으며, 적절히 다양하게 변경될 수 있다.
도전성 소자(CE)는 제공된 전기적 신호에 기초하여 광을 발산할 수 있다. 예를 들어, 도전성 소자(CE)는 제1 연결 전극(CNE1)으로부터 제공된 제1 전기적 신호(예를 들어, 애노드 신호) 및 제2 연결 전극(CNE2)으로부터 제공된 제2 전기적 신호(예를 들어 캐소드 신호)에 기초하여 광을 제공할 수 있다.
도전성 소자(CE)의 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 도전성 소자(CE)의 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있다. 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
실시예에 따르면, 도전성 소자들(CE) 각각의 제1 단부(EP1)는 제1 연결 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 도전성 소자들(CE) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 도전성 소자들(CE) 각각의 제1 단부(EP1)는 제1 연결 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다.
유사하게, 도전성 소자들(CE) 각각의 제2 단부(EP2)는 제2 연결 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 도전성 소자들(CE) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 도전성 소자들(CE) 각각의 제2 단부(EP2)는 제2 연결 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다.
도전성 소자들(CE)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 배치될 수 있다.
제1 연결 전극(CNE1)은, 도전성 소자들(CE)의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 연결 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 연결 전극(CNE1)을 통해, 도전성 소자들(CE)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 연결 전극(CNE2)은, 도전성 소자들(CE)의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 연결 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 연결 전극(CNE2)을 통해, 도전성 소자들(CE)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
다음으로 도 7 내지 도 12를 참조하여, 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))의 단면 구조를 설명한다. 구체적으로, 도 7 내지 도 10을 참조하여, 서브 화소(SPXL)의 화소 회로층(PCL) 및 표시 소자층(DPL)에 관하여 설명한다. 도 11 및 도 12를 참조하여, 광학층(OPL), 색상 필터층(CFL), 및 외곽 필름층(OFL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나, 중복되지 않도록 한다.
도 7 내지 도 10은 일 실시예에 따른 서브 화소를 나타낸 개략적인 단면도들이다. 예를 들어, 도 7, 도 9, 및 도 10은 도 6의 Ⅰ~Ⅰ'에 따른 개략적인 단면도일 수 있다. 도 7은 제1 실시예에 따른 서브 화소(SPXL)를 나타낸 개략적인 단면도일 수 있다. 도 8은 도 7의 EA1 영역의 개략적인 확대도이다. 도 9는 제2 실시예에 따른 서브 화소(SPXL)를 나타낸 개략적인 단면도일 수 있다. 도 10은 제3 실시예에 따른 서브 화소(SPXL)를 나타낸 개략적인 단면도일 수 있다. 설명의 편의상, 도 7, 도 9 및 도 10에는 도전성 소자(CE)는 개략적으로 표기되었으며, 표시 소자층(DPL)에서 도전성 소자(CE)의 상세한 연결 구조는 도 8을 참조하여 이해될 수 있다. 도 11은 일 실시예에 따른 화소를 나타낸 개략적인 단면도이다. 도 12는 일 실시예에 따른 서브 화소를 나타낸 개략적인 단면도이다.
먼저 도 7을 참조하여, 제1 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다. 도 7을 참조하면, 서브 화소(SPXL)는 베이스층(BSL) 상에 배치될 수 있다. 서브 화소(SPXL)는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
베이스층(BSL)은 서브 화소(SPXL)가 형성되기 위한 베이스 부재를 형성할 수 있다. 베이스층(BSL)은 화소 회로층(PCL) 및 표시 소자층(DPL)이 배치되기 위한 영역을 제공할 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 상에 배치될 수 있다. 화소 회로층(PCL)은 하부 보조 전극(BML), 버퍼막(BFL), 트랜지스터(TR), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 및 보호막(PSV)을 포함할 수 있다.
하부 보조 전극(BML)은 베이스층(BSL) 상에 배치될 수 있다. 하부 보조 전극(BML)은 전기적 신호가 이동되는 경로로 기능할 수 있다. 실시예에 따라, 하부 보조 전극(BML)의 일부는 평면 상에서 볼 때, 트랜지스터(TR)와 중첩할 수 있다.
버퍼막(BFL)은 베이스층(BSL) 상에 배치될 수 있다. 버퍼막(BFL)은 하부 보조 전극(BML)을 커버할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
트랜지스터(TR)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(TR)는 구동 트랜지스터일 수 있다. 트랜지스터(TR)는 도전성 소자(CE)와 전기적으로 연결될 수 있다. 트랜지스터(TR)는 도전성 소자(CE)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
트랜지스터(TR)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체의 그룹 중 선택된 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 버퍼막(BFL) 상에 배치될 수 있다. 게이트 절연막(GI)은 액티브층(ACT)을 커버할 수 있다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 층간 절연막(ILD1)은 게이트 절연막(GI) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 게이트 전극(GE)을 커버할 수 있다. 제1 층간 절연막(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터 전극(TE1)은 보호막(PSV) 및 제2 층간 절연막(ILD2)을 관통하는 제1 컨택 부재(CNT1)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
전원 배선(PL)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 실시예에 따라, 전원 배선(PL)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일한 층에 배치될 수 있다. 전원 배선(PL)은 제2 컨택 부재(CNT2)를 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 전원 배선(PL)은 제2 전극(ELT2)을 통해 전원 또는 정렬 신호를 공급할 수 있다.
실시예에 따르면, 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 배선(PL)이 배치된 층은 소스/드레인층(SDL)일 수 있다. 소스/드레인층(SDL)은 동일한 층에 배치된 복수의 층들을 포함할 수 있다. 예를 들어, 소스/드레인층(SDL)은 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 배선(PL)을 포함할 수 있다.
제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 배선(PL)을 커버할 수 있다. 제2 층간 절연막(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 실시예에 따라, 보호막(PSV)은 비아층일 수 있다. 보호막(PSV)은 하부 단차를 평탄화 하기 위하여 유기 물질을 포함할 수 있다. 예를 들어, 보호막(PSV)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides res-in) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 보호막(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따르면, 서브 화소(SPXL)는 제1 컨택 부재(CNT1) 및 제2 컨택 부재(CNT2)를 포함할 수 있다. 제1 컨택 부재(CNT1) 및 제2 컨택 부재(CNT2)는 제2 층간 절연막(ILD2), 및 보호막(PSV)을 관통할 수 있다. 제1 컨택 부재(CNT1)를 통해 제1 전극(ELT1)과 제1 트랜지스터 전극(TE1)은 서로 전기적으로 연결될 수 있다. 제2 컨택 부재(CNT2)를 통해 제2 전극(ELT2)과 전원 배선(PL)은 서로 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있다. 표시 소자층(DPL)은 제1 절연막(INS1), 절연 패턴(INP), 정렬 전극(ELT), 뱅크(BNK), 도전성 소자(CE), 제2 절연막(INS2), 제1 연결 전극(CNE1), 제3 절연막(INS3), 제2 연결 전극(CNE2), 및 제4 절연막(INS4)을 포함할 수 있다.
절연 패턴(INP)은 보호막(PSV) 상에 배치될 수 있다. 절연 패턴(INP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 절연 패턴(INP)은 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출될 수 있다. 또한, 절연 패턴(INP)은 베이스층(BSL)에 대하여 일 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 본 개시가 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 절연 패턴(INP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
절연 패턴(INP)은 도전성 소자들(CE)이 발광 영역 내 용이하게 정렬될 수 있도록 일 단차를 형성하는 역할을 수행할 수 있다. 실시예에 따라, 절연 패턴(INP)은 격벽일 수 있다.
실시예에 따르면, 절연 패턴(INP) 상에는 정렬 전극(ELT)의 일부가 배치될 수 있다. 예를 들어, 절연 패턴(INP)은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 포함할 수 있다. 제1 전극(ELT1)은 제1 절연 패턴(INP1) 상에 배치될 수 있고, 제2 전극(ELT2)은 제2 절연 패턴(INP2) 상에 배치될 수 있으며, 이에 따라 절연 패턴(INP) 상에는 반사벽이 형성될 수 있다. 이에 따라, 도전성 소자(CE)로부터 발산된 광이 리사이클링되어 표시 장치(DD)(혹은 화소(PXL))의 출광 효율이 개선될 수 있다.
절연 패턴(INP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 절연 패턴(INP)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
정렬 전극(ELT)은 보호막(PSV) 및/또는 절연 패턴(INP) 상에 배치될 수 있다. 전술한 바와 같이, 정렬 전극(ELT)의 일부는 절연 패턴(INP) 상에 배치되어, 반사벽을 형성할 수 있다. 정렬 전극(ELT)에는 도전성 소자(CE)를 정렬하기 위한 정렬 신호(예를 들어, 교류 신호 및 접지 신호)가 공급될 수 있고, 실시예에 따라 정렬 전극(ELT)에는 도전성 소자(CE)가 광을 발산하기 위한 전기적 신호(예를 들어, 애노드 신호 및 캐소드 신호)가 공급될 수 있다.
실시예에 따르면, 정렬 전극(ELT)은 제1 절연막(INS1)의 배면 상에 배치될 수 있다. 예를 들어, 정렬 전극(ELT)은 절연 패턴(INP) 또는 보호막(PSV)과 제1 절연막(INS1) 사이에 배치될 수 있다. 예를 들어, 정렬 전극(ELT)의 일면은 제1 절연막(INS1)과 접촉할 수 있다.
제1 전극(ELT1)은 도전성 소자(CE)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 도전성 소자(CE)가 광을 발산하기 위한 애노드 신호를 제공할 수 있다.
제2 전극(ELT2)은 도전성 소자(CE)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연막(INS1)에 형성된 컨택홀을 통해 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 도전성 소자(CE)가 광을 발산하기 위한 캐소드 신호(예를 들어, 접지 신호)를 제공할 수 있다.
제1 절연막(INS1)은 정렬 전극(ELT) 상에 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다.
뱅크(BNK)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따라, 뱅크(BNK)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함할 수 있다.
제1 뱅크(BNK1)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 평면 상에서 볼 때, 발광 영역(EMA)과 비중첩할 수 있고, 비발광 영역(NEA)과 중첩할 수 있다. 전술한 바와 같이, 제1 뱅크(BNK1)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출하여, 제1 뱅크(BNK1)는 개구부(OPN)를 정의할 수 있고, 개구부(OPN)에는 도전성 소자들(CE)을 공급하는 공정에서, 도전성 소자들(CE)이 제공될 수 있는 공간이 형성될 수 있다.
제1 뱅크(BNK1)는 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 뱅크(BNK1)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1) 상에 배치될 수 있다. 제2 뱅크(BNK2)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출하여, 제2 뱅크(BNK2)는 개구부(OPN)를 정의할 수 있고, 개구부(OPN)에는 색상 변환층(CCL)이 제공되는 공간이 형성될 수 있다.
제2 뱅크(BNK2)는 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 뱅크(BNK2)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도전성 소자(CE)는 제1 절연막(INS1) 상에 배치될 수 있다. 실시예에 따라, 도전성 소자(CE)는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)으로부터 제공된 전기적 신호(예를 들어, 애노드 신호 및 캐소드 신호)에 기초하여 광을 발산할 수 있다.
도전성 소자(CE)는 제1 뱅크(BNK1)가 둘러싸는 영역 내 배치될 수 있다. 도전성 소자(CE)는 제1 절연 패턴(INP1)과 제2 절연 패턴(INP2) 사이에 배치될 수 있다.
제2 절연막(INS2)은 도전성 소자(CE) 상에 배치될 수 있다. 제2 절연막(INS2)은 도전성 소자(CE)의 활성층(AL)을 커버할 수 있다.
제2 절연막(INS2)은 도전성 소자(CE)의 적어도 일부를 노출할 수 있다. 예를 들어, 제2 절연막(INS2)은 도전성 소자(CE)의 제1 단부(EP1) 및 제2 단부(EP2)를 커버하지 않을 수 있고, 이에 따라, 도전성 소자(CE)의 제1 단부(EP1) 및 제2 단부(EP2)는 노출될 수 있고, 각각 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
도전성 소자들(CE)의 정렬이 완료된 이후 도전성 소자들(CE) 상에 제2 절연막(INS2)을 형성하는 경우, 도전성 소자들(CE)이 정렬된 위치에서 이탈하는 것이 방지될 수 있다.
제2 절연막(INS2)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제2 절연막(INS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 도전성 소자(CE)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 도전성 소자(CE)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)은 제1 절연막(INS1)을 관통하는 컨택홀을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있으며, 제2 연결 전극(CNE2)은 제1 절연막(INS1)을 관통하는 컨택홀을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide) 중 하나를 포함한 투명 전도성 물질을 포함할 수 있다. 이에 따라, 도전성 소자들(CE)로부터 방출된 광은 제1 및 제2 연결 전극들(CNE1, CNE2)을 통과하여 표시 장치(DD)의 외부로 방출될 수 있다. 하지만 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
실시예에 따르면, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 중 어느 하나가 패터닝된 이후, 나머지 전극이 패터닝될 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
제3 절연막(INS3)은 제1 절연막(INS1) 및 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제3 절연막(INS3)의 적어도 일부는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에 배치될 수 있고, 이에 따라 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 간 쇼트 결함을 방지할 수 있다.
제4 절연막(INS4)은 제3 절연막(INS3) 및 제2 연결 전극(CNE2) 상에 배치될 수 있다. 제4 절연막(INS4)은 외부 영향으로부터 표시 소자층(DPL)의 구성들을 보호할 수 있다.
제3 절연막(INS3) 및 제4 절연막(INS4)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제3 절연막(INS3) 및 제4 절연막(INS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
다음으로 도 8을 참조하여, 도전성 소자(CE)에 인접한 연결 구조를 상세히 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 8을 참조하면, 도전성 소자(CE)의 제1 단부(EP1)는 제2 연결 전극(CNE2)과 물리적으로 접촉함 없이, 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 도전성 소자(CE)의 제2 단부(EP2)는 제1 연결 전극(CNE1)과 물리적으로 접촉함 없이, 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 도전 패턴(CO)과 물리적으로 이격될 수 있다. 제2 연결 전극(CNE2)은 도전 패턴(CO)과 물리적으로 이격될 수 있다.
실시예에 따르면, 제2 절연막(INS2)은 도전 패턴(CO)과 전체적으로 중첩할 수 있다. 예를 들어, 제2 절연막(INS2)은 평면 상에서 볼 때, 도전 패턴(CO)을 전체적으로 커버할 수 있다. 제2 절연막(INS2)의 일부는 평면 상에서 볼 때, 도전 패턴(CO)과 중첩할 수 있고, 제2 절연막(INS2)의 다른 일부는 평면 상에서 볼 때, 도전 패턴(CO)과 중첩하지 않을 수 있다. 예를 들어, 제2 절연막(INS2)은 소자 절연막(INF)의 외면에 형성된 도전 패턴(CO)을 전체적으로 둘러쌀 수 있고, 이 경우, 제1 연결 전극(CNE1) 혹은 제2 연결 전극(CNE2)이 도전 패턴(CO)과 물리적으로 접촉하여, 전기적으로 연결되는 것이 방지될 수 있다.
실시예에 따르면, 제1 절연막(INS1) 상에 배치된 도전성 소자(CE)는 도전 패턴(CO)이 배치되지 않은 영역에서 캐비티(CAV)를 형성할 수 있다. 예를 들어, 도전성 소자(CE)의 외측면 상에는 소자 절연막(INF)의 외면에 일 두께를 갖는 도전 패턴(CO)이 배치될 수 있고, 이에 따라, 도전성 소자(CE)에서 도전 패턴(CO)이 배치되지 않은 영역에는 단차가 형성될 수 있다. 실시예에 따라, 도전 패턴(CO)이 패터닝되지 않은 도전성 소자(CE)의 일면은 제1 절연막(INS1)과 이격될 수 있다.
다음으로, 도 9를 참조하여 제2 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
제2 실시예에 따른 서브 화소(SPXL)는 정렬 전극들(ELT)이 절연 패턴(INP)에 비해 하부에 배치되는 점에서, 제1 실시예에 따른 서브 화소(SPXL)와 상이하다.
실시예에 따르면, 정렬 전극들(ELT)은 보호막(PSV) 상에 배치될 수 있고, 절연 패턴(INP)은 정렬 전극들(ELT)을 커버하는 제1 절연막(INS1) 상에 배치될 수 있다. 이 경우, 정렬 전극들(ELT)은 절연 패턴(INP)에 비하여 베이스층(BSL)에 더 인접할 수 있다. 실시예에 따라, 정렬 전극들(ELT)은 보호막(PSV)에 직접 접촉할 수 있다.
실시예에 따르면, 정렬 전극들(ELT)은 보호막(PSV)의 상면에 따라 대체로 평탄하게 패터닝될 수 있다. 이 경우, 도전성 소자(CE)의 정렬도가 개선될 수 있다.
다음으로, 도 10을 참조하여 제3 실시예에 따른 서브 화소(SPXL)에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
제3 실시예에 따른 서브 화소(SPXL)는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 동일한 공정 내에서 패터닝되는 점에서, 제1 실시예에 따른 서브 화소(SPXL)와 상이하다.
실시예에 따르면, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 층에 배치될 수 있다. 이에 따라, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 동일한 물질을 포함할 수 있다. 마찬가지로, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 각각은 도전성 소자(CE)의 제1 단부(EP1) 및 제2 단부(EP2)와 전기적으로 연결될 수 있다. 본 실시예에 따르면, 공정 단계가 간소화될 수 있고, 이에 따라 공정 비용이 절감될 수 있다.
다음으로, 도 11 및 도 12를 참조하여, 색상 변환층(CCL)을 포함한 화소(PXL)의 구성들에 관하여 설명한다. 도 11은 색상 변환층(CCL), 광학층(OPL), 및 색상 필터층(CFL) 등을 도시한다. 설명의 편의상, 도 11에서는 전술한 구성들 중 화소 회로층(PCL)과 표시 소자층(DPL) 중 제2 뱅크(BNK2)를 제외한 구성은 생략한다. 도 12는 색상 변환층(CCL), 광학층(OPL), 및 색상 필터층(CFL)과 관련하여 화소(PXL)의 적층 구조를 나타낼 수 있다.
도 11 및 도 12를 참조하면, 제2 뱅크(BNK2)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)과 각각 중첩하는 공간(혹은 영역)을 정의할 수 있다. 제2 뱅크(BNK2)이 정의하는 공간은 색상 변환층(CCL)이 제공될 수 있는 영역일 수 있다.
색상 변환층(CCL)은 제2 뱅크(BNK2)에 의해 둘러싸인 공간 내에서 도전성 소자들(CE) 상에 배치될 수 있다. 색상 변환층(CCL)은 제1 서브 화소(SPXL1)에 배치된 제1 색상 변환층(CCL1), 제2 서브 화소(SPXL2)에 배치된 제2 색상 변환층(CCL2), 및 제3 서브 화소(SPXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
색상 변환층(CCL)은 도전성 소자(CE) 상에 배치될 수 있다. 색상 변환층(CCL)은 광의 파장을 변경하도록 구성될 수 있다. 일 실시예에서, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 서로 동일한 색의 광을 방출하는 도전성 소자들(CE)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 제3 색(또는, 청색)의 광을 방출하는 도전성 소자들(CE)을 포함할 수 있다. 이러한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 상에 각각 색 변환 입자들을 포함한 색상 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 색상 변환층(CCL1)은 도전성 소자(CE)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 색상 변환층(CCL1)은 베이스 수지 등과 같은 일 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 도전성 소자(CE)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 색상 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 색상 변환층(CCL1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 색상 변환층(CCL2)은 도전성 소자(CE)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 색상 변환층(CCL2)은 베이스 수지 등과 같은 일 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 도전성 소자(CE)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 색상 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 색상 변환층(CCL2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 도전성 소자들(CE)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 유닛(EMU)을 구성함으로써, 표시 장치(DD)의 제조 효율을 높일 수 있다.
산란층(LSL)은 도전성 소자(CE)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 도전성 소자(CE)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 산란층(LSL)은 도전성 소자(CE)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)의 산란체(SCT)는 황산 바륨(BaSO4), 탄산 칼슘(CaCO3), 산화 타이타늄(TiO2), 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 및 산화 아연(ZnO) 중 적어도 하나를 포함할 수 있다. 한편, 산란체(SCT)가 제3 서브 화소(SPXL3)에만 배치되는 것은 아니며, 제1 색상 변환층(CCL1) 또는 제2 색상 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
색상 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 색상 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 타이타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 색상 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 색상 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 색상 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 타이타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 색상 필터층(CFL)이 배치될 수 있다. 색상 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 색상 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 색에 부합되는 색상 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
색상 필터층(CFL)은 제1 서브 화소(SPXL1)에 배치되어 제1 서브 화소(SPXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 색상 필터(CF1), 제2 서브 화소(SPXL2)에 배치되어 제2 서브 화소(SPXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 색상 필터(CF2), 및 제3 서브 화소(SPXL3)에 배치되어 제3 서브 화소(SPXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 색상 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 색상 필터(CF1), 제2 색상 필터(CF2) 및 제3 색상 필터(CF3)는 각각 적색 색상 필터, 녹색 색상 필터 및 청색 색상 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 색상 필터(CF1), 제2 색상 필터(CF2) 및 제3 색상 필터(CF3) 중 임의의 색상 필터를 지칭하거나, 두 종류 이상의 색상 필터들을 포괄적으로 지칭할 때, "색상 필터(CF)" 또는 "색상 필터들(CF)"이라 하기로 한다.
제1 색상 필터(CF1)는 제1 색상 변환층(CCL1)과 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 제1 색상 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)가 적색 화소일 때, 제1 색상 필터(CF1)는 적색 색상 필터 물질을 포함할 수 있다.
제2 색상 필터(CF2)는 제2 색상 변환층(CCL2)과 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 제2 색상 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제2 서브 화소(SPXL2)가 녹색 화소일 때, 제2 색상 필터(CF2)는 녹색 색상 필터 물질을 포함할 수 있다.
제3 색상 필터(CF3)는 산란층(LSL)과 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 중첩할 수 있다. 제3 색상 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제3 서브 화소(SPXL3)가 청색 화소일 때, 제3 색상 필터(CF3)는 청색 색상 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 색상 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 색상 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치(DD)의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 블랙 매트릭스를 포함하거나, 제1 내지 제3 색상 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
색상 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 타이타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
외곽 필름층(OFL)은 오버 코트층(OC) 상에 배치될 수 있다. 외곽 필름층(OFL)은 표시 장치(DD)의 외곽에 배치되어, 외부 영향을 저감시킬 수 있다. 외곽 필름층(OFL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)들에 걸쳐 제공될 수 있다. 실시예에 따라, 외곽 필름층(OFL)은 PET(polyethyleneterephthalate) 필름, 저반사 필름, 편광 필름, 및 투과도 제어 필름(transmittance controllable film) 중 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 화소(PXL)는 외곽 필름층(OFL)이 아닌 상부 기판을 포함할 수도 있다.
다음으로, 도 13 내지 도 15를 참조하여, 일 실시예에 따른 패드 영역(PDA)의 구조에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 13은 패드 영역에서 도전성 소자의 전기적 연결 구조를 설명하기 위한 개략적인 블록도이다. 도 14 및 도 15는 일 실시예에 따른 패드 영역을 나타낸 개략적인 도면들이다. 예를 들어, 도 14는 도 4의 EA2 영역의 개략적인 확대도일 수 있다. 도 15는 도 14의 Ⅱ~Ⅱ'에 따른 개략적인 단면도일 수 있다.
도 13을 참조하면, 도전성 소자(CE)는 패드 영역(PDA) 내에서 둘 이상의 구성들을 서로 전기적으로 연결할 수 있다. 예를 들어, 도전성 소자(CE)는 패드(PAD)를 형성하기 위한 패드 배선(PAL)과 칩 온 필름(COF)을 전기적으로 연결할 수 있다. 실시예에 따라, 도전성 소자(CE)의 도전 패턴(CO)의 일부는 패드 배선(PAL)과 전기적으로 연결될 수 있고, 도전 패턴(CO)의 다른 일부는 칩 온 필름(COF)과 전기적으로 연결될 수 있다. 이에 따라, 칩 온 필름(COF)은 패드 배선(PAL)과 전기적으로 연결될 수 있다.
이 때, 패드 영역(PDA) 내 구성들을 전기적으로 연결하는 도전성 소자(CE)와 전술한 표시 영역(DA) 내 도전성 소자(CE)는 서로 동일한 구성을 의미할 수 있다.
실시예에 따르면, 패드 영역(PDA) 내에서 도전성 소자(CE)는 발광 소자로 기능하는 것이 아닌, 복수의 구성들을 전기적으로 연결하기 위한 부재로 기능할 수 있다. 도전성 소자(CE)는 구현하고자 하는 기능에 따라 전기적 연결 구조가 적절히 선택될 수 있으며, 결국 표시 영역(DA) 및 패드 영역(PDA)을 설계하기 위한 공정의 자유도가 향상될 수 있다.
도 14는 칩 온 필름(COF)과 패드(PAD)의 평면 상 중첩 구조를 도시한다. 도 14를 참조하면, 패드들(PAD)은 평면 상에서 볼 때 칩 온 필름(COF)의 일부와 중첩할 수 있다. 예를 들어, 패드들(PAD)은 복수 개 구비될 수 있고, 각각은 칩 온 필름(COF)의 일부가 중첩할 수 있다. 패드들(PAD) 각각은 칩 온 필름(COF)과 전기적으로 연결되어 일 전기적 신호를 공급받을 수 있다.
다음으로 도 15를 참조하여, 패드 영역(PDA)에서 도전성 소자(CE)의 전기적 연결 구조를 나타낸 단면 구조에 관하여 설명한다. 도 15를 참조하면, 패드들(PAD)(혹은 패드들(PAD)을 형성하는 패드 배선들(PAL))은 하부 패드 배선들(PSL), 정렬 패드 배선들(PELT), 및 연결 패드 배선들(PCNE)을 포함할 수 있다.
하부 패드 배선들(PSL)은 베이스층(BSL) 상에 배치될 수 있다. 하부 패드 배선들(PSL)은 보호막(PSV)보다 하부에 배치될 수 있다. 하부 패드 배선들(PSL)은 제1 층간 절연막(ILD1) 상에 배치될 수 있고, 제2 층간 절연막(ILD2)에 의해 커버될 수 있다. 실시예에 따라, 하부 패드 배선들(PSL)은 전술한 소스/드레인층(SDL)과 동일한 층에 배치될 수 있다. 예를 들어, 하부 패드 배선들(PSL)은 소스/드레인층(SDL)과 동일한 공정 내 패터닝될 수 있다. 실시예에 따라, 하부 패드 배선들(PSL)은 제1 하부 패드 배선(PSL1) 및 제1 하부 패드 배선(PSL1)과 이격된 제2 하부 패드 배선(PSL2)을 포함할 수 있다.
정렬 패드 배선들(PELT)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 실시예에 따라, 정렬 패드 배선들(PELT)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 실시예에 따라, 정렬 패드 배선들(PELT)은 전술한 정렬 전극들(ELT) 과 동일한 층에 배치될 수 있다. 예를 들어, 정렬 패드 배선들(PELT)은 정렬 전극들(ELT)과 동일한 공정 내 패터닝될 수 있다. 실시예에 따라, 정렬 패드 배선들(PELT)은 제1 정렬 패드 배선(PELT1) 및 제2 정렬 패드 배선(PELT2)을 포함할 수 있다.
실시예에 따르면, 정렬 패드 배선들(PELT)은 하부 패드 배선들(PSL)과 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 패드 배선(PELT1)은 제2 층간 절연막(ILD2)을 관통하는 일 컨택홀을 통해 제1 하부 패드 배선(PSL1)과 전기적으로 연결될 수 있다. 제2 정렬 패드 배선(PELT2)은 제2 층간 절연막(ILD2)을 관통하는 일 컨택홀을 통해 제2 하부 패드 배선(PSL2)과 전기적으로 연결될 수 있다. 정렬 패드 배선들(PELT)은 연결 패드 배선들(CELT)과 전기적으로 연결될 수 있다. 이에 따라, 정렬 패드 배선들(PELT)은 하부 패드 배선들(PSL)과 연결 패드 배선들(PCNE)을 전기적으로 연결할 수 있다.
연결 패드 배선들(PCNE)은 정렬 패드 배선들(PELT) 상에 배치될 수 있다. 예를 들어, 연결 패드 배선들(PCNE)의 일부는 정렬 패드 배선들(PELT) 상에 배치될 수 있고, 연결 패드 배선들(PCNE)의 다른 일부는 보호막(PSV) 상에 배치될 수 있다. 실시예에 따라, 연결 패드 배선들(PCNE)은 정렬 패드 배선들(PELT)과 접촉할 수 있다. 실시예에 따라, 연결 패드 배선들(PCNE)은 제1 연결 패드 배선(PCNE1) 및 제2 연결 패드 배선(PCNE2)을 포함할 수 있다. 실시예에 따라, 연결 패드 배선들(PCNE)은 전술한 제1 연결 전극(CNE1) 혹은 제2 연결 전극(CNE2)과 동일한 층에 배치될 수 있다. 예를 들어, 제1 연결 패드 배선(PCNE1)은 제1 연결 전극(CNE1)과 동일한 공정 내 패터닝될 수 있고, 제2 연결 패드 배선(PCNE2)은 제2 연결 전극(CNE2)과 동일한 공정 내 패터닝될 수 있다. 실시예(예를 들어, 도 10)에 따라, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 동일한 공정 내 패터닝되는 경우, 제1 및 제2 연결 패드 배선들(PCNE1, PCNE2)은 제1 및 제2 연결 전극(CNE1, CNE2)과 동일한 공정 내 패터닝될 수도 있다.
실시예에 따르면, 연결 패드 배선들(PCNE)은 정렬 패드 배선들(PELT)과 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 패드 배선(PCNE1)은 제1 정렬 패드 배선(PELT1)과 전기적으로 연결될 수 있다. 제2 연결 패드 배선(PCNE2)은 제2 정렬 패드 배선(PELT2)과 전기적으로 연결될 수 있다.
도전성 소자(CE)는 패드 영역(PDA) 내에서 패드 배선들(PAL) 상에 배치될 수 있다. 예를 들어, 도전성 소자(CE)의 제1 단부(EP1)(혹은 제2 단부(EP2))는 제1 정렬 패드 배선(PELT1) 및 제1 연결 패드 배선(PCNE1)을 향할 수 있고, 도전성 소자(CE)의 제2 단부(EP2)(혹은 제1 단부(EP1))는 제2 정렬 패드 배선(PELT2) 및 제2 연결 패드 배선(PCNE2)을 향할 수 있다.
도전성 소자(CE)는 칩 온 필름(COF)과 패드 배선들(PAL) 사이에 배치될 수 있다. 예를 들어, 도전성 소자(CE)는 칩 온 필름(COF)과 연결 패드 배선들(PCNE) 사이에 배치될 수 있다. 도전성 소자(CE)는 도전 연결부(CP)와 연결 패드 배선들(PCNE) 사이에 배치될 수 있다. 도전성 소자(CE)는 인접한 비도전 결합층(NCF) 사이에 배치될 수 있다.
실시예에 따르면, 도전성 소자(CE)는 제1 정렬 패드 배선(PELT1)과 제2 정렬 패드 배선(PELT2) 사이에 배치될 수 있다. 도전성 소자(CE)는 복수 개 제공될 수 있고, 도전성 소자(CE) 각각은 제1 정렬 패드 배선(PELT1)과 제2 정렬 패드 배선(PELT2) 사이에 정렬될 수 있다. 실시예에 따라, 도전성 소자(CE)는 제1 연결 패드 배선(PCNE1)과 제2 연결 패드 배선(PCNE2) 사이에 배치될 수 있다. 실시예에 따라, 도전성 소자(CE)는 표시 영역(DA)에서 도전성 소자(CE)가 배치된 공정과 유사하게 패드 영역(PDA)에서 제1 정렬 패드 배선(PELT1)과 제2 정렬 패드 배선(PELT2) 사이에 정렬될 수 있다. 예를 들어, 도전성 소자(CE)를 포함한 잉크(INK)가 제1 정렬 패드 배선(PELT1)과 제2 정렬 패드 배선(PELT2) 상에 공급되고, 제1 정렬 패드 배선(PELT1)에 제1 정렬 신호를 공급하며, 제2 정렬 패드 배선(PELT2)에 제2 정렬 신호를 공급할 수 있다. 패드 영역(PDA) 내에서 도전성 소자(CE)는 정렬 패드 배선들(PELT)에 공급된 전기적 신호에 따른 전계에 기초하여 정렬 패드 배선들(PELT) 상에 정렬될 수 있다. 실시예에 따라, 패드 영역(PDA) 내에 도전성 소자(CE)는 연결 패드 배선들(PCNE)이 패터닝된 이후 공급될 수 있고, 이에 따라, 도전성 소자(CE)는 연결 패드 배선들(PCNE) 상에 배치될 수 있다.
실시예에 따르면, 정렬된 도전성 소자(CE)는 정렬 패드 배선(PELT) 및 연결 패드 배선(PCNE)과 전기적으로 연결될 수 있다. 도전성 소자(CE)의 도전 패턴(CO)은 정렬 패드 배선(PELT) 및 연결 패드 배선(PCNE)과 전기적으로 연결될 수 있다. 예를 들어, 도전 패턴(CO)은 연결 패드 배선(PCNE)과 접촉할 수 있고, 이에 따라, 패드 배선들(PAL)은 도전 패턴(CO)과 전기적으로 연결될 수 있다. 도전 패턴(CO)의 일부는 제1 영역(S1)에서 제1 연결 패드 배선(PCNE1)과 접촉할 수 있다. 도전 패턴(CO)의 다른 일부는 제2 영역(S2)에서 제2 연결 패드 배선(PCNE2)과 접촉할 수 있다. 실시예에 따라, 도전 패턴(CO)이 배치(혹은 패터닝)되지 않은 도전성 소자(CE)의 외부 표면은 패드 배선들(PAL)과 이격될 수 있다.
실시예에 따르면, 도전 패턴(CO)의 제2 길이(L2)는 제1 연결 패드 배선(PCNE1)과 제2 연결 패드 배선(PCNE2) 사이의 간격보다 적어도 클 수 있다. 이에 따라, 도전 패턴(CO)의 일단이 제1 연결 패드 배선(PCNE1)과 접촉하면서 이와 동시에, 도전 패턴(CO)의 타단이 제2 연결 패드 배선(PCNE2)과 접촉할 수 있다.
실시예에 따르면, 패드 배선들(PAL) 상에는 비도전 결합층(NCF)이 형성될 수 있다. 비도전 결합층(NCF)은 연결 패드 배선(PCNE)과 칩 온 필름(COF) 및 도전 연결부(CP)를 결합할 수 있다. 비도전 결합층(NCF)은 둘 이상의 구성을 결합하기 위한 접착성 물질을 포함할 수 있다. 실시예에 따라, 비도전 결합층(NCF)은 비도전성 필름(Non-conductive film)을 포함할 수 있다.
칩 온 필름(COF)은 도전성 소자(CE)를 통해 패드 배선들(PAL)과 전기적으로 연결될 수 있다. 예를 들어, 칩 온 필름(COF)은 패드 배선들(PAL)과 전기적으로 연결된 도전성 소자(CE)와 도전 연결부(CP)를 통해 전기적으로 연결될 수 있다. 예를 들어, 칩 온 필름(COF)의 일부는 도전 연결부(CP)와 결합되고, 도전 연결부(CP)는 도전 패턴(CO)의 일부와 접촉할 수 있다. 이에 따라, 도전 연결부(CP)와 도전 패턴(CO)은 칩 온 필름(COF)이 공급하는 전기적 신호를 패드 배선들(PAL)에 인가할 수 있다. 도전 연결부(CP)는 다양한 도전성 물질을 포함할 수 있다. 예를 들어, 도전 연결부(CP)는 주석(Sn) 및 구리(Cu)의 그룹 중 하나 이상을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
칩 온 필름(COF)은 비도전성 결합층(NCF)을 통해 베이스층(BSL) 상의 하나 이상의 구성과 결합될 수 있다. 예를 들어, 칩 온 필름(COF)은 비도전성 결합층(NCF)을 통해 연결 패드 배선들(PCNE)과 결합될 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다. 실시예에 따라, 연결 패드 배선들(PCNE) 상에 하나 이상의 절연막이 배치되고, 칩 온 필름(COF)이 비도전성 결합층(NCF)을 통해 상기 하나 이상의 절연막과 결합될 수도 있다.
결국, 실시예에 따르면, 도전성 소자(CE)의 도전 패턴(CO)은 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로의 전기적 경로를 형성할 수 있다. 예를 들어, 패드 배선들(PAL), 도전성 소자(CE), 및 칩 온 필름(COF)은 평면 상에서 볼 때, 서로 중첩할 수 있고, 연성 회로 부재(FPCB)가 공급하는 전기적 신호는 칩 온 필름(COF) 및 도전 패턴(CO)을 통해 패드 배선들(PAL)에 공급될 수 있다.
다음으로, 도 16 내지 도 24를 참조하여, 일 실시예에 따른 표시 장치(DD)의 제조 방법에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나, 중복하지 않는다.
도 16은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 개략적인 순서도이다. 도 17 내지 도 24는 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 공정 단계별 개략적인 도면들이다.
도 17 내지 도 20은 도 7을 참조하여 전술한 단면 구조를 중심으로 나타낼 수 있다. 도 17 내지 도 20은 표시 영역(DA)에서의 단면 구조의 제조 방법을 나타낼 수 있다. 도 17 내지 도 20에서는, 설명의 편의상 화소 회로층(PCL)은 간략히 도시되었다.
도 21 내지 도 24는 도 15를 참조하여 전술한 단면 구조를 중심으로 나타낼 수 있다. 도 21 내지 도 24는 패드 영역(PDA)에서의 단면 구조의 제조 방법을 나타낼 수 있다.
도 16을 참조하면, 실시예에 따른 표시 장치(DD)의 제조 방법은, 베이스층 상에 배선들을 배치하는 단계(S120), 표시 영역에 도전성 소자를 제공하는 단계(S140), 연결 전극을 패터닝하는 단계(S160), 패드 영역에 도전성 소자를 제공하는 단계(S180), 및 칩 온 필름을 제공하는 단계(S190)를 포함할 수 있다.
도 16, 도 17, 및 도 21을 참조하면, 베이스층 상에 배선들을 배치하는 단계(S120)에서, 표시 영역(DA) 내 베이스층(BSL) 상에 화소 회로층(PCL)을 형성할 수 있고, 패드 영역(PDA) 내 베이스층(BSL) 상에 절연막들 및 하부 패드 배선들(PSL)을 형성할 수 있다. 또한, 표시 영역(DA) 내 화소 회로층(PCL) 상에 정렬 전극들(ELT)을 형성하고, 패드 영역(PDA) 내 하부 패드 배선들(PSL)을 형성할 수 있다.
실시예에 따르면, 베이스층(BSL) 상에 배치되는 전극들(혹은 배선들), 절연막들은 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 혹은 유기물 등을 패터닝하여 형성될 수 있다.
본 단계(phase)에서, 표시 영역(DA)에서는 화소 회로층(PCL)을 형성하기 위한 소스/드레인층(SDL)이 패터닝될 수 있다. 실시예에 따라, 화소 회로층(PCL) 상에 절연 패턴들(INP)을 형성하고, 정렬 전극들(ELT)을 형성(또는 패터닝)할 수 있다. 그리고 정렬 전극들(ELT) 상에 제1 절연막(INS1)을 형성할 수 있다. 실시예에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)은 일 영역을 사이에 두고 서로 이격될 수 있으며, 이에 따라 도전성 소자들(CE)이 정렬될 수 있는 영역을 정의할 수 있다.
본 단계에서, 패드 영역(PDA)에서는 베이스층(BSL) 상에 하부 패드 배선들(PSL)이 패터닝될 수 있고, 하부 패드 배선들(PSL)과 전기적으로 연결된 정렬 패드 배선들(PELT)이 패터닝될 수 있다. 예를 들어, 제1 및 제2 하부 패드 배선들(PSL1, PSL2)을 배치한 후, 컨택홀들이 형성된 제2 층간 절연막(ILD2)을 배치하고, 제1 및 제2 정렬 패드 배선들(PELT1, PELT2)을 배치할 수 있다. 이에 따라, 제1 하부 패드 배선(PSL1)과 전기적으로 연결된 제1 정렬 패드 배선(PELT1) 및 제2 하부 패드 배선(PSL2)과 전기적으로 연결된 제2 정렬 패드 배선(PELT2)이 제공될 수 있다. 실시예에 따라, 제1 정렬 패드 배선(PELT1)과 제2 정렬 패드 배선(PELT2)은 서로 이격될 수 있으며, 이에 따라 도전성 소자들(CE)이 정렬될 수 있는 영역을 정의할 수 있다.
한편, 본 단계에서, 보호막(PSV)은 제2 층간 절연막(ILD2)이 배치된 이후 배치될 수 있으며, 정렬 패드 배선들(PELT)이 배치되도록 제2 층간 절연막(ILD2)의 일부를 노출할 수 있다.
도 16 및 도 18을 참조하면, 표시 영역에 도전성 소자를 제공하는 단계(S140)에서, 도전성 소자(CE)가 표시 영역(DA) 내에서 정렬될 수 있다.
본 단계에서, 제1 뱅크(BNK1)가 제1 절연막(INS1) 상에 배치(또는 형성)될 수 있다. 여기서, 제1 뱅크(BNK1)는 유체가 수용될 수 있는 공간을 정의할 수 있다.
본 단계에서, 제1 뱅크(BNK1)가 정의하는 유체가 수용될 수 있는 공간에는 도전성 소자들(CE)을 포함한 잉크(INK)가 공급될 수 있다. 예를 들어, 도전성 소자들(CE) 및 용매(SLV)를 포함한 잉크(INK)는 유체를 분사하도록 구성된 프린팅 장치에 의해 베이스층(BSL) 상에 공급될 수 있다. 실시예에 따라, 용매(SLV)는 유기 용매를 포함할 수 있다. 예를 들어, 용매(SLV)는 PGMEA(Propylene Glycol Methyl Ether Acetate), DGPE((Dipropylen Glycol n-Propyl Ether), 및 TGBE(Triethylene Gylcol n-Butyl Ether) 중 하나일 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
본 단계에서, 잉크(INK)가 제1 뱅크(BNK1)가 정의한 공간 내 수용되고, 정렬 전극(ELT)에는 정렬 신호들이 공급될 수 있으며, 도전성 소자들(CE)은 상기 정렬 신호들에 따른 전계에 기초하여 정렬될 수 있다. 전술한 바와 같이, 제1 전극(ELT1)에는 제1 정렬 신호가 공급되고, 제2 전극(ELT2)에는 제2 정렬 신호가 공급되어, 도전성 소자들(CE)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 이후, 용매(SLV)는 제거될 수 있다.
실시예에 따르면, 도전성 소자(CE)는 표시 영역(DA) 내 일 영역에 정렬될 수 있고, 후속적인 공정이 수행되어 애노드 신호 및 캐소드 신호가 공급되는 경우 광을 발산할 수 있다.
한편, 도 19를 참조하면, 용매(SLV)가 제거되고, 도전성 소자(CE) 상에 제2 절연막(INS2)이 배치(혹은 패터닝)될 수 있다.
본 단계에서, 제2 절연막(INS2)은 도전성 소자(CE)의 도전 패턴(CO)을 전체적으로 커버할 수 있다. 예를 들어, 제2 절연막(INS2)은 평면 상에서 볼 때, 도전 패턴(CO)을 전체적으로 중첩하도록 패터닝될 수 있다. 이에 따라, 도전 패턴(CO)이 후속 공정에서 연결 전극들(CNE1, CNE2)과 전기적으로 연결되는 리스크가 방지될 수 있다.
도 16, 도 20, 및 도 22를 참조하면, 연결 전극을 패터닝하는 단계(S160)에서 표시 영역(DA)에서 연결 전극들(CNE1, CNE2)이 패터닝될 수 있고, 패드 영역(PDA)에서 연결 패드 배선들(PCNE)이 패터닝될 수 있다.
본 단계에서, 표시 영역(DA)에서는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 패터닝될 수 있다. 예를 들어, 도전성 소자(CE)의 제1 단부(EP1)와 전기적으로 연결되도록 제1 연결 전극(CNE1)이 배치될 수 있다. 그리고 제1 연결 전극(CNE1)이 커버되도록 제3 절연막(INS3)이 배치될 수 있다. 그리고 도전성 소자(CE)의 제2 단부(EP2)와 전기적으로 연결되도록 제2 연결 전극(CNE2)이 배치될 수 있다. 이에 따라, 도전성 소자(CE)의 양 단부들(EP1, EP2)은 제1 및 제2 연결 전극들(CNE1, CNE2)과 전기적으로 연결될 수 있으며, 표시 영역(DA) 내 배치된 도전성 소자(CE)는 광을 발산하도록 구성될 수 있다.
한편, 실시예에 따라, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 동일한 공정 내 패터닝될 수도 있다. 이 경우, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 시점에 증착되어 제조될 수 있으며, 서로 동일한 물질을 포함할 수 있다.
본 단계에서, 패드 영역(PDA)에서는 제1 연결 패드 배선(PCNE1) 및 제2 연결 패드 배선(PCNE2)이 패터닝될 수 있다. 예를 들어, 제1 연결 패드 배선(PCNE1)은 제1 정렬 패드 배선(PELT1) 상에 배치되어, 제1 정렬 패드 배선(PELT1)과 전기적으로 연결될 수 있다. 제2 연결 패드 배선(PCNE2)은 제2 정렬 패드 배선(PELT2) 상에 배치되어, 제2 정렬 패드 배선(PELT2)과 전기적으로 연결될 수 있다.
도 16 및 도 23을 참조하면, 패드 영역에 도전성 소자를 제공하는 단계(S180)에서, 도전성 소자(CE)가 패드 영역(PDA) 내에서 정렬될 수 있다.
실시예에 따르면, 패드 영역(PDA) 내 정렬되는 도전성 소자(CE)와 표시 영역(DA) 내 정렬되는 도전성 소자(CE)는 동일한 대상을 의미할 수 있다. 이에 따라, 표시 영역(DA) 내 도전성 소자(CE)를 공급하기 위해 이용된 공정 설비(예를 들어, 프린팅 장치 등)는 패드 영역(PDA) 내 도전성 소자(CE)를 공급하기 위해 이용될 수 있다.
본 단계에서, 도전성 소자(CE)는 전술한 표시 영역(DA)에 도전성 소자(CE)를 제공하는 단계(S140)와 유사한 방식으로, 제1 정렬 패드 배선(PELT1)과 제2 정렬 패드 배선(PELT2) 사이에 정렬될 수 있다. 예를 들어, 제1 정렬 패드 배선(PELT1) 및 제1 연결 패드 배선(PCNE1)에 제1 정렬 신호(예를 들어, 교류 신호)가 공급될 수 있고, 제2 정렬 패드 배선(PELT2) 및 제2 연결 패드 배선(PCNE2)에 제2 정렬 신호(예를 들어, 그라운드 신호)가 공급될 수 있다. 이에 따라, 패드 영역(PDA)에서 도전성 소자(CE)는 상기 제1 정렬 신호 및 상기 제2 정렬 신호에 따른 전계에 기초하여 정렬될 수 있다. 실시예에 따라, 패드 배선들(PAL) 상에서 도전성 소자(CE)의 제1 단부(EP1) 혹은 제2 단부(EP2)가 향하는 방향은 특별히 제한되지 않는다.
본 단계에서, 도전성 소자(CE)는 패드 배선들(PAL)과 전기적으로 연결될 수 있다. 예를 들어, 도전성 소자(CE)의 도전 패턴(CO)은 연결 패드 배선들(PCNE)과 전기적으로 연결될 수 있다.
도 16 및 도 24를 참조하면, 칩 온 필름(COF)을 제공하는 단계(S190)에서, 칩 온 필름(COF)이 도전성 소자(CE) 및 패드 배선들(PAL)과 전기적으로 연결될 수 있다.
본 단계에서, 비도전성 결합층(NCF)이 배치될 수 있고, 도전 연결부(CP)와 결합된 칩 온 필름(COF)이 도전성 소자(CE)의 상부에 제공될 수 있다. 이에 따라, 도전성 소자(CE)의 도전 패턴(CO)은 도전 연결부(CP)와 전기적으로 연결될 수 있고, 이에 따라, 칩 온 필름(COF)은 도전 연결부(CP) 및 도전 패턴(CO)을 통해 패드 배선들(PAL)과 전기적으로 연결될 수 있다.
결국, 실시예에 따른 도전성 소자(CE)는 표시 영역(DA)에서 발광 소자로 기능할 수 있으며, 이와 동시에 패드 영역(PDA)에서 베이스층(BSL)의 두께 방향으로의 전기적 연결 부재로 기능할 수 있다. 이에 따라, 공정 설비가 간소화되어 공정 비용이 절감될 수 있다.
이후, 별도 도면에 도시되지 않았으나, 색상 변환층(CCL) 및 색상 필터층(CFL)이 형성되어 실시예에 따른 표시 장치(DD)가 제조될 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
CE: 도전성 소자
SCL1, SCL2: 제1 반도체층, 제2 반도체층
AL: 활성층
INF: 소자 절연막
CO: 도전 패턴
DD: 표시 장치
BSL: 베이스층
DCB: 구동 회로 부재
COF: 칩 온 필름
FPCB: 연성 회로 부재
PXL: 화소
SPXL: 서브 화소
PAD: 패드
DA: 표시 영역
NDA: 비표시 영역
PDA: 패드 영역
CNE1, CNE2: 제1 연결 전극, 제2 연결 전극
BNK1, BNK2: 제1 뱅크, 제2 뱅크
ELT1, ELT2: 제1 전극, 제2 전극
PCL: 화소 회로층
DPL: 표시 소자층
INS1, INS2, INS3, INS4: 제1 절연막, 제2 절연막, 제3 절연막, 제4 절연막
CAV: 캐비티
CF: 색상 필터층
OPL: 광학층
CCL: 색상 변환층
OC: 오버코트층
OFL: 외곽 필름층
PAL: 패드 배선
NCF: 비도전 결합층

Claims (26)

  1. 도전성 소자로서,
    상기 도전성 소자의 제1 단부에 인접한 제1 반도체층;
    상기 도전성 소자의 제2 단부에 인접한 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층;
    상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및
    상기 소자 절연막 상에 배치된 도전 패턴; 을 포함하는,
    도전성 소자.
  2. 제1 항에 있어서,
    상기 도전 패턴은 상기 도전성 소자의 단면 방향으로 상기 소자 절연막을 둘러싸고,
    상기 단면 방향은 상기 제1 단부로부터 상기 제2 단부를 향하는 방향과 상이한,
    도전성 소자.
  3. 제1 항에 있어서,
    상기 도전 패턴은 도전성 물질을 포함하고, 상기 소자 절연막에 의해 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 활성층과 전기적으로 분리된,
    도전성 소자.
  4. 제1 항에 있어서,
    상기 도전 패턴은 상기 제1 단부에 인접한 상기 소자 절연막의 일부 및 상기 제2 단부에 인접한 상기 소자 절연막의 일부를 노출하는,
    도전성 소자.
  5. 제1 항에 있어서,
    상기 도전 패턴의 두께는 200nm 내지 350nm인,
    도전성 소자.
  6. 제1 항에 있어서,
    상기 도전성 소자는 상기 제1 단부로부터 상기 제2 단부를 향하는 방향을 기준으로 제1 길이를 갖고,
    상기 도전 패턴은 상기 제1 단부로부터 상기 제2 단부를 향하는 방향을 기준으로 제2 길이를 갖고,
    상기 제2 길이에 대한 상기 제1 길이의 비(ratio)는 1.3 내지 1.6인,
    도전성 소자.
  7. 베이스층 상의 패드 영역 내 배치되고 제1 정렬 패드 배선 및 제2 정렬 패드 배선을 포함하는 패드 배선;
    적어도 일부가 상기 제1 정렬 패드 배선 및 상기 제2 정렬 패드 배선 상에 배치된 도전성 소자; 및
    일부가 상기 도전성 소자와 전기적으로 연결되고, 다른 일부가 연성 회로 부재와 전기적으로 연결된 칩 온 필름; 을 포함하고,
    상기 도전성 소자는:
    상기 제1 단부에 인접한 제1 반도체층;
    상기 제2 단부에 인접한 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층;
    상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및
    상기 소자 절연막 상에 배치된 도전 패턴; 을 포함하고,
    상기 도전 패턴은 상기 패드 배선과 상기 칩 온 필름을 전기적으로 연결하는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선은 서로 이격되고,
    상기 도전성 소자는 복수 개 제공되어, 상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선 사이에 정렬된,
    표시 장치.
  9. 제7 항에 있어서,
    상기 도전 패턴은 패드 배선의 적어도 일부와 물리적으로 접촉하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 패드 배선은 상기 제1 정렬 패드 배선 상의 제1 연결 패드 배선 및 상기 제2 정렬 패드 배선 상의 제2 연결 패드 배선을 포함하고,
    상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선은 서로 이격되고,
    상기 도전 패턴의 일부는 상기 제1 연결 패드 배선과 물리적으로 접촉하고, 상기 도전 패턴의 다른 일부는 상기 제2 연결 패드 배선과 물리적으로 접촉하는,
    표시 장치.
  11. 제7 항에 있어서,
    상기 제1 정렬 패드 배선과 상기 제2 정렬 패드 배선 간 이격 거리는 상기 도전 패턴의 길이보다 작은,
    표시 장치.
  12. 제7 항에 있어서,
    상기 칩 온 필름을 상기 베이스층 상에 배치된 구성들 중 적어도 일부와 결합하기 위한 비도전성 결합층; 및
    상기 칩 온 필름과 전기적으로 연결되고, 상기 도전 패턴과 접촉하는 도전 연결부; 를 더 포함하는,
    표시 장치.
  13. 제7 항에 있어서,
    상기 베이스층 상의 표시 영역 내 배치되고 제1 전극 및 제2 전극을 포함하는 전극들; 을 더 포함하고,
    상기 도전성 소자의 일부는 상기 제1 전극과 상기 제2 전극 사이에 정렬되어, 상기 표시 영역 내에서 광을 발산하도록 구성된,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연막; 및
    상기 제1 절연막 상에 배치되고 상기 베이스층의 두께 방향으로 돌출된 절연 패턴들; 을 더 포함하는,
    표시 장치.
  15. 제13 항에 있어서,
    상기 표시 영역 내 상기 도전성 소자의 상기 제1 단부와 전기적으로 연결된 제1 연결 전극; 및
    상기 표시 영역 내 상기 도전성 소자의 상기 제2 단부와 전기적으로 연결된 제2 연결 전극; 을 더 포함하고,
    상기 제1 연결 전극과 상기 제2 연결 전극은 상기 도전 패턴과 전기적으로 분리되고, 상이한 층에 배치된,
    표시 장치.
  16. 제13 항에 있어서,
    상기 표시 영역 내 상기 도전성 소자의 상기 제1 단부와 전기적으로 연결된 제1 연결 전극; 및
    상기 표시 영역 내 상기 도전성 소자의 상기 제2 단부와 전기적으로 연결된 제2 연결 전극; 을 더 포함하고,
    상기 제1 연결 전극과 상기 제2 연결 전극은, 상기 도전 패턴과 전기적으로 분리되고, 동일한 층에 배치된,
    표시 장치.
  17. 제13 항에 있어서,
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연막; 을 더 포함하고,
    상기 표시 영역 내 상기 도전성 소자와 상기 제1 절연막은 상기 도전 패턴이 배치되지 않은 영역에서 캐비티를 형성하는,
    표시 장치.
  18. 제17 항에 있어서,
    상기 표시 영역 내 상기 도전성 소자의 상기 도전 패턴을 전체적으로 커버하는 제2 절연막; 을 더 포함하는,
    표시 장치.
  19. 베이스층 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 도전성 소자;
    상기 도전성 소자의 제1 단부와 전기적으로 연결된 제1 연결 전극; 및
    상기 도전성 소자의 제2 단부와 전기적으로 연결된 제2 연결 전극; 을 포함하고,
    상기 도전성 소자는:
    상기 제1 단부에 인접한 제1 반도체층;
    상기 제2 단부에 인접한 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층;
    상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및
    상기 소자 절연막 상에 배치된 도전 패턴; 을 포함하는,
    표시 장치.
  20. 베이스층 상에 배치된 패드 배선;
    상기 패드 배선과 전기적으로 연결된 복수의 도전성 소자들;
    일부가 상기 복수의 도전성 소자들과 전기적으로 연결되고, 다른 일부가 연성 회로 부재와 전기적으로 연결된 칩 온 필름;
    상기 칩 온 필름을 상기 베이스층 상에 배치된 구성들 중 일부와 결합하기 위한 비도전성 결합층; 을 포함하는,
    표시 장치.
  21. 패드 영역 및 표시 영역을 포함하는 베이스층 상에 전극들을 배치하는 단계-상기 전극들은 상기 패드 영역 내 배치된 정렬 패드 배선들 및 상기 표시 영역 내 배치된 정렬 배선들을 포함함-;
    상기 표시 영역 내 상기 정렬 배선들 상에 도전성 소자들을 배치하는 단계;
    상기 베이스층 상에 연결 전극들을 패터닝하는 단계;
    상기 패드 영역 내 상기 정렬 패드 배선들 상에 상기 도전성 소자들을 배치하는 단계; 및
    일부가 연성 회로 부재와 전기적으로 연결된 칩 온 필름을 상기 패드 영역 내 상기 도전성 소자들과 전기적으로 연결하는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 표시영역 내에 상기 도전성 소자들을 배치하는 단계는,
    상기 도전성 소자들을 포함하는 잉크를 상기 베이스층 상에 공급하는 단계;
    상기 전극들에 정렬 신호를 인가하는 단계; 및
    상기 도전성 소자들이 상기 정렬 신호에 따라 형성된 전계에 기초하여 상기 전극들 상에 정렬되는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 표시 영역 내 상기 도전성 소자들을 배치하기 위해 이용되는 설비는 상기 패드 영역 내 상기 도전성 소자들을 배치하기 위해 이용되는 설비와 동일한,
    표시 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 연결 전극들을 패터닝하는 단계는,
    상기 표시 영역 내 상기 도전성 소자들과 전기적으로 연결된 제1 연결 전극 및 제2 연결 전극을 패터닝하는 단계; 및
    상기 패드 영역 내 상기 정렬 패드 배선들 상에 연결 패드 배선들을 패터닝하는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 도전성 소자들은
    상기 제1 단부에 인접한 제1 반도체층;
    상기 제2 단부에 인접한 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층;
    상기 활성층을 커버하고, 상기 제1 단부와 상기 제2 단부를 노출하는 소자 절연막; 및
    상기 소자 절연막 상에 배치된 도전 패턴; 을 포함하고,
    상기 패드 영역 내 상기 도전성 소자들을 배치하는 단계는, 상기 연결 패드 배선들과 상기 도전 패턴이 서로 접촉하는 단계를 포함하는,
    표시 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 칩 온 필름을 상기 패드 영역 내 상기 도전성 소자들과 전기적으로 연결하는 단계는, 상기 도전 패턴과 상기 도전성 소자들이 서로 전기적으로 연결되는 단계를 포함하는,
    표시 장치의 제조 방법.
KR1020220096970A 2022-08-03 2022-08-03 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법 KR20240020311A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220096970A KR20240020311A (ko) 2022-08-03 2022-08-03 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법
US18/315,614 US20240047620A1 (en) 2022-08-03 2023-05-11 Conductive element, display device, and method of fabricating display device
PCT/KR2023/011237 WO2024029893A1 (ko) 2022-08-03 2023-08-01 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220096970A KR20240020311A (ko) 2022-08-03 2022-08-03 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20240020311A true KR20240020311A (ko) 2024-02-15

Family

ID=89769670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220096970A KR20240020311A (ko) 2022-08-03 2022-08-03 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법

Country Status (3)

Country Link
US (1) US20240047620A1 (ko)
KR (1) KR20240020311A (ko)
WO (1) WO2024029893A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244926B1 (ko) * 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법
JP6497858B2 (ja) * 2014-07-11 2019-04-10 株式会社ジャパンディスプレイ 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
KR102481381B1 (ko) * 2016-01-11 2022-12-27 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
US11695102B2 (en) * 2020-06-19 2023-07-04 Creeled, Inc. Active electrical elements with light-emitting diodes

Also Published As

Publication number Publication date
WO2024029893A1 (ko) 2024-02-08
US20240047620A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
KR20230147248A (ko) 표시 장치 및 그 제조 방법
KR20240020311A (ko) 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법
KR20230056859A (ko) 표시 장치 및 그의 제조 방법
KR20230140673A (ko) 표시 장치
KR20240045436A (ko) 표시 장치, 타일드 표시 장치, 및 표시 장치의 제조 방법
KR20230167202A (ko) 표시 장치 및 그 제조 방법
KR20230174799A (ko) 표시 장치 및 이의 제조 방법
KR20230168645A (ko) 표시 장치 및 그 제조 방법
KR20240052150A (ko) 표시 장치
KR20240007825A (ko) 표시 장치 및 그 제조 방법
KR20240015234A (ko) 표시 장치 및 그 제조 방법
KR20230127409A (ko) 표시 장치 및 그 제조 방법
KR20230110415A (ko) 표시 장치 및 그 제조 방법
KR20240015821A (ko) 표시 장치
KR20230115387A (ko) 표시 장치
KR20230128196A (ko) 표시 장치 및 그 제조 방법
KR20230105711A (ko) 표시 장치
KR20230146706A (ko) 표시 장치 및 그 제조 방법
KR20230121223A (ko) 표시 장치
KR20230174307A (ko) 표시 장치
KR20240003401A (ko) 표시 장치 및 이의 제조 방법
KR20230131342A (ko) 표시 장치
KR20230050543A (ko) 표시 장치
KR20230102037A (ko) 표시 장치
CN117810242A (zh) 显示装置