KR20230146706A - 표시 장치 및 그 제조 방법 - Google Patents

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김현
박정수
이종찬
정웅희
홍정은
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Abstract

본 개시의 일 실시예에 따른 표시 장치는, 베이스층 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 뱅크; 상기 뱅크가 둘러싸는 영역 내 배치된 발광 소자; 및 상기 뱅크 상에 배치된 제2 절연층; 을 포함할 수 있다. 상기 제2 절연층은 상기 뱅크의 일면을 노출하는 개구를 형성할 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD FOR THE SAME}
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 개시의 일 과제는, 발광 소자의 정렬도가 개선되고, 공정 단계가 간소화된, 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 표시 장치는, 베이스층 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 뱅크; 상기 뱅크가 둘러싸는 영역 내 배치된 발광 소자; 및 상기 뱅크 상에 배치된 제2 절연층; 을 포함할 수 있다. 상기 제2 절연층은 상기 뱅크의 일면을 노출하는 개구를 형성할 수 있다.
실시예에 따라, 상기 개구는 평면 상에서 볼 때, 상기 발광 소자가 배치된 영역의 적어도 일부를 둘러쌀 수 있다.
실시예에 따라, 상기 뱅크는 상기 베이스층의 두께 방향으로 돌출되고, 상기 발광 소자가 배치된 영역에 인접하여 단차를 형성할 수 있다.
실시예에 따라, 상기 뱅크는, 제1 뱅크 및 제2 뱅크를 포함할 수 있다. 상기 개구는 평면 상에서 볼 때, 상기 제1 뱅크와 중첩하고, 상기 제2 뱅크와 비중첩할 수 있다. 상기 제1 뱅크는 제1_1 뱅크 및 제1_2 뱅크를 포함할 수 있다. 상기 제2 뱅크는 상기 제1_1 뱅크와 상기 제1_2 뱅크 사이에 배치될 수 있다.
실시예에 따라, 상기 제1 뱅크는 제1 두께를 갖는 제1 뱅크 영역 및 제2 두께를 갖는 제2 뱅크 영역을 포함할 수 있다. 상기 제2 두께는 상기 제1 두께보다 작을 수 있다. 상기 제2 뱅크 영역은 상기 제1 뱅크 영역에 비해 상기 발광 소자에 더 인접할 수 있다.
실시예에 따라, 상기 발광 소자와 전기적으로 연결된 연결 전극; 을 더 포함할 수 있다. 상기 연결 전극은 상기 제1 절연층을 관통하는 컨택홀을 통해 상기 제1 전극과 전기적으로 연결될 수 있고, 상기 개구를 통해 상기 뱅크와 접촉할 수 있다.
실시예에 따라, 상기 개구와 중첩하는 영역에서, 상기 뱅크의 일면의 적어도 일부는 인입되어 캐비티가 형성될 수 있다.
실시예에 따라, 상기 캐비티와 상기 제2 절연층은 평면 상에서 볼 때 비중첩할 수 있다.
실시예에 따라, 상기 뱅크는 유기 재료를 포함할 수 있고, 상기 제2 절연층은 무기 재료를 포함할 수 있다.
실시예에 따라, 상기 제1 절연층과 상기 제2 절연층은 동일한 물질을 포함할 수 있다.
본 개시의 일 실시예에 따른 표시 장치의 제조 방법은, 베이스층 상에 제1 전극 및 제2 전극을 배치하는 단계; 상기 제1 전극 및 상기 제2 전극 상에 제1 베이스 절연층을 배치하는 단계; 상기 제1 베이스 절연층 상에 뱅크를 형성하는 단계; 상기 뱅크의 적어도 일부가 커버되도록 상기 제2 베이스 절연층을 배치하는 단계; 상기 제1 베이스 절연층을 식각하여 제1 절연층을 제공하는 단계; 상기 제2 베이스 절연층을 식각하여 제2 절연층을 제공하는 단계; 및 상기 베이스층 상에 발광 소자를 포함하는 잉크를 제공하는 단계; 및 상기 발광 소자를 상기 제1 전극과 상기 제2 전극 사이에 정렬하는 단계; 를 포함할 수 있다. 상기 제2 절연층을 제공하는 단계는, 상기 뱅크의 적어도 일부를 노출하는 개구를 형성하는 단계를 포함할 수 있다. 상기 잉크를 제공하는 단계에서, 상기 잉크는 상기 개구의 위치에 기초하여 상기 뱅크가 정의하는 공간에 수용될 수 있다.
실시예에 따라, 상기 개구는 평면 상에서 볼 때, 상기 발광 소자가 배치된 영역의 적어도 일부를 둘러쌀 수 있다.
실시예에 따라, 상기 제2 베이스 절연층을 배치하는 단계에서, 상기 뱅크의 외면은 상기 제1 베이스 절연층 및 상기 제2 베이스 절연층에 의해 커버될 수 있다.
실시예에 따라, 상기 잉크를 제공하는 단계에서, 상기 잉크가 공급되는 영역의 가장자리는 상기 개구의 위치에 대응할 수 있다.
실시예에 따라, 상기 정렬하는 단계는, 상기 제1 전극에 제1 정렬 신호를 공급하는 단계; 및 상기 제2 전극에 제2 정렬 신호를 공급하는 단계; 를 포함할 수 있다.
실시예에 따라, 상기 뱅크를 형성하는 단계는, 상기 제1 베이스 절연층 상에 베이스 뱅크층을 형성하는 단계; 상기 베이스 뱅크층 상에 포토레지스트 층을 형성하는 단계; 풀톤 영역을 포함하는 바이너리 마스크를 이용하여 상기 포토레지스트 층을 패터닝하여 식각 마스크를 제조하는 단계; 및 상기 식각 마스크를 이용하여 상기 베이스 뱅크층을 식각하는 단계; 를 포함할 수 있다. 상기 식각 마스크를 제조하는 단계에서, 상기 바이너리 마스크의 풀톤 영역은 상기 뱅크가 배치되는 영역에 대응하도록 배치될 수 있다.
실시예에 따라, 상기 뱅크는 제1 두께를 갖는 제1 뱅크 영역 및 제2 두께를 갖는 제2 뱅크 영역을 포함할 수 있다. 상기 제2 두께는 상기 제1 두께보다 작을 수 있다. 상기 제2 뱅크 영역은 상기 제1 뱅크 영역에 비해 상기 발광 소자에 더 인접할 수 있다. 상기 뱅크를 형성하는 단계는, 상기 제1 베이스 절연층 상에 베이스 뱅크층을 형성하는 단계; 상기 베이스 뱅크층 상에 포토레지스트 층을 형성하는 단계; 풀톤 영역 및 하프톤 영역을 포함하는 마스크를 이용하여 상기 포토레지스트 층을 패터닝하여 식각 마스크를 제조하는 단계; 및 상기 식각 마스크를 이용하여 상기 베이스 뱅크층을 식각하는 단계; 를 포함할 수 있다. 상기 식각 마스크를 제조하는 단계에서, 상기 마스크의 상기 풀톤 영역은 상기 제1 뱅크 영역이 배치되는 영역에 대응하도록 배치되고, 상기 마스크의 상기 하프톤 영역은 상기 제2 뱅크 영역이 배치되는 영역에 대응하도록 배치될 수 있다.
실시예에 따라, 상기 표시 장치의 제조 방법은, 상기 개구에 대응하는 상기 뱅크의 일면이, 상기 제2 절연층에 비해 소수성 성질을 갖도록, 상기 뱅크 및 상기 제2 절연층에 플라즈마 표면 처리 공정을 수행하는 단계; 를 더 포함할 수 있다.
실시예에 따라, 상기 제1 절연층을 제공하는 단계와 상기 제2 절연층을 제공하는 단계는 동일한 공정 내에서 수행될 수 있다.
본 개시의 일 실시예에 따른 표시 장치의 제조 방법은, 베이스층 상에 배치된 전극들; 상기 전극들 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 발광 소자; 상기 제1 절연층 상에 배치된 뱅크; 및 상기 발광 소자를 대향하는 상기 뱅크의 측면 상에 배치되는 제2 절연층; 을 포함할 수 있다. 상기 제2 절연층은 상기 뱅크의 상면 상의 적어도 일부에 배치되지 않을 수 있다. 상기 뱅크는 상기 발광 소자에 인접하여 단차를 형성할 수 있다.
본 개시의 일 실시예에 의하면, 발광 소자의 정렬도가 개선되고, 공정 단계가 간소화된, 표시 장치 및 그 제조 방법이 제공될 수 있다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다.
도 6은 일 실시예에 따른 서브 화소를 나타낸 개략적인 평면도로서, 제2 절연층이 형성하는 개구를 설명하기 위한 개략적인 평면도이다.
도 7은 일 실시예에 따른 서브 화소를 나타낸 도면으로서, 도 5의 A~A’에 따른 개략적인 단면도이다.
도 8은 도 5의 B~B’에 따른 개략적인 단면도이다.
도 9는 도 7의 EA1 영역의 개략적인 확대도이다.
도 10은 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 개략적인 단면도이다.
도 11은 다른 실시예에 따른 서브 화소를 나타낸 도면으로서, 도 5의 A~A’에 따른 개략적인 단면도이다.
도 12 내지 도 21은 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 단면도들이다.
본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 개시는 표시 장치에 관한 것이다. 이하에서는 첨부된 도면들을 참조하여 실시예에 따른 표시 장치 및 그 제조 방법에 관하여 설명한다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 다양한 형상을 갖을 수 있다. 예를 들어, 발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상을 갖을 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 인접할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 인접하고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 인접할 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 In-AlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)에 포함될 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(multi quantum well, MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)에 포함될 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)에 포함될 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 본 개시가 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 아연 주석 산화물(ZTO) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)의 표면 상에는 절연막(INF)이 제공될 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(INF)은 발광 소자들(LD)의 표면 결함을 최소화하여 발광 소자들(LD)의 수명 및 발광 효율을 향상시킬 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx)의 그룹 중 선택된 하나 이상을 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 일 예로, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 본 개시가 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 영역(DA)에는 화소 유닛(PXU)이 배치될 수 있다. 화소 유닛(PXU)은 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및/또는 제3 서브 화소(SPXL3)를 포함할 수 있다. 이하에서는, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM)배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(SPXL1), 제2 색의 광을 방출하는 제2 서브 화소들(SPXL2), 및 제3 색의 광을 방출하는 제3 서브 화소들(SPXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 각각 소정 색의 광을 방출하는 화소일 수 있다. 실시예에 따라, 제1 서브 화소(SPXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 색상 변환층 및/또는 색상 필터층을 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
화소(PXL)는 일 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 본 개시가 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다. 도 4에는 실시예에 따른 서브 화소(SPXL)가 도시되었다. 서브 화소(SPXL)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 하나일 수 있다. 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및 제3 서브 화소(SPXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 서브 화소(SPXL)는 각각 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU) 및 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 서브 화소(SPXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제1 연결 전극(ELT1) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
실시예에 따르면, 제1 트랜지스터(M1)는 하부 보조 전극층(BML)의 일부를 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 보조 전극층(BML)은 일 절연층(예를 들어, 게이트 절연층(GI)(도 8 참조))을 사이에 두고 서로 중첩될 수 있다. 실시예에 따라, 하부 보조 전극층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 보조 전극층(BML)을 포함하는 경우, 화소(PXL) 구동 시에 제1 트랜지스터(M1)의 하부 보조 전극층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 보조 전극층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 보조 전극층(BML)을 배치할 경우, 하부 보조 전극층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 보조 전극층(BML)의 기능 및/또는 활용 방식이 이에 제한되는 것은 아니다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 해당 프레임의 데이터 신호가 데이터선(DL)으로 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제1 연결 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 연결 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 서브 화소(SPXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 n형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 서브 화소(SPXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되는 제1 연결 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 연결 전극(ELT2), 및 제1 및 제2 연결 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 연결 전극(ELT1)은 발광부(EMU)의 애노드 전극일 수 있다. 제2 연결 전극(ELT2)은 발광부(EMU)의 캐소드 전극일 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 상기 적어도 하나의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
이하에서는 도 5 내지 도 11을 참조하여, 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))의 평면 구조 및 단면 구조에 관하여 설명한다.
먼저, 도 5 내지 도 10을 참조하여 일 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))에 관하여 설명하고, 도 11을 참조하여 다른 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))에 관하여 설명한다.
도 5는 일 실시예에 따른 서브 화소를 나타낸 개략적인 평면도이다. 도 6은 일 실시예에 따른 서브 화소를 나타낸 개략적인 평면도로서, 제2 절연층이 형성하는 개구를 설명하기 위한 개략적인 평면도이다. 도 7은 일 실시예에 따른 서브 화소를 나타낸 도면으로서, 도 5의 A~A'에 따른 개략적인 단면도이다. 도 8은 도 5의 B~B'에 따른 개략적인 단면도이다. 도 9는 도 7의 EA1 영역의 개략적인 확대도이다. 도 10은 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 개략적인 단면도이다.
일 예로, 도 5는 서브 화소(SPXL)가 배치된 영역을 나타낸다. 도 5는 화소 유닛(PXU)을 형성하는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 하나일 수 있다. 아울러, 도 5는 3개의 전극들(ALE)을 포함하여, 발광 소자들(LD)이 배치되는 2개의 사로를 포함하는 실시예를 도시한다. 다만, 본 개시가 이에 한정되는 것은 아니며, 전극들(ALE) 및 사로의 개수 및 형태는 다양하게 변경될 수 있다.
도 5를 참조하면, 서브 화소(SPXL)는 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(LD)가 배치되어 광이 발산될 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 소자(LD)가 배치되지 않는 영역일 수 있다. 실시예에 따라, 발광 영역(EMA)은 평면 상에서 볼 때, 뱅크(BNK)와 비중첩하는 영역을 포함할 수 있다. 비발광 영역(NEA)은 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 비발광 영역(NEA)은 평면 상에서 볼 때, 뱅크(BNK)와 중첩하는 영역을 포함할 수 있다. 비발광 영역(NEA)은 뱅크(BNK)가 배치되는 영역일 수 있다.
뱅크(BNK)는 뱅크 개구부(BOPN)를 형성할 수 있다. 예를 들어, 뱅크 개구부(BOPN)는 제1 뱅크 개구부(BOPN1) 및 제2 뱅크 개구부(BOPN2)를 포함할 수 있다. 예를 들어, 뱅크(BNK)는 일 방향(예를 들어, 베이스층(BSL)의 두께 방향, 제3 방향(DR3))으로 돌출될 수 있고, 일 영역(예를 들어, 발광 영역(EMA))을 둘러싸도록 배치되어 뱅크 개구부(BOPN)를 형성할 수 있다.
제1 뱅크 개구부(BOPN1)는 발광 영역(EMA)의 위치에 대응할 수 있다. 제1 뱅크 개구부(BOPN1)는 발광 소자(LD)가 배치되기 위한 영역을 노출할 수 있다. 실시예에 따라, 제1 뱅크 개구부(BOPN1)는 복수 개 구비될 수 있다. 도 5에는 2개의 제1 뱅크 개구부(BOPN1)가 형성된 실시예가 도시되었으나, 본 개시가 이에 반드시 한정되는 것은아니다.
제2 뱅크 개구부(BOPN2)는 서브 화소들(SPXL)이 개별적으로 구동하기 위하여 인접한 전극들을 분리하기 위한 공정을 수행하기 위해 마련될 수 있다. 예를 들어, 일 서브 화소(SPXL)의 애노드 전극인 제1 전극(ALE1)은 상기 분리하기 위한 공정에서, 인접한 다른 서브 화소(SPXL)의 애노드 전극인 제1 인접 전극(ALE1')과 전기적으로 분리될 수 있다. 혹은 일 서브 화소(SPXL)의 애노드 전극인 제3 전극(ALE3)은 상기 분리하기 위한 공정에서, 인접한 다른 서브 화소(SPXL)의 애노드 전극인 제3 인접 전극(ALE3')과 전기적으로 분리될 수 있다.
뱅크(BNK)는 발광 소자(LD)들이 일 영역에 용이하게 배치될 수 있도록 단차를 형성할 수 있다. 예를 들어, 전술한 바와 같이, 뱅크(BNK)는 발광 소자(LD)에 인접하여 일 방향으로 돌출된 형상을 갖을 수 있다. 이에 따라, 발광 소자(LD)들이 공급될 때, 뱅크(BNK)가 형성하는 제1 뱅크 개구부(BOPN1)에 용이하게 공급될 수 있다.
실시예에 따르면, 제2 전극(ALE2)은 발광 소자(LD)에 캐소드 신호를 제공하기 위한 캐소드 전극일 수 있고, 인접한 서브 화소들(SPXL)에 공통 전원을 인가할 수 있다. 이에 따라, 제2 전극(ALE2)은 제2 개구부(BOPN2)에 대응하는 영역에서 인접한 다른 전극과 분리되지 않을 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
서브 화소(SPXL)는 전극들(ALE), 발광 소자들(LD), 및 연결 전극들(ELT)을 포함할 수 있다.
전극들(ALE)은 제2 방향(DR2)을 따라 연장할 수 있다. 전극들(ALE)은 제1 방향(DR1)을 따라 이격될 수 있다. 전극들(ALE)의 적어도 일부는 발광 영역(EMA) 내 배치될 수 있다. 전극들(ALE)은 제1 내지 제3 전극들(ALE1, ALE2, ALE3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 제2 방향(DR2)으로 연장할 수 있다. 제1 방향(DR1)으로 서로 이격되어, 순차적으로 배치될 수 있다.
전극들(ALE)은 화소 회로(PXC) 및/또는 일 전원선에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ALE1)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있고, 제2 전극(ALE2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
전극들(ALE)은 일 컨택홀을 통해 연결 전극(ELT)의 적어도 일부와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ALE1)은 컨택홀(CH)을 통해 제1 연결 전극(ELT1)과 전기적으로 연결될 수 있다. 제2 전극(ALE2)은 소정의 컨택홀(미도시)을 통해 제2 연결 전극(ELT2)과 전기적으로 연결될 수 있다. 전극들(ALE)과 연결 전극(ELT)을 전기적으로 연결하기 위한 일 컨택홀의 위치 및 개수는 특정한 예시에 한정되지 않는다.
서로 인접한 한 쌍의 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 서로 다른 신호들을 공급받을 수 있다. 예를 들어, 발광 영역(EMA)에서 제1 방향(DR1)을 따라 제1 내지 제3 전극들(ALE1, ALE2, ALE3)이 순차적으로 배열되는 경우, 제1 및 제2 전극들(ALE1, ALE2)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받고, 제2 및 제3 전극들(ALE2, ALE3)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받을 수 있다. 여기서, 정렬 신호들은 서로 다른 파형, 전위, 및/또는 위상을 갖을 수 있다. 이에 따라, 제1 및 제2 전극들(ALE1, ALE2) 사이에 전계가 형성되어, 발광 소자들(LD)은 제1 및 제2 전극들(ALE1, ALE2) 사이에 정렬될 수 있다. 이에 따라, 제2 및 제3 전극들(ALE2, ALE3) 사이에 전계가 형성되어, 발광 소자들(LD)은 제2 및 제3 전극들(ALE2, ALE3) 사이에 정렬될 수 있다.
발광 소자(LD)는 광을 발산하기 위하여, 제1 전극(ALE1)에는 애노드 신호가 공급될 수 있고, 제2 전극(ALE2)에는 캐소드 신호가 공급될 수 있다. 이 때, 제1 전극(ALE1)은 인접한 다른 서브 화소(SPXL)의 제1 인접 전극(ALE1')과 분리되어, 서브 화소(SPXL)는 개별적으로 구동될 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
발광 소자들(LD)은 각각 발광 영역(EMA)에서 한 쌍의 전극들(ALE)의 사이에 정렬될 수 있다. 또한, 발광 소자들(LD)은 각각 한 쌍의 연결 전극들(ELT)의 사이에 전기적으로 연결될 수 있다.
예를 들어, 발광 소자(LD)는 제1 및 제2 전극들(ALE1, ALE2) 사이에 정렬될 수 있다. 발광 소자(LD)는 제1 연결 전극(ELT1)의 제1 부분인 제1_1 연결 전극(ELT1_1)과 제2 연결 전극(ELT2) 사이에 전기적으로 연결될 수 있다. 발광 소자(LD)는 제2 및 제3 전극들(ALE2, ALE3) 사이에 정렬될 수 있다. 발광 소자(LD)는 제1 연결 전극(ELT1)의 제2 부분인 제1_2 연결 전극(ELT1_2)과 제2 연결 전극(ELT2) 사이에 전기적으로 연결될 수 있다.
연결 전극들(ELT)은 적어도 하나의 전극(ALE) 및/또는 발광 소자(LD)와 중첩되도록 배치될 수 있다. 예를 들어, 연결 전극(ELT)은 각각 전극들(ALE) 및/또는 발광 소자들(LD)과 중첩되도록 전극들(ALE) 및/또는 발광 소자들(LD) 상에 형성되어, 발광 소자들(LD)과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 연결 전극(ELT1)의 적어도 일부는 절곡될 수 있다.
서브 화소(SPXL)의 평면 구조는 전술된 예시에 반드시 한정되는 것은 아니며, 서브 화소(SPXL)는 다양한 평면 구조를 갖을 수 있다.
도 6을 참조하면, 뱅크(BNK) 상에는 제2 절연층(INS2)(도 7 참조)이 형성하는 개구(100)가 배치될 수 있다. 설명의 편의상 도 5를 참조하여 전술한 구성들의 일부 구성들은 생략되었다. 또한, 도 6이 명확하게 도시되도록 제2 절연층(INS2)은 도시되지 않았다. 제2 절연층(INS2)이 형성하는 개구(100)의 형상은 도 6 및 도 7을 함께 참조하여 이해될 수 있을 것이다. 또한, 개구(100)의 위치가 명확히 설명될 수 있도록, 개구(100)가 일 해칭으로 표현되었다.
제2 절연층(INS2)은 뱅크(BNK)의 일면을 노출할 수 있고, 이에 따라 개구(100)를 제공할 수 있다. 제2 절연층(INS2)은 개구(100)를 형성하고자 하는 위치에 배치되지 않을 수 있다.
개구(100)는 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다. 개구(100)는 평면 상에서 볼 때, 발광 영역(EMA)(또는 제1 뱅크 개구부(BOPN1))과 비중첩할 수 있다.
개구(100)는 서브 화소(SPXL)의 발광 영역(EMA)(또는 제1 뱅크 개구부(BOPN1))을 둘러싸도록 형성될 수 있다. 예를 들어, 개구(100)는 발광 영역(EMA)(또는 제1 뱅크 개구부(BOPN1))의 사방을 둘러쌀 수 있다. 개구(100)는 발광 영역(EMA)의 좌측, 우측, 상측, 및 하측 각각의 적어도 일부를 둘러쌀 수 있다.
실시예에 따르면, 뱅크(BNK)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함할 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)는 동일한 공정 내 패터닝될 수 있고, 동일한 층에 배치될 수 있다. 제1 뱅크(BNK1)는 제2 뱅크(BNK2)를 제외한 나머지 뱅크(BNK)를 의미할 수 있다. 제2 뱅크(BNK2)는 뱅크(BNK)의 일부로서, 서로 인접한 발광 영역(EMA)들 사이에 배치된 뱅크(BNK)를 의미할 수 있다. 개구(100)는 제2 뱅크(BNK2) 상에 형성되지 않을 수 있다. 실시예에 따라, 제2 절연층(INS2)은 제2 뱅크(BNK2) 상에 전체적으로 배치될 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)들 사이에 배치될 수 있다.
실시예에 따르면, 개구(100)는 발광 영역(EMA) 및 제2 뱅크(BNK2)를 전체적으로 둘러싸도록 배치될 수 있다. 실시예에 따라, 개구(100)는 발광 소자(LD)를 공급하기 위한 공정을 진행하기 위해 제공되는 잉크(INK)(도 17 참조)가 수용되는 공간을 정의할 수 있다. 예를 들어, 발광 소자(LD)를 공급하기 위한 잉크(INK)는 개구(100)에 의해 둘러싸인 영역 내 전반적으로 배치될 수 있다. 이에 관한 상세한 내용은 후술된다.
이하에서는, 도 7 내지 도 10을 참조하여, 화소(PXL) 및 서브 화소(SPXL)의 단면 구조에 관하여 설명한다. 도 7 및 도 8은 서브 화소(SPXL)의 화소 회로층(PCL)과 발광 소자층(LEL)을 도시한다. 도 8에서는 화소 회로(PXC)를 형성하기 위한 다양한 회로 소자들 주 제1 트랜지스터(M1)를 도시하며, 제1 내지 제3 트랜지스터들(M1, M2, M3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(M)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(M)의 구조 및/또는 층별 위치 등이 도 8에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
도 7 및 도 8을 참조하면, 일 실시예에 따른 서브 화소(SPXL)의 화소 회로층(PCL) 및 발광 소자층(LEL)은 베이스층(BSL) 상에 배치된 트랜지스터들(M)을 비롯한 회로 소자들 및 이에 연결되는 각종 배선들을 포함할 수 있다. 화소 회로층(PCL) 상에는 전극들(ALE), 발광 소자들(LD), 및/또는 연결 전극들(ELT)을 비롯한 발광 소자층(LEL)이 배치될 수 있다.
베이스층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 베이스층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 베이스층(BSL)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스층(BSL)은 반투명 또는 불투명할 수 있다. 또한, 베이스층(BSL)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
베이스층(BSL) 상에는 하부 보조 전극층(BML)과 제1 전원 도전층(PL2a)이 배치될 수 있다. 하부 보조 전극층(BML)과 제1 전원 도전층(PL2a)은 동일한 층에 배치될 수 있다. 예를 들어, 하부 보조 전극층(BML)과 제1 전원 도전층(PL2a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제1 전원 도전층(PL2a)은 도 4 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
하부 보조 전극층(BML)과 제1 전원 도전층(PL2a)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 보조 전극층(BML)과 제1 전원 도전층(PL2a) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 또한, 게이트 절연층(GI)은 버퍼층(BFL)과 제2 전원 도전층(PL2b) 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 트랜지스터(M)의 게이트 전극(GE)과 제2 전원 도전층(PL2b)이 배치될 수 있다. 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2b)은 게이트 절연층(GI) 상에서 제1 전원 도전층(PL2a)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2b)은 제1 전원 도전층(PL2a)과 함께 도 4 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2b)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2b) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 또한, 층간 절연층(ILD)은 제2 전원 도전층(PL2b)과 제3 전원 도전층(PL2c) 사이에 배치될 수 있다.
층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 또한, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 하부 보조 전극층(BML)과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제2 트랜지스터 전극(TE2)은 보호층(PSV) 및 비아층(VIA)을 관통하는 제1 컨택부(CNT1)를 통해 제1 전극(ALE1)과 전기적으로 연결될 수 있다.
제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 예를 들어, 제3 전원 도전층(PL2c)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 제1 전원 도전층(PL2a)과 전기적으로 연결될 수 있다. 또한, 제3 전원 도전층(PL2c)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 함께 도 4 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다. 제3 전원 도전층(PL2c)은 보호층(PSV) 및 비아층(VIA)을 관통하는 제2 컨택부(CNT2)를 통해 제2 전극(ALE2)과 전기적으로 연결될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층(VIA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
화소 회로층(PCL)의 비아층(VIA) 상에는 전극들(ALE)이 배치될 수 있다. 제1 내지 제3 전극들(ALE1, ALE2, ALE3)은 서로 이격되도록 배치될 수 있고, 서로 동일한 층에 배치될 수 있다. 예를 들어, 전극들(ALE)은 동일한 공정에서 동시에 형성될 수 있다.
전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 전극들(ALE)의 사이에 전계가 형성되어 발광 소자들(LD)이 전극들(ALE)의 사이에 정렬될 수 있다.
실시예에 따르면, 전극들(ALE)은 대체로 평탄하게 형성될 수 있다. 예를 들어, 전극들(ALE)은 별도 단차가 형성되지 않은 비아층(VIA) 상에 형성될 수 있다. 이 경우, 전극들(ALE)을 패터닝하는 공정이 수행될 때, 전극들(ALE)이 균일하게 패터닝될 수 있으며, 패터닝 공정에 대한 공정 편차가 실질적으로 감소될 수 있다.
전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따르면, 제1 전극(ALE1)은 제1 절연층(INS1)에 의해 노출될 수 있고, 제1 전극(ALE1)은 노출된 영역에 대응하는 위치에 배치된 컨택홀(CH)을 통해 제1 연결 전극(ELT1)(예를 들어, 제1 연결 전극(ELT1)의 일부인 제1_1 연결 전극(ELT1_1))에 전기적으로 연결될 수 있다. 도면에 도시되지 않았으나, 제2 전극(ALE2)은 제1 절연층(INS1)에 의해 노출될 수 있고, 제2 전극(ALE2)은 노출된 영역에 대응하는 위치에 배치된 일 컨택홀을 통해 제2 연결 전극(ELT2)에 전기적으로 연결될 수 있다.
전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제1 절연층(INS1)은 무기 재료를 포함할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx)의 그룹에서 선택된 하나 이상을 포함할 수 있다.
실시예에 따르면, 제1 절연층(INS1)은 전극들(ALE)을 커버할 수 있다. 제1 절연층(INS1)은 뱅크(BNK)의 배면을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)의 일면은 뱅크(BNK)와 접촉할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 표시 장치(DD)의 제조 공정 중 영향으로부터 전극들(ALE)을 보호할 수 있다. 예를 들어, 제1 절연층(INS1)은 전극들(ALE)을 커버할 수 있고, 이에 따라 제1 절연층(INS1)은 뱅크(BNK)를 형성하기 위한 유기 재료를 패터닝하기 위한 현상액이 전극들(ALE)을 훼손하는 것을 실질적으로 방지할 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)의 배면은 제1 절연층(INS1)에 의해 커버될 수 있다. 뱅크(BNK)의 측면은 제2 절연층(INS2)에 의해 커버될 수 있다. 실시예에 따라, 개구(100)에 대응하는 영역을 제외한 뱅크(BNK)의 면은 제1 절연층(INS1) 및/또는 제2 절연층(INS2)에 의해 커버될 수 있다.
뱅크(BNK)는 서브 화소들(SPXL) 각각에 발광 소자들(LD)을 제공하기 위한 잉크(INK)를 공급할 때, 잉크(INK)가 공급되는 영역을 정의할 수 있다. 예를 들어, 뱅크(BNK)는 잉크(INK)가 수용될 수 있는 공간을 정의하는 댐 구조물일 수 있다. 실시예에 따르면, 잉크(INK)가 수용될 수 있는 공간은 뱅크(BNK) 상에 형성된 개구(100)가 형성된 위치에 따라 실질적으로 결정될 수 있다.
뱅크(BNK)는 발광 소자(LD)를 일 영역에 용이하게 배치하기 위한 단차를 형성할 수 있다. 예를 들어, 뱅크(BNK)는 발광 소자들(LD)이 정렬되고자 하는 위치에 인접하여 배치될 수 있고, 인접한 위치에서 일 각도로 기울어진 경사면을 갖을 수 있다. 이 경우, 발광 소자(LD)들이 잉크(INK)에 포함되어 공급될 때, 발광 소자(LD)들은 뱅크(BNK)가 정의하는 영역에 배치되려는 경향을 갖을 수 있고, 결국 발광 소자(LD)들의 정렬도가 실질적으로 개선될 수 있다.
즉 실시예에 따르면, 뱅크(BNK)(예를 들어, 제1 뱅크(BNK1))는 잉크(INK)가 공급되는 영역을 정의할 수 있으며, 이와 동시에 발광 소자(LD)가 용이하게 배치되기 위한 단차를 형성할 수 있다. 이는, 뱅크(BNK)의 일면 상에 제2 절연층(INS2)가 형성하는 개구(100)가 배치되어 구현될 수 있다. 이에 관한 상세한 내용은 후술된다.
뱅크(BNK)는 유기 재료를 포함할 수 있다. 예를 들어, 뱅크(BNK)는 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin), 및 벤조사이클로부텐(benzocyclobutene, BCB)의 그룹 중 선택된 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
뱅크(BNK) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제2 절연층(INS2)은 무기 재료를 포함할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx)의 그룹에서 선택된 하나 이상을 포함할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 동일한 물질을 포함할 수 있다. 이 경우, 제1 절연층(INS1)과 제2 절연층(INS2)이 일괄적으로 식각될 때, 식각 공정의 공정 산포가 최소화될 수 있다.
제2 절연층(INS2)은 뱅크(BNK)의 적어도 일부를 커버할 수 있다. 예를 들어, 제2 절연층(INS2)은 개구(100)에 대응하는 영역을 제외한 뱅크(BNK)의 측면 및 상면 상에 배치될 수 있다. 제2 절연층(INS2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2) 상에 배치될 수 있다. 실시예에 따라, 제2 절연층(INS2)의 일면은 뱅크(BNK)와 접촉할 수 있다.
제2 절연층(INS2)은 제1 뱅크(BNK1)의 일부를 노출하여 개구(100)를 형성할 수 있다. 제2 절연층(INS2)은 제2 뱅크(BNK2)를 노출하지 않을 수 있다. 예를 들어, 평면 상에서 볼 때, 제1 전극(ALE1)과 중첩하는 제1 뱅크(BNK1)인 제1_1 뱅크(BNK1_1) 상에는 개구(100)가 형성될 수 있다. 평면 상에서 볼 때, 제3 전극(ALE3)과 중첩하는 제1 뱅크(BNK1)인 제1_2 뱅크(BNK1_2) 상에는 개구(100)가 형성될 수 있다. 제2 뱅크(BNK2) 상에는 개구(100)가 형성되지 않을 수 있다.
전술한 바와 같이, 실시예에 따르면, 뱅크(BNK)는 유기 재료를 포함할 수 있고, 무기 재료를 포함한 제2 절연층(INS2)에 의해 커버될 수 있다. 아울러, 뱅크(BNK)의 적어도 일부는 제2 절연층(INS2)에 의해 커버되지 않을 수 있고, 이에 따라 뱅크(BNK)의 적어도 일부는 노출될 수 있다. 실험적으로, 플라즈마 표면 처리 공정이 수행되는 경우, 표면 처리된 유기 재료는 표면 처리된 무기 재료에 비해 소수성 성질을 갖을 수 있다. 예를 들어, 뱅크(BNK)가 유기 재료를 포함하고, 뱅크(BNK) 상에 배치된 제2 절연층(INS2)이 무기 재료를 포함할 때, 뱅크(BNK) 및 제2 절연층(INS2)에 대하여 플라즈마 표면 처리 공정이 수행될 경우, 개구(100)에 의해 노출된 뱅크(BNK)는 제2 절연층(INS2)에 비해 소수성 성질을 갖을 수 있다. 즉, 개구(100)에 대응하는 영역에서 뱅크(BNK)는 소수성 성질을 갖을 수 있는 바, 발광 소자(LD)를 제공하기 위한 잉크(INK)가 공급될 때, 잉크(INK)는 개구(100)가 정의하는 영역에 기초하여 배치될 수 있다. 예를 들어, 도 6을 결부하면, 잉크(INK)는 개구(100)가 둘러싸는 영역을 가장자리 영역으로 하여, 개구(100)가 둘러싸는 영역 내에 실질적으로 배치될 수 있다.
한편, 뱅크(BNK)는 발광 소자(LD)가 적합한 위치에 배치되기 위한 단차를 형성할 수 있음을 전술한 바 있다. 이 때, 발광 소자(LD)는 정렬되고자 하는 위치에 우세적으로 배치되는 것이 바람직할 수 있고, 이에 따라, 잉크(INK)가 발광 소자(LD)가 배치되고자 하는 영역을 중심으로 제공될 필요성이 있다. 실시예에 따르면, 단차를 형성하는 뱅크(BNK) 상에 무기 재료를 포함한 제2 절연층(INS2)이 배치되는 바, 제2 절연층(INS2)은 상대적으로 친수성을 갖을 수 있다. 이 경우, 잉크(INK)는 개구(100)에 대응하는 위치보다, 제2 절연층(INS2) 내지 뱅크(BNK)가 배치되지 않은 제1 절연층(INS1)에 배치되려는 경향을 갖을 수 있다. 이에 따라, 잉크(INK)는 발광 소자(LD)가 배열되는 영역에 우세적으로 제공되어, 결국 발광 소자(LD)의 정렬도가 실질적으로 개선될 수 있다. 또한, 잉크(INK)가 불필요하게 소요되는 양이 감소되어, 공정 비용 또한 절감될 수 있다.
실시예에 따르면, 제1 뱅크(BNK1) 상에는 제1 절연층(INS1)이 배치됨 없이 제2 절연층(INS2)이 배치될 수 있다. 또한 제1 뱅크(BNK1)가 배치되지 않은 영역의 적어도 일부에는 제1 절연층(INS1)과 제2 절연층(INS2)이 동시에 배치될 수 있다. 이에 따라, 제1 뱅크(BNK1)가 배치되지 않은 영역으로서 제1 절연층(INS1)과 제2 절연층(INS2)이 함께 배치된 층의 두께는, 제1 뱅크(BNK1)의 상면에 배치된 제2 절연층(INS2)의 두께보다 클 수 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 뱅크(BNK)에 의해 둘러싸인 영역 내 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 전극들(ALE) 사이에 배치될 수 있다.
발광 소자들(LD) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제3 절연층(INS3)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제3 절연층(INS3)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 양 단부들상에는 연결 전극들(ELT)이 배치될 수 있다. 예를 들어, 제1_1 연결 전극(ELT1_1) 및 제1_2 연결 전극(ELT1_2)은 발광 소자(LD)의 일 단부, 제2 절연층(INS2), 및 개구(100) 내에서 제1 뱅크(BNK1) 상에 배치될 수 있다. 제2 연결 전극(ELT2)은 발광 소자(LD)의 타 단부 및 제2 절연층(INS2) 상에 배치될 수 있다.
실시예에 따르면, 연결 전극들(ELT)은 서로 동일한 층에 배치될 수 있다. 즉, 연결 전극들(ELT)은 동일한 도전층으로 이루어질 수 있다. 이 경우, 연결 전극들(ELT)은 동일한 공정에서 동시에 형성될 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다. 예를 들어, 연결 전극들(ELT)은 서로 상이한 공정 내 형성될 수 있다. 예를 들어, 제1 연결 전극(ELT1)이 패터닝되고, 이후 제2 연결 전극(ELT2)이 패터닝될 수도 있다.
연결 전극들(ELT)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 연결 전극들(ELT)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)로부터 발산된 광은 연결 전극들(ELT)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
제4 절연층(INS4)은 제1 절연층(INS1), 제2 절연층(INS2), 연결 전극들(ELT), 제3 절연층(INS3) 상에 배치되어, 발광 소자층(LEL)의 구성들을 보호할 수 있다. 실시예에 따라, 제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
서브 화소(SPXL)의 적층 구조는 전술된 예시에 한정되는 것은 아니며, 서브 화소(SPXL)는 추가 절연층 혹은 추가 전극층을 더 포함할 수 있으며, 다양한 구조를 갖을 수 있다.
다음으로, 도 9를 참조하여, 실시예에 따른 제1 뱅크(BNK1) 및 개구(100)의 상세한 구조를 설명한다.
도 9를 참조하면, 제1 뱅크(BNK1)의 상면에는 캐비티(CAV)가 형성될 수 있다. 예를 들어, 평면 상에서 볼 때, 개구(100)와 중첩하는 영역에서 제1 뱅크(BNK1)의 상부 면의 적어도 일부는 인입될 수 있다. 실시예에 따라, 제1 뱅크(BNK1)의 일면 상에는 U자형 인입 구조가 형성될 수 있다. 제1_1 연결 전극(ELT1_1)은 개구(100) 및 캐비티(CAV)를 통해 제1 뱅크(BNK1)의 일면 상에 배치될 수 있다. 실시예에 따라, 제1_1 연결 전극(ELT1_1)은 개구(100) 및 캐비티(CAV)를 통해 노출된 제1 뱅크(BNK1)의 상면과 접촉할 수 있다.
캐비티(CAV)의 위치는 개구(100)의 위치와 대응할 수 있다. 예를 들어, 실시예에 따라, 제2 절연층(INS2)이 식각되어, 개구(100)가 형성될 수 있다. 제2 절연층(INS2)과 캐비티(CAV)는 평면 상에서 볼 때, 비중첩할 수 있다. 이 때, 유기 재료를 포함하는 제1 뱅크(BNK1)의 적어도 일부는 제2 절연층(INS2)을 식각하는 과정에서 제거될 수 있다.
전술한 바와 같이, 개구(100)에서 제1 뱅크(BNK1)는 노출되어, 공정 단계에 따라, 소수성 성질을 갖을 수 있다. 이에 따라, 잉크(INK)가 제공되는 경계 라인이 정의될 수 있다. 특히, 실시예에 따르면, 제1 뱅크(BNK1)의 일면 상에는 U자형 인입 구조가 형성되어 제1 뱅크(BNK1)의 더 넓은 표면이 노출될 수 있고, 잉크(INK)가 제공되는 경계 라인이 더욱 명확히 정의될 수 있다.
계속해서, 도 10을 참조하여, 실시예에 따른 발광 소자층(LEL) 상에 배치될 수 있는 층들에 관하여 설명한다. 도 10은 색상 변환층(CCL), 광학층(OPL), 및/또는 색상 필터층(CFL) 등을 도시한다. 도 10에서는 설명의 편의를 위해 화소 회로층(PCL) 및 발광 소자층(LEL)의 세부 구성의 일부는 생략한다.
도 10을 참조하면, 분리 뱅크(CBNK)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)과 각각 중첩하는 개구부를 형성할 수 있다. 분리 뱅크(CBNK)가 형성하는 개구부는 색상 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다. 예를 들어, 분리 뱅크(CBNK)가 형성하는 개구부에 의해 구획된 공간에 원하는 종류 및/또는 양의 색상 변환층(CCL)을 공급할 수 있다.
분리 뱅크(CBNK)는 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 분리 뱅크(CBNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 분리 뱅크(CBNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 분리 뱅크(CBNK)는 블랙 피그먼트를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
색상 변환층(CCL)은 분리 뱅크(CBNK)가 형성하는 개구부 내에서 발광 소자들(LD) 상에 배치될 수 있다. 색상 변환층(CCL)은 제1 서브 화소(SPXL1)에 배치된 제1 색상 변환층(CCL1), 제2 서브 화소(SPXL2)에 배치된 제2 색상 변환층(CCL2), 및 제3 서브 화소(SPXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 상에 각각 색 변환 입자들을 포함한 색상 변환층(CCL)이 배치됨으로써 풀 색상의 영상을 표시할 수 있다.
제1 색상 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 색상 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 색상 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 색상 변환층(CCL1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 색상 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 색상 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 색상 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 색상 변환층(CCL2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위해 적어도 한 종류의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)의 산란체(SCT)는 황산 바륨(BaSO4), 탄산 칼슘(CaCO3), 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 알루미늄(Al2O3), 및 산화 아연(ZnO) 중 적어도 하나를 포함할 수 있다. 한편, 산란체(SCT)가 제3 서브 화소(SPXL3)에만 배치되는 것은 아니며, 제1 색상 변환층(CCL1) 또는 제2 색상 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
색상 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 색상 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 색상 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 색상 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 색상 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 색상 필터층(CFL)이 배치될 수 있다. 색상 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 색상 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 색에 부합되는 색상 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 색상의 영상을 표시할 수 있다.
색상 필터층(CFL)은 제1 서브 화소(SPXL1)에 배치되어 제1 서브 화소(SPXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 색상 필터(CF1), 제2 서브 화소(SPXL2)에 배치되어 제2 서브 화소(SPXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 색상 필터(CF2), 및 제3 서브 화소(SPXL3)에 배치되어 제3 서브 화소(SPXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 색상 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 색상 필터(CF1), 제2 색상 필터(CF2) 및 제3 색상 필터(CF3)는 각각 적색 색상 필터, 녹색 색상 필터 및 청색 색상 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 색상 필터(CF1), 제2 색상 필터(CF2) 및 제3 색상 필터(CF3) 중 임의의 색상 필터를 지칭하거나, 두 종류 이상의 색상 필터들을 포괄적으로 지칭할 때, "색상 필터(CF)" 또는 "색상 필터들(CF)"이라 하기로 한다.
제1 색상 필터(CF1)는 제1 색상 변환층(CCL1)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제1 색상 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)가 적색 화소일 때, 제1 색상 필터(CF1)는 적색 색상 필터 물질을 포함할 수 있다.
제2 색상 필터(CF2)는 및 제2 색상 변환층(CCL2)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 색상 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제2 서브 화소(SPXL2)가 녹색 화소일 때, 제2 색상 필터(CF2)는 녹색 색상 필터 물질을 포함할 수 있다.
제3 색상 필터(CF3)는 산란층(LSL)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제3 색상 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 색상 필터 물질을 포함할 수 있다. 예를 들어, 제3 서브 화소(SPXL3)가 청색 화소일 때, 제3 색상 필터(CF3)는 청색 색상 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 색상 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 색상 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 색상 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
색상 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 색상 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
다음으로, 도 11을 참조하여, 다른 실시예에 따른 화소(PXL)(또는 서브 화소(SPXL))의 단면 구조에 관하여 설명한다. 도 11은 다른 실시예에 따른 서브 화소를 나타낸 도면으로서, 도 5의 A~A'에 따른 개략적인 단면도이다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나, 중복되지 않도록 한다.
도 11을 참조하면, 다른 실시예에 따른 서브 화소(SPXL)는 제1 뱅크(BNK1)가 서로 상이한 두께를 갖는 둘 이상의 영역을 포함하는 측면에서, 일 실시예에 따른 서브 화소(SPXL)와 상이할 수 있다.
실시예에 따르면, 제1 뱅크(BNK1)는 잉크(INK)가 수용될 수 있는 댐 구조를 형성하기 위한 제1 뱅크 영역(1200) 및 발광 소자(LD)가 용이하게 배치되기 위한 단차를 형성할 수 있는 제2 뱅크 영역(1400)을 포함할 수 있다. 즉, 제1 뱅크(BNK1)는 발광 소자(LD)를 용이하게 배치하기 위한 벽 구조물이면서 동시에 잉크(INK)를 제공받기 위한 댐 구조물일 수 있다.
제1 뱅크(BNK1)는 제1 두께(T1)를 갖는 제1 뱅크 영역(1200)과 제2 두께(T2)를 갖는 제2 뱅크 영역(1400)을 포함할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 상대적으로 큰 두께를 갖는 제1 뱅크 영역(1200) 및 상대적으로 작은 두께를 갖는 제2 뱅크 영역(1400)을 포함할 수 있고, 이에 따라, 단차를 갖는 구조를 갖을 수 있다. 제2 뱅크 영역(1400)은 제1 뱅크 영역(1200)보다 작은 단차를 형성할 수 있다. 제2 뱅크 영역(1400)은 제1 뱅크 영역(1200)에 비해 발광 소자(LD)에 더 인접할 수 있다.
실시예에 따르면, 제1 뱅크 영역(1200)은 개구(100)가 형성된 영역에 대응할 수 있다. 예를 들어, 제1 뱅크 영역(1200)은 평면 상에서 볼 때, 개구(100)와 중첩할 수 있다. 제1 뱅크 영역(1200)은 제1 뱅크(BNK1)의 일면이 노출된 영역을 포함할 수 있다. 제2 뱅크 영역(1400)은 개구(100)가 형성되지 않은 영역에 대응할 수 있다. 예를 들어, 제2 뱅크 영역(1400)은 평면 상에서 볼 때, 개구(100)와 비중첩할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)의 제2 뱅크 영역(1400)에 대응하는 두께를 갖을 수 있다. 예를 들어, 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다. 실시예에 따라, 제2 두께(T2)와 제3 두께(T3)는 서로 대응할 수 있다.
실시예에 따르면, 제2 뱅크(BNK2)와 제1 뱅크(BNK1)의 제2 뱅크 영역(1400)은 대응하는 단차를 형성할 수 있다. 이에 따라, 발광 소자(LD)는 제2 뱅크(BNK2)와 제1 뱅크(BNK1)의 제2 뱅크 영역(1400) 사이에 용이하게 배치될 수 있다.
즉, 제1 뱅크(BNK1)의 제2 뱅크 영역(1400)과 제2 뱅크(BNK2)는 발광 소자(LD)가 용이하게 배치되기 위한 단차를 형성할 수 있다. 예를 들어, 제2 뱅크(BNK2)의 일측과 제1_1 뱅크(BNK1_1)의 제2 뱅크 영역(1400)은 제1 전극(ALE1)과 제2 전극(ALE2) 상에 배치된 발광 소자(LD)를 배치하기 위한 벽 구조물일 수 있다. 제2 뱅크(BNK2)의 타측과 제1_2 뱅크(BNK1_2)의 제2 뱅크 영역(1400)은 제2 전극(ALE2)과 제3 전극(ALE3) 상에 배치된 발광 소자(LD)를 배치하기 위한 벽 구조물일 수 있다.
실시예에 따르면, 발광 소자(LD)가 용이하게 배치되도록 단차를 형성하는 제2 뱅크 영역(1400) 및 제2 뱅크(BNK2)의 두께가 최소화되어, 발광 소자(LD)를 제공하기 위한 잉크(INK)가 베이스층(BSL) 상에 공급될 때, 공급하고자 하는 영역에 제공된 잉크(INK)의 양이 증가될 수 있다.
다음으로, 도 12 내지 도 21을 참조하여, 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히하거나 반복하지 않도록 한다.
도 12 내지 도 21은 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 단면도들이다. 도 12 내지 도 21은 도 7을 참조하여 전술한 단면 구조를 중심으로 나타낼 수 있다.
먼저 도 12 내지 도 19를 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 12를 참조하면, 베이스층(BSL) 상에 버퍼층(BFL), 층간 절연층(ILD), 보호층(PSV), 및 비아층(VIA)을 배치하여, 화소 회로층(PCL)을 형성할 수 있다. 도면에 도시되지 않았으나, 화소 회로층(PCL)에 배치되는 전극(또는 배선)이 각 절연층들 사이에 배치될 수 있다.
본 단계에서, 화소 회로층(PCL)의 개별 구성들(예를 들어, 전극들, 배선들, 버퍼층(BFL), 층간 절연층(ILD), 보호층(PSV), 및 비아층(VIA))은 통상적으로 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 혹은 유기물 등을 패터닝하여 형성될 수 있다.
도 13을 참조하면, 화소 회로층(PCL) 상에 전극들(ALE)을 배치할 수 있다. 그리고 전극들(ALE) 상에 제1 베이스 절연층(INS1')을 배치할 수 있다.
본 단계에서, 비아층(VIA) 상에 제1 내지 제3 전극들(ALE1~ALE3)을 패터닝할 수 있다. 예를 들어, 베이스 전극층을 증착하고, 제1 내지 제3 전극들(ALE1~ALE3)이 서로 이격되도록, 상기 베이스 전극층을 식각할 수 있다.
제1 베이스 절연층(INS1')은 제1 절연층(INS1)을 형성하기 위한 구성으로서, 후속 공정이 진행되어 제1 베이스 절연층(INS1')이 식각되는 경우, 제1 절연층(INS1)이 제공될 수 있다.
실시예에 따르면, 제1 내지 제3 전극들(ALE1~ALE3)이 서로 이격되도록 패터닝되어, 발광 소자(LD)들이 정렬될 수 있는 영역이 정의될 수 있다.
도 14를 참조하면, 제1 베이스 절연층(INS1') 상에 뱅크(BNK)를 형성할 수 있다. 예를 들어, 평면 상에서 볼 때, 제1 전극(ALE1)과 중첩하는 제1_1 뱅크(BNK1_1), 제2 전극(ALE2)과 중첩하는 제2 뱅크(BNK2), 및 제3 전극(ALE3)과 중첩하는 제1_2 뱅크(BNK1_2)가 제1 베이스 절연층(INS1') 상에 패터닝될 수 있다.
예를 들어, 베이스 뱅크층(미도시)을 제1 베이스 절연층(INS1') 상에 형성(혹은 증착)하고, 상기 베이스 뱅크층 상에 포토레지스트 층을 형성할 수 있다. 그리고 풀톤 영역(FA)을 포함한 바이너리 마스크(2200)를 이용하여 포토레지스트 공정을 수행할 수 있다. 이에 따라, 상기 포토레지스트 층의 적어도 일부는 제거(예를 들어, 패터닝) 될 수 있고, 상기 포토레지스트 층은 풀톤 영역(FA)에 대응하는 풀톤부를 포함하는 식각 마스크로 제공(혹은 제조)될 수 있다. 이후 상기 베이스 뱅크층을 상기 식각 마스크를 이용하여 식각(예를 들어, 건식 식각)할 수 있고, 이에 따라, 실시예에 따른 뱅크(BNK)가 제조될 수 있다.
도 15를 참조하면, 뱅크(BNK) 및 제1 베이스 절연층(INS1') 상에 제2 베이스 절연층(INS2')을 배치할 수 있다.
제2 베이스 절연층(INS2')은 제2 절연층(INS2)을 형성하기 위한 구성으로서, 후속 공정이 진행되어 제2 베이스 절연층(INS2')이 식각되는 경우, 제2 절연층(INS2)이 제공될 수 있다.
본 단계에서, 제2 베이스 절연층(INS2')은 적어도 일부가 뱅크(BNK)의 일면을 커버하도록 패터닝될 수 있다. 예를 들어, 발광 소자(LD)들이 배치되고자 하는 사로 영역에 대향하는 뱅크(BNK)의 일면 상에 제2 베이스 절연층(INS2')이 형성될 수 있다.
한편, 실시예에 따라, 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2')은 서로 동일한 물질을 포함할 수 있다. 본 단계에서 뱅크(BNK)는 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2')에 의해 전면이 커버될 수 있다. 이에 따라, 본 단계에서 뱅크(BNK)의 외면은 동일한 물질을 포함하는 절연층들에 의해 커버될 수 있다.
도 16을 참조하면, 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2') 각각의 적어도 일부를 제거할 수 있다. 예를 들어, 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2') 각각의 적어도 일부는 식각될 수 있다. 상기 식각은 습식 식각 또는 건식 식각일 수 있으며, 본 개시가 특정한 예시에 한정되지 않는다.
본 단계에서, 제2 베이스 절연층(INS2')이 식각될 수 있고, 이에 따라 제2 절연층(INS2)이 제공될 수 있다. 예를 들어, 제2 베이스 절연층(INS2')의 일 영역으로서 개구(100)를 형성하고자 하는 위치에 대응하는 제2 베이스 절연층(INS2')의 일부가 제거될 수 있다. 실시예에 따라, 제2 절연층(INS2)은 뱅크(BNK)의 외면 상에 적어도 배치되도록 패터닝될 수 있다. 예를 들어, 발광 소자(LD)가 배치되는 뱅크(BNK)의 측면 상에는 제2 절연층(INS2)의 적어도 일부가 잔존할 수 있다.
본 단계에서, 뱅크(BNK)의 적어도 일부는 노출될 수 있다. 예를 들어, 뱅크(BNK)의 일면으로서, 평면 상에서 볼 때 개구(100)와 중첩하는 일면이 노출될 수 있다. 이에 따라, 뱅크(BNK)의 적어도 일부는 제2 절연층(INS2)에 의해 커버될 수 있고, 뱅크(BNK)의 다른 적어도 일부는 제2 절연층(INS2)에 의해 커버될지 않고 노출될 수 있다.
본 단계에서, 제2 뱅크(BNK2) 상에 배치된 제2 베이스 절연층(INS2')은 제거되지 않을 수 있고, 이에 따라, 제2 뱅크(BNK2)의 외면은 노출되지 않을 수 있다. 이에 따라, 제1_1 뱅크(BNK1_1)에 대응하는 개구(100) 및 제1_2 뱅크(BNK1_2)에 대응하는 개구(100)를 기준으로 잉크(INK)의 공급 범위가 특정될 수 있다.
본 단계에서, 제1 베이스 절연층(INS1')이 식각될 수 있고, 이에 따라 제1 절연층(INS1)이 제공될 수 있다. 예를 들어, 제1 베이스 절연층(INS1')의 일 영역으로서 컨택홀(CH)을 형성하고자 하는 위치에 대응하는 제1 베이스 절연층(INS1')의 일부가 제거될 수 있다. 이에 따라, 제1 전극(ALE1)의 적어도 일부가 컨택홀(CH)에서 노출될 수 있다. 도면에서 도시되지 않았으나, 제1 베이스 절연층(INS1')의 다른 일부에 일 컨택홀이 형성되어, 제2 전극(ALE2)이 노출될 수 있다.
본 단계에서, 전술한 바와 같이, 제1 뱅크(BNK1)의 일면에 인접하여, 캐비티(CAV)가 형성될 수 있다. 예를 들어, 개구(100)를 형성하기 위하여 제1 뱅크(BNK1)의 일면 상의 제2 베이스 절연층(INS2')을 식각하는 과정에서, 유기 재료를 포함하는 제1 뱅크(BNK1)의 적어도 일부가 제거될 수 있다. 실시예에 따라, 캐비티(CAV)는 U자 형 인입 구조를 갖을 수 있다.
실시예에 따르면, 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2')은 단일 공정 내에서 식각될 수 있다. 예를 들어, 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2')은 동일한 마스크를 이용한 식각 공정에서, 각각의 적어도 일부가 제거될 수 있다. 실시예에 따라, 컨택홀(CH)을 형성하기 위한 공정과 개구(100)를 형성하기 위한 공정은 동일한 공정 내에서 수행될 수 있다.
아울러, 전술한 바와 같이, 실시예에 따르면, 제1 베이스 절연층(INS1')과 제2 베이스 절연층(INS2')은 서로 동일한 물질을 포함할 수 있고, 이에 따라, 복수의 층들에 대한 식각 공정을 진행할 때 공정 편차가 최소화될 수 있다.
도 17을 참조하면, 뱅크(BNK) 및 제2 절연층(INS2)에 표면 처리 공정을 수행하고, 베이스층(BSL)(혹은 제1 절연층(INS1)) 상에 잉크(INK)를 공급(또는 분사)할 수 있다. 잉크(INK)는 유체를 분사할 수 있는 프린팅 장치(700)에 의해 제공될 수 있다.
실시예에 따르면, 프린팅 장치(700)는 액상 유체를 외부로 방출하도록 구성된 노즐 장치(710)를 포함할 수 있다. 본 명세서에서 정의되는 잉크(INK)는 프린팅 장치(700)에 의해 방출될 수 있는 액상 혼합물을 의미할 수 있다. 프린팅 장치(700)는 발광 소자(LD)가 배열되고자 하는 영역 상부에서 이동하며 잉크(INK)를 분사할 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어, 유동성 성질을 가진 용매(SLV)에 분산되어 제공될 수 있다. 예를 들어, 실시예에 따라, 용매(SLV)는 유동성 성질을 갖을 수 있고, 이에 따라 발광 소자(LD)는 용매(SLV)에 분산될 수 있다. 용매(SLV)는 발광 소자(LD)가 분산되어 마련되도록 하는 고상(solid phase)이 아닌 유체 물질을 의미할 수 있다. 실시예에 따라, 용매(SLV)는 유기 용매를 포함할 수 있다. 예를 들어, 용매(SLV)는 PGMEA(Propylene Glycol Methyl Ether Acetate), DGPE((Dipropylen Glycol n-Propyl Ether), 및 TGBE(Triethylene Gylcol n-Butyl Ether) 중 하나일 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니며, 용매(SLV)는 다양한 유기 용매를 포함할 수 있다.
본 단계에서, 잉크(INK)는 뱅크(BNK)에 의해 정의되는 공간에 수용될 수 있다. 잉크(INK)에 포함된 발광 소자(LD)는 상기 공간에 무작위적으로 위치한 상태로 제공될 수 있다.
실시예 따르면, 뱅크(BNK) 및 제2 절연층(INS2)에 대하여 수행되는 표면 처리 공정은 플라즈마 표면 처리 공정일 수 있다. 플라즈마 표면 처리 공정에는 다양한 방식이 적용될 수 있다. 예를 들어, 플라즈마 표면 처리를 위한 전원은 라디오 주파수(radio frequency, RF) 전원, 중주파수(medium frequency, MF) 전원, 직류(direct current, DC) 전원, 또는 마이크로파(microwave, MW) 등이 이용될 수 있다. 본 개시가 특정한 예시에 반드시 한정되지는 않는다. 실시예에 따라, 상기 표면 처리 공정이 수행될 경우, 유기 재료를 포함하는 뱅크(BNK)의 표면 에너지가 변경되어, 소수성 성질을 갖을 수 있고, 무기 재료를 포함하는 제2 절연층(INS2)의 표면 에너지는 상대적으로 변경되지 않을 수 있다. 이에 따라, 개구(100)에 의해 노출된 뱅크(BNK)의 일면은 소수성 성질을 갖으며, 제2 절연층(INS2)의 외면은 친수성 성질을 갖을 수 있다. 이에 따라, 개구(100)에 대응하는 위치에서 소수성 성질을 갖는 영역이 형성될 수 있다.
본 단계에서, 잉크(INK)가 공급되는 영역과 개구(100)의 위치를 결부하면, 잉크(INK)가 공급되는 영역의 가장자리는 개구(100)의 위치에 대응할 수 있다. 실시예에 따라, 잉크(INK)는 친수성 성질을 갖을 수 있고, 이에 따라, 잉크(INK)는 상대적으로 친수성 성질을 갖는 제2 절연층(INS2)에 인접하려는 경향을 갖으며, 상대적으로 소수성 성질을 갖는 개구(100)에 배치되지 않으려는 경향을 갖을 수 있다(도 17 참조). 아울러, 발광 소자(LD)를 대향하는 뱅크(BNK)의 측면 상에 상대적으로 친수성 성질을 갖는 제2 절연층(INS2)이 배치될 수 있다. 이에 따라, 발광 소자(LD)를 포함한 잉크(INK)는 발광 소자(LD)가 배치되는 영역에 우세적으로 공급될 수 있다. 결국, 발광 소자(LD)가 불필요한 영역에 배치되는 것이 방지될 수 있으며, 발광 소자(LD)의 정렬도가 개선될 수 있다.
한편, 잉크(INK)가 공급되는 영역에서, 뱅크(BNK)는 단차를 형성할 수 있다. 이에 따라, 발광 소자(LD)들은 발광 소자(LD)가 배치되는 영역에 더욱 인접하여 위치될 수 있다. 실시예에 따르면, 뱅크(BNK)가 잉크(INK)가 수용되는 공간을 정의하는 구조물이면서, 이와 동시에 발광 소자(LD)의 배치를 용이하게 하기 위한 단차를 형성하는 구조물일 수 있다. 실험적으로, 상기 공간을 정의하는 구조물과 상기 단차를 형성하는 구조물이 별개의 구성으로 제조될 경우, 상기 공간을 정의하는 구조물과 상기 단차를 형성하는 구조물 사이의 영역에도 발광 소자(LD)가 인접하여 배치될 수 있다. 이 경우, 발광 소자(LD)의 일부가 비정상적으로 배치되어, 발광 소자(LD)의 정렬도가 훼손될 수 있다. 하지만, 전술한 바와 같이, 실시예에 따르면, 상기 공간을 정의하는 구조물과 상기 단차를 형성하는 구조물이 단일 구조로 제공되어, 발광 소자(LD)가 비정상적으로 배치되는 리스크가 실질적으로 방지될 수 있다.
도 18을 참조하면, 발광 소자(LD)를 전극들(ALE) 상에 정렬할 수 있다. 발광 소자(LD)는 뱅크(BNK)들 사이에서 제1 절연층(INS1) 상에 배치될 수 있다.
본 단계에서, 전극들(ALE)은 전계를 형성할 수 있다. 전극들(ALE)에는 전기적 신호(예를 들어, 정렬 신호)가 제공되어, 발광 소자(LD)가 정렬되고자 하는 영역에 전계가 형성될 수 있다. 예를 들어, 제1 전극(ALE1)에 제1 정렬 신호가 제공되고, 제2 전극(ALE2)에는 제2 정렬 신호가 제공될 수 있으며, 제1_1 뱅크(BNK1_1)와 제2 뱅크(BNK2) 사이의 발광 소자(LD)가 정렬되고자 하는 영역에는 상기 제1 정렬 신호와 상기 제2 정렬 신호에 기초한 전계가 형성될 수 있다. 제3 전극(ALE3)에 제1 정렬 신호가 제공되고, 제2 전극(ALE2)에는 제2 정렬 신호가 제공될 수 있으며, 제1_2 뱅크(BNK1_2)와 제2 뱅크(BNK2) 사이의 발광 소자(LD)가 정렬되고자 하는 영역에는 상기 제1 정렬 신호와 상기 제2 정렬 신호에 기초한 전계가 형성될 수 있다.
실시예에 따르면, 발광 소자(LD)들은 상기 전계에 따른 힘(예를 들어, DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어, 제1 절연층(INS1) 상에 정렬(또는 배치)될 수 있다. 예를 들어, 이동된 발광 소자(LD)들은 전극들(ALE) 상에 정렬될 수 있다.
실시예에 따르면, 전극들(ALE)에 제공되는 전기적 신호(예를 들어, 정렬 신호)는 교류 신호를 포함할 수 있다. 예를 들어, 상기 제1 정렬 신호는 교류 신호이고, 상기 제2 정렬 신호는 접지 신호일 수 있다. 혹은 상기 제1 정렬 신호는 접지 신호이고 상기 제2 정렬 신호는 교류 신호일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 상기 교류 신호는 사인파, 삼각파, 계단파, 사각파, 사다리꼴 파, 및 펄스파 중 어느 하나일 수 있으나 이에 한정되지 않고 공지된 다양한 교류 신호 형태를 가질 수 있다.
도 19를 참조하면, 용매(SLV)가 제거될 수 있고, 제3 절연층(INS3), 제1_1 연결 전극(ELT1_1), 제1_2 연결 전극(ELT1_2), 및 제2 연결 전극(ELT2)을 형성할 수 있다. 제3 절연층(INS3)은 발광 소자(LD)의 적어도 일부(예를 들어, 활성층(12))와 중첩하도록 형성될 수 있고, 제3 절연층(INS3)의 일부는 발광 소자(LD)의 배면 상에 제공될 수 있다. 제1_1 연결 전극(ELT1_1)은 컨택홀(CH)을 통해 제1 전극(ALE1)과 전기적으로 연결될 수 있고, 제1_1 연결 전극(ELT1_1)의 적어도 일부는 발광 소자(LD)의 일단과 전기적으로 연결될 수 있다. 제1_2 연결 전극(ELT1_2)은 발광 소자(LD)의 적어도 일부와 전기적으로 연결될 수 있으며, 제2 연결 전극(ELT2)은 발광 소자(LD)의 적어도 일부와 전기적으로 연결될 수 있다.
이후, 실시예에 따라, 제4 절연층(INS4), 색상 변환층(CCL), 광학층(OPL), 및 색상 필터층(CFL) 등을 형성하여, 실시예에 따른 표시 장치(DD)를 제공할 수 있다.
다음으로, 도 20 및 도 21을 참조하여, 다른 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다. 전술한 내용과 중복될 수 있는 내용은 설명을 간략히 하거나, 중복되지 않도록 한다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 공정 단계별 단면도들이다. 도 20 및 도 21은 도 11을 참조하여 전술한 단면 구조를 중심으로 나타낼 수 있다.
도 20을 참조하면, 제1 베이스 절연층(INS1') 상에 제1 뱅크 영역(1200) 및 제2 뱅크 영역(1400)을 포함하는 제1 뱅크(BNK1)(예를 들어, 제1_1 뱅크(BNK1_1) 및 제1_2 뱅크(BNK1_2)) 및 제2 뱅크(BNK2)를 형성할 수 있다.
예를 들어, 베이스 뱅크층(미도시)을 제1 베이스 절연층(INS1') 상에 형성(혹은 증착)하고, 상기 베이스 뱅크층 상에 포토레지스트 층을 형성할 수 있다. 그리고 풀톤 영역(FA) 및 하프톤 영역(HA)을 포함한 마스크(2400)를 이용하여 포토레지스트 공정을 수행할 수 있다. 이에 따라, 상기 포토레지스트 층의 적어도 일부는 제거될 수 있고, 상기 포토레지스트 층은 풀톤 영역(FA)에 대응하는 풀톤부 및 하프톤 영역(HA)에 대응하는 하프톤부를 포함한 식각 마스크로 제공될 수 있다. 이후 상기 베이스 뱅크층을 상기 식각 마스크를 이용하여 식각할 수 있고, 이에 따라, 다른 실시예에 따른 뱅크(BNK)가 제조될 수 있다.
실시예에 따르면, 풀톤 영역(FA)에 대응하는 위치에서, 상기 베이스 뱅크층의 식각은 실질적으로 수행되지 않거나, 하프톤 영역(HA)에 비해 상대적으로 적게 수행되어, 제1 두께(T1)를 갖는 제1 뱅크(BNK1)의 제1 뱅크 영역(1200)이 제공될 수 있다. 하프톤 영역(HA)에 대응하는 위치에서, 상기 베이스 뱅크층의 식각은 풀톤 영역(FA)에 비해 상대적으로 더 수행되어, 제2 두께(T2)를 갖는 제1 뱅크(BNK1)의 제2 뱅크 영역(1400)이 제공될 수 있다. 실시예에 따라, 하프톤 영역(HA)에 대응하는 위치에서, 상기 베이스 뱅크층의 식각은 풀톤 영역(FA)에 비해 상대적으로 더 수행되어, 제3 두께(T3)를 갖는 제2 뱅크(BNK2)가 제공될 수 있다.
다음으로, 제2 베이스 절연층(INS2')을 형성할 수 있고, 제1 베이스 절연층(INS1') 및 제2 베이스 절연층(INS2')을 식각하여 제1 절연층(INS1) 및 제2 절연층(INS2)을 제공할 수 있고, 개구(100)에서 제1 뱅크(BNK1)의 적어도 일부가 노출될 수 있다.
도 21을 참조하면, 전술한 바와 마찬가지로, 발광 소자(LD)를 포함한 잉크(INK)가 제공될 수 있고, 잉크(INK)는 개구(100)에 대응하는 영역을 가장자리로 한 영역에 실질적으로 배치될 수 있다. 실시예에 따르면, 발광 소자(LD)를 포함한 잉크(INK) 제1 뱅크(BNK1)의 제1 뱅크 영역(1200) 상에 형성된 개구(100)에 기초하여 수용될 수 있다. 그리고 발광 소자(LD)는 제1 뱅크(BNK1)의 제2 뱅크 영역(1400)에 따른 단차에 기초하여 배치되고자 하는 영역에 우세적으로 배치될 수 있다. 아울러, 본 실시예에 따르면, 잉크(INK)가 제2 뱅크 영역(1400)과 제1 뱅크 영역(1200) 간 두께 차이에 상응하는 양만큼 더 공급(또는 수용)될 수 있다.
결국, 실시예에 따르면, 발광 소자(LD)의 정렬도가 향상되어, 화소(PXL)의 발광 효율이 개선될 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
PNL: 표시 패널
BSL: 베이스층
LD: 발광 소자
SPXL: 서브 화소
ALE: 전극들
BNK: 뱅크
100: 개구
INS1: 제1 절연층
INS2: 제2 절연층
INK: 잉크
SLV: 용매

Claims (20)

  1. 베이스층 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 뱅크;
    상기 뱅크가 둘러싸는 영역 내 배치된 발광 소자; 및
    상기 뱅크 상에 배치된 제2 절연층; 을 포함하고,
    상기 제2 절연층은 상기 뱅크의 일면을 노출하는 개구를 형성하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 개구는 평면 상에서 볼 때, 상기 발광 소자가 배치된 영역의 적어도 일부를 둘러싸는,
    표시 장치.
  3. 제1 항에 있어서,
    상기 뱅크는 상기 베이스층의 두께 방향으로 돌출되고, 상기 발광 소자가 배치된 영역에 인접하여 단차를 형성하는,
    표시 장치.
  4. 제1 항에 있어서,
    상기 뱅크는, 제1 뱅크 및 제2 뱅크를 포함하고,
    상기 개구는 평면 상에서 볼 때, 상기 제1 뱅크와 중첩하고, 상기 제2 뱅크와 비중첩하고,
    상기 제1 뱅크는 제1_1 뱅크 및 제1_2 뱅크를 포함하고,
    상기 제2 뱅크는 상기 제1_1 뱅크와 상기 제1_2 뱅크 사이에 배치된,
    표시 장치.
  5. 제4 항에 있어서,
    상기 제1 뱅크는 제1 두께를 갖는 제1 뱅크 영역 및 제2 두께를 갖는 제2 뱅크 영역을 포함하고,
    상기 제2 두께는 상기 제1 두께보다 작고,
    상기 제2 뱅크 영역은 상기 제1 뱅크 영역에 비해 상기 발광 소자에 더 인접하는,
    표시 장치.
  6. 제1 항에 있어서,
    상기 발광 소자와 전기적으로 연결된 연결 전극; 을 더 포함하고,
    상기 연결 전극은 상기 제1 절연층을 관통하는 컨택홀을 통해 상기 제1 전극과 전기적으로 연결되고, 상기 개구를 통해 상기 뱅크와 접촉하는,
    표시 장치.
  7. 제1 항에 있어서,
    상기 개구와 중첩하는 영역에서, 상기 뱅크의 일면의 적어도 일부는 인입되어 캐비티가 형성되는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 캐비티와 상기 제2 절연층은 평면 상에서 볼 때 비중첩하는,
    표시 장치.
  9. 제1 항에 있어서,
    상기 뱅크는 유기 재료를 포함하고,
    상기 제2 절연층은 무기 재료를 포함하는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 동일한 물질을 포함하는,
    표시 장치.
  11. 베이스층 상에 제1 전극 및 제2 전극을 배치하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 제1 베이스 절연층을 배치하는 단계;
    상기 제1 베이스 절연층 상에 뱅크를 형성하는 단계;
    상기 뱅크의 적어도 일부가 커버되도록 상기 제2 베이스 절연층을 배치하는 단계;
    상기 제1 베이스 절연층을 식각하여 제1 절연층을 제공하는 단계;
    상기 제2 베이스 절연층을 식각하여 제2 절연층을 제공하는 단계; 및
    상기 베이스층 상에 발광 소자를 포함하는 잉크를 제공하는 단계; 및
    상기 발광 소자를 상기 제1 전극과 상기 제2 전극 사이에 정렬하는 단계; 를 포함하고,
    상기 제2 절연층을 제공하는 단계는, 상기 뱅크의 적어도 일부를 노출하는 개구를 형성하는 단계를 포함하고,
    상기 잉크를 제공하는 단계에서, 상기 잉크는 상기 개구의 위치에 기초하여 상기 뱅크가 정의하는 공간에 수용되는,
    표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 개구는 평면 상에서 볼 때, 상기 발광 소자가 배치된 영역의 적어도 일부를 둘러싸는,
    표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 제2 베이스 절연층을 배치하는 단계에서, 상기 뱅크의 외면은 상기 제1 베이스 절연층 및 상기 제2 베이스 절연층에 의해 커버되는,
    표시 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 잉크를 제공하는 단계에서, 상기 잉크가 공급되는 영역의 가장자리는 상기 개구의 위치에 대응하는,
    표시 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 정렬하는 단계는, 상기 제1 전극에 제1 정렬 신호를 공급하는 단계; 및 상기 제2 전극에 제2 정렬 신호를 공급하는 단계; 를 포함하는,
    표시 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 뱅크를 형성하는 단계는, 상기 제1 베이스 절연층 상에 베이스 뱅크층을 형성하는 단계; 상기 베이스 뱅크층 상에 포토레지스트 층을 형성하는 단계; 풀톤 영역을 포함하는 바이너리 마스크를 이용하여 상기 포토레지스트 층을 패터닝하여 식각 마스크를 제조하는 단계; 및 상기 식각 마스크를 이용하여 상기 베이스 뱅크층을 식각하는 단계; 를 포함하고,
    상기 식각 마스크를 제조하는 단계에서, 상기 바이너리 마스크의 풀톤 영역은 상기 뱅크가 배치되는 영역에 대응하도록 배치되는,
    표시 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 뱅크는 제1 두께를 갖는 제1 뱅크 영역 및 제2 두께를 갖는 제2 뱅크 영역을 포함하고,
    상기 제2 두께는 상기 제1 두께보다 작고,
    상기 제2 뱅크 영역은 상기 제1 뱅크 영역에 비해 상기 발광 소자에 더 인접하고,
    상기 뱅크를 형성하는 단계는, 상기 제1 베이스 절연층 상에 베이스 뱅크층을 형성하는 단계; 상기 베이스 뱅크층 상에 포토레지스트 층을 형성하는 단계; 풀톤 영역 및 하프톤 영역을 포함하는 마스크를 이용하여 상기 포토레지스트 층을 패터닝하여 식각 마스크를 제조하는 단계; 및 상기 식각 마스크를 이용하여 상기 베이스 뱅크층을 식각하는 단계; 를 포함하고,
    상기 식각 마스크를 제조하는 단계에서, 상기 마스크의 상기 풀톤 영역은 상기 제1 뱅크 영역이 배치되는 영역에 대응하도록 배치되고, 상기 마스크의 상기 하프톤 영역은 상기 제2 뱅크 영역이 배치되는 영역에 대응하도록 배치되는,
    표시 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 개구에 대응하는 상기 뱅크의 일면이, 상기 제2 절연층에 비해 소수성 성질을 갖도록, 상기 뱅크 및 상기 제2 절연층에 플라즈마 표면 처리 공정을 수행하는 단계; 를 더 포함하는,
    표시 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 제1 절연층을 제공하는 단계와 상기 제2 절연층을 제공하는 단계는 동일한 공정 내에서 수행되는,
    표시 장치의 제조 방법.
  20. 베이스층 상에 배치된 전극들;
    상기 전극들 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 발광 소자;
    상기 제1 절연층 상에 배치된 뱅크; 및
    상기 발광 소자를 대향하는 상기 뱅크의 측면 상에 배치되는 제2 절연층; 을 포함하고,
    상기 제2 절연층은 상기 뱅크의 상면 상의 적어도 일부에 배치되지 않고,
    상기 뱅크는 상기 발광 소자에 인접하여 단차를 형성하는,
    표시 장치.
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