KR20230174799A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20230174799A
KR20230174799A KR1020220075809A KR20220075809A KR20230174799A KR 20230174799 A KR20230174799 A KR 20230174799A KR 1020220075809 A KR1020220075809 A KR 1020220075809A KR 20220075809 A KR20220075809 A KR 20220075809A KR 20230174799 A KR20230174799 A KR 20230174799A
Authority
KR
South Korea
Prior art keywords
layer
base layer
sub
pad
display device
Prior art date
Application number
KR1020220075809A
Other languages
English (en)
Inventor
송승민
김진선
류새희
유일
이승민
최광영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220075809A priority Critical patent/KR20230174799A/ko
Priority to CN202310728725.1A priority patent/CN117279425A/zh
Priority to US18/337,902 priority patent/US20230411580A1/en
Publication of KR20230174799A publication Critical patent/KR20230174799A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Abstract

표시 장치는, 개구를 포함하는 제1 베이스층; 제1 베이스층 상에 배치되며, 개구에 중첩하는 패드층; 패드층 상에 배치되는 제2 베이스층; 제2 베이스층 상에 배치되는 화소 회로층; 및 화소 회로층 상에 배치되며, 화소 회로층과 연결되어 화소들을 정의하는 발광 소자들을 포함한다. 제1 베이스층의 색상은 제2 베이스층의 색상과 상이하다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 표시 영역에 중첩하는 제1 베이스층의 배면에 배치되는 구동 칩, 패드층을 사이에 두고 배치되는 제1 베이스층 및 제2 베이스층을 포함하며, 제1 베이스층과 제2 베이스층의 색상이 상이한 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 개구를 포함하는 제1 베이스층; 상기 제1 베이스층 상에 배치되며, 상기 개구에 중첩하는 패드층; 상기 패드층 상에 배치되는 제2 베이스층; 상기 제2 베이스층 상에 배치되는 화소 회로층; 및 상기 화소 회로층 상에 배치되며, 상기 화소 회로층과 연결되어 화소들을 정의하는 발광 소자들을 포함할 수 있다. 상기 제1 베이스층의 색상은 제2 베이스층의 색상과 상이할 수 있다.
일 실시예에 의하면, 상기 제1 베이스층은, 제1 서브 베이스층; 및 상기 제1 서브 베이스층 상에 배치되며, 상기 제1 서브 베이스층보다 상기 패드층에 인접하는 제2 서브 베이스층을 포함할 수 있다. 상기 제2 서브 베이스층의 광 투과도는 상기 제1 서브 베이스층의 광 투과도보다 낮을 수 있다.
일 실시예에 의하면, 상기 제1 서브 베이스층, 상기 제2 서브 베이스층, 및 상기 제2 베이스층은 폴리이미드(polyimide)를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 서브 베이스층은 상기 제1 서브 베이스층 및 상기 제2 베이스층보다 어두운 색을 가질 수 있다.
일 실시예에 의하면, 상기 제2 서브 베이스층의 두께는 상기 제1 서브 베이스층의 두께의 1/50 이하일 수 있다.
일 실시예에 의하면, 상기 제1 베이스층 및 상기 제2 베이스층은 동일한 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 베이스층의 광 투과도는 상기 제2 베이스층의 광 투과도보다 낮을 수 있다.
일 실시예에 의하면, 상기 제1 베이스층 및 상기 제2 베이스층은 폴리이미드(polyimide)를 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 패드층에 전기적으로 연결되며, 상기 제1 베이스층의 일 면 상으로 연장되는 칩 온 필름(Chip On Film); 및 상기 칩 온 필름 상에 제공되며, 상기 화소 회로층에 신호를 제공하는 구동 칩을 더 포함할 수 있다. 평면 상에서 볼 때, 상기 칩 온 필름 및 상기 구동 칩은 상기 화소들로 정의되는 표시 영역에 중첩할 수 있다.
일 실시예에 의하면, 상기 화소 회로층은, 상기 제2 베이스층 상에 배치되고, 상기 제1 베이스층을 관통하여 상기 패드층에 연결되는 하부 연결 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 하부 연결 전극은 컨택홀을 통해 상기 화소 회로층의 신호선에 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 베이스층 상에 직접 배치되며, 상기 개구 내에서 컨택홀을 갖는 제1 배리어층; 및 상기 제1 배리어층과 상기 제2 베이스층 사이에 배치되는 제2 배리어층을 더 포함할 수 있다. 상기 패드층은 상기 제1 배리어층과 상기 제2 배리어층 사이에 배치되며, 상기 패드층은 상기 컨택홀을 통해 상기 칩 온 필름에 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 제1 배리어층 및 상기 제2 배리어층은 무기 절연 물질을 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 제1 베이스층 상에 패드층을 형성하는 단계; 상기 패드층이 형성된 상기 제1 베이스층 상에 컨택홀을 포함하는 제2 베이스층을 패터닝하는 단계; 상기 제2 베이스층 상에 상기 컨택홀을 통해 상기 패드층에 접촉되는 하부 연결 전극을 포함하는 화소 회로층을 형성하는 단계; 상기 화소 회로층 상에 발광 소자들을 포함하는 표시 소자층을 형성하는 단계; 및 상기 패드층을 노출하기 위해 상기 제1 베이스층의 일부를 제거하는 단계를 포함할 수 있다. 상기 제1 베이스층의 색상은 제2 베이스층의 색상과 상이할 수 있다.
일 실시예에 의하면, 상기 제1 베이스층 상에 패드층을 형성하는 단계는, 제1 서브 베이스층 상에 상기 제1 서브 베이스층보다 낮은 광 투과도를 갖는 제2 서브 베이스층을 코팅하는 단계; 상기 제2 서브 베이스층 상에 제1 배리어층을 형성하는 단계; 상기 제1 배리어층 상에 상기 패드층을 패터닝하는 단계; 및 상기 제1 배리어층 상에 패드층을 커버하는 제2 배리어층을 형성하는 단계를 포함할 수 있다. 상기 제1 서브 베이스층, 상기 제2 서브 베이스층, 및 상기 제2 베이스층은 폴리이미드(polyimide)를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 서브 베이스층은 상기 제1 서브 베이스층 및 상기 제2 베이스층보다 어두운 색을 가질 수 있다.
일 실시예에 의하면, 상기 제1 베이스층의 일부를 제거하는 단계는, 레이저 식각 및 상압 플라즈마 처리 및 적어도 하나를 이용하여 상기 패드층에 중첩하는 상기 제1 베이스층을 식각하는 단계; 및 식각된 영역을 촬상하여 식각 완료 여부를 결정하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 식각 완료 여부를 결정하는 단계는, 상기 촬상된 이미지와 기 설정된 기준치를 비교하는 단계; 상기 촬상된 이미지의 패드층의 선명도가 상기 기준치보다 낮은 경우, 상기 제1 베이스층을 추가 식각하는 단계; 및 상기 촬상된 이미지의 패드층의 선명도가 상기 기준 이미지보다 낮지 않은 경우, 상기 식각을 종료하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치의 제조 방법은, 상기 노출된 패드층에 접촉하는 연결선을 형성하는 단계; 및 상기 연결선에 연결되는 칩 온 필름(Chip On Film)을 상기 제1 베이스층의 일 면 상에 배치하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 칩 온 필름은 상기 발광 소자들을 포함하는 화소들로 정의되는 표시 영역에 중첩할 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법은 패드층의 하부에 상대적으로 낮은 광 투과도를 갖는 제1 베이스층(예를 들어, 제2 서브 베이스층)을 포함할 수 있다. 따라서, 별도의 공정(검사 단계) 및 검사 시간의 추가 없이, 제1 베이스층의 개구 형성을 위한 식각 공정에서의 식각된 부분의 양품 여부가 실시간으로 용이하게 판정될 수 있다. 따라서, OLB 공정 전에 개구 형성 공정에서의 공정 불량이 용이하게 파악될 수 있으며, 공정 수율이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도들이다.
도 5는 도 3의 표시 장치에 포함되는 부화소의 일 예를 나타내는 개략적인 평면도이다.
도 6은 도 5의 I-I'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 7은 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 개략적인 단면도이다.
도 8은 도 3의 표시 장치의 일부의 일 예를 나타내는 개략적인 단면도이다.
도 9는 도 3의 표시 장치의 일부의 일 예를 나타내는 개략적인 단면도이다.
도 10은 도 3의 표시 장치의 일부의 일 예를 나타내는 개략적인 단면도이다.
도 11 내지 도 21은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 도면들이다.
도 22는 본 발명의 실시예들에 따른 표시 장치를 포함하는 타일드 표시 장치를 나타태는 개략적인 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이고, 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 티타늄(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)이 발광 소자(LD)의 코어(core), 즉, 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)이 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)이 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함한 절연막(14)을 더 포함할 수 있다. 코어-쉘 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 상기 발광 소자(LD)들이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 상기 발광 소자(LD)들은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도들이다.
도 3 및 도 4를 참조하면, 표시 장치(DD)는 베이스층(BSL) 및 베이스층(BSL) 상에 배치되는 화소(PXL)를 포함할 수 있다. 또한, 표시 장치(DD)는 화소(PXL)를 구동하는 구동부 및 화소(PXL)와 구동부를 연결하는 배선부를 더 포함할 수 있다.
일 실시예에서, 도 4는 표시 장치(DD)의 배면의 평면 형상을 개력적으로 나타낸 것으로서, 베이스층(BSL)의 배면에 패드(PAD)들이 배치되고, 표시 장치(DD)는 구동부로서의 구동 칩(IC) 및 구동 칩(IC)과 패드(PAD)들을 전기적으로 연결하는 칩 온 필름(COF)을 더 포함할 수 있다.
표시 장치(DD)는 표시 영역(DA)을 포함할 수 있다. 본 발명의 실시예들에 있어서, 표시 장치(DD)는 표시 영역(DA) 외곽의 비표시 영역을 최소화 또는 제거하기 위해(제로-베젤(zero-bezel) 구현을 위해) 베이스층(BSL)의 배면에 표시 영역(DA)에 중첩하는 칩 온 필름(COF) 및 구동 칩(IC)을 포함할 수 있다. 다만 이는 예시적인 것으로서, 표시 장치(DD)는 표시 영역(DA)의 적어도 일부를 둘러싸는 비표시 영역을 더 포함할 수도 있다.
베이스층(BSL)은 표시 장치(DD)의 베이스 부재를 형성할 수 있다. 베이스층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있다. 베이스층(BSL)은 복수의 층들을 포함할 수 있다. 일 실시예에서, 베이스층(BSL)은 제1 베이스층, 배리어층들, 및 제2 베이스층이 순차 적층된 구조를 가질 수 있다. 또한, 패드(PAD)들은 베이스층(BSL)에 포함될 수 있으며, 베이스층(BSL)의 일부 구성이 제거(또는, 시각)됨으로써 패드(PAD)들이 칩 온 필름(COF)과 전기적을 연결되도록 노출될 수 있다.
표시 영역(DA)은 화소(PXL)(발광 소자 및 화소 회로로 구성되는 부화소들(SPXL1, SPXL2, SPXL3))들이 배치된 영역일 수 있다. 화소(PXL)는 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 화소(PXL)는 제3 방향(DR3)을 향해 영상을 표시할 수 있다.
일 실시예에서, 화소(PXL)는 제1 부화소(SPXL1), 제2 부화소(SPXL2), 및 제3 부화소(SPXL3)를 포함할 수 있다. 예를 들어, 화소(PXL) 내에서 제1 부화소(SPXL1), 제2 부화소(SPXL2), 및 제3 부화소(SPXL3)는 제1 방향(DR1)으로 배열될 수 있다. 다만, 이는 예시적인 것으로서, 화소(PXL) 내에서의 부화소들의 배열 방향이 이에 한정되는 것은 아니다.
제1 부화소(SPXL1), 제2 부화소(SPXL2), 및 제3 부화소(SPXL3)는 각각 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 부화소(SPXL1)는 적색 광을 방출하고, 제2 부화소(SPXL2)는 녹색 광을 방출하며, 제3 부화소(SPXL3)는 청색 광을 방출할 수 있다. 다만, 이는 예시적인 것으로서 화소(PXL)를 구성하는 부화소들의 색상, 종류, 및 개수가 이에 한정되는 것은 아니다.
제1 부화소(SPXL1), 제2 부화소(SPXL2), 및 제3 부화소(SPXL3) 각각은 주사선 및 데이터선에 연결될 수 있다.
주사선은 주사 구동부에 연결될 수 있다. 주사 구동부는 구동 칩(IC)에 포함되거나, 칩 온 필름(COF)에 별도로 제공될 수도 있다.
데이터선은 데이터 구동부에 연결될 수 있다. 데이터 구동부는 구동 칩(IC)에 포함될 수 있다.
패드(PAD)들은 칩 온 필름(COF) 및 구동 칩(IC)과 전기적으로 연결될 수 있다. 예를 들어, 구동 칩(IC) 내의 데이터 구동부에서 출력되는 데이터 신호는 칩 온 필름(COF) 및 패드(PAD)를 통해 데이터선에 제공될 수 있다.
일 실시예에서, 평면 상에서 볼 때, 패드(PAD)들은 표시 영역(DA)과 중첩할 수 있다. 예를 들어, 패드(PAD)들은 화소(PXL)가 배치된(혹은 정의된) 영역과 중첩할 수 있다.
칩 온 필름(COF)은 구동 칩(IC)이 배치되는 영역을 제공할 수 있다. 예를 들어, 칩 온 필름(COF) 상에 구동 칩(IC)이 직접 또는 실장될 수 있다. 구동 칩(IC)이 제공하는 전기적 신호는 칩 온 필름(COF)을 통하여 화소(PXL)에 공급될 수 있다.
칩 온 필름(COF)의 개수는 특별히 한정되지 않는다. 예를 들어, 칩 온 필름(COF)의 개수는 하나 이상일 수 있다. 칩 온 필름(COF)의 적어도 일부는 표시 영역(DA) 내에 배치될 수 있다.
실시예에 따르면, 칩 온 필름(COF)은 절연 필름과 상기 절연 필름 상에 제공된 복수의 배선을 포함할 수 있다. 칩 온 필름(COF)은 박막으로 이루어진 절연 필름과 상기 절연 필름 상에 배선들이 형성된 형태를 통칭하는 것으로서 테이프 캐리어 패키지(tape carrier package), 가요성 인쇄 회로 기판(flexible printed circuit board) 등으로 지칭될 수도 있다.
구동 칩(IC)은 표시 영역(DA) 내 배치될 수 있다. 구동 칩(IC)의 위치는 칩 온 필름(COF)에 중첩할 수 있다. 구동 칩(IC)은 베이스층(BSL)의 배면 상에 배치될 수 있다. 따라서, 비표시 영역이 최소화될 수 있다.
일 실시예서, 구동 칩(IC)은 데이터 구동부 및/또는 타이밍 제어부를 포함할 수 있다. 구동 칩(IC)은 데이터선으로 데이터 신호를 출력할 수 있다. 또는, 구동 칩(IC)은 외부 프로세서로부터 인가되는 신호를 이용하여 데이터 구동부 및/또는 주사 구동부의 구동을 제어할 수 있다.
도 5는 도 3의 표시 장치에 포함되는 부화소의 일 예를 나타내는 개략적인 평면도이다.
도 3 및 도 5를 참조하면, 부화소(SPXL)는 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 부화소(SPXL)는 뱅크(BNK), 정렬 전극(ELT), 발광 소자(LD), 제1 컨택 전극(CNE1), 및 제2 컨택 전극(CNE2)을 포함할 수 있다.
부화소(SPXL)는 제1 부화소(SPXL1), 제2 부화소(SPXL2), 및 제3 부화소(SPXL3) 중 임의의 하나일 수 있다.
발광 영역(EMA)은 평면 상에서 볼 때, 뱅크(BNK)에 의해 정의된 개구부와 중첩할 수 있다. 발광 영역(EMA) 내에는 발광 소자(LD)들이 배치될 수 있다.
비발광 영역(NEA)에는 발광 소자(LD)들이 배치되지 않을 수 있다. 비발광 영역(NEA)의 일부는 평면 상에서 볼 때, 뱅크(BNK)와 중첩할 수 있다.
뱅크(BNK)는 베이스층(BSL)의 두께 방향(예를 들어, 제3 방향(DR3))으로 둘출된 형상을 갖고, 소정 영역을 둘러싸는 형태를 가질 수 있다. 이에 따라, 발광 영역(EMA)에 상응하는 뱅크(BNK)가 배치되지 않는 영역이 형성될 수 있다.
뱅크(BNK)는 공간을 형성할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 일부 영역을 둘러싸는 형태를 갖을 수 있다. 상기 공간은 유체가 수용될 수 있는 영역을 의미할 수 있다. 실시예에 따르면, 뱅크(BNK)는 제1 뱅크(도 6의 ‘BNK1’ 참조) 및 제2 뱅크(도 6의 ‘BNK2’ 참조)를 포함할 수 있다.
실시예에 따르면, 뱅크(BNK)(예를 들어, 제1 뱅크(BNK1))가 정의한 공간에 발광 소자(LD)를 포함한 잉크가 제공되어, 발광 소자(LD)가 발광 영역(EMA) 내에 배치될 수 있다.
실시예에 따르면, 뱅크(BNK)(예를 들어, 제2 뱅크(BNK2))가 정의한 공간에 색상 변환층(도 7의 ‘CCL’ 참조)이 배치(혹은 패터닝)될 수 있다.
뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다. 뱅크(BNK)는 평면 상에서 볼 때, 발광 영역(EMA)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 뱅크(BNK)가 배치된 영역은 비발광 영역(NEA)일 수 있다. 뱅크(BNK)가 배치되지 않은 영역으로서, 발광 소자(LD)가 배치된 영역은 발광 영역(EMA)일 수 있다.
정렬 전극(ELT)은 발광 소자(LD)를 정렬하기 위한 전극일 수 있다. 실시예에 따라, 정렬 전극(ELT)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다. 정렬 전극(ELT)은 “전극” 또는 “전극들"로 지칭될 수 있다.
정렬 전극(ELT)은 단일 층 또는 다중 층의 구조를 갖을 수 있다. 예를 들어, 정렬 전극(ELT)은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 실시예에 따라, 정렬 전극(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 및 이들의 합금 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니며, 정렬 전극(ELT)은 반사 성질을 갖는 다양한 물질 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
발광 소자(LD)는 정렬 전극(ELT) 상에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 발광 소자(LD)들은 발광 유닛(EMU)을 형성(또는 구성)할 수 있다. 발광 유닛(EMU)은 서로 인접한 발광 소자(LD)들을 포괄한 유닛을 의미할 수 있다.
실시예에 따라, 발광 소자(LD)는 다양한 방식으로 정렬될 수 있다. 예를 들어, 도 5에는 발광 소자(LD)들이 제1 전극(ELT1)과 제2 전극(ELT2) 사이에서 병렬로 정렬된 실시예가 도시되었다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)들은 직렬 또는 직/병렬이 혼합된 구조로 정렬될 수 있으며, 직렬 및/또는 병렬 연결되는 유닛의 개수는 특별히 한정되지 않는다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)를 정렬하기 위한 전극으로서, 제1 전극(ELT1)은 제1 정렬 전극일 수 있고, 제2 전극(ELT2)은 제2 정렬 전극일 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)들이 정렬되는 공정 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급(혹은 제공)받을 수 있다. 예를 들어, 제1 전극(ELT1)에 제1 정렬 신호가 인가되고, 제2 전극(ELT2)에 제2 정렬 신호가 인가될 수 있다. 이 때, 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위, 및/또는 위상을 갖을 수 있다. 예를 들어, 제1 정렬 신호는 교류 신호이고, 제2 정렬 신호는 그라운드 신호일 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다. 제1 전극(ELT1)과 제2 전극(ELT2) 사이에(혹은 상에) 전계가 형성되고, 발광 소자(LD)들은 전계에 기초하여 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 예를 들어, 발광 소자(LD)들은 상기 전계에 따른 힘(예를 들어, DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어 정렬 전극(ELT) 상에 정렬(또는 배치)될 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CNT1)을 통해 회로 소자(예를 들어, 트랜지스터(도 6의 ‘TR’ 참조))와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 애노드 전극일 수 있다.
제2 전극(ELT2)은 제2 컨캑홀(CNT2)을 통해 전원 배선(도 6의 ‘PL’ 참조)과 전기적으로 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)에 인접하거나 접촉하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)에 인접하거나 접촉할 수 있다.
일 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 일 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 일 실시예에서, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다.
유사하게, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 일 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 일 실시예에서, 발광 소자(LD)들 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다.
발광 소자(LD)들의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 배치될 수 있다.
제1 컨택 전극(CNE1)은, 발광 소자(LD)들의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1)을 통해, 발광 소자(LD)들의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은, 발광 소자(LD)들의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2)을 통해, 발광 소자(LD)들의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
도 6은 도 5의 I-I'선을 따른 일 예를 나타내는 개략적인 단면도이고, 도 7은 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 개략적인 단면도이다.
도 3, 도 5, 도 6, 및 도 7을 참조하면, 부화소(SPXL)는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다. 또한, 부화소(SPXL)를 포함하는 화소(PXL)는 표시 소자층(DPL) 상에 배치되는 광학층(OPL) 및 컬러 필터층(CFL)을 더 포함할 수 있다.
베이스층(BSL)은 부화소(SPXL)가 형성되기 위한 베이스 부재를 형성할 수 있다. 베이스층(BSL)은 화소 회로층(PCL) 및 표시 소자층(DPL)이 배치되기 위한 영역을 제공할 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 상에 배치될 수 있다. 화소 회로층(PCL)은 하부 보조 전극(BML), 버퍼층(BFL), 트랜지스터(TR), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 전원선(PL), 데이터선(DL), 제2 층간 절연층(ILD2), 및 보호층(PSV)을 포함할 수 있다.
하부 보조 전극(BML)은 베이스층(BSL) 상에 배치될 수 있다. 하부 보조 전극(BML)은 전기적 신호가 이동되는 경로로 기능할 수 있다. 하부 보조 전극(BML)의 일부는 트랜지스터(TR)와 중첩할 수 있다.
하부 보조 전극(BML)은 하부 연결 전극(200)을 포함할 수 있다. 하부 연결 전극(200)은 버퍼층(BFL)에 의해 커버될 수 있다. 일 실시예에서, 하부 연결 전극(200)은 데이터 컨택홀(DCNT)을 통해 데이터선(DL)과 연결될 수 있다. 데이터 컨택홀(DCNT)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하여 형성될 수 있다.
버퍼층(BFL)은 베이스층(BSL) 상에 배치될 수 있다. 버퍼층(BFL)은 하부 보조 전극(BML)을 커버할 수 있다. 버퍼층(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
트랜지스터(TR)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(TR)는 구동 트랜지스터일 수 있다. 트랜지스터(TR)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 트랜지스터(TR)는 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
트랜지스터(TR)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층일 수 있다. 액티브층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), LTPS(Low Temperature Polycrystalline Silicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체의 그룹 중 선택된 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역에 중첩할 수 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 배치될 수 있다. 게이트 절연층(GI)은 액티브층(ACT)을 커버할 수 있다. 게이트 절연층(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI) 상에 배치될 수 있다. 제1 층간 절연층(ILD1)은 게이트 전극(GE)을 커버할 수 있다. 제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)은 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 드레인 전극(또는, 소스 전극)이고, 제2 트랜지스터 전극(TE2)은 소스 전극(또는, 드레인 전극)일 수 있다.
제1 트랜지스터 전극(TE1)은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
일 실시예에서, 전원선(PL)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 예를 들어, 전원선(PL)은 데이터선(DL), 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일한 층에 배치될 수 있다. 전원선(PL)은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하는 제2 컨택홀(CNT2)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 전원선(PL)은 제2 전극(ELT2)을 통해 전원 또는 정렬 신호를 공급할 수 있다.
데이터선(DL)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 예를 들어, 데이터선(DL)은 전원선(PL), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)과 동일한 층에 배치될 수 있다. 데이터선(DL)은 데이터 컨택홀(DCNT)을 통해 하부 연결 전극(200)과 전기적으로 연결될 수 있다.
제2 층간 절연층(ILD2)는 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제2 층간 절연층(ILD2)은 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 데이터선(DL), 및 전원선(PL)을 커버할 수 있다. 제2 층간 절연층(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 하나를 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
보호층(PSV)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 실시예에 따라, 보호층(PSV)은 하부 단차를 평탄화 하기 위하여 유기 물질을 포함할 수 있다. 예를 들어, 보호층(PSV)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides res-in) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 보호층(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있다. 표시 소자층(DPL)은 제1 절연층(INS1), 절연 패턴(INP), 정렬 전극(ELT), 뱅크(BNK), 발광 소자(LD), 제2 절연층(INS2), 제1 컨택 전극(CNE1), 제3 절연층(INS3), 제2 컨택 전극(CNE2), 및 제4 절연층(INS4)을 포함할 수 있다.
절연 패턴(INP)은 보호층(PSV) 상에 배치될 수 있다. 절연 패턴(INP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 절연 패턴(INP)은 제3 방향(DR3)으로 돌출될 수 있다. 또한, 절연 패턴(INP)은 베이스층(BSL)에 대하여 소정의 각도로 기울어진 경사면을 가질 수 있다. 다만, 본 개시가 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 절연 패턴(INP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
절연 패턴(INP)은 발광 소자(LD)들이 발광 영역 내 용이하게 정렬될 수 있도록 소정의 단차를 형성하는 역할을 수행할 수 있다. 실시예에 따라, 절연 패턴(INP)은 격벽일 수 있다.
실시예에 따르면, 절연 패턴(INP) 상에는 정렬 전극(ELT)의 일부가 배치될 수 있다. 예를 들어, 절연 패턴(INP)은 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 포함할 수 있다. 제1 전극(ELT1)은 제1 절연 패턴(INP1) 상에 배치될 수 있고, 제2 전극(ELT2)은 제2 절연 패턴(INP2) 상에 배치될 수 있으며, 이에 따라 절연 패턴(INP) 상에는 반사벽이 형성될 수 있다. 이에 따라, 발광 소자(LD)로부터 발산된 광이 리사이클링되어 표시 장치(DD)(혹은 부화소(SPXL))의 출광 효율이 개선될 수 있다.
절연 패턴(INP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 절연 패턴(INP)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
정렬 전극(ELT)은 보호층(PSV) 및/또는 절연 패턴(INP) 상에 배치될 수 있다. 실시예에 따르면, 정렬 전극(ELT)은 제1 절연층(INS1)의 배면 상에 배치될 수 있다. 예를 들어, 정렬 전극(ELT)은 절연 패턴(INP) 또는 보호층(PSV)과 제1 절연층(INS1) 사이에 배치될 수 있다. 예를 들어, 정렬 전극(ELT)의 일면은 제1 절연층(INS1)과 접촉할 수 있다.
제1 전극(ELT1)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제1 전극(ELT1)은 제1 절연층(INS1)에 형성된 컨택홀을 통해 제1 컨택 전극(CNE1)과 전기적으로 연결될 수 있다.
제2 전극(ELT2)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제1 절연층(INS1)에 형성된 컨택홀을 통해 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 절연층(INS1)은 정렬 전극(ELT) 상에 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버할 수 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 배치될 수 있다. 실시예에 따라, 뱅크(BNK)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함할 수 있다.
제1 뱅크(BNK1)는 제1 절연층(INS1) 상에 배치될 수 있다. 제1 뱅크(BNK1)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다.
제1 뱅크(BNK1)는 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 뱅크(BNK1)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1) 상에 배치될 수 있다. 제2 뱅크(BNK2)에 의해 형성된 공간에는 색상 변환층(CCL)이 제공될 수 있다.
제2 뱅크(BNK2)는 제1 뱅크(BNK1)에 포함될 수 있는 유기 물질 및/또는 무기 물질을 포함할 수 있다.
발광 소자(LD)는 제1 절연층(INS1) 상에 배치될 수 있다. 실시예에 따라, 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호(예를 들어, 애노드 신호 및 캐소드 신호)에 기초하여 광을 발산할 수 있다.
발광 소자(LD)는 제1 뱅크(BNK1)가 둘러싸는 영역 내 배치될 수 있다. 발광 소자(LD)는 제1 절연 패턴(INP1)과 제2 절연 패턴(INP2) 사이에 배치될 수 있다.
제2 절연층(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 활성층을 커버할 수 있다.
제2 절연층(INS2)은 발광 소자(LD)의 적어도 일부를 노출할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 제2 절연층(INS2)으로부터 노출되며, 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것이 방지될 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제2 절연층(INS2)은 상술한 무기 물질을 포함할 수 있다. 다만, 본 개시가 전술된 예시에 한정되는 것은 아니다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연층(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있으며, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide) 중 하나를 포함한 투명 전도성 물질을 포함할 수 있다.
제3 절연층(INS3)은 제1 절연층(INS1) 및 제1 컨택 전극(CNE1) 상에 배치될 수 있다. 제3 절연층(INS3)의 적어도 일부는 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있고, 이에 따라 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 쇼트 결함을 방지할 수 있다.
제4 절연층(INS4)은 제3 절연층(INS3) 및 제2 컨택 전극(CNE2) 상에 배치될 수 있다. 제4 절연층(INS4)은 외부 영향으로부터 표시 소자층(DPL)의 구성들을 보호할 수 있다.
제3 절연층(INS3) 및 제4 절연층(INS4)은 단일층 또는 다중층의 구조를 갖을 수 있다. 제3 절연층(INS3) 및 제4 절연층(INS4)은 상술한 무기 물질을 포함할 수 있다.
도 7은 표시 영역(DA)에서 제1 뱅크(BNK) 상부의 구성을 보여준다. 도 7에 도시된 바와 같이, 제2 뱅크(BNK2)는 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3)과 각각 중첩하는 공간(혹은 영역)을 정의할 수 있다. 제2 뱅크(BNK2)가 정의하는 공간은 색상 변환층(CCL)이 제공될 수 있는 영역일 수 있다.
색상 변환층(CCL)은 제2 뱅크(BNK2)에 의해 둘러싸인 공간 내에서 발광 소자들(LD) 상에 배치될 수 있다. 일 실시예에서, 색상 변환층(CCL)은 제1 부화소(SPXL1)에 대응하는 제1 색상 변환층(CCL1), 제2 부화소(SPXL2)에 대응하는 제2 색상 변환층(CCL2), 및 제3 부화소(SPXL3)에 대응하는 산란층(LSL)을 포함할 수 있다.
색상 변환층(CCL)은 광의 파장을 변경하도록 구성될 수 있다. 일 실시예에서, 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3)은 청색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3) 상에 각각 색 변환 입자들을 포함한 색상 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 부화소(SPXL1)가 적색 화소인 경우, 제1 색상 변환층(CCL1)은 청색의 광을 적색의 광으로 변환하는 제1 색 변환 입자들(예를 들어, 제1 퀀텀 닷(QD1))을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 부화소(SPXL2)가 녹색 화소인 경우, 제2 색상 변환층(CCL2)은 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 청색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 산란층(LSL)의 산란체(SCT)는 황산 바륨(BaSO4), 탄산 칼슘(CaCO3), 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 및 산화 아연(ZnO) 중 적어도 하나를 포함할 수 있다. 한편, 산란체(SCT)가 제3 부화소(SPXL3)에만 배치되는 것은 아니며, 제1 색상 변환층(CCL1) 또는 제2 색상 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
색상 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 색상 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 색상 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 색상 변환층(CCL)으로부터 제공된 광을 전반사하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 색상 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 색상 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 부화소들(SPXL1, SPXL2, SPXL3)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 부화소들(SPXL1, SPXL2, SPXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 부화소(SPXL1)에 배치되어 제1 부화소(SPXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 부화소(SPXL2)에 배치되어 제2 부화소(SPXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 부화소(SPXL3)에 배치되어 제3 부화소(SPXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 사이에 배치되는 경우, 표시 장치(DD)의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 블랙 매트릭스를 포함하거나, 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)이 상호 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1, 제2, 및 제3 부화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
필름층(OFL)은 오버 코트층(OC) 상에 배치될 수 있다. 필름층(OFL)은 표시 장치(DD) 외부 영향을 저감할 수 있다. 필름층(OFL)은 제1, 제2, 및 제3 부화소들(SPXL1, SPXL2, SPXL3)에 걸쳐 제공될 수 있다. 실시예에 따라, 필름층(OFL)은 PET(polyethyleneterephthalate) 필름, 저반사 필름, 편광 필름, 및 투과도 제어 필름(transmittance controllable film) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 8은 도 3의 표시 장치의 일부의 일 예를 나타내는 개략적인 단면도이다.
도 3, 도 4, 및 도 8을 참조하면, 표시 장치(DD)의 베이스층(BSL)은 제1 베이스층(BL1), 제1 배리어층(122), 제2 배리어층(124), 패드층(PADL), 및 제2 베이스층(BL2)을 포함할 수 있다.
일 실시예에서, 제1 베이스층(BL1)의 색상과 제2 베이스층(BL2)의 색상이 상이할 수 있다. 예를 들어, 제1 베이스층(BL1)의 광 투과도는 제2 베이스층(BL2)의 광 투과도보다 낮을 수 있다.
제1 베이스층(BL1)은 칩 온 필름(COF)이 배치되는 기저면을 형성할 수 있다. 예를 들어, 제1 베이스층(BL1)의 일 면(예를 들어, 배면)은 칩 온 필름(COF)에 인접하거나 접촉할 수 있다. 제1 베이스층(BL1)은 상부의 제1 배리어층(122) 및 패드층(PADL)이 노출되는 개구(OPN)를 포함할 수 있다.
실시예에 따라, 패드층(PADL)을 포함하는 베이스층(BSL)에서 제1 베이스층(BL1)이 식각됨으로써 칩 온 필름(COF)과 전기적으로 연결되기 위한 패드층(PADL)이 노출될 수 있다. 패드층(PADL)과 칩 온 필름(COF)과의 안정적인 전기적 연결을 위해서는 패드층(PADL)에 접하는 제1 베이스층(BL1)이 완전히 식각되어야 한다.
그러나, 현재 공지된 공정에서는 제1 베이스층(BL1)의 식각을 시각적으로 및/또는 실시간으로 확인할 수 있는 방법이 없으며, 칩 온 필름(COF)을 베이스층(BSL)에 연결하는 OLB(outer lead bonding) 공정 전의 제1 베이스층(BL1)의 식각 불량 여부를 판단하는 데에 어려움이 있다.
따라서, 제1 베이스층(BL1)의 식각을 실시간으로 간단히 확인하기 위한 표시 장치(DD)의 구조 및 공정 방식이 필요하다.
일 실시예에서, 제1 베이스층(BL1)은 제1 서브 베이스층(S_BL1) 및 제1 서브 베이스층(S_BL1) 상에 배치되는 제2 서브 베이스층(S_BL2)을 포함할 수 있다. 제2 서브 베이스층(S_BL2)의 광 투과도는 제1 서브 베이스층(S_BL1)의 광 투과도보다 낮을 수 있다. 따라서, 제2 서브 베이스층(S_BL2)은 제1 서브 베이스층(S_BL1)보다 어두운 색을 띌 수 있다.
제1 베이스층(BL1)의 식각 공정에 있어서, 개구(OPN)에 대응하는 제1 및 제2 서브 베이스층들(S_BL1, S_BL2)이 완전히 제거되어야 패드층(PADL)이 정상적으로 노출될 수 있다. 상대적으로 어두운 색을 띄는 제2 서브 베이스층(S_BL2)이 패드층(PADL)에 중첩하여 남는 경우, 패드층(PADL)의 도전 물질의 색상이 왜곡되어 보일 수 있다. 이 경우, 제1 베이스층(BL1)에 대한 식각 공정 및 해당 제품은 불량으로 판정될 수 있다.
제2 서브 베이스층(S_BL2)이 정상적으로 제거된 경우, 패드층(PADL)의 도전 물질의 색상은 상대적으로 명확히 시인될 수 있다. 이 경우, 제1 베이스층(BL1)에 대한 식각 공정이 정상적으로 이루어진 것으로 판정될 수 있으며, 후속 OLB 공정이 진행될 수 있다.
이와 같이, 제1 베이스층(BL1)에 대한 식각률(또는, 식각 불량)을 실시간으로 목시적으로 판단하기 위해 패드층(PADL)에 접하는 제2 서브 베이스층(S_BL2)은 제1 서브 베이스층(S_BL1) 및 제2 베이스층(BL2)보다 낮은 광 투과도를 가질 수 있다. 예를 들어, 제2 베이스층(BL2)은 제1 서브 베이스층(S_BL1)보다 투명할 수 있다. 또한, 제2 서브 베이스층(S_BL2)도 제1 서브 베이스층(S_BL1)보다 투명할 수 있다.
일 실시예에서, 제1 서브 베이스층(S_BL1) 및 제2 서브 베이스층(S_BL2)은 폴리이미드(polyimide)를 포함할 수 있다. 따라서, 제1 서브 베이스층(S_BL1) 및 제2 서브 베이스층(S_BL2)은 투광성을 가질 수 있다.
제1 서브 베이스층(S_BL1) 및 제2 서브 베이스층(S_BL2)의 광 투과도는 고분자 특성을 갖는 폴리이미드에 포함되는 방향족(또는, 작용기)의 변경 등을 통해 조절될 수 있다. 즉, 폴리이미드에 포함되는 방향족(또는, 작용기)의 변경에 의한 밴드갭 튜닝으로 광 투과도가 결정되며, 제1 서브 베이스층(S_BL1)과 제2 서브 베이스층(S_BL2)은 서로 다른 색상을 띌 수 있다. 예를 들어, 제2 서브 베이스층(S_BL2)은 제1 서브 베이스층(S_BL1)보다 좀 더 누르스름한(yellowish) 색상을 띌 수 있다.
일 실시예에서, 제2 서브 베이스층(S_BL2)의 두께는 제1 서브 베이스층(S_BL1) 두께의 약 1/50 이하일 수 있다. 예를 들어, 제1 서브 베이스층(S_BL1)은 약 10μm이고, 제2 서브 베이스층(S_BL2)은 약 0.1μm일 수 있다. 제2 서브 베이스층(S_BL2)은 개구(OPN) 형성에 의해 패드층(PADL)이 제대로 노출되는지 확인하는 역할만을 수행하므로, 비용 등의 측면을 고려할 때, 두껍게 형성될 필요가 없다.
일 실시예에서, 제2 서브 베이스층(S_BL2)은 제1 서브 베이스층(S_BL1) 상에 공지된 다양한 형태의 박막 코팅 방식으로 형성될 수 있다. 즉, 제2 서브 베이스층(S_BL2) 형성을 위한 마스크 공정 등은 불필요하다.
제1 배리어층(122)은 제2 서브 베이스층(S_BL2) 상에 배치될 수 있다. 제1 배리어층(122)은 제3 컨택홀(CNT3)을 갖도록 제2 서브 베이스층(S_BL2) 상에 패터닝될 수 있다. 제3 컨택홀(CNT3)은 개구(OPN)에 중첩할 수 있다.
제1 배리어층(122)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 배리어층(122)은 아몰퍼스 실리콘(a-Si), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx)의 그룹 중 하나 이상을 포함할 수 있다.
제1 배리어층(122) 상에 패드(PAD)를 포함하는 패드층(PADL)이 배치될 수 있다. 패드층(PADL)은 제2 배리어층(124)에 의해 커버될 수 있다.
패드층(PADL)은 도전 물질을 포함할 수 있다. 예를 들어, 패드층(PADL)은 저저항 도전 물질로서 구리를 포함할 수 있다. 다만, 이는 예시적인 것으로서, 패드층(PADL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물을 포함할 수 있다. 또는, 패드층(PADL)은 투명 도전 물질을 포함할 수도 있다. 예를 들어, 투명 도전 물질로는 ITO, IZO, ZnO, IGZO, ITZO 등이 포함될 수 있다. 패드층(PADL)은 단일막 구조 또는 다중막 구조로 형성될 수 있다.
제2 배리어층(124)은 제1 배리어층(122) 상에 배치되며, 패드층(PADL)의 적어도 일부를 커버할 수 있다. 제2 배리어층(124)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제2 배리어층(124)은 아몰퍼스 실리콘(a-Si), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx)의 그룹 중 하나 이상을 포함할 수 있다.
제1 배리어층(122) 및 제2 배리어층(124)은 제1 베이스층(BL1)과 제2 베이스층(BL2) 패드층(PADL)의 안정적인 형성 및 배치를 위해 무기 절연 물질로서 배치될 수 있다. 일 실시예에서, 제2 배리어층(124)은 실리콘 질화물(SiNx)을 포함한 층과 실리콘 산질화물(SiOxNy)을 포함한 층이 교번하여 배치된 구조를 갖을 수 있다. 제1 배리어층(122)은 아몰퍼스 실리콘(a-Si)을 포함한 층과 실리콘 산화물(SiOx)을 포함한 층이 교번하여 배치된 구조를 갖을 수 있다. 다만, 본 개시가 전술된 예시에 반드시 한정되는 것은 아니다.
제2 베이스층(BL2)은 화소 회로층(PCL)이 배치되는 기저면을 형성할 수 있다. 일 실시예에서, 제2 베이스층(BL2)의 일 면(상면)은 화소 회로층(PCL)에 접촉하고, 제2 베이스층(BL2)의 타 면(배면)은 제2 배리어층(124)에 접촉할 수 있다. 제2 베이스층(BL2)은 투명한 폴리이미드를 포함할 수 있다. 실시예에 따라, 제2 베이스층(BL2)은 제1 베이스층(BL1)보다 얇은 두께를 가질 수 있다. 예를 들어, 제2 베이스층(BL2)의 두께는 약 5.8μm일 수 있다.
하부 연결 전극(200)은 제2 베이스층(BL2) 상에 배치될 수 있다. 일 실시예에서, 하부 연결 전극(200)은 제2 베이스층(BL2)과 제2 배리어층(124)을 관통하는 제4 컨택홀(CNT4)을 통해 패드층(PADL)과 전기적, 물리적으로 연결될 수 있다. 패드층(PADL)을 통해 공급된 신호(예를 들어, 데이터 신호)는 하부 연결 전극(200)으로 공급될 수 있다. 일 실시예에서, 도 6을 참조하여 설명된 바와 같이, 하부 연결 전극(200)은 데이터 컨택홀(DCNT)을 통해 상부의 데이터선(DL)과 전기적으로 연결될 수 있다.
하부 연결 전극(200)은 도전 물질로서 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물을 포함할 수 있다. 또는, 하부 연결 전극(200)은 투명 도전 물질을 포함할 수도 있다. 예를 들어, 투명 도전 물질로는 ITO, IZO, ZnO, IGZO, ITZO 등이 포함될 수 있다. 하부 연결 전극(200)은 단일막 구조 또는 다중막 구조로 형성될 수 있다.
일 실시예에서, 제1 베이스층(BL1)은 개구(OPN)를 형성하며, 제1 배리어층(122) 및 패드층(PADL)의 일부가 노출될 수 있다. 노출된 패드층(PADL)에 접촉하도록 연결선(CL)이 제1 베이스층(BL1)의 배면에 배치될 수 있다. 예를 들어, 연결선(CL)은 개구(OPN) 내에 형성될 수 있다. 연결선(CL)은 패드층(PADL)과 칩 온 필름(COF)을 전기적으로 연결할 수 있다.
연결선(CL)은 도전 물질을 포함할 수 있다. 예를 들어, 연결선(CL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물을 포함할 수 있다. 또는, 연결선(CL)은 투명 도전 물질을 포함할 수도 있다. 예를 들어, 투명 도전 물질로는 ITO, IZO, ZnO, IGZO, ITZO 등이 포함될 수 있다. 연결선(CL)은 단일막 구조 또는 다중막 구조로 형성될 수 있다.
칩 온 필름(COF)의 일부는 개구(OPN) 내에 배치되어 연결선(CL)과 전기적으로 연결될 있다. 칩 온 필름(COF)의 다른 일부는 개구(OPN) 바깥으로 연장되어 제1 베이스층(BL)의 배면 상에 배치될 수 있다.
구동 칩(IC)은 칩 온 필름(COF)의 일면 상에 배치되거나 칩 온 필름(COF)의 일부 영역에 실장될 수 있다. 구동 칩(IC)은 데이터 구동부 및/또는 타이밍 제어부의 기능을 수행하며, 칩 온 필름(COF)과 전기적으로 연결될 수 있다. 예를 들어, 구동 칩(IC)이 출력한 데이터 신호는 칩 온 필름(COF), 연결선(CL), 패드(PAD), 및 하부 연결 전극(200)을 통해 데이터선(DL)에 공급될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(DD)는 제1 베이스층(BL1)의 개구(OPN) 형성을 위한 식각 공정에서의 식각 불량 여부를 실시간으로 파악하기 위해 패드층(PADL)의 하부에 상대적으로 낮은 광 투과도를 갖는 제1 베이스층(BL1, 예를 들어, 제2 서브 베이스층(S_BL2))을 포함할 수 있다. 따라서, OLB 공정 전에 개구(OPN) 형성 공정에서의 공정 불량이 용이하게 파악될 수 있으며, 공정 수율이 개선될 수 있다.
도 9는 도 3의 표시 장치의 일부의 일 예를 나타내는 개략적인 단면도이다.
도 9에서는 도 8을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 3, 도 4, 및 도 9를 참조하면, 표시 장치(DD)의 베이스층(BSL)은 제1 베이스층(BL1a), 제1 배리어층(122), 제2 배리어층(124), 패드층(PADL), 및 제2 베이스층(BL2)을 포함할 수 있다.
일 실시예에서, 제1 베이스층(BL1a)의 색상은 제2 베이스층(BL2)의 색상과 상이할 수 있다. 예를 들어, 제1 베이스층(BL1a)은 제2 베이스층(BL2)보다 어두운 색을 가질 수 있다. 유색의 제1 베이스층(BL1a)과 노출되는 패드층(PADL)이 겹쳐진 상태에서 시인되는(촬상되는) 색상은 패드층(PADL)의 원래 색상과 다르므로, 제1 베이스층(BL1a)은 상대적으로 어두운 색상을 가질 수 있다.
일 실시예에서, 제1 베이스층(BL1a) 및 제2 베이스층(BL2)은 폴리이미드를 포함할 수 있다. 제1 베이스층(BL1a) 및 제2 베이스층(BL2)은 서로 다른 조성의 폴리이미드를 포함할 수 있으며, 제1 베이스층(BL1a) 및 제2 베이스층(BL2)의 광 투과도가 상이할 수 있다.
도 9의 실시예에 따른 제1 베이스층(BLa1)은 단층의 폴리이미드층을 포함함으로써, 도 8의 실시예과 비교하여 제1 베이스층(BLa1)을 형성하는 공정의 비용 및 시간 측면에서 유리할 수 있다.
도 10은 도 3의 표시 장치의 일부의 일 예를 나타내는 개략적인 단면도이다.
도 10에서는 도 8 및 도 9를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 3, 도 4, 및 도 10을 참조하면, 표시 장치(DD)의 베이스층(BSL)은 제1 베이스층(BL1a), 제1 배리어층(122), 제2 배리어층(124), 패드층(PADL), 및 제2 베이스층(BL2a)을 포함할 수 있다.
제1 베이스층(BL1a) 및 제2 베이스층(BLs2)은 폴리이미드를 포함할 수 있다. 제1 베이스층(BL1a)은 제2 베이스층(BL2a)보다 어두운 색을 가질 수 있다. 예를 들어, 제1 베이스층(BL1a)의 광 투과도는 제2 베이스층(BL2a)의 광 투과도보다 낮을 수 있다.
일 실시예에서, 제2 베이스층(BL2a) 또한 유색의 낮은 광 투과도를 가질 수 있다. 이에 따라, 상부의 표시 소자층(DPL, 도 6 참조)에서 하부(예를 들어, 제3 방향(DR3)의 반대 방향)으로 출사되어 제2 베이스층(BL2a) 하부로 통과되는 광의 차단 내지 저감될 수 있다.
도 11 내지 도 21은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11 내지 도 21에서는 도 8 내지 도 10을 참조하여 설명된 제조 방법과 관련된 중복하는 내용은 생략하기로 한다.
도 9, 도 11 내지 도 21을 참조하면, 표시 장치의 제조 방법은 제1 베이스층(BL1) 상에 패드층(PADL)을 형성하고, 패드층(PADL) 상에 제2 베이스층(BL2)을 패터닝하며, 제2 베이스층(BL2) 상에 화소 회로층(PCL)을 형성하고, 화소 회로층(PCL) 상에 표시 소자층(DPL)을 형성하는 것을 포함할 수 있다.
도 11에는 패드층(PADL)을 노출하는 개구(OPN)를 포함하는 베이스층(BSL), 화소 회로층(PCL), 및 표시 소자층(DPL)이 순차 적층된 표시 장치(DD)의 단면도가 개략적으로 도시되어 있다. 일 실시예에서, 제1 베이스층(BL1)의 광 투과도는 제2 베이스층(BL2)의 광 투과도보다 낮을 수 있다. 예를 들어, 제1 베이스층(BL1)의 색상은 제2 베이스층(BL2)의 색상보다 어두울 수 있다.
도 12 내지 도 16은 도 8을 참조하여 설명된 제1 베이스층(BL1)을 포함하는 표시 장치의 제조 방법의 일 예를 보여준다. 다만, 이는 예시적인 것으로서, 제1 베이스층(BL1)의 구성에 따라 표시 장치는 도 9 또는 도 10의 적층 구조로 대체될 수 있다.
일 실시예에서, 도 12에 도시된 바와 같이, 제1 서브 베이스층(S_BL1) 상에 제2 서브 베이스층(S_BL2)이 코팅될 수 있다. 제2 서브 베이스층(S_BL2)은 공지된 다양한 박막 코팅 방식(예를 들어, 슬릿 코팅 등)으로 형성될 수 있다.
제2 서브 베이스층(S_BL2)은 제1 서브 베이스층(S_BL1)보다 낮은 광 투과도를 가질 수 있다. 제1 서브 베이스층(S_BL1) 및 제2 서브 베이스층(S_BL2)은 폴리이미드를 포함할 수 있다. 고분자 유기물 특성의 폴리이미드의 밴드갭 튜닝으로 제1 서브 베이스층(S_BL1)과 제2 서브 베이스층(S_BL2)의 광 투과도를 서로 다르게 제어할 수 있다.
이후, 제2 서브 베이스층(S_BL2) 상에 제1 배리어층(122)이 형성될 수 있다. 제1 배리어층(122)은 컨택홀(예를 들어, 제3 컨택홀(CNT3))을 포함하도록 패터닝될 수 있다. 예를 들어, 무기막 증착 후 마스크를 이용한 패터닝을 통해 제1 배리어층(122)이 형성될 수 있다. 다만, 이는 예시적인 것으로서, 제1 배리어층(122)의 형성 방식이 이에 한정되는 것은 아니다.
이후, 도 13에 도시된 바와 같이, 패드(PAD)들을 포함하는 패드층(PADL)이 제1 배리어층(122) 상에 패터닝될 수 있다. 예를 들어, 금속 박막 증착 후 마스크를 이용한 패터닝을 통해 패드층(PADL)은 금속막 증착 후 마스크를 이용한 패터닝을 통해 형성될 수 있다. 다만, 이는 예시적인 것으로서, 패드층(PADL)의 형성 방식이 이에 한정되는 것은 아니다.
이후, 도 14에 도시된 바와 같이, 제1 배리어층(122) 상에 패드층(PADL)을 커버하는 제2 배리어층(124)이 형성되고, 제2 배리어층(124) 상에 제2 베이스층(BL2)이 형성될 수 있다. 또한, 제2 배리어층(124)과 제2 베이스층(BL2)이 패터닝되어 컨택홀(예를 들어, 제4 컨택홀(CNT4))이 형성되고, 패드층(PADL)의 상면 일부가 노출될 수 있다.
이후, 도 15에 도시된 바와 같이, 화소 회로층(PCL)의 구성인 하부 연결 전극(200)이 제2 베이스층(BL2) 상에 형성될 수 있다. 하부 연결 전극(200)은 제4 컨택홀(CNT4)을 통해 패드층(PADL)의 패드(PAD)와 전기적으로 연결될 수 있다.
일 실시예에서, 제2 베이스층(BL2) 상에는 하부 연결 전극(200)을 커버하는 버퍼층(BFL)을 포함하는 화소 회로층(PCL, 도 6을 참조하여 설명됨)이 형성될 수 있다.
이후, 도 16에 도시된 바와 같이, 제1 베이스층(BL1)으로부터 패드층(PADL)의 배면을 노출하기 위해 제1 베이스층(BL1)의 일부가 제거될 수 있다. 일 실시예에서, 제1 베이스층(BL1)(예를 들어, 제1 서브 베이스층(S_BL1) 및 제2 서브 베이스층(S_BL2))은 레이저 식각 및 상압 플라즈마 처리 중 적어도 하나의 공정에 의해 제거(식각)되며, 개구(OPN)가 형성될 수 있다.
앞서 설명된 바와 같이, 패드층(PADL)에 중첩하는 제1 베이스층(BL1)이 모두 제거되고, 패드층(PADL)의 배면이 완전히 노출되어야, 패드층(PADL)과 칩 온 필름(예를 들어, 도 9의 COF)이 전기적으로 안정적으로 연결될 수 있다. 도 16은 개구(OPN)에 대응하는 제1 베이스층(BL1, 즉, 제1 서브 베이스층(S_BL1) 및 제2 서브 베이스층(S_BL2))이 모두 제거된 일 예를 보여준다.
일 실시예에서, 카메라 등을 이용하여 제1 베이스층(BL1)이 식각된 영역을 촬상하여 식각 완료 여부가 결정될 수 있다. 예를 들어, 도 17에 도시된 바와 같이, 제1 베이스층(BL1)의 식각된 영역(예를 들어, 개구(OPN))이 촬상(S100)되고, 촬상된 이미지와 기 설정된 기준치(또는 기준 이미지)가 비교(S200)될 수 있다. 예를 들어, 촬상된 이미지의 패드(PAD)의 선명도, 채도, 색상 중 적어도 하나가 이에 대응하는 특성의 기준치와 비교될 수 있다. 기준치는 선명도 기준치, 채도 기준치, 색상 기준치 중 적어도 하나를 포함할 수 있다.
예를 들어, 촬상된 이미지의 패드층(PADL, 또는, 패드(PAD))의 선명도 및/또는 채도가 기준치보다 낮지 않은 경우, 제1 베이스층(BL1)의 식각 공정이 정상적으로 진행된 것으로 판단하고, 해당 표시 장치는 양품으로 판정(S300)될 수 있다. 이 경우, 제1 베이스층(BL1)에 대한 식각 공정이 종료될 수 있다. 추가로, 패드층(PADL)에 칩 온 필름(COF) 등을 전기적으로 연결하기 위한 OLB 공정이 진행될 수 있다.
촬상된 이미지의 패드층(PADL, 또는, 패드(PAD))의 선명도 및/또는 채도가 기준치보다 낮은 경우, 제2 서브 베이스층(S_BL2)이 잔존하는 것으로 판단(또는, 식각 결과 불량으로 판단)될 수 있다. 이 경우, 제2 서브 베이스층(S_BL2)을 포함하는 제1 베이스층(BL1)이 추가 식각(S400)되거나, 해당 제품이 불량으로 판정될 수 있다.
일 실시예에서, 개구(OPN)에 대한 이미지 촬상 및 양품 여부(식각 완료 여부)의 판정은 제1 베이스층(BL1)에 대한 식각 공정 중에 실시간으로 진행될 수 있다.
예를 들어, 도 18은 제1 베이스층(BL1)이 완전히 식각된 경우에 촬상된 제1 이미지(IMG1)의 일 예를 보여준다. 도 18에 도시된 바와 같이, 낮은 광 투과도를 갖는 제2 서브 베이스층(S_BL2)이 노출된 패드(PAD)로부터 완전히 제거되므로, 제1 이미지(IMG1)에서의 패드(PAD)는 상대적으로 선명하게(또는, 높은 채도로) 표현될 수 있다.
도 19는 제1 베이스층(BL1)의 개구(OPN)가 불완전하게 식각된 일 예를 보여준다. 예를 들어, 제2 서브 베이스층(S_BL2)의 적어도 일부가 노출된 패드(PAD) 상에 잔존할 수 있다. 또한, 제1 서브 베이스층(S_BL1)의 일부도 노출된 패드(PAD) 상에 잔존할 수 있다.
도 20은 제1 베이스층(BL1)이 불완전하게 식각된 경우에 촬상된 제2 이미지(IMG2)의 일 예를 보여준다. 도 20에 도시된 바와 같이, 낮은 광 투과도를 갖는 제2 서브 베이스층(S_BL2)이 노출된 패드(PAD)와 중첩하므로, 제2 이미지(IMG2)에서의 패드(PAD)는 제1 이미지(IMG) 대비 선명도와 채도가 낮으며, 불명확하게(또는, 흐리게) 표현될 수 있다.
별도의 공정 및 검사 시간의 추가 없이, 이러한 촬상된 이미지에 기초하여 제1 베이스층(BL1)이 식각된 부분의 양품 여부가 용이하게 판정될 수 있다.
일 실시예에서, S300 단계 이후, 도 21에 도시된 바와 같이, 노출된 패드층(PADL)에 접촉하는 연결선(CL)이 패터닝될 수 있다. 연결선(CL)은 도전 물질을 포함하며, 개구(OPN) 내에 형성될 수 있다.
이후, 도 8에 도시된 바와 같이, 연결선(CL)에 연결되는 칩 온 필름(COF)이 제1 베이스층(BL1, 예를 들어, 제1 서브 베이스층(S_BL1a))의 일 면(배면) 상에 배치될 수 있다. 실시예에 따라, 구동 칩(IC)은 칩 온 필름(COF) 상에 배치되거나, 칩 온 필름(COF)의 일부에 실장될 수 있다. (예를 들어, OLB 공정이 진행됨)
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법은 패드층(PADL)의 하부에 상대적으로 낮은 광 투과도를 갖는 제1 베이스층(BL1, 예를 들어, 제2 서브 베이스층(S_BL2))을 포함할 수 있다. 따라서, 별도의 공정(검사 단계) 및 검사 시간의 추가 없이, 제1 베이스층(BL1)의 개구(OPN) 형성을 위한 식각 공정에서의 식각된 부분의 양품 여부가 실시간으로 용이하게 판정될 수 있다. 따라서, OLB 공정 전에 개구(OPN) 형성 공정에서의 공정 불량이 용이하게 파악될 수 있으며, 공정 수율이 개선될 수 있다.
도 22는 본 발명의 실시예들에 따른 표시 장치를 포함하는 타일드 표시 장치를 나타태는 개략적인 평면도이다.
도 22를 참조하면, 타일드 표시 장치(TD, 또는, 멀티 패널 표시 장치)는 복수의 표시 장치(DD) 들을 포함할 수 있다.
타일드 표시 장치(TD)는 2개 이상의 표시 장치(DD)들이 연결되어 형성될 수 있다. 도 22에는 2X3 개의 표시 장치(DD)들이 연결되는 것을 도시되었으나, 타일드 표시 장치(TD)에 포함되는 표시 장치(DD)의 배열 및 개수가 이에 한정되는 것은 아니다.
표시 장치(DD) 각각은 화소(PXL)들을 포함할 수 있다. 일 실시예에서, 도 1 내지 도 21을 참조하여 설명된 표시 장치들이 타일드 표시 장치(TD)의 구성으로서 포함될 수 있다.
표시 장치(DD) 내에서의 화소(PXL)들의 제1 방향(DR1)으로의 제1 거리(예를 들어, 피치(pitch))(PT1)는 실질적으로 균일할 수 있다. 예를 들어, 화소(PXL)들은 제1 방향(DR1)에 대하여 제1 거리(PT1)의 등간격으로 배치될 수 있다. 인접한 표시 장치(DD)들의 가장 가까운 화소(PXL)들 사이의 제1 방향(DR1)으로의 거리는 제2 거리(PT2)로 정의될 수 있다. 제1 방향(DR1)은 가로 방향이고, 제2 방향(DR2)은 세로 방향일 수 있다.
일 실시예에서, 제1 거리(PT1)와 제2 거리(PT2)가 실질적으로 동일하도록 설계될 수 있다.
표시 장치(DD) 내에서 화소(PXL)들의 제2 방향(DR2)으로의 거리(PT3)는 제3 거리(PT3)로 정의되고, 인접한 표시 장치(DD)들의 가장 가까운 화소(PXL)들 사이의 제2 방향(DR2)으로의 거리는 제4 거리(PT4)로 정의될 수 있다.
일 실시예에서, 제3 거리(PT3)와 제4 거리(PT4)가 실질적으로 동일하도록 설계될 수 있다.
다만, 이는 예시적인 것으로서, 화소(PXL)들 사이의 간격(피치)이 이에 한정되는 것은 아니다.
일 실시예에서, 도 4 등을 참조하여 설명된 바와 같이, 화소(PXL)들을 구동하는 구동부/구동 회로들은 표시 영역(DA)에 중첩하여 표시 장치(DD) 각각의 배면에 배치될 수 있다. 따라서, 베젤(또는, 데드 스페이스, 주변 영역)이 최소화될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD: 표시 장치 BL1, BL1a: 제1 베이스층
PADL: 패드층 BL2, BL2a: 제2 베이스층
PCL: 화소 회로층 LD: 발광 소자
DPL: 표시 소자층 S_BL1: 제1 서브 베이스층
S_BL2: 제2 서브 베이스층 COF: 칩 온 필름
IC: 구동 칩 200: 하부 연결 전극
SL: 연결선 OPN: 개구

Claims (20)

  1. 개구를 포함하는 제1 베이스층;
    상기 제1 베이스층 상에 배치되며, 상기 개구에 중첩하는 패드층;
    상기 패드층 상에 배치되는 제2 베이스층;
    상기 제2 베이스층 상에 배치되는 화소 회로층; 및
    상기 화소 회로층 상에 배치되며, 상기 화소 회로층과 연결되어 화소들을 정의하는 발광 소자들을 포함하고,
    상기 제1 베이스층의 색상은 제2 베이스층의 색상과 상이한, 표시 장치.
  2. 제 1 항에 있어서, 상기 제1 베이스층은,
    제1 서브 베이스층; 및
    상기 제1 서브 베이스층 상에 배치되며, 상기 제1 서브 베이스층보다 상기 패드층에 인접하는 제2 서브 베이스층을 포함하고,
    상기 제2 서브 베이스층의 광 투과도는 상기 제1 서브 베이스층의 광 투과도보다 낮은, 표시 장치.
  3. 제 2 항에 있어서, 상기 제1 서브 베이스층, 상기 제2 서브 베이스층, 및 상기 제2 베이스층은 폴리이미드(polyimide)를 포함하는, 표시 장치.
  4. 제 3 항에 있어서, 상기 제2 서브 베이스층은 상기 제1 서브 베이스층 및 상기 제2 베이스층보다 어두운 색을 갖는, 표시 장치.
  5. 제 4 항에 있어서, 상기 제2 서브 베이스층의 두께는 상기 제1 서브 베이스층의 두께의 1/50 이하인, 표시 장치.
  6. 제 1 항에 있어서, 상기 제1 베이스층 및 상기 제2 베이스층은 동일한 물질을 포함하는, 표시 장치.
  7. 제 6 항에 있어서, 상기 제1 베이스층의 광 투과도는 상기 제2 베이스층의 광 투과도보다 낮은, 표시 장치.
  8. 제 7 항에 있어서, 상기 제1 베이스층 및 상기 제2 베이스층은 폴리이미드(polyimide)를 포함하는, 표시 장치.
  9. 제 1 항에 있어서,
    상기 패드층에 전기적으로 연결되며, 상기 제1 베이스층의 일 면 상으로 연장되는 칩 온 필름(Chip On Film); 및
    상기 칩 온 필름 상에 제공되며, 상기 화소 회로층에 신호를 제공하는 구동 칩을 더 포함하고,
    평면 상에서 볼 때, 상기 칩 온 필름 및 상기 구동 칩은 상기 화소들로 정의되는 표시 영역에 중첩하는, 표시 장치.
  10. 제 9 항에 있어서, 상기 화소 회로층은,
    상기 제2 베이스층 상에 배치되고, 상기 제1 베이스층을 관통하여 상기 패드층에 연결되는 하부 연결 전극을 포함하는, 표시 장치.
  11. 제 10 항에 있어서, 상기 하부 연결 전극은 컨택홀을 통해 상기 화소 회로층의 신호선에 전기적으로 연결되는, 표시 장치.
  12. 제 9 항에 있어서,
    상기 제1 베이스층 상에 직접 배치되며, 상기 개구 내에서 컨택홀을 갖는 제1 배리어층; 및
    상기 제1 배리어층과 상기 제2 베이스층 사이에 배치되는 제2 배리어층을 더 포함하고,
    상기 패드층은 상기 제1 배리어층과 상기 제2 배리어층 사이에 배치되며,
    상기 패드층은 상기 컨택홀을 통해 상기 칩 온 필름에 전기적으로 연결되는, 표시 장치.
  13. 제 12 항에 있어서, 상기 제1 배리어층 및 상기 제2 배리어층은 무기 절연 물질을 포함하는, 표시 장치.
  14. 제1 베이스층 상에 패드층을 형성하는 단계;
    상기 패드층이 형성된 상기 제1 베이스층 상에 컨택홀을 포함하는 제2 베이스층을 패터닝하는 단계;
    상기 제2 베이스층 상에 상기 컨택홀을 통해 상기 패드층에 접촉되는 하부 연결 전극을 포함하는 화소 회로층을 형성하는 단계;
    상기 화소 회로층 상에 발광 소자들을 포함하는 표시 소자층을 형성하는 단계; 및
    상기 패드층을 노출하기 위해 상기 제1 베이스층의 일부를 제거하는 단계를 포함하고,
    상기 제1 베이스층의 색상은 제2 베이스층의 색상과 상이한, 표시 장치의 제조 방법.
  15. 제 14 항에 있어서, 상기 제1 베이스층 상에 패드층을 형성하는 단계는,
    제1 서브 베이스층 상에 상기 제1 서브 베이스층보다 낮은 광 투과도를 갖는 제2 서브 베이스층을 코팅하는 단계;
    상기 제2 서브 베이스층 상에 제1 배리어층을 형성하는 단계;
    상기 제1 배리어층 상에 상기 패드층을 패터닝하는 단계; 및
    상기 제1 배리어층 상에 패드층을 커버하는 제2 배리어층을 형성하는 단계를 포함하고,
    상기 제1 서브 베이스층, 상기 제2 서브 베이스층, 및 상기 제2 베이스층은 폴리이미드(polyimide)를 포함하는, 표시 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 제2 서브 베이스층은 상기 제1 서브 베이스층 및 상기 제2 베이스층보다 어두운 색을 갖는, 표시 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 제1 베이스층의 일부를 제거하는 단계는,
    레이저 식각 및 상압 플라즈마 처리 및 적어도 하나를 이용하여 상기 패드층에 중첩하는 상기 제1 베이스층을 식각하는 단계; 및
    식각된 영역을 촬상하여 식각 완료 여부를 결정하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제 17 항에 있어서, 상기 식각 완료 여부를 결정하는 단계는,
    상기 촬상된 이미지와 기 설정된 기준치를 비교하는 단계;
    상기 촬상된 이미지의 패드층의 선명도가 상기 기준치보다 낮은 경우, 상기 제1 베이스층을 추가 식각하는 단계; 및
    상기 촬상된 이미지의 상기 선명도가 상기 기준 이미지보다 낮지 않은 경우, 상기 식각을 종료하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제 14 항에 있어서,
    상기 노출된 패드층에 접촉하는 연결선을 형성하는 단계; 및
    상기 연결선에 연결되는 칩 온 필름(Chip On Film)을 상기 제1 베이스층의 일 면 상에 배치하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제 14 항에 있어서, 상기 칩 온 필름은 상기 발광 소자들을 포함하는 화소들로 정의되는 표시 영역에 중첩하는, 표시 장치의 제조 방법.
KR1020220075809A 2022-06-21 2022-06-21 표시 장치 및 이의 제조 방법 KR20230174799A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220075809A KR20230174799A (ko) 2022-06-21 2022-06-21 표시 장치 및 이의 제조 방법
CN202310728725.1A CN117279425A (zh) 2022-06-21 2023-06-20 显示装置及其制造方法
US18/337,902 US20230411580A1 (en) 2022-06-21 2023-06-20 Display device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220075809A KR20230174799A (ko) 2022-06-21 2022-06-21 표시 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230174799A true KR20230174799A (ko) 2023-12-29

Family

ID=89169513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220075809A KR20230174799A (ko) 2022-06-21 2022-06-21 표시 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US20230411580A1 (ko)
KR (1) KR20230174799A (ko)
CN (1) CN117279425A (ko)

Also Published As

Publication number Publication date
CN117279425A (zh) 2023-12-22
US20230411580A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
KR20230174799A (ko) 표시 장치 및 이의 제조 방법
US20240014351A1 (en) Display device and method of fabricating the same
KR20230140673A (ko) 표시 장치
CN220569707U (zh) 显示装置
EP4297006A1 (en) Display device
US20240113270A1 (en) Display device, tiled display device, and manufacturing method for display device
KR20240020311A (ko) 도전성 소자, 표시 장치, 및 표시 장치의 제조 방법
KR20240015821A (ko) 표시 장치
KR20240003401A (ko) 표시 장치 및 이의 제조 방법
KR20230127409A (ko) 표시 장치 및 그 제조 방법
KR20230167202A (ko) 표시 장치 및 그 제조 방법
KR20230146706A (ko) 표시 장치 및 그 제조 방법
KR20240052150A (ko) 표시 장치
KR20230109827A (ko) 표시 장치
KR20240046385A (ko) 표시 장치
KR20240005284A (ko) 표시 장치 및 이의 제조 방법
KR20230142022A (ko) 표시 장치
KR20230121223A (ko) 표시 장치
KR20230168241A (ko) 발광 소자 및 표시 장치
KR20230168645A (ko) 표시 장치 및 그 제조 방법
KR20230073416A (ko) 표시 장치 및 그 제조 방법
KR20240065647A (ko) 표시 장치 및 이의 제조 방법
KR20230115387A (ko) 표시 장치
KR20230131330A (ko) 표시 장치 및 그 제조 방법
KR20240011938A (ko) 표시 장치 및 이의 제조 방법