KR20240065647A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR20240065647A
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베이더스 바슈르
김광해
강기녕
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및 상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은: 상기 제2 방향과 교차하는 제1 방향으로 이격하여 배열되며 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극; 발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들; 제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및 제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 접속하고, 상기 제2 화소의 상기 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 더미 전극과 전기적으로 접속할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 발광 소자와 연결된 화소 회로의 불량으로 인한 발광 소자(또는, 화소)의 점등 불량을 리페어하여 발광 효율이 향상된 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 의한 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및 상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은: 상기 제2 방향과 교차하는 제1 방향으로 이격하여 배열되며 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극; 발광 영역 내에서 상기 적어도 하나의 더미 전극들 사이에 배치되는 발광 소자들; 제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및 제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 접속하고, 상기 제2 화소의 상기 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 더미 전극과 전기적으로 접속할 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 제1 화소 전극 및 상기 더미 전극을 통해 상기 제1 구동 전원과 전기적으로 접속할 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않을 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 제2 화소 전극은 상기 제2 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제2 화소의 상기 제2 화소 전극은 제2 컨택홀을 통해 상기 더미 전극과 전기적으로 연결할 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 적어도 하나의 더미 전극은: 평면 상에서 볼 때 상기 제1 화소의 상기 제1 화소 전극과 중첩하는 제1 더미 전극; 및 상기 제1 더미 전극의 상기 제1 방향으로 이격하고, 평면 상에서 볼 때 상기 제1 화소의 상기 제2 화소 전극과 중첩하는 제3 더미 전극을 더 포함할 수 있다.
일 실시예에 따른, 평면 상에서 볼 때 상기 더미 전극은 상기 제1 더미 전극과 상기 제3 더미 전극 사이에 배치될 수 있다.
일 실시예에 따른, 평면 상에서 볼 때 상기 더미 전극은 상기 제3 더미 전극으로부터 상기 제1 더미 전극보다 이격하여 배치될 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 전극 및 상기 제1 부분으로부터 상기 제1 방향으로 돌출되어 상기 더미 전극과 적어도 일부가 중첩되는 제2 부분 전극을 포함하고, 상기 제2 부분 전극은 제1 컨택홀을 통해 상기 더미 전극과 전기적으로 연결할 수 있다.
일 실시예에 따른, 상기 비발광 영역에 상기 제1 화소의 상기 제1 화소 전극과 상기 제2 방향으로 이격하여 배치되는 고립 전극을 더 포함하고, 상기 고립 전극은 상기 제1 더미 전극과 제3 컨택홀을 통해 연결될 수 있다.
본 발명의 실시예들에 의한 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및 상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은: 상기 제2 방향과 교차하는 제1 방향으로 이격하여 배열되며 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극; 발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들; 제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및 제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고, 상기 제1 화소의 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 접속하고, 상기 제2 화소의 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 더미 전극과 전기적으로 접속할 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않을 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고, 상기 더미 전극은 상기 제1 더미 전극일 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고, 상기 비발광 영역에서 상기 제1 더미 전극과 중첩하고, 상기 제1 화소의 상기 제1 화소 전극에 의해서 적어도 일부 둘러싸이는 고립 전극을 포함할 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되어 상기 더미 전극의 적어도 일부와 중첩하는 굴곡 부분을 포함할 수 있다.
일 실시예에 따른, 상기 굴곡 부분은 상기 제1 부분으로부터 상기 제2 방향으로 돌출되어 상기 제2 더미 전극과 중첩하는 제2 부분 전극 및 상기 제2 더미 전극 중 하나인 상기 더미 전극의 적어도 일부와 중첩하는 제3 부분 전극을 포함할 수 있다.
일 실시예에 따른, 상기 제3 부분 전극은 제1 컨택홀을 통해 상기 더미 전극과 전기적으로 연결될 수있다.
본 발명의 실시예들에 의한 표시 장치의 제조 방법은 기판 상에 화소 회로층을 배치하는 단계; 상기 화소 회로층 상에 제1 방향으로 이격하여 배열되는 제1 내지 제4 정렬 전극들을 형성하는 단계; 상기 제1 내지 제4 정렬 전극들 상에 제1 화소의 제1 발광 영역, 상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격하여 배치되는 제2 화소의 제2 발광 영역, 및 상기 제1 발광 영역과 상기 제2 발광 영역 사이의 비발광 영역을 정의하는 뱅크를 형성하는 단계; 상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 발광 소자들을 제공하는 단계; 상기 발광 소자들의 일 단부에 연결되는 제1 화소 전극, 및 상기 발광 소자들의 타 단부에 연결되는 제2 화소 전극을 배치하는 단계; 상기 비발광 영역에서 상기 제1 내지 제4 정렬 전극들 각각의 일부를 제거하여 상기 제1 내지 제4 정렬 전극들을 상기 제1 발광 영역에 중첩하는 적어도 하나의 더미 전극 및 상기 제2 발광 영역에 중첩하는 적어도 하나의 더미 전극으로 전기적으로 분리하는 단계; 원장 검사 장치를 통해 상기 제1 화소 및 상기 제2 화소의 불량 여부를 검사하는 단계; 상기 검사 결과에 기반하여 상기 제1 화소가 불량 상태인 경우, 상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 연결을 분리하는 단계; 상기 비발광 영역에 배치된 상기 제1 화소 전극과 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 연결하는 단계; 및 상기 제2 화소의 상기 제1 화소 전극에 상기 더미 전극과 전기적으로 연결하는 단계를 포함할 수 있다.
일 실시예에 따른 상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 연결을 분리시키는 단계는, 상기 비발광 영역에서 상기 제1 화소 전극에 레이저를 조사하여 상기 제1 화소의 상기 제1 화소 전극의 일부를 제거하여, 상기 제1 화소 전극을 상기 화소 회로층과 연결된 고립 전극과 상기 고립 전극과 이격하고, 제1 발광 영역으로부터 상기 비발광 영역으로 연장되는 부분 전극으로 분리할 수 있다.
일 실시예에 따른 상기 제1 방향으로 돌출되는 상기 부분 전극의 일 부분은 제1 컨택홀을 통해 상기 더미 전극과 전기적으로 연결하고, 상기 제2 발광 영역에서 상기 비발광 영역으로 연장되는 상기 제2 화소의 상기 제1 화소 전극의 일 부분은 제2 컨택홀을 통해 상기 더미 전극과 전기적으로 연결할 수 있다.
일 실시예에 따른 상기 제1 화소 및 상기 제2 화소의 상기 제1 화소 전극을 배치하는 단계는, 도전성 잉크 또는 화학 기상 성장(CVD, chemical vapor deposition) 중 적어도 하나를 통해 상기 부분 전극의 상기 일 부분 및 상기 제2 화소의 상기 제1 화소 전극의 상기 일 부분을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에서, 불량 상태의 화소 회로를 포함하는 불량 화소의 전극은 더미 전극을 통해 정상 화소의 전극에 연결될 수 있다. 이를 통해, 불량 화소는 점등할 수 있으며 불량 화소의 미점등에 기인한 발광 효율의 저하가 방지될 수 있다.
불량 화소에 대한 리페어를 위한 리페어를 위한 영역을 포함하는 화소 전극을 미리 배치함으로써, 불량 화소에 대한 리페어 공정의 효율을 높일 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4는 도 3의 표시 장치에 포함되는 화소가 정상 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 5a는 도 4의 화소의 일 예를 나타내는 개략적인 평면도이다.
도 5b 및 도 5c는 도 4의 화소의 다른 일 예를 나타내는 개략적인 평면도들이다.
도 6a는 도 5a의 A-A' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 6b는 도 5a의 B-B' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 6c는 도 3의 표시 장치에 포함된 제1 내지 제3 화소들을 나타내는 단면도이다.
도 7a는 도 3의 표시 장치에 포함되는 화소가 불량 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 7b 및 도 7c는 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 회로도들이다.
도 8 및 도 9는 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 평면도들이다.
도 10는 도 8의 Ⅰ-Ⅰ' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 11a 및 도 11b는 도 9의 Ⅱ-Ⅱ' 선에 따른 일 예를 나타내는 개략적인 단면도들이다.
도 12 및 도 13은 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 다른 일 예들을 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
일 실시예에서, 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(12)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
일 실시예에서, 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
일 실시예에서, 제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 일 예시에서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
일 실시예에서, 제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
일 실시예에서, 절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
일 실시예에서, 절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면의 적어도 일부를 둘러쌀 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
일 실시예에서, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
일 실시예에서, 절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
상술한 발광 소자(LD)는 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자들(LD)을 포함한 발광부(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 1, 도 2, 및 도 3을 참고하면, 표시 장치(DD)는 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소들(PXL1, PXL2, PXL3, PXL4)을 포함할 수 있다. 화소들(PXL1, PXL2, PXL3, PXL4)은 발광 소자(예: 도 1의 발광 소자(LD))를 포함할 수 있다. 표시 장치(DD)는 구동부, 및 상기 구동부를 연결하는 배선부를 더 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하고, 화소들(PXL1, PXL2, PXL3, PXL4)은 발광 또는 비발광할 수 있다. 비표시 영역(NDA)은 화소들(PXL1, PXL2, PXL3, PXL4)을 구동하기 위한 구동부 및 화소들(PXL1, PXL2, PXL3, PXL4)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다.
배선부는 신호선들을 포함하고 상기 신호선들이 화소들(PXL1, PXL2, PXL3, PXL4)에 연결되고 신호를 제공한다. 상기 신호선들은 주사선, 데이터선, 발광 제어선 등과 연결된 팬아웃선을 포함할 수 있다.
일 실시예에서, 화소들(PXL1, PXL2, PXL3, PLX4)은 제1 화소(PXL1), 제2 화소(PXL2), 제3 화소(PXL3), 및 제4 화소(PXL4)를 포함할 수 있다. 일 예시에서, 제1 내지 제3 화소들(PXL1 내지 PXL3)은 동일한 색을 발광하는 화소들일 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1 내지 PXL3)은 적색 화소, 녹색 화소, 및 청색 화소 중 적어도 하나일 수 있다. 일 예시에서, 제4 화소(PXL4)는 제1 화소(PXL1)와는 다른 색으로 발광할 수 있다. 예를 들어, 제1 화소(PXL1)는 적색으로 발광하는 적색 화소인 경우, 제4 화소(PXL4)는 녹색을 발광하는 녹색 화소 또는 청색을 발광하는 청색 화소일 수 있다. 다만 이에 한정되는 것은 아니며, 제4 화소(PXL4)는 제1 화소(PXL1)과 동일한 색을 발광할 수 있다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 제4 화소(PXL4)는 제1 화소(PXL1)과 제1 방향(DR1)으로 이격하여 배치될 될 수 있다.
발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 화소들(PXL1, PXL2, PXL3, PXL4) 각각의 광원을 구성할 수 있다.
도 4는 도 3의 표시 장치에 포함되는 화소가 정상 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 4에 도시된 화소(PXL)는 도 3의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 어느 하나일 수 있다.
도 1, 도 2, 도 3, 및 도 4를 참조하면, 화소(PXL)는 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다.
화소(PXL)는 데이터 신호에 기초하여 구동 전류를 제어하는 화소 회로(PXC) 및 구동 전류에 대응하는 휘도로 발광하는 발광부(EMU)를 포함할 수 있다.
발광부(EMU)는 해당 화소 회로(PXC)를 통해 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)에 전기적으로 연결되며 점등될 수 있다.
이하에서, 발광부(EMU)가 해당 화소 회로(PXC)를 통해 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)에 연결되어 점등되는 되는 경우를 화소(PXL)가 정상 상태인 경우로 지칭할 수 있다. 또한, 발광부(EMU)가 해당 화소 회로(PXC)의 불량으로 인해 제1 구동 전원(VDD)에 연결되지 않아 발광부(EMU)가 점등되지 않는 경우를 화소(PXL)가 불량 상태인 경우로 지칭할 수 있다.
일 실시예에서, 발광부(EMU)는 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 전원선(PL1)은 제1 구동 전원(VDD)에 연결(또는, 접속)하며, 제1 전원선(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 제 2전원선(PL2)은 제2 구동 전원(VSS)에 접속하며, 제2 전원선(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 예를 들어, 발광부(EMU)는 제1 및 제5 화소 전극들(ELT1, ELT5) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
제1 화소 전극(ELT1)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 구동 전원(VDD)에 연결되고, 제5 화소 전극(ELT5)은 제2 전원선(PL2)을 통해 제2 구동 전원(VSS)에 연결될 수 있다. 실시예에 있어서, 제1 화소 전극(ELT1)은 애노드(anode)일 수 있고, 제5 화소 전극(ELT5)은 캐소드(cathode)일 수 있다.
이하에서, 제1 내지 제4 발광 소자들(LD1, LD2, LD3, LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다.
일 실시예에서, 발광 소자들(LD) 각각은 제1 화소 전극(ELT1)을 통하여 제1 구동 전원(VDD)에 연결된 제1 단부 및 제5 화소 전극(ELT5)을 통하여 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다.
상술한 바와 같이 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(ELT1)과 제5 화소 전극(ELT5) 사이에 동일한 방향(일 예로, 순방향)으로 병렬 연결된 발광 소자(LD) 각각은 유효 광원을 구성할 수 있다.
일 실시예에서, 발광부(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)는 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다.
이러한 역방향 발광 소자(LDr)는 유효 광원을 구성하는 발광 소자들(LD)과 함께 제1 및 제5 화소 전극들(ELT1, ELT5)의 사이에 병렬로 연결되되, 발광 소자들(LD)과는 반대 방향으로 제1 및 제5 화소 전극들(ELT1, ELT5)의 사이에 연결될 수 있다. 역방향 발광 소자(LDr)는, 제1 및 제5 화소 전극들(ELT1, ELT5) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원선(PL1)을 통하여 제1 구동 전원(VDD)에 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하는(또는, 화소(PXL)를 활성화하는) 스위칭 트랜지스터로써, 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 센싱 라인(SENj)에 인가된 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
다른 일 실시예에서, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다.
일 실시예에서, 스토리지 커패시터(Cst)의 제1 스토리지 전극(LE)은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전할 수 있다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
일 실시예에서, 발광부(EMU)는 서로 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 일 예시에서, 발광부(EMU)는 직렬/병렬 혼합 구조로 구성될 수 있다. 예를 들어, 발광부(EMU)는 4개의 직렬단들을 포함하는 4 직렬단 구조로 구성될 수 있다. 다만 이에 한정되는 것은 아니며, 발광부(EMU)는 2개의 직렬단들을 포함하는 2 직렬단 또는 6개의 직렬단들을 포함하는 6 직렬단으로 구성될 수 있다.
일 실시예에서, 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
일 실시예에서, 발광부(EMU)는 제1 직렬단, 제2 직렬단, 제3 직렬단, 및 제4 직렬단을 포함할 수 있다.
일 실시예에서, 제1 직렬단은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 연결될 수 있다.
일 실시예에서, 제2 직렬단은 제2 화소 전극(ELT2) 및 제3 화소 전극(ELT3)과, 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 화소 전극(ELT2)에 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 연결될 수 있다.
일 실시예에서, 제3 직렬단은 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)과, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 화소 전극(ELT4)에 연결될 수 있다.
일 실시예에서, 제4 직렬단은 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)과, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제4 화소 전극(ELT4)에 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제5 화소 전극(ELT5)에 연결될 수 있다.
일 실시예에서, 제1 직렬단의 제1 화소 전극(ELT1)이 각 화소(PXL)의 애노드(anode) 전극이고, 제4 직렬단의 제5 화소 전극(ELT5)이 각 화소(PXL)의 캐소드(cathode) 전극일 수 있다.
일 실시예에서, 발광부(EMU)의 나머지 전극, 일 예로, 제2 화소 전극(ELT2), 제3 화소 전극(ELT3) 및/또는 제4 화소 전극(ELT4)은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제1 중간 전극(IET1)을 구성하고, 제3 화소 전극(ELT3)은 제2 중간 전극(IET2)을 구성하며, 제4 화소 전극(ELT4)은 제3 중간 전극(IET3)을 구성할 수 있다.
일 실시예에서, 제1 내지 제4 직렬단들 중 적어도 하나의 직렬단은 상기 두 개의 전극들 사이에 제1 내지 제4 발광 소자들(LD1, LD2, LD3, LD4)과 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제2 노드(N2)를 통해 화소 회로(PXC)와 전기적으로 연결될 수 있다. 제5 화소 전극(ELT5)은 제3 노드(N3)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 일 예시에서, 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 제1 지점이고, 제3 노드(N3)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 제2 지점일 수 있다.
일 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 산화물 반도체 트랜지스터일 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 액티브층(반도체층, 채널층)으로서 산화물 반도체층을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 n형 산화물 반도체 트랜지스터를 포함할 수 있다. 다만 이에 한정되는 것이 아니다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 p형 반도체 트랜지스터로 구현될 수 있다.
산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 산화물 반도체 트랜지스터로 구성하는 경우, 저주파수 구동 및 가변 주파수 구동에 따른 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 통한 누설 전류가 최소화될 수 있고, 이에 따라 표시 품질이 향상될 수 있다.
도 5a는 도 4의 화소의 일 예를 나타내는 개략적인 평면도이다.
도 5a는 표시 장치(DD)에 포함된 일 화소로서, 제1 화소(PXL1)의 평면도를 나타낸다. 설명에 편의상, 도 5a 내지 도 5c에는 제1 화소(PXL1)와 인접한 제2 화소(PXL2)의 일부가 더 도시되었다. 도 5a 내지 도 5c에서는 각각의 화소(PXL)가 도 4에 도시된 바와 같이 4개의 직렬단에 배치된 발광 소자들(LD)을 포함하는 실시 예를 개시하나, 각 화소(PXL)의 직렬단의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 3, 도 4, 및 도 5a를 참고하면, 표시 장치(DD)는 화소들(PXL1, PXL2)을 구성하기 위해 뱅크(BNK), 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4), 발광 소자(LD1 내지 LD4), 및 화소 전극들(ELT1 내지 ELT5)을 포함할 수 있다.
일 실시예에서, 제1 화소(PXL1) 및 제2 화소(PXL2)는 서로 동일 또는 유사한 구조를 가질 수 있다. 제2 화소(PXL2)는 제1 화소(PXL1)와 실질적으로 유사하므로 제1 화소(PXL1)를 중심으로 설명한다.
일 실시예에서, 뱅크(BNK)는 제1 화소(PXL1) 및 제2 화소(PXL2)를 구획할 수 있다. 화소(PXL)는 발광 영역 및 비발광 영역을 포함할 수 있다. 제1 화소(PXL1)는 제1 발광 영역(EMA1)을 포함하고, 제2 화소(PXL2)는 제2 발광 영역(EMA2)을 포함할 수 있다. 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에 비발광 영역(NEA)이 형성될 수 있다. 일 예시에서, 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)은 뱅크(BNK)에 의해 정의된 개구에 상응할 수 있다. 비발광 영역(NEA)은 뱅크(BNK)에 형성된 개구 영역(OPA)에 상응할 수 있다. 뱅크(BNK)는 발광 영역들(EMA1, EMA2)을 둘러쌀 수 있다. 일 예시에서, 개구 영역(OPA)은 제1 및 제2 발광 영역들(EMA1, EMA2)에 상응하는 상기 개구와는 구별되는 영역이다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)는 제1 방향(DR1)으로 이격하여 순차적으로 배열될 수 있으며, 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)는 제1 화소(PXL1) 및 제2 화소(PXL2)에 제공된 발광 소자들(LD)을 정렬하기 위한 전극들일 수 있다. 발광 소자들(LD)은 상기 전계에 따른 힘(예: DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어 정렬 전극 상에 정렬(또는 배치)될 수 있다. 제1 화소(PXL1) 및 제2 화소(PXL2)는 화소의 제조 공정에서 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)을 공유할 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)은 발광 소자들(LD)이 정렬되는 공정(이하, 정렬 공정)에서 각각 제1 정렬 신호 또는 제2 정렬 신호를 공급(혹은 제공)받을 수 있다.
일 실시예에서, 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위, 및/또는 위상을 가질 수 있다. 제1 정렬 신호는 그라운드 신호이고, 제2 정렬 신호는 교류 신호일 수 있다. 다만 본 개시가 전술된 예시에 한정되는 것은 아니다. 예를 들어, 제1 정렬 신호는 교류 신호이고, 제2 정렬 신호는 그라운드 신호일 수 있다.
일 실시예에서, 정렬 전극들 중 인접한 정렬 전극들에는 서로 다른 정렬 신호들 인가될 수 있다. 일 예시에서, 제1 정렬 전극(ALE1)에 제1 정렬 신호가 인가되는 경우, 제2 정렬 전극(ALE2)에는 제2 정렬 신호가 인가될 수 있다. 제2 정렬 전극(ALE2)에 제1 정렬 신호가 인가되는 경우, 제1 정렬 전극(ALE1)에 제2 정렬 신호가 인가될 수 있다. 제3 정렬 전극(ALE3)에 제1 정렬 신호가 인가되는 경우, 제4 정렬 전극(ALE4)에는 제2 정렬 신호가 인가될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에(혹은 상에) 전계가 형성되고, 제1 발광 소자들(LD1) 및 제2 발광 소자들(LD2)은 전계에 기초하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 상에 정렬될 수 있다.
일 실시예에서, 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이에(혹은 상에) 전계가 형성되고, 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)은 전계에 기초하여 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 상에 정렬될 수 있다.
일 실시예에서, 제1 발광 소자들(LD1)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이에 정렬될 수 있다. 일 예시에서, 제1 발광 소자들(LD1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 일 영역(일 예로, 하단 영역)에 정렬되며, 제1 발광 소자들(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)과 전기적으로 연결되고, 제1 발광 소자들(LD1)의 제2 단부(EP2)는 제2 화소 전극(ELT2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 발광 소자들(LD2)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이에 정렬될 수 있다. 일 예시에서, 제2 발광 소자들(LD2)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 타 영역(일 예로, 상단 영역)에 정렬되며, 제2 발광 소자들(LD2)의 제1 단부(EP1)는 제2 화소 전극(ELT2)과 전기적으로 연결되고, 제2 발광 소자들(LD2)의 제2 단부(EP2)는 제3 화소 전극(ELT3)과 전기적으로 연결될 수 있다.
일 실시예에서, 제3 발광 소자들(LD3)은 제3 및 제4 정렬 전극들(ALE3, ALE4) 사이에 정렬될 수 있으며, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예시에서, 제3 발광 소자들(LD3)은 제3 및 제4 정렬 전극들(ALE3, ALE4)의 타 영역(일 예로 상단 영역)에 정렬되며, 제3 발광 소자들(LD3)의 제1 단부(EP1)는 제3 화소 전극(ELT3)과 전기적으로 연결되고, 제3 발광 소자들(LD3)의 제2 단부(EP2)는 제4 화소 전극(ELT4)과 전기적으로 연결될 수 있다.
일 실시예에서, 제4 발광 소자들(LD4)은 제3 및 제4 정렬 전극들(ALE3, ALE4) 사이에 정렬될 수 있으며, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예시에서, 제4 발광 소자들(LD4)은 제3 및 제4 정렬 전극들(ALE3, ALE4)의 일 영역(일 예로 하단 영역)에 정렬되며, 제4 발광 소자들(LD4)의 제1 단부(EP1)는 제4 화소 전극(ELT4)과 전기적으로 연결되고, 제4 발광 소자들(LD4)의 제2 단부(EP2)는 제5 화소 전극(ELT5)과 전기적으로 연결될 수 있다.
일 예시에서, 제1 발광 영역(EMA1)의 좌측 하단 영역에는 제1 발광 소자들(LD1)이 위치하고, 제1 발광 영역(EMA1)의 좌측 상단 영역에는 제2 발광 소자들(LD2)이 위치할 수 있다. 제1 발광 영역(EMA1)의 우측 상단 영역에는 제3 발광 소자들(LD3)이 위치하고, 제1 발광 영역(EMA1)의 우측 하단 영역에는 제4 발광 소자들(LD4)이 위치할 수 있다. 다만, 발광 소자들의 배열 및/또는 연결 구조 등은 발광부(예: 도 4의 발광부(EMU))의 구조 및/또는 직렬단의 개수에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4) 중 일부는 컨택홀을 통해 화소 전극들(ELT1 내지 ELT5) 중 일부와 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 비발광 영역(NEA)에 위치하는 제1 컨택홀(CH1)을 통해 제1 화소 전극(ELT1)과 전기적으로 연결되고, 제3 정렬 전극(ALE3)은 비발광 영역(NEA)에 위치하는 제2 컨택홀(CH2)을 통해 제5 화소 전극(ELT5)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4) 중 적어도 하나는 발광 소자들(LD1, LD2, LD3, LD4)이 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)에 공급 및 정렬된 이후에 제1 화소(PXL1)에 인접한 제2 화소(PXL2)에 제공된 정렬 전극들(ALE1 내지 ALE4)로부터 분리될 수 있다.
구체적으로, 제1 화소(PXL1)에 제공된 제1 더미 전극(ALE1a) 및 제2 화소(PXL2)에 제공된 제1 더미 전극(ALE1b)은 일체로 연결되도록 형성되어 제1 정렬 전극(ALE1)을 구성할 수 있다. 제1 더미 전극(ALE1a)은 컨택홀을 통해 화소 회로(예: 도 4의 화소 회로(PXC)) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 화소 회로 또는 제1 전원선(PL1)을 통해 제1 정렬 전극(ALE1)으로 제1 정렬 신호(또는 제2 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후 제1 더미 전극(ALE1a)의 주변에 위치한 제1 플로팅 영역(FLA1)에서 제1 정렬 전극(ALE1)을 제거함으로써, 제1 정렬 전극(ALE1)은 제1 화소(PXL1)의 제1 더미 전극(ALE1a)과 제2 화소(PXL2)의 제1 더미 전극(ALE1b)으로 분리될 수 있다.
일 실시예에서, 제1 화소(PXL1)에 제공된 제2 더미 전극(ALE2a) 및 제2 화소(PXL2)에 제공된 제2 더미 전극(ALE2b)은 일체로 연결되도록 형성되어 제2 정렬 전극(ALE2)을 구성할 수 있다. 제2 더미 전극(ALE2a)은 컨택홀(미도시)을 통해 제2 정렬 신호(또는 제1 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 비발광 영역(NEA)에 위치하는 제2 더미 전극(ALE2a)의 주변에 위치한 제2 플로팅 영역(FLA2)에서 제2 정렬 전극(ALE2)을 제거함으로써, 제2 정렬 전극(ALE2)은 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 제2 화소(PXL2)의 제2 더미 전극(ALE2b)으로 분리될 수 있다. 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 제2 화소(PXL2)의 제2 더미 전극(ALE2b) 사이의 전기적 연결을 끊을 수 있다.
일 실시예에서, 제1 화소(PXL1)에 제공된 제3 더미 전극(ALE3a) 및 제2 화소(PXL2)에 제공된 제3 더미 전극(ALE3b)은 일체로 연결되도록 형성되어 제3 정렬 전극(ALE3)을 구성할 수 있다. 제3 더미 전극(ALE3a)은 컨택홀을 통해 화소 회로(PXC) 및/또는 제2 전원선(PL2)을 통해 제3 정렬 전극(ALE3)으로 제2 정렬 신호(또는 제1 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 제3 더미 전극(ALE3a)의 주변에 위치한 제3 플로팅 영역(FLA3)에서 제3 정렬 전극(ALE3)을 제거함으로써, 제3 정렬 전극(ALE3)은 제1 화소(PXL1)의 제3 더미 전극(ALE3a)과 제2 화소(PXL2)의 제3 더미 전극(ALE3b)으로 분리될 수 있다.
일 실시예에서, 제1 화소(PXL1)에 제공된 제4 더미 전극(ALE4a) 및 제2 화소(PXL2)에 제공된 제3 더미 전극(ALE3b)은 일체로 연결되도록 형성되어 제4 정렬 전극(ALE4)을 구성할 수 있다. 제4 더미 전극(ALE4a)은 컨택홀(미도시)을 통해 제2 정렬 신호(또는 제1 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 비발광 영역(NEA)에 위치하는 제4 더미 전극(ALE4a)의 주변에 위치한 제4 플로팅 영역(FLA4)에서 제4 정렬 전극(ALE4)을 제거함으로써, 제4 정렬 전극(ALE4)은 제1 화소(PXL1)의 제4 더미 전극(ALE4a)과 제2 화소(PXL2)의 제4 더미 전극(ALE4b)으로 분리될 수 있다. 제1 화소(PXL1)의 제4 더미 전극(ALE4a)과 제2 화소(PXL2)의 제4 더미 전극(ALE4b) 사이의 전기적 연결을 끊을 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4) 각각에 대한 분리 공정을 통해 제1 내제 제4 정렬 전극들(ALE1 내지 ALE4)은 제1 화소(PXL)의 제1 발광 영역(EMA1)에 중첩하는 제1 내지 제4 더미 전극들(ALE1a 내지 ALE4a) 및 제2 화소(PXL2)의 제2 발광 영역(EMA2)에 중첩하는 제1 내지 제4 더미 전극들(ALE1b 내지 ALE4b)로 분리될 수 있다.
일 실시예에서, 제1 화소(PXL1)의 더미 전극들(ALE1a 내지 ALE4a)은 적어도 제1 발광 영역(EMA1)에 제공될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)을 따라 서로 이격될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)으로 연장될 수 있다. 예를 들어, 더미 전극들(ALE1a 내지 ALE4a)은 제1 발광 영역(EMA1)으로부터 개구 영역(OPA)으로 연장될 수 있다. 제1 내지 제4 더미 전극들(ALE1a, ALE2a, ALE3a, ALE4a)은 각각 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)을 따라 이격되어 순차적으로 배치될 수 있다.
일 실시예에서, 비발광 영역(NEA)에 위치하는 컨택홀의 주변에서 제1 정렬 전극(ALE1)의 일부를 제거하여 제1 더미 전극(ALE1b)과 제1 전원선(PL1) 사이의 전기적 연결을 끊을 수 있다. 비발광 영역(NEA)에 위치하는 컨택홀의 주변에서 제3 정렬 전극(ALE3)의 일부를 제거하여 제3 더미 전극(ALE3b)과 제2 전원선(PL2) 사이의 전기적 연결을 끊을 수 있다.
일 실시예에서, 개구 영역(OPA)은 제1 화소(PXL1) 및 제2 화소(PXL2) 각각에 포함된 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 사이에 이격된 영역을 포함한 영역을 의미할 수 있다.
일 실시예에서, 제1 화소(PXL1)의 더미 전극들(ALE1a 내지 ALE4a) 및 제2 화소(PXL2)의 더미 전극들(ALE1b 내지 ALE4b)은 발광 영역들(EMA1, EMA2)에서 일정한 폭을 갖는 바 형상으로 제공될 수 있으나 이에 한정되는 것은 아니다. 제1 화소(PXL1)의 더미 전극들(ALE1a 내지 ALE4a) 및 제2 화소(PXL2)의 더미 전극들(ALE1b 내지 ALE4b)은 비발광 영역(NEA)에서 일정한 폭을 갖는 바 형상 또는 굴곡부를 갖는 형상일 수 있으나, 발광 영역들(EMA1, EMA2)을 제외한 나머지 영역에서는 형상 및/또는 크기 등이 특별히 한정되지 않고 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제5 화소 전극들(ELT1 내지 ELT5) 각각은 발광 영역들(EMA1, EMA2)에 제공되며, 적어도 하나의 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 및/또는 발광 소자(LD1 내지 LD4)에 중첩되도록 배치될 수 있다. 예를 들어, 화소 전극들(ELT1 내지 ELT5)은 각각 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 및/또는 발광 소자(LD1 내지 LD4)와 중첩되도록 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 및/또는 발광 소자(LD1 내지 LD4) 상에 형성되어, 발광 소자들과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 더미 전극(ALE1a)의 일 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치되어 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 화소 전극(ELT2)은 제2 더미 전극(ALE2a)의 일 영역(일 예로, 하단 영역 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 배치되어 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(ELT2)은 제1 더미 전극(ALE1a)의 타 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치되어 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제1 발광 영역(EMA1)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제2 화소 전극(ELT2)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 적어도 하나의 제1 발광 소자들(LD1)이 배열되는 영역과 적어도 하나의 제2 발광 소자들(LD2)이 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
일 실시예에서, 제3 화소 전극(ELT3)은 제2 더미 전극(ALE2a)의 타 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제3 화소 전극(ELT3)은 제4 더미 전극(ALE4a)의 타 영역(일 예로 상단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 배치되어 제3 발광 소자들(LD3)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 발광 영역(EMA1)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제3 화소 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
일 실시예에서, 제4 화소 전극(ELT4)은 제3 더미 전극(ALE3a)의 타 영역(일 예로 상단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 또한, 제4 화소 전극(ELT4)은 제4 더미 전극(ALE4a)의 타 영역(일 예로 하단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 제1 발광 영역(EMA1)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제4 화소 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
일 실시예에서, 제5 화소 전극(ELT5)은 제3 더미 전극(ALE3a)의 일 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 배치되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다.
상술한 방식으로, 화소 전극들(ELT1 내지 ELT5)을 이용하여 더미 전극들(ALE1a 내지 ALE4a) 사이에 정렬된 제1 내지 제4 발광 소자들(LD1 내지 LD4)을 원하는 형태로 연결할 수 있다. 예를 들어, 화소 전극들(ELT1 내지 ELT5)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
도 5b 및 도 5c는 도 4의 화소의 다른 일 예를 나타내는 개략적인 평면도들이다.
도 5a 및 도 5b 를 참고하면, 제1 화소(PXL1)의 제1 화소 전극(ELT1')을 제외한 나머지 구성들은 도 5a에 도시된 구성들과 동일하므로 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 5a의 제1 화소 전극(ELT1) 및 제5 화소 전극(ELT5)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 일정한 폭을 갖는 바 형상으로 제공될 수 있다.
도 5b의 제1 화소 전극(ELT1')은 일정한 폭을 갖는 바 형상과 상기 바 형상으로부터 일 방향으로 돌출되어 굴곡부를 갖는 형상을 포함할 수 있다. 바 형상을 가지는 제1 화소 전극(ELT1')의 일 부분은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제공될 수 있다. 굴곡부를 갖는 형상을 가지는 제1 화소 전극(ELT1')의 일 부분은 비발광 영역(NEA)에 제공될 수 있다.
일 실시예에서, 굴곡부를 갖는 제1 화소 전극(ELT1')의 일 부분은 바 형상을 갖는 제1 화소 전극(ELT1')과 연결되어 제1 방향(DR1)으로 돌출되는 것으로 도시되어 있으나, 이에 한정되지 않으며, 굴곡부를 갖는 제1 화소 전극(ELT1')의 일 부분은 바 형상을 갖는 제1 화소 전극(ELT1')과 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다.
일 예시에서, 제1 화소 전극(ELT1')은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1a) 상에 배치되어 제1 컨택홀(CH1)과 연결되는 제1 부분, 제2 더미 전극(ALE2b) 상에 배치되도록 제1 부분으로부터 제1 방향(DR1)으로 연장되거나 돌출되는 제2 부분, 및 제2 부분으로부터 연장되어 제2 화소(PXL2)의 제1 더미 전극(ALE1b) 상에 배치되는 제3 부분을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(ELT1')의 상기 제2 부분은 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 일 영역 및 제2 화소(PXL2)의 제2 더미 전극(ALE2b)의 일 영역과 중첩할 수 있다. 일 예시에서, 제1 화소 전극(ELT1')의 제1 부분에 형성된 제1 컨택홀(CH1)은 제1 화소 전극(ELT1')의 제2 부분 및 제1 화소 전극(ELT1')의 제3 부분에 의해 둘러싸일 수 있다.
일 실시예에서, 제2 화소(PXL2)는 제1 화소 전극(ELT1)을 포함할 수 있다. 다른 일 예시에서, 제2 화소(PXL2)는 제1 화소 전극(ELT1')을 포함할 수 있다.
도 5a 및 도 5c를 참고하면, 제1 화소(PXL1)의 제1 화소 전극(ELT1") 및 제2 화소(PXL2)의 제2 화소 전극(ELT2")을 제외한 나머지 구성들은 도 5a에 도시된 구성들과 동일하므로 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
제1 화소(PXL1)는 제1 화소 전극(ELT1")을 포함하고, 제2 화소(PXL2)는 제2 화소 전극(ELT2")을 포함할 수 있다.
제1 화소(PXL1)의 제1 화소 전극(ELT1")은 일정한 폭을 갖는 바 형상의 제1 부분과 상기 바 형상으로부터 일 방향으로 돌출된 돌출부를 갖는 제2 부분을 포함할 수 있다. 제1 화소 전극(ELT1")의 상기 바 형상은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제공될 수 있다. 제1 화소 전극(ELT1")의 돌출부를 갖는 형상은 비발광 영역(NEA)에 제공될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1")은 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1a) 상에 배치되어 제1 컨택홀(CH1)을 포함하는 제1 부분, 및 상기 제1 부분으로부터 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 적어도 일 영역과 중첩하는 제2 부분을 포함할 수 있다.
일 실시예에서, 제2 화소(PXL2)의 제2 화소 전극(ELT2")은 일정한 폭을 갖는 바 형상과 상기 바 형상으로부터 일 방향으로 돌출된 돌출부를 포함할 수 있다. 제2 화소 전극(ELT2")의 상기 바 형상은 제2 발광 영역(EMA2)에서 비발광 영역(NEA)(또는, 제1 및 제2 발광 영역들(EMA1, EMA2) 사이의 비발광 영역(NEA))으로 연장되어 제공될 수 있다. 제2 화소 전극(ELT2")의 돌출부를 갖는 형상은 비발광 영역(NEA)에 제공될 수 있다.
일 실시예에서, 제2 화소 전극(ELT2")은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1b) 상에 배치되는 제1 부분, 및 상기 제1 부분으로부터 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 적어도 일 영역과 중첩하는 제2 부분을 포함할 수 있다.
일 실시예에서, 제1 화소(PXL1)의 제1 화소 전극(ELT1")은 제2 화소(PXL2)의 제2 화소 전극(ELT2")의 상기 제2 부분과 제2 방향(DR2)으로 이격하여 배치될 수 있다. 제1 화소(PXL1)의 제1 화소 전극(ELT1")의 상기 제2 부분 및 제2 화소(PXL2)의 제2 화소 전극(ELT2")의 상기 제2 부분은 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 중첩할 수 있다.
도 5a 내지 도 5c에 도시된 화소의 평면도는 정상 상태인 경우의 화소(PXL)에 대한 평면도를 나타낼 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 5a 내지 도 5c에 도시된 화소는 불량 상태(도 7a 참고)의 화소(PXL)에 대한 리페어 공정이 진행되기 전의 화소(PXL)일 수 있다.
도 5b의 제1 화소 전극(ELT1') 및 도 5c의 제1 화소 전극(ELT1") 각각은 제1 화소(PXL1)의 제조 공정에서 제1 화소(PXL1)의 화소 회로(PXC)의 불량으로 제1 화소(PXL1)의 발광 소자들(LD)의 점등 불량 상태인 경우에 불량 상태인 제1 화소(PXL1)에 대한 리페어 공정 상의 편의를 위해 가공된 화소 전극일 수 있다. 일 예시에서, 제1 화소 전극(ELT1')의 상기 제3 부분(예: 도 9의 제3 부분(ELT1'c)) 및 제1 화소 전극(ELT1")의 상기 제2 부분(예: 도 12의 제2 부분(ELT1"b)) 에 대해 상기 리페어 공정이 수행될 수 있다.
도 6a는 도 5a의 A-A' 선에 따른 일 예를 나타내는 개략적인 단면도이다. 도 6b는 도 5a의 B-B' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
이하에서는 도 6a 및 도 6b를 참조하여, 제1 발광 소자(LD1)를 중심으로 제1 화소(PXL1)의 단면 구조에 대해 상세히 설명한다. 도 6a 및 도 6b에서는 화소 회로(예: 도 4의 화소 회로(PXC))를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 예시적으로 도시하며, 제1 내지 제3 트랜지스터들(T1 내지 T3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 6a에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
도 5a, 도 6a, 및 도 6b를 참조하면, 제1 화소(PXL1)의 회로 소자층은 베이스층(BSL) 상에 배치된 트랜지스터들(T)을 비롯한 회로 소자들 및 이에 연결되는 각종 배선들을 포함할 수 있다. 상기 회로 소자들 상에는 발광부(EMU)를 구성하는 더미 전극들(ALE1a 내지 ALE4a), 발광 소자들(LD1 내지 LD4) 및/또는 화소 전극들(ELT1 내지 ELT5)이 배치될 수 있다. 회로 소자층 상에 발광 소자층이 배치될 수 있다. 발광 소자층은 발광 소자들(LD)을 포함할 수 있다.
일 실시예에서, 베이스층(BSL)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 베이스층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 베이스층(BSL)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스층(BSL)은 반투명 또는 불투명할 수 있다. 또한, 베이스층(BSL)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
일 실시예에서, 베이스층(BSL) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료들로 형성될 수 있다.
버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예시에서, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 반도체 패턴(SCP)은 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)이 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다. 일 실시예에서, 제1 트랜지스터 전극(TE1)은 제1 전원 도전층(PL1a)과 전기적으로 연결될 수 있다.
일 실시예에서, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
도 6a 및 6b를 참고하면, 버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 또한, 게이트 절연층(GI)은 버퍼층(BFL)과 제2 전원 도전층(PL2a) 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 트랜지스터(T)의 게이트 전극(GE)과 제2 전원 도전층(PL2a)이 배치될 수 있다. 게이트 전극(GE)과 제2 전원 도전층(PL2a)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2a)은 도 4 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2a)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2a)은 각각 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2a) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 6a를 참고하면, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)(및 제1 전원 도전층(PL1a))은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2) 및 제2 전원 도전층(PL2a) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 무기 물질을 포함할 수 있다.
일 실시예에서, 보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 다양한 종류의 무기 물질을 포함할 수 있다.
일 실시예에서, 비아층(VIA) 상에는 뱅크 패턴들(INP)이 배치될 수 있다. 뱅크 패턴들(INP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(INP)은 베이스층(BSL) 상에서 제3 방향(DR3)으로 돌출된 형상을 가질 수 있다. 또한, 뱅크 패턴들(INP)은 베이스층(BSL)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(INP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크 패턴들(INP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
비아층(VIA)과 뱅크 패턴들(INP) 상에는 더미 전극들(ALE1a 내지 ALE4a)이 배치될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 제1 화소(PXL1) 내에서 서로 이격되도록 배치될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 동일한 층에 배치될 수 있다. 예를 들어, 더미 전극들(ALE1a 내지 ALE4a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 뱅크 패턴들(INP)의 상부에 배치되는 더미 전극들(ALE1a 내지 ALE4a)은 뱅크 패턴(INP)의 단면 형상에 대응하는 단면 형상을 가질 수 있다. 일 예로, 뱅크 패턴(INP) 상에 배치되는 더미 전극들(ALE1a 내지 ALE4a)은 뱅크 패턴들(INP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 뱅크 패턴들(INP)은 상부에 제공된 더미 전극들(ALE1a 내지 ALE4a)과 함께 발광 소자들(LD)로부터 방출되는 광을 제1 화소(PXL1)의 전면 방향, 즉, 제3 방향(DR3)으로 유도하여 표시 장치의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
더미 전극들(ALE1a 내지 ALE4a)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 더미 전극들(ALE1a 내지 ALE4a)의 사이에 전기장이 형성되어 제1 화소(PXL1)에 제공된 발광 소자들(LD)이 더미 전극들(ALE1a 내지 ALE4a)의 사이에 정렬될 수 있다.
더미 전극들(ALE1a 내지 ALE4a)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질을 포함할 수 있다. 더미 전극들(ALE1a 내지 ALE4a)는 반사 전극에 해당하므로 특정 반사율을 가지는 금속 물질을 포함할 수 있다. 또한, 더미 전극들(ALE1a 내지 ALE4a)은 상기 적어도 하나의 금속 물질 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 상기 적어도 하나의 도전 물질은 상기 금속 물질을 보호하기 위한 물질이다.
일 실시예에서, 제1 더미 전극(ALE1a)은 비아층(VIA) 및 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 제3 더미 전극(ALE3a)은 비아층(VIA), 보호층(PSV), 및 층간 절연층(ILD)을 관통하는 컨택홀을 통해 제2 전원 도전층(PL2a)과 전기적으로 연결될 수 있다.
더미 전극들(ALE1a 내지 ALE4a) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 제1 화소(PXL1)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 공급되어야 할 발광 영역을 구획하는 댐 구조물일 수 있다. 뱅크(BNK)에 의해 구획된 영역에 원하는 종류 및/또는 양의 발광 소자 잉크가 공급될 수 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 반사막 등이 형성될 수도 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 제1 더미 전극(ALE1a)과 제2 더미 전극(ALE2a) 사이 및 제3 더미 전극(ALE3a)과 제4 더미 전극(ALE4a) 사이에 배치될 수 있다. 발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소(PXL)에 제공될 수 있다.
발광 소자들(LD) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)이 형성되는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것이 방지될 수 있다.
제1 절연층(INS1)의 적어도 일부 및 뱅크(BNK) 상에는 제3 절연층(INS3)이 배치될 수 있다.
제2 절연층(INS2) 및 제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 화소 전극들(예를 들어, ELT1, ELT2, ELT4, ELT5)이 배치될 수 있다. 일 실시예에서, 제1 화소 전극(ELT1)은 제1 컨택홀(CH1)을 통해 제1 더미 전극(ALE1a)과 전기적으로 연결되고, 제5 화소 전극(ELT5)은 제2 컨택홀(CH2)을 통해 제3 더미 전극(ALE3a)과 전기적으로 연결될 수 있다. 제1 더미 전극(ALE1a)은 제1 전원 도전층(PL1a)과 전기적으로 연결될 수 있으므로, 제1 화소 전극(ELT1)은 제1 더미 전극(ALE1a)을 통해 제1 전원 도전층(PL1a)에 접속할 수 있다. 제3 더미 전극(ALE3a)은 제2 전원 도전층(PL2a)과 전기적으로 연결될 수 있으므로, 제5 화소 전극(ELT5)은 제2 컨택홀(CH2)을 통해 제2 전원 도전층(PL2a)과 접속할 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부(EP1) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제1 단부(EP1)와 접할 수 있다. 또한, 제2 화소 전극(ELT2)은 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제2 단부(EP2)와 접할 수 있다. 일 실시예에서, 제4 화소 전극(ELT4)은 제4 발광 소자들(LD4)의 제1 단부(EP1) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제1 단부(EP1)와 접할 수 있다. 또한, 제5 화소 전극(ELT5)은 제4 발광 소자들(LD4)의 제2 단부(EP2) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제2 단부(EP2)와 접할 수 있다.
화소 전극들(ELT1, ELT2, ELT4, ELT5) 사이에 제4 절연층(INS4)이 배치되는 경우, 화소 전극들(ELT1, ELT2, ELT4, ELT5)이 제4 절연층(INS4)에 의해 안정적으로 분리될 수 있다. 즉, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 제4 절연층(INS4)을 사이에 두고 상호 다른 층에 배치될 수 있다. 따라서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 제1 화소 전극(ELT1), 제4 화소 전극(ELT4), 제2 절연층(INS2), 및 제3 절연층(INS3)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제3 절연층(INS3) 및 제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 다양한 종류의 무기 물질을 포함할 수 있다.
도 6c는 도 3의 표시 장치에 포함된 제1 내지 제3 화소들을 나타내는 단면도이다.
도 6c는 도 3의 화소(PXL)의 발광 소자층(LEL) 상에 제공된 격벽(WL), 컬러 변환층(CCL), 광학층(OPL), 및/또는 컬러 필터층(CFL) 등을 도시한다.
도 6c를 참조하면, 격벽(WL)은 제1 내지 제3 화소들(PXL1 내지 PXL3)의 발광 소자층(LEL) 상에 배치될 수 있다. 일 예로, 격벽(WL)은 제1 내지 제3 화소들(PXL1 내지 PXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 화소들(PXL1 내지 PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 격벽(WL)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
격벽(WL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 격벽(WL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 격벽(WL)은 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 격벽(WL)은 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 격벽(WL)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 격벽(WL)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
컬러 변환층(CCL)은 격벽(WL)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(LEL) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 화소(PXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광부(EMU, 도 4 참고)(또는, 발광 소자층(LEL))를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다.
예를 들어, 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)은 실리카(silica)와 같은 산란체(SCT)를 포함할 수 있으나, 산란체(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 산란체(SCT)가 제3 화소(PXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 화소들(PXL1 내지 PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 화소(PXL1)에 배치되어 제1 화소(PXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 화소(PXL2)에 배치되어 제2 화소(PXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 화소(PXL3)에 배치되어 제3 화소(PXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 화소(PXL1)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제1 컬러 변환층(CCL1)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 화소(PXL2)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제2 컬러 변환층(CCL2)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 화소(PXL3)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 산란층(LSL)과 제3 방향(DR3)으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도 7a는 도 3의 표시 장치에 포함되는 화소가 불량 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 7a는 즉, 제1 화소(PXL1)가 불량 상태인 경우를 개략적으로 나타낸다. 즉, 도 4에 도시된 화소(PXL)의 화소 회로(PXC)의 불량에 의해 발광부(EMU)가 화소 회로(PXC)와 제2 노드(N2)를 통해 전기적으로 연결되지 않는 상태를 나타낸다. 화소(PXL)가 불량 상태인 경우 해당 화소에 포함된 발광 소자들(LD)은 점등되지 않는다.
일 실시예에서, 화소(PXL)의 불량 여부에 대한 검사는 화소(PXL)를 제조하는 공정 중에 진행될 수 있다. 예를 들어, 화소(PXL)의 불량 여부에 대한 검사는 정렬 전극(예: 도 8의 정렬 전극들(ALE1 내지 ALE4))을 배치하는 단계, 발광 소자들(LD)을 발광 영역(예: 도 8의 제1 및 제2 발광 영역들(EMA1, EMA2))에 제공하는 단계, 정렬 전극들(ALE1 내지 ALE4)을 통해 형성된 전계를 통해 발광 소자들(LD)이 정렬되는 단계, 및/또는 화소 전극들(ELT1 내지 ELT)을 발광 소자들(LD) 상에 배치하는 공정 이후에 원장 검사 장치를 통해 진행될 수 있다. 상기 원장 검사 장치는 원장 패널 화소 회로(PXC)의 불량 여부를 판단할 수 있는 장치일 수 있다. 일 예시에서, 화소(PXL)의 불량 여부에 대한 검사는 화소 전극들(ELT1 내지 ELT)을 발광 소자들(LD) 상에 배치하고, 정렬 전극들(ALE1 내지 ALE4) 중 적어도 하나의 정렬 전극의 적어도 일부를 제거하는 공정(예: 분리 공정) 이후에 진행될 수 있다. 본 문서에서 화소(PXL)가 정상적으로 점등(또는 발광)하는지 여부를 검사하는 것을 점등 검사로 지칭한다.
일 실시예에서, 화소(PXL)의 불량 상태에 대한 검사에 기반하여 제1 화소(PXL1)가 불량 상태이고, 인접한 제2 화소(PXL2)가 정상 상태로 판단된 경우, 제1 화소(PXL1)에 대한 리페어 공정이 진행될 수 있다.
이하, 도 7b 내지 도 13을 참고하여 불량 상태의 화소에 대한 리페어 방법을 설명한다.
도 7b 및 도 7c는 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 회로도들이다.
도 7b 및 도 7c를 참고하면, 제1 화소(PXL1)가 불량 상태이고 제2 화소(PXL2)(또는, 제1 화소(PXL1)에 인접한 제2 화소(PXL2))가 정상 상태인 경우, 레페어 방법은 제1 화소(PXL1)의 발광부(EMU)와 화소 회로(PXC) 사이의 연결을 끊는 단계, 및 더미 전극들(예: 도 8 제1 내지 제4 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b)) 중 하나의 더미 전극(예: 도 5a의 제1 내지 제4 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b)을 활용하여 제1 화소(PXL1)와 제2 화소(PXL2)의 애노드 전극과 연결시키는 단계를 포함할 수 있다.
도 7b를 참고하면, 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 중 제1 정렬 신호(QVDD)를 공급받은 후, 일부 영역이 제거되어 플로팅 상태인 하나의 더미 전극을 활용하여 제1 화소(PXL1)의 애노드 전극에 제2 화소(PXL2)의 애노드 전극을 전기적으로 연결시킬 수 있다.
도 7c를 참고하면, 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 중 제2 정렬 신호(QVSS)를 공급받은 후, 일부 영역이 제거되어 플로팅 상태인 하나의 더미 전극을 활용하여 제1 화소(PXL1)의 애노드 전극에 제2 화소(PXL2)의 애노드 전극을 전기적으로 연결시킬 수 있다.
도 8 및 도 9는 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 평면도들이다.
도 7a, 도 8, 및 도 9를 참고하면, 제1 화소(PXL1)가 불량 상태이고, 인접한 제2 화소(PXL2)가 정상 상태인 경우, 제1 화소(PXL1)에 대한 리페어 공정은 비발광 영역(NEA)인 개구 영역(OPA)에서 진행될 수 있다. 제1 화소(PXL1)에 대한 리페어 공정은, 제1 화소(PXL1)의 제1 화소 전극(ELT1)의 일부를 커팅하여 제1 화소 전극(ELT1)과 화소 회로(PXC) 사이의 연결을 끊어내는 공정 및 제1 화소(PXL1)의 제1 화소 전극(ELT1)을 인접한 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결하는 공정을 포함할 수 있다.
도 8을 참고하면, 비발광 영역(NEA)에서 제1 화소(PXL1)의 제1 화소 전극(ELT1)과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행될 수 있다.
일 실시예에서, 비발광 영역(NEA)에서 제1 화소(PXL1)의 제1 화소 전극(ELT1)의 일 영역을 제거할 수 있다. 일 예시에서, 제1 컨택홀(CH1)과 인접한 영역에 위치한 커팅 영역(LCA)에 레어저 광을 조사하여 제1 화소 전극(ELT1)이 제거될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 화소 전극(ELT1)의 커팅 영역(LCA)이 제거됨으로써 제1 부분 전극(ELT1a)과 고립 전극(ILT)으로 분리될 수 있다. 고립 전극(ILT)은 제1 부분 전극(ELT1a)과 제2 방향(DR2)으로 이격하여 배치되고, 제1 부분 전극(ELT1a)과 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 고립 전극(ILT)은 제1 컨택홀(CH1)을 포함할 수 있다. 일 예시에서, 고립 전극(ILT)은 제1 컨택홀(CH1)을 통해 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 제1 더미 전극(ALE1a)은 제1 더미 전극(ALE 1a)의 하부에 배치된 화소 회로층(예: 도 10의 화소 회로층(PCL))에 배치된 화소 회로(PXC)와 컨택될 수 있다.
일 실시예에서, 제1 부분 전극(ELT1a)은 제1 발광 영역(EMA1)에서 제1 발광 소자(LD1)의 제1 단부들(EP1)과 접촉될 수 있다. 제1 부분 전극(ELT1a)의 적어도 일부는 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)으로 연장될 수 있다. 제1 부분 전극(ELT1a)은 고립 전극(ILT)과 전기적으로 연결되지 않음으로써 플로팅 상태일 수 있다.
도 9는 제1 화소(PXL1)의 제1 화소 전극(ELT1, ELT1')과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행된 이후, 제1 부분 전극(ELT1a, ELT1a')과 인접한 제2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결시키는 공정을 나타낸다.
도 9를 참고하면, 제1 부분 전극(ELT1a)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되고, 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)와 일체를 이루도록 형성될 수 있다. 제3 부분 전극(ELT1c)은 제2 화소(PXL2)의 제1 더미 전극(ALE1b)과 중첩하는 굴곡부를 갖는 형상일 수 있다. 제2 부분 전극(ELT1b)은 제1 부분 전극(ELT1a)과 제3 부분 전극(ELT1c)을 연결하는 전극일 수 있다. 즉, 제2 부분 전극(ELT1b)은 고립 전극(ILT)를 우회하도록 형성될 수 있다. 일 예시에서, 제2 부분 전극(ELT1b)은 제1 부분 전극(ELT1a)의 제1 방향(DR1)으로 돌출되어 제2 더미 전극(ALE2a)과 중첩할 수 있으나, 이에 한정되는 것은 아니며, 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다.
일 실시예에서, 제1 화소 전극(예: 도 5a 제1 화소 전극(ELT1))이 제1 부분 전극(ELT1a)과 고립 전극(ILT)으로 분리된 이후에 제1 부분 전극(ELT1a)과 일체를 이루도록 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)이 형성될 수 있다. 즉, 제1 부분 전극(ELT1a)이 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)과 연결되도록 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)을 형성하는 공정이 진행될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)은 제1 부분 전극(ELT1a)을 제2 화소(PXL2)의 제2 화소 전극(ELT2)에 전기적으로 연결시키기 위해 형성되는 리페어용 전극일 수 있다. 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)은 도전성 잉크(ink) 또는 화학 기상 성장(CVD, chemical vapor deposition) 방식 중 적어도 하나를 통해 형성될 수 있다.
다른 일 예시에서, 제2 부분 전극(ELT1'b) 및 제3 부분 전극(ELT1'c)은 제1 화소 전극(예: 도 5b의 제1 화소 전극(ELT1'))을 구성하는 전극들일 수 있다. 일 예시에서, 표시 장치의 제조 공정에서 화소 전극이 배치되는 공정에서 제1 화소 전극(ELT1')이 제1 발광 영역(EMA1)에서 제1 더미 전극(ALE1a)과 제1 발광 소자(LD1)와 중첩되도록, 비발광 영역(NEA)에서 제1 및 제2 더미 전극들(ALE1a, ALE2a) 및 제1 더미 전극(ALE1b)과 중첩되도록 배치될 수 있다.
일 실시예에서, 표시 장치의 제조 공정 중 제1 화소(PXL1)의 제1 화소 전극(ELT1')이 배치된 경우, 제1 화소(PXL1)에 대한 리페어 공정 이전에 상기 리페어 공정용 전극(예: 제2 부분 전극(ELT1'b) 및 제3 부분 전극(ELT1'c))이 기 형성되어 있으므로, 제1 화소(PXL1)에 대한 리페어 공정에서 리페어 공정용 전극을 형성하는 단계는 생략된다. 즉, 제1 화소 전극(ELT1')이 제1 부분 전극(ELT1'a)과 고립 전극(ILT)으로 분리된 이후에 제3 부분 전극(ELT1'c)의 일 영역에 컨택홀을 형성하는 공정이 수행될 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위해 제1 화소 전극(ELT1')을 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
일 실시예에서, 제3 부분 전극(ELT1c, ELT1c')은 제1 컨택홀(CH3)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1b)과 전기적으로 연결될 수 있다. 결과적으로 제1 화소(PXL1)의 제1 부분 전극(ELT1a)가 제2 화소(PLX2)의 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제2 화소(PXL2)의 제2 화소 전극(ELT2)은 제4 컨택홀(CH4)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 제4 컨택홀(CH4)은 제2 화소(PXL2)의 발광 영역(EMA2)에 형성되는 것으로 도시하였으나, 이에 한정되지 않으며, 비발광 영역(NEA)에 형성될 수 있다. 제4 컨택홀(CH4)이 비발광 영역(NEA)에 형성되는 경우 제2 화소(PXL2)의 제2 화소 전극(ELT2)은 발광 영역(EMA2)에서 비발광 영역(NEA)으로 연장될 수 있다.
일 실시예에서, 제3 부분 전극(ELT1c, ELT1c')은 제2 화소(PXL2)의 제1 더미 전극(ALE1a) 및 제2 화소(PXL2)의 제2 화소 전극(ELT2)을 통해 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결될 수 있다.
동일한 색상을 발광하는 제1 및 제2 화소들(PXL1, PXL2)에 있어서, 화소 회로의 불량으로 제1 화소(PXL1)의 발광 소자들(LD)이 점등되지 않는 경우, 인접한 위치에 배치되고 정상 상태인 제2 화소(PXL2)의 애노드 전극을 제1 화소(PXL1)에 연결시킴으로써 불량 상태의 제1 화소(PXL1)를 리페어할 수 있다. 불량 화소에 대한 리페어 공정을 통해 화소 회로 불량에 따라 화소의 발광 효율이 저하되는 것을 방지할 수 있다.
도 10는 도 8의 Ⅰ-Ⅰ' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 10을 참고하면, 화소 회로층(PCL) 상에 뱅크(BNK), 및 제1 화소(PXL1)의 제1 더미 전극(ALE1a)이 배치될 수 있다.
일 실시예에서, 화소 회로층(PCL)은 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 배선들을 포함하는 화소 회로(예: 도 4의 화소 회로(PXC))가 배치된 레이어를 의미할 수 있다.
일 실시예에서, 화소 회로층(PCL) 상에 뱅크(BNK)를 커버하도록 제2 화소(PXL2)의 제1 더미 전극(ALE1a)이 배치될 수 있다. 제1 화소(PXL1)의 제1 더미 전극(ALE1a) 및 제2 화소(PLX2)의 제1 더미 전극(ALE1b) 상에 제1 및 제3 절연층들(INS1, INS3)이 배치될 수 있다. 제2 화소(PXL2)의 제1 더미 전극(ALE1a) 및 제1 및 제3 절연층들(INS1, INS3)은 뱅크(BNK)의 형상에 따라 제3 방향(DR3)으로 돌출되도록 배치될 수 있다.
일 실시예에서, 제1 플로팅 영역(FLA1)에서 제1 정렬 전극(예: 도 8의 제1 정렬 전극(ALE1)) 및 제1 및 제3 절연층들(INS1, INS3)의 적어도 일부가 제거될 수 있다. 제1 화소(PXL1)의 제1 더미 전극(ALE1a) 및 제2 화소(PLX2)의 제1 더미 전극(ALE1b)은 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 제3 절연층(INS3) 상에 제1 화소(PXL1)의 제1 화소 전극(ELT1) 및 제2 화소(PXL2)의 제2 화소 전극(ELT2)이 배치될 수 있다.
일 실시예에서, 비발광 영역(NEA)에서 커팅 영역(LCA)에 대응하는 제1 화소(PXL1)의 제1 화소 전극(ELT1)의 적어도 일 영역 및 제3 절연층(INS3)의 일 영역이 제거될 수 있다. 제1 화소(PXL1)의 제1 화소 전극(ELT1)은 제1 부분 전극(ELT1a)과 고립 전극(ILT)로 분리될 수 있다. 이 경우, 제1 부분 전극(ELT1a)은 플로팅 상태일 수 있다. 고립 전극(ILT)은 제1 컨택홀(CH1)을 통해 연결된 제1 더미 전극(ALE1a)과 화소 회로층(PCL)에 배치된 제1 화소(PXL1)의 화소 회로와 연결될 수 있다.
도 11a 및 도 11b는 도 9의 Ⅱ-Ⅱ' 선에 따른 일 예를 나타내는 개략적인 단면도들이다.
도 11a 및 도 11b를 참고하면, 제1 화소(PXL1)의 제1 부분 전극(ELT1a)은 제3 부분 전극(ELT1c)에 형성된 제3 컨택홀(CH3)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제2 화소 전극(ELT2)은 제4 컨택홀(CH4)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 즉, 제1 화소(PXL1)의 제1 부분 전극(ELT1a)은 제3 컨택홀(CH3)을 통해서 2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결될 수 있다.
도 11a를 참고하면, 제2 부분 전극(ELT1b)은 제2 플로팅 영역(FLA2)을 형상에 따라 배치될 수 있다. 즉, 제2 부분 전극(ELT1b)은 제1 화소(PXL1)의 제2 더미 전극(ALE2a) 및 제2 화소(PLX2)의 제2 더미 전극(ALE2b)과 접촉할 수 있다.
도 11b를 참고하면, 제2 플로팅 영역(FLA2)에는 절연 물질(미도시)가 채워질 수 있다. 즉, 제2 부분 전극(ELT1b)은 제2 플로팅 영역(FLA2)에 배치된 절연 물질 상에 배치될 수 있다.
도 12 및 도 13은 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 다른 일 예들을 나타내는 평면도이다.
도 12를 참고하면, 제1 화소(PXL1)의 제1 화소 전극, 제2 화소(PXL2)의 제2 화소 전극, 및 제3 및 제4 컨택홀들(CH3', CH4')을 제외한 나머지 구성들은 도 11에 도시된 구성들과 동일하므로 동일하거나 대응되는 구성에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 12는 제1 화소(PXL1)의 제1 화소 전극(ELT1, ELT1")과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행된 이후, 제1 부분 전극(ELT1"a)을 인접한 제2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결시키는 공정을 나타낸다.
도 12를 참고하면, 제1 화소 전극(예: 도 5a 및 도 5c의 제1 화소 전극(ELT1, ELT1"))은 제1 부분 전극(ELT1"a)을 포함할 수 있다. 제1 부분 전극(ELT1"a)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 중첩하는 돌출부를 갖는 전극과 일체를 이루도록 형성될 수 있다. 일 예시에서, 상기 돌출부를 갖는 전극은 제1 부분 전극(ELT1"a)의 제1 방향(DR1)으로 돌출되어 제2 더미 전극(ALE2a)의 일 영역과 중첩하는 제2 부분 전극(ELT1"b)을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(예: 도 5a 제1 화소 전극(ELT1)은 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리될 수 있다. 제1 화소 전극(ELT1)이 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리된 이후, 제1 부분 전극(ELT1"a)과 일체를 이루도록 제2 부분 전극(ELT1"b)이 형성될 수 있다. 즉, 제1 부분 전극(ELT1"a)이 제2 부분 전극(ELT1"b)과 연결되도록 제2 부분 전극(ELT1"b)을 형성하는 공정이 진행될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b)은 제1 부분 전극(ELT1"a)을 제2 화소(PXL2)의 제2 화소 전극(ELT2)에 전기적으로 연결시키기 위해 형성되는 리페어 공정용 전극일 수 있다. 제2 부분 전극(ELT1"b)은 도전성 잉크(ink) 또는 화학 기상 성장(CVD, chemical vapor deposition) 방식 중 적어도 하나를 통해 형성될 수 있다.
다른 일 실시예에서, 제1 화소 전극(예: 도 5c 제1 화소 전극(ELT1"))의 상기 제1 부분은 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리될 수 있다. 일 예시에서, 제2 부분 전극(ELT1"b)은 제1 화소 전극(ELT1")을 구성하는 전극으로, 제1 화소 전극(ELT1")의 상기 제2 부분에 대응될 수 있다. 일 예시에서, 표시 장치의 제조 공정에서 화소 전극이 배치되는 공정에서 제1 화소 전극(ELT1")이 배치될 수 있다. 제1 화소 전극(ELT1")은 제1 발광 영역(EMA1)에서 제1 더미 전극(ALE1a)과 제1 발광 소자(LD1)와 중첩되도록, 비발광 영역(NEA)에서 제1 더미 전극(ALE1a)이 적어도 일 영역 및 제2 더미 전극(ALE1b)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
일 실시예에서, 표시 장치의 제조 공정 중 제1 화소(PXL1)의 제1 화소 전극(ELT1")이 배치된 경우, 제1 화소(PXL1)에 대한 리페어 공정에서 공정 이전에 상기 리페어 공정용 전극(예: 제2 부분 전극(ELT1"b))이 기 형성되어 있으므로, 제1 화소(PXL1)에 대한 리페어 공정에서 리페어 공정용 전극을 형성하는 단계는 생략된다. 즉, 제1 화소 전극(ELT1")이 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리된 이후에 제2 부분 전극(ELT1"b)의 일 영역에 컨택홀을 형성하는 공정이 수행될 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위해 제1 화소 전극(ELT1")을 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
일 실시예에서, 제2 화소(PXL1)의 제2 화소 전극(예: 도 5c의 제2 화소 전극(ELT2"))은 일정한 폭을 갖는 바 형상과 상기 바 형상으로부터 일 방향으로 돌출된 형상을 포함할 수 있다. 일 예시에서 제2 화소 전극(ELT2")은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1b) 상에 배치되는 제3 부분 전극(ELT2"a) 및 상기 제1 부분으로부터 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 적어도 일 영역과 중첩하는 제4 부분 전극(ELT2"b)을 포함할 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b) 및 제4 부분 전극(ELT2"b)은 제2 더미 전극(ALE2a)과 중첩하여 배치될 수 있다. 제2 부분 전극(ELT1"b)은 제4 부분 전극(ELT2"b)과 제2 방향(DR2)으로 이격하여 배치될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b)은 제3 컨택홀(CH3')을 통해 제2 더미 전극(ALE2a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT2"b)은 제4 컨택홀(CH4')을 통해 제2 더미 전극(ALE2a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b)은 제1 화소(PXL1)의 제2 더미 전극(ALE2a) 및 제2 화소(PXL2)의 제2 화소 전극(ELT2")을 통해 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결될 수 있다.
도 13을 참고하면, 제1 화소(PXL1)의 제1 화소 전극, 제2 화소(PXL2)의 제2 화소 전극, 및 제3 및 제4 컨택홀들(CH3", CH4")을 제외한 나머지 구성들은 도 12에 도시된 구성들과 동일하므로 동일하거나 대응되는 구성에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 13은 제1 화소(PXL1)의 제1 화소 전극(ELT1)과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행된 이후, 제1 부분 전극(ELT1'''a)을 인접한 제2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결시키는 공정을 나타낸다.
도 13을 참고하면, 제1 화소 전극(예: 도 5a의 제1 화소 전극(ELT1))은 제1 부분 전극(ELT1'''a)을 포함할 수 있다. 제1 부분 전극(ELT1'''a)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제1 화소(PXL1)의 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)과 중첩하는 돌출부를 갖는 전극과 일체를 이루도록 형성될 수 있다. 일 예시에서, 상기 돌출부를 갖는 전극은 제1 부분 전극(ELT1'''a)의 제1 방향(DR1)으로 돌출되어 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)의 일 영역과 중첩하는 제2 부분 전극(ELT'''b)을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(예: 도 5a 제1 화소 전극(ELT1)은 제1 부분 전극(ELT1'''a)과 고립 전극(ILT)으로 분리될 수 있다. 제1 화소 전극(ELT1)이 제1 부분 전극(ELT1'''a)과 고립 전극(ILT)으로 분리된 이후, 제1 부분 전극(ELT1'''a)과 일체를 이루도록 제2 부분 전극(ELT1'''b)이 형성될 수 있다. 즉, 제1 부분 전극(ELT1'''a)이 제2 부분 전극(ELT1'''b)과 연결되도록 제2 부분 전극(ELT1"b)을 형성하는 공정이 진행될 수 있다.
다른 일 예시에서, 표시 장치의 제조 공정에서 화소 전극이 배치되는 공정에서 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극이 배치될 수 있다. 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극은 제1 발광 영역(EMA1)에서 제1 더미 전극(ALE1a)과 제1 발광 소자(LD1)와 중첩되도록, 비발광 영역(NEA)에서 제1 내지 제4 더미 전극들(ALE1a, ALE2a, ALE3a, ALE4a)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
일 실시예에서, 표시 장치의 제조 공정 중 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극이 배치된 경우, 1 화소(PXL1)에 대한 리페어 공정에서 상기 리페어 공정용 전극(예: 제2 부분 전극(ELT1'''b))이 기 형성되어 있으므로, 리페어 공정용 전극을 형성하는 단계는 생략된다. 즉, 상기 화소 전극이 제1 부분 전극(ELT'''a) 과 고립 전극(ILT)으로 분리된 이후에 제2 부분 전극(ELT1'''b)의 일 영역에 컨택홀을 형성하는 공정이 수행될 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위해 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극을 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
일 실시예에서, 제2 화소(PXL1)의 제2 화소 전극은 제1 부분 전극(ELT2'''a) 및 제2 부분 전극(ELT2'''b)을 포함할 수 있다. 제1 부분 전극(ELT2'''a)은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1b) 상에 배치될 수 있다. 제2 부분 전극(ELT2'''b)은 제1 부분 전극(ELT2'''a)의 제1 방향(DR1)으로 연장되어 제1 화소(PXL1)의 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)의 적어도 일 영역과 중첩할 수 있다.
일 실시예에서, 제2 부분 전극(ELT1'''b) 및 제2 부분 전극(ELT2'''b)은 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)의 적어도 일 영역과 중첩하여 배치될 수 있다. 제2 부분 전극(ELT1'''b)은 제2 부분 전극(ELT2'''b)과 제2 방향(DR2)으로 이격하여 배치될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1'''b)은 제3 컨택홀(CH3")을 포함할 수 있다. 제2 부분 전극(ELT1'''b)은 제3 컨택홀(CH3")을 통해 제4 더미 전극(ALE4a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT2'''b)은 제4 컨택홀(CH4")을 포함할 수 있다. 제2 부분 전극(ELT2'''b)은 제4 컨택홀(CH4")을 통해 제4 더미 전극(ALE4a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1'''b)은 제1 화소(PXL1)의 제4 더미 전극(ALE4a) 및 제2 화소(PXL2)의 제1 부분 전극(ELT2'''a) 및 제2 부분 전극(ELT2'''b)을 포함하는 제2 화소 전극을 통해 제2 화소(PXL2)의 애노드 전극과 전 불량 상태의 화소 회로를 포함하는 화소에 대해서 더미 전극을 활용하여 불량 상태의 화소와 인접하는 정상 상태의 화소의 전극을 불량 상태의 화소에 연결하여 불량 상태의 화소를 수리할 수 있다. 즉, 불량 상태의 화소를 수리함으로써 화소 회로의 불량으로 인해 화소의 발광 소자가 점등되지 않게되어 화소의 발광 효율이 저하되는 것을 방지할 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위한 화소 전극을 미리 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
이상에서는 본 개시의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 개시의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 개시의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
PXL1: 제1 화소
PXL2: 제2 화소
EMA1: 제1 발광 영역
EMA2: 제2 발광 영역
ALE1, ALE2, ALE3, ALE4: 정렬 전극들
ALE1a, ALE2a, ALE3a, ALE4a: 제1 화소의 더미 전극들
ALE1b, ALE2b, ALE3b, ALE4b: 제2 화소의 더미 전극들
ELT1: 제1 화소 전극
CH1: 제1 컨택홀
CH2: 제2 컨택홀
CH3: 제3 컨택홀
CH4: 제4 컨택홀

Claims (20)

  1. 제1 발광 영역을 포함하는 제1 화소;
    상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및
    상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고,
    상기 제1 화소 및 상기 제2 화소 각각은:
    상기 제2 방향과 교차하는 제1 방향으로 이격하여 배열되며 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극;
    발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들;
    제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및
    제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 접속하고,
    상기 제2 화소의 상기 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 더미 전극과 전기적으로 접속하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 제1 화소 전극 및 상기 더미 전극을 통해 상기 제1 구동 전원과 전기적으로 접속하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 화소의 상기 제2 화소 전극은 상기 제2 발광 영역으로부터 상기 비발광 영역으로 연장되고,
    상기 제2 화소의 상기 제2 화소 전극은 제2 컨택홀을 통해 상기 더미 전극과 전기적으로 연결하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 화소의 상기 적어도 하나의 더미 전극은:
    평면 상에서 볼 때 상기 제1 화소의 상기 제1 화소 전극과 중첩하는 제1 더미 전극; 및
    상기 제1 더미 전극의 상기 제1 방향으로 이격하고, 평면 상에서 볼 때 상기 제1 화소의 상기 제2 화소 전극과 중첩하는 제3 더미 전극을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    평면 상에서 볼 때 상기 더미 전극은 상기 제1 더미 전극과 상기 제3 더미 전극 사이에 배치되는, 표시 장치.
  7. 제5 항에 있어서,
    평면 상에서 볼 때 상기 더미 전극은 상기 제3 더미 전극으로부터 상기 제1 더미 전극보다 이격하여 배치되는, 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 전극 및 상기 제1 부분으로부터 상기 제1 방향으로 돌출되어 상기 더미 전극과 적어도 일부가 중첩되는 제2 부분 전극을 포함하고,
    상기 제2 부분 전극은 제1 컨택홀을 통해 상기 더미 전극과 전기적으로 연결하는, 표시 장치.
  9. 제5 항에 있어서,
    상기 비발광 영역에 상기 제1 화소의 상기 제1 화소 전극과 상기 제2 방향으로 이격하여 배치되는 고립 전극을 더 포함하고,
    상기 고립 전극은 상기 제1 더미 전극과 제3 컨택홀을 통해 연결되는, 표시 장치.
  10. 제1 발광 영역을 포함하는 제1 화소;
    상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및
    상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고,
    상기 제1 화소 및 상기 제2 화소 각각은:
    상기 제2 방향과 교차하는 제1 방향으로 이격하여 배열되며 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극;
    발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들;
    제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및
    제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고,
    상기 제1 화소의 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 접속하고,
    상기 제2 화소의 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 더미 전극과 전기적으로 접속하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고,
    상기 더미 전극은 상기 제1 더미 전극인, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고,
    상기 비발광 영역에서 상기 제1 더미 전극과 중첩하고, 상기 제1 화소의 상기 제1 화소 전극에 의해서 적어도 일부 둘러싸이는 고립 전극을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되어 상기 더미 전극의 적어도 일부와 중첩하는 굴곡 부분을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 굴곡 부분은 상기 제1 부분으로부터 상기 제2 방향으로 돌출되어 상기 제2 더미 전극과 중첩하는 제2 부분 전극 및 상기 제2 더미 전극 중 하나인 상기 더미 전극의 적어도 일부와 중첩하는 제3 부분 전극을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 부분 전극은 제1 컨택홀을 통해 상기 더미 전극과 전기적으로 연결하는, 표시 장치.
  17. 기판 상에 화소 회로층을 배치하는 단계;
    상기 화소 회로층 상에 제1 방향으로 이격하여 배열되는 제1 내지 제4 정렬 전극들을 형성하는 단계;
    상기 제1 내지 제4 정렬 전극들 상에 제1 화소의 제1 발광 영역, 상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격하여 배치되는 제2 화소의 제2 발광 영역, 및 상기 제1 발광 영역과 상기 제2 발광 영역 사이의 비발광 영역을 정의하는 뱅크를 형성하는 단계;
    상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 발광 소자들을 제공하는 단계;
    상기 발광 소자들의 일 단부에 연결되는 제1 화소 전극, 및 상기 발광 소자들의 타 단부에 연결되는 제2 화소 전극을 배치하는 단계;
    상기 비발광 영역에서 상기 제1 내지 제4 정렬 전극들 각각의 일부를 제거하여 상기 제1 내지 제4 정렬 전극들을 상기 제1 발광 영역에 중첩하는 적어도 하나의 더미 전극 및 상기 제2 발광 영역에 중첩하는 적어도 하나의 더미 전극으로 전기적으로 분리하는 단계;
    원장 검사 장치를 통해 상기 제1 화소 및 상기 제2 화소의 불량 여부를 검사하는 단계;
    상기 검사 결과에 기반하여 상기 제1 화소가 불량 상태인 경우, 상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 연결을 분리하는 단계;
    상기 비발광 영역에 배치된 상기 제1 화소 전극과 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나의 더미 전극과 전기적으로 연결하는 단계; 및
    상기 제2 화소의 상기 제1 화소 전극에 상기 더미 전극과 전기적으로 연결하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 연결을 분리시키는 단계는,
    상기 비발광 영역에서 상기 제1 화소 전극에 레이저를 조사하여 상기 제1 화소의 상기 제1 화소 전극의 일부를 제거하여, 상기 제1 화소 전극을 상기 화소 회로층과 연결된 고립 전극과 상기 고립 전극과 이격하고, 제1 발광 영역으로부터 상기 비발광 영역으로 연장되는 부분 전극으로 분리하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 방향으로 돌출되는 상기 부분 전극의 일 부분은 제1 컨택홀을 통해 상기 더미 전극과 전기적으로 연결하고,
    상기 제2 발광 영역에서 상기 비발광 영역으로 연장되는, 상기 제2 화소의 상기 제1 화소 전극의 일 부분은 제2 컨택홀을 통해 상기 더미 전극과 전기적으로 연결하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 화소 및 상기 제2 화소의 상기 제1 화소 전극을 배치하는 단계는,
    도전성 잉크 또는 화학 기상 성장(CVD, chemical vapor deposition) 중 적어도 하나를 통해 상기 부분 전극의 상기 일 부분 및 상기 제2 화소의 상기 제1 화소 전극의 상기 일 부분을 형성하는 단계를 포함하는, 표지 장치의 제조 방법.
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