KR20230132667A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 다양한 실시예에 따른 표시 장치는 발광 영역 및 비발광 영역을 포함하는 기판 상기 기판 상에 배치되며, 제1 구동 전원에 접속되는 제1 연결 전극; 상기 제1 연결 전극과 제1 방향으로 이격되어 배치되고, 제2 구동 전원에 접속되는 제2 연결 전극 상기 제1 연결 전극과 상기 제1 방향과 구별되는 제2 방향으로 이격되어 배치되는 더미 전극 평면 상에서 볼 때, 상기 제2 연결 전극과 상기 더미 전극 사이에 배치되며, 상기 발광 영역을 형성하는 발광 소자들 상기 제1 및 제2 연결 전극들 상에 배치되고, 상기 제1 연결 전극에 전기적으로 연결되는 제1 화소 전극 및 상기 제1 및 제2 연결 전극들 상에 배치되고, 상기 제2 연결 전극에 전기적으로 연결되는 제2 화소 전극를 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 화소, 이를 포함한 표시 장치 및 그의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(LCD, liquid crystal display), 유기 발광 표시 장치(OLED, organic light emitting display)등과 같은 여러 종류의 표시 장치가 사용되고 있다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
화소 내에 배치된 발광 소자들과 전기적으로 연결되어 전극을 형성하는 화소 전극에 침입하는 다양한 파티클은 갈바닉(galvanic) 반응을 일으킬 수 있다. 화소 전극에서 발생하는 갈바닉 반응은 암점 불량 및 단락 발생을 일으킬 수 있으며 이는 표시 장치의 화질 저하로 이어질 수 있다. 즉, 암점 불량 및 단락 발생에 따른 표지 장치의 품질 저하를 개선하기 위해 발광 소자와 전기적으로 연결된 화소 전극에 침입하는 파티클을 감소시킬 수 있는 표시 장치가 요구된다.
또한, 화소 전극의 전위가 이와 인접한 전극의 전위보다 낮은 전위를 가질수록 갈바닉 반응이 촉진될 수 있어, 상기 인접한 전극과의 전위 차에 따른 갈바닉 반응이 촉진되는 것을 방지하기 위한 구조를 갖는 표시 장치가 요구된다.
본 발명의 일 목적은 암점 불량 및 단락 발생을 개선하기 위한 표시 장치를 제공하는 것이다.
본 발명의 다른 일 목적은 암점 불량 및 단락 발생을 개선하기 위한 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 다양한 실시예에 따른, 표시 장치는 발광 영역 및 비발광 영역을 포함하는 기판; 상기 기판 상에 배치되며, 제1 구동 전원에 전기적으로 접속되는 제1 연결 전극; 상기 제1 연결 전극과 제1 방향으로 이격되어 배치되고, 제2 구동 전원에 전기적으로 접속되는 제2 연결 전극; 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 연결 전극과 이격되어 배치되는 더미 전극; 평면 상에서 볼 때, 상기 제2 연결 전극과 상기 더미 전극 사이에 배치되며, 상기 발광 영역을 형성하는 발광 소자들; 상기 제1 및 제2 연결 전극들 상에 배치되고, 상기 제1 연결 전극에 전기적으로 연결되는 제1 화소 전극; 및 상기 제1 및 제2 연결 전극들 상에 배치되고, 상기 제2 연결 전극에 전기적으로 연결되는 제2 화소 전극을 포함할 수 있다.
일 실시예에 따른 상기 발광 소자는 제1 연결 전극과 중첩하지 않을 수 있다.
일 실시예에 따른 상기 제1 연결 전극은 상기 기판의 상기 비발광 영역에 배치될 수 있다.
일 실시예에 따른 상기 제1 연결 전극, 상기 제2 연결 전극, 및 상기 더미 전극은 동일한 층 상에 배치될 수 있다.
일 실시예에 따른 상기 더미 전극은 상기 제1 화소 전극과 중첩하고, 상기 제1 화소 전극 및 제2 화소 전극과 전기적으로 연결되지 않을 수 있다.
일 실시예에 따른 상기 발광 소자의 발광 방향과 수직한 방향에 대한 상기 더미 전극의 단면적은 상기 제1 연결 전극의 면적보다 넓을 수 있다.
일 실시예에 따른 상기 제1 화소 전극 및 상기 제2 화소 전극과 이격되게 배치되는 중간 전극을 더 포함할 수 있다.
일 실시예에 따른 상기 더미 전극은 상기 제1 화소 전극 및 상기 중간 전극과 중첩할 수 있다.
일 실시예에 따른 상기 제1 화소 전극, 상기 제2 화소 전극, 및 상기 중간 전극은 동일한 층 상에 배치될 수 있다.
일 실시예에 따른 상기 중간 전극은 평면 상에서 볼 때, 상기 제1 화소 전극의 일부를 둘러쌀 수 있다.
일 실시예에 따른 상기 발광 소자들은 상호 직렬 연결되는 제1 발광 소자들 및 제2 발광 소자들을 포함할 수 있다.
일 실시예에 따른 상기 제1 발광 소자들의 제1 단부는 상기 제1 화소 전극에 접촉하고, 상기 제1 발광 소자들의 제2 단부는 상기 중간 전극에 접촉하며, 상기 제2 발광 소자들의 제1 단부는 상기 중간 전극에 접촉하고, 상기 제2 발광 소자들의 제2 단부는 상기 제1 발광 소자들에 접촉할 수 있다.
일 실시예에 따른 상기 제1 및 제2 화소 전극들과 상기 제1 및 제2 연결 전극들 사이에 배치되는 절연층을 더 포함하고, 상기 제1 화소 전극과 상기 제1 연결 전극은 상기 절연층에 형성된 제1 컨택홀을 통해 전기적으로 연결될 수 있다.
일 실시예에 따른 상기 제2 화소 전극과 상기 제2 연결 전극은 상기 절연층에 형성된 제2 컨택홀을 통해 전기적으로 연결될 수 있다.
일 실시예에 따른 상기 제1 연결 전극, 상기 제2 연결 전극, 및 상기 더미 전극을 포함하는 도전층, 및 상기 도전층과 상기 기판 사이에 배치되는 비아층을 더 포함하고, 상기 제1 연결 전극은 상기 비아층에 형성되는 제1 비아홀을 통해 상기 제1 구동 전원의 전압을 제공하는 제1 전원 배선에 전기적으로 연결될 수 있다.
일 실시예에 따른 상기 제2 연결 전극은 상기 비아층에 형성되는 제2 비아홀을 통해 상기 제2 구동 전원의 전압을 제공하는 제2 전원 배선에 전기적으로 연결될 수 있다.
일 실시예에 따른 상기 제1 전원 배선은 상기 제2 방향으로 연장하고, 상기 비발광 영역에서 상기 제2 전원 배선은 상기 제1 방향으로 연장할 수 있다.
본 발명의 다양한 실시예에 따른 표시 장치의 제조 방법은 기판 상에 서로 이격되어, 제1 정렬 신호가 제공되는 제1 정렬 전극과 제2 정렬 신호가 제공되는 제2 정렬 전극을 형성하는 단계; 상기 제1 및 제2 정렬 전극들 상에 제1 절연층을 형성하는 단계; 상기 제1 정렬 전극 및 상기 제2 정렬 전극 상에 발광 소자들을 배치하여 정렬하는 단계; 상기 제1 정렬 전극의 일부를 제거하여 상기 제1 정렬 전극을 제1 연결 전극 및 더미 전극으로 분리하는 단계; 및 상기 발광 소자들과 각각 전기적으로 연결되도록 상기 발광 소자들 상에 제1 화소 전극 및 제2 화소 전극을 상호 이격하여 형성하는 단계를 포함할 수 있다.
일 실시예에 따른 상기 제1 정렬 전극을 제1 연결 전극 및 더미 전극으로 분리하는 단계는 상기 제1 정렬 전극에 레이저 광을 조사하여 상기 제1 정렬 전극의 상기 일부를 제거할 수 있다.
일 실시예에 따른 상기 발광 소자들은 제1 연결 전극과 중첩하지 않을 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법에 따르면 화소 전극 층에 유입되는 파티클을 방지하여 우수한 화질을 제공할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 다양한 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 일 실시예에 따른 도 1의 발광 소자의 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 4는 일 실시예에 따른 도 3에 도시된 표시 패널의 개략적인 단면도이다.
도 5는 일 실시예에 따른 도 3에 도시된 화소를 나타낸 개략적인 회로도이다.
도 6은 일 실시예에 따른 도 3에 도시된 화소의 표시 소자층을 개략적으로 도시한 평면도이다.
도 7a 및 도 7b는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 8은 일 실시예에 따른 도 6의 A-A'에 대한 단면도를 나타낸다.
도 9는 일 실시예에 따른 도 6의 B-B'에 대한 단면도를 나타낸다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 다양한 실시예에 따른 발광 소자(LD)를 개략적으로 도시한 사시도이다. 도 2는 일 실시예에 따른 도 1의 발광 소자(LD)의 개략적인 단면도이다.
도 1 및 도 2를 참고하면, 발광 소자(LD)의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예들에 한정되지 않는다.
일 실시예에서, 도 1 및 도 2를 참고하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 게재된 활성층(12)을 포함할 수 있다. 일 예시에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 반도체층이 배치될 수 있다. 예를 들어, 제1 단부(EP1)에는 제2 반도체층(13)이 배치될 수 있고, 제2 단부(EP2)에는 제1 반도체층(11)이 배치될 수 있다.
일 실시예에서, 발광 소자(LD)는 다양한 형상을 포함할 수 있다. 일 예시에서, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 타입(rod type) 형상, 바 타입(bar type) 형상, 또는 기둥 타입(pillar type) 형상을 가질 수 있다. 다른 일 예시에서, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 타입 형상, 바 타입 형상, 또는 기둥 타입 형상을 가질 수 있다.
일 실시예에서, 발광 소자(LD)는 나노 스케일(nano scale)(또는 나노 미터) 또는 마이크로 스케일(micro scale)(또는 마이크로 미터)의 직경(D) 및/또는 길이(L)를 가질 수 있다. 발광 소자(LD)는 초소형으로 제작된 발광 다이오드(LED, light emitting diode)를 포함할 수 있다. 예를 들어, 발광 소자(LD)가 길이 방향으로 긴 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛일 수 있으며, 길이(L)는 약 1㎛ 내지 10㎛일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함할 수 있다. 제1 반도체층(11)은 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 제1 도전성 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질은 이에 한정되는 것은 아니며, 이 외에도 다양한 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 제1 면과 외부로 노출된 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예시에서, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층되어 형성될 수 있다. 상기 스트레인 강화층은 상기 장벽층보다 더 작은 격자 상수를 가질 수 있으며, 상기 웰층에 압축 스트레인을 인가할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(12)은 약 400 nm 내지 900 nm의 파장을 갖는 광을 방출할 수 있다. 활성층(12)은 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 일 예시에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수 있다. 일 예시에서, 클래드층은 AlGaN 층 또는 InAlGaN 층으로 형성될 수 있다. AlGaN, InAlGaN의 물질은 활성층(12)을 형성하는데 이용될 수 있으며 이 외에도 다양한 물질이 활성층(12)에 포함될 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 발광 소자(LD)는 표시 장치의 광원(또는 발광원)으로 이용될 수 있다.
일 실시예에서, 제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예시에서, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제2 도전성 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)은 이에 한정되는 것은 아니며, 이 외에도 다양한 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 제1 면과 외부로 노출된 제2 면을 포함할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예시에서, 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 일 예시에서, 제1 반도체층(11) 및 제2 반도체층(13) 각각은 활성층(12)을 구성하는 물질에 따라서 적어도 하나 이상의 층을 더 포함할 수 있다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13) 각각은 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수 있다. TSBR 층은 격자 상수(lattice constant) 차이를 줄이기 위해 반도체층들 사이에 배치되어 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 외에도 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극'이라 함)을 더 포함할 수 있다. 또한, 다른 일 예시에서, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 '제2 컨택 전극'이라 함)을 더 포함할 수 있다.
일 실시예에서, 상기 제1 컨택 전극 및 제2 컨택 전극은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 컨택 전극 및 제2 컨택 전극은 쇼트키(shottky) 전극을 포함할 수 있다. 제1 컨택 전극 및 제2 컨택 전극은 도전성 물질들을 포함할 수 있다. 일 예시에서, 제1 컨택 전극 및 제2 컨택 전극은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 컨택 전극 및 제2 컨택 전극은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 여기서, 아연 산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
일 실시예에서, 제1 컨택 전극 및 제2 컨택 전극에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 컨택 전극 및 제2 컨택 전극은 실질적으로 투명 또는 반투명할 수 있다. 발광 소자(LD)에서 생성된 광은 제1 컨택 전극 및 제2 컨택 전극 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 일 예시에서, 발광 소자(LD)에서 생성된 광이 제1 컨택 전극 및 제2 컨택 전극을 투과하지 않고 발광 소자(LD)의 양 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우, 제1 컨택 전극 및 제2 컨택 전극은 불투명 금속들을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다른 일 예시에서, 절연막(14)은 생략될 수 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 적어도 일부만 덮도록 제공될 수 있다.
일 실시예에서, 절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 복수의 발광 소자(LD)가 서로 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD) 사이에서 발생할 수 있는 원치 않는 단락을 방지할 수 있다.
다른 일 예시에서, 절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러쌀 수 있다.
일 실시예에서, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 다만, 이에 한정되는 것은 아니며, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않을 수 있다. 발광 소자(LD)의 제1 단부(EP1)에 제1 컨택 전극이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 컨택 전극이 배치될 경우, 절연막(14)은 제1 컨택 전극 및 제2 컨택 전극 각각의 적어도 일 영역을 노출할 수 있다.
일 실시예에서, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(14)의 재료로 사용될 수 있다.
일 실시예에서, 절연막(14)은 단일층의 형태로 제공되거나, 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예시에서, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중층으로 구성될 경우, 제1 레이어 및 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 다른 일 예시에서, 제1 레이어와 제2 레이어는 동일한 물질을 포함하여 형성될 수 있다.
일 실시예에서, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수 있다. 일 예시에서, 제1 반도체층(11)이 발광 소자(LD)의 코어(core) 즉, 가운데에 위치할 수 있고, 활성층(12)이 제1 반도체층(11)의 외주면을 둘러싸는 형태로 형성될 수 있다. 제2 반도체층(13)이 활성층(12)을 둘러싸는 형태로 형성될 수 있다. 발광 소자(LD)는 제2 반도체층(13)의 적어도 일 측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수 있다. 일 예시에서, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함한 절연막(14)을 더 포함할 수 있다. 코어-쉘 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 발광 소자(LD)를 유동성의 용액에 혼합하여 각각의 화소 영역(예: 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급될 때, 발광 소자(LD)가 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
일 실시예에서, 발광 소자(LD)를 포함한 발광 유닛은 표시 장치와 같은 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 발광 소자(LD)를 배치하는 경우, 발광 소자(LD)는 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도이다. 도 4는 일 실시예에 따른 도 3에 도시된 표시 패널(DP)의 개략적인 단면도이다.
도 3 및 도 4에 있어서, 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD) 및 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시한다.
도 1 내지 도 4를 참고하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 발광 소자(LD)를 각각 포함하는 화소(PXL), 기판(SUB) 상에 제공되며 화소(PXL)를 구동하는 구동부, 및 화소(PXL)와 구동부를 연결하는 배선부를 포함할 수 있다.
일 실시예에서, 화소(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 다양한 형상으로 제공될 수 있다. 예를 들어, 표시 장치(DD)는 서로 평행한 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 표시 장치(DD)는 한 쌍의 장변과 한 쌍의 단변을 포함할 수 있다. 상기 장변의 연장 방향을 제1 방향(DR1)으로, 상기 단변의 연장 방향을 제2 방향(DR2)으로 도시하였다. 표시 장치(DD)는 하나의 장변과 하나의 단변이 접하는 모서리부가 라운드 형상을 가질 수 있다.
일 실시예에서, 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 광학층(LCL)을 포함할 수 있다.
일 실시예에서, 화소 회로층(PCL)은 기판(SUB) 상에 배치될 수 있으며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 배선들을 포함하는 화소 회로(예: 도 5의 화소 회로(PXC))가 배치될 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및/또는 산화물 반도체를 포함할 수 있다. 게이트 전극, 제1 단자(또는 소스 전극), 및 제2 단자(또는 드레인 전극)는 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)이 화소 회로층(PCL) 상에 배치될 수 있다. 표시 소자층(DPL)에는 광을 방출하는 발광 소자(LD)를 포함한 발광부(에: 도 5의 발광부(EMU))가 위치할 수 있다. 표시 소자층(DPL)에 대한 상세한 설명은 도 6 내지 도 9를 참고하여 후술하기로 한다.
일 실시예에서, 광학층(LCL)이 표시 소자층(DPL) 상에 선택적으로 배치될 수 있다. 일 예시에서, 광학층(LCL)은 발광 소자(LD)에서 방출된 광을 우수한 색 재현성을 갖는 광으로 변환하여 출사함으로써 각 화소(PXL)의 출광 효율을 향상시킬 수 있다.
일 실시예에서, 화소(PXL)는 제1 방향(DR1)으로 연장된 행과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 배열될 수 있다. 화소(PXL)의 배열 형태는 이에 한정되는 것이 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소(PXL)가 직사각형 형상을 갖는 것으로 도시하였으나, 또한, 화소(PXL)가 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 화소(PXL)가 방출하는 광의 색상이 각각 다른 경우, 각 색상 별로 화소(PXL)가 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
일 실시예에서, 발광 소자(예: 도 1의 발광 소자(LD))는 각각의 화소(PXL)에 대응되는 스캔 신호 및 데이터 신호에 의해 구동될 수 있다. 발광 소자는 나노 스케일(또는 나노 미터) 또는 마이크로 스케일(또는 마이크로 미터)의 크기를 가질 수 있다. 발광 소자(LD)는 서로 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원일 수 있다.
일 실시예에서, 각 화소(PXL)는 신호(예: 스캔 신호 및 데이터 신호) 및/또는 전원(예: 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
일 실시예에서, 기판(SUB)은 투명 절연 물질을 포함하며, 광의 투과가 가능할 수 있다. 기판(SUB)은 리지드(rigid) 기판 또는 플렉서블(flexible) 기판을 포함할 수 있다.
일 실시예에서, 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 일 예시에서, 기판(SUB)은 각각의 화소(PXL)가 배치되는 화소 영역(PXA)을 포함한 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소(PXL)가 배치되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소(PXL)가 배치되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
일 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 배치될 수 있다. 일 예시에서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소(PXL)에 연결된 배선부의 일부와 상기 배선부에 연결되며 화소(PXL)를 구동하기 위한 구동부가 배치될 수 있다. 비표시 영역(NDA)에는 화소(PXL)를 구동하기 위하여 화소(PXL)와 전기적으로 연결된 소정의 배선들(예: 팬아웃 라인들(LP), 패드들(PD), 및/또는 내장 회로부)가 배치되는 영역일 수 있다.
일 실시예에서, 비표시 영역(NDA)은 팬아웃 영역(FTA) 및 패드 영역(PDA)을 포함할 수 있다. 일 예시에서, 패드 영역(PDA)은 패드부(PDP)가 위치하는 비표시 영역(NDA)의 일 영역으로 비표시 영역(NDA)의 가장 자리(또는 테두리)에 가장 인접하게 위치할 수 있다. 팬아웃 영역(FTA)은 배선부의 일부인 팬아웃 라인들(LP)이 위치하는 비표시 영역(NDA)의 다른 일 영역으로 비표시 영역(NDA)에서 표시 영역(DA)과 인접하게 위치할 수 있다. 일 예시에서, 팬아웃 영역(FTA)은 패드 영역(PDA)과 표시 영역(DA) 사이에 위치한 비표시 영역(NDA)의 일 영역을 포함할 수 있다.
일 실시예에서, 비표시 영역(NDA)은 표시 영역(DA)에 위치한 신호 배선들과 전기적으로 연결되어 정전기 발생을 방지하는 정전기 방지 회로가 배치되는 정전기 방치 회로 영역을 포함할 수 있다. 정전기 방지 회로 영역은 표시 영역(DA)과 팬아웃 영역(FTA)의 사이의 비표시 영역(NDA)의 일 영역일 수 있다.
일 실시예에서, 비표시 영역(NDA)은 데이터 분배 회로(demultiplexer)가 위치한 영역을 포함할 수 있다.
일 실시예에서, 패드 영역(PDA)에는 패드부(PDP)가 위치할 수 있고, 팬아웃 영역(FTA)에는 배선부의 일부인 팬아웃 라인들(LP)이 위치할 수 있다.
일 실시예에서, 팬아웃 라인들(LP)은 화소(PXL)와 전기적으로 연결되어 구동부로부터 인가되는 소정의 신호를 화소(PXL)로 전달할 수 있다. 팬아웃 라인들(LP)은 팬아웃 영역(FTA)에 위치하며 구동부와 화소(PXL)를 전기적으로 연결하는 연결 수단일 수 있다.
일 실시예에서, 패드부(PDP)는 복수의 패드들(PD)을 포함할 수 있다. 패드들(PD)은 표시 영역(DA)에 제공된 화소(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 일 실시예에서, 구동부가 기판(SUB)의 비표시 영역(NDA)에 실장되는 경우, 패드부(PDD)는 구동부의 출력 패드들과 중첩하여 구동부에서 출력되는 신호들을 인가받을 수 있다.
도 5는 일 실시예에 따른 도 3에 도시된 화소(PXL)를 나타낸 개략적인 회로도이다.
도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였으나, 각 화소(PXL)의 구성 요소들의 연결 관계가 이에 한정되지 않는다.
도 1 내지 도 5를 참고하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)(또는 발광 유닛)을 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
일 실시예에서, 발광부(EMU)는 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 병렬 연결된 복수 개의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(PE1), 제2 전원 배선(PL2) 및 제3 노드(N3)를 통해 제2 구동 전원(VSS)에 접속된 제2 화소 전극(PE2), 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수 개의 발광 소자(LD)를 포함할 수 있다.
일 실시 에에서, 제1 화소 전극(PE1)은 적어도 하나의 연결 부재(예: 도 6의 제1 연결 전극(CNE1))를 통해 제1 구동 전원(VDD)에 접속할 수 있다. 일 예시에서, 제2 화소 전극(PE2)은 적어도 하나의 연결 부재(예: 도 6의 제2 연결 전극(CNE2))를 통해 제2 구동 전원(VSS)에 접속할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 화소 전극(PE1)을 통하여 제1 구동 전원(VDD)(또는 제1 노드(N1))에 연결된 제1 단부 및 제2 화소 전극(PE2)을 통하여 제2 구동 전원(VSS)(또는 제3 노드(N3))에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예시에서, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 전위차는 각 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
일 실시예에서, 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 동일한 방향으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
일 실시예에서, 발광부(EMU)의 발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자(LD) 각각으로 나뉘어 흐를 수 있다. 발광 소자(LD) 각각은 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘로로 광을 방출할 수 있다.
일 실시예에서, 발광 소자(LD)의 양단부가 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지 않는다. 일 예시에서, 발광부(EMU)는 각각의 유효 광원을 구성하는 발광 소자(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 발광부(EMU)는 비유효 광원인 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)와 함께 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 병렬로 연결될 수 있다. 발광 소자(LD)와는 반대 방향으로 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 연결될 수 있다. 역방향 발광 소자(LDr)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 소정의 구동 전압(예: 순방향의 구동 전압)이 인가되더라도 전류가 흐르지 않는다. 즉, 역방향 발광 소자(LDr)는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에 소정의 구동 전압(예: 순방향의 구동 전압)이 인가되더라도 비활성 상태를 유지할 수 있다.
일 실시예에서, 화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 트랜지스터 내지 제3 트랜지스터(T1, T2, T3)와 스토리지 커패시터(Cst)를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로서, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있으며, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 일 예시에서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 제1 트랜지스터(T1)의 제1 단자가 소스 전극이고, 제1 트랜지스터(T1)의 제2 단자는 드레인 전극일 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 드레인 전극이고, 제2 트랜지스터(T2)의 제2 단자는 소스 전극일 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 게이트-온 전압(예: 하이 레벨 전압)의 스캔 신호가 공급될 때, 턴-온되어 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점이다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로서 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때, 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)은 초기화될 수 있다.
일 실시예에서, 스토리지 커패시터(Cst)는 제1 스토리지 전극(LE)과 제2 스토리지 전극(UE)을 포함할 수 있다. 제1 스토리지 전극(LE)은 제1 노드(N1)에 전기적으로 연결될 수 있고, 제2 스토리지 전극(UE)은 제2 노드(N2)에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
일 실시예에서, 발광부(EMU)는 서로 병렬로 전기적으로 연결된 발광 소자(LD)를 포함하는 적어도 하나의 직렬단(또는 스테이지)를 포함하도록 구성될 수 있다. 일 예시에서, 발광부(EMU)는 직렬/병렬 혼합 구조로 구성될 수 있다. 예를 들어, 발광부(EMU)는 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함하도록 구성될 수 있다.
일 실시예에서, 발광부(EMU)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 순차적으로 연결된 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함할 수 있다. 제1 직렬단(SET1) 및 제2 직렬단(SET2) 각각은 해당 직렬단의 전극 쌍을 구성하는 두 개의 전극(PE1 및 CTE1, CTE2 및 PE2)과 상기 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자(LD)를 포함할 수 있다.
일 실시예에서, 제1 직렬단(SET1)(또는 제1 스테이지)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1)을 포함하고, 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자들(LD1)을 포함할 수 있다. 일 예시에서, 제1 직렬단(SET1)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자들(LD1)과 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
일 실시예에서, 제2 직렬단(SET2)(또는 제2 스테이지)은 제2 중간 전극(CTE2)과 제2 화소 전극(PE2)을 포함하고, 제2 중간 전극(CTE2)과 제2 화소 전극(PE2) 사이에 연결된 적어도 하나의 제2 발광 소자들(LD2)을 포함할 수 있다. 일 예시에서, 제2 직렬단(SET2)은 제2 중간 전극(CTE2)과 제2 화소 전극(PE2) 사이에서 제2 발광 소자들(LD2)과 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
일 실시예에서, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다.
일 실시예에서, 제1 직렬단(SET1)의 제1 화소 전극(PE1)이 각 화소(PXL)의 애노드(anode) 전극이고, 제2 직렬단(SET2)의 제2 화소 전극(PE2)이 각 화소(PXL)의 캐소드(cathode) 전극일 수 있다. 일 예시에서, 제1 화소 전극(PE1)은 제2 노드(N2)를 통해 화소 회로(PXC)와 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 제3 노드(N3)를 통해 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 제1 지점이고, 제3 노드(N3)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 제2 지점일 수 있다.
일 실시예에서, 직렬 및/또는 병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자(LD))을 포함한 화소(PXL)의 발광부(EMU)는 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 제어할 수 있다.
일 실시예에서, 발광부(EMU)는 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자(LD))을 포함할 수 있다.
일 실시예에서, 화소(PXL)의 발광부(EMU)는 발광 소자(LD)를 병렬로만 연결한 구조의 발광부에 비하여 구동 전류를 감소시킬 수 있다. 또한, 화소(PXL)의 발광부(EMU)는 동일한 개수의 발광 소자(LD)를 모두 직렬 연결한 구조의 발광부에 비하여 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 발광부(EMU)는 직렬단들(또는 스테이지들)을 모두 직렬 연결한 구조의 발광부에 비하여 동일한 전극들(PE1, CTE1, CTE2, PE2) 사이에 보다 많은 개수의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)의 출광 효율이 향상될 수 있고, 특정 직렬단(또는 스테이지)에 불량이 발생하더라도 불량에 의해 비발광하는 발광 소자(LD)의 비율이 상대적으로 감소하고 이에 따라 발광 소자(LD)의 출광 효율이 저하되는 것을 완화할 수 있다.
도 6은 일 실시예에 따른 도 3에 도시된 화소(PXL)의 표시 소자층(DPL)을 개략적으로 도시한 평면도이다.
도 6에 있어서, 발광 소자(LD)에 전기적으로 연결된 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 신호 배선들의 도시를 생략하였다.
도 6에서는 설명의 편의를 위해 평면 상에서 수평 방향을 제1 방향(DR1)으로 표시하고, 평면 상에서의 수직 방향을 제2 방향(DR2)으로 표시하였다.
도 1 내지 도 6을 참고하면, 화소(PXL)의 표시 소자층(DPL)은 대응하는 화소 회로와 전기적으로 연결되어 광을 방출하는 발광 소자(LD) 및 발광 소자(LD)에 전기적으로 연결된 전극들(또는 전극 패턴들)을 포함할 수 있다. 일 예시에서, 표시 소자층(DPL)에는 각 화소의 발광부(예: 도 5의 발광부(EMU))가 배치될 수 있다.
일 실시예에서, 화소(PXL)는 발광 영역(EMA)과 발광 영역(EMA)을 둘러싸는 비발광 영역(NEA)을 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은 비발광 영역(NEA)에 위치하는 뱅크(BNK)를 포함할 수 있다. 일 예시에서, 뱅크(BNK)는 인접한 화소(PXL) 각각의 발광 영역을 정의(또는 구획)하는 구조물로서, 화소 정의막일 수 있다. 뱅크(BNK)는 각 화소(PXL)에 발광 소자(LD)를 공급(또는 투입)하는 과정에서 발광 소자(LD)의 공급 위치를 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 뱅크(BNK)에 의해 각 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 발광 영역(EMA)에 목적하는 양 및/또는 발광 소자(LD)를 포함한 혼합액(예: 잉크)이 공급될 수 있다.
일 실시예에서, 뱅크(BNK)는 표시 소자층(DPL)의 일부 구성들을 노출하는 적어도 하나의 개구(OP)를 포함할 수 있다. 실 예시에서, 각 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 개구(OP)는 서로 대응할 수 있다.
일 실시예에서, 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 인접한 화소(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 일 예시에서, 뱅크(BNK)는 투명 재료를 포함할 수 있다. 상기 투명 재료는 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin)을 포함할 수 있으나 이에 한정되는 것은 아니다. 다른 일 예시에서, 각 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공될 수 있다.
일 실시예에서, 표시 소자층(DPL)은 발광 영역(EMA)에 제공되는 화소 전극(PE), 중간 전극(CTE), 화소 전극(PE) 및 중간 전극(CTE)에 전기적으로 연결된 발광 소자(LD) 및 화소 전극(PE)과 전기적으로 연결된 제1, 제2 연결 전극들(CNE1, CNE2)을 포함할 수 있다.
일 실시예에서, 각 화소(PXL)가 배치되는 기판(SUB)의 일면을 기준으로, 제1, 제2 연결 전극들(CNE1, CNE2), 발광 소자(LD), 및 제1, 제2 화소 전극(PE1, PE2)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 실시예에 따라 표시 소자층(DPL)에 포함된 전극 패턴들의 위치 및 형상 순서는 다양하게 변경될 수 있다.
일 실시예에서, 화소 전극(PE)과 전기적으로 연결된 제1, 제2 연결 전극들(CNE1, CNE2)은 기판(예: 도 4의 기판(SUB))상에 배치될 수 있다.
일 실시예에서, 제1 연결 전극(CNE1)은 기판 상에 배치되어 제3 컨택홀(CH3) 및 비아홀(VIH1)을 통해 화소 회로층(예: 도 4의 화소 회로(PXC))의 제1 전원 배선(PL1)과 물리적 및/또는 전기적으로 연결될 수 있다. 일 예시에서, 제1 연결 전극(CNE1)은 제1 전원 배선(PL1)을 통해 제1 구동 전원(VDD)에 접속될 수 있다. 제3 컨택홀(CH3) 및 제1 비아홀(VIH1)은 제1 연결 전극(CNE1)과 제1 전원 배선(PL1) 사이의 비아층(예: 도 8의 비아층(VIA))에 형성될 수 있다.
일 실시예에서, 제1 연결 전극(CNE1)은 제1 절연층(INS1)에 형성된 제1 컨택홀(CH1)을 통해 제1 화소 전극(PE1)과 연결될 수 있다. 제1 화소 전극(PE1)은 제1 연결 전극(CNE1)을 통해 제1 구동 전원(VDD)을 공급받을 수 있다.
일 실시예에서, 제2 연결 전극(CNE2)은 기판 상에서 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격하여 배치되고 제4 컨택홀(CH4) 및 비아홀(VIH2)을 통해 화소 회로(PXC)의 제2 전원 배선(PL2)과 물리적 및/또는 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)에 접속될 수 있다. 제4 컨택홀(CH4) 및 제2 비아홀(VIH2)은 제2 연결 전극(CNE2)과 제2 전원 배선(PL2) 사이의 비아층(VIA)에 형성될 수 있다.
일 실시예에서, 제2 연결 전극(CNE2)은 제1 절연층(INS1)에 형성된 제2 컨택홀(CH2)을 통해 제2 화소 전극(PE2)에 연결될 수 있다. 제2 화소 전극(PE2)은 제2 연결 전극(CNE2)을 통해 제2 구동 전원(VSS)을 공급받을 수 있다.
일 실시예에서, 표시 소자층(DPL)은 발광 영역에(EMA)에 제공되는 더미 전극(DME)을 포함할 수 있다. 일 예시에서, 더미 전극(DME)은 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 일 예시에서, 더미 전극(DME) 및 제1 연결 전극(CNE1)은 하나의 전극(예: 도 7a의 정렬 전극(ALE1))으로부터 분리되어 형성된 각각의 전극일 수 있다.
일 실시예에서, 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1) 및 더미 전극(DME)과 제1 방향(DR1)을 따라 이격되게 배치될 수 있다. 예를 들어, 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1) 및 더미 전극(DME)의 제1 방향(DR1)을 따라 좌측 및 우측에 이격되어 배치될 수 있다. 제1 연결 전극(CNE1) 및 더미 전극(DME)의 제1 방향(DR1)으로 좌측 및 우측에 배치된 복수의 제2 연결 전극(CNE2)은 일체로 형성될 수 있다.
일 실시예에서, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 전극(DME)은 비발광 영역(NMA)에서 굴곡부를 가질 수 있으나, 이에 한정되지 않으며, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2) 및 더미 전극(DME)은 일정한 폭을 갖는 바 형상을 갖는 전극을 포함할 수 있다.
일 실시예에서, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 전극(DME)은 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 전극(DME)은 동일한 절연층 상에 배치되며, 동일한 물질을 포함할 수 있다.
일 실시예에서, 제1 연결 전극(CNE1)은 비발광 영역(NEA)에 배치될 수 있다. 일 예시에서, 제1 연결 전극(CNE1)은 발광 소자(LD)와 중첩되지 않을 수 있다. 예를 들어, 평면 상에서 볼 때, 제1 연결 전극(CNE1) 상에는 발광 소자(LD)가 배치되지 않는다.
일 실시예에서, 평면 상에서 볼 때, 발광 소자(LD)는 제2 연결 전극(CNE2) 및 더미 전극(DME) 사이에 배치될 수 있다. 일 예시에서, 발광 소자(LD)는 제1 발광 소자들(LD1) 및 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)은 제2 연결 전극(CNE2)과 더미 전극(DME)의 일 측 사이에 배열될 수 있다. 제1 발광 소자들(LD1)은 상호 병렬 연결될 수 있다. 제2 발광 소자들(LD2)은 또 다른 제2 연결 전극(CNE2)과 더미 전극(DME)의 다른 일 측 사이에 배열될 수 있다. 예를 들어, 더미 전극(DME)의 다른 일 측은 더미 전극(DME)의 일 측과 대향할 수 있다. 제2 발광 소자들(LD2)은 상호 병렬 연결될 수 있다.
이러한 발광 소자(LD)의 배치 관계에 따라, 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)은 전기적으로 상호 직렬 연결될 수 있다.
일 실시예에서, 발광 소자(LD) 각각은 그 길이 방향(예: 제1 방향(DR1)으로 양단에 위치한 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 일 예시에서, 발광 소자(LD)의 제1 단부(EP1)에는 p형 반도체층을 포함한 제2 반도체층(예: 도 1의 제2 반도체층(13))이 위치할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 n형 반도체층을 포함한 제1 반도체층(예: 도 1의 제 1 반도체층(11))이 위치할 수 있다.
일 실시예에서, 발광 소자(LD) 각각은 컬러 광 및 백색 광 중 적어도 하나의 광을 출사할 수 있다. 예를 들어, 발광 소자(LD)는 청색 광을 출사할 수 있다.
일 실시예에서, 발광 영역(EMA)에 제공되는 화소 전극(PE)은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 포함할 수 있다. 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 발광 소자(LD)를 구동하는 구동 전극일 수 있다. 일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 전극(DME)의 상부에 배치될 수 있다.
일 실시예에서, 제1 화소 전극(PE1)은 제1 연결 전극(CNE1)과 제1 컨택홀(CH1)을 통해 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 제2 연결 전극(CNE2)과 제2 컨택홀(CH2)을 통해 전기적으로 연결될 수 있다. 일 예시에서, 제1, 제2 화소 전극들(PE1, PE2)과 제1, 제2 연결 전극들(CNE1, CNE2) 사이에는 절연층(INS1)이 배치될 수 있다. 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)은 상기 절연층(INS1)의 일부가 제거되어 형성될 수 있다.
일 실시예에서, 중간 전극(CTE)이 발광 영역(EMA)에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)과 이격되게 배치될 수 있다. 일 예시에서, 중간 전극(CTE)은 제1 화소 전극(PE1)의 적어도 일측을 둘러싸도록 적어도 1회 이상 절곡된 형상을 가질 수 있다.
일 실시예에서, 제1 발광 소자들(LD1)은 더미 전극(DME)과 제2 연결 전극(CNE2) 사이에 배치되어 제1 화소 전극(PE1)과 중간 전극(CTE)에 전기적으로 연결될 수 있다. 제2 발광 소자들(LD2)은 더미 전극(DME)과 또 다른 제2 연결 전극(CNE2) 사이에 배치되어 중간 전극(CTE)과 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1, 제2 화소 전극들(PE1, PE2)은 더미 전극(DME))과 전기적으로 연결되지 않을 수 있다. 즉, 더미 전극(DME)은 다른 도전층들(또는, 도전 패턴들)과 연결되지 않는 섬(island) 형상을 가질 수 있다(예를 들어, 플로팅 상태임).
일 예시에서, 더미 전극(DME) 상에 제1 화소 전극(PE1) 및 중간 전극(CTE)이 형성될 수 있으나, 더미 전극(DME)은 제1 화소 전극(PE1) 및 중간 전극(CTE)과 전기적으로 연결되지 않는다. 따라서, 제1 화소 전극(PE1)과 더미 전극(DME) 사이 및 중간 전극(CTE)과 더미 전극(DME) 사이에는 전위차가 형성될 수 없으며, 제1 화소 전극(PE1)과 더미 전극(DME) 사이 및 중간 전극(CTE)과 더미 전극(DME) 사이의 전위차에 따라 제1 화소 전극(PE1) 및 중간 전극(CTE)의 갈바닉 현상이 촉진되는 것을 방지할 수 있다.
일 실시예에서, 제1 발광 소자들(LD1)의 제1 단부(EP1)는 제1 화소 전극(PE1)에 전기적으로 연결되고, 제1 발광 소자들(LD1)의 제2 단부(EP2)는 중간 전극(CTE)에 전기적으로 연결될 수 있다. 일 예시에서, 제1 발광 소자들(LD1)은 제1 화소 전극(PE1)과 중간 전극(CTE) 사이에서 상호 병렬로 연결될 수 있다.
일 실시예에서, 제2 발광 소자들(LD2)의 제1 단부(EP1)는 중간 전극(CTE)에 연결되고, 제2 발광 소자들(LD2)의 제2 단부(EP2)는 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다. 제2 발광 소자들(LD2)은 중간 전극(CTE)과 제2 화소 전극(PE2) 사이에서 상호 병렬로 연결될 수 있다.
일 실시예에서, 제1, 2 화소 전극들(PE1, PE2)과 중간 전극(CTE)은 화소(PXL)의 발광 영역(EMA) 및 비발광 영역(NEA)에 제공되며, 각각 적어도 하나의 제1, 제2 연결 전극들(CNE1, CNE2), 더미 전극(DME) 및 발광 소자(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 제1 화소 전극(PE1)과 중간 전극(CTE)은 제1 발광 소자들(LD1) 상에 형성되어 제1 발광 소자들(LD1)과 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)과 중간 전극(CTE)은 제2 발광 소자들(LD2) 상에 형성되어 제2 발광 소자들(LD2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 타입(bar type) 형상을 가질 수 있다.
일 실시예에서, 제1 발광 소자들(LD1)은 중간 전극(CTE)을 통해 제2 발광 소자들(LD2)에 직렬 연결될 수 있다. 제1 화소 전극(PE1)과 중간 전극(CTE)은 그 사이에 병렬 연결된 제1 발광 소자들(LD1)과 함께 표시 소자층(DPL)의 발광부(예: 도 5의 발광부(EMU)의 제1 직렬단(예: 도 5의 제1 직렬단(SET1))을 구성할 수 있다. 중간 전극(CTE)과 제2 화소 전극(PE2)은 그 사이에 병렬 연결된 제2 발광 소자들(LD2)과 함께 상기 발광부(EMU)의 제2 직렬단(예: 도 5의 제2 직렬단(SET2)을 구성할 수 있다. 제1 화소 전극(PE1)은 발광부(EMU)의 애노드(anode) 전극일 수 있고 제2 화소 전극(PE2)은 캐소드(cathode) 전극일 수 있다.
일 실시예에서, 제1 화소 전극(PE1)은 제1 연결 전극(CNE1)과 연결된 제1 전원 배선(PL1)을 통해 제1 구동 전원(VDD)과 연결되어 각각의 프레임 기간 동안 제1 발광 소자들(LD1), 중간 전극(CTE), 제2 발광 소자들(LD2)을 거쳐 제2 화소 전극(PE2)까지 구동 전류가 흐를 수 있다. 제2 화소 전극(PE2)은 제2 연결 전극(CNE2)과 연결된 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)과 연결될 수 있다.
일 실시예에서, 제1 전원 배선(PL1)은 제2 방향(DR2)으로 연장하여 배치되고, 제2 전원 배선(PL2)은 제1 방향(DR1)으로 연장하여 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 전원 배선(PL1)은 제1 방향(DR1)으로 연장되어 배치되고, 제2 전원 배선(PL2)은 제2 방향(DR2)으로 연장되어 배치될 수 있다.
일 실시예에서, 제1 전원 배선(PL1)이 배치되는 층은 제2 전원 배선(PL2)이 배치되는 층과 구별되는 층에 배치될 수 있다.
일 실시예에서, 더미 전극(DME)은 제1 연결 전극(CNE1)과 이격하여 배치되어 물리적 및 전기적으로 접촉하지 않을 수 있다.
상술한 바와 같이, 더미 전극(DME)이 제1 화소 전극(PE1) 및 중간 전극(CTE)과의 전기적 및 물리적으로 접촉하지 않을 수 있다. 발광 영역(EMA)에 배치된 더미 전극(DME)에 의해 중간 전극(CTE) 및 제1 화소 전극(PE1)에 파티클이 칩입하여 발생할 수 있는 갈바닉 반응 및 이에 따른 단락 발생 및 진행성 암점의 발생을 방지할 수 있다.
도 7a 및 도 7b는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 도 7a, 및 도 7b를 참조하면, 표시 장치의 제조 방법은 기판 상에 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 형성하고, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 상에 제1 절연층을 형성하며, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 상에 발광 소자(LD)를 배치하여 정렬하고, 제1 정렬 전극(ALE1)의 일부를 제거하여 제1 정렬 전극(ALE1)을 제1 연결 전극(CNE1) 및 더미 전극(DME)으로 분리하며, 발광 소자(LD) 상에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 상호 이격하여 형성하는 것을 포함할 수 있다.
도 7a는 일 실시예에 따른 제1 정렬 전극(ALE1), 제2 정렬 전극(ALE2) 및 발광 소자(LD)를 나타낸다.
일 실시예에서, 정렬 전극(ALE) 및 복수의 발광 소자(LD)가 발광 영역(EMA)에 배치될 수 있다.
일 실시예에서, 기판(예: 도 4의 기판(SUB))상에 정렬 전극(ALE)이 형성될 수 있다. 정렬 전극(ALE)은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함할 수 있다. 일 예시에서, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 제1 방향(DR1)을 따라 인접한 정렬 전극(ALE)과 이격되게 배치될 수 있다. 예를 들어, 발광 영역(EMA)에서 제2 정렬 전극(ALE2)은 제1 방향(DR1)으로 제1 정렬 전극(ALE1)의 좌측과 이격되게 배치될 수 있고, 다른 제2 정렬 전극(ALE2)은 제1 방향(DR1)으로 제1 정렬 전극(ALE1)의 우측과 이격되게 배치될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 사이의 간격 및 제1 정렬 전극(ALE1)과 상기 다른 제2 정렬 전극(ALE2) 사이의 간격은 서로 동일할 수 있으나 이에 한정되는 것은 아니다.
일 실시예에서, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 상에 절연층(예: 도 8의 제1 절연층(INS1))이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 커버할 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각은 각 화소(PXL)의 발광 영역(EMA)에 발광 소자(LD)가 정렬되기 전에 소정의 신호(예: 정렬 신호)를 전달받아 발광 소자(LD)의 정렬을 위한 정렬 배선으로 활용될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 형성되는 공정이 완료된 후에 뱅크(BNK)가 형성될 수 있다.
일 실시예에서, 뱅크(BNK)는 비발광 영역(NEA) 상에 제1 절연층(INS1) 상에 형성될 수 있다. 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸며, 인접한 화소(PXL) 사이에 형성되어 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
일 실시예에서, 뱅크(BNK)는 발광 영역(EMA)에 발광 소자(LD)를 공급하는 단계에서 발광 소자(LD)가 혼합된 용액(또는 잉크)이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나 각각의 발광 영역(EMA)에 적당량의 용액이 공급되도록 제어하는 댐 구조물을 형성할 수 있다.
일 실시예에서, 뱅크(BNK)가 형성되는 공정이 완료된 후, 발광 소자(LD)는 발광 영역(EMA)에 배치될 수 있다. 일 예시에서, 발광 소자(LD)는 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 일 예시에서, 발광 소자(LD)는 휘발성 용매에 혼합되어 잉크넷 프린팅 방식이나 슬릿 코팅 방식을 통해 발광 영역(EMA)에 투입(또는 공급)될 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 제1 정렬 전극(ALE1) 및 다른 제2 정렬 전극(ALE2) 사이에 각각 전계가 형성될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 발광 소자(LD)의 정렬 단계에서 제1 정렬 신호를 공급받고, 제2 정렬 전극(ALE2)은 발광 소자(LD)의 정렬 단계에서 제2 정렬 신호를 공급받을 수 있다. 상기 제1 정렬 신호 및 제2 정렬 신호는 정렬 전극(ALE) 사이에 복수개의 발광 소자(LD)가 정렬될 수 있을 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 정렬 신호 및 제2 정렬 신호 중 적어도 하나는 교류 신호일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 제1 정렬 전극(ALE1)으로 공급된 제1 정렬 신호는 교류 신호일 수 있고, 제2 정렬 전극(ALE2)으로 공급된 제2 정렬 신호는 그라운드 전압일 수 있으나 이에 한정되는 것은 아니다.
일 실시예에서, 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 제1 정렬 전극(ALE1) 및 다른 제2 정렬 전극(ALE2) 사이에 각각 전계가 형성됨에 따라 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 제1 정렬 전극(ALE1) 및 다른 제2 정렬 전극(ALE2) 사이에 있는 발광 소자(LD)가 정렬될 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2) 및 제1 정렬 전극(ALE1) 사이에 있는 각각의 제1 발광 소자들(LD1)이 정렬될 수 있다. 제1 정렬 전극(ALE1) 및 다른 제2 정렬 전극(ALE2) 사이에 있는 각각의 제2 발광 소자들(LD2)이 정렬될 수 있다.
일 실시예에서, 발광 소자(LD)가 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 제1 정렬 전극(ALE1) 및 다른 제2 정렬 전극(ALE2) 사이에 배치된 발광 소자(LD)가 안정적으로 정렬될 수 있다.
일 실시예에서, 비발광 영역(NEA)에 위치하는 제1 정렬 전극(ALE1)의 적어도 일 영역과 연결된 제3 컨택홀(CH3) 및 제1 비아홀(VIH1)을 통해 화소 회로층(예: 도 4의 화소 회로(PXC))의 제1 전원 배선(PL1)과 연결될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 제3 컨택홀(CH3) 및 제1 비아홀(VIH1)을 통해 제1 구동 전원(VDD)에 접촉할 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2)은 비발광 영역(NEA)에 위치하는 제2 정렬 전극(ALE2)의 적어도 일 영역과 연결된 제4 컨택홀(CH4) 및 제2 비아홀(VIH2)을 통해 화소 회로(PXC)의 제2 전원 배선(PL2)과 연결될 수 있다. 일 실시예에서, 제2 정렬 전극(ALE2)은 제4 컨택홀(CH4) 및 제2 비아홀(VIH2) 통해 제2 구동 전원(VSS)에 접촉할 수 있다.
도 7b에 도시된 바와 같이, 발광 소자(LD)의 정렬 공정이 완료된 이후, 제1 정렬 전극(ALE1)은 제1 연결 전극(CNE1)과 더미 전극(DME)으로 분리될 수 있다. 일 실시예에서, 비발광 영역(NEA)에 위치하는 제1 정렬 전극(ALE1)의 일 부분이 제거되고, 제1 정렬 전극(ALE1)은 제1 연결 전극(CNE1)과 더미 전극(DME)으로 분리될 수 있다.
제1 정렬 전극(ALE1)이 제거된 부분은에 대응하는 영역은 플로팅 영역(FLA)으로 지칭될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)의 일 영역을 제거하여 제1 연결 전극(CNE1) 및 더미 전극(DME)으로 분리하는 공정은 제1 정렬 전극(ALE1)에 레이저 광을 조사하여 제1 정렬 전극(ALE1)의 일부를 제거하여 플로팅 홀(floating hole)을 형성할 수 있다.
일 실시예에서, 제1 연결 전극(CNE1)은 비발광 영역(NEA)에 배치되며, 발광 소자(LD)와 중첩하지 않을 수 있다. 일 예시에서, 더미 전극(DME)은 발광 영역(EMA)에 배치되며 발광 소자(LD)와 중첩할 수 있다. 일 예시에서, 발광 소자(LD)의 발광 방향과 수직한 방향에 대한 더미 전극(DME)의 단면적은 제1 연결 전극(CNE1)의 단면적보다 넓을 수 있다. 일 예시에서, 상기 더미 전극(DME)의 단면적이 상기 제1 연결 전극(CNE1)의 단면적보다 큼으로써 제1 정극(ALE1)의 일 영역을 제거하는 공정이 완료된 후 배치되는 제1 화소 전극(PE1) 및 중간 전극(CTE)과 전기적으로 연결되는 도전체의 면적을 최소화할 수 있다. 따라서, 더미 전극(DME)과 연결된 연결 부재(예: 제1 절연층(예: 도 8의 제1 절연층(INS1))의 경계선(seam)에 형성된 공극을 통해 유입되는 수분 및 불순물(파티클)의 유입에 따른 갈바닉 반응을 최소화할 수 있다.
또한, 화소의 제조 공정 상에서 일 공정(예: RMO(reflected metal open) 공정)을 통해 제1 정렬 전극(ALE1)을 제1 연결 전극(CNE1)과 더미 전극(DME)으로 분리하여 위와 같은 문제점을 해결할 수 있다. 즉, 최소한의 공정 추가로 상기 문제점을 해결하므로 수율 측면에서 유리할 수 있다.
도 6을 참고하면, 제1 연결 전극(CNE1)은 제3 컨택홀(CH3)및 제1 비아홀(VIH1)을 통해 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다. 더미 전극(DME)은 제1 연결 전극(CNE1)과 이격하여 배치되므로, 제1 연결 전극(CNE1)과 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 제1 연결 전극(CNE1)은 제2 방향(DR2)으로 플로팅 영역(FLA)만큼 더미 전극(DME)과 이격되어 배치될 수 있다.
도 8에 도시된 바와 같이, 비발광 영역(NEA)에 위치하는 제1 정렬 전극(ALE1)의 일 영역이 제거되는 공정이 완료된 후, 발광 소자(LD) 상에 제2 절연층(INS2)이 형성될 수 있다.
또한, 발광 소자(LD) 상에 제2 절연층(INS2)이 형성되는 공정이 완료된 후, 발광 소자(LD) 상에 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 상호 이격하여 형성될 수 있다.
일 실시예에서, 제1 화소 전극(PE1)은 제1 연결 전극(CNE1) 및 더미 전극(DME)과 중첩하여 배치될 수 있다. 일 예시에서, 제1 화소 전극(PE1)은 제1 연결 전극(CNE1)의 적어도 일 영역과 중첩할 수 있다. 일 예시에서, 제1 화소 전극(PE1)은 제1 연결 전극(CEN1)과 제1 화소 전극(PE1)의 사이에 위치하는 제1 절연층(INS1)에 형성된 제1 컨택홀(CH1)을 통해 제1 연결 전극(CNE1)과 연결될 수 있다.
일 실시예에서, 제2 화소 전극(PE2)은 제2 정렬 전극(ALE2)에 해당하는 제2 연결 전극(CNE2)과 중첩하여 배치될 수 있다. 일 예시에서, 제2 화소 전극(PE2)은 제2 연결 전극(CNE2)의 적어도 일 영역과 중첩할 수 있다. 일 예시에서, 제2 화소 전극(PE2)은 제2 연결 전극(CNE2)과 제2 화소 전극(PE2) 사이에 위치하는 제1 절연층(INS1)에 형성된 제2 컨택홀(CH2)을 통해 제2 연결 전극(CNE2)과 연결될 수 있다.
일 실시 예에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 형성되는 공정은 동시에 또는 순차적으로 이루어질 수 있다. 예를 들어, 제1 화소 전극(PE1)이 형성된 이후, 제2 화소 전극(PE2)이 형성되거나, 제2 화소 전극(PE2)이 형성된 후, 제1 화소 전극(PE1)이 형성될 수 있다.
일 실시예에서, 더미 전극(DME) 상에 중간 전극(CTE)이 배치될 수 있다. 일 예시에서, 중간 전극(CTE)은 더미 전극(DME)의 적어도 일 영역과 중첩할 수 있으며, 제1 화소 전극(PE1)을 둘러싸도록 형성될 수 있다. 예를 들어, 중간 전극(CTE)은 제1 화소 전극(PE1)을 둘러싸도록 "U"자 형상으로 형성될 수 있다.
제2 연결 전극(CNE2)은 제2 전원 배선(PL2)과 연결된 제4 컨택홀(CH4) 및 제2 비아홀(VIH2)을 통해 제2 화소 전극(PE2)에 제2 구동 전원(VSS)을 전달할 수 있다.
이하, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 더미 전극(DME), 및 발광 소자(LD) 상에 배치되는 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 중간 전극(CTE)과 관련된 설명은 도 6을 통해 하였으므로 중복되는 설명은 생략한다.
이하, 도 8 및 도 9를 참고하여, 상술한 실시예에 다른 화소(PXL)의 적층 구조를 중심으로 설명한다.
도 8은 일 실시예에 따른 도 6의 A-A'에 대한 단면도를 나타낸다.
도 8 및 도 9에서 단면 상에서 세로 방향을 제3 방향(DR3)으로 도시하였다.
도 8의 실시예와 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 특징을 위주로 설명한다.
도 8을 참고하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
일 실시예에서, 화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다. 일 예시에서, 기판(SUB)의 화소 영역(PXA)은 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과 화소 회로층(PLC) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PLC)과 표시 소자층(DPL)의 상호 위치는 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 별개의 층으로 구분하여 중첩할 경우, 평면 상에서 화소 회로(PXC) 및 발광 유닛(EMU(을 형성하기 위한 각각의 레이아웃 공간이 충분히 확보될 수 있다. 다른 일 예시에서, 화소 회로층(PCL)과 표시 소자층(DPL)은 중첩하지 않고 동일 평면 상에 배치될 수 있다.
일 실시예에서, 화소 회로층(PCL)은 기판(SUB) 상에 배치된 적어도 하나 이상의 절연층을 포함할 수 있다. 일 예시에서, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
일 실시예예에서, 버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)(예: 도 5의 제1, 제2, 제3 트랜지스터(T1, T2, T3))에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예시에서, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
일 실시예에서, 게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
일 실시예에서, 층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
일 실시예에서, 패시베이션층(PSV)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 예를 들어, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 패시베이션층(PSV)은 화소 회로(PXC)의 일부 구성을 노출하도록 부분적으로 개구될 수 있다.
일 실시예에서, 비아층(VIA)은 패시베이션층(PSV) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 유기막을 포함한 단일층 또는 이중층 이상의 다중층으로 구성될 수 있다. 실시예에 따라, 비아층(VIA)은 무기막 및 상기 무기막 상에 배치된 유기막을 포함하는 형태로 제공될 수도 있다. 비아층(VIA)이 이중층 이상의 다중층으로 제공될 경우, 비아층(VIA)을 구성하는 유기막이 최상층에 위치할 수 있다. 비아층(VIA)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 비아층(VIA)은 화소 회로층(PCL) 내에서 그 하부에 위치한 화소 회로(PXC)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
일 실시예에서, 화소 회로층(PCL)은 상술한 절연층들 사이에 배치된 적어도 하나 이상의 도전층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB)과 버퍼층(BFL) 사이에 배치된 제1 도전층, 게이트 절연층(GI) 상에 배치된 제2 도전층, 층간 절연층(ILD) 상에 배치된 제3 도전층을 포함할 수 있다. 일 예시에서, 제1 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다. 제2 및 제3 도전층들 각각은 제1 도전층과 동일한 물질을 포함하거나 제1 도전층의 구성 물질로 예시된 물질들에서 적합한 하나 이상의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 리지드(rigid) 기판 또는 플렉서블(flexible) 기판일 수 있다. 상기 리지드 기판은, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다. 플렉서블 기판은 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 플렉서블 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터로, 도 5를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
일 실시예에서, 트랜지스터(T)는 반도체 패턴(SCP), 반도체 패턴(SCP)의 일부와 중첩하는 게이트 전극(GE), 반도체 패턴(SCP)과 연결된 소스 및 드레인 전극들(SE, DE)을 포함할 수 있다.
일 실시예에서, 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 위치한 제2 도전층일 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCP)의 액티브 패턴과 중첩할 수 있다.
일 실시예에서, 반도체 패턴(SCP)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCP)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체층일 수 있다. 반도체 패턴(SCP)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 반도체 패턴(SCP)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCP)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 소스 전극(SE)과 연결될 수 있다. 반도체 패턴(SCP)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 드레인 전극(DE)과 연결될 수 있다.
일 실시예에서, 소스 전극(SE)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 소스 전극(SE)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCP)의 제1 접촉 영역과 접촉할 수 있다.
일 실시예에서, 드레인 전극(DE)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 드레인 전극(DE)은 층간 절연층(ILD) 상에서 소스 전극(SE)과 이격되게 배치될 수 있다. 드레인 전극(DE)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCP)의 제2 접촉 영역과 접촉할 수 있다.
일 실시예에서, 트랜지스터(T)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다. 하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 제1 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결될 수 있다. 이 경우, 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 도면에 직접적으로 도시하지 않았지만, 하부 금속 패턴(BML)은 트랜지스터(T)의 반도체 패턴(SCP)과 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
일 실시예에서, 비아층(VIA) 상에는 표시 소자층(DPL)이 형성될 수 있다.
일 실시예에서, 각 화소(PXL)의 표시 소자층(DPL)은 박광 영역(EMA)에 배치된 더미 전극(DME), 제2 연결 전극(CNE2), 발광 소자(LD), 제1 화소 전극(PE1), 제2 화소 전극(PE2)을 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은 화소 회로층(PCL)의 일면 상에 순차적으로 배치된 절연 패턴들 및/또는 절연층을 더 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은 뱅크 패턴(BNP), 제1 절연층(INS1), 제2 절연층(INS2), 및 제3 절연층(INS3)을 더 포함할 수 있다.
일 실시예에서, 뱅크 패턴(BNP)은 화소 회로층(PCL)의 비아층(VIA) 상에 제공 및/또는 형성될 수 있다. 일 예시에서, 뱅크 패턴(BNP)은 지지 부재 및/또는 월(wall) 패턴을 포함할 수 있다. 실시예에서, 뱅크 패턴(BNP)은 제2 연결 전극(CNE2)과 더미 전극(DME) 일 부분과 중첩하도록 제2 연결 전극(CNE2)과 더미 전극(DME)의 하부에 개별적으로 배치되는 분리형 패턴으로 형성될 수 있다.
일 실시예에서, 뱅크 패턴(BNP)은 발광 영역(EMA)에서 제2 연결 전극(CNE2)과 더미 전극(DME) 사이의 영역들에 대응하는 개구부 또는 오목부를 가지며, 표시 영역(DA)에서 전체적으로 연결되는 일체형 패턴으로 형성될 수도 있다.
일 실시예에서, 뱅크 패턴(BNP)은 화소 회로층(PCL)의 일면 상에서 제3 방향(DR3)으로 상부 방향으로 돌출될 수 있다. 뱅크 패턴(BNP) 상에 배치된 제2 연결 전극(CNE2) 및 더미 전극(DME) 각각의 일 영역이 제3 방향(DR3)(또는 기판(SUB)이 두께 방향)으로 돌출될 수 있다.
일 실시예에서, 뱅크 패턴(BNP)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다. 실시예에 따라, 뱅크 패턴(BNP)은 단일층의 유기막 및/또는 단일층의 무기막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 적어도 하나 이상의 유기막과 적어도 하나 이상의 무기막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNP)은 도전성 물질(또는 재료)을 포함할 수도 있다. 뱅크 패턴(BNP)의 형상은 발광 소자(LD)에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
일 실시예에서, 뱅크 패턴(BNP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴(BNP)은 그 상부에 배치된 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
일 실시예에서, 뱅크 패턴(BNP) 상에는 제2 연결 전극(CNE2) 및 더미 전극(DME)이 제공 및/또는 형성될 수 있다.
일 실시예에서, 제2 연결 전극(CNE2) 및 더미 전극(DME)은 서로 이격되게 배치될 수 있으며, 서로 동일한 평면상에 배치될 수 있다. 일 예시에서, 발광 영역(EMA)의 중앙에 더미 전극(DME)이 배치되고 더미 전극(DME)의 양 측에 두 개의 제2 연결 전극(CNE2)이 배치될 수 있다.
일 실시예에서, 제2 연결 전극(CNE2)과 더미 전극(DME)상에는 제1 절연층(INS1)이 배치될 수 있다.
일 실시예에서, 제1 절연층(INS1)은 제2 연결 전극(CNE2) 및 더미 전극(DME) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 비발광 영역(NEA)에서 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 화소 전극(예: 도 6의 제1 화소 전극(PE1))과 제1 연결 전극(CNE1)을 전기적으로 연결하기 위한 제3 컨택홀(예: 도 6, 도 8의 제3 컨택홀(CH3) 및 제2 화소 전극(PE2)과 제2 연결 전극(CNE2)을 전기적으로 연결하기 위한 제4 컨택홀(예: 도 6의 제4 컨택홀(CH4))을 포함할 수 있다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 제1 및 제2 발광 소자들(LD1, LD2) 상에 위치하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 외주면(또는 표면)을 부분적으로 커버하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 제1 단부(EP1)와 제2 단부(EL2)를 외부로 노출할 수 있다. 또한, 제2 절연층(INS2)은 적어도 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 형성되며 그 하부에 위치한 일부 구성을 노출하도록 부분적으로 개구될 수 있다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2) 상에 제2 절연층(INS2)을 형성함으로써 제1 및 제2 발광 소자들(LD1, LD2)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 제1 및 제2 발광 소자들(LD1, LD2) 각각의 활성층(예: 도 2의 활성층(12)) 보호에 적합한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며 제1 및 제2 발광 소자들(LD1, LD2)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있다.
일 실시예에서, 제2 절연층(INS2) 상에 중간 전극(CTE)이 먼저 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자들(LD1)의 제2 단부(EP2) 및 제2 발광 소자들(LD2)의 제1 단부(EP1)에 직접 접촉하여 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2) 사이에 연결될 수 있다. 이후, 중간 전극(CTE)을 덮도록 발광 영역(EMA)에 제3 절연층(INS3)이 형성될 수 있다.
일 실시예에서, 제3 절연층(INS3)은 중간 전극(CTE) 상에 위치하여 상기 중간 전극CTE)을 커버하여(또는 상기 중간 전극(CTE)을 외부로 노출되지 않게 하여) 중간 전극(CTE)의 부식 등을 방지할 수 있다. 또한, 제3 절연층(INS3)은 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다.
일 실시예에서, 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제3 절연층(INS3)은 단일층 또는 다중층으로 형성될 수 있다.
일 실시예에서, 제1 화소 전극(PE1), 중간 전극(CTE), 및 제2 화소 전극(PE2)은 표시 소자층(DPL)의 동일한 층에 배치될 수 있다. 예를 들어, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 제1 절연층(INS1) 상에 배치될 수 있다.
일 실시예에서, 제1 화소 전극(PE1), 중간 전극(CTE), 및 제2 화소 전극(PE2)은 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다.
일 실시예에서, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 발광 소자(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 중간 전극(CTE)은 단일층 또는 다중층으로 형성될 수도 있다.
일 실시예에서, 중간 전극(CTE) 및 제2 화소 전극(PE2)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
다른 일 실시예에서, 각 화소(PXL)의 표시 소자층(DPL) 상부에는 광학층이 선택적으로 배치될 수도 있다. 일 예로, 광학층은 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 색 변환층을 더 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 비발광 영역(NEA)에 배치되어 인접한 화소(PXL) 각각의 발광 영역(EMA)을 정의할 수 있다.
도 9는 일 실시예에 따른 도 6의 B-B'에 대한 단면도를 나타낸다.
일 실시예에서, 비아층(VIA)은 브릿지 도전 패턴(BRP1)의 일 영역을 노출하기 위하는 제1 컨택홀(CH1)을 포함하도록 부분적으로 개구될 수 있다. 일 예시에서, 브릿지 도전 패턴(BRP1)은 제1 구동 전원(VDD)이 인가되는 제1 전원 배선(PL1)일 수 있다. 일 예시에서, 비아층(VIA) 상에 제1 연결 전극(CNE1)이 배치될 수 있으며, 제1 연결 전극(CNE1)은 제1 컨택홀(CH1)을 통해 비아층(VIA)과 연결될 수 있다. 일 예시에서, 제1 연결 전극(CNE1)은 제1 컨택홀(CH1)을 통해 브릿지 도전 패턴(BRP1)과 전기적으로 연결될 수 있다. 즉, 제1 연결 전극(CNE1)은 제1 컨택홀(CH1)을 통해 연결된 브릿지 도전 패턴(BRP1)을 통해 제1 구동 전원(VDD)을 공급받을 수 있다.
일 예시에서, 제1 연결 전극(CNE1) 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 제1 연결 전극(CNE1)과 제1 화소 전극(PE1)을 연결하기 위한 제3 컨택홀(CH3)을 포함할 수 있다. 제1 화소 전극(PE1)은 제1 절연층(INS1)에 형성된 제3 컨택홀(CH3)을 통해 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다.
일 실시예에서, 더미 전극(DME)은 비아층(VIA) 상에 배치될 수 있으며, 제1 연결 전극(CNE1)과 이격되어 배치될 수 있다. 일 예시에서, 제1 화소 전극(PE1)은 더미 전극(DME)과 전기적으로 연결되지 않을 수 있다. 즉, 더미 전극(DME)은 다른 도전층들(또는, 도전 패턴들)과 연결되지 않는 섬(island) 형상을 가질 수 있다(예를 들어, 플로팅 상태임).
일 실시예에서, 더미 전극(DME)은 제1 화소 전극(PE1)과 물리적 및/또는 전기적으로 연결되지 않을 수 있다. 나아가, 일 실시예에서, 더미 전극(DME)은 다른 어떠한 신호 배선, 전극들과도 전기적/물리적으로 연결되지 않는다. 일 예시에서, 더미 전극(DME) 상에 제1 화소 전극(PE1) 및 중간 전극(CTE)이 형성될 수 있으나, 더미 전극(DME)은 제1 화소 전극(PE1) 및 중간 전극(CTE)과 전기적으로 연결되지 않는다. 따라서, 제1 화소 전극(PE1)과 더미 전극(DME) 사이 및 중간 전극(CTE)과 더미 전극(DME) 사이에는 전위차가 형성될 수 없으며, 제1 화소 전극(PE1)과 더미 전극(DME) 사이 및 중간 전극(CTE)과 더미 전극(DME) 사이의 전위차에 따라 제1 화소 전극(PE1) 및 중간 전극(CTE)의 갈바닉 현상이 촉진되는 것을 방지할 수 있다.
또한, 더미 전극(DME)과 제1 화소 전극(PE1)의 직접 연결이 차단됨으로써 더미 전극(DME)과 연결된 제1 절연층(INS1)을 통해 수분 및 파티클이 화소 전극(PE1)으로 유입되는 것이 방지되며, 이에 따라, 제1 화소 전극(PE1)이 부식되는 것을 방지할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
LD: 발광 소자 CNE2: 제2 연결 전극
DP: 표시 패널 DME: 더미 전극
PXL: 화소들 PE1: 제1 화소 전극
SUB: 기판 PE2: 제2 화소 전극
PCL: 화소 회로층 CTE: 중간 전극
DPL: 표시 소자층 ALE1: 제1 정렬 전극
LCL: 광학층 ALE2: 제2 정렬 전극
CNE1: 제1 연결 전극

Claims (20)

  1. 발광 영역 및 비발광 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 제1 구동 전원에 전기적으로 접속되는 제1 연결 전극;
    상기 제1 연결 전극과 제1 방향으로 이격되어 배치되고, 제2 구동 전원에 전기적으로 접속되는 제2 연결 전극;
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 연결 전극과 이격되어 배치되는 더미 전극;
    평면 상에서 볼 때, 상기 제2 연결 전극과 상기 더미 전극 사이에 배치되며, 상기 발광 영역을 형성하는 발광 소자들;
    상기 제1 및 제2 연결 전극들 상에 배치되고, 상기 제1 연결 전극에 전기적으로 연결되는 제1 화소 전극; 및
    상기 제1 및 제2 연결 전극들 상에 배치되고, 상기 제2 연결 전극에 전기적으로 연결되는 제2 화소 전극를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 제1 연결 전극과 중첩하지 않는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 연결 전극은 상기 기판의 상기 비발광 영역에 배치되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극, 및 상기 더미 전극은 동일한 층 상에 배치되는, 표시 장치.
  5. 제1 항에 있어서,
    상기 더미 전극은 상기 제1 화소 전극과 중첩하고, 상기 제1 화소 전극 및 제2 화소 전극과 전기적으로 연결되지 않는, 표시 장치.
  6. 제1 항에 있어서,
    상기 발광 소자의 발광 방향과 수직한 방향에 대한 상기 더미 전극의 단면적은 상기 제1 연결 전극의 면적보다 넓은, 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극과 이격되게 배치되는 중간 전극을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 더미 전극은 상기 제1 화소 전극 및 상기 중간 전극과 중첩하는, 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 화소 전극, 상기 제2 화소 전극, 및 상기 중간 전극은 동일한 층 상에 배치되는, 표시 장치.
  10. 제9 항에 있어서,
    평면 상에서 볼 때, 상기 중간 전극은 상기 제1 화소 전극의 일부를 둘러싸는, 표시 장치.
  11. 제7 항에 있어서,
    상기 발광 소자들은 상호 직렬 연결되는 제1 발광 소자들 및 제2 발광 소자들을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 발광 소자들의 제1 단부는 상기 제1 화소 전극에 접촉하고, 상기 제1 발광 소자들의 제2 단부는 상기 중간 전극에 접촉하며,
    상기 제2 발광 소자들의 제1 단부는 상기 중간 전극에 접촉하고, 상기 제2 발광 소자들의 제2 단부는 상기 제1 발광 소자들에 접촉하는, 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 및 제2 화소 전극들과 상기 제1 및 제2 연결 전극들 사이에 배치되는 절연층을 더 포함하고,
    상기 제1 화소 전극과 상기 제1 연결 전극은 상기 절연층에 형성된 제1 컨택홀을 통해 전기적으로 연결되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 화소 전극과 상기 제2 연결 전극은 상기 절연층에 형성된 제2 컨택홀을 통해 전기적으로 연결되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극, 및 상기 더미 전극을 포함하는 도전층, 및 상기 도전층과 상기 기판 사이에 배치되는 비아층을 더 포함하고,
    상기 제1 연결 전극은 상기 비아층에 형성되는 제1 비아홀을 통해 상기 제1 구동 전원의 전압을 제공하는 제1 전원 배선에 전기적으로 연결되는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 연결 전극은 상기 비아층에 형성되는 제2 비아홀을 통해 상기 제2 구동 전원의 전압을 제공하는 제2 전원 배선에 전기적으로 연결되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전원 배선은 상기 제2 방향으로 연장하고,
    상기 비발광 영역에서 상기 제2 전원 배선은 상기 제1 방향으로 연장하는, 표시 장치.
  18. 기판 상에 서로 이격되어, 제1 정렬 신호가 제공되는 제1 정렬 전극과 제2 정렬 신호가 제공되는 제2 정렬 전극을 형성하는 단계;
    상기 제1 및 제2 정렬 전극들 상에 제1 절연층을 형성하는 단계;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 상에 발광 소자들을 배치하여 정렬하는 단계;
    상기 제1 정렬 전극의 일부를 제거하여 상기 제1 정렬 전극을 제1 연결 전극 및 더미 전극으로 분리하는 단계; 및
    상기 발광 소자들과 각각 전기적으로 연결되도록 상기 발광 소자들 상에 제1 화소 전극 및 제2 화소 전극을 상호 이격하여 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 정렬 전극을 제1 연결 전극 및 더미 전극으로 분리하는 단계는 상기 제1 정렬 전극에 레이저 광을 조사하여 상기 제1 정렬 전극의 상기 일부를 제거하는, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 발광 소자들은 제1 연결 전극과 중첩하지 않는, 표시 장치의 제조 방법.
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