KR20240033728A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20240033728A
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insulating layer
dummy
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KR1020220111712A
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이현욱
배성근
박장순
송명훈
이태희
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삼성디스플레이 주식회사
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Abstract

실시예에 따른 표시 장치는, 기판 상에 배치된 복수의 화소들을 포함할 수 있다. 상기 복수의 화소들 각각은, 상기 기판 상에 위치하며, 서로 이격된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 및 제2 정렬 전극들 상에 배치된 제1 절연층; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 위치한 발광 소자; 상기 제1 절연층과 상기 발광 소자 사이에 위치하는 더미 패턴; 상기 발광 소자 상에 위치하며, 상기 발광 소자의 제1 단부와 제2 단부를 노출하는 제2 절연층; 상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 전극; 및 상기 제1 전극과 이격되며, 상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 전극을 포함할 수 있다. 상기 더미 패턴은 상기 제2 절연층과 동일한 물질을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 신뢰성을 향상시킬 수 있는 표시 장치를 제공할 수 있다.
또한, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공할 수 있다.
실시예에 따른 표시 장치는 기판 상에 배치된 복수의 화소들을 포함할 수 있다. 상기 복수의 화소들 각각은, 상기 기판 상에 위치하며, 서로 이격된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 및 제2 정렬 전극들 상에 배치된 제1 절연층; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 위치한 발광 소자; 상기 제1 절연층과 상기 발광 소자 사이에 위치하는 더미 패턴; 상기 발광 소자 상에 위치하며, 상기 발광 소자의 제1 단부와 제2 단부를 노출하는 제2 절연층; 상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 전극; 및 상기 제1 전극과 이격되며, 상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 전극을 포함할 수 있다. 상기 더미 패턴은 상기 제2 절연층과 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 더미 패턴은, 상기 제1 절연층과 상기 발광 소자에 둘러싸인 공동(空洞) 내에 위치할 수 있다.
실시예에 있어서, 상기 더미 패턴과 상기 제2 절연층은 동일한 폭을 가질 수 있다.
실시예에 있어서, 상기 더미 패턴은, 상기 공동 내에서, 순차적으로 적층된 제1 더미 레이어, 제2 더미 레이어, 및 제3 더미 레이어를 포함할 수 있다.
실시예에 있어서, 상기 제1 더미 레이어는 상기 제1 절연층 상에 위치하여 상기 제1 절연층과 접촉할 수 있다. 상기 제3 더미 레이어는 상기 발광 소자 배면에 위치하여 상기 발광 소자 배면과 접촉할 수 있다. 상기 제2 더미 레이어는 상기 제1 더미 레이어와 상기 제3 더미 레이어 사이에 위치할 수 있다.
실시예에 있어서, 상기 제1 더미 레이어와 상기 제3 더미 레이어는 상기 제2 절연층과 동일한 물질을 포함하고, 상기 제2 더미 레이어는 상기 제2 절연층과 상이한 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 더미 레이어, 상기 제3 더미 레이어, 및 상기 제2 절연층은 무기 절연 물질을 포함하고, 상기 제2 더미 레이어는 유기 절연 물질을 포함할 수 있다.
실시예에 있어서, 상기 더미 패턴은 상기 공동 내에서 상기 제2 절연층과 대응되게 위치할 수 있다.
실시예에 있어서, 상기 공동은 상기 더미 패턴을 사이에 둔 제1 개구부와 제2 개구부를 포함할 수 있다. 상기 제1 개구부는 상기 발광 소자의 상기 제1 단부에 대응되게 위치하고, 상기 제2 개구부는 상기 발광 소자의 제2 단부에 대응되게 위치할 수 있다.
실시예에 있어서, 단면 상에서 볼 때, 상기 더미 패턴은 기울기가 상이한 측면을 포함한 다각 형상을 가질 수 있다.
실시예에 있어서, 상기 더미 패턴은 상기 공동을 전체적으로 채울 수 있다.
실시예에 있어서, 상기 복수의 화소들 각각은 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함할 수 있다. 상기 제3 절연층은 상기 제1 및 제2 전극들 중 하나를 덮을 수 있고, 상기 제1 및 제2 전극들 중 나머지는 상기 제3 절연층 상에 위치할 수 있다.
실시예에 있어서, 상기 더미 패턴은 상기 공동 내에서 상기 제1 및 제2 정렬 전극들 중 하나에 인접하게 위치할 수 있다.
실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 상기 제2 절연층을 사이에 두고 이격될 수 있다.
실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 상기 공동 내에서 상기 더미 패턴을 사이에 두고 이격될 수 있다.
실시예에 있어서, 상기 복수의 화소들 각각은, 발광 영역 및 비발광 영역; 상기 비발광 영역에 위치하며, 상기 발광 영역에 대응하는 개구를 포함하는 제1 뱅크; 상기 발광 영역에 위치하는 상기 발광 소자; 상기 제1 및 제2 전극들 상부에 위치하고, 상기 발광 소자와 대응하도록 상기 발광 영역에 제공되며, 색 변환 입자들을 포함하는 색 변환층; 상기 비발광 영역에서 상기 제1 뱅크 상에 위치하고, 상기 색 변환층을 둘러싸는 제2 뱅크; 및 상기 색 변환층 상에 위치하여 상기 색 변환층에서 방출된 광을 선택적으로 투과하는 컬러 필터층을 더 포함할 수 있다.
실시예에 따른 표시 장치의 제조 방법은, 기판 상에 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극을 형성하는 단계; 상기 제1 및 제2 전극들 상에 제1 절연층을 형성하는 단계; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 발광 소자를 정렬하는 단계; 상기 발광 소자 및 상기 제1 절연층 상에 제1 레이어를 형성하되, 상기 제1 레이어는 상기 발광 소자와 상기 제1 절연층에 의해 둘러싸인 공동(空洞) 내에서 상기 발광 소자의 배면 및 상기 제1 절연층의 일면 상에 각각 위치하는 단계; 상기 제1 레이어 상에 제2 레이어를 형성하되, 상기 제2 레이어는 상기 공동 내에서 상기 발광 소자의 배면에 위치하는 상기 제1 레이어와 상기 제1 절연층의 일면 상에 위치하는 상기 제1 레이어 사이를 메우는 단계; 건식 식각 공정을 진행하여 상기 발광 소자 상의 상기 제1 레이어 상에 위치한 상기 제2 레이어를 제거하는 단계; 및 포토리소그래피 공정을 진행하여 상기 제1 레이어의 일부를 제거하여 상기 발광 소자의 상면에 제2 절연층을 형성하는 단계를 포함하여 제조될 수 있다. 상기 제2 절연층을 형성하는 단계에서, 상기 공동 내에 위치한 상기 제1 및 제2 레이어들 각각의 일부가 제거되어 더미 패턴이 형성될 수 있다.
실시예에 있어서, 상기 더미 패턴은, 상기 공동 내에서 상기 제1 절연층 상에 위치한 제1 더미 레이어, 상기 발광 소자의 배면에 위치한 제3 더미 레이어, 상기 제1 더미 레이어와 상기 제3 더미 레이어 사이에 위치한 제2 더미 레이어를 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제3 더미 레이어들은 상기 제2 절연층과 동일한 물질을 포함하고, 상기 제2 더미 레이어는 상기 제2 절연층과 상이한 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제3 더미 레이어들과 상기 제2 절연층은 무기 절연 물질을 포함하고, 상기 제2 더미 레이어는 유기 절연 물질을 포함할 수 있다.
실시예에 따르면, 발광 소자와 그 하부에 위치한 절연층에 의해 둘러싸인 공동(空洞)(일예로, 공간 또는 빈 틈) 내에 더미 패턴을 배치하여 상기 공동 내에서 제1 전극과 제2 전극이 쇼트되는 불량을 방지하여 표시 장치의 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따르면, 상술한 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 도시한 개략적인 사시도이다.
도 2는 도 1의 발광 소자의 개략적인 단면도이다.
도 3은 실시예에 따른 표시 장치를 도시한 개략적인 평면도이다.
도 4 및 도 5는 도 3에 도시된 화소들 각각에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도들이다.
도 6은 실시예에 따른 화소의 표시 소자층을 도시한 개략적인 평면도이다.
도 7은 도 6의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 8 내지 도 12는 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이다.
도 13a 내지 도 13d는 도 8의 EA 부분의 개략적인 확대도들이다.
도 14는 도 6의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 15는 도 6의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이다.
도 16은 도 6의 Ⅴ ~ Ⅴ'선에 따른 개략적인 단면도이다.
도 17 및 도 18은 실시예에 따른 화소를 나타낸 것으로, 도 6의 Ⅱ ~ Ⅱ'선에 대응되는 개략적인 단면도들이다.
도 19 내지 도 27은 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 것으로, 도 6의 Ⅱ ~ Ⅱ'선 및 Ⅳ ~ Ⅳ'선에 대응하는 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자(LD)를 도시한 개략적인 사시도이며, 도 2는 도 1의 발광 소자(LD)의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현할 수 있다. 발광 소자(LD)의 종류 및/또는 형상이 도 1에 도시된 실시예들에 한정되지는 않는다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
도 1 및 도 2에 있어서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 여기서, 아연 산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 절연 레이어와 제2 절연 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광부(발광 장치 또는 발광 유닛)는, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다.
도 3은 실시예에 따른 표시 장치(DD)를 도시한 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 일 예로 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 패널(DP)(또는 표시 장치(DD))은 기판(SUB), 기판(SUB) 상에 배치된 화소들(PXL)을 포함할 수 있다. 화소들(PXL) 각각은 복수 개의 서브 화소들(SPXL)을 포함할 수 있다. 각각의 서브 화소(SPXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 각각의 화소(PXL)(또는 서브 화소(SPXL))를 구동하기 위한 구동부 및 각각의 화소(PXL)와 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 각각의 화소(PXL)에 연결된 배선부 및 배선부에 연결되며 상기 화소(PXL)를 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 각각의 화소(PXL)를 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 배선들, 일 예로, 스캔 라인, 데이터 라인 등과 연결된 팬아웃 라인을 포함할 수 있다. 실시예에 따라, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 배선들, 일 예로, 제어 라인, 센싱 라인 등과 연결된 팬아웃 라인을 포함할 수 있다. 배선부는 각 화소(PXL)에 소정의 전압을 공급하여 각 화소(PXL)에 연결된 전원 배선들과 연결된 팬아웃 라인을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB)의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL)은 스트라이프 배열 구조 등으로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다.
각각의 화소(PXL)는 기판(SUB) 상에 위치한 화소 회로층(도 7의 “PCL” 참고) 및 표시 소자층(도 7의 “DPL” 참고)을 포함할 수 있다.
화소 회로층(PCL)에는 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 배선들을 포함하는 화소 회로(도 4의 "PXC" 참고)가 배치될 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및/또는 산화물 반도체를 포함할 수 있다. 게이트 전극, 제1 단자(또는 소스 전극), 및 제2 단자(또는 드레인 전극)는 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)에는 광을 방출하는 발광 소자(LD)를 포함한 발광부(도 4의 “EMU” 참고)가 위치할 수 있다. 상기 발광부(EMU)에는 서로 이격된 제1 정렬 전극(또는 제1 정렬 배선) 및 제2 정렬 전극(또는 제2 정렬 배선)이 배치될 수 있다. 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자(LD)가 배치될 수 있다. 각 화소(PXL)의 구성들에 대한 상세한 설명은 후술하기로 한다.
각 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
도 4 및 도 5는 도 3에 도시된 화소들(PXL) 각각에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도들이다.
예를 들어, 도 4 및 도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 각 화소(PXL)의 구성 요소들의 연결 관계가 이에 한정되지는 않는다.
도 1 내지 도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)(또는 발광 유닛)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광부(EMU)는 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 전극(PE1)(또는 제1 화소 전극), 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(PE2)(또는 제2 화소 전극), 상기 제1 및 제2 전극들(PE1, PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 전극(PE1)은 애노드(anode)일 수 있고, 제2 전극(PE2)은 캐소드(cathode)일 수 있다.
제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 소자들(LD)은 각각 적어도 하나의 전극(일 예로, 제1 전극(PE1)), 화소 회로(PXC) 및/또는 제1 전원 배선(PL1) 등을 경유하여 제1 구동 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, p형 단부)와, 적어도 하나의 다른 전극(일 예로, 제2 전극(PE2)) 및 제2 전원 배선(PL2) 등을 경유하여 제2 구동 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 소자들(LD)의 양 단부(EP1, EP2)가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(PE1, PE2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(PE1, PE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(PE1, PE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 전기적으로 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 전기적으로 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 전기적으로 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 전기적으로 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)은 초기화될 수 있다.
스토리지 커패시터(Cst)는 제1 스토리지 전극(LE)과 제2 스토리지 전극(UE)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 스토리지 전극(LE)은 제1 노드(N1)에 전기적으로 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 발광부(EMU)를 구성하는 발광 소자들(LD)이 모두 병렬로 전기적으로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는 서로 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함하는 다수 개의 직렬단들이 전기적으로 연결된 직/병렬 혼합 구조로 구성될 수도 있다. 직/병렬 혼합 구조로 구성된 발광부(EMU)에 대해서는 도 5를 참고하여 설명한다.
도 5를 참조하면, 발광부(EMU)는 적어도 하나 이상의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)는, 예를 들어, 적어도 하나의 제1 발광 소자(LD1)를 포함하는 제1 직렬 단(SET1) 및 적어도 하나의 제2 발광 소자(LD2)를 포함하는 제2 직렬 단(SET2)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(PE1) 및 중간 전극(CTE)(또는 브릿지 전극)과, 제1 전극(PE1)과 중간 전극(CTE) 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 전극(PE1)과 중간 전극(CTE)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(PE1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 중간 전극(CTE)에 전기적으로 연결될 수 있다. 실시예에 따라, 제1 직렬 단(SET1)은 각각의 유효 광원을 구성하는 제1 발광 소자(LD1) 외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다.
제2 직렬 단(SET2)은 중간 전극(CTE) 및 제2 전극(PE2)과, 중간 전극(CTE) 및 제2 전극(PE2) 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 중간 전극(CTE) 및 제2 전극(PE2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 중간 전극(CTE)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(PE2)에 전기적으로 연결될 수 있다. 실시예에 따라, 제2 직렬 단(SET2)은 각각의 유효 광원을 구성하는 제2 발광 소자(LD2) 외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로, 제1 전극(PE1)은 발광부(EMU)의 애노드일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로, 제2 전극(PE2)은 발광부(EMU)의 캐소드일 수 있다.
발광 소자들(LD)을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직/병렬 구조로 연결한 화소(PXL)에서는 일부의 직렬 단의 발광 소자들(LD)을 통해 소정의 휘도를 표현할 수 있으므로 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 6은 실시예에 따른 화소(PXL)의 표시 소자층을 도시한 개략적인 평면도이다.
도 6에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들 및 상기 트랜지스터들에 전기적으로 연결된 신호 배선들의 도시를 생략하였다.
이하의 실시예에서는, 도 6에 도시된 화소(PXL)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 6을 참조하면, 화소(PXL)는 기판(SUB)의 표시 영역(DA)에 마련된(또는 제공된) 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다.
화소(PXL)는 비발광 영역(NEA)에 위치한 제1 뱅크(BNK1) 및 발광 영역(EMA)에 위치한 발광 소자들(LD)을 포함할 수 있다.
제1 뱅크(BNK1)는 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 제1 뱅크(BNK1)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐구조물일 수 있다. 일 예로, 제1 뱅크(BNK1)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
제1 뱅크(BNK1)는, 화소 영역(PXA)에서 그 하부에 위치한 구성들을 노출하는 적어도 하나의 개구를 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 화소 영역(PXA)에서 상기 제1 뱅크(BNK1)의 하부에 위치한 구성들을 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)과 제1 뱅크(BNK1)의 제1 개구(OP1)는 서로 대응할 수 있다.
화소 영역(PXA)에서, 제2 개구(OP2)는 제1 개구(OP1)로부터 이격되게 위치하며, 상기 화소 영역(PXA)의 일측, 일 예로 상측에 인접하여 위치할 수 있다. 제2 개구(OP2)는 적어도 하나의 정렬 전극(ALE)이 제2 방향(DR2)으로 인접한 화소들(PXL)에 제공된 적어도 하나의 정렬 전극(ALE)과 분리되는 전극 분리 영역일 수 있으나, 이에 한정되는 것은 아니다.
화소(PXL)는 적어도 발광 영역(EMA)에 제공되는 전극들(PE), 상기 전극들(PE)에 전기적으로 연결된 발광 소자들(LD), 상기 전극들(PE)과 대응하는 위치에 제공된 뱅크 패턴(BNP) 및 정렬 전극들(ALE)을 포함할 수 있다. 일 예로, 화소(PXL)는, 적어도 발광 영역(EMA)에 제공된 제1 및 제2 전극들(PE1, PE2), 발광 소자들(LD), 제1 및 제2 정렬 전극들(ALE1, ALE2), 뱅크 패턴(BNP)을 포함할 수 있다. 상기 전극들(PE) 및/또는 상기 정렬 전극들(ALE)의 각각의 개수, 형상, 크기, 및 배열 구조 등은 화소(PXL)(특히, 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
실시예에 있어서, 상기 화소(PXL)가 제공되는 기판(SUB)의 일면을 기준으로, 뱅크 패턴(BNP), 정렬 전극들(ALE), 발광 소자들(LD), 및 전극들(PE)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 화소(PXL)(또는 발광부(EMU))에 포함된 구성들의 위치 및 형상 순서 등은 다양하게 변경될 수 있다. 화소(PXL)의 적층 구조(또는 단면 구조)에 대한 상세한 설명은 도 7 내지 도 16을 참고하여 후술하기로 한다.
뱅크 패턴(BNP)은, 적어도 발광 영역(EMA)에 제공되며, 상기 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 뱅크 패턴(BNP)은 정렬 전극들(ALE)과 대응하는 위치에 제공될 수 있다.
뱅크 패턴(BNP)(“월(wall) 패턴”, “돌출 패턴”, "지지 패턴" 또는 "벽 구조물"이라고도 함)은 발광 영역(EMA)에서 균일한 폭을 가질 수 있다. 일 예로, 뱅크 패턴(BNP)은, 평면 상에서 볼 때 발광 영역(EMA) 내에서 연장된 방향을 따라 소정의 폭을 갖는 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
뱅크 패턴(BNP)은 발광 소자들(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 정면 방향)으로 유도하도록 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 하부에 위치하여 상기 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각을 지지할 수 있다.
뱅크 패턴(BNP)은 적어도 발광 영역(EMA)에서 대응하는 정렬 전극(ALE)과 중첩할 수 있다. 일 예로, 뱅크 패턴(BNP)은 적어도 발광 영역(EMA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각과 중첩할 수 있다. 뱅크 패턴(BNP)은 제1 및 제2 정렬 전극들(ALE1, ALE2)과 함께 화소(PXL)의 발광 영역(EMA)에서 발광 소자들(LD)의 정렬 위치를 정확하게 정의(또는 규정)하는 구조물일 수 있다.
뱅크 패턴(BNP)이 발광 영역(EMA)에서 정렬 전극들(ALE) 각각의 일 영역 하부에 제공됨에 따라, 상기 뱅크 패턴(BNP)이 형성된 영역에서 정렬 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 주변에 벽 구조물인 뱅크 패턴(BNP)이 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하도록 발광 영역(EMA) 내에 벽 구조물인 뱅크 패턴(BNP)이 형성될 수 있다.
뱅크 패턴(BNP) 및/또는 정렬 전극들(ALE)이 반사성의 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 광이 화소(PXL)의 상부 방향(일 예로, 표시 장치(DD)의 화상 표시 방향)으로 향하게 되면서 화소(PXL)의 출광 효율이 보다 개선될 수 있다.
정렬 전극들(ALE)은, 적어도 발광 영역(EMA)에 위치하며 상기 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장될 수 있다. 정렬 전극들(ALE)은 제1 방향(DR1)으로 서로 이격되게 배열되는 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 중 적어도 하나는, 화소(PXL)(또는 표시 장치(DD))의 제조 공정 중 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에는 제1 뱅크(BNK1)의 제2 개구(OP2)(일 예로, 전극 분리 영역) 내에서 다른 전극(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL) 각각에 제공된 정렬 전극(ALE))으로부터 분리될 수 있다. 일 예로, 제1 정렬 전극(ALE1)의 일 단은 상기 제2 개구(OP2) 내에서 제2 방향(DR2)으로 해당 화소(PXL)의 상측에 위치한 화소(PXL)의 제1 정렬 전극(ALE1)으로부터 분리될 수 있다.
제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통하여 도 4 및 도 5를 참고하여 설명한 화소 회로(PXC)와 전기적으로 연결될 수 있다. 상기 제1 컨택부(CNT1)는 제1 정렬 전극(ALE1)과 화소 회로(PXC) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성되며, 상기 제1 컨택부(CNT1)에 의해 상기 화소 회로(PXC)의 일부 구성이 노출될 수 있다. 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통하여 도 4 및 도 5를 참고하여 설명한 제2 전원 배선(PL2)(또는 제2 구동 전원(VSS))과 전기적으로 연결될 수 있다. 상기 제2 컨택부(CNT2)는 제2 정렬 전극(ALE2)과 제2 전원 배선(PL2) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성되며, 상기 제2 컨택부(CNT2)에 의해 상기 제2 전원 배선(PL2)의 일부가 노출될 수 있다.
실시예에 있어서, 제1 컨택부(CNT1)와 제2 컨택부(CNT2)는 제1 뱅크(BNK1)와 중첩하도록 비발광 영역(NEA) 내에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 컨택부들(CNT1, CNT2)은 발광 영역(EMA) 내에 위치하거나 제1 뱅크(BNK1)의 제2 개구(OP2) 내에 위치할 수도 있다.
제1 정렬 전극(ALE1)은 비발광 영역(NEA)에서 제1 컨택홀(CH1)을 통하여 제1 전극(PE1)과 전기적으로 연결될 수 있다. 제2 정렬 전극(ALE2)은 비발광 영역(NEA)에서 제2 컨택홀(CH2)을 통하여 제2 전극(PE2)과 전기적으로 연결될 수 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은, 발광 소자들(LD)의 정렬 단계에서 비표시 영역(NDA)에 위치한 정렬 패드로부터 소정의 신호(일 예로, 정렬 신호)를 전달받을 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 정렬 패드로부터 제1 정렬 신호를 전달받을 수 있고, 제2 정렬 전극(ALE2)은 제2 정렬 패드로부터 제2 정렬 신호를 전달받을 수 있다. 상술한 제1 및 제2 정렬 신호들은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나는 교류 신호일 수 있으나, 이에 한정되는 것은 아니다.
각각의 정렬 전극(ALE)은, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 각각의 정렬 전극(ALE)은 비발광 영역(NEA) 및/또는 전극 분리 영역인 제1 뱅크(BNK1)의 제2 개구(OP2)에서 굴곡부를 가지거나 가지지 않을 수 있으며 발광 영역(EMA)을 제외한 나머지 영역에서의 형상 및/또는 크기가 특별히 한정되지 않고 다양하게 변경될 수 있다.
발광 영역(EMA)(또는 화소 영역(PXA))에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 배치될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 배치되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 각각 배치될 수 있다. 평면 상에서 볼 때, 발광 소자들(LD) 각각은 그 길이 방향, 일 예로, 제1 방향(DR1)으로 양단에 위치한(또는 서로 마주보는) 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 실시예에 있어서, 제1 단부(EP1)(또는 p형 단부)에는 p형 반도체층을 포함한 제2 반도체층(도 1의 "13" 참고)이 위치할 수 있고, 제2 단부(EP2)(또는 n형 단부)에는 n형 반도체층을 포함한 제1 반도체층(도 1의 "11" 참고)이 위치할 수 있다.
발광 소자들(LD)은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(LD)이 이격되는 간격은 특별히 한정되지 않는다. 실시예에 따라, 복수의 발광 소자들(LD)이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자들(LD)이 일정 간격 이격된 상태로 무리를 이룰 수 있으며, 균일하지 않는 밀집도를 가지되 일 방향으로 정렬될 수도 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 화소 영역(PXA)(또는 발광 영역(EMA))에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 투입될 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가되면, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
전극들(PE)(또는 화소 전극들)은 적어도 발광 영역(EMA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 전극(PE)은 각각의 정렬 전극(ALE) 및 대응하는 발광 소자들(LD)과 중첩하도록 상기 각각의 정렬 전극(ALE) 및 상기 대응하는 발광 소자들(LD) 상에 형성되어, 적어도 발광 소자들(LD)에 전기적으로 연결될 수 있다.
전극들(PE)은 이격되게 배치된 제1 전극(PE1)과 제2 전극(PE2)을 포함할 수 있다.
제1 전극(PE1)(“제1 화소 전극” 또는 “애노드”)은, 제1 정렬 전극(ALE1) 및 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 형성되어 발광 소자들(LD) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 또한, 제1 전극(PE1)은, 적어도 비발광 영역(NEA), 일 예로, 전극 분리 영역인 제1 뱅크(BNK1)의 제2 개구(OP2) 내에서 제1 컨택홀(CH1)을 통하여 제1 정렬 전극(ALE1)에 직접 접촉하여 상기 제1 정렬 전극(ALE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 제1 컨택홀(CH1)은 제1 전극(PE1)과 제1 정렬 전극(ALE1) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성되고, 상기 제1 컨택홀(CH1)에 의해 제1 정렬 전극(ALE1)의 일부를 노출할 수 있다. 제1 전극(PE1)과 제1 정렬 전극(ALE1)의 연결 지점(또는 접촉 지점)인 제1 컨택홀(CH1)이 제1 뱅크(BNK1)의 제2 개구(OP2)(또는 비발광 영역(NEA))에 위치하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(PE1)과 제1 정렬 전극(ALE1)의 연결 지점(또는 접촉 지점)은 화소(PXL)의 발광 영역(EMA)에 위치할 수도 있다.
제1 컨택부(CNT1) 및 제1 컨택홀(CH1)을 통하여 화소 회로(PXC), 제1 정렬 전극(ALE1), 및 제1 전극(PE1)이 전기적으로 연결될 수 있다.
상술한 실시예에서는 제1 정렬 전극(ALE1)과 제1 전극(PE1)이 제1 컨택홀(CH1)을 통하여 직접 접촉하여 연결되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 정렬 전극(ALE1)의 재료적 특성에 의한 불량을 방지하기 위하여 제1 전극(PE1)은 상기 제1 정렬 전극(ALE1)과 직접 접촉하지 않고 화소 회로(PXC)와 직접 접촉하여 상기 화소 회로(PXC)와 전기적으로 연결될 수도 있다.
제1 전극(PE1)은 제2 방향(DR2)을 따라 연장된 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(PE1)의 형상은 발광 소자들(LD1)의 제1 단부(EP1)와 전기적 및/또는 물리적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 전극(PE1)의 형상은 그 하부에 배치된 제1 정렬 전극(ALE1)과의 배치 및 연결 관계 등을 고려하여 다양하게 변경될 수 있다.
제2 전극(PE2)(“제2 화소 전극” 또는 “캐소드”)은, 제2 정렬 전극(ALE2) 및 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 형성되어 발광 소자들(LD) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 제2 전극(PE2)은, 제2 컨택홀(CH2)을 통하여 제2 정렬 전극(ALE2)에 직접 접촉하여 상기 제2 정렬 전극(ALE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 제2 컨택홀(CH2)은 제2 전극(PE2)과 제2 정렬 전극(ALE) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성되고, 상기 제2 컨택홀(CH2)에 의해 상기 제2 정렬 전극(ALE2)의 일부를 노출할 수 있다. 실시예에 따라, 제2 전극(PE2)과 제2 정렬 전극(ALE2)의 연결 지점(또는 접촉 지점)인 제2 컨택홀(CH2)은 화소(PXL)의 발광 영역(EMA)에 위치할 수도 있다.
제2 컨택부(CNT2) 및 제2 컨택홀(CH2)을 통하여 제2 전원 배선(PL2), 제2 정렬 전극(ALE2), 및 제2 전극(PE2)이 전기적으로 서로 연결될 수 있다.
상술한 실시예에서는 제2 정렬 전극(ALE2)과 제2 전극(PE2)이 제2 컨택홀(CH2)을 통하여 직접 접촉하여 연결되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 정렬 전극(ALE2)의 재료적 특성에 의한 불량을 방지하기 위하여 제2 전극(PE2)은 상기 제2 정렬 전극(ALE2)과 직접 접촉하지 않고 제2 전원 배선(PL2)과 직접 접촉하여 상기 제2 전원 배선(PL2)과 전기적으로 연결될 수도 있다.
제2 전극(PE2)은 제2 방향(DR2)을 따라 연장된 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극(PE2)의 형상은 발광 소자들(LD)의 제2 단부(EP2)와 전기적 및/또는 물리적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제2 전극(PE2)의 형상은 그 하부에 배치된 제2 정렬 전극(ALE2)과의 배치 및 연결 관계 등을 고려하여 다양하게 변경될 수 있다.
제1 전극(PE1)과 제2 전극(PE2)은 제2 절연층(INS2)을 사이에 두고 서로 이격되게 배치될 수 있다.
제2 절연층(INS2)은 발광 소자들(LD)과 중첩하며 제1 전극(PE1)과 제2 전극(PE2) 사이에 배치될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 위치하여 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
이하에서는, 도 7 내지 도 16을 참조하여 상술한 실시예에 따른 화소(PXL)의 적층 구조(또는 단면 구조)를 중심으로 설명한다.
도 7은 도 6의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이고, 도 8 내지 도 12는 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이고, 도 13a 내지 도 13d는 도 8의 EA 부분의 개략적인 확대도들이고, 도 14는 도 6의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이고, 도 15는 도 6의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이며, 도 16은 도 6의 Ⅴ ~ Ⅴ'선에 따른 개략적인 단면도이다.
도 9 내지 도 12의 실시예들은, 제1 전극(PE1)과 제2 전극(PE2)의 형성 단계 및 제3 절연층(INS3)의 유무와 관련하여 도 8의 실시예의 변형예들을 나타낸다. 예를 들어, 도 9 및 도 11에서는 제1 전극(PE1) 및 제3 절연층(INS3)이 형성된 이후에 제2 전극(PE2)이 형성되는 실시예를 나타내고, 도 10 및 도 12에서는 제2 전극(PE2) 및 제3 절연층(INS3)이 형성된 이후에 제1 전극(PE1)이 형성되는 실시예를 나타낸다.
도 7 내지 도 16의 실시예에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 화소(PXL)의 적층 구조(또는 단면 구조)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 7 내지 도 16의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 16을 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩하도록 배치될 수 있다. 일 예로, 기판(SUB)의 표시 영역(DA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광부(EMU)를 형성하기 위한 각각의 레이 아웃 공간이 충분히 확보될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다. 기판(SUB)은 도 3을 참고하여 설명한 기판(SUB)일 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T)) 및 상기 회로 소자에 전기적으로 연결된 소정의 신호 배선들이 배치될 수 있다. 또한, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 정렬 전극들(ALE), 발광 소자들(LD), 및/또는 전극들(PE)이 배치될 수 있다.
화소 회로층(PCL)은 회로 소자들과 신호 배선들 외에 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다.
패시베이션층(PSV)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 패시베이션층(PSV)은 실시예에 따라 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
비아층(VIA)은 패시베이션층(PSV) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlOx)과 같이 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에 있어서, 비아층(VIA)은 유기 절연막일 수 있다.
비아층(VIA)은 제1 컨택부(CNT1)와 제2 컨택부(CNT2)를 포함할 수 있다. 일 예로, 비아층(VIA)은 제1 및 제2 컨택부들(CNT1, CNT2)을 포함하도록 부분적으로 개구될 수 있다. 비아층(VIA)은 화소 회로층(PCL) 내에서 그 하부에 위치한 화소 회로(PXC)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
화소 회로층(PCL)에는 적어도 하나 이상의 트랜지스터(T)가 배치될 수 있다. 상기 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터를 포함할 수 있다. 상기 트랜지스터(T)는 도 4 및 도 5를 참고하여 설명한 화소 회로(PXC)의 제1 트랜지스터(T1)일 수 있다.
트랜지스터(T)는 반도체 패턴 및 반도체 패턴의 적어도 일부와 중첩하는 게이트 전극(GE)을 포함할 수 있다. 반도체 패턴은 채널 영역(ACT), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)을 포함할 수 있다. 제1 접촉 영역은 소스 영역이고, 제2 접촉 영역(DE)은 드레인 영역일 수 있다.
게이트 전극(GE)은 반도체 패턴의 채널 영역(ACT)에 대응하도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 위치할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 상기 채널 영역(ACT)과 중첩할 수 있다.
반도체 패턴은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 채널 영역(ACT), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역(ACT), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 접촉 영역(SE) 및 제2 접촉 영역(DE)은 불순물이 도핑된 반도체층으로 이루어지며, 채널 영역(ACT)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
트랜지스터(T)의 채널 영역(ACT)은 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다.
트랜지스터(T)의 제1 접촉 영역(SE)은 채널 영역(ACT)의 일 단에 접촉할 수 있고, 제1 연결 부재(TE1)를 통하여 브릿지 패턴(BRP)에 전기적으로 연결될 수 있다.
제1 연결 부재(TE1)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제1 연결 부재(TE1)의 일 단은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택홀을 통하여 트랜지스터(T)의 제1 접촉 영역(SE)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 연결 부재(TE1)의 타 단은 층간 절연층(ILD) 상에 위치한 패시베이션층(PSV)을 관통하는 컨택홀을 통하여 브릿지 패턴(BRP)에 전기적 및/또는 물리적으로 연결될 수 있다.
브릿지 패턴(BRP)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 브릿지 패턴(BRP)의 일 단은 제1 연결 부재(TE1)를 통하여 트랜지스터(T)의 제1 접촉 영역(SE)에 연결될 수 있다. 또한, 브릿지 패턴(BRP)의 타 단은 패시베이션층(PSV), 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택홀을 통하여 하부 금속 패턴(BML)과 전기적 및/또는 물리적으로 연결될 수 있다. 하부 금속 패턴(BML)과 트랜지스터(T)의 제1 접촉 영역(SE)은 브릿지 패턴(BRP) 및 제1 연결 부재(TE1)를 통하여 전기적으로 연결될 수 있다.
실시예에 따라, 브릿지 패턴(BRP)은 비아층(VIA)을 관통하는 제1 컨택부(CNT1)를 통하여 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있다.
하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 첫 번째 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결될 수 있다. 이 경우, 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 전압의 구동 범위(driving range)를 넓힐 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)의 제1 접촉 영역(SE)과 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.
하부 금속 패턴(BML)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
트랜지스터(T)의 제2 접촉 영역(DE)은 채널 영역(ACT)의 타 단에 접촉하고, 제2 연결 부재(TE2)에 전기적으로 연결될 수 있다.
제2 연결 부재(TE2)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제2 연결 부재(TE2)는 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통하여 트랜지스터(T)의 제2 접촉 영역(DE)에 전기적으로 연결될 수 있다. 또한, 제2 연결 부재(TE2)는 도 4 및 도 5를 참고하여 설명한 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
트랜지스터(T), 제1 및 제2 연결 부재들(TE1, TE2) 상에는 패시베이션층(PSV)이 배치될 수 있다.
화소 회로층(PCL)은 패시베이션층(PSV) 상에 배치되는 소정의 전원 배선을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 패시베이션층(PSV) 상에 배치된 제2 전원 배선(PL2)을 포함할 수 있다. 제2 전원 배선(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 화소 회로층(PCL)은 도 4 및 도 5를 참고하여 설명한 제1 전원 배선(PL1)을 더 포함할 수 있다. 제1 전원 배선(PL1)은 제2 전원 배선(PL2)과 동일한 공정으로 형성되어 상기 제2 전원 배선(PL2)과 동일한 층에 제공되거나 또는 상기 제2 전원 배선(PL2)과 상이한 공정으로 형성되어 상기 제2 전원 배선(PL2)과 상이한 층에 제공될 수도 있다. 다만, 이에 한정되는 것은 아니다.
브릿지 패턴(BRP) 및 제2 전원 배선(PL2) 상에는 비아층(VIA)이 제공 및/또는 형성될 수 있다. 비아층(VIA)은 브릿지 패턴(BRP)의 일부를 노출하는 제1 컨택부(CNT1) 및 제2 전원 배선(PL2)의 일부를 노출하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 배치될 수 있다.
표시 소자층(DPL)은 뱅크 패턴(BNP), 정렬 전극들(ALE), 제1 뱅크(BNK1), 발광 소자들(LD), 및 전극들(PE)을 포함할 수 있다.
뱅크 패턴(BNP)은 비아층(VIA) 상에 위치할 수 있다. 일 예로, 뱅크 패턴(BNP)은 비아층(VIA)의 일면 상에서 제3 방향(DR3)으로 돌출될 수 있다. 이 경우, 뱅크 패턴(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 제3 방향(DR3)(또는 기판(SUB)의 두께 방향)으로 돌출될 수 있다.
뱅크 패턴(BNP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 실시예에 따라, 뱅크 패턴(BNP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 뱅크 패턴(BNP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
뱅크 패턴(BNP)은 적어도 발광 영역(EMA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2) 하부에 각각 위치하여 대응하는 정렬 전극(ALE)과 중첩할 수 있다.
뱅크 패턴(BNP)은, 비아층(VIA)의 일면(또는 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 비아층(VIA)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가질 수도 있다. 뱅크 패턴(BNP)의 형상은 상술한 실시예에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
뱅크 패턴(BNP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴(BNP)은 그 상부에 배치된 정렬 전극(ALE)과 함께 각각의 발광 소자(LD)에서 출사된 광을 표시 장치(DD)의 화상 표시 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
뱅크 패턴(BNP) 상에는 정렬 전극들(ALE)이 위치할 수 있다.
정렬 전극들(ALE)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 동일한 두께를 가질 수 있다. 정렬 전극들(ALE)은 동일 공정에서 동시에 형성되거나 연속적으로 형성될 수 있다.
정렬 전극들(ALE)은 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(또는 정면 방향)으로 진행되도록 하기 위하여 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 정렬 전극들(ALE)은 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키는 데에 적합한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 정렬 전극들(ALE)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 정렬 전극들(ALE)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 정렬 전극들(ALE)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 정렬 전극들(ALE)의 재료가 상술한 재료들에 한정되는 것은 아니다.
정렬 전극들(ALE) 각각은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 정렬 전극들(ALE) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 정렬 전극들(ALE) 각각은 발광 소자들(LD) 각각의 양 단부, 일 예로, 제1 및 제2 단부들(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 왜곡을 줄이거나 최소화하기 위하여 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 정렬 전극들(ALE) 각각은 적어도 한 층의 반사 전극층, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층, 상기 반사 전극층 및/또는 상기 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함한 다중막으로 형성될 수 있다.
정렬 전극들(ALE)이 반사율을 갖는 도전성 물질로 구성될 경우, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다.
제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 화소 회로층(PCL)의 트랜지스터(T)와 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 화소 회로층(PCL)의 제2 전원 배선(PL2)과 전기적으로 연결될 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다.
제1 절연층(INS1)은 정렬 전극들(ALE) 및 비아층(VIA) 상에 배치될 수 있다. 제1 절연층(INS1)은 적어도 비발광 영역(NEA)에서 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은, 적어도 비발광 영역(NEA)에서 일 영역이 제거되어 제1 정렬 전극(ALE1)의 일 영역을 노출하는 제1 컨택홀(CH1) 및 적어도 상기 비발광 영역(NEA)에서 다른 영역이 제거되어 제2 정렬 전극(ALE2)의 일 영역을 노출하는 제2 컨택홀(CH2)을 포함하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막으로 형성될 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 무기 절연막으로 구성된 제1 절연층(INS1)은 그 하부에 위치한 구성들의 프로파일에 대응하는 프로파일(또는 표면)을 가질 수 있다. 이 경우, 발광 소자들(LD) 각각과 제1 절연층(INS1) 사이에 공동(SP)(일 예로, "빈 틈" 또는 "공간")이 존재할 수도 있다. 제1 절연층(INS1)은 단일막 또는 다중막으로 제공될 수 있다. 제1 절연층(INS1)이 다중막으로 제공될 경우, 제1 절연층(INS1)은 서로 다른 굴절률을 갖는 제1 무기막과 제2 무기막이 교번하여 적층된 분산 브레그 반사경(distributed bragg reflectors) 구조로 제공될 수도 있다.
제1 절연층(INS1)은 각 화소(PXL)의 발광 영역(EMA)과 비발광 영역(NEA)에 걸쳐 전체적으로 배치될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 각 화소(PXL)의 특정 영역, 일 예로, 발광 영역(EMA)에만 위치할 수도 있다.
제1 절연층(INS1) 상에 제1 뱅크(BNK1)가 위치할 수 있다.
제1 뱅크(BNK1)는 적어도 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 인접 화소들(PXL) 사이에 형성되어 해당 화소(PXL)의 발광 영역(EMA)을 구획(또는 정의)하는 화소 정의막을 구성할 수 있다. 제1 뱅크(BNK1)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액(또는 잉크)이 인접 화소들(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
상술한 제1 뱅크(BNK1)와 뱅크 패턴(BNP)은 상이한 공정으로 형성되어 상이한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크(BNK1)와 뱅크 패턴(BNP)은 상이한 공정으로 형성되되 동일한 층에 제공될 수 있고 또는 동일한 공정으로 형성되어 동일한 층에 제공될 수도 있다.
제1 절연층(INS1) 및 제1 뱅크(BNK1)가 형성된 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 프린팅 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 정렬 전극들(ALE) 각각에 인가되는 소정의 신호(또는 정렬 신호)에 의해 형성된 전계에 의하여 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 일 예로, 발광 소자들(LD)은 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 정렬될 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)(또는 절연 패턴)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 위치하여 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하여 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 적합한 무기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있다.
각 화소(PXL)의 발광 영역(EMA)에 정렬이 완료된 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 전극들(PE)이 형성될 수 있다. 전극들(PE)은 제1 전극(PE1)과 제2 전극(PE2)을 포함할 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1) 상에는 제1 전극(PE1)이 형성되고, 해당 발광 소자(LD)의 제2 단부(EP2) 상에는 제2 전극(PE2)이 형성될 수 있다.
제1 전극(PE1)은 제1 정렬 전극(ALE1)과 중첩하도록 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 전극(PE2)은 제2 정렬 전극(ALE2)과 중첩하도록 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
제1 전극(PE1)은 제1 절연층(INS1)의 제1 컨택홀(CH1)을 통해 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있고, 제2 전극(PE2)은 제1 절연층(INS1)의 제2 컨택홀(CH2)을 통해 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다.
제1 및 제2 전극들(PE1, PE2)은 각각 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(PE1, PE2)은 각각 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 및 제2 전극들(PE1, PE2)을 통과하여 표시 장치(DD)(또는 표시 패널(DP))의 외부로 방출될 수 있다.
실시예에 있어서, 제1 전극(PE1)과 제2 전극(PE2)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 전극(PE1)과 제2 전극(PE2)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 8의 실시예에서, 제1 전극(PE1)과 제2 전극(PE2)은 제2 절연층(INS2)을 사이에 두고 동시에 형성될 수 있다. 일 예로, 제1 전극(PE1)은 제2 절연층(INS2)의 일 측면(일 예로, 좌측면)에 인접하게 위치하고, 제2 전극(PE2)은 제2 절연층(INS2)의 타 측면(일 예로, 우측면)에 인접하게 위치할 수 있다. 제1 전극(PE1)은 발광 소자(LD)의 제1 단부(EP1)에 직접 접촉하여 상기 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 전극(PE2)은 발광 소자(LD)의 제2 단부(EP2)에 직접 접촉하여 상기 발광 소자(LD)와 전기적으로 연결될 수 있다. 도 8의 실시예에서, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 제1 및 제2 전극들(PE1, PE2)을 동일 층에 배치하고 동시에 형성할 경우, 화소(PXL)(또는 표시 장치(DD))의 제조 공정이 간소화되고 제조 효율이 향상될 수 있다.
도 9 및 도 11의 실시예에서, 제2 절연층(INS2)의 일 측면에 인접하게 배치되는 제1 전극(PE1)이 먼저 형성될 수 있다. 이후, 제1 전극(PE1)을 덮도록 제3 절연층(INS3)이 형성될 수 있다. 상기 제3 절연층(INS3)은 제1 전극(PE1) 상에 위치하여 상기 제1 전극(PE1)을 커버함으로써(또는 상기 제1 전극(PE1)을 외부로 노출되지 않게 함으로써) 상기 제1 전극(PE1)을 보호할 수 있다. 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 제3 절연층(INS3)은 단일층 또는 다중층으로 형성될 수 있다. 상기 제3 절연층(INS3) 상에 제2 전극(PE2)이 형성될 수 있다.
도 10 및 도 12의 실시예에서, 제2 절연층(INS2)의 타 측면에 인접하게 배치되는 제2 전극(PE2)이 먼저 형성될 수 있다. 이후, 제2 전극(PE2)을 덮도록 제3 절연층(INS3)이 형성될 수 있다. 상기 제3 절연층(INS3)은 제2 전극(PE2) 상에 위치하여 상기 제2 전극(PE2)을 커버함으로써(또는 상기 제2 전극(PE2)을 외부로 노출되지 않게 함으로써) 상기 제2 전극(PE2)을 보호할 수 있다. 상기 제3 절연층(INS3) 상에 제1 전극(PE1)이 형성될 수 있다.
도 9 내지 도 12의 실시예들에서와 같이 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치된 전극들을 서로 다른 층에 배치할 경우 상기 전극들이 안정적으로 분리될 수 있으므로, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성이 확보될 수 있다.
실시예에 따라, 제1 전극(PE1)과 제2 전극(PE2) 상부에는 적어도 한 층의 오버 코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
다른 실시예에 따라, 표시 소자층(DPL) 상부에는 광학층이 선택적으로 배치될 수도 있다. 일 예로, 광학층은 발광 소자들(LD)에서 방출되는 광을 우수한 색 재현성을 갖는 광으로 변환하여 출사하는 색 변환층 및 컬러 필터층을 포함할 수 있다. 광학층에 대한 상세한 설명은 도 17 및 도 18을 참고하여 후술하기로 한다.
한편, 화소(PXL)는 발광 소자들(LD) 각각과 그 하부에 배치된 제1 절연층(INS1) 사이에 위치한 공동(SP)(空洞)을 포함할 수 있다. 상기 공동(SP)은 단면 상에서 볼 때 발광 소자들(LD) 각각과 제1 절연층(INS) 사이에 의해 둘러싸인 빈 공간(또는 틈)일 수 있다.
실시예에 있어서, 공동(SP) 내에는 더미 패턴(DMP)이 위치할 수 있다.
더미 패턴(DMP)은 상기 공동(SP) 내에 위치하여 제1 전극(PE1)과 제2 전극(PE2)을 형성하는 과정에서 상기 공동(SP) 내부에 형성된 도전 물질(일 예로, 상기 제1 및 제2 전극들(PE1, PE2)의 베이스 도전 물질)의 전기적 연결을 차단하는 구조물일 수 있다. 더미 패턴(DMP)은 발광 소자들(LD) 하부에 개별적으로 배치되는 분리형 절연 패턴으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
더미 패턴(DMP)은 다중막으로 구성될 수 있다. 일 예로, 더미 패턴(DMP)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 더미 레이어(DML1), 제2 더미 레이어(DML2), 및 제3 더미 레이어(DML3)를 포함할 수 있다.
제1 더미 레이어(DML1)는 공동(SP) 내에서 제1 절연층(INS1)의 일면 상에 직접 배치되어 상기 제1 절연층(INS1)과 접촉하고, 제3 더미 레이어(DML3)는 상기 공동(SP) 내에서 발광 소자(LD)의 일면(일 예로, 배면)에 직접 배치되어 상기 발광 소자(LD)와 접촉하며, 제2 더미 레이어(DML2)는 상기 공동(SP) 내에서 상기 제1 더미 레이어(DML1)와 상기 제3 더미 레이어(DML3) 사이에 배치될 수 있다.
실시예에 있어서, 제1 및 제3 더미 레이어들(DML1, DML3)은 무기 재료를 포함한 무기 절연막으로 이루어질 수 있고, 제2 더미 레이어(DML2)는 유기 재료를 포함한 유기 절연막으로 이루어질 수 있다. 무기 절연막은, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 유기 절연막은, 일 예로, 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
실시예에 있어서, 제1 더미 레이어(DML1)와 제3 더미 레이어(DML3)는 제2 절연층(INS2)과 동일한 물질을 포함할 수 있다.
더미 패턴(DMP)은 제2 절연층(INS2)과 대응하도록 공동(SP) 내에 위치할 수 있다. 일 예로, 더미 패턴(DMP)은 각 발광 소자(LD)를 사이에 두고 상기 발광 소자(LD) 상에 위치한 제2 절연층(INS2)과 제3 방향(DR3)으로 마주볼 수 있다. 상기 더미 패턴(DMP)은 상기 발광 소자(LD)의 하부에 위치하고, 상기 제2 절연층(INS2)은 상기 발광 소자(LD)의 상부에 위치할 수 있다.
실시예에 있어서, 더미 패턴(DMP)의 폭(d1)은 제2 절연층(INS2)의 폭(d2)과 동일하거나 유사할 수 있다. 더미 패턴(DMP)의 폭(d1)과 제2 절연층(INS2)의 폭(d2)은 발광 소자(LD)의 길이(도 1의 "L" 참고)보다 작을 수 있다. 일 예로, 더미 패턴(DMP)의 폭(d1)과 제2 절연층(INS2)의 폭(d2)은 1.6㎛ ± 0.5㎛일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 더미 패턴(DMP)의 폭(d1)이 제2 절연층(INS2)의 폭(d2)보다 크거나 또는 작을 수도 있다.
더미 패턴(DMP)이 제2 절연층(INS2)과 대응하도록 공동(SP) 내에 위치할 경우, 더미 패턴(DMP)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 중첩하지 않고 상기 제1 및 제2 단부들(EP1, EP2)을 제외한 상기 발광 소자(LD)의 나머지 영역과 중첩할 수 있다. 일 예로, 더미 패턴(DMP)은, 도 13a, 도 13b, 및 도 13d에 도시된 바와 같이, 공동(SP) 내에서 발광 소자(LD)의 길이(L)를 기준으로 상기 발광 소자(LD)의 중간 지점에 대응되게 위치할 수 있다. 상기 공동(SP) 내에 더미 패턴(DMP)이 위치하면, 상기 공동(SP)은 상기 더미 패턴(DMP)을 사이에 둔 제1 개구부(VO1)와 제2 개구부(VO2)를 포함할 수 있다. 제1 개구부(VO1)는 발광 소자(LD)의 제1 단부(EP1)에 대응되게 위치할 수 있고, 제2 개구부(VO2)는 상기 발광 소자(LD)의 제2 단부(EP2)에 대응되게 위치할 수 있다.
실시예에 따라, 더미 패턴(DMP)은 발광 소자(LD)와 그 상부에 위치하는 제1 및 제2 전극들(PE1, PE2)의 컨택 마진 등을 고려하여 상기 제1 전극(PE1)과 상기 제2 전극(PE2)이 상이한 공정으로 상이한 층에 위치하는 경우에 한하여 공동(SP) 내에서 한쪽으로 치우쳐 위치할 수도 있다. 일 예로, 더미 패턴(DMP)은 도 11 및 도 12에 도시된 바와 같이 발광 소자(LD)와 제1 절연층(INS1)에 둘러싸인 공동(SP) 내에서 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부에 대응하도록 치우쳐 위치할 수도 있다.
도 11의 실시예에서, 더미 패턴(DMP)은 공동(SP) 내에서 제1 전극(PE1)과 접촉하는 발광 소자(LD)의 제1 단부(EP1)에 대응하도록 치우쳐 위치할 수 있다. 이 경우, 상기 공동(SP)은 발광 소자(LD)의 제2 단부(EP2)에 대응하는 개구부(VO)를 포함할 수 있다. 상기 제1 전극(PE1) 상에는 제3 절연층(INS3)이 형성될 수 있고, 상기 제3 절연층(INS3) 상에 제2 전극(PE2)이 형성될 수 있다.
도 12의 실시예에서, 더미 패턴(DMP)은 공동(SP) 내에서 제2 전극(PE2)과 접촉하는 발광 소자(LD)의 제2 단부(EP2)에 대응하도록 치우쳐 위치할 수 있다. 이 경우, 상기 공동(SP)은 발광 소자(LD)의 제1 단부(EP1)에 대응하는 개구부(VO)를 포함할 수 있다. 상기 제2 전극(PE2) 상에는 제3 절연층(INS3)이 형성될 수 있고, 상기 제3 절연층(INS3) 상에 제1 전극(PE1)이 형성될 수 있다.
더미 패턴(DMP)은 단면 상에서 볼 때 직사각 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 더미 패턴(DMP)은 제3 방향(DR3)으로 인접하게 위치한 더미 레이어들의 측면 기울기가 상이한 다각 형상을 가질 수도 있다. 일 예로, 더미 패턴(DMP)은 도 13b에 도시된 바와 같이 역테이퍼 형상을 갖는 제3 더미 레이어(DML3), 정테이퍼 형상을 갖는 제1 더미 레이어(DML1), 및 상기 제1 및 제3 더미 레이어들(DML1, DML3) 각각의 측면보다 내측 방향에 위치한 측면을 갖는 제2 더미 레이어(DML2)를 포함한 다각 형상을 가질 수도 있다.
실시예에 따라, 더미 패턴(DMP)은 도 13c에 도시된 바와 같이, 공동(SP)을 전체적으로 채울 수도 있다. 이 경우, 제1 더미 레이어(DML1)와 제3 더미 레이어(DML3)는 상기 공동(SP) 내에서 제1 절연층(INS1)의 측면 상에서 서로 연결될 수 있다.
제1 전극(PE1)과 제2 전극(PE2)은 도 13d에 도시된 바와 같이 그 제조 단계에서 공동(SP) 내에 형성될 수 있다. 상기 공동(SP) 내에 형성된 상기 제1 전극(PE1)과 상기 제2 전극(PE2) 각각은 상기 공동(SP) 내에서 제1 절연층(INS1), 발광 소자(LD), 및 더미 패턴(DMP)을 둘러쌀 수 있다. 일 예로, 상기 제1 전극(PE1)은 상기 공동(SP) 내에서 발광 소자(LD)의 배면, 제1 절연층(INS1), 및 더미 패턴(DMP)의 일 측면(일 예로, 좌측면)을 둘러쌀 수 있다. 상기 제2 전극(PE2)은 상기 공동(SP) 내에서 발광 소자(LD)의 배면, 제1 절연층(INS1), 및 더미 패턴(DMP)의 타 측면(일 예로, 우측면)을 둘러쌀 수 있다. 상기 제1 전극(PE1)과 상기 제2 전극(PE2)은 상기 공동(SP) 내에서 더미 패턴(DMP)을 사이에 두고 이격될 수 있다. 즉, 상기 제1 전극(PE1)과 상기 제2 전극(PE2)은 상기 공동(SP) 내에서 더미 패턴(DMP)에 의해 전기적 및 물리적으로 분리될 수 있다.
실시예에 있어서, 제1 전극(PE1)과 제2 전극(PE2)은 발광 소자(LD)의 하부에 위치하는 공동(SP) 내에서 더미 패턴(DMP)에 의해 전기적 및 물리적으로 분리될 수 있고, 발광 소자(LD)의 상부에 위치하는 제2 절연층(INS2)에 의해 전기적 및 물리적으로 분리될 수 있다.
상술한 실시예에 따르면, 발광 소자(LD)와 제1 절연층(INS1)에 의해 둘러싸인 공동(SP) 내에 더미 패턴(DMP)을 배치하여 상기 공동(SP) 내에 제1 전극(PE1)과 제2 전극(PE2)이 형성되더라도 상기 더미 패턴(DMP)으로 상기 제1 전극(PE1)과 상기 제2 전극(PE2)을 전기적 및 물리적으로 완전히 분리시킴으로써 상기 제1 전극(PE1)과 상기 제2 전극(PE2)이 쇼트되어 발생할 수 있는 불량을 줄이거나 최소화할 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치(DD)의 신뢰성이 향상될 수 있다.
상술한 실시예에 따르면, 상기 공동(SP) 내에 제1 전극(PE1)과 제2 전극(PE2)이 형성될 경우, 발광 소자(LD)와 상기 제1 및 제2 전극들(PE1, PE2) 각각의 컨택 면적이 더욱 확보되어 상기 발광 소자(LD)와 대응하는 전극의 컨택 불량을 줄이거나 최소화할 수 있다.
상술한 실시예에 따르면, 더미 패턴(DMP)이 발광 소자(LD)와 제1 절연층(INS1)에 의해 둘러싸인 공동(SP)을 전체적으로 채우는 형태로 제공될 경우, 상기 더미 패턴(DMP)은 상기 공동(SP)을 메워 상기 발광 소자(LD)의 배면(또는 하부 면)을 안정적으로 지지할 수 있다.
상술한 실시예에 따르면, 발광 소자(LD)의 배면에 더미 패턴(DMP)이 위치하고 발광 소자(LD)의 상면에 제2 절연층(INS2)이 위치하여 발광 소자(LD)를 보다 안정적으로 고정시켜 발광 소자(LD)가 정렬된 위치에서 이탈하는 것을 줄이거나 최소화할 수 있다.
도 17 및 도 18은 실시예에 따른 화소(PXL)를 나타낸 것으로, 도 6의 Ⅱ ~ Ⅱ'선에 대응되는 개략적인 단면도들이다.
도 17 및 도 18의 실시예들은 색 변환층(CCL)의 위치와 관련하여 서로 다른 변형 예를 나타낸다. 예를 들어, 도 17에서는 제1 및 제2 전극들(PE1, PE2) 상부에 연속적인 공정을 통해 색 변환층(CCL)과 컬러 필터 층(CFL)이 위치하는 실시예를 개시하고, 도 18에서는 색 변환층(CCL)과 컬러 필터층(CFL)을 포함한 상부 기판(U_SUB)이 중간층(CTL)을 이용한 접착 공정을 통해 표시 소자층(DPL) 상에 위치하는 실시예를 개시한다.
도 17 및 도 18의 실시예들과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
우선, 도 1 내지 도 17을 참조하면, 각 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 컬러 필터층(CFL), 및 인캡층(ENC)을 포함할 수 있다.
표시 소자층(DPL)은 뱅크 패턴(BNP), 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 뱅크(BNK1), 발광 소자(LD), 제1 및 제2 전극들(PE1, PE2)을 포함할 수 있다. 실시예에 있어서, 표시 소자층(DPL)은 제1 뱅크(BNK1) 상에 배치된 제2 뱅크(BNK2), 제1 및 제2 전극들(PE1, PE2) 상에 배치된 색 변환층(CCL), 및 색 변환층(CCL)과 제2 뱅크(BNK2) 상에 배치된 제1 캡핑층(CPL1)을 더 포함할 수 있다.
제2 뱅크(BNK2)는 화소(PXL)의 비발광 영역(NEA)에서 제1 뱅크(BNK1) 상에 배치될 수 있다. 제2 뱅크(BNK2)는 화소(PXL)의 발광 영역(EMA)을 둘러싸며, 색 변환층(CCL)이 공급되어야 할 위치를 정의하여 상기 발광 영역(EMA)을 최종적으로 정의하는 댐 구조물일 수 있다.
제2 뱅크(BNK2)는 차광 물질을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 색 변환층(CCL)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 더욱 진행되게 하여 색 변환층(CCL)의 출광 효율을 향상시킬 수 있다.
색 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 색 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(특정색의 광 또는 색 재현율이 우수한 광)으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환층(CCL)은 발광 소자(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 적색의 광)으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환층(CCL)은 발광 소자(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 녹색의 광)으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환층(CCL)은 발광 소자(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 청색의 광)으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 실시예에 따라, 색 변환 입자들(QD)을 포함한 색 변환층(CCL)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자(LD)가 청색 계열의 광을 방출하는 경우, 화소(PXL)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 다른 실시예에 따라, 색 변환층(CCL)을 대신하여 투명 폴리머가 제공될 수도 있다.
색 변환층(CCL)과 제2 뱅크(BNK2) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다.
제1 캡핑층(CPL1)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 덮도록 화소(PXL)가 위치한 표시 영역(DA)에 전면적으로 제공될 수 있다.
제1 캡핑층(CPL)은 무기 재료를 포함한 무기 절연막일 수 있다. 제1 캡핑층(CPL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등 중 적어도 하나를 포함할 수 있다. 제1 캡핑층(CPL)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 전체적으로 커버하여 외부로부터 수분 또는 산소 등이 색 변환층(CCL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 제1 캡핑층(CPL1)은 그 하부에 배치된 구성들에 의해 발생된 단차를 완화시키며 평탄한 표면을 가질 수 있다. 일 예로, 제1 캡핑층(CPL1)은 유기 재료를 포함한 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 캡핑층(CPL1)은 표시 영역(DA)에 공통으로 제공되는 공통층일 수 있다.
제1 캡핑층(CPL) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 각 화소(PXL)의 발광 영역(EMA)에 대응하는 컬러 필터(CF)를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은 하나의 화소(PXL)(이하, "제1 화소"라 함)의 색 변환층(CCL) 상에 배치된 제1 컬러 필터(CF1), 제1 화소(PXL)에 인접한 인접 화소(이하 "제2 화소"라 함)의 색 변환층 상에 배치된 제2 컬러 필터(CF2), 및 제2 화소에 인접한 인접 화소(이하, "제3 화소"라 함)의 색 변환층 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩하도록 배치되어, 인접한 화소들(PXL) 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 대응하는 색 변환층(CCL)에서 변환된 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.
컬러 필터층(CFL) 상에는 인캡층(ENC)이 배치될 수 있다.
인캡층(ENC)은 제2 캡핑층(CPL2)을 포함할 수 있다. 제2 캡핑층(CPL2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제2 캡핑층(CPL2)은 그 하부에 위치한 구성들을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 필터층(CFL) 및/또는 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 실시예에 따라, 인캡층(ENC)은 그 하부에 위치한 컬러 필터층(CFL) 및/또는 표시 소자층(DPL)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수도 있다.
제2 캡핑층(CPL2)은 다중층으로 형성될 수 있다. 예를 들어, 제2 캡핑층(CPL2)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제2 캡핑층(CPL2)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는, 제2 캡핑층(CPL2)의 상부에 적어도 한 층의 오버 코트층, 충진재층, 및/또는 다른 기판 등이 더 배치될 수도 있다.
상술한 실시예에 따른 화소(PXL)는 발광 소자(LD) 상에 색 변환층(CCL) 및 컬러 필터층(CFL)을 연속적인 공정을 통해 배치하여 상기 색 변환층(CCL) 및 상기 컬러 필터층(CFL)을 통해 우수한 색재현성을 갖는 광을 출사함으로써 출광 효율을 향상시킬 수 있다.
실시예에 따라, 색 변환층(CCL)과 컬러 필터층(CFL)은 도 18에 도시된 바와 같이 베이스층(BSL)의 일면 상에서 연속적인 공정으로 형성되어 별도의 기판, 일 예로, 상부 기판(U_SUB)을 구성할 수 있다. 상기 상부 기판(U_SUB)은 중간층(CTL)을 통해 제1 및 제2 전극들(PE1, PE2) 등을 포함한 표시 소자층(DPL)과 결합할 수도 있다. 이때, 상기 제1 및 제2 전극들(PE1, PE2) 상에는 제4 절연층(INS4)이 배치될 수 있다. 상기 제4 절연층(INS4)은 표시 소자층(DPL)과 상부 기판(U_SUB)을 결합하는 과정에서 제1 및 제2 전극들(PE1, PE2)을 커버하여 상기 제1 및 제2 전극들(PE1, PE2)이 외부로 노출되지 않게 할 수 있다. 상기 제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막일 수 있으나, 이에 한정되는 것은 아니다.
중간층(CTL)은 표시 소자층(DPL)과 상부 기판(U_SUB) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 발광 소자들(LD)에서 방출되어 상부 기판(U_SUB)으로 진행하는 광의 굴절률을 변환하여 화소(PXL)의 발광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다. 실시예에 따라, 중간층(CTL)은 절연성 및 접착성을 갖는 절연 물질로 구성된 충진재를 포함할 수도 있다.
상부 기판(U_SUB)은 베이스층(BSL), 컬러 필터층(CFL), 제5 절연층(INS5), 제2 뱅크(BNK2), 색 변환층(CCL), 및 제6 절연층(INS6)을 포함할 수 있다.
베이스층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
컬러 필터층(CFL)은 표시 소자층(DPL)과 마주보도록 베이스층(BSL)의 일면 상에 배치될 수 있다. 컬러 필터층(CFL)의 제1 컬러 필터(CF1)는 발광 영역(EMA)에서 색 변환층(CCL)과 대응하도록 베이스층(BSL)의 일면 상에 제공될 수 있다. 컬러 필터층(CFL)의 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩하도록 배치되어 차광 부재로 활용될 수 있다.
컬러 필터층(CFL)과 색 변환층(CCL) 사이에는 제5 절연층(INS5)이 배치될 수 있다.
제5 절연층(INS5)은 컬러 필터층(CFL) 상에 위치하여 상기 컬러 필터층(CFL)을 커버함으로써 상기 컬러 필터층(CFL)을 보호할 수 있다. 제5 절연층(INS5)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
제5 절연층(INS5)의 일면 상에는 제2 뱅크(BNK2)와 색 변환층(CCL)이 위치할 수 있다.
제2 뱅크(BNK2)와 색 변환층(CCL) 상에는 제6 절연층(INS6)이 전면적으로 배치될 수 있다.
제6 절연층(INS6)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제6 절연층(INS6)은 유기 재료를 포함한 유기막으로 구성될 수도 있다. 제6 절연층(INS6)은 색 변환층(CCL) 상에 위치하여 외부의 수분 및 습기 등으로부터 색 변환층(CCL)을 보호하여 색 변환층(CCL)의 신뢰성을 더욱 향상시킬 수 있다.
상술한 상부 기판(U_SUB)은 중간층(CTL)을 이용하여 표시 소자층(DPL)과 결합할 수 있다.
도 19 내지 도 27은 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 것으로, 도 6의 Ⅱ ~ Ⅱ'선 및 Ⅳ ~ Ⅳ'선에 대응하는 개략적인 단면도들이다.
이하에서는, 도 19 내지 도 27을 참조하여 실시예에 따른 표시 장치를 제조 방법에 따라 순차적으로 설명한다.
실시예에서, 단면도에 따라 표시 장치의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 기술 영역이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 19 내지 도 27에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 19를 참조하면, 화소 영역(PXA)의 기판(SUB) 상에 화소 회로층(PCL)을 형성한다. 화소 회로층(PCL) 상에 뱅크 패턴들(BNP)을 형성한다.
화소 회로층(PCL)에는 복수 개의 절연층들 및 회로 소자들이 배치될 수 있다.
도 1 내지 도 20을 참조하면, 대응하는 뱅크 패턴(BNP) 상에 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 형성한다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 이격되게 배치될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함한 불투명 금속으로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 알루미늄(Al)을 포함한 불투명 금속으로 구성될 수 있다.
도 1 내지 도 21을 참조하면, 제1 및 제2 정렬 전극들(ALE1, ALE2), 화소 회로층(PCL)의 비아층(VIA) 상에 제1 절연층(INS1)을 형성한다. 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막일 수 있다. 제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 프로파일에 대응하는 프로파일을 가져 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에서 단차가 발생할 수 있다.
도 1 내지 도 22를 참조하면, 제1 절연층(INS1) 상에 제1 뱅크(BNK1)를 형성한다. 제1 뱅크(BNK1)는 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 발광 영역(EMA)을 정의할 수 있다. 제1 뱅크(BNK1)는 대응하는 화소(PXL)에 발광 소자들(LD)을 공급할 때 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의할 수 있다.
도 1 내지 도 23을 참조하면, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호를 인가하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계를 형성한다.
잉크젯 프린팅 방식 등을 이용하여 발광 소자(LD)를 포함한 잉크를 화소 영역(PXA)에 투입한다. 일 예로, 제1 절연층(INS1) 상에 적어도 하나 이상의 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 잉크를 화소 영역(PXA)에 투입할 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 발광 소자들(LD)의 자가 정렬이 유도될 수 있다.
발광 소자들(LD)이 자가 정렬된 이후, 잉크에 포함된 용매를 휘발시키거나 이외의 다른 방식으로 제거한다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 위치한 제1 절연층(INS1)의 단차로 인하여 발광 소자(LD)와 그 하부에 위치한 제1 절연층(INS1) 사이에 공동(SP)이 형성될 수 있다. 상기 공동(SP)은 발광 소자(LD)와 제1 절연층(INS1)에 의해 둘러싸인 빈 공간일 수 있다.
도 1 내지 도 24를 참조하면, 화학기상증착 방법(Chemical Vapor Deposition, CVD) 등을 이용하여 발광 소자들(LD), 제1 절연층(INS1), 및 제1 뱅크(BNK1) 상에 전면적으로 제1 레이어(FL)를 형성한다.
제1 레이어(FL)는 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 레이어(FL)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
상술한 증착 단계에서, 제1 레이어(FL)는 공동(SP) 내부로 유입되어, 발광 소자(LD)의 배면(또는 하부 면), 제1 절연층(INS1)의 상면 및 측면 상에 각각 형성될 수 있다. 상기 공동(SP) 내부에 형성된 제1 레이어(FL)는 서로 연결되며 연속할 수 있다.
도 1 내지 도 25를 참조하면, 스핀 코팅 방식 등을 이용하여 제1 레이어(FL) 상에 전면적으로 제2 레이어(SL)를 형성한다.
제2 레이어(SL)는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제2 레이어(SL)는 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
상술한 코팅 단계에서, 제2 레이어(SL)는 공동(SP) 내부로 유입되어, 제1 레이어(FL)가 형성되지 않은 공동(SP)을 메울 수 있다.
도 1 내지 도 26을 참조하면, 건식 식각 방식을 이용하여 제2 레이어(SL)를 제거하여 제1 레이어(FL)를 외부로 노출한다.
상술한 건식 식각 단계에서, 공동(SP) 내에 형성된 제1 및 제2 레이어들(FL, SL)은 그 상부에 위치한 발광 소자(LD)에 의해 식각되지 않을 수 있다.
도 1 내지 도 27을 참조하면, 마스크를 이용한 포토리소그래피 공정을 진행하여 외부로 노출된 제1 레이어(FL)의 일부를 제거하여 제2 절연층(INS2)을 형성한다.
제2 절연층(INS2)은 발광 소자(LD)의 상부 면에 위치하여 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 또한, 제2 절연층(INS2)은 발광 소자(LD)가 배치되지 않은 발광 영역(EMA)에서 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 위치할 수 있다.
상술한 공정에서 사용되는 식각 가스에 의해 공동(SP) 내에 위치한 제1 레이어(FL)와 제2 레이어(SL) 각각의 일부가 제거되어 더미 패턴(DMP)이 형성될 수 있다. 일 예로, 상기 공동(SP) 내에서 제1 절연층(INS1)의 측면에 위치한 제1 레이어(FL)가 제거되고, 상기 제1 절연층(INS1)의 상면에 위치한 제1 레이어(FL)의 일부가 제거되어 제1 더미 레이어(DML1)가 형성된다. 또한, 상기 공동(SP) 내에서 발광 소자(LD)의 배면에 위치한 제1 레이어(FL)의 일부가 제거되어 제3 더미 레이어(DML3)가 형성된다. 상기 공동(SP) 내에서 제2 레이어(SL)의 일부가 제거되어 제2 더미 레이어(DML2)가 형성된다.
제3 방향(DR3)을 따라 순차적으로 적층된 제1 더미 레이어(DML1), 제2 더미 레이어(DML2), 및 제3 더미 레이어(DML3)를 포함한 더미 패턴(DMP)이 공동(SP) 내에 최종적으로 형성될 수 있다.
제1 더미 레이어(DML1), 제3 더미 레이어(DML3), 및 제2 절연층(INS2)은 무기 절연막일 수 있고, 제2 더미 레이어(DML2)은 유기 절연막일 수 있다.
더미 패턴(DMP) 및 제2 절연층(INS2)을 형성한 이후, 베이스 도전 물질을 도포하여 제1 전극(PE1)과 제2 전극(PE2)을 형성하는 공정이 진행될 수 있다. 상술한 공정에서, 공동(SP)의 양측면을 통해 상기 공동(SP) 내부로 상기 베이스 도전 물질이 형성될 수 있다. 상기 공동(SP) 내에 발광 소자(LD)의 배면과 접촉하고 제1 절연층(INS1)의 상면과 접촉하는 더미 패턴(DMP)이 위치함에 따라 상기 공동(SP) 내부에서 상기 더미 패턴(DMP)의 일측에 위치한 상기 베이스 도전 물질과 상기 더미 패턴(DMP)의 타측에 위치한 상기 베이스 도전 물질이 서로 연결되어 쇼트되는 불량이 방지될 수 있다.
상술한 제조 방법을 통하여 형성된 표시 장치(DD)(또는 화소(PXL))는, 제1 절연층(INS1)과 발광 소자(LD) 사이에 형성된 공동(SP) 내부에 절연 물질을 포함한 더미 패턴(DMP)을 배치하여 상기 공동(SP) 내에서 제1 전극(PE1)과 제2 전극(PE2)이 서로 연결되어 쇼트되는 불량을 줄이거나 최소화하여 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
PXL: 화소
SUB: 기판
EMA: 발광 영역
NEA: 비발광 영역
PXC: 화소 회로
EMU: 발광부
LD: 발광 소자
PCL: 화소 회로층
DPL: 표시 소자층
DMP: 더미 패턴
DML1, DML2, DML3: 제1, 제2, 및 제3 더미 레이어
SP: 공동
INS1 ~ INS6: 제1 내지 제6 절연층
FL: 제1 레이어
SL: 제2 레이어

Claims (20)

  1. 기판 상에 배치된 복수의 화소들을 포함하고,
    상기 복수의 화소들 각각은,
    상기 기판 상에 위치하며, 서로 이격된 제1 정렬 전극과 제2 정렬 전극;
    상기 제1 및 제2 정렬 전극들 상에 배치된 제1 절연층;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 위치한 발광 소자;
    상기 제1 절연층과 상기 발광 소자 사이에 위치하는 더미 패턴;
    상기 발광 소자 상에 위치하며, 상기 발광 소자의 제1 단부와 제2 단부를 노출하는 제2 절연층;
    상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 전극; 및
    상기 제1 전극과 이격되며, 상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 전극을 포함하고,
    상기 더미 패턴은 상기 제2 절연층과 동일한 물질을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 더미 패턴은, 상기 제1 절연층과 상기 발광 소자에 둘러싸인 공동(空洞) 내에 위치하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 더미 패턴과 상기 제2 절연층은 동일한 폭을 갖는, 표시 장치.
  4. 제2 항에 있어서,
    상기 더미 패턴은, 상기 공동 내에서, 순차적으로 적층된 제1 더미 레이어, 제2 더미 레이어, 및 제3 더미 레이어를 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 더미 레이어는 상기 제1 절연층 상에 위치하여 상기 제1 절연층과 접촉하고,
    상기 제3 더미 레이어는 상기 발광 소자 배면에 위치하여 상기 발광 소자 배면과 접촉하며,
    상기 제2 더미 레이어는 상기 제1 더미 레이어와 상기 제3 더미 레이어 사이에 위치하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 더미 레이어와 상기 제3 더미 레이어는 상기 제2 절연층과 동일한 물질을 포함하고, 상기 제2 더미 레이어는 상기 제2 절연층과 상이한 물질을 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 더미 레이어, 상기 제3 더미 레이어, 및 상기 제2 절연층은 무기 절연 물질을 포함하고, 상기 제2 더미 레이어는 유기 절연 물질을 포함하는, 표시 장치.
  8. 제5 항에 있어서,
    상기 더미 패턴은 상기 공동 내에서 상기 제2 절연층과 대응되게 위치하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 공동은 상기 더미 패턴을 사이에 둔 제1 개구부와 제2 개구부를 포함하고,
    상기 제1 개구부는 상기 발광 소자의 상기 제1 단부에 대응되게 위치하고, 상기 제2 개구부는 상기 발광 소자의 제2 단부에 대응되게 위치하는, 표시 장치.
  10. 제9 항에 있어서,
    단면 상에서 볼 때, 상기 더미 패턴은 기울기가 상이한 측면을 포함한 다각 형상을 갖는, 표시 장치.
  11. 제5 항에 있어서,
    상기 더미 패턴은 상기 공동을 전체적으로 채우는, 표시 장치.
  12. 제5 항에 있어서,
    상기 복수의 화소들 각각은 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제3 절연층은 상기 제1 및 제2 전극들 중 하나를 덮고,
    상기 제1 및 제2 전극들 중 나머지는 상기 제3 절연층 상에 위치하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 더미 패턴은 상기 공동 내에서 상기 제1 및 제2 정렬 전극들 중 하나에 인접하게 위치하는, 표시 장치.
  14. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 상기 제2 절연층을 사이에 두고 이격되는, 표시 장치.
  15. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 상기 공동 내에서 상기 더미 패턴을 사이에 두고 이격되는, 표시 장치.
  16. 제1 항에 있어서,
    상기 복수의 화소들 각각은,
    발광 영역 및 비발광 영역;
    상기 비발광 영역에 위치하며, 상기 발광 영역에 대응하는 개구를 포함하는 제1 뱅크;
    상기 발광 영역에 위치하는 상기 발광 소자;
    상기 제1 및 제2 전극들 상부에 위치하고, 상기 발광 소자와 대응하도록 상기 발광 영역에 제공되며, 색 변환 입자들을 포함하는 색 변환층;
    상기 비발광 영역에서 상기 제1 뱅크 상에 위치하고, 상기 색 변환층을 둘러싸는 제2 뱅크; 및
    상기 색 변환층 상에 위치하여 상기 색 변환층에서 방출된 광을 선택적으로 투과하는 컬러 필터층을 더 포함하는, 표시 장치.
  17. 기판 상에 서로 이격되게 배치된 제1 정렬 전극과 제2 정렬 전극을 형성하는 단계;
    상기 제1 및 제2 전극들 상에 제1 절연층을 형성하는 단계;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 발광 소자를 정렬하는 단계;
    상기 발광 소자 및 상기 제1 절연층 상에 제1 레이어를 형성하되, 상기 제1 레이어는 상기 발광 소자와 상기 제1 절연층에 의해 둘러싸인 공동(空洞) 내에서 상기 발광 소자의 배면 및 상기 제1 절연층의 일면 상에 각각 위치하는 단계;
    상기 제1 레이어 상에 제2 레이어를 형성하되, 상기 제2 레이어는 상기 공동 내에서 상기 발광 소자의 배면에 위치하는 상기 제1 레이어와 상기 제1 절연층의 일면 상에 위치하는 상기 제1 레이어 사이를 메우는 단계;
    건식 식각 공정을 진행하여 상기 발광 소자 상의 상기 제1 레이어 상에 위치한 상기 제2 레이어를 제거하는 단계; 및
    포토리소그래피 공정을 진행하여 상기 제1 레이어의 일부를 제거하여 상기 발광 소자의 상면에 제2 절연층을 형성하는 단계를 포함하고,
    상기 제2 절연층을 형성하는 단계에서, 상기 공동 내에 위치한 상기 제1 및 제2 레이어들 각각의 일부가 제거되어 더미 패턴이 형성되는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 더미 패턴은, 상기 공동 내에서 상기 제1 절연층 상에 위치한 제1 더미 레이어, 상기 발광 소자의 배면에 위치한 제3 더미 레이어, 상기 제1 더미 레이어와 상기 제3 더미 레이어 사이에 위치한 제2 더미 레이어를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 및 제3 더미 레이어들은 상기 제2 절연층과 동일한 물질을 포함하고, 상기 제2 더미 레이어는 상기 제2 절연층과 상이한 물질을 포함하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 및 제3 더미 레이어들과 상기 제2 절연층은 무기 절연 물질을 포함하고, 상기 제2 더미 레이어는 유기 절연 물질을 포함하는, 표시 장치의 제조 방법.
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