KR20240027935A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20240027935A
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김경배
김동우
박도영
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삼성디스플레이 주식회사
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Abstract

실시예에 따른 표시 장치는, 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싼 비표시 영역을 포함한 기판; 상기 화소 영역에 제공되며, 발광 소자, 상기 발광 소자 상에 위치한 색 변환층, 및 상기 색 변환층 상에 위치한 컬러 필터층을 포함한 화소; 상기 비표시 영역에 제공되며, 상기 표시 영역을 둘러싸는 제1 단차 보상 패턴; 및 상기 비표시 영역에 제공되며, 제1 단부가 상기 표시 영역에 인접하고 상기 제1 단부와 마주보는 제2 단부가 상기 기판의 가장 자리에 인접한 제2 단차 보상 패턴을 포함할 수 있다. 상기 제2 단차 보상 패턴은 상기 제1 단차 보상 패턴 상에 위치하여 상기 제1 단차 보상 패턴과 중첩하고, 상기 제1 단차 보상 패턴의 일 단부를 커버할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은 신뢰성을 향상시킬 수 있는 표시 장치를 제공할 수 있다.
또한, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공할 수 있다.
실시예에 따른 표시 장치는 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싼 비표시 영역을 포함한 기판; 상기 화소 영역에 제공되며, 발광 소자, 상기 발광 소자 상에 위치한 색 변환층, 및 상기 색 변환층 상에 위치한 컬러 필터층을 포함한 화소; 상기 비표시 영역에 제공되며, 상기 표시 영역을 둘러싸는 제1 단차 보상 패턴; 및 상기 비표시 영역에 제공되며, 제1 단부가 상기 표시 영역에 인접하고 상기 제1 단부와 마주보는 제2 단부가 상기 기판의 가장 자리에 인접한 제2 단차 보상 패턴을 포함할 수 있다. 상기 제2 단차 보상 패턴은 상기 제1 단차 보상 패턴 상에 위치하여 상기 제1 단차 보상 패턴과 중첩하고, 상기 제1 단차 보상 패턴의 일 단부를 커버할 수 있다.
실시예에 있어서, 상기 제2 단차 보상 패턴은 상기 컬러 필터층과 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 컬러 필터층과 상기 제2 단차 보상 패턴은 각각 순차적으로 적층된 제1 컬러 필터 패턴, 제2 컬러 필터 패턴, 및 제3 컬러 필터 패턴을 포함할 수 있다. 상기 제1 컬러 필터 패턴은 적색 컬러 필터이고, 상기 제2 컬러 필터 패턴은 녹색 컬러 필터이며, 상기 제3 컬러 필터 패턴은 청색 컬러 필터일 수 있다.
실시예에 있어서, 상기 제1 단차 보상 패턴은 상기 표시 영역에 인접한 제3 단부 및 상기 제3 단부와 마주보는 제4 단부를 포함할 수 있다. 상기 제2 단차 보상 패턴의 상기 제1 단부는 상기 제1 단차 보상 패턴의 상기 제3 단부보다 상기 표시 영역에 인접하게 위치할 수 있다. 상기 제2 단차 보상 패턴의 상기 제2 단부는 상기 제1 단차 보상 패턴의 상기 제4 단부보다 상기 기판의 가장 자리에 인접하게 위치하며, 상기 제4 단부를 커버할 수 있다.
실시예에 있어서, 상기 비표시 영역은, 상기 표시 영역에 가장 인접한 제1 영역, 상기 제1 영역에 인접한 제2 영역, 상기 제2 영역과 상기 기판의 가장 자리에 인접한 제3 영역을 포함할 수 있다. 상기 제1 영역에는 더미 화소가 위치하고, 상기 제2 영역에는 신호 배선들이 위치하며, 상기 제3 영역에는 정전기 방지 회로가 위치할 수 있다.
실시예에 있어서, 상기 제1 단차 보상 패턴은 상기 제2 영역에 위치할 수 있다.
실시예에 있어서, 상기 제2 단차 보상 패턴은 상기 제2 영역으로부터 상기 제3 영역까지 연장될 수 있다.
실시예에 있어서, 상기 화소는, 발광 영역 및 비발광 영역; 상기 기판 상에 배치되고, 상기 발광 소자와 전기적으로 연결된 트랜지스터 및 상기 트랜지스터를 커버하는 비아층; 적어도 상기 발광 영역에 대응하도록 상기 비아층 상에 위치한 뱅크 패턴; 상기 뱅크 패턴 상에 위치하며, 서로 이격된 제1 정렬 전극과 제2 정렬 전극; 상기 제1 및 제2 정렬 전극들 상에 배치된 제1 절연층; 상기 비발광 영역에 위치하며, 상기 발광 영역에 대응하는 개구를 포함하는 제1 뱅크; 적어도 상기 발광 영역에 위치하며, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 배치된 상기 발광 소자; 상기 발광 소자 상에 위치하며 상기 발광 소자의 제1 단부와 제2 단부를 노출하는 제2 절연층; 적어도 상기 발광 영역에 위치하며, 상기 제2 절연층 상에서 서로 이격된 제1 전극과 제2 전극; 상기 제1 및 제2 전극들과 상기 제1 뱅크 상에 배치된 제3 절연층; 상기 제3 절연층 상에 위치하고, 상기 발광 소자와 대응하도록 상기 발광 영역에 제공되며, 색 변환 입자들을 포함하는 상기 색 변환층; 및 상기 비표시 영역에서 상기 제1 뱅크 상에 위치하고, 상기 색 변환층을 둘러싸는 제2 뱅크를 포함할 수 있다.
실시예에 있어서, 상기 제1 단차 보상 패턴은 상기 제2 뱅크와 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 뱅크 패턴과 상기 제1 뱅크는 상기 표시 영역, 상기 제1 영역, 및 상기 제2 영역에 제공될 수 있다. 상기 제1 및 제3 절연층들은 상기 표시 영역으로부터 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역까지 제공될 수 있다. 상기 제1 뱅크는 상기 제1 절연층을 사이에 두고 상기 뱅크 패턴 상부에 위치하여 상기 뱅크 패턴과 중첩할 수 있다.
실시예에 있어서, 상기 제1 절연층은 상기 뱅크 패턴의 일 영역을 노출하는 제1 개구부를 포함할 수 있다. 상기 제3 절연층은 상기 제1 뱅크의 일 영역을 노출하는 제2 개구부를 포함할 수 있다.
실시예에 있어서, 상기 비아층은 상기 제3 영역에서 그 일부가 제거되어 형성된 밸리를 포함할 수 있다. 상기 제1 절연층은 상기 밸리 상에 배치되어 상기 밸리를 커버할 수 있다. 상기 제3 절연층은 상기 제1 절연층 상에 배치될 수 있다.
실시예에 있어서, 상기 제1 단차 보상 패턴의 제4 단부는 상기 제3 영역에 위치하며 상기 제2 영역에서 상기 제3 영역에 가장 인접하게 위치한 상기 제1 뱅크를 커버할 수 있다.
실시예에 있어서, 상기 비아층은 상기 제2 영역에서 그 일부가 제거되어 형성된 밸리를 포함할 수 있다. 상기 제1 절연층은 상기 밸리 상에 배치되어 상기 밸리를 커버할 수 있다. 상기 제3 절연층은 상기 제1 절연층 상에 배치될 수 있다. 상기 제1 단차 보상 패턴은 상기 밸리와 중첩할 수 있다.
실시예에 있어서, 상기 제1 단차 보상 패턴의 상기 제4 단부는 상기 제2 영역에서 상기 제3 영역에 가장 인접하게 위치한 상기 제1 뱅크 상의 상기 제3 절연층 상에 위치하여 상기 제1 뱅크와 중첩할 수 있다.
실시예에 있어서, 상기 제2 단차 보상 패턴은 블랙 매트릭스를 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제2 뱅크 및 상기 색 변환층 상에 배치된 제1 캡핑층; 상기 제1 캡핑층 상에 배치된 저굴절층; 상기 저굴절층 상에 배치된 제2 캡핑층; 상기 컬러 필터층 상에 배치된 평탄화층; 및 상기 평탄화층 상에 배치된 오버 코트층을 더 포함할 수 있다.
실시예에 있어서, 상기 제1 캡핑층, 상기 제2 캡핑층, 및 상기 평탄화층은 상기 표시 영역, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 제공될 수 있다. 상기 저굴절층 및 상기 오버 코트층은 상기 표시 영역, 상기 제1 영역, 및 상기 제2 영역에 제공될 수 있다.
실시예에 있어서, 상기 저굴절층의 단부는 상기 제2 영역에서 상기 제1 단차 보상 패턴 상의 상기 제1 캡핑층의 일면 상에 위치할 수 있다. 상기 오버 코트층의 단부는 상기 제2 영역에서 상기 제2 단차 보상 패턴 상의 상기 평탄화층의 일면 상에 위치할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 오버 코트층 및 상기 평탄화층 상에 배치되어 상기 기판과 결합하는 반사 방지 필름을 더 포함할 수 있다.
실시예에 따른 표시 장치의 제조 방법은, 표시 영역과, 상기 표시 영역에 인접한 제1 영역, 상기 제1 영역에 인접한 제2 영역, 및 상기 제2 영역에 인접한 제3 영역을 포함한 비표시 영역을 갖는 기판을 준비하는 단계; 상기 제2 영역의 상기 기판 상에 제1 단차 보상 패턴을 형성하고, 상기 표시 영역과 상기 제1 영역의 상기 기판 상에 각각 상기 제1 단차 보상 패턴과 동일한 물질을 포함한 뱅크를 형성하는 단계; 상기 뱅크에 의해 둘러싸인 공간에 색 변환층을 형성하는 단계; 상기 색 변환층 및 상기 제1 단차 보상 패턴 상에 제1 캡핑층을 형성하는 단계; 잉크젯 프린팅 방식으로 상기 표시 영역의 상기 제1 캡핑층, 상기 제1 영역의 상기 제1 캡핑층, 및 상기 제2 영역의 상기 제1 캡핑층 상에 저굴절층을 형성하는 단계; 상기 저굴절층 및 상기 제1 캡핑층 상에 제2 캡핑층을 형성하는 단계; 상기 표시 영역 및 상기 제1 영역 각각의 상기 제2 캡핑층 상에 컬러 필터층을 형성하고, 상기 제2 및 제3 영역 각각의 상기 제2 캡핑층 상에 상기 컬러 필터층과 동일한 물질을 포함한 제2 단차 보상 패턴을 형성하는 단계: 상기 컬러 필터층과 상기 제2 단차 보상 패턴 상에 평탄화층을 형성하는 단계; 및 잉크젯 프린팅 방식으로 상기 표시 영역, 상기 제1 영역, 및 상기 제2 영역 각각의 상기 평탄화층 상에 오버 코트층을 형성하는 단계를 포함하여 제조될 수 있다.
실시예에 따르면, 표시 영역의 제2 뱅크와 동일한 물질로 구성된 제1 단차 보상 패턴 및 표시 영역의 컬러 필터층과 동일한 물질로 구성되거나 블랙 매트릭스로 구성된 제2 단차 보상 패턴이 비표시 영역에 배치될 수 있다. 제1 단차 보상 패턴과 제2 단차 보상 패턴은 비표시 영역에 배치된 구성들과 반사 방지 필름 사이의 단차를 완화시킬 수 있다. 제1 및 제2 단차 보상 패턴들은 비표시 영역의 오버 코트층과 반사 방지 필름 부착시 발생할 수 있는 공극을 줄이거나 최소화할 수 있다.
따라서, 신뢰성이 향상된 표시 장치 및 그의 제조 방법이 제공될 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 도시한 개략적인 사시도이다.
도 2는 도 1의 발광 소자의 개략적인 단면도이다.
도 3은 실시예에 따른 표시 장치를 도시한 개략적인 평면도이다.
도 4는 도 3의 표시 패널을 도시한 개략적인 단면도이다.
도 5는 도 3에 도시된 화소들 각각에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도이다.
도 6은 실시예에 따른 화소의 표시 소자층을 도시한 개략적인 평면도이다.
도 7 내지 도 9는 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이다.
도 10은 도 6의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 11 내지 도 16은 도 3의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이다.
도 17 내지 도 27은 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 Ⅰ ~ Ⅰ'선에 대응하는 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자(LD)를 도시한 개략적인 사시도이며, 도 2는 도 1의 발광 소자(LD)의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현할 수 있다. 발광 소자(LD)의 종류 및/또는 형상이 도 1에 도시된 실시예들에 한정되지는 않는다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
도 1 및 도 2에 있어서, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 여기서, 아연 산화물(ZnOx)는 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 타이타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)이 발광 소자(LD)의 코어(core), 즉, 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)이 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)이 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함한 절연막(14)을 더 포함할 수 있다. 코어-쉘 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광부(발광 장치 또는 발광 유닛)는, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 실시예에 따른 표시 장치(DD)를 도시한 개략적인 평면도이며, 도 4는 도 3의 표시 패널(DP)을 도시한 개략적인 단면도이다.
도 3 및 도 4에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 패널(DP)(또는 표시 장치(DD))은 기판(SUB), 기판(SUB) 상에 배치된 화소들(PXL)을 포함할 수 있다. 각각의 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들(PXA)을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 실시예에서, 화소들(PXL)은 스트라이프 배열 구조 등으로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되는 것은 아니다.
각각의 화소(PXL)는 기판(SUB) 상에 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 광학층(LCL)을 포함할 수 있다.
화소 회로층(PCL)에는 기판(SUB) 상에 제공되며, 복수의 트랜지스터들 및 상기 트랜지스터들에 전기적으로 접속된 신호 배선들을 포함하는 화소 회로(도 5의 "PXC" 참고)가 배치될 수 있다. 각각의 트랜지스터는, 예를 들어, 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및/또는 산화물 반도체를 포함할 수 있다. 게이트 전극, 제1 단자(또는 소스 전극), 및 제2 단자(또는 드레인 전극)는 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 발광 소자층(LDL) 및 광학층(LCL)을 포함할 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 배치될 수 있다. 발광 소자층(LDL)에는 광을 방출하는 발광 소자(LD)를 포함한 발광부(도 5의 "EMU" 참고)가 위치할 수 있다. 상기 발광부(EMU)에는 서로 이격된 제1 정렬 전극(또는 제1 정렬 배선) 및 제2 정렬 전극(또는 제2 정렬 배선)이 배치될 수 있다. 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자(LD)가 배치될 수 있다.
발광 소자층(LDL) 상에는 광학층(LCL)이 배치될 수 있다. 광학층(LCL)은 발광 소자(LD)에서 방출된 광을 우수한 색 재현성을 갖는 광으로 변환하여 출사함으로써 각 화소(PXL)의 출광 효율을 향상시킬 수 있다. 광학층(LCL)은 색 변환층 및 컬러 필터층을 포함할 수 있다.
각 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 각각의 화소(PXL)에 연결된 배선부 및 배선부에 연결되며 상기 화소(PXL)를 구동하기 위한 구동부가 제공될 수 있다.
비표시 영역(NDA)은, 화소들(PXL)을 구동하기 위하여 상기 화소들(PXL)과 전기적으로 연결된 소정의 배선들(일 예로, 팬아웃 라인들), 패드들(PD), 더미 화소들(DPXL), 및/또는 내장 회로부가 제공되는 영역일 수 있다.
패드들(PD)은 표시 영역(DA)에 마련된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다.
더미 화소들(DPXL)은 표시 영역(DA)에 마련된 화소들(PXL)과 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 더미 화소들(DPXL)은 비표시 영역(NDA)의 일 영역에 위치하며 화소들(PXL)과 전기적으로 분리될 수 있다. 더미 화소들(DPXL)은 상기 비표시 영역(NDA)의 일 영역에 고립된 형상으로 제공될 수 있다. 더미 화소들(DPXL)은 제조 공정 중에 발생할 수 있는 편차에 의한 불량 등을 방지하기 위하여 비표시 영역(NDA)에 마련될 수 있으며, 실시예에 따라 선택적으로 구비될 수 있다.
실시예에서, 비표시 영역(NDA)에는 단차 보상 패턴이 배치될 수 있다. 단차 보상 패턴은 비표시 영역(NDA)에 위치한 구성들에 의한 단차를 완화하며 표시 영역(DA)에 배치되는 저굴절층(도 11의 "ARL" 참고) 및 오버 코트층(도 11의 "OC" 참고)을 형성하는 과정에서 상기 저굴절층의 베이스 물질(일 예로, 잉크젯 타입 재료)과 상기 오버 코트층의 베이스 물질(일 예로, 잉크젯 타입 재료)의 유속을 제어하여 목적하지 않는 영역으로 상기 베이스 물질들이 이동하는 것을 방지할 수 있다.
단차 보상 패턴은 제1 단차 보상 패턴(SCP1)과 제2 단차 보상 패턴(SCP2)을 포함할 수 있다.
제1 단차 보상 패턴(SCP1)과 제2 단차 보상 패턴(SCP2)은 모두 비표시 영역(NDA) 내에 위치할 수 있으며, 제2 단차 보상 패턴(SCP2)이 제1 단차 보상 패턴(SCP1) 보다 상대적으로 표시 영역(DA)에 인접하여 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제1 단차 보상 패턴(SCP1)이 제2 단차 보상 패턴(SCP2)보다 상대적으로 표시 영역(DA)에 인접하여 위치할 수도 있다.
제1 단차 보상 패턴(SCP1)은 평면 상에서 표시 영역(DA)을 둘러싸도록 배치될 수 있으며, 제2 단차 보상 패턴(SCP2)은 표시 영역(DA)을 둘러싸도록 배치되며, 제1 단차 보상 패턴(SCP1)과 중첩할 수 있다. 제1 단차 보상 패턴(SCP1)은 표시 영역(DA)에 인접하게 위치한 제1 단부(ED1) 및 상기 제1 단부(ED1)와 마주보며 기판(SUB)의 가장 자리에 인접하게 위치한 제2 단부(ED2)를 포함할 수 있다. 제2 단차 보상 패턴(SCP2)은 제1 단차 보상 패턴(SCP1)의 제1 단부(ED1)와 제2 단부(ED2) 사이에 위치하되 표시 영역(DA)에 인접하게 위치한 제3 단부(ED3) 및 상기 제3 단부(ED3)와 마주보며 상기 제3 단부(ED3)보다 기판(SUB)의 가장 자리에 인접하게 위치한 제4 단부(ED4)를 포함할 수 있다. 제1 및 제2 단차 보상 패턴들(SCP1, SCP2)은 비표시 영역(NDA)에서 더미 화소들(DPXL)의 적어도 일측을 둘러쌀 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 단차 보상 패턴들(SCP1, SPC2)에 대한 자세한 설명은 도 11을 참고하여 후술하기로 한다.
도 5는 도 3에 도시된 화소들(PXL) 각각에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도이다.
예를 들어, 도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 각 화소(PXL)의 구성 요소들의 연결 관계가 이에 한정되지는 않는다.
도 1 내지 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원 배선(PL1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 전극(PE1)(또는 제1 화소 전극), 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)에 연결되는 제2 전극(PE2)(또는 제2 화소 전극), 제1 및 제2 전극들(PE1, PE2)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다.
실시예에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)는, 예를 들어, 적어도 하나의 제1 발광 소자(LD1)를 포함하는 제1 직렬 단(SET1) 및 적어도 하나의 제2 발광 소자(LD2)를 포함하는 제2 직렬 단(SET2)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(PE1) 및 중간 전극(CTE)(또는 브릿지 전극)과, 제1 전극(PE1)과 중간 전극(CTE) 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 전극(PE1)과 중간 전극(CTE)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(PE1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 중간 전극(CTE)에 전기적으로 연결될 수 있다.
제2 직렬 단(SET2)은 중간 전극(CTE) 및 제2 전극(PE2)과, 중간 전극(CTE) 및 제2 전극(PE2) 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 중간 전극(CTE) 및 제2 전극(PE2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 중간 전극(CTE)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 전극(PE2)에 전기적으로 연결될 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로, 제1 전극(PE1)은 발광부(EMU)의 애노드일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로, 제2 전극(PE2)은 발광부(EMU)의 캐소드일 수 있다.
발광 소자들(LD)을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직/병렬 구조로 연결한 화소(PXL)에서는 일부의 직렬 단의 발광 소자들(LD)을 통해 소정의 휘도를 표현할 수 있으므로 화소(PXL)의 암점 불량 가능성을 낮출 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 소자들(LD)을 직렬로만 연결하여 발광부(EMU)를 구성하거나, 병렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자들(LD)은 각각 적어도 하나의 전극(일 예로, 제1 전극(PE1)), 화소 회로(PXC) 및/또는 제1 전원 배선(PL1) 등을 경유하여 제1 구동 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, p형 단부)와, 적어도 하나의 다른 전극(일 예로, 제2 전극(PE2)) 및 제2 전원 배선(PL2) 등을 경유하여 제2 구동 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
실시예에 따라, 발광부(EMU)는 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)(일 예로, j번째 데이터 라인)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)(일 예로, i번째 스캔 라인)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)(일 예로, j번째 센싱 라인)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 전기적으로 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)(일 예로, i번째 제어 라인)에 전기적으로 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 상부 전극(UE)(또는 제2 스토리지 전극)은 초기화될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)(또는 제1 스토리지 전극)과 상부 전극(UE)(또는 제2 스토리지 전극)을 포함할 수 있다. 하부 전극(LE)은 제1 노드(N1)에 전기적으로 연결될 수 있고, 상부 전극(UE)은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 5에서는 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 N 타입 트랜지스터들인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P 타입 트랜지스터로 변경될 수도 있다. 또한, 도 5에서는 발광부(EMU)가 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 발광부(EMU)는 제1 구동 전원(VDD)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
이하의 실시예에서는, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 X축 방향)을 제1 방향(DR1)으로 표시하고 평면 상에서의 세로 방향(또는 Y축 방향)을 제2 방향(DR2)으로 표시하며, 단면 상에서의 세로 방향을 제3 방향(DR3)으로 표시하기로 한다.
도 6은 실시예에 따른 화소(PXL)의 표시 소자층을 도시한 개략적인 평면도이다.
도 6에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들 및 상기 트랜지스터들에 전기적으로 연결된 신호 배선들의 도시를 생략하였다.
이하의 실시예에서는, 도 6에 도시된 화소(PXL)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 6을 참조하면, 화소(PXL)는 기판(SUB) 상에 마련된(또는 제공된) 화소 영역(PXA)에 위치할 수 있다.
화소(PXL)는 비발광 영역(NEA)에 위치한 제1 뱅크(BNK1) 및 발광 영역(EMA)에 위치한 발광 소자들(LD)을 포함할 수 있다.
제1 뱅크(BNK1)는 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 화소 영역(PXA)(또는 발광 영역(EMA))을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다.
실시예에 있어서, 제1 뱅크(BNK1)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 제1 뱅크(BNK1)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 화소(PXL)에 색 변환 패턴(도 7의 "CCP" 참고)을 공급하는 과정에서, 색 변환 패턴(CCP)이 공급되어야 할 각각의 발광 영역(EMA)을 최종적으로 정의하는 화소 정의막일 수도 있다.
실시예에 따라, 제1 뱅크(BNK1)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
제1 뱅크(BNK1)는, 화소 영역(PXA)에서 그 하부에 위치한 구성들을 노출하는 적어도 하나의 개구(OP)를 포함할 수 있다. 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)과 제1 뱅크(BNK1)의 개구(OP)는 서로 대응할 수 있다.
각 화소(PXL)의 비발광 영역(NEA) 내에 전극 분리 영역(OPA)이 위치할 수 있다. 전극 분리 영역(OPA)은 각 화소(PXL)에서 제1 정렬 전극(ALE1)이 제2 방향(DR2)으로 인접한 화소(PXL)에 제공된 제1 정렬 전극(ALE1)과 분리되는 영역일 수 있다.
표시 소자층(DPL)(또는 발광부(EMU))은 발광 영역(EMA)에 제공되는 전극(PE)(또는 화소 전극), 상기 전극(PE)에 전기적으로 연결된 발광 소자들(LD), 및 상기 전극(PE)과 대응되는 위치에 제공된 정렬 전극들(ALE)을 포함할 수 있다. 일 예로, 발광 영역(EMA)에는 제1 전극(PE1)(또는 제1 화소 전극), 제2 전극(PE2)(또는 제2 화소 전극), 발광 소자들(LD), 제1 및 제2 정렬 전극들(ALE1, ALE2)이 배치될 수 있다. 또한, 발광 영역(EMA)에는 중간 전극(CTE)이 배치될 수 있다. 상기 전극들(PE) 및/또는 상기 정렬 전극들(ALE)의 각각의 개수, 형상, 크기, 및 배열 구조 등은 화소(PXL)(특히, 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
실시예에 있어서, 상기 화소(PXL)가 제공되는 기판(SUB)의 일면을 기준으로, 정렬 전극들(ALE), 발광 소자들(LD), 및 전극들(PE)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 화소(PXL)(또는 발광부(EMU))를 구성하는 전극 패턴들의 위치 및 형상 순서는 다양하게 변경될 수 있다. 화소(PXL)의 적층 구조(또는 단면 구조)에 대한 설명은 도 7 내지 도 10을 참고하여 후술하기로 한다.
정렬 전극들(ALE)은, 적어도 발광 영역(EMA)에 위치하며 상기 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장될 수 있다. 정렬 전극들(ALE)은 제1 방향(DR1)으로 서로 이격되게 배열되는 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)을 포함할 수 있다.
제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 중 적어도 하나는, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 발광 영역(EMA)에 공급 및 정렬된 이후에 다른 전극(일 예로, 제2 방향(DR2)으로 각 화소(PXL)에 인접한 인접 화소(PXL)에 제공된 정렬 전극(ALE))으로부터 분리될 수 있다. 일 예로, 제1 정렬 전극(ALE1)은 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 발광 영역(EMA)에 공급 및 정렬된 이후에 해당 화소(PXL)에 인접한 인접 화소들(PXL)에 제공된 제1 정렬 전극(ALE1)으로부터 분리될 수 있다.
구체적으로, 표시 영역(DA)에 제공된 제1 정렬 전극(ALE1)은, 표시 장치(DD)(또는 화소(PXL))의 제조 공정에서 서로 연결되도록 형성될 수 있다. 예를 들어, 제1 정렬 전극들(ALE1)은 플로팅 패턴(FTP)과 일체로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 플로팅 패턴(FTP)은 제3 비아홀(VIH3)을 통해 화소 회로층(PCL)의 일부 구성, 일 예로, 제1 전원 배선(도 5의 "PL1" 참고)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 정렬 공정에서, 제1 전원 배선(PL1)을 통해 제1 정렬 배선으로 제1 정렬 신호가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 비발광 영역(NEA)에 위치하는 제3 비아홀(VIH3)의 주변에서 제1 정렬 배선의 일부를 제거하여(또는 제1 정렬 배선을 끊어), 제1 정렬 전극들(ALE1)과 제1 전원 배선(PL1) 사이의 전기적 연결을 끊을 수 있다. 예를 들어, 플로팅 패턴(FTP)의 주변에 위치한 전극 분리 영역(OPA)에서 제1 정렬 배선을 끊음으로써, 상기 제1 정렬 배선을 제1 정렬 전극들(ALE1)과 플로팅 패턴들(FTP)로 분리할 수 있다. 또한, 인접한 화소열 사이의 전극 분리 영역(OPA)에서 제1 정렬 배선을 끊어 인접한 화소들(PXL)의 제1 정렬 전극들(ALE1)을 분리할 수 있다. 이에 따라, 동일한 화소 열에 위치한 화소들(PXL)의 제1 정렬 전극들(ALE1)이 전기적으로 서로 분리되어 화소들(PXL)은 개별적으로 구동할 수 있다.
평면 상에서 볼 때, 발광 영역(EMA)에서 제1 방향(DR1)을 따라 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)의 순으로 배열될 수 있다. 상기 제2 정렬 전극(ALE2)은 상기 제1 정렬 전극(ALE1)의 일측(일 예로, 좌측)에 인접하게 위치하고, 상기 다른 제2 정렬 전극(ALE2)은 상기 제1 정렬 전극(ALE1)의 타측(일 예로, 우측)에 인접하게 위치할 수 있다.
제1 정렬 전극(ALE1)은 제2 비아홀(VIH2)을 통하여 화소 회로(PXC)의 일부 구성, 일 예로, 스토리지 커패시터(도 5의 "Cst" 참고)의 상부 전극(도 5의 "UE" 참고)(또는 제2 스토리지 전극)과 전기적으로 연결될 수 있다. 제2 비아홀(VIH2)은 제1 정렬 전극(ALE1)과 상부 전극(UE) 사이에 위치한 절연층의 일 영역이 개구되어 형성될 수 있다.
다른 제2 정렬 전극(ALE2)은 제1 비아홀(VIH1)을 통하여 화소 회로(PXC)의 일부 구성, 일 예로, 제2 전원 배선(도 5의 "PL2" 참고)과 전기적으로 연결될 수 있다. 제1 비아홀(VIH1)은 다른 제2 정렬 전극(ALE2)과 제2 전원 배선(PL2) 사이에 위치한 절연층의 일 영역이 개구되어 형성될 수 있다.
발광 영역(EMA)에서 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 각각은 제1 방향(DR1)으로 인접한 정렬 전극(ALE)과 이격되게 배치될 수 있다. 제2 정렬 전극들(ALE2)은 인접한 화소(PXL)에 위치한 제2 정렬 전극들(ALE2)과 비일체 또는 일체로 형성되어 전기적으로 연결될 수 있다. 일 예로, 상기 제2 정렬 전극(ALE2)은 인접한 화소(PXL)의 다른 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있고, 상기 다른 제2 정렬 전극(ALE2)은 인접한 화소(PXL)의 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다.
제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2) 각각은, 각 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 소정의 신호(일 예로, 정렬 신호)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 배선으로 활용될 수 있다.
제1 정렬 전극(ALE1)은, 발광 소자들(LD)의 정렬 단계에서 제1 정렬 신호를 공급받고, 제2 정렬 전극(ALE2)과 다른 제2 정렬 전극(ALE2)은 상기 발광 소자들(LD)의 정렬 단계에서 제2 정렬 신호를 공급받을 수 있다. 상술한 제1 및 제2 정렬 신호들은 정렬 전극들(ALE) 사이에 발광 소자들(LD)이 정렬될 수 있을 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나는 교류 신호일 수 있으나, 이에 한정되는 것은 아니다.
제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)은 적어도 발광 영역(EMA)에서 일정한 폭을 갖는 바 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 제2 정렬 전극(ALE2), 제1 정렬 전극(ALE1), 및 다른 제2 정렬 전극(ALE2)은 비발광 영역(NEA)에서 굴곡부를 가지거나 가지지 않을 수 있으며 상기 발광 영역(EMA)을 제외한 나머지 영역에서의 형상 및/또는 크기 등이 특별히 한정되지 않고 다양하게 변경될 수 있다.
상술한 정렬 전극들(ALE) 각각의 하부에는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 유도하도록 상기 정렬 전극들(ALE)의 표면 프로파일(또는 형상)을 변경하기 위한 뱅크 패턴(미도시)이 위치할 수 있다. 이러한 뱅크 패턴은 도 7 내지 도 10을 참고하여 후술한다.
발광 영역(EMA)(또는 화소 영역(PXA))에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)(또는 화소 영역(PXA))에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 배치될 수 있다. 평면 상에서 볼 때, 발광 소자들(LD) 각각은 그 길이 방향, 일 예로, 제1 방향(DR1)으로 양단에 위치한(또는 서로 마주보는) 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 실시예에 있어서, 제1 단부(EP1)(또는 p형 단부)에는 p형 반도체층을 포함한 제2 반도체층(도 1의 "13" 참고)이 위치할 수 있고, 제2 단부(EP2)(또는 n형 단부)에는 n형 반도체층을 포함한 제1 반도체층(도 1의 "11" 참고)이 위치할 수 있다. 발광 소자들(LD)은 제2 정렬 전극(ALE2)과 제1 정렬 전극(ALE1) 사이 및 상기 제1 정렬 전극(ALE1)과 다른 제2 정렬 전극(ALE2) 사이에 각각 상호 병렬로 전기적으로 연결될 수 있다.
발광 소자들(LD)은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(LD)이 이격되는 간격은 특별히 한정되지 않는다. 실시예에 따라, 복수의 발광 소자들(LD)이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자들(LD)이 일정 간격 이격된 상태로 무리를 이룰 수 있으며, 균일하지 않는 밀집도를 가지되 일 방향으로 정렬될 수도 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 화소 영역(PXA)(또는 발광 영역(EMA))에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 투입(또는 공급)될 수 있다.
발광 소자들(LD)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)의 우측과 다른 제2 정렬 전극(ALE2) 사이에 정렬되어 제1 전극(PE1)과 중간 전극(CTE)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)의 좌측과 제2 정렬 전극(ALE2) 사이에 정렬되어 중간 전극(CTE)과 제2 전극(PE2)에 전기적으로 연결될 수 있다.
제1 발광 소자(LD1)와 제2 발광 소자(LD2)는 복수 개로 제공될 수 있다. 복수 개의 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 제1 전극(PE1)에 전기적으로 연결되고, 상기 복수 개의 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 중간 전극(CTE)에 전기적으로 연결될 수 있다. 복수 개의 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 상기 중간 전극(CTE)에 전기적으로 연결되고, 상기 복수 개의 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 제2 전극(PE2)에 전기적으로 연결될 수 있다.
복수의 제1 발광 소자들(LD1)은 제1 전극(PE1)과 중간 전극(CTE) 사이에 상호 병렬로 연결되고, 복수의 제2 발광 소자들(LD2)은 상기 중간 전극(CTE)과 제2 전극(PE2) 사이에 상호 병렬로 연결될 수 있다.
전극들(PE)과 중간 전극(CTE)은, 화소(PXL)의 적어도 발광 영역(EMA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자들(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 전극(PE)과 각각의 중간 전극(CTE)은 각각의 정렬 전극(ALE) 및 대응하는 발광 소자들(LD)과 중첩하도록 상기 각각의 정렬 전극(ALE) 및 상기 대응하는 발광 소자들(LD) 상에 형성되어 적어도 발광 소자들(LD)에 전기적으로 연결될 수 있다.
전극들(PE)은 이격되게 배치된 제1 전극(PE1)과 제2 전극(PE2)을 포함할 수 있다.
제1 전극(PE1)("제1 화소 전극" 또는 "애노드")은, 제1 정렬 전극(ALE1)의 우측 및 제1 발광 소자들(LD1) 각각의 제1 단부(EP1) 상에 형성되어 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 제1 전극(PE1)은, 그의 연장 방향, 일 예로, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상을 가질 수 있다.
제2 전극(PE2)("제2 화소 전극" 또는 "캐소드")은, 제2 정렬 전극(ALE2) 및 제2 발광 소자들(LD2) 각각의 제2 단부(EP2) 상에 형성되어 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 제2 전극(PE2)은, 그의 연장 방향, 일 예로, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상을 가질 수 있다.
중간 전극(CTE)은, 다른 제2 정렬 전극(ALE2) 및 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 상에 형성되어 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 중간 전극(CTE)은, 제1 정렬 전극(ALE1)의 좌측 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1) 상에 형성되어 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 이를 위해, 중간 전극(CTE)은 굴곡된 형상을 가질 수 있다. 예를 들어, 중간 전극(CTE)은 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)은 발광 영역(EMA)에서 서로 이격되게 배치될 수 있다.
상술한 방식으로 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)을 이용하여 정렬 전극들(ALE) 사이에 정렬된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)을 이용하여 제1 발광 소자들(LD1) 및 제2 발광 소자들(LD2)을 순차적으로 직렬로 전기적으로 연결할 수 있다.
실시예에 있어서, 제1 전극(PE1)은 발광부(EMU)의 애노드일 수 있고, 제2 전극(PE2)은 발광부(EMU)의 캐소드일 수 있다.
제1 전극(PE1)은 적어도 비발광 영역(NEA)에서 제1 컨택홀(CH1)을 통하여 제1 정렬 전극(ALE1)에 접촉하여 상기 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있다. 상기 제1 컨택홀(CH1)은 제1 전극(PE1)과 제1 정렬 전극(ALE1) 사이에 위치한 적어도 하나의 절연층의 일부가 개구되어 형성되고, 상기 제1 컨택홀(CH1)에 의해 제1 정렬 전극(ALE1)의 일부가 노출될 수 있다. 제1 전극(PE1)과 제1 정렬 전극(ALE1)의 연결 지점(또는 접촉 지점)인 제1 컨택홀(CH1)이 비발광 영역(NEA)에 위치하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(PE1)과 제1 정렬 전극(ALE1)의 연결 지점(또는 접촉 지점)은 화소(PXL)의 발광 영역(EMA)에 위치할 수도 있다.
제2 비아홀(VIH2) 및 제1 컨택홀(CH1)을 통하여 화소 회로(PXC), 제1 정렬 전극(ALE1), 및 제1 전극(PE1)이 전기적으로 연결될 수 있다. 상술한 실시예에서는 제1 정렬 전극(ALE1)과 제1 전극(PE1)이 제1 컨택홀(CH1)을 통하여 직접 접촉하여 연결되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 정렬 전극(ALE1)의 재료적 특성에 의한 불량을 방지하기 위하여 제1 전극(PE1)은 상기 제1 정렬 전극(ALE1)과 직접 접촉하지 않고 화소 회로(PXC)와 직접 접촉하여 상기 화소 회로(PXC)와 전기적으로 연결될 수도 있다.
제2 전극(PE2)은, 제2 컨택홀(CH2)을 통하여 제2 정렬 전극(ALE2)에 직접 접촉하여 상기 제2 정렬 전극(ALE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 제2 컨택홀(CH2)은 제2 전극(PE2)과 제2 정렬 전극(ALE2) 사이에 위치한 적어도 하나의 절연층의 일부가 개구되어 형성되고, 상기 제2 컨택홀(CH2)에 의해 상기 제2 정렬 전극(ALE2)의 일부가 노출될 수 있다. 실시예에 따라, 제2 전극(PE2)과 제2 정렬 전극(ALE2)의 연결 지점(또는 접촉 지점)인 제2 컨택홀(CH2)은 화소(PXL)의 발광 영역(EMA)에 위치할 수도 있다.
제1 비아홀(VIH1) 및 제2 컨택홀(CH2)을 통하여 제2 전원 배선(PL2), 제2 정렬 전극(ALE2), 및 제2 전극(PE2)이 전기적으로 서로 연결될 수 있다.
상술한 실시예에서는 제2 정렬 전극(ALE2)과 제2 전극(PE2)이 제2 컨택홀(CH2)을 통하여 직접 접촉하여 연결되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 정렬 전극(ALE2)의 재료적 특성에 의한 불량을 방지하기 위하여 제2 전극(PE2)은 상기 제2 정렬 전극(ALE2)과 직접 접촉하지 않고 제2 전원 배선(PL2)과 직접 접촉하여 상기 제2 전원 배선(PL2)과 전기적으로 연결될 수도 있다.
이하에서는, 도 7 내지 도 10을 참조하여 상술한 실시예에 따른 화소(PXL)의 적층 구조(또는 단면 구조)를 중심으로 설명한다.
도 7 내지 도 9는 도 6의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도들이며, 도 10은 도 6의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도이다.
도 8 및 도 9의 실시예들은, 제1 및 제2 전극들(PE1, PE2)과 중간 전극(CTE)의 형성 단계 및 제3 절연층(INS3)의 유무와 관련하여 도 7의 실시예의 변형예들을 나타낸다. 예를 들어, 도 8에서는 중간 전극(CTE) 및 제3 절연층(INS3)이 형성된 이후 중간 전극(CTE)이 형성되는 실시예를 나타내고, 도 9에서는 제1 및 제2 전극들(PE1, PE2)과 중간 전극(CTE)이 동일 공정으로 형성되는 실시예를 나타낸다.
도 7 내지 도 10의 실시예에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 화소(PXL)의 적층 구조를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 7 내지 도 10의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 10을 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩하도록 배치될 수 있다. 일 예로, 기판(SUB)의 표시 영역(DA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광부(EMU)를 형성하기 위한 각각의 레이아웃 공간이 충분히 확보될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T)) 및 상기 회로 소자에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 정렬 전극들(ALE), 발광 소자들(LD), 및/또는 전극들(PE)이 배치될 수 있다.
화소 회로층(PCL)은 회로 소자들과 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.
패시베이션층(PSV)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.
비아층(VIA)은 패시베이션층(PSV) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에서, 비아층(VIA)은 유기 절연막일 수 있다.
비아층(VIA)은 복수 개의 비아홀들(VIH)을 포함할 수 있다. 일 예로, 비아층(VIA)은 제1, 제2, 및 제3 비아홀들(VIH1, VIH2, VIH3)을 포함하도록 부분적으로 개구될 수 있다.
실시예에 있어서, 비아층(VIA)은 화소 회로층(PCL) 내에서 그 하부에 위치한 화소 회로(PXC)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
화소 회로(PXC)는 버퍼층(BFL) 상에 배치된 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 상기 트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 구동 트랜지스터로, 도 5를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
트랜지스터(T)는 반도체 패턴(SCL), 반도체 패턴(SCL)의 일부와 중첩하는 게이트 전극(GE), 반도체 패턴(SCL)과 전기적으로 연결된 소스 및 드레인 전극들(SE, DE)을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 반도체 패턴(SCL)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCL)의 액티브 패턴과 중첩할 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 반도체 패턴(SCL)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루질 수 있다. 반도체 패턴(SCL)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체 패턴(SCL)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCL)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 소스 전극(SE)과 전기적으로 연결될 수 있다. 반도체 패턴(SCL)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 드레인 전극(DE)과 전기적으로 연결될 수 있다.
소스 전극(SE)은 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 소스 전극(SE)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCL)의 제1 접촉 영역과 접촉할 수 있다.
드레인 전극(DE)은 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 드레인 전극(DE)은 층간 절연층(ILD) 상에서 소스 전극(SE)과 이격되게 배치될 수 있다. 드레인 전극(DE)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCL)의 제2 접촉 영역과 접촉할 수 있다.
제1 트랜지스터(T1)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다.
하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 첫 번째 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결될 수 있다. 이 경우, 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 도면에 직접적으로 도시하지 않았지만, 하부 금속 패턴(BML)은 트랜지스터(T)의 반도체 패턴(SCL)과 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
하부 금속 패턴(BML)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
상술한 트랜지스터(T) 상에 패시베이션층(PSV) 및 비아층(VIA)이 순차적으로 배치될 수 있다.
비아층(VIA) 상에 표시 소자층(DPL)이 배치될 수 있다.
실시예에 있어서, 표시 소자층(DPL)은 발광 소자층(LD) 및 광학층(LCL)을 포함할 수 있다. 광학층(LCL)은 색 변환층(CCL) 및 컬러 필터층(CFL)을 포함할 수 있다.
발광 소자층(LDL)에는 발광 소자들(LD)의 정렬 및 구동에 관여하는 구성들이 배치될 수 있고, 색 변환층(CCL)에는 발광 소자층(LDL)에서 방출된 광을 색재현성이 우수한 광으로 변환하는 구성들이 배치될 수 있고, 컬러 필터층(CFL)에는 색 변환층(CCL)에서 방출된 광을 선택적으로 투과하는 구성들이 배치될 수 있다.
발광 소자층(LDL)은 뱅크 패턴들(BNP), 정렬 전극들(ALE), 제1 뱅크(BNK1), 발광 소자들(LD), 전극들(PE), 및/또는 중간 전극(CTE)을 포함할 수 있다.
뱅크 패턴들(BNP)은 비아층(VIA) 상에 위치할 수 있다. 일 예로, 뱅크 패턴들(BNP)은 비아층(VIA)의 일면 상에서 제3 방향(DR3)으로 돌출될 수 있다. 이에 따라, 뱅크 패턴들(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 제3 방향(DR3)(또는 기판(SUB)의 두께 방향)으로 돌출될 수 있다.
뱅크 패턴들(BNP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 실시예에 따라, 뱅크 패턴(BNP)은 단일막의 유기 절연막 및/또는 단일막의 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 뱅크 패턴(BNP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
뱅크 패턴(BNP)은, 비아층(VIA)의 표면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 비아층(VIA)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가질 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNP)의 형상은 상술한 실시예에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 뱅크 패턴(BNP) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
뱅크 패턴(BNP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴(BNP)은 그 상부에 배치된 정렬 전극(ALE)과 함께 각각의 발광 소자(LD)에서 출사된 광을 표시 장치(DD)의 화상 표시 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
뱅크 패턴(BNP) 상에는 정렬 전극들(ALE)이 위치할 수 있다.
정렬 전극들(ALE)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 동일한 두께를 가질 수 있다. 정렬 전극들(ALE)은 동일 공정에서 동시에 형성될 수 있다.
정렬 전극들(ALE)은 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(또는 정면 방향)으로 진행되도록 하기 위하여 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 정렬 전극들(ALE)은 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키는 데에 적합한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 정렬 전극들(ALE)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 정렬 전극들(ALE)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 정렬 전극들(ALE)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 정렬 전극들(ALE)의 재료가 상술한 재료들에 한정되는 것은 아니다.
상술한 바와 같이, 정렬 전극들(ALE)이 반사율을 갖는 도전성 물질로 구성될 경우, 발광 소자들(LD) 각각의 양 단부, 즉, 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 정렬 전극들(ALE) 및 비아층(VIA) 상에 배치될 수 있다. 제1 절연층(INS1)은 적어도 비발광 영역(NEA)에서 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은, 적어도 비발광 영역(NEA)에서 일 영역이 제거되어 제1 정렬 전극(ALE1)의 일부를 노출하는 제1 컨택홀(CH1) 및 상기 적어도 비발광 영역(NEA)에서 다른 영역이 제거되어 제2 정렬 전극(ALE2)의 일부를 노출하는 제2 컨택홀(CH2)을 포함하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막으로 형성될 수 있다. 제1 절연층(INS1)은 단일막 또는 다중막으로 제공될 수 있다. 제1 절연층(INS1)이 다중막으로 제공될 경우, 제1 절연층(INS1)은 서로 다른 굴절률을 갖는 제1 무기막과 제2 무기막이 교번하여 적층된 분산 브레그 반사경(distributed bragg reflectors, DBR) 구조로 제공될 수도 있다.
제1 절연층(INS1) 상에 제1 뱅크(BNK1)가 위치할 수 있다.
제1 뱅크(BNK1)는 적어도 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 배치될 수 있으나, 이에 한정되는 것은 아니다.
상술한 제1 뱅크(BNK1)와 뱅크 패턴(BNP)은 상이한 공정으로 형성되어 상이한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크(BNK1)와 뱅크 패턴(BNP)은 상이한 공정으로 형성되되 동일한 층에 제공될 수 있고 또는 동일한 공정으로 형성되어 동일한 층에 제공될 수도 있다.
제1 절연층(INS1) 및 제1 뱅크(BNK1)가 형성된 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 프린팅 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 정렬 전극들(ALE) 각각에 인가되는 소정의 신호(또는 정렬 신호)에 의해 형성된 전계에 의하여 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 일 예로, 발광 소자들(LD)은 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 정렬될 수 있다.
발광 소자들(LD)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)의 우측 및 상기 제1 정렬 전극(ALE1)의 우측에 인접한 다른 제2 정렬 전극(ALE2) 사이에 배열될 수 있다. 제1 발광 소자(LD1)는 상기 제1 정렬 전극(ALE1)과 중첩하는 제1 단부(EP1) 및 상기 다른 제2 정렬 전극(ALE2)과 중첩하는 제2 단부(EP2)를 포함할 수 있다.
제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)의 좌측 및 상기 제1 정렬 전극(ALE1)의 좌측에 인접한 제2 정렬 전극(ALE2) 사이에 배열될 수 있다. 제2 발광 소자(LD2)는 상기 제1 정렬 전극(ALE1)의 좌측과 중첩하는 제1 단부(EP1) 및 상기 제2 정렬 전극(ALE2)과 중첩하는 제2 단부(EP2)를 포함할 수 있다.
제1 및 제2 발광 소자들(LD1, LD2) 상에는 각각 제2 절연층(INS2)(또는 절연 패턴)이 배치될 수 있다. 제2 절연층(INS2)은 제1 및 제2 발광 소자들(LD1, LD2) 상에 위치하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 외주면(또는 표면)을 부분적으로 커버하여 제1 및 제2 발광 소자들(LD1, LD2) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 제1 및 제2 발광 소자들(LD1, LD2) 각각의 활성층(12) 보호에 적합한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2 발광 소자들(LD1, LD2)이 적용되는 표시 장치(DD)(또는 표시 패널(DP))의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 및 제2 발광 소자들(LD1, LD2)과 제1 절연층(INS1) 사이에 빈 틈이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다.
각 화소(PXL)의 발광 영역(EMA)에 정렬이 완료된 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는, 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 전극(PE1)이 형성되고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 중간 전극(CTE)이 형성되고, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(CTE)이 형성되며, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 전극(PE2)이 형성될 수 있다.
제1 전극(PE1)은 제1 정렬 전극(ALE1)의 우측과 중첩하도록 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 전극(PE2)은 상기 제1 정렬 전극(ALE1)의 좌측에 인접한 제2 정렬 전극(ALE2)과 중첩하도록 제2 정렬 전극(ALE2)의 상부에 배치될 있다. 중간 전극(CTE)은 제1 정렬 전극(ALE1)의 좌측 및 상기 제1 정렬 전극(ALE1)의 우측에 인접한 다른 제2 정렬 전극(ALE2) 각각의 상부에 배치될 수 있다.
제1 전극(PE1)은 제1 절연층(INS1)의 제1 컨택 홀(CH1)을 통해 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있고, 제2 전극(PE2)은 제1 절연층(INS1)의 제2 컨택 홀(CH2)을 통해 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다.
실시예에 있어서, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 7의 실시예에서, 제2 절연층(INS2) 상에 제1 및 제2 전극들(PE1, PE2)이 먼저 형성될 수 있다. 제1 전극(PE1)은 제1 발광 소자(LD1)의 제1 단부(PE1)에 직접 접촉하여 제1 발광 소자(LD1)와 전기적으로 연결될 수 있다. 제2 전극(PE2)은 제2 발광 소자(LD2)의 제2 단부(PE2)에 직접 접촉하여 제2 발광 소자(LD2)와 전기적으로 연결될 수 있다. 이후, 제1 및 제2 전극들(PE1, PE2)을 덮도록 제3 절연층(INS3)이 형성될 수 있다.
상기 제3 절연층(INS3)은 제1 및 제2 전극들(PE1, PE2) 상에 위치하여 상기 제1 및 제2 전극들(PE1, PE2)을 커버하여(또는 상기 제1 및 제2 전극들(PE1, PE2)을 외부로 노출되지 않게 하여) 상기 제1 및 제2 전극들(PE1, PE2)을 보호할 수 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 제3 절연층(INS3)은 단일층 또는 다중층으로 형성될 수 있다.
상기 제3 절연층(INS3) 상에 중간 전극(CTE)이 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 직접 접촉하여 제1 발광 소자(LD1)와 제2 발광 소자(LD2) 사이에 전기적으로 연결될 수 있다.
도 8의 실시예에서, 제2 절연층(INS2) 상에 중간 전극(CTE)이 먼저 형성될 수 있다. 이후, 중간 전극(CTE)을 덮도록 제3 절연층(INS3)이 형성되고, 상기 제3 절연층(INS3)이 형성된 발광 영역(EMA)에 제1 및 제2 전극들(PE1, PE2)이 형성될 수 있다.
도 7 및 도 8의 실시예들에서와 같이 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치된 전극들을 서로 다른 층에 배치할 경우 상기 전극들이 안정적으로 분리될 수 있으므로, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성이 확보될 수 있다.
도 9의 실시예에서, 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2)은 동일한 층에 배치되며, 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 도 9의 실시예에서, 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극들을 동일 층에 배치하고 동시에 형성할 경우, 화소(PXL)의 제조 공정이 간소화되고 공정 효율이 향상될 수 있다.
제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)은 각각 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 전극(PE1), 제2 전극(PE2), 및 중간 전극(CTE)은 각각 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 전극들(PE) 및 중간 전극(CTE)을 통과하여 표시 장치(DD)(또는 표시 패널(DP))의 외부로 방출될 수 있다.
발광 소자층(LDL) 상에는 색 변환층(CCL)이 배치될 수 있다.
색 변환층(CCL)은 제2 뱅크(BNK2), 색 변환 패턴(CCP), 제1 캡핑층(CPL1), 저굴절층(ARL), 및 제2 캡핑층(CPL2)을 포함할 수 있다.
제2 뱅크(BNK2)는 비발광 영역(NEA)에서 제1 뱅크(BNK1) 상에 제공 및/또는 형성될 수 있다. 제2 뱅크(BNK2)는 화소(PXL)의 발광 영역(EMA)을 둘러싸며, 색 변환 패턴(CCP)이 공급되어야 할 위치를 정의하여 상기 발광 영역(EMA)을 최종적으로 정의하는 댐 구조물일 수 있다.
제2 뱅크(BNK2)는 차광 물질을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 색 변환 패턴(CCP)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 더욱 진행되게 하여 색 변환 패턴(CCP)의 출광 효율을 향상시킬 수 있다.
색 변환 패턴(CCP)은 제2 뱅크(BNK2)에 둘러싸인 발광 영역(EMA) 내에서 각 화소(PXL)의 제1 전극(PE1), 중간 전극(CTE), 및 제2 전극(PE2) 상에 형성될 수 있다.
색 변환 패턴(CCP)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(특정색의 광 또는 색 재현율이 우수한 광)으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 적색의 광)으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 녹색의 광)으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 상기 화소(PXL)의 색 변환 패턴(CCP)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광(일 예로, 청색의 광)으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 실시예에 따라, 색 변환 입자들(QD)을 포함한 색 변환 패턴(CCP)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층(도 11의 "LSL" 참고)이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 화소(PXL)는 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)을 포함할 수도 있다. 상술한 광 산란층(LSL)은 실시예에 따라 생략될 수도 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 다른 실시예에 따라, 색 변환 패턴(CCP)을 대신하여 투명 폴리머가 제공될 수도 있다.
색 변환 패턴(CCP)과 제2 뱅크(BNK2) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다.
제1 캡핑층(CPL1)은 제2 뱅크(BNK2) 및 색 변환 패턴(CCP)을 덮도록 화소(PXL)가 위치한 표시 영역(DA)에 전면적으로 제공될 수 있다. 또한, 제1 캡핑층(CPL1)은 비표시 영역(NDA)에도 제공될 수 있다.
제1 캡핑층(CPL1)은 무기 재료를 포함한 무기 절연막일 수 있다. 제1 캡핑층(CPL1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등 중 적어도 하나를 포함할 수 있다. 제1 캡핑층(CPL1)은 제2 뱅크(BNK2) 및 색 변환 패턴(CCP)을 전체적으로 커버하여 외부로부터 수분 또는 산소 등이 색 변환층(CCL)으로 유입되는 것을 차단할 수 있다.
제1 캡핑층(CPL1) 상에는 저굴절층(ARL)이 배치될 수 있다.
저굴절층(ARL)(또는 저굴절률층)은 굴절률 차이를 이용하여 색 변환 패턴(CCP)에서 방출된 광 중에서 광의 경로를 정면 방향(또는 표시 장치(DD)의 화상 표시 방향)으로 변경하여 정면 출광 휘도를 향상시킬 수 있다. 저굴절층(ARL)은 색 변환 패턴(CCP)과 반응하지 않는 광(일 예로, 청색 계열의 광)을 상기 색 변환 패턴(CCP)과 반응하도록 리사이클링하여 상기 색 변환 패턴(CCP)의 출광 휘도를 증가시킬 수 있다.
저굴절층(ARL)은 레진 및 레진 내부에 분산된 중공 입자들(hollow particles)을 포함하며 1.1 내지 1.3 범위의 굴절률을 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 중공 입자들은 유기 또는 무기 입자의 표면 및/또는 내부에 빈 공간이 존재하는 형태의 입자를 의미하는 것일 수 있다. 상기 중공 입자들은 중공 실리카 입자들일 수 있다. "중공 실리카 입자들"은 규소 화합물 또는 유기 규소 화합물로부터 도출되는 실리카 입자로서, 실리카 입자의 표면 및/또는 내부에 빈 공간이 존재하는 형태의 입자를 의미할 수 있다. 실시예에 따라, 저굴절층(ARL)은 굴절률이 서로 다른 재료를 교대로 적층한 레이어들을 포함한 반사 방지층을 포함할 수도 있다. 이 경우, 각 레이어는 유기 재료를 포함한 유기 절연막으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 상기 각 레이어는 무기 재료를 포함한 무기 절연막으로 구성될 수도 있다. 다른 실시예에 따라, 저굴절층(ARL)은 특정 파장 범위의 빛을 선택적으로 반사하도록 구성될 수 있다. 일 예로, 저굴절층(ARL)은 색 변환 패턴(CCP)의 배면 방향으로 진행하는 광 중에서 제1 파장의 광을 통과시키고 상기 제1 파장과 상이한 파장의 광을 반사하도록 구성될 수도 있다.
실시예에 있어서, 저굴절층(ARL)은 잉크젯 프린팅 방식을 이용하여 원하는 위치에 도포될 수 있는 잉크젯 타입 재료로 구성될 수 있다.
저굴절층(ARL) 상에 제2 캡핑층(CPL2)이 배치될 수 있다.
제2 캡핑층(CPL2)은 무기 재료를 포함한 무기 절연막일 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 동일한 물질을 포함하거나 제1 캡핑층(CPL1)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 제2 캡핑층(CPL2)은 저굴절층(ARL)을 전체적으로 커버할 수 있다.
제2 캡핑층(CPL2) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 발광 영역(EMA)에 대응하는 컬러 필터 패턴을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 하나의 화소(PXL)(이하, "제1 화소"라 함)의 색 변환 패턴(CCP) 상에 배치된 제1 컬러 필터 패턴(CF1), 제1 화소(PXL)에 인접한 인접 화소(이하 "제2 화소"라 함)의 색 변환 패턴 상에 배치된 제2 컬러 필터 패턴(CF2), 및 제2 화소에 인접한 인접 화소(이하, "제3 화소"라 함)의 색 변환 패턴 상에 배치된 제3 컬러 필터 패턴(CF3)을 포함할 수 있다.
제1, 제2, 및 제3 컬러 필터 패턴들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩하도록 배치되어, 인접한 화소들(PXL) 사이의 광 간섭을 차단하는 차광 부재로 활용될 수 있다. 제1, 제2, 및 제3 컬러 필터 패턴들(CF1, CF2, CF3) 각각은 대응하는 색 변환 패턴에서 변환된 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 필터 패턴(CF1)은 적색 컬러 필터일 수 있고, 제2 컬러 필터 패턴(CF2)은 녹색 컬러 필터일 수 있으며, 제3 컬러 필터 패턴(CF3)은 청색 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.
컬러 필터층(CFL) 상에는 평탄화층(PLL)이 배치될 수 있다.
평탄화층(PLL)은 컬러 필터층(CFL)을 커버할 수 있다. 평탄화층(PLL)은 그 하부에 위치한 표시 소자층(DPL)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
평탄화층(PLL) 상에는 오버 코트층(OC)이 배치될 수 있다.
오버 코트층(OC)은 평탄화층(PLL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 산소가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다. 오버 코트층(OC)은 잉크젯 프린팅 방식을 이용하여 원하는 위치에 도포될 수 있는 잉크젯 타입 재료로 구성될 수 있다.
도 11 내지 도 16은 도 3의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이다.
도 12 내지 도 16의 실시예들은, 비표시 영역들(NDA)에 배치된 일부 구성들과 관련하여 도 11의 실시예의 변형예들을 나타낸다.
도 11 내지 도 16의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 3, 도 11 내지 도 16을 참조하면, 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)가 배치되는 화소 영역(PXA)을 포함할 수 있다. 화소 영역(PXA)에는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 평탄화층(PLL), 및 오버 코트층(OC)이 제공될 수 있다. 상기 화소 회로층(PCL)은 비표시 영역(NDA)에도 제공될 수 있다.
비표시 영역(NDA)은 더미 화소 영역(DPXA), 구동 회로 영역(DCA), 및 정전기 방지 회로 영역(ESDPA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 인접한 제1 영역(A1), 상기 제1 영역(A1)에 인접한 제2 영역(A2), 및 상기 제2 영역(A2)에 인접한 제3 영역(A3)으로 구획될 수 있다. 제1 영역(A1)은 더미 화소 영역(DPXA)일 수 있고, 제2 영역(A2)은 구동 회로 영역(DCA)일 수 있고, 제3 영역(A3)은 정전기 방지 회로 영역(ESDPA)일 수 있다.
더미 화소 영역(DPXA)(또는 제1 영역(A1))에는 더미 화소(DPXL)가 배치될 수 있다. 더미 화소 영역(DPXA)은 구동 회로 영역(DCA) 및 정전기 방지 회로 영역(ESDPA)보다 상대적으로 표시 영역(DA)에 인접하게 위치할 수 있다.
더미 화소 영역(DPXA)에는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 평탄화층(PLL), 및 오버 코트층(OC)이 제공될 수 있다.
더미 화소 영역(DPXA)의 표시 소자층(DPL)에는 색 변환층(CCL)과 컬러 필터층(CFL)이 제공될 수 있다. 또한, 더미 화소 영역(DPXA)의 표시 소자층(DPL)에는 발광 소자층(LDL)의 일부 구성만이 제공될 수 있다. 일 예로, 정렬 전극들(ALE), 전극들(PE), 중간 전극(CTE), 및 발광 소자들(LD)은 더미 화소 영역(DPXA)에 제공되지 않을 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 상기 정렬 전극들(ALE), 상기 전극들(PE), 상기 중간 전극(CTE), 및 상기 발광 소자들(LD)은 상기 더미 화소 영역(DPXA)에도 제공될 수도 있다.
더미 화소 영역(DPXA)의 발광 소자층(LDL)은 비아층(VIA)의 일면으로부터 제3 방향(DR3)을 따라 순차적으로 적층된 뱅크 패턴(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 및 제3 절연층(INS3)을 포함할 수 있다. 상기 뱅크 패턴(BNP), 상기 제1 절연층(INS1), 상기 제1 뱅크(BNK1), 및 상기 제3 절연층(INS3)은 도 7 내지 도 10을 참조하여 설명한 뱅크 패턴(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 및 제3 절연층(INS3)일 수 있다.
상기 제1 절연층(INS1)은 뱅크 패턴(BNP) 상에 배치되어 상기 뱅크 패턴(BNP)을 커버할 수 있다. 상기 제3 절연층(INS3)은 제1 뱅크(BNK1) 상에 배치되어 상기 제1 뱅크(BNK1)를 커버할 수 있다. 제1 뱅크(BNK1)는 제1 절연층(INS1)을 사이에 두고 뱅크 패턴(BNP) 상에 배치되어 상기 뱅크 패턴(BNP)과 중첩할 수 있다.
더미 화소 영역(DPXA)의 색 변환층(CCL)은 제1 및 제2 색 변환 패턴들(CCP1, CCP2), 광 산란층(LSL), 제2 뱅크(BNK2), 제1 캡핑층(CPL1), 저굴절층(ARL), 및 제2 캡핑층(CPL2)을 포함할 수 있다. 상기 제1 및 제2 색 변환 패턴들(CCP1, CCP2) 각각은 도 7 내지 도 10을 참고하여 설명한 색 변환 패턴(CCP)일 수 있다. 상기 제2 뱅크(BNK2), 상기 제1 캡핑층(CPL1), 상기 저굴절층(ARL), 및 상기 제2 캡핑층(CPL2)은 도 7 내지 도 10을 참고하여 설명한 제2 뱅크(BNK2), 제1 캡핑층(CPL1), 저굴절층(ARL), 및 제2 캡핑층(CPL2)일 수 있다.
제1 색 변환 패턴(CCP1)은 제1 색 변환 입자들(QD1)을 포함할 수 있다. 예를 들어, 제1 색 변환 입자들(QD1)은 적색 퀀텀 닷일 수 있다. 제1 색 변환 패턴(CCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 색 변환 입자들(QD1)을 포함할 수 있다.
제2 색 변환 패턴(CCP2)은 제2 색 변환 입자들(QD2)을 포함할 수 있다. 예를 들어, 제2 색 변환 입자들(QD2)은 녹색 퀀텀 닷일 수 있다. 제2 색 변환 패턴(CCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 색 변환 입자들(QD2)을 포함할 수 있다.
광 산란층(LSL)은 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 광 산란층(LSL)은 실리카(silica)와 같은 광 산란 입자들(SCT)을 포함할 수 있으나, 광 산란 입자들(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 실시예에 따라, 광 산란 입자들(SCT)이 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
더미 화소 영역(DPXA)의 컬러 필터층(CFL)은 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)을 포함할 수 있다. 상기 제1 컬러 필터 패턴(CF1), 상기 제2 컬러 필터 패턴(CF2), 및 상기 제3 컬러 필터 패턴(CF3)은 도 7 내지 도 10을 참고하여 설명한 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)일 수 있다.
컬러 필터층(CFL) 상에는 평탄화층(PLL) 및 오버 코트층(OC)이 배치될 수 있다. 상기 평탄화층(PLL) 및 상기 오버 코트층(OC)은 도 7 내지 도 10을 참고하여 설명한 평탄화층(PLL) 및 오버 코트층(OC)일 수 있다.
더미 화소 영역(DPXA)에 배치되는 더미 화소(DPXL)는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함할 수 있다. 상기 제1 서브 화소에는 제1 색 변환 패턴(CCP1)과 제1 컬러 필터 패턴(CF1)이 위치하고, 상기 제2 서브 화소에는 제2 색 변환 패턴(CCP2)과 제2 컬러 필터 패턴(CF2)이 위치하며, 상기 제3 서브 화소에는 광 산란층(LSL)과 제3 컬러 필터 패턴(CF3)이 위치할 수 있다.
구동 회로 영역(DCA)(또는 제2 영역(A2))에는 내장 회로, 상기 내장 회로에 전기적으로 연결된 신호 배선들(SL), 및 연결 패턴(CNP)이 배치될 수 있다. 구동 회로 영역(DCA)은 정전기 방지 회로 영역(ESDPA)과 더미 화소 영역(DPXA) 사이에 위치하고, 정전기 방지 회로 영역(ESDPA)보다 상대적으로 표시 영역(DA)에 인접하게 위치할 수 있다.
신호 배선들(SL)은 화소들(PXL)과 전기적으로 연결되어 내장 회로(또는 구동부)로부터 인가되는 소정의 신호를 상기 화소들(PXL)로 전달하는 팬아웃 라인들을 포함할 수 있다. 신호 배선들(SL) 각각은 서로 상이한 층에 배치된 제3 도전 패턴(CP3)과 제4 도전 패턴(CP4)이 전기적으로 연결된 이중 레이어 구조로 구현될 수 있으나, 이에 한정되는 것은 아니다. 제3 도전 패턴(CP3)은 기판(SUB) 상에 배치될 수 있고, 제4 도전 패턴(CP4)은 층간 절연층(ILD) 상에 배치될 수 있다.
연결 패턴(CNP)은 층간 절연층(ILD) 상에 배치될 수 있다. 연결 패턴(CNP)은 제1 구동 전원(도 5의 "VDD" 참고) 또는 제2 구동 전원(도 5의 "VSS" 참고)을 제공하는 전원 전극과 화소(PXL)를 전기적으로 연결할 수 있다. 연결 패턴(CNP)은 구동 회로 영역(DCA), 더미 화소 영역(DPXA), 및 표시 영역(DA)에 걸쳐 제공될 수 있다.
구동 회로 영역(DCA)에는 표시 소자층(DPL)의 일부 구성이 배치될 수 있다. 일 예로, 구동 회로 영역(DCA)에는 뱅크 패턴(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 및 제3 절연층(INS3)이 배치될 수 있다. 상기 뱅크 패턴(BNP), 상기 제1 절연층(INS1), 상기 제1 뱅크(BNK1), 및 상기 제3 절연층(INS3)은 더미 화소 영역(DPXA)에 배치된 뱅크 패턴(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 및 제3 절연층(INS3)과 동일한 구성일 수 있다.
실시예에서, 구동 회로 영역(DCA)에는 제1 단차 보상 패턴(SCP1)이 배치될 수 있다.
제1 단차 보상 패턴(SCP1)은 제3 절연층(INS3) 상에 배치되어 상기 제3 절연층(INS3) 및 그 하부에 위치한 구성들(또는 하부 부재들)을 커버할 수 있다. 제1 단차 보상 패턴(SCP1)은 서로 마주보는 제3 단부(ED3)(또는 일 단부) 및 제4 단부(ED4)(또는 타 단부)를 포함할 수 있다. 상기 제3 단부(ED3)는 더미 화소 영역(DPXA)에 인접하게 위치하고, 상기 제4 단부(ED4)는 정전기 방지 회로 영역(ESDPA)에 인접하게 위치할 수 있다. 일 예로, 상기 제1 단차 보상 패턴(SCP1)의 제3 단부(ED3)는 더미 화소 영역(DPXA)과 구동 회로 영역(DCA)의 사이(또는 경계)에 위치한 제1 뱅크(BNK1) 상의 제3 절연층(INS3) 상에 위치할 수 있고, 상기 제1 단차 보상 패턴(SCP1)의 제4 단부(ED4)는 정전기 방지 회로 영역(ESDPA)에 가장 인접하게 위치한 제1 뱅크(BNK1)상의 제3 절연층(INS3) 상에 위치할 수 있다. 다만, 제1 단차 보상 패턴(SCP1)의 위치가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 단차 보상 패턴(SCP1)의 제4 단부(ED4)는 도 15에 도시된 바와 같이, 정전기 방지 회로 영역(ESDPA)까지 연장되어 구동 회로 영역(DCA)에서 상기 정전기 방지 회로 영역(ESDPA)에 가장 인접하게 위치한 제1 뱅크(BNK1) 상부에 위치하여 상기 제1 뱅크(BNK1)를 완전히 커버할 수도 있다.
제1 단차 보상 패턴(SCP1)은 구동 회로 영역(DCA) 전체에 걸쳐 제공될 수 있으며, 평탄한 표면(또는 상면)을 가질 수 있다. 제1 단차 보상 패턴(SCP1)은 구동 회로 영역(DCA)에 배치된 구성들에 의한 단차를 완화하여 제1 단차 보상 패턴(SCP1) 상부에 배치될 구성들(또는 상부 부재들)의 스텝 커버리지를 향상시킬 수 있다.
제1 단차 보상 패턴(SCP1)은 차광 물질을 포함할 수 있다. 일 예로, 제1 단차 보상 패턴(SCP1)은 블랙 매트릭스일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 제1 단차 보상 패턴(SCP1)은 더미 화소 영역(DPXA) 및 표시 영역(DA)(또는 화소 영역(PXA))에 위치한 제2 뱅크(BNK2)와 동일한 물질을 포함할 수 있다.
제1 단차 보상 패턴(SCP1) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 상기 제1 캡핑층(CPL1)은 더미 화소 영역(DPXA)에 배치된 제1 캡핑층(CPL1)일 수 있다. 제1 캡핑층(CPL1)은 제1 단차 보상 패턴(SCP1)을 완전히 커버할 수 있다. 이에 따라, 제1 캡핑층(CPL1)은 외부로부터의 수분이나 산소 등이 제1 단차 보상 패턴(SCP1)으로 유입되는 것을 방지할 수 있다.
제1 캡핑층(CPL1) 상에는 저굴절층(ARL)이 배치될 수 있다. 상기 저굴절층(ARL)은 더미 화소 영역(DPXA)에 배치된 저굴절층(ARL)일 수 있다.
실시예에 있어서, 저굴절층(ARL)은 유동성을 갖는 잉크젯 타입 재료로 구성되어 잉크젯 프린팅 방식으로 형성될 수 있다. 제1 캡핑층(CPL1) 상에 상기 잉크젯 타입 재료를 도포할 경우 상기 재료의 특성으로 인하여 목적하지 않는 영역(일 예로, 정전기 방지 회로 영역(ESDPA) 또는 기판(SUB)의 가장 자리)으로 상기 잉크젯 타입 재료가 이동할 수 있으나, 제1 캡핑층(CPL1) 하부에 위치한 제1 단차 보상 패턴(SCP1)이 구동 회로 영역(DCA) 전체에 걸쳐 제공되며 평탄한 표면을 가져 상기 잉크젯 타입 재료의 유동 속도를 제어함으로써 상기 목적하지 않는 영역으로 상기 잉크젯 타입 재료가 이동하는 것을 방지할 수 있다. 이에, 상기 잉크젯 타입 재료를 경화하여 형성된 저굴절층(ARL)은 구동 회로 영역(DCA)에 전체적으로 제공되지 않고, 구동 회로 영역(DCA)의 일부 영역에만 제공될 수 있다. 일 예로, 저굴절층(ARL)은 제1 단차 보상 패턴(SCP1)의 일 영역과 중첩하도록 상기 제1 단차 보상 패턴(SCP1)의 일 영역 상의 제1 캡핑층(CPL1) 상에 배치될 수 있다. 저굴절층(ARL)의 단부는 단면 상에서 볼 때, 구동 회로 영역(DCA)의 중앙 부근에 위치할 수 있으나, 이에 한정되는 것은 아니다.
저굴절층(ARL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 상기 제2 캡핑층(CPL2)은 더미 화소 영역(DPXA)의 제2 캡핑층(CPL2)일 수 있다. 제2 캡핑층(CPL2)은 저굴절층(ARL)을 완전히 커버하여 상기 저굴절층(ARL)을 보호할 수 있다. 또한, 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 함께 제1 단차 보상 패턴(SCP1)을 완전히 커버할 수 있다. 이에 따라, 제2 캡핑층(CPL2)은 외부로부터의 수분이나 산소가 제1 단차 보상 패턴(SCP1)으로 유입되는 것을 더욱 방지하여 상기 제1 단차 보상 패턴(SCP1)의 신뢰성을 향상시킬 수 있다.
제2 캡핑층(CPL2) 상에는 제2 단차 보상 패턴(SCP2)이 배치될 수 있다. 제2 단차 보상 패턴(SCP2)은 제2 캡핑층(CPL2) 상에서 제3 방향(DR3)을 따라 순차적으로 적층된 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)을 포함할 수 있다. 제1 컬러 필터 패턴(CF1)은 적색 컬러 필터일 수 있고, 제2 컬러 필터 패턴(CF2)은 녹색 컬러 필터일 수 있으며, 제3 컬러 필터 패턴(CF3)은 청색 컬러 필터일 수 있다. 상기 제1 컬러 필터 패턴(CF1)은 더미 화소 영역(DPXA)의 제1 서브 화소에 위치하는 제1 컬러 필터 패턴(CF1)일 수 있고, 상기 제2 컬러 필터 패턴(CF2)은 더미 화소 영역(DPXA)의 제2 서브 화소에 위치하는 제2 컬러 필터 패턴(CF2)일 수 있으며, 상기 제3 컬러 필터 패턴(CF3)은 더미 화소 영역(DPXA)의 제3 서브 화소에 위치하는 제3 컬러 필터 패턴(CF3)일 수 있다.
상술한 바와 같이, 제2 단차 보상 패턴(SCP2)은 표시 영역(DA)의 컬러 필터층(CFL)을 구성하는 제1, 제2, 및 제3 컬러 필터 패턴들(CF1, CF2, CF3)과 동일한 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 제2 단차 보상 패턴(SCP2)은 상기 제1, 제2, 및 제3 컬러 필터 패턴들(CF1, CF2, CF3)과 상이한 물질을 포함할 수도 있다. 일 예로, 제2 단차 보상 패턴(SCP2)은 도 16에 도시된 바와 같이 제1, 제2, 및 제3 컬러 필터 패턴들(CF1, CF2, CF3)과는 별개의 구성으로 형성될 수 있다. 일 예로, 상기 제2 단차 보상 패턴(SCP2)은 블랙 매트릭스일 수 있다.
제2 단차 보상 패턴(SCP2)은 구동 회로 영역(DCA)과 정전기 방지 회로 영역(ESDPA)에 전체적으로 제공될 수 있다. 제2 단차 보상 패턴(SCP2)은 제2 캡핑층(CPL2) 상에 배치되어 상기 제2 캡핑층(CPL2) 및 그 하부에 위치한 구성들을 커버할 수 있다. 제2 단차 보상 패턴(SCP2)은 서로 마주보는 제1 단부(ED1)(또는 일 단부) 및 제2 단부(ED2)(또는 타 단부)를 포함할 수 있다. 상기 제1 단부(ED1)는 제1 단차 보상 패턴(SCP1)의 제3 단부(ED3)(또는 제3 단부) 보다 상대적으로 표시 영역(DA)에 인접하게 위치할 수 있고, 상기 제2 단부(ED2)는 제1 단차 보상 패턴(SCP2)의 제4 단부(ED4)(또는 제4 단부) 보다 바깥쪽에 위치하여 상기 제1 단차 보상 패턴(SCP1)의 제4 단부(ED4)를 완전히 커버할 수 있다.
제2 단차 보상 패턴(SCP2)은 구동 회로 영역(DCA)과 정전기 방지 회로 영역(ESDPA) 전체에 걸쳐 제공될 수 있으며, 평탄한 표면(또는 상면)을 가질 수 있다. 제2 단차 보상 패턴(SCP2)은 구동 회로 영역(DCA)과 정전기 방지 회로 영역(ESDPA)에 배치된 구성들에 의한 단차를 완화하여 제2 단차 보상 패턴(SCP2) 상부에 배치될 구성들의 스텝 커버리지를 향상시킬 수 있다.
제2 단차 보상 패턴(SCP2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 더미 화소 영역(DPXA)의 평탄화층(PLL)과 동일할 수 있다. 실시예에서, 평탄화층(PLL)은 제2 단차 보상 패턴(SCP2) 상에 배치하여 상기 제2 단차 보상 패턴(SCP2)을 완전히 커버할 수 있다. 이에 따라, 평탄화층(PLL)은 외부로부터 수분이나 산소 등이 제2 단차 보상 패턴(SCP2)으로 유입되는 것을 방지할 수 있다. 평탄화층(PLL)은 표시 영역(DA)과 비표시 영역(NDA)에 전체적으로 제공되며 평탄한 표면(또는 상면)을 가질 수 있다.
평탄화층(PLL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 더미 화소 영역(DPXA)에 배치된 오버 코트층(OC)일 수 있다.
실시예에 있어서, 오버 코트층(OC)은 유동성을 갖는 잉크젯 타입 재료로 구성되어 잉크젯 프린팅 방식으로 형성될 수 있다. 평탄화층(PLL) 상에 상기 잉크젯 타입 재료를 도포할 경우 상기 재료의 특성으로 인하여 목적하지 않는 영역(일 예로, 정전기 방지 회로 영역(ESDPA) 또는 기판(SUB)의 가장 자리)으로 상기 잉크젯 재료가 이동할 수 있으나, 평탄화층(PLL) 및 제2 단차 보상 패턴(SCP2)이 구동 회로 영역(DCA) 전체에 걸쳐 제공되며 평탄한 표면을 가져, 상기 잉크젯 타입 재료의 유동 속도를 제어하여 상기 목적하지 않는 영역으로 상기 잉크젯 타입 재료가 이동하는 것을 방지할 수 있다. 이에, 상기 잉크젯 타입 재료를 경화하여 형성된 오버 코트층(OC)은 구동 회로 영역(DCA)에 전체적으로 제공되지 않고, 구동 회로 영역(DCA)의 일부 영역에만 제공될 수 있다. 일 예로, 오버 코트층(OC)은 제2 단차 보상 패턴(SCP2)의 일 영역과 중첩하도록 상기 제2 단차 보상 패턴(SCP2)의 일 영역 상의 평탄화층(PLL) 상에 배치될 수 있다. 오버 코트층(OC)의 단부는 단면 상에서 볼 때, 구동 회로 영역(DCA)의 중앙 부근에 위치할 수 있으나, 이에 한정되는 것은 아니다. 실시예에서, 오버 코트층(OC)의 단부는 제1 단차 보상 패턴(SCP1)의 제4 단부(ED4)보다 상대적으로 표시 영역(DA)에 인접하게 위치할 수 있다.
정전기 방지 회로 영역(ESDPA)에는 정전기 방지 회로(ESDP)가 배치될 수 있다. 정전기 방지 회로 영역(ESDPA)은 구동 회로 영역(DCA) 및 더미 화소 영역(DPXA)보다 상대적으로 표시 영역(DA)에 멀리 위치할 수 있다.
정전기 방지 회로(ESDP)는 정전기에 의한 펄스 전위가 내부 회로, 일 예로, 화소 회로(도 5의 "PXC"참고)로 유입되는 것을 억제할 수 있다. 정전기 방지 회로(ESDP)는 소정의 고전압 영역에서 낮은 임피던스를 가져 과전류를 방전되게 하거나 자체적으로 파괴됨으로써 정전기 유입을 차단하고, 정상적인 구동 환경에서 높은 임피던스를 가져 신호 배선들(SL)을 통해 공급되는 신호에 영향을 주지 않도록 설계될 수 있다. 정전기 방지 회로(ESDP)는 기판(SUB) 상에 배치된 제1 도전 패턴(CP1)과 게이트 절연층(GI) 상에 배치된 제2 도전 패턴(CP2)을 포함할 수 있다. 상기 제1 및 제2 도전 패턴들(CP1, CP2)은 신호 배선들(SL)과 공통 배선 사이에 접속되어 표시 영역(DA)의 데이터 라인(도 5의 "Dj" 참고)으로 유입되는 정전기에 의한 펄스를 공통 배선으로 분산할 수 있다.
정전기 방지 회로 영역(EDSPA)에는 제1 절연층(INS1), 제3 절연층(INS3), 제1 및 제2 캡핑층들(CPL1, CPL2), 제2 단차 보상 패턴(SCP2), 및 평탄화층(PLL)이 배치될 수 있다.
상술한 바와 같이, 표시 영역(DA)의 절연층들, 일 예로, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 비아층(VIA), 제1 절연층(INS1), 제3 절연층(INS3), 제1 캡핑층(CPL1), 제2 캡핑층(CPL2), 및 평탄화층(PLL)은 비표시 영역(NDA)까지 연장되어 배치될 수 있다. 즉, 상기 버퍼층(BFL), 상기 게이트 절연층(GI), 상기 층간 절연층(ILD), 상기 패시베이션층(PSV), 상기 비아층(VIA), 상기 제1 절연층(INS1), 상기 제3 절연층(INS3), 상기 제1 캡핑층(CPL1), 상기 제2 캡핑층(CPL2), 및 상기 평탄화층(PLL)은 표시 영역(DA)과 비표시 영역(NDA)에 공통으로 제공되는 공통층일 수 있다.
공통층인 제1 절연층(INS1)과 제3 절연층(INS3)은, 실시예에 따라, 도 12 내지 도 16에 도시된 바와 같이, 부분적으로 개구되어 그 하부에 위치한 구성의 일부를 노출할 수 있다. 일 예로, 제1 절연층(INS1)은 표시 영역(DA)과 비표시 영역(NDA)에서 뱅크 패턴(BNP)의 일 영역을 노출하는 제1 개구부들(OPN1)을 포함하도록 부분적으로 개구될 수 있다. 제3 절연층(INS3)은 표시 영역(DA)과 비표시 영역(NDA)에서 제1 뱅크 패턴(BNK1)의 일 영역을 노출하는 제2 개구부들(OPN2)을 포함하도록 부분적으로 개구될 수 있다. 이 경우, 상기 뱅크 패턴(BNP)과 상기 제1 뱅크(BNK1)는 유기 절연막으로 구성될 수 있다. 제1 개구부(OPN1)에 의해 노출된 뱅크 패턴(BNP)은 제1 뱅크(BNK1)와 연결되고("접촉하고" 또는 "접하고"), 제2 개구부(OPN2)에 의해 노출된 제1 뱅크(BNK1)는 표시 영역(DA)에서는 제2 뱅크(BNK2)와 연결되고 비표시 영역(NDA)에서는 제1 단차 보상 패턴(SCP1)과 연결될 수 있다. 상기 제2 뱅크(BNK2)와 상기 제1 단차 보상 패턴(SCP1)은 각각 유기 절연막으로 구성된 제1 및 제3 절연층들(INS1, INS3)에서 발생하는 아웃 가스(outgas)를 배출(또는 방출)하는 배출부로 활용될 수 있다.
실시예에 따라, 공통층인 비아층(VIA)은 도 14에 도시된 바와 같이 비표시 영역(NDA)에서 부분적으로 개구되어(또는 그의 일부가 제거되어) 형성된 밸리(VL)를 포함할 수 있다. 유기 절연막으로 구성된 비아층(VIA)은 가요성 및 탄성 등의 측면에서 유리한 점이 있으나, 무기 절연막에 비해 수분이나 산소의 침투가 용이할 수 있다. 이에, 밸리(VL)를 포함한 비아층(VIA) 상에 무기 절연막으로 구성된 절연층들, 일 예로, 제1 및 제3 절연층들(INS1, INS3)을 상기 비아층(VIA) 상에 형성하여 상기 밸리(VL)를 두고 마주보는 상기 비아층(VIA)의 단부를 커버함으로써 상기 비아층(VIA)의 단부가 외부로 노출되지 않게 할 수 있다. 상기 밸리(VL)는 비표시 영역(NDA)의 정전기 방지 회로 영역(ESDPA)에 위치하여 제2 단차 보상 패턴(SCP2)과 중첩할 수 있다. 상기 밸리(VL)의 위치가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 상기 밸리(VL)는 도 15에 도시된 바와 같이 구동 회로 영역(DCA)에 위치할 수도 있다. 상기 구동 회로 영역(DCA) 내에서 비아층(VIA)의 양 단부(일 예로, 밸리(VL)를 사이에 두고 서로 마주보는 측면들)가 제1 및 제3 절연층들(INS1, INS3)에 의해 커버되어 외부로 노출되지 않고, 제1 및 제2 단차 보상 패턴들(SCP1, SCP2)과 중첩할 수 있다. 상기 밸리(VL)가 구동 회로 영역(DCA)에 위치할 경우, 상기 밸리(VL)는 제1 단차 보상 패턴(SCP1)과 중첩할 수 있다.
한편, 오버 코트층(OC)을 형성한 후, 기판(SUB)은 컷팅 공정을 진행하여 모기판에서 셀 단위로 구현될 수 있다. 셀 단위로 구현된 기판(SUB) 상에는 도 13에 도시된 바와 같이 반사 방지 필름(ARF)이 부착될 수 있다.
반사 방지 필름(ARF)은 오버 코트층(OC) 및 평탄화층(PLL) 상에 부착되어 기판(SUB)과 결합할 수 있다. 반사 방지 필름(ARF)은 외광 반사를 줄일 수 있다. 일 예로, 반사 방지 필름(ARF)은 편광 필름 및/또는 위상 지연 필름을 포함할 수 있다. 반사 방지 필름(ARF)의 동작 원리에 따라 위상 지연 필름의 개수와 위상 지연 필름의 위상 지연 길이가 결정될 수 있다. 실시예에 따라, 반사 방지 필름(ARF)은 외부로부터 수분 및 산소 등이 기판(SUB)(또는 표시 패널(DP))으로 유입되는 것을 방지하는 봉지층으로 활용될 수도 있다.
셀 단위로 구현된 기판(SUB) 상에 반사 방지 필름(ARF)을 부착할 때, 제1 및 제2 단차 보상 패턴들(SCP1, SCP2)이 비표시 영역(NDA)에 배치됨에 따라 표시 영역(DA)에서의 구성들과 반사 방지 필름(ARF) 사이의 단차와 비표시 영역(NDA)에서의 구성들과 반사 방지 필름(ARF) 사이의 단차가 유사해질 수 있다. 이로 인하여, 상기 기판(SUB)과 상기 반사 방지 필름(ARF)을 부착할 때, 표시 영역(DA)과 비표시 영역(NDA)에서의 단차 차이로 인해 발생할 수 있는 불량(일 예로, 반사 방지 필름(ARF)과 그 하부에 위치한 구성들 사이에 발생하는 공극)이 줄어들거나 최소화될 수 있다. 이에, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
상술한 실시예에 따르면, 비표시 영역(NDA)에 제2 뱅크(BNK2)와 동일한 물질로 구성된 제1 단차 보상 패턴(SCP1)을 배치하여 저굴절층(ARL) 형성 시에 저굴절층(ARL)의 베이스 물질인 잉크젯 타입 재료의 유속을 제어하여 목적하는 영역에만 저굴절층(ARL)을 형성할 수 있다. 또한, 비표시 영역(NDA)에 제2 단차 보상 패턴(SCP2)을 배치하여 오버 코트층(OC)의 형성 시에 오버 코트층(OC)의 베이스 물질인 잉크젯 타입 재료의 유속을 제어하여 목적하는 영역에만 오버 코트층(OC)을 형성할 수 있다. 이에, 상기 잉크젯 타입 재료들의 흘러 넘침을 방지하기 위한 별도의 구성인 댐 구조물을 생략하여 표시 장치(DD)의 제조 효율이 향상될 수 있다.
상술한 실시예에 따르면, 무기 절연막으로 구성된 제1 및 제2 캡핑층들(CPL1, CPL2)이 제1 단차 보상 패턴(SCP1)을 완전히 커버함으로써 외부로부터 수분 및 산소 등이 제1 단차 보상 패턴(SCP1)으로 유입되는 것을 차단할 수 있다.
상술한 실시예에 따르면, 비아층(VIA)에 밸리(VL)를 형성하여 비아층(VIA)의 단부를 무기 절연막으로 커버함으로써 외부로부터의 수분 및 산소 등이 비아층(VIA)을 통하여 표시 영역(DA)으로 유입되는 것을 방지할 수 있다.
상술한 실시예에 따르면, 유기 절연막들 상부에 위치하는 무기 절연막, 일 예로, 제1 및 제3 절연층들(INS1, INS3)을 부분적으로 개구하여 유기 절연막들을 서로 연결되게 함으로써, 상기 유기 절연막들에서 발생하는 아웃 가스를 제2 뱅크(BNK2) 및 제2 단차 보상 패턴(SCP2)으로 배출할 수 있다. 이에 따라, 별도의 아웃 가스 배출을 위한 통로를 형성하는 공정이 생략되어 표시 장치(DD)의 제조 효율이 더욱 향상될 수 있다.
도 17 내지 도 27은 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 Ⅰ ~ Ⅰ'선에 대응하는 개략적인 단면도들이다.
실시예에서, 단면도에 따라 표시 장치(DD)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 기술 영역이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 17 내지 도 27에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 3, 도 11, 및 도 17을 참조하면, 표시 영역(DA)에 위치한 화소 회로층(PCL) 상에 제2 뱅크(BNK2)를 형성하고, 비표시 영역(NDA)에 위치한 화소 회로층(PCL) 상에 제2 뱅크(BNK2) 및 제1 단차 보상 패턴(SCP1)을 형성한다. 상기 제2 뱅크(BNK2)는 비표시 영역(NDA)에서 더미 화소 영역(DPXA)에 위치할 수 있다. 상기 제1 단차 보상 패턴(SCP1)은 비표시 영역(NDA)에서 구동 회로 영역(DCA)에 위치할 수 있다. 상기 제2 뱅크(BNK2)와 상기 제1 단차 보상 패턴(SCP1)은 동일 공정으로 형성되며, 동일한 물질을 포함할 수 있다.
이후, 잉크젯 프린팅 방식으로 제2 뱅크(BNK2)에 의해 둘러싸인 공간(SP)에 제1 잉크(INK1)를 공급(또는 투입)한다. 상기 공간(SP)은 제2 뱅크(BNK2)에 의해 둘러싸인 제1 서브 화소의 발광 영역일 수 있다.
제2 뱅크(BNK2) 상부에 잉크젯 헤드 유닛(IJH)이 위치할 수 있다. 상기 잉크젯 헤드 유닛(IJH)은 프린트 헤드(10), 프린트 헤드(10)의 저면에 위치하는 적어도 하나 이상의 노즐(20)을 포함할 수 있다. 프린트 헤드(10)는 연장 방향을 따라 형성된 내부관(30)을 포함할 수 있다. 노즐(20)은 프린트 헤드(10)의 내부관(30)에 연결될 수 있다. 내부관(30)에는 용매(SLV)와 용매(SLV) 내에 포함된(또는 분산된) 복수의 제1 색 변환 입자들(QD1)을 포함한 제1 잉크(INK1)가 공급되고, 제1 잉크(INK1)는 내부관(30)을 따라 흐르다가 노즐(20)을 통해 제2 뱅크(BNK2)에 의해 둘러싸인 공간(SP)(또는 발광 영역)으로 공급될 수 있다.
제1 잉크(INK1)를 공급한 이후 열 경화, 광 경화 등과 같은 경화 공정을 통해 상기 제1 잉크(INK1)를 경화하여 제1 색 변환 입자들(QD1)을 포함한 제1 색 변환 패턴(CCP1)을 표시 영역(DA)과 더미 화소 영역(DPXA)의 기설정된 위치에 각각 형성한다.
도 3, 도 11, 도 17, 및 도 18을 참조하면, 잉크젯 프린팅 방식으로 제2 뱅크(BNK2)에 의해 둘러싸인 다른 공간(SP')에 제2 잉크(INK2)를 공급(또는 투입)한다. 상기 다른 공간(SP')은 제2 뱅크(BNK2)에 의해 둘러싸인 제2 서브 화소의 발광 영역일 수 있다.
제2 뱅크(BNK2) 상부에 다른 잉크젯 헤드 유닛(IJH)이 위치할 수 있다. 상기 다른 잉크젯 헤드 유닛(IJH)은 프린트 헤드(110) 및 프린트 헤드(110)의 내부관(130)에 연결된 노즐(120)을 포함할 수 있다. 내부관(130)에는 용매(SLV)와 용매(SLV) 내에 포함된(또는 분산된) 복수의 제2 색 변환 입자들(QD2)을 포함한 제2 잉크(INK2)가 공급되고, 제2 잉크(INK2)는 내부관(130)을 따라 흐르다가 노즐(120)을 통해 제2 뱅크(BNK2)에 의해 둘러싸인 다른 공간(SP')(또는 다른 발광 영역)으로 공급될 수 있다.
제2 잉크(INK2)를 공급한 이후 경화 공정을 통해 상기 제2 잉크(INK2)를 경화하여 제2 색 변환 입자들(QD2)을 포함한 제2 색 변환 패턴(CCP2)을 표시 영역(DA)과 더미 화소 영역(DPXA)의 기설정된 위치에 각각 형성한다.
도 3, 도 11, 도 17 내지 도 19를 참조하면, 잉크젯 프린팅 방식으로 제2 뱅크(BNK2)에 의해 둘러싸인 또 다른 공간(SP")에 제3 잉크(INK3)를 공급(또는 투입)한다. 상기 또 다른 공간(SP")은 제2 뱅크(BNK2)에 의해 둘러싸인 제3 서브 화소의 발광 영역일 수 있다.
제3 잉크(INK3) 상부에 또 다른 잉크젯 헤드 유닛(IJH)이 위치할 수 있다. 상기 또 다른 잉크젯 헤드 유닛(IJH)은 프린트 헤드(210) 및 프린트 헤드(210)의 내부관(230)에 연결된 노즐(220)을 포함할 수 있다. 내부관(230)에는 용매(SLV)와 용매(SLV) 내에 포함된(또는 분산된) 복수의 광 산란 입자들(SCT)을 포함한 제3 잉크(INK3)가 공급되고, 제3 잉크(INK3)는 내부관(230)을 따라 흐르다가 노즐(220)을 통해 제2 뱅크(BNK2)에 의해 둘러싸은 또 다른 공간(SP")(또는 또 다른 발광 영역)으로 공급될 수 있다.
제3 잉크(INK3)를 공급한 이후 경화 공정을 통해 상기 제3 잉크(INK3)를 경화하여 광 산란 입자들(SCT)을 포함한 광 산란층(LSL)을 표시 영역(DA)과 더미 화소 영역(DPXA)의 기설정된 위치에 각각 형성한다.
도 3, 도 11, 도 17 내지 도 20을 참조하면, 화학적 기상 증착법 등을 이용하여 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 제1 캡핑층(CPL1)을 형성한다.
제1 캡핑층(CPL1)은 표시 영역(DA) 및 더미 화소 영역(DPXA)에서 제2 뱅크(BNK2), 제1 및 제2 색 변환 패턴들(CCP1, CCP2), 광 산란층(LSL) 상에 형성되고, 구동 회로 영역(DCA)에서 제1 단차 보상 패턴(SCP1) 상에 형성되며, 정전기 방지 회로 영역(ESDPA)에서 제3 절연층(INS3) 상에 형성된다.
제1 캡핑층(CPL1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 캡핑층(CPL1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 다만, 제1 캡핑층(CPL1)의 재료가 상술한 실시예에 한정되는 것은 아니다.
도 3, 도 11, 도 17 내지 도 21을 참조하면, 잉크젯 프린팅 방식으로 표시 영역(DA) 및 비표시 영역(NDA)의 제1 캡핑층(CPL1) 상에 제4 잉크(INK4)를 도포한다.
제1 캡핑층(CPL1) 상부에 또 다른 잉크젯 헤드 유닛(IJH)이 위치할 수 있다. 상기 또 다른 잉크젯 헤드 유닛(IJH)은 프린트 헤드(310) 및 프린트 헤드(310)의 내부관(330)에 연결된 노즐(320)을 포함할 수 있다. 내부관(330)에는 제4 잉크(INK4)가 공급되고, 제4 잉크(INK4)는 내부관(330)을 따라 흐르다가 노즐(320)을 통해 표시 영역(DA) 및 비표시 영역(NDA)에 위치한 제1 캡핑층(CPL1) 상에 도포될 수 있다. 실시예에 있어서, 제4 잉크(INK4)는 고형분 및 용매를 포함할 수 있다. 여기서, 고형분은 레진 및 중공 실리카 입자들을 포함할 수 있다.
표시 영역(DA) 및 비표시 영역(NDA)의 제1 캡핑층(CPL1) 상에 도포된 제4 잉크(INK4)는 구동 회로 영역(DCA)의 전체에 제공되며 평탄한 표면을 갖는 제1 단차 보상 패턴(SCP1)에 의해 그 유속이 제어되어 구동 회로 영역(DCA)의 중간 지점 부근에서 그 이동이 멈출 수 있다. 이후, 열 경화, 광 경화 등과 같은 경화 공정을 통해 상기 제4 잉크(INK4)를 경화하여 저굴절층(ARL)을 형성한다.
저굴절층(ARL)은 표시 영역(DA), 더미 화소 영역(DPXA), 및 구동 회로 영역(DCA)의 일부 영역에만 위치할 수 있고, 상기 구동 회로 영역(DCA)의 나머지 영역 및 정전기 방지 회로 영역(ESDPA)에는 위치하지 않을 수 있다.
도 3, 도 11, 도 17 내지 도 22를 참조하면, 화학적 기상 증착법 등을 이용하여 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 제2 캡핑층(CPL2)을 형성한다.
제2 캡핑층(CPL2)은 표시 영역(DA), 더미 화소 영역(DPXA), 및 구동 회로 영역(DCA)의 일부 영역에서 저굴절층(ARL) 상에 형성되고, 상기 구동 회로 영역(DCA)의 나머지 영역 및 정전기 방지 회로 영역(ESDPA)에서 제1 캡핑층(CPL1) 상에 형성된다.
제2 캡핑층(CPL2)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제2 캡핑층(CPL2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 다만, 제2 캡핑층(CPL2)의 재료가 상술한 실시예에 한정되는 것은 아니다.
도 3, 도 11, 도 17 내지 도 23을 참조하면, 마스크를 이용한 포토리소그래피 공정 등으로 표시 영역(DA)과 비표시 영역(NDA) 각각의 기설정된 위치에 제1 컬러 필터 패턴(CF1)을 형성한다. 제1 컬러 필터 패턴(CF1)은, 일 예로, 적색 컬러 필터일 수 있다.
표시 영역(DA)과 더미 화소 영역(DPXA) 각각에서, 제1 컬러 필터 패턴(CF1)은 제1 색 변환 패턴(CCP1)과 대응하도록 제2 캡핑층(CPL2)의 일면 상에 형성될 수 있다. 구동 회로 영역(DCA)에서, 제1 컬러 필터 패턴(CF1)은 제1 단차 보상 패턴(SCP1)과 중첩하도록 제2 캡핑층(CPL2)의 일면 상에 형성될 수 있다. 정전기 방지 회로 영역(ESDPA)에서, 제1 컬러 필터 패턴(CF1)은 제2 캡핑층(CPL2)의 일면 상에 형성될 수 있다.
도 3, 도 11, 도 17 내지 도 24를 참조하면, 마스크를 이용한 포토리소그래피 공정 등으로 표시 영역(DA)과 비표시 영역(NDA) 각각의 기설정된 위치에 제2 컬러 필터 패턴(CF2)을 형성한다. 제2 컬러 필터 패턴(CF2)은, 일 예로, 녹색 컬러 필터일 수 있다.
표시 영역(DA)과 더미 화소 영역(DPXA) 각각에서, 제2 컬러 필터 패턴(CF2)은 제2 색 변환 패턴(CCP2)과 대응하도록 제2 캡핑층(CPL2) 상에 형성될 수 있다. 또한, 상기 표시 영역(DA)과 상기 더미 화소 영역(DPXA) 각각에서 상기 제2 컬러 필터 패턴(CF2)은 제2 뱅크(BNK2) 상의 제2 캡핑층(CPL2) 상에 위치한 제1 컬러 필터 패턴(CF1) 상에 형성될 수 있다. 구동 회로 영역(DCA) 및 정전기 방지 회로 영역(ESDPA)에서, 제2 컬러 필터 패턴(CF2)은 제1 컬러 필터 패턴(CF2) 상에 형성될 수 있다.
도 3, 도 11, 도 17 내지 도 25를 참조하면, 마스크를 이용한 포토리소그래피 공정 등으로 표시 영역(DA)과 비표시 영역(NDA) 각각의 기설정된 위치에 제3 컬러 필터 패턴(CF3)을 형성한다. 제3 컬러 필터 패턴(CF3)은, 일 예로, 청색 컬러 필터일 수 있다.
표시 영역(DA)과 더미 화소 영역(DPXA) 각각에서, 제3 컬러 필터 패턴(CF3)은 광 산란층(LSL)과 대응하도록 제2 캡핑층(CPL2) 상에 형성될 수 있다. 또한, 상기 표시 영역(DA)과 상기 더미 화소 영역(DPXA) 각각에서 상기 제3 컬러 필터 패턴(CF3)은 제2 뱅크(BNK2) 상의 제2 캡핑층(CPL2) 상에 순차적으로 적층된 제1 및 제2 컬러 필터 패턴들(CF1, CF2) 상에 형성될 수 있다. 상기 표시 영역(DA)과 상기 더미 화소 영역(DPXA)에서 순차적으로 적층된 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)은 서로 중첩하도록 배치되어 차광 부재로 활용될 수 있다.
구동 회로 영역(DCA) 및 정전기 방지 회로 영역(ESDPA)에서, 제3 컬러 필터 패턴(CF3)은 제2 컬러 필터 패턴(CF2) 상에 형성될 수 있다. 상기 구동 회로 영역(DCA) 및 상기 정전기 방지 회로 영역(ESDPA)에서 순차적으로 적층된 제1 컬러 필터 패턴(CF1), 제2 컬러 필터 패턴(CF2), 및 제3 컬러 필터 패턴(CF3)은 제2 단차 보상 패턴(SCP2)을 구성할 수 있다.
도 3, 도 11, 도 17 내지 도 26을 참조하면, 화학적 기상 증착법 등을 이용하여 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 평탄화층(PLL)을 형성한다. 평탄화층(PLL)은 정전기 방지 회로 영역(ESDPA)에서 제2 단차 보상 패턴(SCP2)의 제2 단부(도 11의 "ED2" 참고)를 커버할 수 있다.
도 3, 도 11, 도 17 내지 도 27을 참조하면, 잉크젯 프린팅 방식으로 표시 영역(DA) 및 비표시 영역(NDA)의 평탄화층(PLL) 상에 제5 잉크(INK5)를 도포한다.
평탄화층(PLL) 상부에 또 다른 잉크젯 헤드 유닛(IJH)이 위치할 수 있다. 상기 또 다른 잉크젯 헤드 유닛(IJH)은 프린트 헤드(410) 및 프린트 헤드(410)의 내부관(430)에 연결된 노즐(420)을 포함할 수 있다. 내부관(430)에는 제5 잉크(INK5)가 공급되고, 제5 잉크(INK5)는 내부관(430)을 따라 흐르다가 노즐(420)을 통해 표시 영역(DA) 및 비표시 영역(NDA)에 위치한 평탄화층(PLL) 상에 도포될 수 있다.
표시 영역(DA) 및 비표시 영역(NDA)의 평탄화층(PLL) 상에 도포된 제5 잉크(INK5)는 평탄화층(PLL) 및 그 하부에 배치되는 구성들, 일 예로, 제1 및 제2 단차 보상 패턴들(SCP1, SCP2)에 의해 그 유속이 제어되어 구동 회로 영역(DCA)의 중간 지점 부근에서 그 이동이 멈출 수 있다. 이후, 열 경화, 광 경화 등과 같은 경화 공정을 통해 상기 제5 잉크(INK5)를 경화하여 오버 코트층(OC)을 형성한다.
이후, 도면에 직접적으로 도시하지 않았으나, 상기 오버 코트층(OC)을 포함한 모기판을 셀 단위로 분리하는 컷팅 공정이 진행될 수 있으며, 컷팅 공정 이후에 셀 단위로 분리된 기판(SUB)에 반사 방지 필름(도 13의 "ARF" 참고)을 부착하는 공정이 진행될 수 있다.
상술한 제조 방법을 통하여 형성된 표시 장치(DD)는, 비표시 영역(NDA)에 제1 및 제2 단차 보상 패턴들(SCP1, SCP2)을 배치함으로써 비표시 영역(NDA)에 배치된 구성들과 반사 방지 필름(ARF) 사이의 단차를 완화하여 비표시 영역(NDA)의 구성들과 반사 방지 필름(ARF) 부착시 발생할 수 있는 공극을 줄이거나 최소화할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
PXL: 화소
SUB: 기판
DA: 표시 영역
NDA: 비표시 영역
DPXA: 더미 화소 영역
DCA: 구동 회로 영역
ESDPA: 정전기 방지 회로 영역
A1, A2, A3: 제1, 제2, 및 제3 영역
PXC: 화소 회로
EMU: 발광부
PCL: 화소 회로층
DPL: 표시 소자층
LDL: 발광 소자층
CCL: 색 변환층
CFL: 컬러 필터층
SCP1, SCP2: 제1 및 제2 단차 보상 패턴
CCP: 색 변환 패턴
CF1, CF2, CF3: 제1, 제2, 및 제3 컬러 필터 패턴
BNK1, BNK2: 제1 및 제2 뱅크
CPL1, CPL2: 제1 및 제2 캡핑층
ARL: 저굴절층
PLL: 평탄화층
OC: 오버 코트층

Claims (20)

  1. 화소 영역을 구비한 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싼 비표시 영역을 포함한 기판;
    상기 화소 영역에 제공되며, 발광 소자, 상기 발광 소자 상에 위치한 색 변환층, 및 상기 색 변환층 상에 위치한 컬러 필터층을 포함한 화소;
    상기 비표시 영역에 제공되며, 상기 표시 영역을 둘러싸는 제1 단차 보상 패턴; 및
    상기 비표시 영역에 제공되며, 제1 단부가 상기 표시 영역에 인접하고 상기 제1 단부와 마주보는 제2 단부가 상기 기판의 가장 자리에 인접한 제2 단차 보상 패턴을 포함하고,
    상기 제2 단차 보상 패턴은 상기 제1 단차 보상 패턴 상에 위치하여 상기 제1 단차 보상 패턴과 중첩하고, 상기 제1 단차 보상 패턴의 일 단부를 커버하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 단차 보상 패턴은 상기 컬러 필터층과 동일한 물질을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 컬러 필터층과 상기 제2 단차 보상 패턴은 각각 순차적으로 적층된 제1 컬러 필터 패턴, 제2 컬러 필터 패턴, 및 제3 컬러 필터 패턴을 포함하고,
    상기 제1 컬러 필터 패턴은 적색 컬러 필터이고,
    상기 제2 컬러 필터 패턴은 녹색 컬러 필터이며,
    상기 제3 컬러 필터 패턴은 청색 컬러 필터인, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 단차 보상 패턴은 상기 표시 영역에 인접한 제3 단부 및 상기 제3 단부와 마주보는 제4 단부를 포함하고,
    상기 제2 단차 보상 패턴의 상기 제1 단부는 상기 제1 단차 보상 패턴의 상기 제3 단부보다 상기 표시 영역에 인접하게 위치하고,
    상기 제2 단차 보상 패턴의 상기 제2 단부는 상기 제1 단차 보상 패턴의 상기 제4 단부보다 상기 기판의 가장 자리에 인접하게 위치하며, 상기 제4 단부를 커버하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 비표시 영역은, 상기 표시 영역에 가장 인접한 제1 영역, 상기 제1 영역에 인접한 제2 영역, 상기 제2 영역과 상기 기판의 가장 자리에 인접한 제3 영역을 포함하고,
    상기 제1 영역에는 더미 화소가 위치하고,
    상기 제2 영역에는 신호 배선들이 위치하며,
    상기 제3 영역에는 정전기 방지 회로가 위치하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 단차 보상 패턴은 상기 제2 영역에 위치하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 단차 보상 패턴은 상기 제2 영역으로부터 상기 제3 영역까지 연장되는, 표시 장치.
  8. 제5 항에 있어서,
    상기 화소는,
    발광 영역 및 비발광 영역;
    상기 기판 상에 배치되고, 상기 발광 소자와 전기적으로 연결된 트랜지스터 및 상기 트랜지스터를 커버하는 비아층;
    적어도 상기 발광 영역에 대응하도록 상기 비아층 상에 위치한 뱅크 패턴;
    상기 뱅크 패턴 상에 위치하며, 서로 이격된 제1 정렬 전극과 제2 정렬 전극;
    상기 제1 및 제2 정렬 전극들 상에 배치된 제1 절연층;
    상기 비발광 영역에 위치하며, 상기 발광 영역에 대응하는 개구를 포함하는 제1 뱅크;
    적어도 상기 발광 영역에 위치하며, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 제1 절연층 상에 배치된 상기 발광 소자;
    상기 발광 소자 상에 위치하며 상기 발광 소자의 제1 단부와 제2 단부를 노출하는 제2 절연층;
    적어도 상기 발광 영역에 위치하며, 상기 제2 절연층 상에서 서로 이격된 제1 전극과 제2 전극;
    상기 제1 및 제2 전극들과 상기 제1 뱅크 상에 배치된 제3 절연층;
    상기 제3 절연층 상에 위치하고, 상기 발광 소자와 대응하도록 상기 발광 영역에 제공되며, 색 변환 입자들을 포함하는 상기 색 변환층; 및
    상기 비표시 영역에서 상기 제1 뱅크 상에 위치하고, 상기 색 변환층을 둘러싸는 제2 뱅크를 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 단차 보상 패턴은 상기 제2 뱅크와 동일한 물질을 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 뱅크 패턴과 상기 제1 뱅크는 상기 표시 영역, 상기 제1 영역, 및 상기 제2 영역에 제공되고,
    상기 제1 및 제3 절연층들은 상기 표시 영역으로부터 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역까지 제공되며,
    상기 제1 뱅크는 상기 제1 절연층을 사이에 두고 상기 뱅크 패턴 상부에 위치하여 상기 뱅크 패턴과 중첩하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 절연층은 상기 뱅크 패턴의 일 영역을 노출하는 제1 개구부를 포함하고,
    상기 제3 절연층은 상기 제1 뱅크의 일 영역을 노출하는 제2 개구부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 비아층은 상기 제3 영역에서 그 일부가 제거되어 형성된 밸리를 포함하고,
    상기 제1 절연층은 상기 밸리 상에 배치되어 상기 밸리를 커버하고,
    상기 제3 절연층은 상기 제1 절연층 상에 배치되는, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 단차 보상 패턴의 제4 단부는 상기 제3 영역에 위치하며 상기 제2 영역에서 상기 제3 영역에 가장 인접하게 위치한 상기 제1 뱅크를 커버하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 비아층은 상기 제2 영역에서 그 일부가 제거되어 형성된 밸리를 포함하고,
    상기 제1 절연층은 상기 밸리 상에 배치되어 상기 밸리를 커버하고,
    상기 제3 절연층은 상기 제1 절연층 상에 배치되며,
    상기 제1 단차 보상 패턴은 상기 밸리와 중첩하는, 표시 장치.
  15. 제10 항에 있어서,
    상기 제1 단차 보상 패턴의 상기 제4 단부는 상기 제2 영역에서 상기 제3 영역에 가장 인접하게 위치한 상기 제1 뱅크 상의 상기 제3 절연층 상에 위치하여 상기 제1 뱅크와 중첩하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제2 단차 보상 패턴은 블랙 매트릭스를 포함하는, 표시 장치.
  17. 제9 항에 있어서,
    상기 제2 뱅크 및 상기 색 변환층 상에 배치된 제1 캡핑층;
    상기 제1 캡핑층 상에 배치된 저굴절층;
    상기 저굴절층 상에 배치된 제2 캡핑층;
    상기 컬러 필터층 상에 배치된 평탄화층; 및
    상기 평탄화층 상에 배치된 오버 코트층을 더 포함하고,
    상기 제1 캡핑층, 상기 제2 캡핑층, 및 상기 평탄화층은 상기 표시 영역, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 제공되고,
    상기 저굴절층 및 상기 오버 코트층은 상기 표시 영역, 상기 제1 영역, 및 상기 제2 영역에 제공되는, 표시 장치.
  18. 제17 항에 있어서,
    상기 저굴절층의 단부는 상기 제2 영역에서 상기 제1 단차 보상 패턴 상의 상기 제1 캡핑층의 일면 상에 위치하고,
    상기 오버 코트층의 단부는 상기 제2 영역에서 상기 제2 단차 보상 패턴 상의 상기 평탄화층의 일면 상에 위치하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 오버 코트층 및 상기 평탄화층 상에 배치되어 상기 기판과 결합하는 반사 방지 필름을 더 포함하는, 표시 장치.
  20. 표시 영역과, 상기 표시 영역에 인접한 제1 영역, 상기 제1 영역에 인접한 제2 영역, 및 상기 제2 영역에 인접한 제3 영역을 포함한 비표시 영역을 갖는 기판을 준비하는 단계;
    상기 제2 영역의 상기 기판 상에 제1 단차 보상 패턴을 형성하고, 상기 표시 영역과 상기 제1 영역의 상기 기판 상에 각각 상기 제1 단차 보상 패턴과 동일한 물질을 포함한 뱅크를 형성하는 단계;
    상기 뱅크에 의해 둘러싸인 공간에 색 변환층을 형성하는 단계;
    상기 색 변환층 및 상기 제1 단차 보상 패턴 상에 제1 캡핑층을 형성하는 단계;
    잉크젯 프린팅 방식으로 상기 표시 영역의 상기 제1 캡핑층, 상기 제1 영역의 상기 제1 캡핑층, 및 상기 제2 영역의 상기 제1 캡핑층 상에 저굴절층을 형성하는 단계;
    상기 저굴절층 및 상기 제1 캡핑층 상에 제2 캡핑층을 형성하는 단계;
    상기 표시 영역 및 상기 제1 영역 각각의 상기 제2 캡핑층 상에 컬러 필터층을 형성하고, 상기 제2 및 제3 영역 각각의 상기 제2 캡핑층 상에 상기 컬러 필터층과 동일한 물질을 포함한 제2 단차 보상 패턴을 형성하는 단계:
    상기 컬러 필터층과 상기 제2 단차 보상 패턴 상에 평탄화층을 형성하는 단계; 및
    잉크젯 프린팅 방식으로 상기 표시 영역, 상기 제1 영역, 및 상기 제2 영역 각각의 상기 평탄화층 상에 오버 코트층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
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