WO2024096243A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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WO2024096243A1
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dummy electrode
dummy
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바슈르베이더스
김광해
강기녕
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • One object of the present invention is to provide a display device with improved luminous efficiency and a method of manufacturing the display device by repairing lighting defects in a light-emitting device (or pixel) caused by a defect in a pixel circuit connected to the light-emitting device.
  • a display device includes a first pixel including a first light-emitting area; a second pixel including a second light-emitting area spaced apart from the first light-emitting area in a second direction; and a bank defining a non-emission area between the first light emitting area and the second light emitting area, wherein each of the first pixel and the second pixel is: spaced apart in a first direction intersecting the second direction.
  • the first pixel electrode of the first pixel is electrically connected to one of the at least one dummy electrode of the first pixel, and the first pixel electrode of the second pixel is electrically connected to the first driving power source. and the first pixel electrode of the second pixel may be electrically connected to the at least one dummy electrode.
  • the first pixel electrode of the first pixel may be electrically connected to the first driving power source through the first pixel electrode of the second pixel and the at least one dummy electrode.
  • the at least one dummy electrode of the second pixel is spaced apart from the at least one dummy electrode of the first pixel in the second direction in the non-emission area, and the at least one dummy electrode of the second pixel is One dummy electrode may not be electrically connected to the at least one dummy electrode of the first pixel.
  • the second pixel electrode of the second pixel extends from the second emitting area to the non-emission area, and the second pixel electrode of the second pixel extends from the at least one of the second pixels through the second contact hole. It can be electrically connected to one dummy electrode.
  • the at least one dummy electrode of the first pixel includes: a first dummy electrode that overlaps the first pixel electrode of the first pixel when viewed in a plan view; and a third dummy electrode spaced apart from the first dummy electrode in the first direction and overlapping the second pixel electrode of the first pixel when viewed in a plan view.
  • the at least one dummy electrode when viewed in a plan view, may be disposed between the first dummy electrode and the third dummy electrode.
  • the at least one dummy electrode when viewed in a plan view, may be disposed to be spaced further apart from the third dummy electrode than the first dummy electrode.
  • the first pixel electrode of the first pixel includes a first partial electrode that overlaps the first dummy electrode and protrudes from the first portion in the first direction to at least partially overlap the dummy electrode. and a second partial electrode, wherein the second partial electrode may be electrically connected to the at least one dummy electrode through a first contact hole.
  • the non-emission area further includes an isolation electrode spaced apart from the first pixel electrode of the first pixel in the second direction, wherein the isolation electrode contacts the first dummy electrode and a third contact hole. It can be electrically connected through .
  • a display device includes a first pixel including a first light-emitting area; a second pixel including a second light-emitting area spaced apart from the first light-emitting area in a second direction; and a bank defining a non-emission area between the first light emitting area and the second light emitting area, wherein each of the first pixel and the second pixel is: spaced apart in a first direction intersecting the second direction.
  • the first pixel electrode of the first pixel extends from the first light emitting area to the non-light emitting area, and , the first pixel electrode of the first pixel is electrically connected to one of the at least one dummy electrode of the second pixel, and the first pixel electrode of the second pixel is electrically connected to the first driving power source.
  • the first pixel electrode of the second pixel may be electrically connected to the at least one dummy electrode.
  • the at least one dummy electrode of the second pixel is spaced apart from the at least one dummy electrode of the first pixel in the second direction in the non-emission area, and the at least one dummy electrode of the second pixel is One dummy electrode may not be electrically connected to the at least one dummy electrode of the first pixel.
  • the at least one dummy electrode of the second pixel includes a first dummy electrode, a second dummy electrode, a third dummy electrode, and a fourth dummy electrode sequentially arranged in the first direction.
  • the at least one dummy electrode may be the first dummy electrode.
  • the at least one dummy electrode of the first pixel includes a first dummy electrode, a second dummy electrode, a third dummy electrode, and a fourth dummy electrode sequentially arranged in the first direction.
  • the first pixel electrode of the first pixel when viewed in a plan view includes a first portion overlapping the first dummy electrode and at least a portion of the dummy electrode extending from the first portion when viewed in a plan view. It may include a curved portion that overlaps with.
  • the curved portion is one of a second partial electrode that protrudes from the first portion in the second direction when viewed in a plan view and overlaps the second dummy electrode, and the second dummy electrode when viewed in a plan view.
  • the third partial electrode may be electrically connected to the at least one dummy electrode through a first contact hole.
  • a method of manufacturing a display device includes disposing a pixel circuit layer on a substrate; forming first to fourth alignment electrodes arranged to be spaced apart in a first direction on the pixel circuit layer; A first light-emitting area of a first pixel on the first to fourth alignment electrodes, a second light-emitting area of a second pixel arranged to be spaced apart from the first light-emitting area and a second direction intersecting the first direction, and forming a bank defining a non-emission area between the first light emitting area and the second light emitting area; providing light-emitting elements in each of the first light-emitting area and the second light-emitting area; disposing a first pixel electrode electrically connected to one end of the light emitting elements and a second pixel electrode electrically connected to the other end of the light emitting elements; A portion of each of the first to fourth alignment electrodes is removed from the non-emission area to form at least one dummy electrode that overlaps the
  • the step of separating the electrical connection between the first pixel electrode of the first pixel and the pixel circuit layer includes irradiating a laser to the first pixel electrode in the non-emission area to By removing a portion of the first pixel electrode, the first pixel electrode is divided into an isolation electrode electrically connected to the pixel circuit layer and a partial electrode spaced apart from the isolation electrode and extending from the first emission area to the non-emission area. can do.
  • a portion of the partial electrode protruding in the first direction is electrically connected to the at least one dummy electrode through a first contact hole and extends from the second light-emitting area to the non-light-emitting area.
  • a portion of the first pixel electrode of the second pixel may be electrically connected to the at least one dummy electrode through a second contact hole.
  • the step of disposing the first pixel electrode of the first pixel and the second pixel includes forming the first pixel electrode of the partial electrode through at least one of conductive ink or chemical vapor deposition (CVD). and forming the portion of the first pixel electrode of the second pixel.
  • CVD chemical vapor deposition
  • an electrode of a defective pixel including a pixel circuit in a defective state may be electrically connected to an electrode of a normal pixel through a dummy electrode.
  • the efficiency of the repair process for a defective pixel can be increased.
  • FIG. 1 is a perspective view schematically showing a light-emitting device according to embodiments of the present invention.
  • FIG. 2 is a cross-sectional view showing an example of the light emitting device of FIG. 1.
  • Figure 3 is a schematic plan view showing a display device according to embodiments of the present invention.
  • FIG. 4 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 3 when the pixel is in a normal state.
  • FIG. 5A is a schematic plan view showing an example of the pixel of FIG. 4.
  • FIGS. 5B and 5C are schematic plan views showing another example of the pixel of FIG. 4.
  • FIG. 6A is a schematic cross-sectional view showing an example along line A-A' in FIG. 5A.
  • FIG. 6B is a schematic cross-sectional view illustrating an example along line B-B' in FIG. 5A.
  • FIG. 6C is a cross-sectional view showing first to third pixels included in the display device of FIG. 3.
  • FIG. 7A is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 3 when the pixel is in a defective state.
  • FIGS. 7B and 7C are circuit diagrams showing an example of a pixel for explaining a repair method for a defective pixel in 7A.
  • FIGS. 8 and 9 are plan views showing an example of a pixel for explaining a repair method for a defective pixel of FIG. 7A.
  • FIG. 10 is a schematic cross-sectional view illustrating an example along line I-I' of FIG. 8.
  • FIGS. 11A and 11B are schematic cross-sectional views showing an example along line II-II' of FIG. 9.
  • FIGS. 12 and 13 are plan views showing other examples of pixels for explaining a repair method for a defective pixel of FIG. 7A.
  • FIG. 1 is a perspective view schematically showing a light-emitting device according to embodiments of the present invention.
  • FIG. 2 is a cross-sectional view showing an example of the light emitting device of FIG. 1.
  • the light emitting device LD is disposed or interposed between the first semiconductor layer 11, the second semiconductor layer 13, and the first and second semiconductor layers 11 and 13. It may include an active layer 12.
  • the light emitting device LD may be implemented as a light emitting stack (or stack pattern) in which the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 are sequentially stacked on each other.
  • the light emitting device LD may be provided in a shape extending in one direction. If the extension direction of the light emitting device LD is the longitudinal direction, the light emitting device LD may include a first end EP1 and a second end EP2 along the length direction. One of the first semiconductor layer 11 and the second semiconductor layer 13 may be located at the first end EP1 of the light emitting device LD, and the second end EP2 of the light emitting device LD may be positioned at the first end EP1 of the light emitting device LD. ), the remaining semiconductor layers of the first semiconductor layer 11 and the second semiconductor layer 13 may be located.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD has a rod-like shape, a bar-like shape, or a pillar shape that is long in the longitudinal direction (or has an aspect ratio greater than about 1) as shown in FIG. 1.
  • the light emitting device LD may have a rod shape, a bar shape, or a pillar shape that is short in the longitudinal direction (or has an aspect ratio less than about 1).
  • the light emitting device LD may have a rod shape, a bar shape, or a pillar shape with an aspect ratio of about 1.
  • LD light emitting devices
  • D diameter
  • L length
  • LED manufactured light emitting diode
  • the diameter D of the light-emitting device LD may be about 0.5 ⁇ m to 6 ⁇ m, and the length (L) may be about 1 ⁇ m to about 10 ⁇ m.
  • the diameter (D) and length (L) of the light emitting element (LD) are not limited to this, and must be made to meet the requirements (or design conditions) of the lighting device or self-luminous display device to which the light emitting element (LD) is applied.
  • the size of the light emitting element LD may be changed.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer, for example.
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 along the longitudinal direction of the light emitting device LD and a lower surface exposed to the outside.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer, a strain reinforcing layer, and a well layer as one unit and is periodically formed. It can be repeatedly laminated.
  • the strain reinforcement layer has a smaller lattice constant than the barrier layer, so that strain applied to the well layer, for example, compressive strain, can be further strengthened.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light with a wavelength of about 400 nm to 900 nm and may use a double hetero structure.
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13.
  • the color (or emission color) of the light emitting device LD may be determined depending on the wavelength of light emitted from the active layer 12.
  • the color of the light emitting device LD can determine the color of the corresponding pixel.
  • the light emitting device LD may emit red light, green light, or blue light.
  • the light emitting device LD when a voltage (e.g., a predetermined or selective voltage) or a higher electric field is applied to both ends of the light emitting device (LD), electron-hole pairs combine in the active layer 12 and the light emitting device (LD) becomes luminous.
  • a voltage e.g., a predetermined or selective voltage
  • a higher electric field is applied to both ends of the light emitting device (LD)
  • electron-hole pairs combine in the active layer 12 and the light emitting device (LD) becomes luminous.
  • the light emitting device LD can be used as a light source (or light emitting source) for various light emitting devices, including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second side of the active layer 12 and may include a different type of semiconductor layer than the first semiconductor layer 11.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the longitudinal direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the longitudinal direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the longitudinal direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11.
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 includes at least one layer, for example, a clad layer and/or a tensile strain barrier reducing (TSBR) layer. More may be included.
  • the TSBR layer may be a strain relaxation layer that is disposed between semiconductor layers with different lattice structures and acts as a buffer to reduce lattice constant differences.
  • the TSBR layer may be composed of a p-type semiconductor layer such as p-GaInP, p-AlInP, p-AlGaInP, etc., but is not limited thereto.
  • the light emitting device LD includes, in addition to the above-described first semiconductor layer 11, active layer 12, and second semiconductor layer 13, a contact electrode disposed on the second semiconductor layer 13 ( (hereinafter referred to as “first contact electrode”) may further be included. According to another embodiment, it may further include another contact electrode (hereinafter referred to as a “second contact electrode”) disposed at one end of the first semiconductor layer 11.
  • first contact electrode a contact electrode disposed on the second semiconductor layer 13
  • second contact electrode another contact electrode
  • each of the first and second contact electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second contact electrodes may be Schottky contact electrodes.
  • the first and second contact electrodes may include a conductive material.
  • the light emitting device LD may further include an insulating film 14 (or insulating film).
  • the insulating film 14 may be omitted and may be provided to cover only part of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13.
  • the insulating film 14 can prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13.
  • the insulating film 14 can improve the lifespan and luminous efficiency of the light-emitting device LD by minimizing surface defects of the light-emitting device LD.
  • the active layer 12 can prevent a short circuit with an external conductive material, there is no limitation on whether the insulating film 14 is provided.
  • the insulating film 14 may surround at least a portion of the outer peripheral surface of the light emitting laminate including the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13.
  • the insulating film 14 is described as entirely surrounding the outer peripheral surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but it is not limited thereto.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), and titanium strontium oxide ( SrTiOx), cobalt oxide (CoxOy), magnesium oxide (MgO), zinc oxide (ZnOx), ruthenium oxide (RuOx), nickel oxide (NiO), tungsten oxide (WOx), tantalum oxide (TaOx), gadolinium oxide (GdOx) ), zirconium oxide (ZrOx), gallium oxide (GaOx), vanadium oxide (VxOy), ZnO:Al, ZnO:B, InxOy:H, niobium oxide (NbxOy), magnesium fluoride (MgFX), aluminum oxide (Si
  • insulating film 14 It may include, but is not limited to, one or more insulating materials selected from the group consisting of nitride (GdN), zirconium nitride (ZrN), vanadium nitride (VN), etc., and various materials having insulating properties may be used for the insulating film 14. It can be used as a material.
  • the insulating film 14 may be provided in the form of a single layer or in the form of multiple layers including a double layer.
  • the above-mentioned light emitting device (LD) can be used as a light emitting source (or light source) for various display devices.
  • a light emitting device (LD) can be manufactured through a surface treatment process. For example, when a plurality of light emitting elements LD are mixed in a fluid solution (or solvent) and supplied to each pixel area (e.g., a light emitting area of each pixel or a light emitting area of each subpixel), the light emitting elements Each light emitting device (LD) may be surface treated so that the LDs can be sprayed uniformly without agglomerating unevenly in the solution.
  • the light emitting unit (or light emitting device) including the light emitting elements LD described above can be used in various types of electronic devices that require a light source, including display devices.
  • the light emitting elements LD may be used as a light source for each pixel.
  • the application field of the light emitting device (LD) is not limited to the above-described examples.
  • light emitting devices (LDs) can also be used in other types of electronic devices that require a light source, such as lighting devices.
  • the light emitting device LD applied to the display device according to the embodiments of the present invention is not limited thereto.
  • the light emitting device LD may be a flip chip type micro light emitting diode or an organic light emitting device including an organic light emitting layer.
  • Figure 3 is a schematic plan view showing a display device according to embodiments of the present invention.
  • the display device DD is provided on a substrate SUB and includes pixels PXL1, PXL2, PXL3, and PXL4 each including at least one light emitting element LD. may include.
  • the pixels PXL1, PXL2, PXL3, and PXL4 may include a light emitting device (eg, the light emitting device LD in FIG. 1).
  • the display device DD may further include a driver and a wiring portion electrically connecting the driver.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA displays an image, and the pixels PXL1, PXL2, PXL3, and PXL4 may emit light or not.
  • the non-display area (NDA) is an area where a driver for driving the pixels (PXL1, PXL2, PXL3, PXL4) and a part of the wiring portion that electrically connects the pixels (PXL1, PXL2, PXL3, PXL4) and the driver are provided. You can.
  • the non-display area NDA may be located adjacent to the display area DA.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the perimeter (or edge) of the display area DA.
  • the wiring unit includes signal lines, and the signal lines are electrically connected to the pixels (PXL1, PXL2, PXL3, and PXL4) and provide signals.
  • the signal lines may include fan-out lines electrically connected to scan lines, data lines, emission control lines, etc.
  • the pixels may include a first pixel (PXL1), a second pixel (PXL2), a third pixel (PXL3), and a fourth pixel (PXL4).
  • the first to third pixels may be pixels that emit the same color.
  • the first to third pixels PXL1 to PXL3 may be at least one of a red pixel, a green pixel, and a blue pixel.
  • the fourth pixel (PXL4) may emit light in a different color than the first pixel (PXL1).
  • the fourth pixel PXL4 may be a green pixel that emits green light or a blue pixel that emits blue light.
  • the fourth pixel (PXL4) and the first pixel (PXL1) may emit the same color.
  • the first pixel (PXL1), the second pixel (PXL2), and the third pixel (PXL3) may be sequentially arranged in the second direction DR2.
  • the fourth pixel PXL4 may be arranged to be spaced apart from the first pixel PXL1 in the first direction DR1.
  • the light emitting device LD has a small size ranging from nanoscale (or nanometer) to microscale (or micrometer) and may be electrically connected to adjacent light emitting devices in parallel, but is not limited to this.
  • the light emitting device LD may configure (or form) a light source for each of the pixels PXL1, PXL2, PXL3, and PXL4.
  • FIG. 4 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 3 when the pixel is in a normal state.
  • the pixel PXL shown in FIG. 4 may be any one of the first pixel PXL1, the second pixel PXL2, and the third pixel PXL3 of FIG. 3.
  • the pixel (PXL) may include a pixel circuit (PXC) and an light emitting unit (EMU).
  • PXC pixel circuit
  • EMU light emitting unit
  • the pixel may include a pixel circuit (PXC) that controls the driving current based on the data signal and an light emitting unit (EMU) that emits light with a luminance corresponding to the driving current.
  • PXC pixel circuit
  • EMU light emitting unit
  • the light emitting unit (EMU) is electrically connected to the first driving power source (VDD) and the second driving power source (VSS) through the corresponding pixel circuit (PXC) and can be turned on.
  • the case where the light emitting unit (EMU) is electrically connected to the first driving power source (VDD) and the second driving power source (VSS) through the corresponding pixel circuit (PXC) and turns on is described when the pixel (PXL) is in a normal state. It can be referred to as a case.
  • the light emitting unit (EMU) does not light up because the light emitting unit (EMU) is not electrically connected to the first driving power source (VDD) due to a defect in the corresponding pixel circuit (PXC)
  • the pixel (PXL) is in a defective state. It can be referred to as a case.
  • the light emitting unit may include light emitting elements (LD) electrically connected in parallel between the first power line (PL1) and the second power line (PL2).
  • the first power line PL1 is electrically connected (or connected) to the first driving power source VDD, and the voltage of the first driving power source VDD may be applied to the first power line PL1.
  • the second power line PL2 is electrically connected to the second driving power source VSS, and the voltage of the second driving power source VSS may be applied to the second power line PL2.
  • the light emitting unit EMU may include light emitting elements LD electrically connected in parallel in the same direction between the first and fifth pixel electrodes ELT1 and ELT5.
  • the first driving power source (VDD) and the second driving power source (VSS) may have different potentials.
  • the first driving power source (VDD) may be set as a high-potential power source
  • the second driving power source (VSS) may be set as a low-potential power source.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be higher than the threshold voltage of the light emitting elements LD during the emission period of the pixel PXL.
  • the first pixel electrode ELT1 is electrically connected to the first driving power source VDD via the pixel circuit PXC and the first power line PL1, and the fifth pixel electrode ELT5 is electrically connected to the second power line ( It can be electrically connected to the second driving power source (VSS) through PL2).
  • the first pixel electrode ELT1 may be an anode
  • the fifth pixel electrode ELT5 may be a cathode.
  • light-emitting devices among the first to fourth light-emitting devices (LD1, LD2, LD3, LD4) are arbitrarily referred to, or when two or more types of light-emitting devices are comprehensively referred to, “light-emitting device (LD)” or They will be referred to as “light-emitting devices (LD).”
  • each of the light emitting elements LD has a first end electrically connected to the first driving power source VDD through the first pixel electrode ELT1 and a second driving power source through the fifth pixel electrode ELT5. It may include a second end electrically connected to (VSS).
  • each of the light emitting elements LD is electrically connected in parallel in the same direction (eg, forward direction) between the first pixel electrode ELT1 and the fifth pixel electrode ELT5 to which voltages of different power sources are supplied.
  • An effective light source can be configured.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit (PXC) may supply a driving current corresponding to the gray level value of the corresponding frame data to the light emitting unit (EMU).
  • the driving current supplied to the light emitting unit (EMU) may flow separately to each light emitting element (LD). Accordingly, while each light emitting element LD emits light with a brightness corresponding to the current flowing therein, the light emitting unit EMU may emit light with a brightness corresponding to the driving current.
  • the light emitting unit (EMU) may further include at least one non-effective light source, for example, the reverse light emitting element (LDr), in addition to the light emitting elements (LD) constituting the effective light source.
  • the reverse light emitting element (LDr) in addition to the light emitting elements (LD) constituting the effective light source.
  • This reverse light-emitting element LDr is electrically connected in parallel between the first and fifth pixel electrodes ELT1 and ELT5 together with the light-emitting elements LD constituting the effective light source. It may be electrically connected between the first and fifth pixel electrodes ELT1 and ELT5 in the opposite direction.
  • the reverse light emitting device LDr operates even when a driving voltage (eg, a predetermined or selective driving voltage, for example, a forward driving voltage) is applied between the first and fifth pixel electrodes ELT1 and ELT5. It remains in an inactive state, and accordingly, no current substantially flows through the reverse light emitting element (LDr).
  • a driving voltage eg, a predetermined or selective driving voltage, for example, a forward driving voltage
  • the pixel circuit (PXC) may be electrically connected to the scan line (Si) and the data line (Dj). Additionally, the pixel circuit (PXC) may be electrically connected to the control line (CLi) and the sensing line (SENj). For example, when the pixel PXL is disposed in the ith row and jth column of the display area DA, the pixel circuit PXC of the pixel PXL is connected to the ith scan line Si and the jth data line ( Dj), ith control line (CLi), and jth sensing line (SENj).
  • the pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • the first transistor T1 is a driving transistor for controlling the driving current applied to the light emitting unit (EMU), and may be electrically connected between the first driving power source (VDD) and the light emitting unit (EMU).
  • the first terminal of the first transistor T1 may be electrically connected to the first driving power source VDD through the first power line PL1, and the second terminal of the first transistor T1 may be electrically connected to the second node N2.
  • the gate electrode of the first transistor (T1) may be electrically connected to the first node (N1).
  • the first transistor T1 controls the amount of driving current applied to the light emitting unit (EMU) from the first driving power source (VDD) through the second node (N2) according to the voltage applied to the first node (N1). can do.
  • the first terminal of the first transistor T1 may be a drain electrode, and the second terminal of the first transistor T1 may be a source electrode, but the present invention is not limited thereto. Depending on the embodiment, the first terminal may be a source electrode and the second terminal may be a drain electrode.
  • the second transistor T2 is a switching transistor that selects the pixel PXL (or activates the pixel PXL) in response to a scan signal, and is electrically connected between the data line Dj and the first node N1. can be connected
  • the first terminal of the second transistor T2 is electrically connected to the data line Dj
  • the second terminal of the second transistor T2 is electrically connected to the first node N1
  • the second transistor may be electrically connected to the scan line (Si). If the first terminal is a drain electrode, the second terminal may be a source electrode, but is not limited to this.
  • the second transistor T2 is turned on when a scan signal of the gate-on voltage (eg, high level voltage) is supplied from the scan line Si, and is connected to the data line Dj and the first node ( N1) can be connected electrically.
  • the first node (N1) is a point where the second terminal of the second transistor (T2) and the gate electrode of the first transistor (T1) are electrically connected, and the second transistor (T2) is the gate of the first transistor (T1). Data signals can be transmitted to the electrodes.
  • the second terminal of the third transistor T3 may be electrically connected to the second terminal of the first transistor T1, and the first terminal of the third transistor T3 may be connected to the sensing line SENj. It may be electrically connected, and the gate electrode of the third transistor T3 may be electrically connected to the control line CLi.
  • the first terminal of the third transistor T3 may be electrically connected to the initialization power source.
  • the third transistor T3 is an initialization transistor capable of initializing the second node N2, and is turned on when a sensing control signal is supplied from the control line CLi to reset the initialization power applied to the sensing line SENj. Voltage may be transmitted to the second node (N2). Accordingly, the second storage electrode of the storage capacitor Cst electrically connected to the second node N2 may be initialized.
  • the third transistor T3 electrically connects the first transistor T1 to the sensing line SENj, thereby obtaining a sensing signal through the sensing line SENj, and using the sensing signal to 1
  • the characteristics of the pixel (PXL), including the threshold voltage of the transistor (T1), can be detected.
  • Information about the characteristics of the pixels (PXL) can be used to convert image data so that characteristic differences between pixels (PXL) can be compensated.
  • the first storage electrode (LE) of the storage capacitor (Cst) may be electrically connected to the first node (N1)
  • the second storage electrode (UE) of the storage capacitor (Cst) may be electrically connected to the second node (N1). It can be electrically connected to N2).
  • This storage capacitor Cst can charge a data voltage corresponding to the data signal supplied to the first node N1 during one frame period.
  • the storage capacitor Cst may store a voltage corresponding to the difference between the voltage of the gate electrode of the first transistor T1 and the voltage of the second node N2.
  • the light emitting unit (EMU) may be configured to include at least one serial stage (or stage) including light emitting elements (LD) electrically connected to each other in parallel.
  • the light emitting unit (EMU) may be configured in a series or parallel hybrid structure.
  • the light emitting unit (EMU) may be configured as a 4-series stage structure including 4 series stages.
  • the light emitting unit (EMU) may be composed of 2 series stages including 2 series stages or 6 series stages including 6 series stages.
  • each series stage includes a pair of electrodes (e.g., two electrodes) and at least one light emitting element (LD) electrically connected in the forward direction between the pair of electrodes. can do.
  • the number of light emitting elements LD constituting each series stage is not particularly limited.
  • the number of light-emitting elements LD constituting each series stage may be the same or different, and the number of light-emitting elements LD is not particularly limited.
  • the light emitting unit may include a first series end, a second series end, a third series end, and a fourth series end.
  • the first series end includes the first pixel electrode (ELT1) and the second pixel electrode (ELT2) and at least one electrode electrically connected between the first and second pixel electrodes (ELT1 and ELT2).
  • 1 may include a light emitting element (LD1).
  • Each first light emitting device LD1 may be electrically connected in the forward direction between the first and second pixel electrodes ELT1 and ELT2.
  • the first end EP1 of the first light-emitting device LD1 is electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light-emitting device LD1 is electrically connected to the second pixel electrode ELT1. It can be electrically connected to the electrode (ELT2).
  • the second series end includes the second pixel electrode (ELT2) and the third pixel electrode (ELT3) and at least one electrode electrically connected between the second and third pixel electrodes (ELT2 and ELT3).
  • 2 may include a light emitting device (LD2).
  • Each second light emitting device LD2 may be electrically connected in the forward direction between the second and third pixel electrodes ELT2 and ELT3.
  • the first end EP1 of the second light emitting device LD2 is electrically connected to the second connection electrode ELT2
  • the second end EP2 of the second light emitting device LD2 is electrically connected to the third connection electrode. It can be electrically connected to the electrode (ELT3).
  • the third series end is the third pixel electrode (ELT3) and the fourth pixel electrode (ELT4) and at least one element electrically connected between the third and fourth pixel electrodes (ELT3 and ELT4).
  • 3 It may include a light emitting element (LD3).
  • Each third light emitting device LD3 may be electrically connected in the forward direction between the third and fourth pixel electrodes ELT3 and ELT4.
  • the first end EP1 of the third light-emitting device LD3 is electrically connected to the third pixel electrode ELT3, and the second end EP2 of the third light-emitting device LD3 is electrically connected to the fourth pixel electrode ELT3. It can be electrically connected to the electrode (ELT4).
  • the fourth series end is the fourth pixel electrode (ELT4) and the fifth pixel electrode (ELT5) and at least one element electrically connected between the fourth and fifth pixel electrodes (ELT4 and ELT5).
  • 4 may include a light emitting element (LD4).
  • Each fourth light emitting device LD4 may be electrically connected in the forward direction between the fourth and fifth pixel electrodes ELT4 and ELT5.
  • the first end EP1 of the fourth light-emitting device LD4 is electrically connected to the fourth pixel electrode ELT4, and the second end EP2 of the fourth light-emitting device LD4 is electrically connected to the fifth pixel electrode ELT4. It can be electrically connected to the electrode (ELT5).
  • the first pixel electrode ELT1 of the first series end is the anode electrode of each pixel PXL
  • the fifth pixel electrode ELT5 of the fourth series end is the anode electrode of each pixel PXL. It may be a cathode electrode.
  • the remaining electrodes of the light emitting unit for example, the second pixel electrode (ELT2), the third pixel electrode (ELT3), and/or the fourth pixel electrode (ELT4) constitute each intermediate electrode.
  • the second pixel electrode ELT2 forms the first intermediate electrode IET1
  • the third pixel electrode ELT3 forms the second intermediate electrode IET2
  • the fourth pixel electrode ELT4 forms the first intermediate electrode IET1.
  • a third intermediate electrode (IET3) can be formed.
  • At least one of the first to fourth series ends is electrically connected between the two electrodes in a direction opposite to the first to fourth light emitting elements LD1, LD2, LD3, and LD4. It may include a connected reverse light emitting element (LDr).
  • LDr reverse light emitting element
  • the first pixel electrode ELT1 may be electrically connected to the pixel circuit PXC through the second node N2.
  • the fifth pixel electrode ELT5 may be electrically connected to the second power line PL2 through the third node N3.
  • the second node N2 is the first point at which the pixel circuit PXC and the light emitting unit EMU are electrically connected
  • the third node N3 is the first point where the pixel circuit PXC and the light emitting unit EMU are connected. may be a second point electrically connected.
  • the first transistor T1, the second transistor T2, and the third transistor T3 may be oxide semiconductor transistors.
  • the first transistor T1, the second transistor T2, and the third transistor T3 may include an oxide semiconductor layer as an active layer (semiconductor layer, channel layer).
  • the first transistor T1, the second transistor T2, and the third transistor T3 may include an n-type oxide semiconductor transistor.
  • the first transistor T1, the second transistor T2, and the third transistor T3 may be implemented as p-type semiconductor transistors.
  • Oxide semiconductor transistors can be processed at low temperatures and have lower charge mobility than polysilicon semiconductor transistors. In other words, oxide semiconductor transistors have excellent off-current characteristics. Therefore, when the first transistor (T1), the second transistor (T2), and the third transistor (T3) are composed of oxide semiconductor transistors, the first transistor (T1), the second transistor (T1) according to low-frequency driving and variable frequency driving Leakage current through (T2) and the third transistor (T3) can be minimized, and thus display quality can be improved.
  • FIG. 5A is a schematic plan view showing an example of the pixel of FIG. 4.
  • FIG. 5A shows a top view of the first pixel PXL1, which is one pixel included in the display device DD.
  • first pixel PXL1 which is one pixel included in the display device DD.
  • second pixel PXL2 adjacent to the first pixel PXL1 is further illustrated in FIGS. 5A to 5C.
  • 5A to 5C disclose an embodiment in which each pixel (PXL) includes light emitting elements (LD) arranged in four serial stages as shown in FIG. 4, but the serial stages of each pixel (PXL) are The number may vary depending on the embodiment.
  • LD light emitting elements
  • the display device DD includes a bank BNK, first to fourth alignment electrodes ALE1 to ALE4, and light emitting electrodes to form the pixels PXL1 and PXL2. It may include elements LD1 to LD4 and pixel electrodes ELT1 to ELT5.
  • the first pixel (PXL1) and the second pixel (PXL2) may have the same or similar structures. Since the second pixel PXL2 is substantially similar to the first pixel PXL1, the description will focus on the first pixel PXL1.
  • the bank BNK may partition the first pixel PXL1 and the second pixel PXL2.
  • the pixel PXL may include an emission area and a non-emission area (NEA).
  • the first pixel (PXL1) may include a first emission area (EMA1)
  • the second pixel (PXL2) may include a second emission area (EMA2).
  • a non-emission area (NEA) may be formed between the first emission area (EMA1) and the second emission area (EMA2).
  • the first emission area EMA1 and the second emission area EMA2 may correspond to an opening defined by the bank BNK.
  • the non-emission area (NEA) may correspond to the opening area (OPA) formed in the bank (BNK).
  • the bank (BNK) may surround the light emitting areas (EMA1 and EMA2).
  • the opening area OPA is an area that is distinct from the openings corresponding to the first and second light emitting areas EMA1 and EMA2.
  • the first to fourth alignment electrodes ALE1 to ALE4 may be sequentially arranged to be spaced apart in the first direction DR1 and may extend in the second direction DR2.
  • the first to fourth alignment electrodes ALE1 to ALE4 may be electrodes for aligning the light emitting elements LD provided in the first pixel PXL1 and the second pixel PXL2.
  • the light emitting elements LD may be moved (or rotated) by a force (eg, dielectrophoresis (DEP) force) according to the electric field and aligned (or placed) on the alignment electrode.
  • the first pixel PXL1 and the second pixel PXL2 may share the first to fourth alignment electrodes ALE1 to ALE4 during the pixel manufacturing process.
  • the first to fourth alignment electrodes ALE1 to ALE4 supply (or provide) a first alignment signal or a second alignment signal, respectively, in a process (hereinafter, an alignment process) in which the light emitting elements LD are aligned. provided) can be received.
  • the first alignment signal and the second alignment signal may have different waveforms, potentials, and/or phases.
  • the first alignment signal may be a ground signal
  • the second alignment signal may be an alternating current signal.
  • the present disclosure is not limited to the examples described above.
  • the first alignment signal may be an alternating current signal and the second alignment signal may be a ground signal.
  • different alignment signals may be applied to adjacent alignment electrodes among the alignment electrodes.
  • a first alignment signal when a first alignment signal is applied to the first alignment electrode ALE1, a second alignment signal may be applied to the second alignment electrode ALE2.
  • the first alignment signal when the first alignment signal is applied to the second alignment electrode ALE2, the second alignment signal may be applied to the first alignment electrode ALE1.
  • the first alignment signal is applied to the third alignment electrode ALE3, the second alignment signal may be applied to the fourth alignment electrode ALE4.
  • an electric field is formed between (or on) the first alignment electrode (ALE1) and the second alignment electrode (ALE2), and the first light emitting elements (LD1) and the second light emitting elements (LD2) are It may be aligned on the first alignment electrode (ALE1) and the second alignment electrode (ALE2) based on the electric field.
  • an electric field is formed between (or on) the third alignment electrode (ALE3) and the fourth alignment electrode (ALE4), and the third light-emitting elements (LD3) and the fourth light-emitting elements (LD4) are It may be aligned on the third alignment electrode ALE3 and the fourth alignment electrode ALE4 based on the electric field.
  • the first light emitting elements LD1 may be aligned between the first and second alignment electrodes ALE1 and ALE2. In one example, the first light emitting elements LD1 are aligned in one area (eg, lower area) of the first and second alignment electrodes ALE1 and ALE2, and the first light emitting elements LD1 The first end EP1 may be electrically connected to the first pixel electrode ELT1, and the second end EP2 of the first light emitting elements LD1 may be electrically connected to the second pixel electrode ELT2.
  • the second light emitting elements LD2 may be aligned between the first and second alignment electrodes ALE1 and ALE2. In one example, the second light emitting elements LD2 are aligned in another area (eg, an upper area) of the first and second alignment electrodes ALE1 and ALE2, and the second light emitting elements LD2
  • the first end EP1 may be electrically connected to the second pixel electrode ELT2
  • the second end EP2 of the second light emitting elements LD2 may be electrically connected to the third pixel electrode ELT3.
  • the third light emitting elements LD3 may be aligned between the third and fourth alignment electrodes ALE3 and ALE4 and between the third and fourth pixel electrodes ELT3 and ELT4. Can be electrically connected.
  • the third light-emitting elements LD3 are aligned in another area (for example, an upper area) of the third and fourth alignment electrodes ALE3 and ALE4, and the first light-emitting elements LD3
  • the end EP1 may be electrically connected to the third pixel electrode ELT3, and the second end EP2 of the third light emitting elements LD3 may be electrically connected to the fourth pixel electrode ELT4.
  • the fourth light emitting elements LD4 may be aligned between the third and fourth alignment electrodes ALE3 and ALE4 and between the fourth and fifth pixel electrodes ELT4 and ELT5. Can be electrically connected.
  • the fourth light-emitting elements LD4 are aligned in one area (for example, a lower area) of the third and fourth alignment electrodes ALE3 and ALE4, and the first light-emitting elements LD4
  • the end EP1 may be electrically connected to the fourth pixel electrode ELT4, and the second end EP2 of the fourth light emitting elements LD4 may be electrically connected to the fifth pixel electrode ELT5.
  • the first light-emitting elements LD1 are located in the lower left area of the first light-emitting area EMA1, and the second light-emitting elements LD2 are located in the upper left area of the first light-emitting area EMA1.
  • Third light emitting elements LD3 may be located in the upper right area of the first light emitting area EMA1
  • fourth light emitting elements LD4 may be located in the lower right area of the first light emitting area EMA1.
  • the arrangement and/or connection structure of the light emitting elements may vary depending on the structure of the light emitting unit (e.g., the light emitting unit (EMU) in FIG. 4) and/or the number of series stages.
  • some of the first to fourth alignment electrodes ALE1 to ALE4 may be electrically connected to some of the pixel electrodes ELT1 to ELT5 through contact holes.
  • the first alignment electrode (ALE1) is electrically connected to the first pixel electrode (ELT1) through the first contact hole (CH1) located in the non-emission area (NEA)
  • the third alignment electrode (ALE3) may be electrically connected to the fifth pixel electrode ELT5 through the second contact hole CH2 located in the non-emission area NEA.
  • At least one of the first to fourth alignment electrodes ALE1 to ALE4 has light emitting elements LD1, LD2, LD3, and LD4 in the first light emitting area EMA1 and the second light emitting area EMA2. After being supplied and aligned, it may be separated from the alignment electrodes ALE1 to ALE4 provided to the second pixel PXL2 adjacent to the first pixel PXL1.
  • the first dummy electrode ALE1a provided in the first pixel PXL1 and the first dummy electrode ALE1b provided in the second pixel PXL2 are formed to be integrally connected (or integrated with each other) to form the first alignment electrode ALE1.
  • the first dummy electrode ALE1a may be electrically connected to a pixel circuit (eg, the pixel circuit PXC of FIG. 4) and/or the first power line PL1 through a contact hole.
  • a first alignment signal (or a second alignment signal) may be supplied to the first alignment electrode ALE1 through the pixel circuit or the first power line PL1.
  • the first alignment electrode ALE1 is removed from the first floating area FLA1 located around the first dummy electrode ALE1a, thereby forming the first alignment electrode ALE1. It may be separated into a first dummy electrode ALE1a of the first pixel PXL1 and a first dummy electrode ALE1b of the second pixel PXL2.
  • the second dummy electrode ALE2a provided in the first pixel PXL1 and the second dummy electrode ALE2b provided in the second pixel PXL2 are formed to be integrally connected (or integrated with each other) to form a second An alignment electrode (ALE2) can be configured.
  • a second alignment signal (or first alignment signal) may be supplied to the second dummy electrode ALE2a through a contact hole (not shown).
  • the second alignment electrode ALE2 is removed from the second floating area FLA2 located around the second dummy electrode ALE2a located in the non-emission area NEA.
  • the second alignment electrode ALE2 can be separated into a second dummy electrode ALE2a of the first pixel PXL1 and a second dummy electrode ALE2b of the second pixel PXL2.
  • the electrical connection between the second dummy electrode ALE2a of the first pixel PXL1 and the second dummy electrode ALE2b of the second pixel PXL2 may be disconnected.
  • the third dummy electrode ALE3a provided in the first pixel PXL1 and the third dummy electrode ALE3b provided in the second pixel PXL2 are integrally connected (or integrated with each other) to form a third An alignment electrode (ALE3) can be configured.
  • the third dummy electrode (ALE3a) supplies a second alignment signal (or first alignment signal) to the third alignment electrode (ALE3) through the pixel circuit (PXC) and/or the second power line (PL2) through the contact hole. It can be.
  • the third alignment electrode ALE3 is removed from the third floating area FLA3 located around the third dummy electrode ALE3a, thereby forming the third alignment electrode ALE3. may be separated into a third dummy electrode ALE3a of the first pixel PXL1 and a third dummy electrode ALE3b of the second pixel PXL2.
  • the fourth dummy electrode ALE4a provided in the first pixel PXL1 and the third dummy electrode ALE3b provided in the second pixel PXL2 are formed to be integrally connected (or integrated with each other) to form a fourth An alignment electrode (ALE4) can be configured.
  • a second alignment signal (or first alignment signal) may be supplied to the fourth dummy electrode ALE4a through a contact hole (not shown).
  • the fourth alignment electrode ALE4 is removed from the fourth floating area FLA4 located around the fourth dummy electrode ALE4a located in the non-emission area NEA.
  • the fourth alignment electrode ALE4 can be separated into the fourth dummy electrode ALE4a of the first pixel PXL1 and the fourth dummy electrode ALE4b of the second pixel PXL2.
  • the electrical connection between the fourth dummy electrode ALE4a of the first pixel PXL1 and the fourth dummy electrode ALE4b of the second pixel PXL2 may be disconnected.
  • the first internal fourth alignment electrodes ALE1 are formed through a separation process for each of the first to fourth alignment electrodes ALE1 to ALE4 in one plane or one direction (e.g., when viewed on a plane).
  • to ALE4 are the first to fourth dummy electrodes ALE1a to ALE4a overlapping the first emission area EMA1 of the first pixel PXL and the second emission area EMA2 of the second pixel PXL2. It may be separated into overlapping first to fourth dummy electrodes ALE1b to ALE4b.
  • the dummy electrodes ALE1a to ALE4a of the first pixel PXL1 may be provided at least in the first emission area EMA1.
  • the dummy electrodes ALE1a to ALE4a extend along the second direction DR2 and may be spaced apart from each other along the first direction DR1.
  • the dummy electrodes ALE1a to ALE4a may extend from the first emission area EMA1 to the non-emission area NEA.
  • the dummy electrodes ALE1a to ALE4a may extend from the first emission area EMA1 to the opening area OPA.
  • the first to fourth dummy electrodes ALE1a, ALE2a, ALE3a, and ALE4a each extend along the second direction DR2 and may be sequentially arranged to be spaced apart from each other along the first direction DR1.
  • an electrical connection between the first dummy electrode ALE1b and the first power line PL1 is established by removing a portion of the first alignment electrode ALE1 from around the contact hole located in the non-emission area NEA. You can quit.
  • the electrical connection between the third dummy electrode ALE3b and the second power line PL2 can be broken by removing a portion of the third alignment electrode ALE3 from around the contact hole located in the non-emission area NEA.
  • the opening area OPA refers to an area including an area spaced apart between the dummy electrodes ALE1a to ALE4a and ALE1b to ALE4b included in each of the first pixel PXL1 and the second pixel PXL2. can do.
  • the dummy electrodes ALE1a to ALE4a of the first pixel PXL1 and the dummy electrodes ALE1b to ALE4b of the second pixel PXL2 have a constant width in the emission areas EMA1 and EMA2. It may be provided in a bar shape, but is not limited thereto.
  • the dummy electrodes ALE1a to ALE4a of the first pixel PXL1 and the dummy electrodes ALE1b to ALE4b of the second pixel PXL2 have a bar shape or curved portion with a constant width in the non-emission area NEA.
  • the shape and/or size are not particularly limited and may be changed in various ways.
  • each of the first to fifth pixel electrodes ELT1 to ELT5 is provided in the light-emitting areas EMA1 and EMA2, and one or more dummy electrodes ALE1a to ALE4a, ALE1b to ALE4b and/or It may be arranged to overlap the elements LD1 to LD4.
  • the pixel electrodes ELT1 to ELT5 overlap the dummy electrodes ALE1a to ALE4a, ALE1b to ALE4b and/or the light emitting elements LD1 to LD4, respectively.
  • and/or may be formed on the light emitting elements LD1 to LD4, and may be electrically connected to the light emitting elements.
  • the first pixel electrode ELT1 is disposed on one area (eg, bottom area) of the first dummy electrode ALE1a and the first ends EP1 of the first light emitting elements LD1. may be electrically connected to the first ends EP1 of the first light emitting elements LD1.
  • the second pixel electrode ELT2 is disposed on an area (for example, a lower area) of the second dummy electrode ALE2a and the second ends EP2 of the first light emitting elements LD1.
  • the second pixel electrode ELT2 may be electrically connected to the second ends EP2 of the second light emitting elements LD2 and the other region (eg, upper region) of the first dummy electrode ALE1a.
  • the second pixel electrode may be disposed on the first ends EP1 of the second light-emitting elements LD2 and electrically connected to the first ends EP1 of the second light-emitting elements LD2.
  • the second pixel electrode ELT2 may electrically connect the second ends EP2 of the first light-emitting elements LD1 and the first ends EP1 of the second light-emitting elements LD2 in the first light-emitting area EMA1.
  • the second pixel electrode ELT2 may have a curved shape.
  • the second pixel electrode ELT2 has at least an area where at least one first light emitting element LD1 is arranged. At the boundary of the area where one second light emitting element LD2 is arranged, it may have a bent or curved structure.
  • the third pixel electrode ELT3 is disposed on another area (eg, an upper area) of the second dummy electrode ALE2a and the second ends EP2 of the second light emitting elements LD2. may be electrically connected to the second ends EP2 of the second light emitting elements LD2.
  • the third pixel electrode ELT3 is disposed on another area (for example, an upper area) of the fourth dummy electrode ALE4a and the first ends EP1 of the third light-emitting elements LD3 to form the third light-emitting elements. It may be electrically connected to the first ends EP1 of LD3.
  • the third pixel electrode ELT3 is connected to the second ends EP2 and the first ends of the third light emitting elements LD3 in the first light emitting area EMA1. (EP1) can be connected electrically.
  • the third pixel electrode ELT3 may have a curved shape.
  • the third pixel electrode ELT3 has a bent or curved structure at the boundary between the area where at least one second light-emitting element LD2 is arranged and the area where at least one third light-emitting element LD3 is arranged. You can have it.
  • the fourth pixel electrode ELT4 is disposed on another area (for example, an upper area) of the third dummy electrode ALE3a and the second ends EP2 of the third light emitting elements LD3. , may be electrically connected to the second ends EP2 of the third light emitting elements LD3.
  • the fourth pixel electrode ELT4 is disposed on another area (for example, a lower area) of the fourth dummy electrode ALE4a and the first ends EP1 of the fourth light-emitting elements LD4, It may be electrically connected to the first ends EP1 of the LD4.
  • the fourth pixel electrode ELT4 is connected to the second ends EP2 of the third light-emitting elements LD3 and the first ends of the fourth light-emitting elements LD4 in the first light-emitting area EMA1. (EP1) can be connected electrically.
  • the fourth pixel electrode ELT4 may have a curved shape.
  • the fourth pixel electrode ELT4 has a bent or curved structure at the boundary between the area where at least one third light-emitting element LD3 is arranged and the area where at least one fourth light-emitting element LD4 is arranged. You can have it.
  • the fifth pixel electrode ELT5 is disposed on one area (eg, bottom area) of the third dummy electrode ALE3a and the second ends EP2 of the fourth light emitting elements LD4. may be electrically connected to the second ends EP2 of the fourth light emitting elements LD4.
  • the first to fourth light emitting elements LD1 to LD4 aligned between the dummy electrodes ALE1a to ALE4a can be electrically connected in a desired form using the pixel electrodes ELT1 to ELT5.
  • the first light-emitting elements LD1, the second light-emitting elements LD2, the third light-emitting elements LD3, and the fourth light-emitting elements LD4 are formed using the pixel electrodes ELT1 to ELT5. can be electrically connected sequentially in series.
  • FIGS. 5B and 5C are schematic plan views showing another example of the pixel of FIG. 4.
  • the first pixel electrode ELT1' of at least one first pixel PXL1 may be distinguished from the configuration shown in FIG. 5A. Since they are identical, the same reference numbers are used for identical or corresponding components, and overlapping descriptions are omitted.
  • the first pixel electrode ELT1 and the fifth pixel electrode ELT5 of FIG. 5A may be provided in a bar shape that extends from the first emission area EMA1 to the non-emission area NEA and has a constant width.
  • the first pixel electrode ELT1' of FIG. 5B may include a bar shape with a constant width and a shape that protrudes from the bar shape in one direction and has a curved portion.
  • a portion of the first pixel electrode ELT1' having a bar shape may extend from the first emission area EMA1 to the non-emission area NEA.
  • a portion of the first pixel electrode ELT1' having a curved portion may be provided in the non-emission area NEA.
  • a portion of the first pixel electrode ELT1' having a curved portion is electrically connected to the first pixel electrode ELT1' having a bar shape and is shown to protrude in the first direction DR1. , but is not limited to this, and a portion of the first pixel electrode ELT1' having a curved portion may protrude in a direction opposite to the first direction DR1 and the first pixel electrode ELT1' having a bar shape.
  • the first pixel electrode ELT1' extends from the first emission area EMA1 to the non-emission area NEA and is disposed on the first dummy electrode ALE1a and connected to the first contact hole CH1.
  • a first part that extends (or extends) a second part that extends or protrudes from the first part in the first direction DR1 to be disposed on the second dummy electrode ALE2b, and a second pixel that extends from the second part. It may include a third portion disposed on the first dummy electrode ALE1b of (PXL2).
  • the second portion of the first pixel electrode ELT1' is one region of the second dummy electrode ALE2a of the first pixel PXL1 and the second dummy electrode ALE2b of the second pixel PXL2. ) can overlap with the work area.
  • the first contact hole CH1 formed in the first part of the first pixel electrode ELT1' is connected to the second part of the first pixel electrode ELT1' and the third part of the first pixel electrode ELT1'. It can be surrounded by parts.
  • the second pixel PXL2 may include the first pixel electrode ELT1. In another example, the second pixel PXL2 may include the first pixel electrode ELT1'.
  • At least the first pixel electrode (ELT1") of the first pixel (PXL1) and the second pixel electrode (ELT2") of the second pixel (PXL2) have the configurations shown in FIG. 5A. can be distinguished. Therefore, the same reference numbers are used for identical or corresponding components, and overlapping descriptions are omitted.
  • the first pixel PXL1 may include a first pixel electrode ELT1
  • the second pixel PXL2 may include a second pixel electrode ELT2".
  • the first pixel electrode ELT1" of the first pixel PXL1 may include a bar-shaped first part having a constant width and a second part having a protrusion protruding from the bar shape in one direction.
  • the bar shape of the pixel electrode ELT1" may extend from the first emission area EMA1 to the non-emission area NEA.
  • a shape having a protrusion of the first pixel electrode ELT1" may be provided in the non-emission area NEA.
  • the first pixel electrode ELT1" extends from the first emission area EMA1 to the non-emission area NEA and is disposed on the first dummy electrode ALE1a to open the first contact hole CH1. It may include a first part, and a second part extending from the first part and overlapping at least one area of the second dummy electrode ALE2a of the first pixel PXL1.
  • the second pixel electrode ELT2" of the second pixel PXL2 may include a bar shape with a constant width and a protrusion protruding from the bar shape in one direction.
  • the second pixel electrode ELT2 The bar shape of ") extends from the second emission area (EMA2) to the non-emission area (NEA) (or, the non-emission area (NEA) between the first and second emission areas (EMA1, EMA2)) It can be.
  • a shape having a protrusion of the second pixel electrode ELT2" may be provided in the non-emission area NEA.
  • the second pixel electrode ELT2" includes a first portion extending from the second emission area EMA2 to the non-emission area NEA and disposed on the first dummy electrode ALE1b, and the first portion It may include a second portion extending from the portion and overlapping at least one area of the second dummy electrode ALE2a of the first pixel PXL1.
  • the first pixel electrode ELT1" of the first pixel PXL1 is spaced apart from the second portion of the second pixel electrode ELT2" of the second pixel PXL2 in the second direction DR2. It can be placed like this.
  • the second part of the first pixel electrode ELT1" of the first pixel PXL1 and the second part of the second pixel electrode ELT2" of the second pixel PXL2 are the second part of the first pixel electrode ELT1" of the first pixel PXL1. 2 Can overlap with the dummy electrode (ALE2a).
  • the top view of the pixel shown in FIGS. 5A to 5C may represent the top view of the pixel PXL in a normal state, but is not limited thereto.
  • the pixel shown in FIGS. 5A to 5C may be a pixel (PXL) before a repair process for the pixel (PXL) in a defective state (see FIG. 7A) is performed.
  • Each of the first pixel electrode ELT1' in FIG. 5B and the first pixel electrode ELT1" in FIG. 5C is damaged due to a defect in the pixel circuit PXC of the first pixel PXL1 during the manufacturing process of the first pixel PXL1.
  • the pixel electrode may be processed for the convenience of a repair process for the defective first pixel PXL1.
  • the third part of the first pixel electrode ELT1' e.g., the third part ELT1'c in FIG. 9
  • the second part of the first pixel electrode ELT1" e.g., the second part in FIG. 12
  • the repair process may be performed on (ELT1"b)).
  • FIG. 6A is a schematic cross-sectional view showing an example along line A-A' in FIG. 5A.
  • FIG. 6B is a schematic cross-sectional view illustrating an example along line B-B' in FIG. 5A.
  • FIGS. 6A and 6B exemplarily show a first transistor T1 among various circuit elements constituting a pixel circuit (e.g., the pixel circuit PXC of FIG. 4), and the first to third transistors T1 to T3), if there is no need to specify them separately, they will be collectively referred to as “transistor (T)”.
  • the structure and/or location of each layer of the transistors T are not limited to the embodiment shown in FIG. 6A and may vary depending on the embodiment.
  • the circuit element layer of the first pixel includes circuit elements including transistors (T) disposed on the base layer (BSL) and various electrically connected thereto. May include wires. Dummy electrodes (ALE1a to ALE4a), light emitting elements (LD1 to LD4), and/or pixel electrodes (ELT1 to ELT5) constituting the light emitting unit (EMU) may be disposed on the circuit elements.
  • a light emitting device layer may be disposed on the circuit device layer.
  • the light emitting device layer may include light emitting devices (LD).
  • the base layer (BSL) constitutes a base member and may be a hard or flexible substrate or film.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one layer of insulating layer.
  • the material and/or physical properties of the base layer (BSL) are not particularly limited.
  • the base layer (BSL) may be substantially transparent. Substantially transparent may mean capable of transmitting light at or above a transmittance (e.g., a predetermined or selective transmittance).
  • the base layer (BSL) may be translucent or opaque.
  • the base layer (BSL) may include a reflective material depending on the embodiment.
  • a buffer layer may be disposed on the base layer (BSL).
  • the buffer layer (BFL) can prevent impurities from diffusing into circuit elements.
  • the buffer layer (BFL) may be composed of a single layer, but may also be composed of multiple layers, at least a double layer or more. When the buffer layer BFL is formed of multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer (BFL) may be an inorganic insulating film containing an inorganic material.
  • the buffer layer (BFL) may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer (BFL) may be provided as a single layer, but may also be provided as a multiple layer, at least a double layer or more.
  • a semiconductor pattern (SCP) may be disposed on the buffer layer (BFL).
  • the semiconductor pattern (SCP) includes a first region in contact with the first transistor electrode (TE1), a second region in contact with the second transistor electrode (TE2), and a channel region located between the first and second regions. It can be included. Depending on the embodiment, one of the first and second regions may be a source region and the other may be a drain region.
  • the first transistor electrode TE1 may be electrically connected to the first power conductive layer PL1a.
  • the semiconductor pattern (SCP) may be made of polysilicon, amorphous silicon, oxide semiconductor, etc.
  • the channel region of the semiconductor pattern (SCP) is a semiconductor pattern that is not doped with an impurity and may be an intrinsic semiconductor, and the first and second regions of the semiconductor pattern (SCP) may each be a semiconductor doped with a predetermined impurity.
  • a gate insulating layer may be disposed on the buffer layer (BFL) and the semiconductor pattern (SCP).
  • the gate insulating layer (GI) may be disposed between the semiconductor pattern (SCP) and the gate electrode (GE).
  • the gate insulating layer GI may be disposed between the buffer layer BFL and the second power conductive layer PL2a.
  • the gate insulating layer (GI) can be composed of a single layer or multiple layers, including silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium. It may contain various types of inorganic materials, including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the gate electrode (GE) of the transistor (T) and the second power conductive layer (PL2a) may be disposed on the gate insulating layer (GI).
  • the gate electrode GE and the second power conductive layer PL2a may be disposed on the same layer.
  • the gate electrode GE and the second power conductive layer PL2a may be formed simultaneously in the same process, but are not limited thereto.
  • the gate electrode GE may be arranged to overlap the semiconductor pattern SCP in the third direction DR3 on the gate insulating layer GI.
  • the second power conductive layer PL2a may form the second power line PL2 described with reference to FIG. 4 and the like.
  • the gate electrode (GE) and the second power conductive layer (PL2a) are made of molybdenum (Mo), copper (Cu), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), and nickel (Ni), respectively. , neodymium (Nd), indium (In), tin (Sn), and their oxides or alloys may be formed as a single layer or multiple layers.
  • the gate electrode (GE) and the second power conductive layer (PL2a) are each formed of multiple layers of sequentially or repeatedly stacked titanium (Ti), copper (Cu), and/or indium tin oxide (ITO). It can be.
  • An interlayer insulating layer may be disposed on the gate electrode (GE) and the second power conductive layer (PL2a).
  • the interlayer insulating layer ILD may be disposed between the gate electrode GE and the first and second transistor electrodes TE1 and TE2.
  • the interlayer insulating layer (ILD) and the gate insulating layer (GI) may include the same material, or the interlayer insulating layer (ILD) may include one or more materials selected from the materials exemplified as constituent materials of the gate insulating layer (GI). .
  • the first and second transistor electrodes TE1 and TE2 may be arranged to overlap the semiconductor pattern SCP in the third direction DR3.
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to the semiconductor pattern SCP.
  • the first transistor electrode TE1 may be electrically connected to the first region of the semiconductor pattern SCP through a contact hole penetrating the interlayer insulating layer ILD.
  • the second transistor electrode TE2 may be electrically connected to the second region of the semiconductor pattern SCP through a contact hole penetrating the interlayer insulating layer ILD.
  • the second transistor electrode TE2 may be electrically connected to the conductive layer BML that receives the first driving power source VDD.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode, and the other may be a drain electrode.
  • the first and second transistor electrodes TE1 and TE2 include molybdenum (Mo), copper (Cu), aluminum (Al), chromium (Cr), It may be formed as a single layer or multiple layers made of gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), indium (In), tin (Sn), and their oxides or alloys.
  • a protective layer may be disposed on the first and second transistor electrodes (TE1, TE2) and the second power conductive layer (PL2a).
  • the protective layer (PSV) may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx) or an inorganic material.
  • a via layer (VIA) may be disposed on the protective layer (PSV).
  • the via layer (VIA) may be made of an organic material to flatten the lower step.
  • the via layer (VIA) may include various types of inorganic materials.
  • bank patterns INP may be disposed on the via layer VIA.
  • the bank patterns INP may have various shapes depending on the embodiment.
  • the bank patterns INP may have a shape that protrudes from the base layer BSL in the third direction DR3.
  • the bank patterns INP may be formed to have a slope inclined at an angle (eg, a predetermined or optional angle) with respect to the base layer BSL.
  • the present invention is not limited thereto, and the bank patterns INP may have sidewalls such as a curved surface or a step shape.
  • the bank patterns INP may have a cross-section such as a semicircular or semielliptic shape.
  • Dummy electrodes ALE1a to ALE4a may be disposed on the via layer VIA and the bank patterns INP.
  • the dummy electrodes ALE1a to ALE4a may be arranged to be spaced apart from each other within the first pixel PXL1.
  • the dummy electrodes ALE1a to ALE4a may be disposed on the same layer.
  • the dummy electrodes ALE1a to ALE4a may be formed simultaneously in the same process, but are not necessarily limited thereto.
  • the dummy electrodes ALE1a to ALE4a disposed on top of the bank patterns INP may have a cross-sectional shape corresponding to the cross-sectional shape of the bank pattern INP.
  • the dummy electrodes ALE1a to ALE4a disposed on the bank pattern INP may include an inclined or curved surface having a shape corresponding to the shape of the bank patterns INP.
  • the bank patterns INP together with the dummy electrodes ALE1a to ALE4a provided at the upper portion, direct the light emitted from the light emitting elements LD in the front direction of the first pixel PXL1, that is, in the third direction ( It can function as a reflective member that improves the light output efficiency of the display device by leading to DR3).
  • the dummy electrodes ALE1a to ALE4a may receive an alignment signal during the alignment step of the light emitting elements LD. Accordingly, an electric field is formed between the dummy electrodes ALE1a to ALE4a, so that the light emitting elements LD provided in the first pixel PXL1 can be aligned between the dummy electrodes ALE1a to ALE4a.
  • the dummy electrodes ALE1a to ALE4a may include at least one conductive material.
  • the electrodes (ALE) include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), and iridium. It may contain various metal materials including (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), etc. Since the dummy electrodes (ALE1a to ALE4a) correspond to reflective electrodes, they may include metal (or metal material) having a specific reflectivity.
  • the dummy electrodes include the at least one metal or an alloy containing the same, indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), and gallium. It may include, but is not limited to, at least one conductive material selected from the group consisting of a conductive oxide such as zinc oxide (GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO), and a conductive polymer such as PEDOT.
  • the at least one conductive material is a material for protecting the metal material.
  • the first dummy electrode ALE1a may be electrically connected to the first transistor electrode TE1 of the transistor T through a contact hole penetrating the via layer VIA and the protective layer PSV.
  • the third dummy electrode ALE3a may be electrically connected to the second power conductive layer PL2a through a contact hole penetrating the via layer VIA, the protective layer PSV, and the interlayer insulating layer ILD.
  • a first insulating layer INS1 may be disposed on the dummy electrodes ALE1a to ALE4a.
  • the first insulating layer (INS1) may be composed of a single layer or multiple layers, and may include various types of inorganic materials.
  • a bank (BNK) may be disposed on the first insulating layer (INS1).
  • the bank BNK may be a dam structure that demarcates a light-emitting area to which the light-emitting elements LD are to be supplied in the step of supplying the light-emitting elements LD to the first pixel PXL1.
  • a desired type and/or amount of light emitting device ink may be supplied to an area partitioned by the bank (BNK).
  • the bank (BNK) may include at least one light blocking and/or reflective material. Accordingly, light leakage between adjacent pixels (PXL) can be prevented.
  • the bank (BNK) may include at least one black matrix material and/or color filter material.
  • the bank (BNK) may be formed in a black, opaque pattern that can block the transmission of light.
  • a reflective film, etc. may be formed on the surface (eg, sidewall) of the bank BNK to increase the light efficiency of each pixel PXL.
  • Light emitting elements LD may be disposed on the first insulating layer INS1.
  • the light emitting elements LD are disposed between the first dummy electrode ALE1a and the second dummy electrode ALE2a and between the third dummy electrode ALE3a and the fourth dummy electrode ALE4a on the first insulating layer INS1. It can be.
  • the light emitting devices LD may be prepared in a dispersed form within the light emitting device ink and supplied to each pixel PXL through an inkjet printing method or the like.
  • the light emitting elements LD may be dispersed in a volatile solvent and provided to each pixel PXL.
  • a second insulating layer INS2 may be disposed on the light emitting elements LD.
  • the second insulating layer INS2 may be partially provided on the light emitting devices LD and expose the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the second insulating layer INS2 is formed on the light emitting devices LD after the alignment of the light emitting devices LD is completed, the light emitting devices LD can be prevented from leaving the aligned position.
  • a third insulating layer INS3 may be disposed on at least a portion of the first insulating layer INS1 and the bank BNK.
  • Pixel electrodes are formed on the first and second ends EP1 and EP2 of the light emitting elements LD exposed by the second insulating layer INS2 and the third insulating layer INS3. (ELT1, ELT2, ELT4, ELT5)) can be deployed.
  • the first pixel electrode ELT1 is electrically connected to the first dummy electrode ALE1a through the first contact hole CH1
  • the fifth pixel electrode ELT5 is electrically connected to the first dummy electrode ALE1a through the first contact hole CH2. It can be electrically connected to the third dummy electrode (ALE3a) through .
  • the first pixel electrode ELT1 may be connected to the first power conductive layer PL1a through the first dummy electrode ALE1a. You can. Since the third dummy electrode ALE3a can be electrically connected to the second power conductive layer PL2a, the fifth pixel electrode ELT5 is electrically connected to the second power conductive layer PL2a through the second contact hole CH2. You can access it by .
  • the first pixel electrode ELT1 is disposed directly on the first end EP1 of the first light-emitting elements LD1, and is connected to the first end EP1 of the first light-emitting elements LD1 and You can access it.
  • the second pixel electrode ELT2 may be directly disposed on the second end EP2 of the first light-emitting elements LD1 and may be in contact with the second end EP2 of the first light-emitting elements LD1.
  • the fourth pixel electrode ELT4 is disposed directly on the first end EP1 of the fourth light-emitting elements LD4, and is connected to the first end EP1 of the fourth light-emitting elements LD4. You can access it.
  • the fifth pixel electrode ELT5 may be directly disposed on the second end EP2 of the fourth light-emitting elements LD4 and may contact the second end EP2 of the fourth light-emitting elements LD4.
  • the fourth insulating layer INS4 When the fourth insulating layer INS4 is disposed between the pixel electrodes ELT1, ELT2, ELT4, and ELT5, the pixel electrodes ELT1, ELT2, ELT4, and ELT5 are stably maintained by the fourth insulating layer INS4. can be separated.
  • the first pixel electrode ELT1 and the second pixel electrode ELT2 may be disposed on different layers with the fourth insulating layer INS4 interposed therebetween. Accordingly, electrical stability between the first and second ends EP1 and EP2 of the light emitting elements LD can be secured.
  • the fourth insulating layer INS4 includes at least one region of the first pixel electrode ELT1, the fourth pixel electrode ELT4, the second insulating layer INS2, and the third insulating layer INS3. Can be arranged to cover.
  • the third insulating layer (INS3) and the fourth insulating layer (INS4) may be composed of a single layer or multiple layers and may include various types of inorganic materials.
  • FIG. 6C is a cross-sectional view showing first to third pixels included in the display device of FIG. 3.
  • FIG. 6C shows a partition (WL), a color conversion layer (CCL), an optical layer (OPL), and/or a color filter layer (CFL) provided on the light emitting element layer (LEL) of the pixel (PXL) of FIG. 3. .
  • the partition WL may be disposed on the light emitting device layer LEL of the first to third pixels PXL1 to PXL3.
  • the partition WL is disposed between or at the border of the first to third pixels PXL1 to PXL3 and may include an opening that overlaps the first to third pixels PXL1 to PXL3, respectively.
  • the opening of the partition wall (WL) may provide a space in which the color conversion layer (CCL) can be provided.
  • the partition wall (WL) is made of acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, polyester resin, It may contain organic substances such as polyphenylenesulfide resin or benzocyclobutene (BCB). However, it is not necessarily limited thereto, and the partition wall (WL) is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). , hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the partition WL may include at least one light blocking and/or reflective material. Accordingly, light leakage between adjacent pixels (PXL) can be prevented.
  • the partition WL may include at least one black matrix material and/or a color filter material.
  • the barrier wall WL may be formed in a black, opaque pattern that can block the transmission of light.
  • a reflective film not shown or similar, may be formed on the surface (eg, side wall) of the partition WL to increase the light efficiency of each pixel PXL.
  • the color conversion layer (CCL) may be disposed on the light emitting element layer (LEL) including the light emitting elements (LD) within the opening of the partition WL.
  • the color conversion layer (CCL) includes a first color conversion layer (CCL1) disposed in the first pixel (PXL1), a second color conversion layer (CCL2) disposed in the second pixel (PXL2), and a third pixel (PXL3). It may include a scattering layer (LSL) disposed in.
  • the first to third pixels PXL1, PXL2, and PXL3 may include light emitting elements LD that emit light of the same color.
  • the first to third pixels PXL1, PXL2, and PXL3 may include light emitting elements LD that emit light of a third color (or blue).
  • a color conversion layer (CCL) containing color conversion particles is disposed on the first to third pixels (PXL1, PXL2, and PXL3), so that a full color image can be displayed.
  • the first color conversion layer CCL1 may include first color conversion particles that convert the third color light emitted from the light emitting device LD into first color light.
  • the first color conversion layer CCL1 may include first quantum dots QD1 dispersed in a matrix material such as base resin.
  • the first color conversion layer (CCL1) is a blue light-emitting device that emits blue light. It may include a first quantum dot (QD1) that converts light into red light. The first quantum dot QD1 may absorb blue light and shift the wavelength according to energy transition to emit red light.
  • the first color conversion layer CCL1 may include a first quantum dot QD1 corresponding to the color of the first pixel PXL1.
  • the second color conversion layer CCL2 may include second color conversion particles that convert third color light emitted from the light emitting device LD into second color light.
  • the second color conversion layer CCL2 may include second quantum dots QD2 dispersed in a matrix material such as a base resin.
  • the second color conversion layer (CCL2) is a blue light emitting device that emits blue light. It may include a second quantum dot (QD2) that converts light into green light. The second quantum dot (QD2) may absorb blue light and shift the wavelength according to energy transition to emit green light.
  • the second color conversion layer CCL2 may include a second quantum dot QD2 corresponding to the color of the second pixel PXL2.
  • blue light having a relatively short wavelength in the visible light region is incident on the first quantum dot (QD1) and the second quantum dot (QD2), respectively, so that the first quantum dot (QD1) and the second quantum dot
  • the absorption coefficient of (QD2) can be increased. Accordingly, it is possible to ultimately improve the light efficiency emitted from the first pixel (PXL1) and the second pixel (PXL2) and at the same time ensure excellent color reproduction.
  • the manufacturing efficiency of the display device can be increased.
  • the scattering layer (LSL) may be provided to efficiently use the third color (or blue) light emitted from the light emitting device (LD).
  • the scattering layer LSL efficiently uses the light emitted from the light emitting device LD.
  • at least one type of scattering material (SCT) may be included.
  • the scattering layer (LSL) may include scatterers (SCT) dispersed in a matrix material such as a base resin.
  • the scattering layer (LSL) may include a scattering material (SCT) such as silica, but the constituent material of the scattering material (SCT) is not limited thereto.
  • the scatterer (SCT) is not disposed only in the third pixel (PXL3), and may be selectively included in the first color conversion layer (CCL1) or the second color conversion layer (CCL2).
  • the scattering layer (LSL) made of a transparent polymer may be provided by omitting the scattering material (SCT).
  • a first capping layer (CPL1) may be disposed on the color conversion layer (CCL).
  • the first capping layer CPL1 may be provided over the first to third pixels PXL1 to PXL3.
  • the first capping layer (CPL1) may cover the color conversion layer (CCL).
  • the first capping layer (CPL1) can prevent impurities such as moisture or air from penetrating from the outside and damaging or contaminating the color conversion layer (CCL).
  • the first capping layer (CPL1) is an inorganic layer and is made of silicon nitride (SiNx), aluminum nitride (AlNx), titanium nitride (TiNx), silicon oxide (SiOx), aluminum oxide (AlOx), titanium oxide (TiOx), and silicon oxide. It may include oxides (SiOxCy), silicon oxynitride (SiOxNy), etc.
  • An optical layer (OPL) may be disposed on the first capping layer (CPL1).
  • the optical layer (OPL) may serve to improve light extraction efficiency by recycling light provided from the color conversion layer (CCL) through total reflection.
  • the optical layer (OPL) may have a relatively low refractive index compared to the color conversion layer (CCL).
  • the color conversion layer (CCL) may have a refractive index of about 1.6 to about 2.0
  • the optical layer (OPL) may have a refractive index of about 1.1 to about 1.3.
  • a second capping layer (CPL2) may be disposed on the optical layer (OPL).
  • the second capping layer CPL2 may be provided over the first to third pixels PXL1, PXL2, and PXL3.
  • the second capping layer CPL2 may cover the optical layer OPL.
  • the second capping layer (CPL2) can prevent impurities such as moisture or air from penetrating from the outside and damaging or contaminating the optical layer (OPL).
  • the second capping layer (CPL2) is an inorganic layer and is made of silicon nitride (SiNx), aluminum nitride (AlNx), titanium nitride (TiNx), silicon oxide (SiOx), aluminum oxide (AlOx), titanium oxide (TiOx), and silicon oxide. It may include oxides (SiOxCy), silicon oxynitride (SiOxNy), etc.
  • a planarization layer may be disposed on the second capping layer (CPL2).
  • the planarization layer (PLL) may be provided over the first to third pixels (PXL1, PXL2, and PXL3).
  • the planarization layer (PLL) is made of acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, and polyester resin. , may contain organic substances such as polyphenylenesulfide resin or benzocyclobutene (BCB). However, it is not limited to this, and the planarization layer (PLL) is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). , hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a color filter layer may be disposed on the planarization layer (PLL).
  • the color filter layer CFL may include color filters CF1, CF2, and CF3 that match the color of each pixel PXL.
  • a full-color image can be displayed by arranging color filters (CF1, CF2, CF3) that match the colors of each of the first to third pixels (PXL1, PXL2, and PXL3).
  • the color filter layer (CFL) is a first color filter (CF1) disposed in the first pixel (PXL1) and selectively transmits light emitted from the first pixel (PXL1), and is disposed in the second pixel (PXL2) to transmit the light emitted from the first pixel (PXL1).
  • a second color filter (CF2) that selectively transmits the light emitted from (PXL2), and a third color filter disposed in the third pixel (PXL3) and selectively transmits the light emitted from the third pixel (PXL3) ( CF3) may be included.
  • the first color filter (CF1), the second color filter (CF2), and the third color filter (CF3) may be a red color filter, a green color filter, and a blue color filter, respectively, but are not limited thereto.
  • the first color filter CF1 may overlap the light emitting device layer LEL (or light emitting device LD) of the first pixel PXL1 and the first color conversion layer CCL1 in the third direction DR3. .
  • the first color filter CF1 may include a color filter material that selectively transmits light of the first color (or red). For example, when the first pixel PXL1 is a red pixel, the first color filter CF1 may include a red color filter material.
  • the second color filter CF2 may overlap the light emitting element layer LEL (or light emitting element LD) of the second pixel PXL2 and the second color conversion layer CCL2 in the third direction DR3. .
  • the second color filter CF2 may include a color filter material that selectively transmits light of the second color (or green). For example, when the second pixel PXL2 is a green pixel, the second color filter CF2 may include a green color filter material.
  • the third color filter CF3 may overlap the light emitting device layer LEL (or light emitting device LD) and the scattering layer LSL of the third pixel PXL3 in the third direction DR3.
  • the third color filter CF3 may include a color filter material that selectively transmits third color (or blue) light.
  • the third color filter CF3 may include a blue color filter material.
  • a light blocking layer BM may be further disposed between the first to third color filters CF1, CF2, and CF3. Therefore, the light blocking layer BM may be disposed between the first to third color filters CF1, CF2, and CF3. When formed between (CF1, CF2, CF3), color mixing defects visible from the front or side of the display device can be prevented.
  • the material of the light blocking layer (BM) is not particularly limited and may be composed of various light blocking materials.
  • the light blocking layer BM may be implemented by stacking the first to third color filters CF1, CF2, and CF3.
  • An overcoat layer (OC) may be disposed on the color filter layer (CFL).
  • the overcoat layer OC may be provided over the first to third pixels PXL1, PXL2, and PXL3.
  • the overcoat layer (OC) may cover the lower member including the color filter layer (CFL).
  • the overcoat layer (OC) can prevent moisture or air from penetrating into the above-described lower member.
  • the overcoat layer (OC) can protect the above-described lower member from foreign substances such as dust.
  • the overcoat layer (OC) is made of acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, and polyester resin. ), polyphenylenesulfide resin, or benzocyclobutene (BCB). However, it is not limited to this, and the overcoat layer (OC) is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • FIG. 7A is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 3 when the pixel is in a defective state.
  • FIG. 7A schematically shows a case where the first pixel PXL1 is in a defective state. That is, this indicates a state in which the light emitting unit (EMU) is not electrically connected to the pixel circuit (PXC) and the second node (N2) due to a defect in the pixel circuit (PXC) of the pixel (PXL) shown in FIG. 4. If the pixel (PXL) is in a defective state, the light emitting elements (LD) included in the pixel do not light up.
  • EMU light emitting unit
  • N2 the second node
  • the inspection for defects in the pixel PXL may be performed during the process of manufacturing the pixel PXL.
  • the inspection of whether the pixel PXL is defective includes arranging an alignment electrode (e.g., alignment electrodes ALE1 to ALE4 in FIG. 8), aligning the light emitting elements LD in a light emitting area (e.g., FIG. providing the first and second light emitting areas (EMA1, EMA2) of 8), aligning the light emitting elements (LD) through an electric field formed through the alignment electrodes (ALE1 to ALE4), and/or pixels
  • the process may be performed through a ledger inspection device.
  • the ledger inspection device may be a device that can determine whether the ledger panel of the pixel circuit (PXC) is defective.
  • the inspection of whether the pixel PXL is defective is performed by disposing the pixel electrodes ELT1 to ELT5 on the light emitting elements LD and examining at least one of the alignment electrodes ALE1 to ALE4. It may be carried out after a process to remove at least part of it (e.g., separation process).
  • testing whether a pixel (PXL) lights up (or emits light) normally is referred to as a lighting test.
  • the first pixel (PXL1) when it is determined that the first pixel (PXL1) is in a defective state and the adjacent second pixel (PXL2) is in a normal state based on the inspection of the defective state of the pixel (PXL), the first pixel (PXL1) A repair process may be carried out.
  • FIGS. 7B and 7C are circuit diagrams showing an example of a pixel for explaining a repair method for a defective pixel in 7A.
  • the The pair method includes disconnecting the light emitting unit (EMU) of the first pixel (PXL1) and the pixel circuit (PXC), and using dummy electrodes (e.g., first to fourth dummy electrodes ALE1a to ALE4a in FIG.
  • ALE1b to ALE4b) of the first pixel (PXL1) and the second pixel (PXL2) by using one of the dummy electrodes (e.g., the first to fourth dummy electrodes (ALE1a to ALE4a, ALE1b to ALE4b) of FIG. 5A). It may include the step of electrically connecting to the anode electrode.
  • the anode electrode of the second pixel may be electrically connected to the anode electrode of (PXL1).
  • one dummy electrode in a floating state with some areas removed is used to form the first pixel (
  • the anode electrode of the second pixel (PXL2) may be electrically connected to the anode electrode of (PXL1).
  • FIGS. 8 and 9 are plan views showing an example of a pixel for explaining a repair method for a defective pixel of FIG. 7A.
  • the repair process for the first pixel (PXL1) does not emit light. It can be carried out in the open area (OPA), which is the area (NEA).
  • the repair process for the first pixel (PXL1) involves cutting a portion of the first pixel electrode (ELT1) of the first pixel (PXL1) to disconnect the connection between the first pixel electrode (ELT1) and the pixel circuit (PXC). It may include a process of electrically connecting the first pixel electrode (ELT1) of the first pixel (PXL1) to the anode electrode of the adjacent second pixel (PXL2).
  • a process to disconnect the first pixel electrode ELT1 of the first pixel PXL1 and the pixel circuit PXC may be performed in the non-emission area NEA.
  • one area of the first pixel electrode ELT1 of the first pixel PXL1 may be removed from the non-emission area NEA.
  • the first pixel electrode ELT1 may be removed by irradiating or emitting laser light to the cutting area LCA located adjacent to the first contact hole CH1.
  • the first pixel electrode ELT1 may be separated into a first partial electrode ELT1a and an isolation electrode ILT by removing the cutting area LCA of the first pixel electrode ELT1.
  • the isolation electrode ILT may be disposed to be spaced apart from the first partial electrode ELT1a in the second direction DR2 and may not be electrically connected to the first partial electrode ELT1a.
  • the isolation electrode (ILT) may include the first contact hole (CH1).
  • the isolation electrode (ILT) may be electrically connected to the first dummy electrode (ALE1a) through the first contact hole (CH1).
  • the first dummy electrode ALE1a may be in contact with the pixel circuit PXC disposed on a pixel circuit layer (e.g., the pixel circuit layer PCL of FIG. 10) disposed below the first dummy electrode ALE 1a. .
  • the first partial electrode ELT1a may contact the first ends EP1 of the first light emitting device LD1 in the first light emitting area EMA1. At least a portion of the first partial electrode ELT1a may extend from the first emission area EMA1 to the non-emission area NEA. The first partial electrode ELT1a may be in a floating state because it is not electrically connected to the isolation electrode ILT.
  • FIG. 9 illustrates that after a process for disconnecting the connection between the first pixel electrodes ELT1 and ELT1' of the first pixel PXL1 and the pixel circuit PXC is performed, the first partial electrodes ELT1a and ELT1a' adjacent to each other are shown in FIG. This shows a process of electrically connecting the second pixel electrode (ELT2) of the second pixel (PXL2).
  • the first partial electrode ELT1'a extends from the first emitting area EMA1 to the non-emitting area NEA, and includes the second partial electrode ELT1b and the third partial electrode ELT1c. It can be formed to form a whole.
  • the third partial electrode ELT1c may have a shape having a curved portion that overlaps the first dummy electrode ALE1b of the second pixel PXL2.
  • the second partial electrode ELT1b may be an electrode that electrically connects the first partial electrode ELT1a and the third partial electrode ELT1c.
  • the second partial electrode ELT1b may be formed to bypass the isolation electrode ILT.
  • the second partial electrode ELT1b may protrude in the first direction DR1 of the first partial electrode ELT1a and overlap the second dummy electrode ALE2a, but the first partial electrode ELT1a is not limited thereto. It may protrude in a direction opposite to the direction DR1.
  • the first pixel electrode (e.g., the first pixel electrode ELT1 in FIG. 5A) is separated into the first partial electrode ELT1a and the isolation electrode ILT and then integrated with the first partial electrode ELT1a.
  • the second partial electrode ELT1b and the third partial electrode ELT1c may be formed to form .
  • forming the second partial electrode ELT1b and the third partial electrode ELT1c so that the first partial electrode ELT1a is electrically connected to the second partial electrode ELT1b and the third partial electrode ELT1c. The process can proceed.
  • the second partial electrode ELT1b and the third partial electrode ELT1c are formed to electrically connect the first partial electrode ELT1a to the second pixel electrode ELT2 of the second pixel PXL2. It may be a repair electrode.
  • the second partial electrode ELT1b and the third partial electrode ELT1c may be formed using at least one of a conductive ink method or a chemical vapor deposition (CVD) method.
  • the second partial electrode ELT1'b and the third partial electrode ELT1'c may be electrodes constituting the first pixel electrode (e.g., the first pixel electrode ELT1' in FIG. 5B). there is.
  • the first pixel electrode ELT1' in the process of disposing the pixel electrode in the manufacturing process of the display device, is connected to the first dummy electrode ALE1a and the first light emitting element LD1 in the first light emitting area EMA1. It may be arranged to overlap the first and second dummy electrodes ALE1a and ALE2a and the first dummy electrode ALE1b in the non-emission area NEA.
  • the repair process electrode e.g. : Since the second partial electrode (ELT1'b) and the third partial electrode (ELT1'c) are already formed, the step of forming an electrode for the repair process is omitted in the repair process for the first pixel (PXL1). For example, after the first pixel electrode ELT1' is separated into the first partial electrode ELT1'a and the isolation electrode ILT, a contact hole is formed in one area of the third partial electrode ELT1'c. The process can be performed.
  • the efficiency of the repair process for defective pixels can be increased by disposing the first pixel electrode ELT1' for a repair process for defective pixels.
  • the third partial electrodes ELT1c and ELT1'c may be electrically connected to the first dummy electrode ALE1b of the second pixel PXL2 through the first contact hole CH3.
  • the first partial electrode ELT1a of the first pixel PXL1 may be electrically connected to the first pixel electrode ELT1 of the second pixel PLX2.
  • the second pixel electrode ELT2 of the second pixel PXL2 may be electrically connected to the first dummy electrode ALE1a of the second pixel PXL2 through the fourth contact hole CH4.
  • the fourth contact hole CH4 is shown as being formed in the emission area EMA2 of the second pixel PXL2, but the present invention is not limited thereto and may be formed in the non-emission area NEA.
  • the second pixel electrode ELT2 of the second pixel PXL2 may extend from the emission area EMA2 to the non-emission area NEA.
  • the third partial electrodes ELT1c and ELT1'c are connected to the second pixel electrode ELT2 through the first dummy electrode ALE1a of the second pixel PXL2 and the second pixel electrode ELT2 of the second pixel PXL2. It can be electrically connected to the anode electrode of the pixel (PXL2).
  • the first and second pixels (PXL1, PXL2) emitting the same color if the light emitting elements (LD) of the first pixel (PXL1) do not turn on due to a defect in the pixel circuit, they are placed at adjacent positions and are normal.
  • the first pixel PXL1 in a defective state can be repaired by electrically connecting the anode electrode of the second pixel PXL2 in a defective state to the first pixel PXL1.
  • a repair process for defective pixels it is possible to prevent the luminous efficiency of the pixel from being reduced due to defective pixel circuits.
  • FIG. 10 is a schematic cross-sectional view illustrating an example along line I-I' of FIG. 8.
  • the bank BNK and the first dummy electrode ALE1a of the first pixel PXL1 may be disposed on the pixel circuit layer PCL.
  • the pixel circuit layer may refer to a layer on which a pixel circuit (eg, the pixel circuit (PXC) of FIG. 4) including a transistor and signal wires electrically connected to the transistor is disposed.
  • a pixel circuit eg, the pixel circuit (PXC) of FIG. 4
  • the first dummy electrode ALE1a of the second pixel PXL2 may be disposed on the pixel circuit layer PCL to cover the bank BNK.
  • First and third insulating layers INS1 and INS3 may be disposed on the first dummy electrode ALE1a of the first pixel PXL1 and the first dummy electrode ALE1b of the second pixel PLX2.
  • the first dummy electrode ALE1a and the first and third insulating layers INS1 and INS3 of the second pixel PXL2 may be arranged to protrude in the third direction DR3 according to the shape of the bank BNK. .
  • At least a portion of the first alignment electrode (e.g., first alignment electrode ALE1 of FIG. 8) and the first and third insulating layers INS1 and INS3 are removed from the first floating area FLA1. It can be.
  • the first dummy electrode ALE1a of the first pixel PXL1 and the first dummy electrode ALE1b of the second pixel PLX2 may not be electrically connected.
  • the first pixel electrode ELT1 of the first pixel PXL1 and the second pixel electrode ELT2 of the second pixel PXL2 may be disposed on the third insulating layer INS3.
  • At least one area of the first pixel electrode ELT1 of the first pixel PXL1 and one area of the third insulating layer INS3 correspond to the cutting area LCA in the non-emission area NEA. can be removed
  • the first pixel electrode ELT1 of the first pixel PXL1 may be divided into a first partial electrode ELT1a and an isolation electrode ILT.
  • the first partial electrode ELT1a may be in a floating state.
  • the isolation electrode (ILT) may be electrically connected to the first dummy electrode (ALE1a), which is electrically connected through the first contact hole (CH1), and the pixel circuit of the first pixel (PXL1) disposed on the pixel circuit layer (PCL). .
  • FIGS. 11A and 11B are schematic cross-sectional views showing an example along line II-II' of FIG. 9.
  • the first partial electrode (ELT1a) of the first pixel (PXL1) is connected to the first electrode (ELT1a) of the second pixel (PXL2) through the third contact hole (CH3) formed in the third partial electrode (ELT1c).
  • 1 Can be electrically connected to the dummy electrode (ALE1a).
  • the second pixel electrode ELT2 of the second pixel PXL2 may be electrically connected to the first dummy electrode ALE1a of the second pixel PXL2 through the fourth contact hole CH4.
  • the first partial electrode ELT1a of the first pixel PXL1 may be electrically connected to the second pixel electrode ELT2 of the second pixel PXL2 through the third contact hole CH3.
  • the second partial electrode ELT1b may be arranged according to the shape of the second floating area FLA2.
  • the second partial electrode ELT1b may contact the second dummy electrode ALE2a of the first pixel PXL1 and the second dummy electrode ALE2b of the second pixel PLX2.
  • the second floating area FLA2 may be filled with an insulating material (not shown).
  • the second partial electrode ELT1b may be disposed on an insulating material disposed in the second floating area FLA2.
  • FIGS. 12 and 13 are plan views showing other examples of pixels for explaining a repair method for a defective pixel of FIG. 7A.
  • FIG. 12 at least the first pixel electrode of the first pixel PXL1, the second pixel electrode of the second pixel PXL2, and the third and fourth contact holes CH3' and CH4' are shown in FIG. 11. It can be distinguished from the configuration shown in . Therefore, since they are the same, the same reference numerals are used for the same or corresponding configurations, and overlapping descriptions are omitted.
  • FIG. 12 shows that after a process for disconnecting the first pixel electrodes (ELT1, ELT1") of the first pixel (PXL1) and the pixel circuit (PXC) is performed, the first partial electrode (ELT1"a) is connected to the adjacent second electrode (ELT1"a). This shows a process of electrically connecting the second pixel electrode (ELT2) of the second pixel (PXL2).
  • the first pixel electrode (eg, the first pixel electrodes ELT1 and ELT1" in FIGS. 5A and 5C) may include a first partial electrode ELT1"a.
  • the first partial electrode ELT1"a is integrated with an electrode having a protrusion extending from the first emission area EMA1 to the non-emission area NEA and overlapping the second dummy electrode ALE2a of the first pixel PXL1.
  • the electrode having the protrusion protrudes in the first direction DR1 of the first partial electrode ELT1"a and overlaps a portion of the second dummy electrode ALE2a. It may include a two-part electrode (ELT1"b).
  • the first pixel electrode (e.g., the first pixel electrode ELT1 in Figure 5A) may be separated into a first partial electrode ELT1"a and an isolation electrode ILT.
  • First pixel electrode ELT1 After the first partial electrode ELT1"a and the isolation electrode ILT are separated, the second partial electrode ELT1"b may be formed to be integrated with the first partial electrode ELT1"a.
  • a process of forming the second partial electrode ELT1"b may be performed so that the first partial electrode ELT1"a is electrically connected to the second partial electrode ELT1"b.
  • the second partial electrode ELT1"b is used for a repair process and is formed to electrically connect the first partial electrode ELT1"a to the second pixel electrode ELT2 of the second pixel PXL2. It may be an electrode.
  • the second partial electrode ELT1"b may be formed using at least one of conductive ink or chemical vapor deposition (CVD) methods.
  • the first portion of the first pixel electrode may be separated into a first partial electrode ELT1"a and an isolation electrode ILT.
  • the second partial electrode ELT1"b is an electrode constituting the first pixel electrode ELT1" and may correspond to the second portion of the first pixel electrode ELT1".
  • the first pixel electrode ELT1" may be disposed in the process of disposing the pixel electrode in the manufacturing process of the display device.
  • the first pixel electrode ELT1" is formed in the non-emission area NEA so as to overlap the first dummy electrode ALE1a and the first light emitting element LD1 in the first emission area EMA1. It may be arranged to overlap at least one area and at least one area of the second dummy electrode ALE1b.
  • the repair process electrode is used before the repair process for the first pixel (PXL1). Since the second partial electrode (ELT1"b) has already been formed, the step of forming an electrode for the repair process is omitted in the repair process for the first pixel (PXL1). For example, after the first pixel electrode ELT1" is separated into the first partial electrode ELT1"a and the isolation electrode ILT, a contact hole is formed in one area of the second partial electrode ELT1"b. The process can be performed.
  • the efficiency of the repair process for defective pixels can be increased by disposing the first pixel electrode ELT1" for a repair process for defective pixels.
  • the second pixel electrode of the second pixel PXL2 (e.g., the second pixel electrode ELT2" in FIG. 5C) has a bar shape with a constant width and a shape that protrudes in one direction from the bar shape.
  • the second pixel electrode ELT2" may include a third partial electrode extending from the second emission area EMA2 to the non-emission area NEA and disposed on the first dummy electrode ALE1b. ELT2"a) and a fourth partial electrode ELT2"b extending from the first portion and overlapping at least one area of the second dummy electrode ALE2a of the first pixel PXL1.
  • the second partial electrode ELT1"b and the fourth partial electrode ELT2"b may be disposed to overlap the second dummy electrode ALE2a.
  • the second partial electrode ELT1"b may be disposed to be spaced apart from the fourth partial electrode ELT2"b in the second direction DR2.
  • the fourth partial electrode ELT2"b may be electrically connected to the second dummy electrode ALE2a through the third contact hole CH3'.
  • the second partial electrode ELT2"b may be electrically connected to the second dummy electrode ALE2a through the fourth contact hole CH4'.
  • the second partial electrode ELT1"b is connected to the second pixel through the second dummy electrode ALE2a of the first pixel PXL1 and the second pixel electrode ELT2" of the second pixel PXL2. It can be electrically connected to the anode electrode of (PXL2).
  • At least the first pixel electrode of the first pixel (PXL1), the second pixel electrode of the second pixel (PXL2), and the third and fourth contact holes (CH3", CH4") of FIG. 12 It can be distinguished from the configurations shown in . Therefore, since they are identical, the same reference numbers are used for identical or corresponding components, and overlapping descriptions are omitted.
  • FIG. 13 shows that after a process for disconnecting the first pixel electrode ELT1 of the first pixel PXL1 and the pixel circuit PXC is performed, the first partial electrode ELT1'''a is connected to the adjacent second electrode. This shows a process of electrically connecting the second pixel electrode (ELT2) of the pixel (PXL2).
  • the first pixel electrode (eg, the first pixel electrode ELT1 in FIG. 5A) may include a first partial electrode ELT1'''a.
  • the first partial electrode ELT1''a extends from the first emission area EMA1 to the non-emission area NEA to form the second to fourth dummy electrodes ALE2a, ALE3a, and ALE4a of the first pixel PXL1. It may be formed to be integrated with an electrode having a protrusion that overlaps.
  • the electrode having the protrusion protrudes in the first direction DR1 of the first partial electrode ELT1'''a and overlaps a region of the second to fourth dummy electrodes ALE2a, ALE3a, and ALE4a. It may include a second partial electrode ELT2'''b.
  • the first pixel electrode (e.g., the first pixel electrode ELT1 in Figure 5A) may be separated into a first partial electrode ELT1'''a and an isolation electrode ILT.
  • the first pixel electrode ( After ELT1) is separated into the first partial electrode (ELT1'''a) and the isolation electrode (ILT), the second partial electrode (ELT1'''b) is integrated with the first partial electrode (ELT1'''a). ) may be formed, so that the first partial electrode ELT1'''a is electrically connected to the second partial electrode ELT1'''b. The process can proceed.
  • the first pixel electrode including the first partial electrode ELT1'''a and the second partial electrode ELT1'''b is disposed. It can be.
  • the first pixel electrode including the first partial electrode ELT1'''a and the second partial electrode ELT1'''b is connected to the first dummy electrode ALE1a and the first light emitting area in the first light emitting area EMA1. It may be arranged to overlap the device LD1 and at least one area of the first to fourth dummy electrodes ALE1a, ALE2a, ALE3a, and ALE4a in the non-emission area NEA.
  • the electrode for the repair process e.g., the second partial electrode ELT1'''b
  • the electrode for the repair process is already formed in the repair process, so the step of forming the electrode for the repair process is omitted.
  • the pixel electrode is separated into the first partial electrode (ELT'''a) and the isolation electrode (ILT)
  • a contact hole is formed in one area of the second partial electrode (ELT1'''b). The process can be performed.
  • a first pixel electrode including a first partial electrode (ELT1'''a) and a second partial electrode (ELT1'''b) is disposed to perform a repair process for a defective pixel.
  • the efficiency of the pixel repair process can be increased.
  • the second pixel electrode of the second pixel PXL1 may include a first partial electrode ELT2'''a and a second partial electrode ELT2'''b.
  • the first partial electrode ELT2''a may extend from the second emission area EMA2 to the non-emission area NEA and may be disposed on the first dummy electrode ALE1b.
  • the second partial electrode ELT2'''b extends in the first direction DR1 of the first partial electrode ELT2'''a and includes the second to fourth dummy electrodes ALE2a and It may overlap with at least one region of ALE3a, ALE4a).
  • the second partial electrode ELT1'''b and the second partial electrode ELT2'''b overlap with at least one area of the second to fourth dummy electrodes ALE2a, ALE3a, and ALE4a. can be placed.
  • the second partial electrode ELT1'''b may include a third contact hole (CH3").
  • the second partial electrode (ELT1'''b) may include a third contact hole (CH3").
  • ) may be electrically connected to the fourth dummy electrode (ALE4a).
  • the second partial electrode ELT2'''b may include a fourth contact hole CH4".
  • the second partial electrode ELT2'''b may include a fourth contact hole CH4".
  • ) may be electrically connected to the fourth dummy electrode (ALE4a).
  • the second partial electrode ELT1'''b includes the fourth dummy electrode ALE4a of the first pixel PXL1 and the first partial electrode ELT2'''a of the second pixel PXL2. and the anode electrode of the second pixel PXL2 through the second pixel electrode including the second partial electrode ELT2'''b, and a dummy electrode is used for the pixel including the pixel circuit in the pre-defective state.
  • the defective pixel can be repaired by electrically connecting the electrode of the normal pixel adjacent to the pixel to the defective pixel. For example, by repairing a defective pixel, it is possible to prevent the light emitting element of the pixel from not lighting up due to a defect in the pixel circuit, thereby reducing the luminous efficiency of the pixel.
  • the efficiency of the repair process for defective pixels can be increased by pre-arranging pixel electrodes for the repair process for defective pixels.

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Abstract

본 발명의 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및 상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은: 상기 제2 방향과 교차하는 제1 방향으로 이격하고 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극; 발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들; 제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및 제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 발광 소자와 연결된 화소 회로의 불량으로 인한 발광 소자(또는, 화소)의 점등 불량을 리페어하여 발광 효율이 향상된 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 의한 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및 상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은: 상기 제2 방향과 교차하는 제1 방향으로 이격하고 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극; 발광 영역 내에서 상기 적어도 하나의 더미 전극들 사이에 배치되는 발광 소자들; 제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및 제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나와 전기적으로 접속하고, 상기 제2 화소의 상기 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 적어도 하나의 더미 전극과 전기적으로 접속할 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 제1 화소 전극 및 상기 적어도 하나의 더미 전극을 통해 상기 제1 구동 전원과 전기적으로 접속할 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않을 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 제2 화소 전극은 상기 제2 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제2 화소의 상기 제2 화소 전극은 제2 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결할 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 적어도 하나의 더미 전극은: 평면 상에서 볼 때 상기 제1 화소의 상기 제1 화소 전극과 중첩하는 제1 더미 전극; 및 상기 제1 더미 전극의 상기 제1 방향으로 이격하고, 평면 상에서 볼 때 상기 제1 화소의 상기 제2 화소 전극과 중첩하는 제3 더미 전극을 더 포함할 수 있다.
일 실시예에 따른, 평면 상에서 볼 때 상기 적어도 하나의 더미 전극은 상기 제1 더미 전극과 상기 제3 더미 전극 사이에 배치될 수 있다.
일 실시예에 따른, 평면 상에서 볼 때 상기 적어도 하나의 더미 전극은 상기 제3 더미 전극으로부터 상기 제1 더미 전극보다 이격하여 배치될 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 전극 및 상기 제1 부분으로부터 상기 제1 방향으로 돌출되어 상기 더미 전극과 적어도 일부가 중첩되는 제2 부분 전극을 포함하고, 상기 제2 부분 전극은 제1 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결할 수 있다.
일 실시예에 따른, 상기 비발광 영역에 상기 제1 화소의 상기 제1 화소 전극과 상기 제2 방향으로 이격하는 고립 전극을 더 포함하고, 상기 고립 전극은 상기 제1 더미 전극과 제3 컨택홀을 통해 전기적으로 연결될 수 있다.
본 발명의 실시예들에 의한 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및 상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고, 상기 제1 화소 및 상기 제2 화소 각각은: 상기 제2 방향과 교차하는 제1 방향으로 이격하고 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극; 발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들; 제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및 제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고, 상기 제1 화소의 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고, 상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 적어도 하나의 더미 전극 중 하나와 전기적으로 접속하고, 상기 제2 화소의 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고, 상기 제2 화소의 상기 제1 화소 전극은 상기 적어도 하나의 더미 전극과 전기적으로 접속할 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않을 수 있다.
일 실시예에 따른, 상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고, 상기 적어도 하나의 더미 전극은 상기 제1 더미 전극일 수 있다.
일 실시예에 따른, 상기 제1 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고, 평면 상에서 볼 때 상기 비발광 영역에서 상기 제1 더미 전극과 중첩하고, 상기 제1 화소의 상기 제1 화소 전극에 의해서 적어도 일부 둘러싸이는 고립 전극을 포함할 수 있다.
일 실시예에 따른, 평면 상에서 볼 때 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 및 평면 상에서 볼 때 상기 제1 부분으로부터 연장되어 상기 더미 전극의 적어도 일부와 중첩하는 굴곡 부분을 포함할 수 있다.
일 실시예에 따른, 상기 굴곡 부분은 평면 상에서 볼 때 상기 제1 부분으로부터 상기 제2 방향으로 돌출되어 상기 제2 더미 전극과 중첩하는 제2 부분 전극 및 평면 상에서 볼 때 상기 제2 더미 전극 중 하나인 상기 더미 전극의 적어도 일부와 중첩하는 제3 부분 전극을 포함할 수 있다.
일 실시예에 따른, 상기 제3 부분 전극은 제1 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결될 수있다.
본 발명의 실시예들에 의한 표시 장치의 제조 방법은 기판 상에 화소 회로층을 배치하는 단계; 상기 화소 회로층 상에 제1 방향으로 이격하여 배열되는 제1 내지 제4 정렬 전극들을 형성하는 단계; 상기 제1 내지 제4 정렬 전극들 상에 제1 화소의 제1 발광 영역, 상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격하여 배치되는 제2 화소의 제2 발광 영역, 및 상기 제1 발광 영역과 상기 제2 발광 영역 사이의 비발광 영역을 정의하는 뱅크를 형성하는 단계; 상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 발광 소자들을 제공하는 단계; 상기 발광 소자들의 일 단부에 전기적으로 연결되는 제1 화소 전극, 및 상기 발광 소자들의 타 단부에 전기적으로 연결되는 제2 화소 전극을 배치하는 단계; 상기 비발광 영역에서 상기 제1 내지 제4 정렬 전극들 각각의 일부를 제거하여 평면 상에서 볼 때 상기 제1 내지 제4 정렬 전극들을 상기 제1 발광 영역에 중첩하는 적어도 하나의 더미 전극 및 평면 상에서 볼 때 상기 제2 발광 영역에 중첩하는 적어도 하나의 더미 전극으로 전기적으로 분리하는 단계; 원장 검사 장치를 통해 상기 제1 화소 및 상기 제2 화소의 불량 여부를 검사하는 단계; 상기 검사 결과에 기반하여 상기 제1 화소가 불량 상태인 경우, 상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 전기적 연결을 분리하는 단계; 상기 비발광 영역에 배치된 상기 제1 화소 전극과 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나와 전기적으로 연결하는 단계; 및 상기 제2 화소의 상기 제1 화소 전극에 상기 적어도 하나의 더미 전극과 전기적으로 연결하는 단계를 포함할 수 있다.
일 실시예에 따른 상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 전기적 연결을 분리시키는 단계는, 상기 비발광 영역에서 상기 제1 화소 전극에 레이저를 조사하여 상기 제1 화소의 상기 제1 화소 전극의 일부를 제거하여, 상기 제1 화소 전극을 상기 화소 회로층과 전기적으로 연결된 고립 전극과 상기 고립 전극과 이격하고, 제1 발광 영역으로부터 상기 비발광 영역으로 연장되는 부분 전극으로 분리할 수 있다.
일 실시예에 따른 상기 제1 방향으로 돌출되는 상기 부분 전극의 일 부분은 제1 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결하고, 상기 제2 발광 영역에서 상기 비발광 영역으로 연장되는 상기 제2 화소의 상기 제1 화소 전극의 일 부분은 제2 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결할 수 있다.
일 실시예에 따른 상기 제1 화소 및 상기 제2 화소의 상기 제1 화소 전극을 배치하는 단계는, 도전성 잉크 또는 화학 기상 성장(CVD, chemical vapor deposition) 중 적어도 하나를 통해 상기 부분 전극의 상기 일 부분 및 상기 제2 화소의 상기 제1 화소 전극의 상기 일 부분을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에서, 불량 상태의 화소 회로를 포함하는 불량 화소의 전극은 더미 전극을 통해 정상 화소의 전극에 전기적으로 연결될 수 있다. 이를 통해, 불량 화소는 점등할 수 있으며 불량 화소의 미점등에 기인한 발광 효율의 저하가 방지될 수 있다.
불량 화소에 대한 리페어를 위한 리페어를 위한 영역을 포함하는 화소 전극을 미리 배치함으로써, 불량 화소에 대한 리페어 공정의 효율을 높일 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
첨부된 도면은 본 발명의 이해를 위해 제공되고, 본 명세서에 통합되어 그 일부를 구성하고, 본 개시의 실시예를 예시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4는 도 3의 표시 장치에 포함되는 화소가 정상 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 5a는 도 4의 화소의 일 예를 나타내는 개략적인 평면도이다.
도 5b 및 도 5c는 도 4의 화소의 다른 일 예를 나타내는 개략적인 평면도들이다.
도 6a는 도 5a의 A-A' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 6b는 도 5a의 B-B' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 6c는 도 3의 표시 장치에 포함된 제1 내지 제3 화소들을 나타내는 단면도이다.
도 7a는 도 3의 표시 장치에 포함되는 화소가 불량 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 7b 및 도 7c는 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 회로도들이다.
도 8 및 도 9는 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 평면도들이다.
도 10는 도 8의 Ⅰ-Ⅰ' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 11a 및 도 11b는 도 9의 Ⅱ-Ⅱ' 선에 따른 일 예를 나타내는 개략적인 단면도들이다.
도 12 및 도 13은 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 다른 일 예들을 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 배치되거나 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 상호 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 약 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 약 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 약 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 약 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 약 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
일 실시예에서, 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(12)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
일 실시예에서, 발광 소자(LD)의 양 단부에 전압(예: 미리 결정된 또는 선택적인 전압) 또는 그 이상의 전계를 인가하게되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
일 실시예에서, 제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
도 1 및 도 2를 참고하면, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 일 예시에서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
일 실시예에서, 제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
일 실시예에서, 절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
일 실시예에서, 절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면의 적어도 일부를 둘러쌀 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
일 실시예에서, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
일 실시예에서, 절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
상술한 발광 소자(LD)는 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자들(LD)을 포함한 발광부(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 1, 도 2, 및 도 3을 참고하면, 표시 장치(DD)는 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소들(PXL1, PXL2, PXL3, PXL4)을 포함할 수 있다. 화소들(PXL1, PXL2, PXL3, PXL4)은 발광 소자(예: 도 1의 발광 소자(LD))를 포함할 수 있다. 표시 장치(DD)는 구동부, 및 상기 구동부를 전기적으로 연결하는 배선부를 더 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하고, 화소들(PXL1, PXL2, PXL3, PXL4)은 발광 또는 비발광할 수 있다. 비표시 영역(NDA)은 화소들(PXL1, PXL2, PXL3, PXL4)을 구동하기 위한 구동부 및 화소들(PXL1, PXL2, PXL3, PXL4)과 구동부를 전기적으로 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다.
배선부는 신호선들을 포함하고 상기 신호선들이 화소들(PXL1, PXL2, PXL3, PXL4)에 전기적으로 연결되고 신호를 제공한다. 상기 신호선들은 주사선, 데이터선, 발광 제어선 등과 전기적으로 연결된 팬아웃선을 포함할 수 있다.
일 실시예에서, 화소들(PXL1, PXL2, PXL3, PLX4)은 제1 화소(PXL1), 제2 화소(PXL2), 제3 화소(PXL3), 및 제4 화소(PXL4)를 포함할 수 있다. 일 예시에서, 제1 내지 제3 화소들(PXL1 내지 PXL3)은 동일한 색을 발광하는 화소들일 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1 내지 PXL3)은 적색 화소, 녹색 화소, 및 청색 화소 중 적어도 하나일 수 있다. 일 예시에서, 제4 화소(PXL4)는 제1 화소(PXL1)와는 다른 색으로 발광할 수 있다. 예를 들어, 제1 화소(PXL1)는 적색으로 발광하는 적색 화소인 경우, 제4 화소(PXL4)는 녹색을 발광하는 녹색 화소 또는 청색을 발광하는 청색 화소일 수 있다. 다만 이에 한정되는 것은 아니며, 제4 화소(PXL4)와 제1 화소(PXL1)는 동일한 색을 발광할 수 있다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 제4 화소(PXL4)는 제1 화소(PXL1)과 제1 방향(DR1)으로 이격하여 배치될 될 수 있다.
발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 화소들(PXL1, PXL2, PXL3, PXL4) 각각의 광원을 구성(또는 형성)할 수 있다.
도 4는 도 3의 표시 장치에 포함되는 화소가 정상 상태인 경우 화소의 일 예를 나타내는 회로도이다.
도 4에 도시된 화소(PXL)는 도 3의 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 어느 하나일 수 있다.
도 1, 도 2, 도 3, 및 도 4를 참조하면, 화소(PXL)는 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다.
화소(PXL)는 데이터 신호에 기초하여 구동 전류를 제어하는 화소 회로(PXC) 및 구동 전류에 대응하는 휘도로 발광하는 발광부(EMU)를 포함할 수 있다.
발광부(EMU)는 해당 화소 회로(PXC)를 통해 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)에 전기적으로 연결되며 점등될 수 있다.
이하에서, 발광부(EMU)가 해당 화소 회로(PXC)를 통해 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)에 전기적으로 연결되어 점등되는 되는 경우를 화소(PXL)가 정상 상태인 경우로 지칭할 수 있다. 또한, 발광부(EMU)가 해당 화소 회로(PXC)의 불량으로 인해 제1 구동 전원(VDD)에 전기적으로 연결되지 않아 발광부(EMU)가 점등되지 않는 경우를 화소(PXL)가 불량 상태인 경우로 지칭할 수 있다.
일 실시예에서, 발광부(EMU)는 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함할 수 있다. 제1 전원선(PL1)은 제1 구동 전원(VDD)에 전기적으로 연결(또는, 접속)하며, 제1 전원선(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 제 2전원선(PL2)은 제2 구동 전원(VSS)에 전기적으로 접속하며, 제2 전원선(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 예를 들어, 발광부(EMU)는 제1 및 제5 화소 전극들(ELT1, ELT5) 사이에 서로 동일한 방향으로 병렬로 전기적으로 연결되는 발광 소자들(LD)을 포함할 수 있다.
제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
제1 화소 전극(ELT1)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 구동 전원(VDD)에 전기적으로 연결되고, 제5 화소 전극(ELT5)은 제2 전원선(PL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결될 수 있다. 실시예에 있어서, 제1 화소 전극(ELT1)은 애노드(anode)일 수 있고, 제5 화소 전극(ELT5)은 캐소드(cathode)일 수 있다.
이하에서, 제1 내지 제4 발광 소자들(LD1, LD2, LD3, LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다.
일 실시예에서, 발광 소자들(LD) 각각은 제1 화소 전극(ELT1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결된 제1 단부 및 제5 화소 전극(ELT5)을 통하여 제2 구동 전원(VSS)에 전기적으로 연결된 제2 단부를 포함할 수 있다.
상술한 바와 같이 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(ELT1)과 제5 화소 전극(ELT5) 사이에 동일한 방향(일 예로, 순방향)으로 병렬로 전기적으로 연결된 발광 소자(LD) 각각은 유효 광원을 구성할 수 있다.
일 실시예에서, 발광부(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)는 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 단부들이 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 전기적으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다.
이러한 역방향 발광 소자(LDr)는 유효 광원을 구성하는 발광 소자들(LD)과 함께 제1 및 제5 화소 전극들(ELT1, ELT5)의 사이에 병렬로 전기적으로 연결되되, 발광 소자들(LD)과는 반대 방향으로 제1 및 제5 화소 전극들(ELT1, ELT5)의 사이에 전기적으로 연결될 수 있다. 역방향 발광 소자(LDr)는, 제1 및 제5 화소 전극들(ELT1, ELT5) 사이에 구동 전압(일 예로, 미리 결정되거나 선택적인 구동 전압), 예를 들어, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 스캔 라인(Si) 및 데이터 라인(Dj)에 전기적으로 접속될 수 있다. 또한, 화소 회로(PXC)는 제어 라인(CLi) 및 센싱 라인(SENj)에 전기저으로 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 전기적으로 접속될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로서, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 제1 단자는 제1 전원선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하는(또는, 화소(PXL)를 활성화하는) 스위칭 트랜지스터로서, 데이터 라인(Dj)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 전기저으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 전기적으로 연결될 수 있다. 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 전기적으로 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 전기적으로 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 전기적으로 연결될 수 있다.
일 실시예에서, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로서, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 센싱 라인(SENj)에 인가된 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
다른 일 실시예에서, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 전기적으로 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다.
일 실시예에서, 스토리지 커패시터(Cst)의 제1 스토리지 전극(LE)은 제1 노드(N1)에 전기적으로 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극(UE)은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전할 수 있다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
일 실시예에서, 발광부(EMU)는 서로 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 일 예시에서, 발광부(EMU)는 직렬 또는 병렬 혼합 구조로 구성될 수 있다. 예를 들어, 발광부(EMU)는 4개의 직렬단들을 포함하는 4 직렬단 구조로 구성될 수 있다. 다만 이에 한정되는 것은 아니며, 발광부(EMU)는 2개의 직렬단들을 포함하는 2 직렬단 또는 6개의 직렬단들을 포함하는 6 직렬단으로 구성될 수 있다.
일 실시예에서, 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
일 실시예에서, 발광부(EMU)는 제1 직렬단, 제2 직렬단, 제3 직렬단, 및 제4 직렬단을 포함할 수 있다.
일 실시예에서, 제1 직렬단은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 연결 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제2 직렬단은 제2 화소 전극(ELT2) 및 제3 화소 전극(ELT3)과, 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제2 연결 전극(ELT2)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제3 연결 전극(ELT3)에 전기적으로 연결될 수 있다.
일 실시예에서, 제3 직렬단은 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)과, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있다.
일 실시예에서, 제4 직렬단은 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)과, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제4 화소 전극(ELT4)에 전기적으로 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 직렬단의 제1 화소 전극(ELT1)이 각 화소(PXL)의 애노드(anode) 전극이고, 제4 직렬단의 제5 화소 전극(ELT5)이 각 화소(PXL)의 캐소드(cathode) 전극일 수 있다.
일 실시예에서, 발광부(EMU)의 나머지 전극, 일 예로, 제2 화소 전극(ELT2), 제3 화소 전극(ELT3) 및/또는 제4 화소 전극(ELT4)은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제1 중간 전극(IET1)을 구성하고, 제3 화소 전극(ELT3)은 제2 중간 전극(IET2)을 구성하며, 제4 화소 전극(ELT4)은 제3 중간 전극(IET3)을 구성할 수 있다.
일 실시예에서, 제1 내지 제4 직렬단들 중 적어도 하나의 직렬단은 상기 두 개의 전극들 사이에 제1 내지 제4 발광 소자들(LD1, LD2, LD3, LD4)과 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제2 노드(N2)를 통해 화소 회로(PXC)와 전기적으로 연결될 수 있다. 제5 화소 전극(ELT5)은 제3 노드(N3)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 일 예시에서, 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 전기적으로 연결되는 제1 지점이고, 제3 노드(N3)는 화소 회로(PXC)와 발광부(EMU)가 전기적으로 연결되는 제2 지점일 수 있다.
일 실시예에서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 산화물 반도체 트랜지스터일 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 액티브층(반도체층, 채널층)으로서 산화물 반도체층을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 n형 산화물 반도체 트랜지스터를 포함할 수 있다. 다만 이에 한정되는 것이 아니다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 p형 반도체 트랜지스터로 구현될 수 있다.
산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 산화물 반도체 트랜지스터로 구성하는 경우, 저주파수 구동 및 가변 주파수 구동에 따른 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 통한 누설 전류가 최소화될 수 있고, 이에 따라 표시 품질이 향상될 수 있다.
도 5a는 도 4의 화소의 일 예를 나타내는 개략적인 평면도이다.
도 5a는 표시 장치(DD)에 포함된 일 화소로서, 제1 화소(PXL1)의 평면도를 나타낸다. 설명에 편의상, 도 5a 내지 도 5c에는 제1 화소(PXL1)와 인접한 제2 화소(PXL2)의 일부가 더 도시되었다. 도 5a 내지 도 5c에서는 각각의 화소(PXL)가 도 4에 도시된 바와 같이 4개의 직렬단에 배치된 발광 소자들(LD)을 포함하는 실시 예를 개시하나, 각 화소(PXL)의 직렬단의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 3, 도 4, 및 도 5a를 참고하면, 표시 장치(DD)는 화소들(PXL1, PXL2)을 구성하기 위해 뱅크(BNK), 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4), 발광 소자(LD1 내지 LD4), 및 화소 전극들(ELT1 내지 ELT5)을 포함할 수 있다.
일 실시예에서, 제1 화소(PXL1) 및 제2 화소(PXL2)는 서로 동일 또는 유사한 구조를 가질 수 있다. 제2 화소(PXL2)는 제1 화소(PXL1)와 실질적으로 유사하므로 제1 화소(PXL1)를 중심으로 설명한다.
일 실시예에서, 뱅크(BNK)는 제1 화소(PXL1) 및 제2 화소(PXL2)를 구획할 수 있다. 화소(PXL)는 발광 영역 및 비발광 영역(NEA)을 포함할 수 있다. 제1 화소(PXL1)는 제1 발광 영역(EMA1)을 포함하고, 제2 화소(PXL2)는 제2 발광 영역(EMA2)을 포함할 수 있다. 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에 비발광 영역(NEA)이 형성될 수 있다. 일 예시에서, 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)은 뱅크(BNK)에 의해 정의된 개구에 상응할 수 있다. 비발광 영역(NEA)은 뱅크(BNK)에 형성된 개구 영역(OPA)에 상응할 수 있다. 뱅크(BNK)는 발광 영역들(EMA1, EMA2)을 둘러쌀 수 있다. 일 예시에서, 개구 영역(OPA)은 제1 및 제2 발광 영역들(EMA1, EMA2)에 상응하는 상기 개구와는 구별되는 영역이다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)는 제1 방향(DR1)으로 이격하여 순차적으로 배열될 수 있으며, 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)는 제1 화소(PXL1) 및 제2 화소(PXL2)에 제공된 발광 소자들(LD)을 정렬하기 위한 전극들일 수 있다. 발광 소자들(LD)은 상기 전계에 따른 힘(예: DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어 정렬 전극 상에 정렬(또는 배치)될 수 있다. 제1 화소(PXL1) 및 제2 화소(PXL2)는 화소의 제조 공정에서 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)을 공유할 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)은 발광 소자들(LD)이 정렬되는 공정(이하, 정렬 공정)에서 각각 제1 정렬 신호 또는 제2 정렬 신호를 공급(혹은 제공)받을 수 있다.
일 실시예에서, 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위, 및/또는 위상을 가질 수 있다. 제1 정렬 신호는 그라운드 신호이고, 제2 정렬 신호는 교류 신호일 수 있다. 다만 본 개시가 전술된 예시에 한정되는 것은 아니다. 예를 들어, 제1 정렬 신호는 교류 신호이고, 제2 정렬 신호는 그라운드 신호일 수 있다.
일 실시예에서, 정렬 전극들 중 인접한 정렬 전극들에는 서로 다른 정렬 신호들 인가될 수 있다. 일 예시에서, 제1 정렬 전극(ALE1)에 제1 정렬 신호가 인가되는 경우, 제2 정렬 전극(ALE2)에는 제2 정렬 신호가 인가될 수 있다. 제2 정렬 전극(ALE2)에 제1 정렬 신호가 인가되는 경우, 제1 정렬 전극(ALE1)에 제2 정렬 신호가 인가될 수 있다. 제3 정렬 전극(ALE3)에 제1 정렬 신호가 인가되는 경우, 제4 정렬 전극(ALE4)에는 제2 정렬 신호가 인가될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에(혹은 상에) 전계가 형성되고, 제1 발광 소자들(LD1) 및 제2 발광 소자들(LD2)은 전계에 기초하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 상에 정렬될 수 있다.
일 실시예에서, 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이에(혹은 상에) 전계가 형성되고, 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)은 전계에 기초하여 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 상에 정렬될 수 있다.
일 실시예에서, 제1 발광 소자들(LD1)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이에 정렬될 수 있다. 일 예시에서, 제1 발광 소자들(LD1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 일 영역(일 예로, 하단 영역)에 정렬되며, 제1 발광 소자들(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)과 전기적으로 연결되고, 제1 발광 소자들(LD1)의 제2 단부(EP2)는 제2 화소 전극(ELT2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 발광 소자들(LD2)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이에 정렬될 수 있다. 일 예시에서, 제2 발광 소자들(LD2)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 타 영역(일 예로, 상단 영역)에 정렬되며, 제2 발광 소자들(LD2)의 제1 단부(EP1)는 제2 화소 전극(ELT2)과 전기적으로 연결되고, 제2 발광 소자들(LD2)의 제2 단부(EP2)는 제3 화소 전극(ELT3)과 전기적으로 연결될 수 있다.
일 실시예에서, 제3 발광 소자들(LD3)은 제3 및 제4 정렬 전극들(ALE3, ALE4) 사이에 정렬될 수 있으며, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예시에서, 제3 발광 소자들(LD3)은 제3 및 제4 정렬 전극들(ALE3, ALE4)의 타 영역(일 예로 상단 영역)에 정렬되며, 제3 발광 소자들(LD3)의 제1 단부(EP1)는 제3 화소 전극(ELT3)과 전기적으로 연결되고, 제3 발광 소자들(LD3)의 제2 단부(EP2)는 제4 화소 전극(ELT4)과 전기적으로 연결될 수 있다.
일 실시예에서, 제4 발광 소자들(LD4)은 제3 및 제4 정렬 전극들(ALE3, ALE4) 사이에 정렬될 수 있으며, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예시에서, 제4 발광 소자들(LD4)은 제3 및 제4 정렬 전극들(ALE3, ALE4)의 일 영역(일 예로 하단 영역)에 정렬되며, 제4 발광 소자들(LD4)의 제1 단부(EP1)는 제4 화소 전극(ELT4)과 전기적으로 연결되고, 제4 발광 소자들(LD4)의 제2 단부(EP2)는 제5 화소 전극(ELT5)과 전기적으로 연결될 수 있다.
일 예시에서, 제1 발광 영역(EMA1)의 좌측 하단 영역에는 제1 발광 소자들(LD1)이 위치하고, 제1 발광 영역(EMA1)의 좌측 상단 영역에는 제2 발광 소자들(LD2)이 위치할 수 있다. 제1 발광 영역(EMA1)의 우측 상단 영역에는 제3 발광 소자들(LD3)이 위치하고, 제1 발광 영역(EMA1)의 우측 하단 영역에는 제4 발광 소자들(LD4)이 위치할 수 있다. 다만, 발광 소자들의 배열 및/또는 연결 구조 등은 발광부(예: 도 4의 발광부(EMU))의 구조 및/또는 직렬단의 개수에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4) 중 일부는 컨택홀을 통해 화소 전극들(ELT1 내지 ELT5) 중 일부와 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 비발광 영역(NEA)에 위치하는 제1 컨택홀(CH1)을 통해 제1 화소 전극(ELT1)과 전기적으로 연결되고, 제3 정렬 전극(ALE3)은 비발광 영역(NEA)에 위치하는 제2 컨택홀(CH2)을 통해 제5 화소 전극(ELT5)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4) 중 적어도 하나는 발광 소자들(LD1, LD2, LD3, LD4)이 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)에 공급 및 정렬된 이후에 제1 화소(PXL1)에 인접한 제2 화소(PXL2)에 제공된 정렬 전극들(ALE1 내지 ALE4)로부터 분리될 수 있다.
제1 화소(PXL1)에 제공된 제1 더미 전극(ALE1a) 및 제2 화소(PXL2)에 제공된 제1 더미 전극(ALE1b)은 일체로 연결(또는 서로 통합)되도록 형성되어 제1 정렬 전극(ALE1)을 구성할 수 있다. 제1 더미 전극(ALE1a)은 컨택홀을 통해 화소 회로(예: 도 4의 화소 회로(PXC)) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 화소 회로 또는 제1 전원선(PL1)을 통해 제1 정렬 전극(ALE1)으로 제1 정렬 신호(또는 제2 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후 제1 더미 전극(ALE1a)의 주변에 위치한 제1 플로팅 영역(FLA1)에서 제1 정렬 전극(ALE1)을 제거함으로써, 제1 정렬 전극(ALE1)은 제1 화소(PXL1)의 제1 더미 전극(ALE1a)과 제2 화소(PXL2)의 제1 더미 전극(ALE1b)으로 분리될 수 있다.
일 실시예에서, 제1 화소(PXL1)에 제공된 제2 더미 전극(ALE2a) 및 제2 화소(PXL2)에 제공된 제2 더미 전극(ALE2b)은 일체로 연결(또는 서로 통합)되도록 형성되어 제2 정렬 전극(ALE2)을 구성할 수 있다. 제2 더미 전극(ALE2a)은 컨택홀(미도시)을 통해 제2 정렬 신호(또는 제1 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 비발광 영역(NEA)에 위치하는 제2 더미 전극(ALE2a)의 주변에 위치한 제2 플로팅 영역(FLA2)에서 제2 정렬 전극(ALE2)을 제거함으로써, 제2 정렬 전극(ALE2)은 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 제2 화소(PXL2)의 제2 더미 전극(ALE2b)으로 분리될 수 있다. 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 제2 화소(PXL2)의 제2 더미 전극(ALE2b) 사이의 전기적 연결을 끊을 수 있다.
일 실시예에서, 제1 화소(PXL1)에 제공된 제3 더미 전극(ALE3a) 및 제2 화소(PXL2)에 제공된 제3 더미 전극(ALE3b)은 일체로 연결(또는 서로 통합)되도록 형성되어 제3 정렬 전극(ALE3)을 구성할 수 있다. 제3 더미 전극(ALE3a)은 컨택홀을 통해 화소 회로(PXC) 및/또는 제2 전원선(PL2)을 통해 제3 정렬 전극(ALE3)으로 제2 정렬 신호(또는 제1 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 제3 더미 전극(ALE3a)의 주변에 위치한 제3 플로팅 영역(FLA3)에서 제3 정렬 전극(ALE3)을 제거함으로써, 제3 정렬 전극(ALE3)은 제1 화소(PXL1)의 제3 더미 전극(ALE3a)과 제2 화소(PXL2)의 제3 더미 전극(ALE3b)으로 분리될 수 있다.
일 실시예에서, 제1 화소(PXL1)에 제공된 제4 더미 전극(ALE4a) 및 제2 화소(PXL2)에 제공된 제3 더미 전극(ALE3b)은 일체로 연결(또는 서로 통합)되도록 형성되어 제4 정렬 전극(ALE4)을 구성할 수 있다. 제4 더미 전극(ALE4a)은 컨택홀(미도시)을 통해 제2 정렬 신호(또는 제1 정렬 신호)가 공급될 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 비발광 영역(NEA)에 위치하는 제4 더미 전극(ALE4a)의 주변에 위치한 제4 플로팅 영역(FLA4)에서 제4 정렬 전극(ALE4)을 제거함으로써, 제4 정렬 전극(ALE4)은 제1 화소(PXL1)의 제4 더미 전극(ALE4a)과 제2 화소(PXL2)의 제4 더미 전극(ALE4b)으로 분리될 수 있다. 제1 화소(PXL1)의 제4 더미 전극(ALE4a)과 제2 화소(PXL2)의 제4 더미 전극(ALE4b) 사이의 전기적 연결을 끊을 수 있다.
일 실시예에서, 일 평면 또는 일 방향에서(예: 평면 상에 볼 때) 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4) 각각에 대한 분리 공정을 통해 제1 내제 제4 정렬 전극들(ALE1 내지 ALE4)은 제1 화소(PXL)의 제1 발광 영역(EMA1)에 중첩하는 제1 내지 제4 더미 전극들(ALE1a 내지 ALE4a) 및 제2 화소(PXL2)의 제2 발광 영역(EMA2)에 중첩하는 제1 내지 제4 더미 전극들(ALE1b 내지 ALE4b)로 분리될 수 있다.
일 실시예에서, 제1 화소(PXL1)의 더미 전극들(ALE1a 내지 ALE4a)은 적어도 제1 발광 영역(EMA1)에 제공될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)을 따라 서로 이격될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)으로 연장될 수 있다. 예를 들어, 더미 전극들(ALE1a 내지 ALE4a)은 제1 발광 영역(EMA1)으로부터 개구 영역(OPA)으로 연장될 수 있다. 제1 내지 제4 더미 전극들(ALE1a, ALE2a, ALE3a, ALE4a)은 각각 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)을 따라 이격되어 순차적으로 배치될 수 있다.
일 실시예에서, 비발광 영역(NEA)에 위치하는 컨택홀의 주변에서 제1 정렬 전극(ALE1)의 일부를 제거하여 제1 더미 전극(ALE1b)과 제1 전원선(PL1) 사이의 전기적 연결을 끊을 수 있다. 비발광 영역(NEA)에 위치하는 컨택홀의 주변에서 제3 정렬 전극(ALE3)의 일부를 제거하여 제3 더미 전극(ALE3b)과 제2 전원선(PL2) 사이의 전기적 연결을 끊을 수 있다.
일 실시예에서, 개구 영역(OPA)은 제1 화소(PXL1) 및 제2 화소(PXL2) 각각에 포함된 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 사이에 이격된 영역을 포함한 영역을 의미할 수 있다.
일 실시예에서, 제1 화소(PXL1)의 더미 전극들(ALE1a 내지 ALE4a) 및 제2 화소(PXL2)의 더미 전극들(ALE1b 내지 ALE4b)은 발광 영역들(EMA1, EMA2)에서 일정한 폭을 갖는 바 형상으로 제공될 수 있으나 이에 한정되는 것은 아니다. 제1 화소(PXL1)의 더미 전극들(ALE1a 내지 ALE4a) 및 제2 화소(PXL2)의 더미 전극들(ALE1b 내지 ALE4b)은 비발광 영역(NEA)에서 일정한 폭을 갖는 바 형상 또는 굴곡부를 갖는 형상일 수 있으나, 발광 영역들(EMA1, EMA2)을 제외한 나머지 영역에서는 형상 및/또는 크기 등이 특별히 한정되지 않고 다양하게 변경될 수 있다.
일 실시예에서, 제1 내지 제5 화소 전극들(ELT1 내지 ELT5) 각각은 발광 영역들(EMA1, EMA2)에 제공되며, 하나 이상의 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 및/또는 발광 소자들(LD1 내지 LD4)에 중첩되도록 배치될 수 있다. 예를 들어, 화소 전극들(ELT1 내지 ELT5)은 각각 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 및/또는 발광 소자(LD1 내지 LD4)와 중첩되도록 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 및/또는 발광 소자(LD1 내지 LD4) 상에 형성되어, 발광 소자들과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 더미 전극(ALE1a)의 일 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 배치되어 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 화소 전극(ELT2)은 제2 더미 전극(ALE2a)의 일 영역(일 예로, 하단 영역 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 배치되어 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 제2 화소 전극(ELT2)은 제1 더미 전극(ALE1a)의 타 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치되어 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제1 발광 영역(EMA1)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제2 화소 전극(ELT2)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 적어도 하나의 제1 발광 소자들(LD1)이 배열되는 영역과 적어도 하나의 제2 발광 소자들(LD2)이 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
일 실시예에서, 제3 화소 전극(ELT3)은 제2 더미 전극(ALE2a)의 타 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제4 더미 전극(ALE4a)의 타 영역(일 예로 상단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 배치되어 제3 발광 소자들(LD3)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 발광 영역(EMA1)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제3 화소 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
일 실시예에서, 제4 화소 전극(ELT4)은 제3 더미 전극(ALE3a)의 타 영역(일 예로 상단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다. 제4 화소 전극(ELT4)은 제4 더미 전극(ALE4a)의 타 영역(일 예로 하단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)과 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 제1 발광 영역(EMA1)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 이를 위해, 제4 화소 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
일 실시예에서, 제5 화소 전극(ELT5)은 제3 더미 전극(ALE3a)의 일 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 배치되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)과 전기적으로 연결될 수 있다.
상술한 방식으로, 화소 전극들(ELT1 내지 ELT5)을 이용하여 더미 전극들(ALE1a 내지 ALE4a) 사이에 정렬된 제1 내지 제4 발광 소자들(LD1 내지 LD4)을 원하는 형태로 전기적으로 연결할 수 있다. 예를 들어, 화소 전극들(ELT1 내지 ELT5)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬로 전기적으로 연결할 수 있다.
도 5b 및 도 5c는 도 4의 화소의 다른 일 예를 나타내는 개략적인 평면도들이다.
도 5a 및 도 5b 를 참고하면, 적어도 하나의 제1 화소(PXL1)의 제1 화소 전극(ELT1')은 도 5a에 도시된 구성과 구별될 수 있다. 동일하므로 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 5a의 제1 화소 전극(ELT1) 및 제5 화소 전극(ELT5)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 일정한 폭을 갖는 바 형상으로 제공될 수 있다.
도 5b의 제1 화소 전극(ELT1')은 일정한 폭을 갖는 바 형상과 상기 바 형상으로부터 일 방향으로 돌출되어 굴곡부를 갖는 형상을 포함할 수 있다. 바 형상을 가지는 제1 화소 전극(ELT1')의 일 부분은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제공될 수 있다. 굴곡부를 갖는 형상을 가지는 제1 화소 전극(ELT1')의 일 부분은 비발광 영역(NEA)에 제공될 수 있다.
일 실시예에서, 굴곡부를 갖는 제1 화소 전극(ELT1')의 일 부분은 바 형상을 갖는 제1 화소 전극(ELT1')과 전기적으로 연결되어 제1 방향(DR1)으로 돌출되는 것으로 도시되어 있으나, 이에 한정되지 않으며, 굴곡부를 갖는 제1 화소 전극(ELT1')의 일 부분은 바 형상을 갖는 제1 화소 전극(ELT1')과 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다.
일 예시에서, 제1 화소 전극(ELT1')은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1a) 상에 배치되어 제1 컨택홀(CH1)과 연결되는(또는 연장되는) 제1 부분, 제2 더미 전극(ALE2b) 상에 배치되도록 제1 부분으로부터 제1 방향(DR1)으로 연장되거나 돌출되는 제2 부분, 및 제2 부분으로부터 연장되어 제2 화소(PXL2)의 제1 더미 전극(ALE1b) 상에 배치되는 제3 부분을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(ELT1')의 상기 제2 부분은 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 일 영역 및 제2 화소(PXL2)의 제2 더미 전극(ALE2b)의 일 영역과 중첩할 수 있다. 일 예시에서, 제1 화소 전극(ELT1')의 제1 부분에 형성된 제1 컨택홀(CH1)은 제1 화소 전극(ELT1')의 제2 부분 및 제1 화소 전극(ELT1')의 제3 부분에 의해 둘러싸일 수 있다.
일 실시예에서, 제2 화소(PXL2)는 제1 화소 전극(ELT1)을 포함할 수 있다. 다른 일 예시에서, 제2 화소(PXL2)는 제1 화소 전극(ELT1')을 포함할 수 있다.
도 5a 및 도 5c를 참고하면, 적어도 제1 화소(PXL1)의 제1 화소 전극(ELT1") 및 제2 화소(PXL2)의 제2 화소 전극(ELT2")은 도 5a에 도시된 구성들과 구별될 수 있다. 그러므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
제1 화소(PXL1)는 제1 화소 전극(ELT1")을 포함하고, 제2 화소(PXL2)는 제2 화소 전극(ELT2")을 포함할 수 있다.
제1 화소(PXL1)의 제1 화소 전극(ELT1")은 일정한 폭을 갖는 바 형상의 제1 부분과 상기 바 형상으로부터 일 방향으로 돌출된 돌출부를 갖는 제2 부분을 포함할 수 있다. 제1 화소 전극(ELT1")의 상기 바 형상은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제공될 수 있다. 제1 화소 전극(ELT1")의 돌출부를 갖는 형상은 비발광 영역(NEA)에 제공될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1")은 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1a) 상에 배치되어 제1 컨택홀(CH1)을 포함하는 제1 부분, 및 상기 제1 부분으로부터 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 적어도 일 영역과 중첩하는 제2 부분을 포함할 수 있다.
일 실시예에서, 제2 화소(PXL2)의 제2 화소 전극(ELT2")은 일정한 폭을 갖는 바 형상과 상기 바 형상으로부터 일 방향으로 돌출된 돌출부를 포함할 수 있다. 제2 화소 전극(ELT2")의 상기 바 형상은 제2 발광 영역(EMA2)에서 비발광 영역(NEA)(또는, 제1 및 제2 발광 영역들(EMA1, EMA2) 사이의 비발광 영역(NEA))으로 연장되어 제공될 수 있다. 제2 화소 전극(ELT2")의 돌출부를 갖는 형상은 비발광 영역(NEA)에 제공될 수 있다.
일 실시예에서, 제2 화소 전극(ELT2")은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1b) 상에 배치되는 제1 부분, 및 상기 제1 부분으로부터 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 적어도 일 영역과 중첩하는 제2 부분을 포함할 수 있다.
일 실시예에서, 제1 화소(PXL1)의 제1 화소 전극(ELT1")은 제2 화소(PXL2)의 제2 화소 전극(ELT2")의 상기 제2 부분과 제2 방향(DR2)으로 이격하여 배치될 수 있다. 제1 화소(PXL1)의 제1 화소 전극(ELT1")의 상기 제2 부분 및 제2 화소(PXL2)의 제2 화소 전극(ELT2")의 상기 제2 부분은 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 중첩할 수 있다.
도 5a 내지 도 5c에 도시된 화소의 평면도는 정상 상태인 경우의 화소(PXL)에 대한 평면도를 나타낼 수 있으나, 이에 한정되지 않는다. 예를 들어, 도 5a 내지 도 5c에 도시된 화소는 불량 상태(도 7a 참고)의 화소(PXL)에 대한 리페어 공정이 진행되기 전의 화소(PXL)일 수 있다.
도 5b의 제1 화소 전극(ELT1') 및 도 5c의 제1 화소 전극(ELT1") 각각은 제1 화소(PXL1)의 제조 공정에서 제1 화소(PXL1)의 화소 회로(PXC)의 불량으로 제1 화소(PXL1)의 발광 소자들(LD)의 점등 불량 상태인 경우에 불량 상태인 제1 화소(PXL1)에 대한 리페어 공정 상의 편의를 위해 가공된 화소 전극일 수 있다. 일 예시에서, 제1 화소 전극(ELT1')의 상기 제3 부분(예: 도 9의 제3 부분(ELT1'c)) 및 제1 화소 전극(ELT1")의 상기 제2 부분(예: 도 12의 제2 부분(ELT1"b)) 에 대해 상기 리페어 공정이 수행될 수 있다.
도 6a는 도 5a의 A-A' 선에 따른 일 예를 나타내는 개략적인 단면도이다. 도 6b는 도 5a의 B-B' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
이하에서는 도 6a 및 도 6b를 참조하여, 제1 발광 소자(LD1)를 중심으로 제1 화소(PXL1)의 단면 구조에 대해 상세히 설명한다. 도 6a 및 도 6b에서는 화소 회로(예: 도 4의 화소 회로(PXC))를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 예시적으로 도시하며, 제1 내지 제3 트랜지스터들(T1 내지 T3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 6a에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
도 5a, 도 6a, 및 도 6b를 참조하면, 제1 화소(PXL1)의 회로 소자층은 베이스층(BSL) 상에 배치된 트랜지스터들(T)을 비롯한 회로 소자들 및 이에 전기적으로 연결되는 각종 배선들을 포함할 수 있다. 상기 회로 소자들 상에는 발광부(EMU)를 구성하는 더미 전극들(ALE1a 내지 ALE4a), 발광 소자들(LD1 내지 LD4) 및/또는 화소 전극들(ELT1 내지 ELT5)이 배치될 수 있다. 회로 소자층 상에 발광 소자층이 배치될 수 있다. 발광 소자층은 발광 소자들(LD)을 포함할 수 있다.
일 실시예에서, 베이스층(BSL)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 베이스층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 베이스층(BSL)은 실질적으로 투명할 수 있다. 실질적으로 투명이라 함은 투과도(예: 미리 결정되거나 선택적인 투과도) 또는 그 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스층(BSL)은 반투명 또는 불투명할 수 있다. 베이스층(BSL)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
일 실시예에서, 베이스층(BSL) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료들로 형성될 수 있다.
버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예시에서, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 반도체 패턴(SCP)은 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)이 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다. 일 실시예에서, 제1 트랜지스터 전극(TE1)은 제1 전원 도전층(PL1a)과 전기적으로 연결될 수 있다.
일 실시예에서, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
도 6a 및 6b를 참고하면, 버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 버퍼층(BFL)과 제2 전원 도전층(PL2a) 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 트랜지스터(T)의 게이트 전극(GE)과 제2 전원 도전층(PL2a)이 배치될 수 있다. 게이트 전극(GE)과 제2 전원 도전층(PL2a)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2a)은 동일한 공정에서 동시에 형성될 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2a)은 도 4 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2a)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2a)은 각각 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2a) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)과 게이트 절연층(GI)은 동일한 물질을 포함하거나 층간 절연층(ILD)은 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 6a를 참고하면, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 제1 구동 전원(VDD)을 수신하는 도전층(BML)과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)(및 제1 전원 도전층(PL1a))은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2) 및 제2 전원 도전층(PL2a) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 무기 물질을 포함할 수 있다.
일 실시예에서, 보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 다양한 종류의 무기 물질을 포함할 수 있다.
일 실시예에서, 비아층(VIA) 상에는 뱅크 패턴들(INP)이 배치될 수 있다. 뱅크 패턴들(INP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(INP)은 베이스층(BSL) 상에서 제3 방향(DR3)으로 돌출된 형상을 가질 수 있다. 뱅크 패턴들(INP)은 베이스층(BSL)에 대하여 일 각도(예: 미리 결정되거나 선택적인 각도)로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 뱅크 패턴들(INP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크 패턴들(INP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
비아층(VIA)과 뱅크 패턴들(INP) 상에는 더미 전극들(ALE1a 내지 ALE4a)이 배치될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 제1 화소(PXL1) 내에서 서로 이격되도록 배치될 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 동일한 층에 배치될 수 있다. 예를 들어, 더미 전극들(ALE1a 내지 ALE4a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 뱅크 패턴들(INP)의 상부에 배치되는 더미 전극들(ALE1a 내지 ALE4a)은 뱅크 패턴(INP)의 단면 형상에 대응하는 단면 형상을 가질 수 있다. 일 예로, 뱅크 패턴(INP) 상에 배치되는 더미 전극들(ALE1a 내지 ALE4a)은 뱅크 패턴들(INP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 뱅크 패턴들(INP)은 상부에 제공된 더미 전극들(ALE1a 내지 ALE4a)과 함께 발광 소자들(LD)로부터 방출되는 광을 제1 화소(PXL1)의 전면 방향, 즉, 제3 방향(DR3)으로 유도하여 표시 장치의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
더미 전극들(ALE1a 내지 ALE4a)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 더미 전극들(ALE1a 내지 ALE4a)의 사이에 전기장이 형성되어 제1 화소(PXL1)에 제공된 발광 소자들(LD)이 더미 전극들(ALE1a 내지 ALE4a)의 사이에 정렬될 수 있다.
더미 전극들(ALE1a 내지 ALE4a)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질을 포함할 수 있다. 더미 전극들(ALE1a 내지 ALE4a)는 반사 전극에 해당하므로 특정 반사율을 가지는 금속(또는 금속 물질)을 포함할 수 있다. 더미 전극들(ALE1a 내지 ALE4a)은 상기 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 적어도 하나의 도전 물질은 상기 금속 물질을 보호하기 위한 물질이다.
일 실시예에서, 제1 더미 전극(ALE1a)은 비아층(VIA) 및 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 제3 더미 전극(ALE3a)은 비아층(VIA), 보호층(PSV), 및 층간 절연층(ILD)을 관통하는 컨택홀을 통해 제2 전원 도전층(PL2a)과 전기적으로 연결될 수 있다.
더미 전극들(ALE1a 내지 ALE4a) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 제1 화소(PXL1)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 공급되어야 할 발광 영역을 구획하는 댐 구조물일 수 있다. 뱅크(BNK)에 의해 구획된 영역에 원하는 종류 및/또는 양의 발광 소자 잉크가 공급될 수 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 반사막 등이 형성될 수도 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 제1 더미 전극(ALE1a)과 제2 더미 전극(ALE2a) 사이 및 제3 더미 전극(ALE3a)과 제4 더미 전극(ALE4a) 사이에 배치될 수 있다. 발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소(PXL)에 제공될 수 있다.
발광 소자들(LD) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)이 형성되는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것이 방지될 수 있다.
제1 절연층(INS1)의 적어도 일부 및 뱅크(BNK) 상에는 제3 절연층(INS3)이 배치될 수 있다.
제2 절연층(INS2) 및 제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 화소 전극들(예를 들어, 화소 전극들(ELT1, ELT2, ELT4, ELT5))이 배치될 수 있다. 일 실시예에서, 제1 화소 전극(ELT1)은 제1 컨택홀(CH1)을 통해 제1 더미 전극(ALE1a)과 전기적으로 연결되고, 제5 화소 전극(ELT5)은 제2 컨택홀(CH2)을 통해 제3 더미 전극(ALE3a)과 전기적으로 연결될 수 있다. 제1 더미 전극(ALE1a)은 제1 전원 도전층(PL1a)과 전기적으로 연결될 수 있으므로, 제1 화소 전극(ELT1)은 제1 더미 전극(ALE1a)을 통해 제1 전원 도전층(PL1a)에 접속할 수 있다. 제3 더미 전극(ALE3a)은 제2 전원 도전층(PL2a)과 전기적으로 연결될 수 있으므로, 제5 화소 전극(ELT5)은 제2 컨택홀(CH2)을 통해 제2 전원 도전층(PL2a)과 전기적으로 접속할 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부(EP1) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제1 단부(EP1)와 접할 수 있다. 제2 화소 전극(ELT2)은 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 직접 배치되어, 제1 발광 소자들(LD1)의 제2 단부(EP2)와 접할 수 있다. 일 실시예에서, 제4 화소 전극(ELT4)은 제4 발광 소자들(LD4)의 제1 단부(EP1) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제1 단부(EP1)와 접할 수 있다. 제5 화소 전극(ELT5)은 제4 발광 소자들(LD4)의 제2 단부(EP2) 상에 직접 배치되어, 제4 발광 소자들(LD4)의 제2 단부(EP2)와 접할 수 있다.
화소 전극들(ELT1, ELT2, ELT4, ELT5) 사이에 제4 절연층(INS4)이 배치되는 경우, 화소 전극들(ELT1, ELT2, ELT4, ELT5)이 제4 절연층(INS4)에 의해 안정적으로 분리될 수 있다. 예를 들어, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 제4 절연층(INS4)을 사이에 두고 상호 다른 층에 배치될 수 있다. 따라서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 제1 화소 전극(ELT1), 제4 화소 전극(ELT4), 제2 절연층(INS2), 및 제3 절연층(INS3)의 적어도 일 영역을 커버하도록 배치될 수 있다.
제3 절연층(INS3) 및 제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 다양한 종류의 무기 물질을 포함할 수 있다.
도 6c는 도 3의 표시 장치에 포함된 제1 내지 제3 화소들을 나타내는 단면도이다.
도 6c는 도 3의 화소(PXL)의 발광 소자층(LEL) 상에 제공된 격벽(WL), 컬러 변환층(CCL), 광학층(OPL), 및/또는 컬러 필터층(CFL) 등을 도시한다.
도 6c를 참조하면, 격벽(WL)은 제1 내지 제3 화소들(PXL1 내지 PXL3)의 발광 소자층(LEL) 상에 배치될 수 있다. 일 예로, 격벽(WL)은 제1 내지 제3 화소들(PXL1 내지 PXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 화소들(PXL1 내지 PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 격벽(WL)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
격벽(WL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 격벽(WL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 격벽(WL)은 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 격벽(WL)은 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 격벽(WL)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 격벽(WL)의 표면(일 예로, 측벽)에 도시되지 않거나 그와 같은 반사막 등이 형성될 수도 있다.
컬러 변환층(CCL)은 격벽(WL)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(LEL) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 화소(PXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광부(EMU, 도 4 참고)(또는, 발광 소자층(LEL))를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다.
예를 들어, 산란층(LSL)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)은 실리카(silica)와 같은 산란체(SCT)를 포함할 수 있으나, 산란체(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 산란체(SCT)가 제3 화소(PXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 화소들(PXL1 내지 PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 약 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 약 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 평탄화층(PLL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 화소(PXL1)에 배치되어 제1 화소(PXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 화소(PXL2)에 배치되어 제2 화소(PXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 화소(PXL3)에 배치되어 제3 화소(PXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 화소(PXL1)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제1 컬러 변환층(CCL1)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 화소(PXL2)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제2 컬러 변환층(CCL2)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 화소(PXL3)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 산란층(LSL)과 제3 방향(DR3)으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 그러므로, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도 7a는 도 3의 표시 장치에 포함되는 화소가 불량 상태인 경우 화소의 일 예를 나타내는 회로도이다.
예를 들어, 도 7a는 제1 화소(PXL1)가 불량 상태인 경우를 개략적으로 나타낸다. 즉, 도 4에 도시된 화소(PXL)의 화소 회로(PXC)의 불량에 의해 발광부(EMU)가 화소 회로(PXC)와 제2 노드(N2)를 통해 전기적으로 연결되지 않는 상태를 나타낸다. 화소(PXL)가 불량 상태인 경우 해당 화소에 포함된 발광 소자들(LD)은 점등되지 않는다.
일 실시예에서, 화소(PXL)의 불량 여부에 대한 검사는 화소(PXL)를 제조하는 공정 중에 진행될 수 있다. 예를 들어, 화소(PXL)의 불량 여부에 대한 검사는 정렬 전극(예: 도 8의 정렬 전극들(ALE1 내지 ALE4))을 배치하는 단계, 발광 소자들(LD)을 발광 영역(예: 도 8의 제1 및 제2 발광 영역들(EMA1, EMA2))에 제공하는 단계, 정렬 전극들(ALE1 내지 ALE4)을 통해 형성된 전계를 통해 발광 소자들(LD)이 정렬되는 단계, 및/또는 화소 전극들(ELT1 내지 ELT5)을 발광 소자들(LD) 상에 배치하는 공정 이후에 원장 검사 장치를 통해 진행될 수 있다. 상기 원장 검사 장치는 화소 회로(PXC)의 원장 패널의 불량 여부를 판단할 수 있는 장치일 수 있다. 일 예시에서, 화소(PXL)의 불량 여부에 대한 검사는 화소 전극들(ELT1 내지 ELT5)을 발광 소자들(LD) 상에 배치하고, 정렬 전극들(ALE1 내지 ALE4) 중 적어도 하나의 정렬 전극의 적어도 일부를 제거하는 공정(예: 분리 공정) 이후에 진행될 수 있다. 본 문서에서 화소(PXL)가 정상적으로 점등(또는 발광)하는지 여부를 검사하는 것을 점등 검사로 지칭한다.
일 실시예에서, 화소(PXL)의 불량 상태에 대한 검사에 기반하여 제1 화소(PXL1)가 불량 상태이고, 인접한 제2 화소(PXL2)가 정상 상태로 판단된 경우, 제1 화소(PXL1)에 대한 리페어 공정이 진행될 수 있다.
이하, 도 7b 내지 도 13을 참고하여 불량 상태의 화소에 대한 리페어 방법을 설명한다.
도 7b 및 도 7c는 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 회로도들이다.
도 7b 및 도 7c를 참고하면, 제1 화소(PXL1)가 불량 상태이고 제2 화소(PXL2)(또는, 제1 화소(PXL1)에 인접한 제2 화소(PXL2))가 정상 상태인 경우, 레페어 방법은 제1 화소(PXL1)의 발광부(EMU)와 화소 회로(PXC) 사이의 연결을 끊는 단계, 및 더미 전극들(예: 도 8 제1 내지 제4 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b)) 중 하나의 더미 전극(예: 도 5a의 제1 내지 제4 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b)을 활용하여 제1 화소(PXL1)와 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결시키는 단계를 포함할 수 있다.
도 7b를 참고하면, 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 중 제1 정렬 신호(QVDD)를 공급받은 후, 일부 영역이 제거되어 플로팅 상태인 하나의 더미 전극을 활용하여 제1 화소(PXL1)의 애노드 전극에 제2 화소(PXL2)의 애노드 전극을 전기적으로 연결시킬 수 있다.
도 7c를 참고하면, 더미 전극들(ALE1a 내지 ALE4a, ALE1b 내지 ALE4b) 중 제2 정렬 신호(QVSS)를 공급받은 후, 일부 영역이 제거되어 플로팅 상태인 하나의 더미 전극을 활용하여 제1 화소(PXL1)의 애노드 전극에 제2 화소(PXL2)의 애노드 전극을 전기적으로 연결시킬 수 있다.
도 8 및 도 9는 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 일 예를 나타내는 평면도들이다.
도 7a, 도 8, 및 도 9를 참고하면, 제1 화소(PXL1)가 불량 상태이고, 인접한 제2 화소(PXL2)가 정상 상태인 경우, 제1 화소(PXL1)에 대한 리페어 공정은 비발광 영역(NEA)인 개구 영역(OPA)에서 진행될 수 있다. 제1 화소(PXL1)에 대한 리페어 공정은, 제1 화소(PXL1)의 제1 화소 전극(ELT1)의 일부를 커팅하여 제1 화소 전극(ELT1)과 화소 회로(PXC) 사이의 연결을 끊어내는 공정 및 제1 화소(PXL1)의 제1 화소 전극(ELT1)을 인접한 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결하는 공정을 포함할 수 있다.
도 8을 참고하면, 비발광 영역(NEA)에서 제1 화소(PXL1)의 제1 화소 전극(ELT1)과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행될 수 있다.
일 실시예에서, 비발광 영역(NEA)에서 제1 화소(PXL1)의 제1 화소 전극(ELT1)의 일 영역을 제거할 수 있다. 일 예시에서, 제1 컨택홀(CH1)과 인접한 영역에 위치한 커팅 영역(LCA)에 레어저 광을 조사하거나 발광하여 제1 화소 전극(ELT1)이 제거될 수 있다.
일 실시예에서, 제1 화소 전극(ELT1)은 제1 화소 전극(ELT1)의 커팅 영역(LCA)이 제거됨으로써 제1 부분 전극(ELT1a)과 고립 전극(ILT)으로 분리될 수 있다. 고립 전극(ILT)은 제1 부분 전극(ELT1a)과 제2 방향(DR2)으로 이격하여 배치되고, 제1 부분 전극(ELT1a)과 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 고립 전극(ILT)은 제1 컨택홀(CH1)을 포함할 수 있다. 일 예시에서, 고립 전극(ILT)은 제1 컨택홀(CH1)을 통해 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 제1 더미 전극(ALE1a)은 제1 더미 전극(ALE 1a)의 하부에 배치된 화소 회로층(예: 도 10의 화소 회로층(PCL))에 배치된 화소 회로(PXC)와 컨택될 수 있다.
일 실시예에서, 제1 부분 전극(ELT1a)은 제1 발광 영역(EMA1)에서 제1 발광 소자(LD1)의 제1 단부들(EP1)과 접촉될 수 있다. 제1 부분 전극(ELT1a)의 적어도 일부는 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)으로 연장될 수 있다. 제1 부분 전극(ELT1a)은 고립 전극(ILT)과 전기적으로 연결되지 않음으로써 플로팅 상태일 수 있다.
도 9는 제1 화소(PXL1)의 제1 화소 전극(ELT1, ELT1')과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행된 이후, 제1 부분 전극(ELT1a, ELT1a')과 인접한 제2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결시키는 공정을 나타낸다.
도 9를 참고하면, 제1 부분 전극(ELT1'a)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되고, 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)와 일체를 이루도록 형성될 수 있다. 제3 부분 전극(ELT1c)은 제2 화소(PXL2)의 제1 더미 전극(ALE1b)과 중첩하는 굴곡부를 갖는 형상일 수 있다. 제2 부분 전극(ELT1b)은 제1 부분 전극(ELT1a)과 제3 부분 전극(ELT1c)을 전기적으로 연결하는 전극일 수 있다. 예를 들어, 제2 부분 전극(ELT1b)은 고립 전극(ILT)를 우회하도록 형성될 수 있다. 일 예시에서, 제2 부분 전극(ELT1b)은 제1 부분 전극(ELT1a)의 제1 방향(DR1)으로 돌출되어 제2 더미 전극(ALE2a)과 중첩할 수 있으나, 이에 한정되는 것은 아니며, 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다.
일 실시예에서, 제1 화소 전극(예: 도 5a 제1 화소 전극(ELT1))이 제1 부분 전극(ELT1a)과 고립 전극(ILT)으로 분리된 이후에 제1 부분 전극(ELT1a)과 일체를 이루도록 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)이 형성될 수 있다. 예를 들어, 제1 부분 전극(ELT1a)이 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)과 전기적으로 연결되도록 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)을 형성하는 공정이 진행될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)은 제1 부분 전극(ELT1a)을 제2 화소(PXL2)의 제2 화소 전극(ELT2)에 전기적으로 연결시키기 위해 형성되는 리페어용 전극일 수 있다. 제2 부분 전극(ELT1b) 및 제3 부분 전극(ELT1c)은 도전성 잉크(ink) 또는 화학 기상 성장(CVD, chemical vapor deposition) 방식 중 적어도 하나를 통해 형성될 수 있다.
다른 일 예시에서, 제2 부분 전극(ELT1'b) 및 제3 부분 전극(ELT1'c)은 제1 화소 전극(예: 도 5b의 제1 화소 전극(ELT1'))을 구성하는 전극들일 수 있다. 일 예시에서, 표시 장치의 제조 공정에서 화소 전극이 배치되는 공정에서 제1 화소 전극(ELT1')이 제1 발광 영역(EMA1)에서 제1 더미 전극(ALE1a)과 제1 발광 소자(LD1)와 중첩되도록, 비발광 영역(NEA)에서 제1 및 제2 더미 전극들(ALE1a, ALE2a) 및 제1 더미 전극(ALE1b)과 중첩되도록 배치될 수 있다.
일 실시예에서, 표시 장치의 제조 공정 중 제1 화소(PXL1)의 제1 화소 전극(ELT1')이 배치된 경우, 제1 화소(PXL1)에 대한 리페어 공정 이전에 상기 리페어 공정용 전극(예: 제2 부분 전극(ELT1'b) 및 제3 부분 전극(ELT1'c))이 기 형성되어 있으므로, 제1 화소(PXL1)에 대한 리페어 공정에서 리페어 공정용 전극을 형성하는 단계는 생략된다. 예를 들어,제1 화소 전극(ELT1')이 제1 부분 전극(ELT1'a)과 고립 전극(ILT)으로 분리된 이후에 제3 부분 전극(ELT1'c)의 일 영역에 컨택홀을 형성하는 공정이 수행될 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위해 제1 화소 전극(ELT1')을 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
일 실시예에서, 제3 부분 전극(ELT1c, ELT1'c)은 제1 컨택홀(CH3)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1b)과 전기적으로 연결될 수 있다. 결과적으로 제1 화소(PXL1)의 제1 부분 전극(ELT1a)가 제2 화소(PLX2)의 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제2 화소(PXL2)의 제2 화소 전극(ELT2)은 제4 컨택홀(CH4)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 제4 컨택홀(CH4)은 제2 화소(PXL2)의 발광 영역(EMA2)에 형성되는 것으로 도시하였으나, 이에 한정되지 않으며, 비발광 영역(NEA)에 형성될 수 있다. 제4 컨택홀(CH4)이 비발광 영역(NEA)에 형성되는 경우 제2 화소(PXL2)의 제2 화소 전극(ELT2)은 발광 영역(EMA2)에서 비발광 영역(NEA)으로 연장될 수 있다.
일 실시예에서, 제3 부분 전극(ELT1c, ELT1'c)은 제2 화소(PXL2)의 제1 더미 전극(ALE1a) 및 제2 화소(PXL2)의 제2 화소 전극(ELT2)을 통해 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결될 수 있다.
동일한 색상을 발광하는 제1 및 제2 화소들(PXL1, PXL2)에 있어서, 화소 회로의 불량으로 제1 화소(PXL1)의 발광 소자들(LD)이 점등되지 않는 경우, 인접한 위치에 배치되고 정상 상태인 제2 화소(PXL2)의 애노드 전극을 제1 화소(PXL1)에 전기적으로 연결시킴으로써 불량 상태의 제1 화소(PXL1)를 리페어할 수 있다. 불량 화소에 대한 리페어 공정을 통해 화소 회로 불량에 따라 화소의 발광 효율이 저하되는 것을 방지할 수 있다.
도 10는 도 8의 Ⅰ-Ⅰ' 선에 따른 일 예를 나타내는 개략적인 단면도이다.
도 10을 참고하면, 화소 회로층(PCL) 상에 뱅크(BNK), 및 제1 화소(PXL1)의 제1 더미 전극(ALE1a)이 배치될 수 있다.
일 실시예에서, 화소 회로층(PCL)은 트랜지스터 및 상기 트랜지스터에 전기적으로 접속된 신호 배선들을 포함하는 화소 회로(예: 도 4의 화소 회로(PXC))가 배치된 레이어를 의미할 수 있다.
일 실시예에서, 화소 회로층(PCL) 상에 뱅크(BNK)를 커버하도록 제2 화소(PXL2)의 제1 더미 전극(ALE1a)이 배치될 수 있다. 제1 화소(PXL1)의 제1 더미 전극(ALE1a) 및 제2 화소(PLX2)의 제1 더미 전극(ALE1b) 상에 제1 및 제3 절연층들(INS1, INS3)이 배치될 수 있다. 제2 화소(PXL2)의 제1 더미 전극(ALE1a) 및 제1 및 제3 절연층들(INS1, INS3)은 뱅크(BNK)의 형상에 따라 제3 방향(DR3)으로 돌출되도록 배치될 수 있다.
일 실시예에서, 제1 플로팅 영역(FLA1)에서 제1 정렬 전극(예: 도 8의 제1 정렬 전극(ALE1)) 및 제1 및 제3 절연층들(INS1, INS3)의 적어도 일부가 제거될 수 있다. 제1 화소(PXL1)의 제1 더미 전극(ALE1a) 및 제2 화소(PLX2)의 제1 더미 전극(ALE1b)은 전기적으로 연결되지 않을 수 있다.
일 실시예에서, 제3 절연층(INS3) 상에 제1 화소(PXL1)의 제1 화소 전극(ELT1) 및 제2 화소(PXL2)의 제2 화소 전극(ELT2)이 배치될 수 있다.
일 실시예에서, 비발광 영역(NEA)에서 커팅 영역(LCA)에 대응하는 제1 화소(PXL1)의 제1 화소 전극(ELT1)의 적어도 일 영역 및 제3 절연층(INS3)의 일 영역이 제거될 수 있다. 제1 화소(PXL1)의 제1 화소 전극(ELT1)은 제1 부분 전극(ELT1a)과 고립 전극(ILT)로 분리될 수 있다. 제1 부분 전극(ELT1a)은 플로팅 상태일 수 있다. 고립 전극(ILT)은 제1 컨택홀(CH1)을 통해 전기적으로 연결된 제1 더미 전극(ALE1a)과 화소 회로층(PCL)에 배치된 제1 화소(PXL1)의 화소 회로와 전기적으로 연결될 수 있다.
도 11a 및 도 11b는 도 9의 Ⅱ-Ⅱ' 선에 따른 일 예를 나타내는 개략적인 단면도들이다.
도 11a 및 도 11b를 참고하면, 제1 화소(PXL1)의 제1 부분 전극(ELT1a)은 제3 부분 전극(ELT1c)에 형성된 제3 컨택홀(CH3)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제2 화소 전극(ELT2)은 제4 컨택홀(CH4)을 통해 제2 화소(PXL2)의 제1 더미 전극(ALE1a)과 전기적으로 연결될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1 부분 전극(ELT1a)은 제3 컨택홀(CH3)을 통해서 2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결될 수 있다.
도 11a를 참고하면, 제2 부분 전극(ELT1b)은 제2 플로팅 영역(FLA2)을 형상에 따라 배치될 수 있다. 예를 들어, 제2 부분 전극(ELT1b)은 제1 화소(PXL1)의 제2 더미 전극(ALE2a) 및 제2 화소(PLX2)의 제2 더미 전극(ALE2b)과 접촉할 수 있다.
도 11b를 참고하면, 제2 플로팅 영역(FLA2)에는 절연 물질(미도시)가 채워질 수 있다. 예를 들어, 제2 부분 전극(ELT1b)은 제2 플로팅 영역(FLA2)에 배치된 절연 물질 상에 배치될 수 있다.
도 12 및 도 13은 도 7a의 불량 상태의 화소에 대한 리페어 방법을 설명하기 위한 화소의 다른 일 예들을 나타내는 평면도이다.
도 12를 참고하면, 적어도 제1 화소(PXL1)의 제1 화소 전극, 제2 화소(PXL2)의 제2 화소 전극, 및 제3 및 제4 컨택홀들(CH3', CH4')은 도 11에 도시된 구성과 구별될 수 있다.그러므로, 동일하므로 동일하거나 대응되는 구성에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 12는 제1 화소(PXL1)의 제1 화소 전극(ELT1, ELT1")과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행된 이후, 제1 부분 전극(ELT1"a)을 인접한 제2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결시키는 공정을 나타낸다.
도 12를 참고하면, 제1 화소 전극(예: 도 5a 및 도 5c의 제1 화소 전극(ELT1, ELT1"))은 제1 부분 전극(ELT1"a)을 포함할 수 있다. 제1 부분 전극(ELT1"a)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)과 중첩하는 돌출부를 갖는 전극과 일체를 이루도록 형성될 수 있다. 일 예시에서, 상기 돌출부를 갖는 전극은 제1 부분 전극(ELT1"a)의 제1 방향(DR1)으로 돌출되어 제2 더미 전극(ALE2a)의 일 영역과 중첩하는 제2 부분 전극(ELT1"b)을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(예: 도 5a 제1 화소 전극(ELT1)은 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리될 수 있다. 제1 화소 전극(ELT1)이 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리된 이후, 제1 부분 전극(ELT1"a)과 일체를 이루도록 제2 부분 전극(ELT1"b)이 형성될 수 있다. 예를 들어, 제1 부분 전극(ELT1"a)이 제2 부분 전극(ELT1"b)과 전기적으로 연결되도록 제2 부분 전극(ELT1"b)을 형성하는 공정이 진행될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b)은 제1 부분 전극(ELT1"a)을 제2 화소(PXL2)의 제2 화소 전극(ELT2)에 전기적으로 연결시키기 위해 형성되는 리페어 공정용 전극일 수 있다. 제2 부분 전극(ELT1"b)은 도전성 잉크(ink) 또는 화학 기상 성장(CVD, chemical vapor deposition) 방식 중 적어도 하나를 통해 형성될 수 있다.
다른 일 실시예에서, 제1 화소 전극(예: 도 5c 제1 화소 전극(ELT1"))의 상기 제1 부분은 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리될 수 있다. 일 예시에서, 제2 부분 전극(ELT1"b)은 제1 화소 전극(ELT1")을 구성하는 전극으로, 제1 화소 전극(ELT1")의 상기 제2 부분에 대응될 수 있다. 일 예시에서, 표시 장치의 제조 공정에서 화소 전극이 배치되는 공정에서 제1 화소 전극(ELT1")이 배치될 수 있다. 제1 화소 전극(ELT1")은 제1 발광 영역(EMA1)에서 제1 더미 전극(ALE1a)과 제1 발광 소자(LD1)와 중첩되도록, 비발광 영역(NEA)에서 제1 더미 전극(ALE1a)이 적어도 일 영역 및 제2 더미 전극(ALE1b)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
일 실시예에서, 표시 장치의 제조 공정 중 제1 화소(PXL1)의 제1 화소 전극(ELT1")이 배치된 경우, 제1 화소(PXL1)에 대한 리페어 공정에서 공정 이전에 상기 리페어 공정용 전극(예: 제2 부분 전극(ELT1"b))이 기 형성되어 있으므로, 제1 화소(PXL1)에 대한 리페어 공정에서 리페어 공정용 전극을 형성하는 단계는 생략된다. 예를 들어, 제1 화소 전극(ELT1")이 제1 부분 전극(ELT1"a)과 고립 전극(ILT)으로 분리된 이후에 제2 부분 전극(ELT1"b)의 일 영역에 컨택홀을 형성하는 공정이 수행될 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위해 제1 화소 전극(ELT1")을 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
일 실시예에서, 제2 화소(PXL2)의 제2 화소 전극(예: 도 5c의 제2 화소 전극(ELT2"))은 일정한 폭을 갖는 바 형상과 상기 바 형상으로부터 일 방향으로 돌출된 형상을 포함할 수 있다. 일 예시에서 제2 화소 전극(ELT2")은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1b) 상에 배치되는 제3 부분 전극(ELT2"a) 및 상기 제1 부분으로부터 연장되어 제1 화소(PXL1)의 제2 더미 전극(ALE2a)의 적어도 일 영역과 중첩하는 제4 부분 전극(ELT2"b)을 포함할 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b) 및 제4 부분 전극(ELT2"b)은 제2 더미 전극(ALE2a)과 중첩하여 배치될 수 있다. 제2 부분 전극(ELT1"b)은 제4 부분 전극(ELT2"b)과 제2 방향(DR2)으로 이격하여 배치될 수 있다.
일 실시예에서, 제4 부분 전극(ELT2"b)은 제3 컨택홀(CH3')을 통해 제2 더미 전극(ALE2a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT2"b)은 제4 컨택홀(CH4')을 통해 제2 더미 전극(ALE2a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1"b)은 제1 화소(PXL1)의 제2 더미 전극(ALE2a) 및 제2 화소(PXL2)의 제2 화소 전극(ELT2")을 통해 제2 화소(PXL2)의 애노드 전극과 전기적으로 연결될 수 있다.
도 13을 참고하면, 적어도 제1 화소(PXL1)의 제1 화소 전극, 제2 화소(PXL2)의 제2 화소 전극, 및 제3 및 제4 컨택홀들(CH3", CH4")은 도 12에 도시된 구성들과 구별될 수 있다. 그러므로, 동일하므로 동일하거나 대응되는 구성에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 13은 제1 화소(PXL1)의 제1 화소 전극(ELT1)과 화소 회로(PXC) 사이의 연결을 끊기 위한 공정이 수행된 이후, 제1 부분 전극(ELT1'''a)을 인접한 제2 화소(PXL2)의 제2 화소 전극(ELT2)과 전기적으로 연결시키는 공정을 나타낸다.
도 13을 참고하면, 제1 화소 전극(예: 도 5a의 제1 화소 전극(ELT1))은 제1 부분 전극(ELT1'''a)을 포함할 수 있다. 제1 부분 전극(ELT1'''a)은 제1 발광 영역(EMA1)에서 비발광 영역(NEA)으로 연장되어 제1 화소(PXL1)의 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)과 중첩하는 돌출부를 갖는 전극과 일체를 이루도록 형성될 수 있다. 일 예시에서, 상기 돌출부를 갖는 전극은 제1 부분 전극(ELT1'''a)의 제1 방향(DR1)으로 돌출되어 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)의 일 영역과 중첩하는 제2 부분 전극(ELT2'''b)을 포함할 수 있다.
일 실시예에서, 제1 화소 전극(예: 도 5a 제1 화소 전극(ELT1)은 제1 부분 전극(ELT1'''a)과 고립 전극(ILT)으로 분리될 수 있다. 제1 화소 전극(ELT1)이 제1 부분 전극(ELT1'''a)과 고립 전극(ILT)으로 분리된 이후, 제1 부분 전극(ELT1'''a)과 일체를 이루도록 제2 부분 전극(ELT1'''b)이 형성될 수 있다. 예를 들어, 제1 부분 전극(ELT1'''a)이 제2 부분 전극(ELT1'''b)과 전기적으로 연결되도록 제2 부분 전극(ELT1"b)을 형성하는 공정이 진행될 수 있다.
다른 일 예시에서, 표시 장치의 제조 공정에서 화소 전극이 배치되는 공정에서 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극이 배치될 수 있다. 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극은 제1 발광 영역(EMA1)에서 제1 더미 전극(ALE1a)과 제1 발광 소자(LD1)와 중첩되도록, 비발광 영역(NEA)에서 제1 내지 제4 더미 전극들(ALE1a, ALE2a, ALE3a, ALE4a)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
일 실시예에서, 표시 장치의 제조 공정 중 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극이 배치된 경우, 1 화소(PXL1)에 대한 리페어 공정에서 상기 리페어 공정용 전극(예: 제2 부분 전극(ELT1'''b))이 기 형성되어 있으므로, 리페어 공정용 전극을 형성하는 단계는 생략된다. 예를 들어, 상기 화소 전극이 제1 부분 전극(ELT'''a) 과 고립 전극(ILT)으로 분리된 이후에 제2 부분 전극(ELT1'''b)의 일 영역에 컨택홀을 형성하는 공정이 수행될 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위해 제1 부분 전극(ELT1'''a) 및 제2 부분 전극(ELT1'''b)을 포함하는 제1 화소 전극을 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
일 실시예에서, 제2 화소(PXL1)의 제2 화소 전극은 제1 부분 전극(ELT2'''a) 및 제2 부분 전극(ELT2'''b)을 포함할 수 있다. 제1 부분 전극(ELT2'''a)은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)으로 연장되어 제1 더미 전극(ALE1b) 상에 배치될 수 있다. 제2 부분 전극(ELT2'''b)은 제1 부분 전극(ELT2'''a)의 제1 방향(DR1)으로 연장되어 제1 화소(PXL1)의 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)의 적어도 일 영역과 중첩할 수 있다.
일 실시예에서, 제2 부분 전극(ELT1'''b) 및 제2 부분 전극(ELT2'''b)은 제2 내지 제4 더미 전극(ALE2a, ALE3a, ALE4a)의 적어도 일 영역과 중첩하여 배치될 수 있다. 제2 부분 전극(ELT1'''b)은 제2 부분 전극(ELT2'''b)과 제2 방향(DR2)으로 이격하여 배치될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1'''b)은 제3 컨택홀(CH3")을 포함할 수 있다. 제2 부분 전극(ELT1'''b)은 제3 컨택홀(CH3")을 통해 제4 더미 전극(ALE4a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT2'''b)은 제4 컨택홀(CH4")을 포함할 수 있다. 제2 부분 전극(ELT2'''b)은 제4 컨택홀(CH4")을 통해 제4 더미 전극(ALE4a)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 부분 전극(ELT1'''b)은 제1 화소(PXL1)의 제4 더미 전극(ALE4a) 및 제2 화소(PXL2)의 제1 부분 전극(ELT2'''a) 및 제2 부분 전극(ELT2'''b)을 포함하는 제2 화소 전극을 통해 제2 화소(PXL2)의 애노드 전극과 전 불량 상태의 화소 회로를 포함하는 화소에 대해서 더미 전극을 활용하여 불량 상태의 화소와 인접하는 정상 상태의 화소의 전극을 불량 상태의 화소에 전기적으로 연결하여 불량 상태의 화소를 수리할 수 있다. 예를 들어, 불량 상태의 화소를 수리함으로써 화소 회로의 불량으로 인해 화소의 발광 소자가 점등되지 않게되어 화소의 발광 효율이 저하되는 것을 방지할 수 있다.
표시 장치의 제조 공정 시 불량 상태의 화소에 대한 리페어 공정을 위한 화소 전극을 미리 배치함으로써 불량 화소에 대한 리페어 공정상의 효율을 높일 수 있다.
이상의 설명은 본 발명의 기술적 특징에 대한 예시로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 다양한 수정 및 변형이 가능할 것이다. 따라서, 상술한 본 발명의 실시예들은 개별적으로 또는 서로 결합하여 구현될 수 있다.
따라서, 본 명세서에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 개시의 기술 사상을 설명하기 위한 것이며, 본 개시의 기술 사상의 범위가 이들 실시예에 의해 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 발광 영역을 포함하는 제1 화소;
    상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및
    상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고,
    상기 제1 화소 및 상기 제2 화소 각각은:
    상기 제2 방향과 교차하는 제1 방향으로 이격하고 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극;
    발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들;
    제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및
    제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나와 전기적으로 접속하고,
    상기 제2 화소의 상기 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고,
    상기 제2 화소의 상기 제1 화소 전극은 상기 적어도 하나의 더미 전극과 전기적으로 접속하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 제1 화소 전극 및 상기 적어도 하나의 더미 전극을 통해 상기 제1 구동 전원과 전기적으로 접속하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 화소의 상기 제2 화소 전극은 상기 제2 발광 영역으로부터 상기 비발광 영역으로 연장되고,
    상기 제2 화소의 상기 제2 화소 전극은 제2 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 화소의 상기 적어도 하나의 더미 전극은:
    평면 상에서 볼 때 상기 제1 화소의 상기 제1 화소 전극과 중첩하는 제1 더미 전극; 및
    상기 제1 더미 전극의 상기 제1 방향으로 이격하고, 평면 상에서 볼 때 상기 제1 화소의 상기 제2 화소 전극과 중첩하는 제3 더미 전극을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    평면 상에서 볼 때 상기 적어도 하나의 더미 전극은 상기 제1 더미 전극과 상기 제3 더미 전극 사이에 배치되는, 표시 장치.
  7. 제5 항에 있어서,
    평면 상에서 볼 때 상기 적어도 하나의 더미 전극은 상기 제3 더미 전극으로부터 상기 제1 더미 전극보다 이격하여 배치되는, 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 전극 및 상기 제1 부분으로부터 상기 제1 방향으로 돌출되어 상기 적어도 하나의 더미 전극과 적어도 일부가 중첩되는 제2 부분 전극을 포함하고,
    상기 제2 부분 전극은 제1 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결하는, 표시 장치.
  9. 제5 항에 있어서,
    상기 비발광 영역에 상기 제1 화소의 상기 제1 화소 전극과 상기 제2 방향으로 이격하는 고립 전극을 더 포함하고,
    상기 고립 전극은 상기 제1 더미 전극과 제3 컨택홀을 통해 전기적으로 연결되는, 표시 장치.
  10. 제1 발광 영역을 포함하는 제1 화소;
    상기 제1 발광 영역으로부터 제2 방향으로 이격되는 제2 발광 영역을 포함하는 제2 화소; 및
    상기 제1 발광 영역 및 상기 제2 발광 영역의 사이의 비발광 영역을 정의하는 뱅크를 포함하고,
    상기 제1 화소 및 상기 제2 화소 각각은:
    상기 제2 방향과 교차하는 제1 방향으로 이격하고 상기 제2 방향으로 연장되는 적어도 하나의 더미 전극;
    발광 영역 내에서 상기 적어도 하나의 더미 전극 사이에 배치되는 발광 소자들;
    제1 구동 전원과 상기 발광 소자들의 제1 단부들에 전기적으로 접속하는 제1 화소 전극; 및
    제2 구동 전원과 상기 발광 소자들의 제2 단부들에 전기적으로 접속하는 제2 화소 전극을 포함하고,
    상기 제1 화소의 제1 화소 전극은 상기 제1 발광 영역으로부터 상기 비발광 영역으로 연장되고,
    상기 제1 화소의 상기 제1 화소 전극은 상기 제2 화소의 상기 적어도 하나의 더미 전극 중 하나와 전기적으로 접속하고,
    상기 제2 화소의 제1 화소 전극은 상기 제1 구동 전원과 전기적으로 연결되고,
    상기 제2 화소의 상기 제1 화소 전극은 상기 적어도 하나의 더미 전극과 전기적으로 접속하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 비발광 영역에서 상기 제1 화소의 상기 적어도 하나의 더미 전극과 상기 제2 방향으로 이격하고,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 화소의 상기 적어도 하나의 더미 전극과 전기적으로 연결되지 않는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고,
    상기 적어도 하나의 더미 전극은 상기 제1 더미 전극인, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 화소의 상기 적어도 하나의 더미 전극은 상기 제1 방향으로 순차적으로 배치되는 제1 더미 전극, 제2 더미 전극, 제3 더미 전극, 및 제4 더미 전극을 포함하고,
    평면 상에서 볼 때 상기 비발광 영역에서 상기 제1 더미 전극과 중첩하고, 상기 제1 화소의 상기 제1 화소 전극에 의해서 적어도 일부 둘러싸이는 고립 전극을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    평면 상에서 볼 때 상기 제1 화소의 상기 제1 화소 전극은 상기 제1 더미 전극과 중첩하는 제1 부분 및
    평면 상에서 볼 때 상기 제1 부분으로부터 연장되어 상기 더미 전극의 적어도 일부와 중첩하는 굴곡 부분을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 굴곡 부분은 평면 상에서 볼 때 상기 제1 부분으로부터 상기 제2 방향으로 돌출되어 상기 제2 더미 전극과 중첩하는 제2 부분 전극 및
    평면 상에서 볼 때 상기 제2 더미 전극 중 하나인 상기 적어도 하나의 더미 전극의 적어도 일부와 중첩하는 제3 부분 전극을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 부분 전극은 제1 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결하는, 표시 장치.
  17. 기판 상에 화소 회로층을 배치하는 단계;
    상기 화소 회로층 상에 제1 방향으로 이격하여 배열되는 제1 내지 제4 정렬 전극들을 형성하는 단계;
    상기 제1 내지 제4 정렬 전극들 상에 제1 화소의 제1 발광 영역, 상기 제1 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격하여 배치되는 제2 화소의 제2 발광 영역, 및 상기 제1 발광 영역과 상기 제2 발광 영역 사이의 비발광 영역을 정의하는 뱅크를 형성하는 단계;
    상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 발광 소자들을 제공하는 단계;
    상기 발광 소자들의 일 단부에 전기적으로 연결되는 제1 화소 전극, 및 상기 발광 소자들의 타 단부에 전기적으로 연결되는 제2 화소 전극을 배치하는 단계;
    상기 비발광 영역에서 상기 제1 내지 제4 정렬 전극들 각각의 일부를 제거하여 평면 상에서 볼 때 상기 제1 내지 제4 정렬 전극들을 상기 제1 발광 영역에 중첩하는 적어도 하나의 더미 전극 및 평면 상에서 볼 때 상기 제2 발광 영역에 중첩하는 적어도 하나의 더미 전극으로 전기적으로 분리하는 단계;
    원장 검사 장치를 통해 상기 제1 화소 및 상기 제2 화소의 불량 여부를 검사하는 단계;
    상기 검사 결과에 기반하여 상기 제1 화소가 불량 상태인 경우, 상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 전기적 연결을 분리하는 단계;
    상기 비발광 영역에 배치된 상기 제1 화소 전극과 상기 제1 화소의 상기 적어도 하나의 더미 전극 중 하나와 전기적으로 연결하는 단계; 및
    상기 제2 화소의 상기 제1 화소 전극에 상기 적어도 하나의 더미 전극과 전기적으로 연결하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 화소의 상기 제1 화소 전극과 상기 화소 회로층의 전기적 연결을 분리시키는 단계는,
    상기 비발광 영역에서 상기 제1 화소 전극에 레이저를 조사하여 상기 제1 화소의 상기 제1 화소 전극의 일부를 제거하여, 상기 제1 화소 전극을 상기 화소 회로층과 전기적으로 연결된 고립 전극과 상기 고립 전극과 이격하고, 제1 발광 영역으로부터 상기 비발광 영역으로 연장되는 부분 전극으로 분리하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 방향으로 돌출되는 상기 부분 전극의 일 부분은 제1 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결하고,
    상기 제2 발광 영역에서 상기 비발광 영역으로 연장되는, 상기 제2 화소의 상기 제1 화소 전극의 일 부분은 제2 컨택홀을 통해 상기 적어도 하나의 더미 전극과 전기적으로 연결하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 화소 및 상기 제2 화소의 상기 제1 화소 전극을 배치하는 단계는,
    도전성 잉크 또는 화학 기상 성장(CVD, chemical vapor deposition) 중 적어도 하나를 통해 상기 부분 전극의 상기 일 부분 및 상기 제2 화소의 상기 제1 화소 전극의 상기 일 부분을 형성하는 단계를 포함하는, 표지 장치의 제조 방법.
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