WO2022059994A1 - 화소 및 이를 구비한 표시 장치와 그의 제조 방법 - Google Patents

화소 및 이를 구비한 표시 장치와 그의 제조 방법 Download PDF

Info

Publication number
WO2022059994A1
WO2022059994A1 PCT/KR2021/012151 KR2021012151W WO2022059994A1 WO 2022059994 A1 WO2022059994 A1 WO 2022059994A1 KR 2021012151 W KR2021012151 W KR 2021012151W WO 2022059994 A1 WO2022059994 A1 WO 2022059994A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
light emitting
layer
pixel
emitting device
Prior art date
Application number
PCT/KR2021/012151
Other languages
English (en)
French (fr)
Inventor
이현욱
이태희
홍광택
홍정은
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202180063120.4A priority Critical patent/CN116490975A/zh
Publication of WO2022059994A1 publication Critical patent/WO2022059994A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Definitions

  • Embodiments of the present invention relate to a pixel, a display device having the same, and a method of manufacturing the same.
  • a pixel includes a circuit element on a base layer, a protective layer on the circuit element, first and second electrodes facing each other on the protective layer, and a second electrode on the first and second electrodes.
  • 1 insulating layer, a light emitting device positioned on the first insulating layer in a region between the first electrode and the second electrode, and the first of the light emitting device to connect a first end of the light emitting device to the first electrode
  • a first contact electrode positioned on an end, a second contact electrode positioned on the second end of the light emitting device to connect the second end of the light emitting device to the second electrode, and the first electrode and the second electrode
  • the cavity may be positioned below the light emitting device corresponding to the region therebetween, and may include a cavity in the protective layer and the first insulating layer.
  • the cavity may have a first width in a lower region corresponding to the passivation layer, and may have a second width narrower than the first width in an upper region corresponding to the first insulating layer.
  • the second width may be shorter than a length of the light emitting device.
  • first contact electrode and the second contact electrode may be spaced apart from each other by the second width.
  • the first contact electrode and the second contact electrode may be on the same layer and may be separated from each other by the cavity.
  • the first contact electrode may be electrically connected to the first electrode through a first contact hole penetrating the first insulating layer, and the second contact electrode may pass through the first insulating layer. It may be electrically connected to the second electrode through a second contact hole.
  • the pixel may include a conductive layer remaining on a sidewall of the cavity under the first electrode and the second electrode, wherein the conductive layer is formed with the first contact electrode and the second contact electrode; It may contain the same material.
  • the conductive layers positioned under the first electrode and the second electrode may be spaced apart from each other.
  • the pixel may further include a first insulating pattern on the first contact electrode, and a second insulating pattern on the second contact electrode and spaced apart from the first insulating pattern.
  • the first insulating pattern and the second insulating pattern may include the same photoresist material.
  • the first contact electrode may be positioned only under the first insulating pattern, and the second contact electrode may be positioned only under the second insulating pattern.
  • the passivation layer may include at least one organic insulating layer, and the first insulating layer may include at least one inorganic insulating layer.
  • the pixel includes a first bank positioned under the first electrode and the second electrode and overlapping a portion of the first electrode and a portion of the second electrode, and the first electrode , at least one of a second bank located in a non-emission area surrounding the light emitting area including the second electrode and the light emitting device may be further included.
  • a display device may include a base layer and a pixel on the base layer.
  • the pixel includes a circuit element on the base layer, a protective layer on the circuit element, first and second electrodes facing each other on the protective layer, a first insulating layer on the first electrode and the second electrode, and the second a light emitting element located on the first insulating layer in a region between the first electrode and the second electrode, a first located on the first end of the light emitting element to connect the first end of the light emitting element to the first electrode a contact electrode, a second contact electrode positioned on the second end of the light emitting device to connect the second end of the light emitting device to the second electrode, and a region between the first electrode and the second electrode It is positioned under the light emitting device and may include a cavity in the protective layer and the first insulating layer.
  • a method of manufacturing a display device includes sequentially forming a circuit element and a protective layer on a base layer, and forming a first electrode and a second electrode on the protective layer to face each other. , forming a first insulating layer to cover the first electrode and the second electrode, forming a cavity in the first insulating layer and the protective layer under the region between the first electrode and the second electrode Step, supplying a light emitting device on the first insulating layer and aligning the light emitting device between the first electrode and the second electrode so that the light emitting device is located on the insulating layer and overlaps the cavity; forming a conductive layer on a pixel area including the light emitting device, and etching the conductive layer so that the conductive layer is disconnected from the upper and lower portions of the cavity on the first end of the light emitting device and the second end of the light emitting device
  • the method may include forming a first contact electrode and a second contact electrode, respectively.
  • the forming of the cavity may include forming a first photomask on the remaining area except for an upper portion of one area of the first insulating layer corresponding to the area between the first electrode and the second electrode. and etching the first insulating layer to a full thickness in a region exposed by the first photomask, and forming a trench in the passivation layer having a width wider than that of the etched width of the first insulating layer. .
  • the forming of the first contact electrode and the second contact electrode may include a first end of the light emitting device, a region of the first electrode, and a second end and the second end of the light emitting device. forming a second photomask on one region of the conductive film overlapping one region of the electrode, and etching the conductive film using the second photomask to simultaneously apply the first contact electrode and the second contact electrode It may include the step of forming.
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • FIGS. 2A and 2B are cross-sectional views illustrating a display device according to an exemplary embodiment of the present invention, respectively.
  • 3A and 3B are cross-sectional views schematically illustrating a configuration of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 4A is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • 4B to 4D are cross-sectional views each showing a light emitting device according to an embodiment of the present invention.
  • FIG. 5 is a plan view illustrating a display panel according to an exemplary embodiment.
  • 6A to 6C are circuit diagrams each showing a pixel according to an embodiment of the present invention.
  • FIG. 7 and 8 are plan views each showing a pixel according to an embodiment of the present invention.
  • 9A to 9C are cross-sectional views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 10 is a plan view illustrating a pixel according to an embodiment of the present invention.
  • 11A to 11C are cross-sectional views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • 12A to 12L are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • the present invention is not limited to the embodiments disclosed below, and may be changed and implemented in various forms.
  • each of the embodiments disclosed below may be implemented alone or in combination with at least one other embodiment.
  • FIG. 1 is a perspective view illustrating a display device DD according to an exemplary embodiment.
  • 2A and 2B are cross-sectional views illustrating a display device DD according to an exemplary embodiment, respectively.
  • 3A and 3B are cross-sectional views schematically illustrating a configuration of a display panel DP according to an exemplary embodiment of the present invention.
  • the display device DD may include a display area DA and a non-display area NA (also referred to as a “bezel area”).
  • the display area DA may be an area for displaying an image by including pixels.
  • the non-display area NA is an area excluding the display area DA, and an image may not be displayed in the non-display area NA.
  • the non-display area NA may surround the display area DA along an edge or a periphery of the display area DA.
  • the display area DA may have various shapes and may include pixels.
  • the display area DA may have various shapes including a rectangle, a circle, or an oval, and pixels may be arranged in the display area DA.
  • the display area DA may be formed on at least one surface of the display device DD.
  • the display area DA may be formed on the front surface of the display device DD, and may also be additionally formed on the side surface and/or the rear surface of the display device DD.
  • the non-display area NA may be disposed around the display area DA to surround at least one area of the display area DA.
  • the non-display area NA may include wires, pads, and/or a driving circuit connected to pixels of the display area DA.
  • the display device DD may be provided in various shapes.
  • the display device DD may be provided in a rectangular plate shape, but is not limited thereto.
  • the display device DD may have a shape such as a circular shape or an oval shape.
  • the display device DD has an angled corner (eg, a corner at which an angle between two sides of the display device DD is 90° or approximately 90° at each corner of the display device DD).
  • the display device DD may include curved edges.
  • the display device DD is illustrated as having a rectangular plate shape including a pair of short sides and a pair of long sides. is displayed as the second direction DR2 , and a direction perpendicular to the extension directions of the long side and the short side (eg, a thickness or height direction of the display device DD) is displayed as a third direction DR3 .
  • this may be changed according to the shape of the display device DD.
  • the display device DD may have flexibility to be deformable in at least one area, or may not have flexibility to prevent substantial deformation in the entire area. That is, the display device DD may be a flexible display device or a rigid display device. When the display device DD has flexibility in at least one region, it may be deformed to be folded, bent, or rolled in the flexible portion.
  • the display device DD may include a display panel DP and a window WD disposed on the display panel DP.
  • the window WD may be manufactured integrally with the display panel DP.
  • the window WD may be directly formed on one surface of the display panel DP.
  • the window WD may be coupled to the display panel DP through an adhesive member OCA (eg, an optically transparent adhesive member).
  • the display panel DP includes pixels for displaying an image, and may be a display panel of various types and/or structures.
  • the display panel DP may include an organic light emitting display panel (OLED panel) using an organic light emitting diode as a light emitting device, a nano-scale to micro-scale, but is not limited thereto.
  • OLED panel organic light emitting display panel
  • Ultra-small light emitting diode display panel (Nano/Micro-scale LED Display panel, Nano/Micro LED panel) used as a light emitting device, quantum dot organic light emitting display panel using organic light emitting diode and quantum dots (Quantum dot Organic Light Emitting) Display panels capable of self-luminescence, such as display panel, QD OLED panel), and quantum dot micro light emitting diode display panel using micro light emitting diodes and quantum dots (Quantum dot Nano/Micro-scale LED Display panel, QD Nano/Micro LED panel) may be, but is not limited thereto.
  • a window WD for protecting an exposed surface of the display panel DP may be provided on the display panel DP.
  • the window WD may protect the display panel DP from external impact and may provide an input surface and/or a display surface to the user.
  • the window WD may be formed of various materials including glass or plastic, and may consist of a single layer or multiple layers. Also, the window WD may or may not have flexibility in at least one area.
  • the display device DD may further include a touch sensor TS.
  • the display device DD may include various types and/or types of other sensors (eg, a fingerprint sensor, a pressure sensor, a temperature sensor) and/or an input sensing device.
  • the touch sensor TS may be disposed on at least one surface of the display panel DP to detect a touch input by a user.
  • the touch sensor TS may be provided on the front surface (the upper surface on which an image is displayed) of the display panel DP to be disposed between the display panel DP and the window WD, but is not limited thereto. does not
  • the touch sensor TS may be manufactured integrally with the display panel DP.
  • sensor electrodes and/or a sensor element for configuring the touch sensor TS may be directly formed on at least one surface of the display panel DP.
  • the touch sensor TS may be manufactured separately from the display panel DP and then provided around the display panel DP.
  • the touch sensor TS may be disposed and/or attached to at least one surface of the display panel DP.
  • the display panel DP may include a base layer BSL.
  • the display panel DP may also include a pixel circuit layer PCL, a display element layer DPL, and a thin film encapsulation layer TFE (or an encapsulation layer) sequentially disposed on one surface of the base layer BSL.
  • the structure of the display panel DP is not limited thereto.
  • some components of the display panel DP may be omitted or replaced with other components.
  • some components of the display panel DP may be combined together.
  • the display panel DP may further include additional components and/or elements.
  • the pixel circuit layer PCL may be omitted.
  • the wires for driving the pixels may be disposed under the display device layer DPL, or the wires may be directly connected and/or formed to the display device layer DPL.
  • the upper substrate may be disposed on one surface of the base layer BSL.
  • the upper substrate may be coupled to the base layer BSL by a sealing material.
  • the base layer BSL may be a rigid or flexible substrate (or film).
  • the base layer BSL when the base layer BSL is a rigid substrate, the base layer BSL may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the base layer BSL when the base layer BSL is a flexible substrate, the base layer BSL may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the base layer (BSL) may include fiber glass reinforced plastic (FRP).
  • a pixel circuit layer PCL may be provided on one surface of the base layer BSL.
  • the pixel circuit layer PCL may include circuit elements constituting the pixel circuit of each pixel and various wirings connected to the circuit elements.
  • the pixel circuit layer PCL may include transistors and storage capacitors constituting the pixel circuit of each pixel, and gate lines, data lines, and power lines connected to each pixel circuit.
  • the gate lines may include at least scan lines, and other types of control lines may be selectively further included.
  • the pixel circuit layer PCL may further include at least one insulating layer including a protective layer covering the circuit elements and/or wirings.
  • a display device layer DPL may be disposed on the pixel circuit layer PCL.
  • the display element layer DPL may include a light emitting element constituting a light source of each pixel.
  • the light emitting device may be an inorganic light emitting diode (eg, a nano or micro-scale inorganic light emitting diode), but is not limited thereto.
  • a thin film encapsulation layer TFE (or an encapsulation layer) may be disposed on the display element layer DPL.
  • the thin film encapsulation layer (TFE) may be an encapsulation substrate or a multi-layer encapsulation film.
  • the thin film encapsulation layer (TFE) may include an inorganic film and/or an organic film.
  • the thin film encapsulation layer (TFE) may have a multi-layer structure in which an inorganic layer, an organic layer, and an inorganic layer are sequentially stacked.
  • the thin film encapsulation layer TFE may protect pixels by preventing (or substantially preventing) external air and moisture from penetrating into the display element layer DPL and the pixel circuit layer PCL.
  • the display panel DP may further include a light conversion layer LCL for converting light emitted from the display element layer DPL.
  • a light conversion layer LCL for converting light emitted from the display element layer DPL.
  • the light conversion layer LCL may be disposed on the display device layer DPL.
  • the light conversion layer LCL may be provided between the display element layer DPL and the thin film encapsulation layer TFE.
  • the light conversion layer LCL includes a color filter including a color filter material of one color (eg, a predetermined color) matching the color of each pixel PXL and/or a color filter including a color (eg, a predetermined color).
  • a color filter material of one color eg, a predetermined color
  • a color filter including a color eg, a predetermined color
  • the light conversion layer LCL selectively transmits light of a specific wavelength band among the light generated by the display device layer DPL, and/or transmits the wavelength band of the light generated by the display device layer DPL. can be converted
  • An exemplary configuration of the display panel DP has been described with the assumption that the display panel DP is a light emitting display panel in FIGS. 3A and 3B , but the present invention is not limited thereto.
  • the configuration of the display panel DP may be variously changed according to the type of the display device DD.
  • FIGS. 4B to 4D show different embodiments of the configuration of the light emitting device LD of FIG. 4A .
  • 4A to 4D illustrate a rod-shaped light emitting device LD having a cylindrical shape, the type and/or shape of the light emitting device LD according to the present invention is not limited thereto.
  • the light emitting device LD is disposed between the first semiconductor layer SCL1 and the second semiconductor layer SCL2 and the first and second semiconductor layers SCL1 and SCL2. It includes an interposed active layer ACT.
  • the light emitting device LD may include a first semiconductor layer SCL1 , an active layer ACT, and a second semiconductor layer SCL2 sequentially stacked along the length L direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction. If the extending direction of the light emitting device LD is referred to as a length L direction, the light emitting device LD may have a first end EP1 and a second end EP2 along the length L direction.
  • One of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the first end EP1 of the light emitting device LD.
  • the other one of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the second end EP2 of the light emitting device LD.
  • a second semiconductor layer SCL2 and a first semiconductor layer SCL1 may be respectively disposed on the first end EP1 and the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a rod-shaped light emitting device (also referred to as a “bar light emitting diode”) manufactured in a rod shape through an etching method or the like.
  • the term "bar-shaped” refers to a rod-like shape elongated in the length L direction (ie, an aspect ratio greater than 1), or a bar-like shape, such as a circular column or a polygonal column. shape), and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nano-scale to micro-scale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be changed according to design conditions of various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer SCL1 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer SCL1 may include an N-type semiconductor layer.
  • the first semiconductor layer SCL1 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an N-type semiconductor doped with a first conductivity-type dopant such as Si, Ge, or Sn. layers may be included.
  • the first semiconductor layer SCL1 may be formed of another material.
  • the active layer ACT is disposed on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be changed according to the type and/or structure of the light emitting device LD.
  • the active layer ACT may emit light having a wavelength of 400 nm to 900 nm, and may have a double hetero-structure.
  • a material such as AlGaN or AlInGaN may be used to form the active layer ACT.
  • the active layer ACT may be formed of another material.
  • the second semiconductor layer SCL2 is disposed on the active layer ACT and may include a semiconductor layer of a different type from that of the first semiconductor layer SCL1 .
  • the second semiconductor layer SCL2 may include a P-type semiconductor layer.
  • the second semiconductor layer SCL2 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a P-type semiconductor layer doped with a second conductivity type dopant such as Mg. can In some embodiments, the second semiconductor layer SCL2 may be formed of another material.
  • the first semiconductor layer SCL1 and the second semiconductor layer SCL2 may have different lengths (or thicknesses) in the length L direction of the light emitting device LD.
  • the first semiconductor layer SCL1 may have a longer length (or a thicker thickness) than the second semiconductor layer SCL2 in the length L direction of the light emitting device LD.
  • the active layer ACT of the light emitting device LD may be located closer to the first end EP1 than the second end EP2 .
  • the light emitting device LD When a voltage equal to or greater than a threshold voltage is applied between both ends of the light emitting device LD (eg, the first end EP1 and the second end EP2 ), the electron-hole pair is coupled in the active layer ACT while The light emitting device LD emits light.
  • a threshold voltage e.g. the first end EP1 and the second end EP2
  • the electron-hole pair is coupled in the active layer ACT while The light emitting device LD emits light.
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the light emitting device LD includes, in addition to the first semiconductor layer SCL1 , the active layer ACT, and the second semiconductor layer SCL2 , the first semiconductor layer SCL1 , the active layer ACT and the second An insulating film INF surrounding the semiconductor layer SCL2 (eg, surrounding an outer circumferential surface) may be further included.
  • the light emitting device LD may additionally include one or more phosphor layers, active layers, semiconductor layers and/or electrode layers disposed on one end side of the first semiconductor layer SCL1 , the active layer ACT and/or the second semiconductor layer SCL2 . may include
  • the light emitting device LD may further include an electrode layer ETL1 disposed on one end (eg, the first end EP1 ) side of the second semiconductor layer SCL2 as shown in FIG. 4C . there is.
  • the electrode layer ETL1 may be positioned at the first end EP1 of the light emitting device LD.
  • the light emitting device LD further includes another electrode layer ETL2 disposed at one end (eg, the second end EP2 ) side of the first semiconductor layer SCL1 as shown in FIG. 4D .
  • ETL2 another electrode layer disposed at one end (eg, the second end EP2 ) side of the first semiconductor layer SCL1 as shown in FIG. 4D .
  • respective electrode layers ETL1 and ETL2 may be disposed on the first and second ends EP1 and EP2 of the light emitting device LD.
  • the electrode layers ETL1 and ETL2 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers ETL1 and ETL2 may be Schottky contact electrodes.
  • the electrode layers ETL1 and ETL2 may include a metal or a conductive oxide.
  • the electrode layers ETL1 and ETL2 may include a metal such as chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), or copper (Cu), an oxide or an alloy thereof.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • ZnO Zinc Oxide
  • a transparent conductive material such as In 2 O 3 (Indium Oxide) can be formed alone or by mixing can Materials included in each of the electrode layers ETL1 and ETL2 may be the same or different from each other.
  • the electrode layers ETL1 and ETL2 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layers ETL1 and ETL2 to be emitted to the outside of the light emitting device LD. In some embodiments, light generated by the light emitting device LD does not pass through the electrode layers ETL1 and ETL2 and is emitted to the outside of the light emitting device LD through a region except for both ends of the light emitting device LD In this case, the electrode layers ETL1 and ETL2 may be opaque.
  • the light emitting device LD may further include an insulating film INF provided on a surface (eg, an outer circumferential surface of the light emitting device LD).
  • the insulating film INF may be formed on the surface of the light emitting device LD to surround the active layer ACT (eg, to surround at least an outer circumferential surface of the active layer ACT).
  • the insulating film INF may further surround one region of the first and second semiconductor layers SCL1 and SCL2 .
  • the insulating film INF may surround outer peripheral surfaces of the first and second semiconductor layers SCL1 and SCL2 .
  • the insulating film INF may or may not at least partially surround the outer peripheral surfaces of the electrode layers ETL1 and ETL2 . That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers ETL1 and ETL2 .
  • the insulating layer INF may expose both ends of the light emitting device LD in the length L direction of the light emitting device LD.
  • the insulating film INF may be formed at the first and second ends EP1 and EP2 of the light emitting device LD, the first and second semiconductor layers SCL1 and SCL2 and the electrode layers ETL1 and ETL2 . ) can be exposed.
  • the insulating film INF may surround outer peripheral surfaces of the first and second semiconductor layers SCL1 and SCL2 and the electrode layers ETL1 and ETL2, and one of the electrode layers ETL1 and ETL2, respectively. The ends may be exposed.
  • the insulating film INF may not be provided on the light emitting device LD.
  • connection may refer to a physical and/or electrical connection (or connection) inclusively.
  • connection (or connection) may refer generically to a direct or indirect connection (or connection) and an integral or non-integrated connection (or connection).
  • the insulating layer INF may include a transparent insulating material.
  • the insulating film INF may include silicon oxide (SiO x ) (eg, SiO 2 ), silicon nitride (SiN x ) (eg, Si 3 N 4 ), aluminum oxide (Al x O y ) ( For example, Al 2 O 3 ) and titanium oxide (TiO x ) (eg, TiO 2 ) may include at least one insulating material, but is not limited thereto.
  • the insulating film INF when the insulating film INF is provided on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized or reduced, and thus the lifetime and efficiency of the light emitting device LD may be reduced. can be improved.
  • the insulating film INF when the insulating film INF is formed on each of the light emitting devices LD, even when a plurality of light emitting devices LD are disposed close to each other, there is an unwanted gap between the light emitting devices LD. It is possible to prevent the occurrence of an unexpected short circuit.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each light emitting region (eg, a light emitting region of each pixel)
  • the light emitting devices LD are
  • Each of the light emitting devices LD may be surface-treated to be uniformly (or substantially uniformly) dispersed in the solution without being non-uniformly aggregated.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the light emitting device including the light emitting element LD may be used in various types of devices requiring a light source, including the display device DD.
  • a plurality of light emitting devices LD may be disposed in each pixel of the display panel DP, and the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • each pixel unit PXU of the display panel DP and each pixel constituting the same may include at least one light emitting device LD.
  • the structure of the display panel DP is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit, wires, and/or pads not shown may be further disposed on the display panel DP.
  • the display panel DP may include a base layer BSL and pixels provided on the base layer BSL.
  • the pixels may include first color pixels PXL1 , second color pixels PXL2 , and/or third color pixels PXL3 .
  • first color pixels PXL1 second color pixels PXL2
  • second color pixels PXL2 third color pixels PXL3 .
  • third color pixels PXL3 when one or more pixels among the first color pixels PXL1, the second color pixels PXL2, and the third color pixels PXL3 are arbitrarily referred to, or two or more types of pixels are generically referred to, It will be referred to as "pixel(s) (PXL)".
  • the display panel DP and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NA excluding the display area DA.
  • the display area DA is disposed in a central area of the display panel DP, and the non-display area NA surrounds the display area DA along an edge or periphery of the display area DA. It may be disposed in the edge region. However, the positions of the display area DA and the non-display area NA may be changed.
  • the display area DA may constitute a screen on which an image is displayed, and the non-display area NA may be an area other than the display area DA.
  • Pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may include a plurality of pixel areas in which each pixel PXL is disposed.
  • a non-display area NA is disposed around the display area DA, and in the non-display area NA, various wires, pads, and/or built-in wires connected to the pixels PXL of the display area DA are provided.
  • a circuit portion may be disposed.
  • the pixels PXL may be regularly arranged according to a stripe arrangement structure or a PENTILE ® arrangement structure. According to an embodiment, the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • the first color pixel PXL1 may be a red pixel emitting red light
  • the second color pixel PXL2 may be a green pixel emitting green light
  • the third color pixel PXL2 may be a green pixel emitting green light.
  • PXL3) may be a blue pixel emitting blue light.
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 include the light emitting elements LD of the first color, the second color, and the third color, respectively.
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 include light emitting devices LD having the same color as each other, and each of the light emitting devices LD ), light of the first color, the second color, and the third color may be emitted, respectively, by including the light conversion layers LCL of different colors disposed thereon.
  • the color, type, and/or number of the pixels PXL constituting each pixel unit PXU is not particularly limited.
  • the color of light emitted by each pixel PXL may be variously changed.
  • the pixel PXL includes a control signal (eg, a predetermined control signal (eg, a scan signal and a data signal)) and/or a power supply (eg, a predetermined power supply (eg, a first power and a second power)) It may include at least one light source driven by
  • the light source is at least one light emitting device LD according to the embodiments of FIGS. 4A to 4D , for example, at least one rod type light emitting device having a size as small as a nano-scale to a micro-scale ( LD) may be included.
  • various types of light emitting devices may be used as a light source of the pixel PXL.
  • a light source of each pixel PXL may be configured using a light emitting device having a core-shell structure.
  • the pixel PXL may have a structure according to at least one of the embodiments to be described below.
  • each pixel PXL may have a structure to which any one of the embodiments to be described later is applied, or a structure to which at least two embodiments are applied in combination.
  • the pixel PXL may be an active pixel, but is not limited thereto.
  • the pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIGS. 6A to 6C are circuit diagrams illustrating a pixel PXL according to an exemplary embodiment of the present invention, respectively.
  • FIGS. 6A to 6C illustrate exemplary embodiments of a pixel PXL that may be applied to an active display device, and illustrate different exemplary embodiments in relation to the structure of the light emitting unit EMU.
  • each of the pixels PXL illustrated in FIGS. 6A to 6C includes a first color pixel PXL1 , a second color pixel PXL2 and a third color provided in the display panel DP of FIG. 5 . It may be any one of the pixels PXL3.
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 may have substantially the same or similar structure to each other.
  • the pixel PXL includes a light emitting unit EMU for generating light having a luminance corresponding to a data signal.
  • the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be connected between the first power source VDD and the light emitting unit EMU.
  • the pixel circuit PXC is connected to the scan line SL and the data line DL of the corresponding pixel PXL to correspond to the scan signal and the data signal supplied from the scan line SL and the data line DL.
  • the operation of the light emitting unit EMU may be controlled.
  • the pixel circuit PXC may be further selectively connected to the sensing signal line SSL and the sensing line SENL.
  • the pixel circuit PXC may include at least one transistor and a capacitor.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a storage capacitor Cst.
  • the first transistor M1 may be connected between the first power source VDD and the first electrode ELT1 of the light emitting unit EMU.
  • the gate electrode of the first transistor M1 may be connected to the first node N1 .
  • the first transistor M1 may control a driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1 .
  • the first transistor M1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the first transistor M1 may optionally include a bottom metal layer (BML) (also referred to as a “lower metal electrode”, “lower electrode”, or “lower light blocking layer”).
  • BML bottom metal layer
  • the gate electrode of the first transistor M1 and the lower metal layer BML may overlap each other with an insulating layer interposed therebetween.
  • a back-biasing voltage is applied to the lower metal layer BML of the first transistor M1 when the pixel PXL is driven to thereby
  • a back-biasing technique (or sync technique) that moves the threshold voltage of the transistor M1 in a negative or positive direction may be used.
  • a source-sink technique by connecting the lower metal layer BML to one electrode, for example, a source electrode, of the first transistor M1, the threshold voltage of the first transistor M1 is changed in a negative or positive direction. direction can be moved.
  • the lower metal layer BML when the lower metal layer BML is disposed under the semiconductor layer constituting the channel of the first transistor M1 , the lower metal layer BML serves as a light blocking pattern of the first transistor M1 .
  • the operating characteristics can be stabilized.
  • the function and/or utilization method of the lower metal layer BML is not limited thereto.
  • the second transistor M2 may be connected between the data line DL and the first node N1 .
  • the gate electrode of the second transistor M2 may be connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SL to connect the data line DL and the first node N1 . It can be electrically connected.
  • a gate-on voltage eg, a high level voltage
  • a data signal of a corresponding frame may be supplied to the data line DL for each frame period, and the data signal is transmitted through the second transistor M2 that is turned on during a period in which a scan signal of a gate-on voltage is supplied. It may be transmitted to the first node N1.
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst may be connected to the first node N1 , and the other electrode may be connected to the second electrode of the first transistor M1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 may be connected between the first electrode ELT1 of the light emitting unit EMU (or the second electrode of the first transistor M1 ) and the sensing line SENL.
  • a gate electrode of the third transistor M3 may be connected to the sensing signal line SSL.
  • the third transistor M3 senses a voltage value applied to the first electrode ELT1 of the light emitting unit EMU according to a sensing signal supplied to the sensing signal line SSL during a sensing period (eg, a predetermined sensing period). It can be transmitted by line (SENL).
  • the voltage value transmitted through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which may provide characteristic information (eg, the first The threshold voltage of the transistor M1) may be extracted.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between the pixels PXL is compensated.
  • the transistors included in the pixel circuit PXC for example, the first, second, and third transistors M1, M2, and M3 are all shown as N-type transistors. not limited That is, at least one of the first, second, and third transistors M1 , M2 , and M3 may be changed to a P-type transistor.
  • the structure and driving method of the pixel PXL may be variously changed.
  • the pixel circuit PXC may include pixel circuits having various structures and/or driving methods in addition to the embodiments illustrated in FIGS. 6A to 6C .
  • the pixel circuit PXC may not include the third transistor M3 .
  • the pixel circuit PXC includes a compensation transistor for compensating for the threshold voltage of the first transistor M1 , the first node N1 , and/or the first electrode ELT1 of the light emitting unit EMU.
  • Other circuit elements such as an initialization transistor for initializing a voltage, a light emission control transistor for controlling a period during which a driving current is supplied to the light emitting unit EMU, and/or a boosting capacitor for boosting the voltage of the first node N1 may include more.
  • the pixel circuit PXC may be omitted.
  • the light emitting unit EMU may be directly connected to the scan line SL, the data line DL, the first power line PL1, the second power line PL2, and/or other signal lines or power lines. there is.
  • the light emitting unit EMU may include at least one light emitting device LD connected between the first power source VDD and the second power source VSS.
  • the light emitting unit EMU may include a first electrode ELT1 (“first pixel electrode” or Also referred to as a “first alignment electrode”), a second electrode ELT2 (also referred to as a “second pixel electrode” or a “second alignment electrode”) connected to the second power source VSS through the second power source line PL2 ), and a plurality of light emitting devices LD connected between the first and second electrodes ELT1 and ELT2 .
  • first electrode ELT1 (“first pixel electrode” or Also referred to as a “first alignment electrode”
  • second electrode ELT2 also referred to as a “second pixel electrode” or a “second alignment electrode”
  • LD plurality of light emitting devices LD connected between the first and second electrodes ELT1 and ELT2 .
  • the voltage of the first power source VDD and the voltage of the second power source VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power supply VDD may be a high potential power supply supplying a high level pixel voltage
  • the second power supply VSS may be a low potential power supply supplying a low level pixel voltage.
  • the light emitting unit EMU includes a plurality of light emitting elements LD connected in parallel in the same direction between the first electrode ELT1 and the second electrode ELT2 as in the embodiment of FIG. 6A . ) may be included.
  • each light emitting device LD may have a first end EP1 connected to a first power source VDD through a first electrode ELT1 , a pixel circuit PXC, and a first power line PL1 .
  • the light emitting elements LD may be connected in parallel in a forward direction between the first and second electrodes ELT1 and ELT2 .
  • Each light emitting device LD connected in a forward direction between the first power source VDD and the second power source VSS may constitute a respective effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the first ends EP1 of the light emitting devices LD may be commonly connected to the pixel circuit PXC through one electrode (eg, the first electrode ELT1 ) of the light emitting unit EMU, and the pixel It may be connected to the first power source VDD through the circuit PXC and the first power line PL1 .
  • the second ends EP2 of the light emitting elements LD are connected to a second power supply (eg, a second power supply line PL2 ) through another electrode (eg, a second electrode ELT2 ) of the light emitting unit EMU and a second power supply line PL2 .
  • VSS can be commonly connected.
  • the pixel PXL includes the light emitting unit EMU having a parallel structure, but the present invention is not limited thereto.
  • the pixel PXL may include the light emitting unit EMU having a series structure or a series-parallel structure.
  • the light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to two series terminals as in the embodiment of FIG. 6B .
  • the light emitting unit EMU includes a first electrode ELT1 and a second electrode ELT2 and at least one first electrode connected in a forward direction between the first and second electrodes ELT1 and ELT2. At least one first series terminal including one light emitting element LD1 and at least one connected in a forward direction between the third electrode ELT3 and the fourth electrode ELT4 and the third and fourth electrodes ELT3 and ELT4 A second serial end including the second light emitting device LD2 may be included.
  • the first electrode of the light emitting unit EMU for example, the first electrode ELT1 may be an anode electrode of the light emitting unit EMU.
  • the last electrode of the light emitting unit EMU for example, the fourth electrode ELT4 may be a cathode electrode of the light emitting unit EMU.
  • the remaining electrodes of the light emitting unit EMU for example, the second and third electrodes ELT2 and ELT3 may be integrally or non-integrally connected to each other to configure the first intermediate electrode IET1.
  • the second and third electrodes ELT2 and ELT3 may be integrated to be regarded as one first intermediate electrode IET1 .
  • the number of serial stages constituting each light emitting unit EMU may be variously changed according to embodiments.
  • the light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to four series terminals as in the embodiment of FIG. 6C .
  • the light emitting unit EMU includes a first electrode ELT1 and a second electrode ELT2 and at least one first electrode connected in a forward direction between the first and second electrodes ELT1 and ELT2.
  • a first series terminal including a first light emitting element LD1, a third electrode ELT3 and a fourth electrode ELT4, and at least one first electrode connected in a forward direction between the third and fourth electrodes ELT3 and ELT4
  • a fourth serial stage including 4 light emitting devices LD4 may be included.
  • Each serial end may include a pair of pixel electrodes (eg, two pixel electrodes) and at least one light emitting device LD connected between the pair of pixel electrodes.
  • the number of light emitting devices LD constituting each series stage may be the same or different from each other, and the number of light emitting devices LD is not particularly limited.
  • the first pixel electrode of the light emitting unit EMU for example, the first electrode ELT1 may be an anode electrode of the light emitting unit EMU.
  • the last pixel electrode of the light emitting unit EMU for example, the eighth electrode ELT8 may be a cathode electrode of the light emitting unit EMU.
  • the remaining electrodes of the light emitting unit EMU may constitute respective intermediate electrodes.
  • the second electrode ELT2 and the third electrode ELT3 may be integrally or non-integrally connected to each other to form the first intermediate electrode IET1 .
  • the fourth electrode ELT4 and the fifth electrode ELT5 are integrally or non-integrally connected to each other to form the second intermediate electrode IET2
  • the sixth electrode ELT6 and the seventh electrode ELT7 are They may be integrally or non-integrally connected to each other to configure the third intermediate electrode IET3 .
  • the second and third electrodes ELT2 and ELT3 are integrated to be regarded as one first intermediate electrode IET1
  • the fourth and fifth electrodes ELT4 and ELT5 are integrated to form a single second electrode IET1
  • It may be regarded as the intermediate electrode IET2
  • the light emitting unit EMU is configured by using the light emitting devices LD of the same condition (eg, the same size and/or number) as an effective light source
  • the light emitting devices LD are arranged in series or series-parallel.
  • power efficiency can be improved.
  • the pixel PXL in which the light emitting elements LD are connected in a series or series-parallel structure even if a short fault occurs in some series terminals, through the light emitting elements LD of the remaining series terminals. Since a certain level of luminance can be expressed, the possibility of defective dark spots in the pixel PXL can be reduced.
  • FIGS. 6A to 6C illustrate embodiments in which the light emitting elements LD are connected in a parallel structure or a series-parallel structure, but the present invention is not limited thereto.
  • the light emitting elements LD constituting the light emitting unit EMU of each pixel PXL may be connected only in series with each other.
  • Each of the light emitting devices LD is provided with a first power source VDD via at least one pixel electrode (eg, the first electrode ELT1 ), the pixel circuit PXC, and/or the first power line PL1 . ) connected to the first end EP1 (for example, a P-type end), at least one other pixel electrode (for example, the eighth electrode ELT8) and the second power line PL2. It may include a second end EP2 (eg, an N-type end) connected to the second power source VSS. That is, the light emitting devices LD may be connected in a forward direction between the first power source VDD and the second power source VSS. Each of the light emitting devices LD connected in the forward direction as described above constitutes each effective light source, and the effective light sources may be gathered to constitute the light emitting unit EMU of the pixel PXL.
  • the light emitting devices LD When a driving current is supplied through the pixel circuit PXC, the light emitting devices LD may emit light with a luminance corresponding to the driving current. For example, during each frame period, the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit EMU. Accordingly, while the light emitting devices LD emit light with a luminance corresponding to the driving current, the light emitting unit EMU may emit light with a luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one ineffective light emitting element arranged in a reverse direction or having at least one end floating may be further connected to the at least one serial end.
  • the inactive light emitting device maintains an inactive state even when a forward driving voltage is applied between the pixel electrodes, and thus may substantially maintain a non-light emitting state.
  • FIG. 7 and 8 are plan views each illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIG. 7 illustrates an exemplary structure of the pixel area PXA centered on the light emitting unit EMU in the pixel PXL including the light emitting unit EMU having a series-parallel structure
  • FIG. 8 .
  • FIG. 7 illustrates an exemplary structure of the pixel area PXA centered on the light emitting unit EMU in the pixel PXL including the light emitting unit EMU having a series-parallel structure
  • FIG. 8 In the pixel PXL including the light emitting unit EMU having a parallel structure, FIG.
  • FIG. 7 illustrates a light emitting unit (EMU) having a two-stage series-parallel structure as in the embodiment of FIG. 6B , but the present invention is not limited thereto.
  • the light emitting unit EMU may be configured in a series-parallel structure of three or more stages (eg, a four-stage series-parallel structure of FIG. 6C ), the number of series stages constituting the light emitting unit EMU, etc. Accordingly, the structure of the light emitting unit EMU may be variously changed.
  • the light emitting unit EMU having a parallel structure including the first pixel electrode and the second pixel electrode is illustrated by dividing the four separated electrodes into two groups and connecting them to each other.
  • the present invention is not limited thereto.
  • the light emitting unit EMU having a parallel structure may include a smaller number (eg, two or three) electrodes.
  • the pixel area PXA has a rectangular plate shape including a pair of short sides and a pair of long sides, and the extending direction of the short side is the first direction DR1 .
  • the extension direction of the long side is indicated as the second direction DR2 .
  • this may be changed according to the size and/or shape of the pixel area PXA.
  • the pixel PXL may include a plurality of light emitting device arrangement regions AR corresponding to each serial end of the light emitting unit EMU.
  • the pixel PXL may include a first light emitting device arrangement area AR1 corresponding to the first series end and a second light emitting element arrangement area AR2 corresponding to the second series end.
  • the first and second light emitting device arrangement areas AR1 and AR2 may be disposed to be spaced apart from each other in the pixel area PXA.
  • the light emitting unit EMU of the pixel PXL includes only one serial end, only a single light emitting device arrangement area AR (or the light emitting area EA) may be disposed in the pixel area PXA.
  • the plurality of light emitting elements LD connected in parallel to the series end emit two or more lights. It may be divided and disposed in the device arrangement regions AR.
  • one area including at least one light emitting device arrangement area AR may constitute the light emitting area EA of the corresponding pixel PXL.
  • the remaining area of the pixel area PXA excluding the emission area EA may be a non-emission area NEA.
  • the non-emission area NEA may be disposed around the light emitting area EA to surround the light emitting area EA.
  • the pixel area PXA may include a light emitting area EA in which the light emitting elements LD are disposed to emit light, and a non-emission area NEA excluding the light emitting area EA.
  • the light emitting area EA may include at least one light emitting device arrangement area AR corresponding to at least one series end.
  • Each light emitting element arrangement region AR is an area in which the light emitting elements LD of each series stage are arranged and/or aligned to emit light by the light emitting elements LD, and is referred to as a "light emitting element alignment area.” It may also be referred to as “or a “sub-emission region”.
  • Each of the light emitting device array regions AR may include at least one pair of pixel electrodes ELT and at least one light emitting device LD connected between the pixel electrodes ELT.
  • the first light emitting device array region AR1 may include a first electrode ELT1 and a second electrode ELT2 and at least one second electrode connected between the first and second electrodes ELT1 and ELT2.
  • One light emitting device LD1 may be included.
  • the second light emitting device array region AR2 includes the third electrode ELT3 and the fourth electrode ELT4 and at least one second electrode connected between the third and fourth electrodes ELT3 and ELT4.
  • a light emitting device LD2 may be included.
  • each light emitting device arrangement region AR includes a contact for stably connecting each pixel electrode ELT to adjacent light emitting devices LD, and/or connecting two consecutive terminals in series. It may further include electrodes CNE.
  • the first to fourth electrodes ELT1 to ELT4 are defined as pixel electrodes, and the contact electrodes CNE will be described as separate elements from the pixel electrodes.
  • the present invention is not limited thereto.
  • the first to fourth electrodes ELT1 to ELT4 and the contact electrodes CNE may be included to be regarded as pixel electrodes.
  • the first and second light emitting device arrangement regions AR1 and AR2 may have substantially similar or identical structures to each other, but the present invention is not limited thereto.
  • the number of the light emitting devices LD disposed in the first and second light emitting device arrangement regions AR1 and AR2 or the shape of the pixel electrodes ELT and/or the contact electrodes CNE etc. may be the same as or different from each other.
  • the pixel PXL includes a plurality of pixel electrodes ELT formed in the corresponding pixel area PXA, and pixel electrodes in each light emitting element arrangement area AR. It may include light emitting elements LD arranged between the ELT and contact electrodes CNE for stably connecting the light emitting elements LD to the pixel electrodes ELT.
  • the pixel electrodes ELT, the light emitting devices LD, and the contact electrodes CNE may be sequentially disposed based on one surface of the base layer BSL on which the pixel PXL is formed. there is. A detailed description of the cross-sectional structure of the pixel PXL will be described later.
  • the pixel electrodes ELT may include at least one pair of electrodes disposed in each light emitting device arrangement area AR.
  • the pixel electrodes ELT may include a first electrode ELT1 and a second electrode ELT2 disposed to face each other in the first light emitting element arrangement area AR1 , and a second light emitting element arrangement area AR2 .
  • ) may include a third electrode ELT3 and a fourth electrode ELT4 disposed to face each other.
  • the first to fourth electrodes ELT1 and ELT4 may be disposed to be spaced apart from each other in the first direction DR1 and may extend along the second direction DR2, respectively.
  • the present invention is not limited thereto.
  • the first direction DR1 may be a horizontal direction (or a row direction)
  • the second direction DR2 may be a vertical direction (or a column direction), but is not limited thereto.
  • the first to fourth electrodes ELT1 and ELT4 may have a uniform width or a non-uniform width, and may or may not include a bent portion. . That is, the shape and/or the mutual arrangement structure of each of the first to fourth electrodes ELT1 and ELT4 may be variously changed according to embodiments.
  • first to fourth electrodes ELT1 to ELT4 are first formed as a single alignment line, and then, an area between the first to fourth electrodes ELT1 to ELT4 and an area between the first to fourth electrodes ELT1 to ELT4 (eg, an upper area and/or a lower area of each pixel area PXA). ) and may be separated into each pixel electrode ELT. Accordingly, while reducing the number of alignment signals for aligning the light emitting elements LD in each pixel area PXA, each pixel electrode ELT is connected to each series terminal (eg, each pixel PXL). It can be formed as an individual electrode corresponding to any one series stage) within.
  • a pair of pixel electrodes ELT constituting each series stage may be disposed relatively close to each other in each light emitting device arrangement area AR, and disposed relatively far apart from each other in the remaining areas.
  • the pair of pixel electrodes ELT are disposed to face each other at a first interval in each of the light emitting device arrangement areas AR, and in the non-emission area NEA, the first interval is wider than the first interval. 2 may be disposed to face each other at a distance.
  • the light emitting elements LD may be arranged in a desired area. For example, by applying alignment signals (eg, predetermined alignment signals) to the pixel electrodes ELT (or alignment lines before being separated into the pixel electrodes ELT), each pixel area
  • alignment signals eg, predetermined alignment signals
  • the light emitting devices LD may be aligned in the PXA, a stronger electric field may be generated in the light emitting device arrangement regions AR having a relatively close distance between the adjacent pixel electrodes ELT.
  • the light emitting devices LD may be arranged in the light emitting device arrangement regions AR.
  • the light emitting devices LD may be positioned on the adjacent pixel electrodes ELT and may be arranged in the light emitting device arrangement regions AR.
  • any one of the pixel electrodes ELT may be connected to the pixel circuit PXC and/or the first power line PL1 through the first contact unit CNT1 .
  • the other one of the pixel electrodes ELT for example, the fourth electrode ELT4 may be connected to the second power line PL2 through the second contact portion CNT2 .
  • the pixel electrodes ELT may be connected to the light emitting devices LD through the contact electrodes CNE.
  • each pixel electrode ELT may be connected to a first end EP1 or a second end EP2 of at least one adjacent light emitting device LD through each contact electrode CNE.
  • the light emitting elements LD may be divided and arranged in each light emitting element arrangement area AR.
  • the light emitting devices LD may be arranged between a pair of adjacent pixel electrodes ELT disposed in each light emitting device arrangement area AR.
  • the light emitting devices LD are arranged between the pair of adjacent pixel electrodes ELT, at least one region of the light emitting devices LD is the pair of adjacent pixel electrodes ELT. It may mean arranged in a region between and/or an upper/lower region thereof.
  • the light emitting devices LD may include the first and second light emitting devices LD1 and LD2 that are divided and arranged in the first and second light emitting device arrangement regions AR1 and AR2 .
  • the first and second light emitting devices LD1 and LD2 may be respectively connected between the first and second electrodes ELT1 and ELT2 and between the third and fourth electrodes ELT3 and ELT4 .
  • the light emitting elements LD may be connected to each pixel electrode ELT by each contact electrode CNE.
  • the light emitting devices LD disposed in two consecutive series terminals may be connected in series to each other by at least one contact electrode CNE.
  • the pixel PXL is disposed on each pixel electrode ELT and includes the first or second ends EP1 and EP2 of at least one light emitting device LD adjacent to the pixel electrode ELT.
  • Contact electrodes CNE connected to the pixel electrode ELT may be included.
  • the pixel PXL may include first to third contact electrodes CNE1 to CNE3 .
  • the first contact electrode CNE1 may be disposed on the first ends EP1 and the first electrode ELT1 of the first light emitting devices LD1 .
  • the first contact electrode CNE1 may connect the first ends EP1 of the first light emitting devices LD1 to the first electrode ELT1 .
  • the second contact electrode CNE2 is disposed on the second ends EP2 and the second electrode ELT2 of the first light emitting devices LD1 to EP2) may be connected to the second electrode ELT2.
  • the second contact electrode CNE2 is also disposed on the first ends EP1 and the third electrode ELT3 of the second light emitting devices LD2 , so that the first ends of the second light emitting devices LD2 are disposed.
  • the electrodes EP1 may be connected to the third electrode ELT3 .
  • the second contact electrode CNE2 may extend from the first light emitting element arrangement area AR1 to the second light emitting element arrangement area AR2 to connect the second electrode ELT2 to the third electrode ELT3 .
  • the second contact electrode CNE2 may be configured of a plurality of separate electrodes disposed in the first and second light emitting device array regions AR1 and AR2, respectively, and the separate electrodes are formed in a bridge pattern, etc. may be connected to each other through The first series end and the second series end may be connected to each other by the second contact electrode CNE2 .
  • the third contact electrode CNE3 is disposed on the second ends EP2 and the fourth electrode ELT4 of the second light emitting devices LD2 to be disposed on the second ends LD2 of the second light emitting devices LD2 .
  • EP2 may be connected to the fourth electrode ELT4.
  • the pixel electrodes ELT and the light emitting devices LD may be connected in a desired shape using the contact electrodes CNE.
  • the first light emitting devices LD1 and the second light emitting devices LD2 may be connected in series using the contact electrodes CNE.
  • the light emitting devices LD may be biased and aligned so that a greater number (or ratio) of the light emitting devices LD are aligned in a specific direction in each of the light emitting device arrangement regions AR.
  • the pixel electrodes ELT may be connected according to the arrangement direction of the plurality of light emitting elements LD by using the contact electrodes CNE. Accordingly, it is possible to improve the utilization ratio of the light emitting devices LD and improve the light efficiency of the pixel PXL.
  • each contact electrode CNE is directly formed on the first or second ends EP1 and EP2 of the adjacent light emitting devices LD, such that the first or second of the light emitting devices LD It may be connected to the second ends EP1 and EP2.
  • an insulating layer (for example, a first insulating layer INS1 of FIGS. 9A to 9C to be described later) is disposed between each contact electrode CNE and the pixel electrode(s) ELT corresponding thereto. )) is interposed, and through each contact hole CH (for example, the first contact hole CH1 and the second contact hole CH2) passing through the insulating layer, each contact electrode CNE and Corresponding pixel electrode(s) ELT may be connected to each other.
  • each contact hole CH for example, the first contact hole CH1 and the second contact hole CH2
  • the first contact electrode CNE1 is electrically connected to the first electrode ELT1 through the first contact hole CH1
  • the third contact electrode CNE3 is connected to the fourth contact hole CH4 through the fourth contact hole CH4 . It may be electrically connected to the fourth electrode ELT4
  • the second contact electrode CNE2 commonly connected to the second and third electrodes ELT2 and ELT3 is electrically connected to the second electrode ELT2 through the second contact hole CH2, and the third contact It may be electrically connected to the third electrode ELT3 through the hole CH3 .
  • the pixel electrodes ELT and the corresponding contact electrodes CNE are connected to each contact hole (eg, non-emission area NEA) outside each light emitting device arrangement area AR (eg, non-emission area NEA).
  • CH can be connected to each other.
  • the process for forming the contact hole CH in the insulating layer may be performed avoiding at least the region where the light emitting elements LD are arranged, damage to the light emitting elements LD may be prevented or reduced.
  • each pixel area PXA may include a single light emitting device arrangement area AR or a plurality of light emitting device arrangement areas AR.
  • the first and second electrodes ELT1 and ELT2 are disposed in the first light emitting element arrangement area AR1 , and the second light emitting element arrangement
  • the third and fourth electrodes ELT3 and ELT4 are disposed in the region AR2 , and the first and third electrodes ELT1 and ELT3 are connected using the first contact electrode CNE1, and the second contact
  • the second and fourth electrodes ELT2 and ELT4 may be connected using the electrode CNE2 .
  • the first and third electrodes ELT1 and ELT3 may electrically constitute one electrode (eg, a first pixel electrode), and the second and fourth electrodes ELT2 and ELT4 may electrically can constitute one electrode (eg, the second pixel electrode).
  • the light emitting elements LD connected between the first and second electrodes ELT1 and ELT2 and the light emitting elements LD connected between the third and fourth electrodes ELT3 and ELT4 are connected to each other. can be connected in parallel.
  • only one of the first and third electrodes ELT1 and ELT3 may be formed, and/or only one of the second and fourth electrodes ELT2 and ELT4 may be formed. there is.
  • FIGS. 9A to 9C are cross-sectional views each illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 9A to 9C show cross-sections of the pixel PXL taken along line I to I' of FIG. 7 in different embodiments.
  • the embodiment of FIG. 9B further includes the conductive film residue RSD inside the cavity CVT, and the embodiment of FIG. 9C is disposed on the contact electrodes CNE It further includes insulating patterns INP.
  • FIGS. 9A to 9C show through an arbitrary transistor M (eg, the first contact portion CNT1 and the bridge pattern BRP). A transistor connected to the first electrode ELT1 will be illustrated.
  • FIGS. 9A to 9C show a second power line PL2 connected to the fourth electrode ELT4 through the second contact portion CNT2. to city
  • the pixel circuit layers are disposed on one surface of the base layer BSL to overlap each other.
  • PCL base layer
  • DPL display device layer
  • the display area DA may include a pixel circuit layer PCL disposed on one surface of the base layer BSL and a display device layer DPL disposed on the pixel circuit layer PCL.
  • the mutual positions of the pixel circuit layer PCL and the display element layer DPL on the base layer BSL may vary according to exemplary embodiments.
  • Circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL and wirings connected thereto may be disposed in each pixel area PXA of the pixel circuit layer PCL.
  • the pixel circuit layer PCL is disposed in each pixel area PXA and includes a plurality of transistors M and a storage capacitor Cst constituting the pixel circuit PXC of the corresponding pixel PXL. can do.
  • the pixel circuit layer PCL may further include at least one power supply line and/or a signal line connected to each of the pixel circuits PXC and/or the light emitting unit EMU.
  • the pixel circuit layer PCL may include a first power line PL1 and a second power line PL2 , and signal lines including scan lines SL and data lines DL.
  • the pixel circuit layer PCL may include a plurality of insulating layers in addition to circuit elements and wirings.
  • the pixel circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, a first interlayer insulating layer ILD1, and a second interlayer insulating layer sequentially stacked on one surface of the base layer BSL. (ILD2) and/or a protective layer (PSV).
  • the passivation layer PSV may be entirely formed in the display area DA to cover circuit elements of each pixel PXL and wirings connected thereto, but is not limited thereto.
  • the pixel circuit layer PCL includes at least one light blocking layer (or a lower metal layer BML of the transistor M) disposed under at least a portion of the transistor M, etc. It may further include a layer.
  • the first conductive layer may include at least one conductive material having conductivity, and the conductive material constituting the first conductive layer is not particularly limited.
  • a buffer layer BFL may be disposed on one surface of the base layer BSL on which the first conductive layer is selectively formed.
  • the buffer layer BFL may prevent (or substantially prevent) diffusion of impurities into each circuit element.
  • the buffer layer BFL may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the buffer layer BFL may include various types of organic/inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ).
  • a semiconductor layer may be disposed on the buffer layer BFL.
  • the semiconductor layer may include a semiconductor pattern SCP of each transistor M.
  • the semiconductor pattern SCP may include a channel region overlapping the gate electrode GE, and first and second conductive regions (eg, source and drain regions) disposed on both sides of the channel region.
  • the semiconductor pattern SCP may be a semiconductor pattern made of polysilicon, amorphous silicon, or an oxide semiconductor.
  • the channel region of the semiconductor pattern SCP is a semiconductor pattern that is not doped with an impurity and may be an intrinsic semiconductor, and the first and second regions of the semiconductor pattern SCP are each impurity (eg, a predetermined impurity) may be a doped semiconductor pattern.
  • the semiconductor patterns SCP of the transistors M constituting each pixel circuit PXC may be formed of substantially the same or similar material.
  • the semiconductor pattern SCP of the transistors M may be made of the same one of polysilicon, amorphous silicon, and oxide semiconductor.
  • some of the transistors M and some of the remaining transistors M may include semiconductor patterns SCP made of different materials.
  • a semiconductor pattern SCP of some of the transistors M is made of polysilicon or amorphous silicon
  • a semiconductor pattern SCP of the remaining transistors of the transistors M is made of an oxide semiconductor.
  • a gate insulating layer GI may be disposed on the semiconductor layer.
  • the gate insulating layer GI may be formed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the gate insulating layer GI may include various types of organic/inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). there is.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer may include the gate electrode GE of each transistor M.
  • the gate electrode GE may be disposed to overlap each semiconductor pattern SCP with the gate insulating layer GI interposed therebetween.
  • the second conductive layer may further include one electrode of the storage capacitor Cst and/or a predetermined wiring (eg, the scan line SL).
  • the second conductive layer may include at least one conductive material having conductivity, and the conductive material constituting the second conductive layer is not particularly limited.
  • a first interlayer insulating layer ILD1 may be disposed on the second conductive layer.
  • the first interlayer insulating layer ILD1 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first interlayer insulating layer ILD1 includes various types of organic/inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). , and a material constituting the first interlayer insulating layer ILD1 is not particularly limited.
  • a third conductive layer may be disposed on the first interlayer insulating layer ILD1 .
  • the third conductive layer may include first and second transistor electrodes TE1 and TE2 of each transistor M.
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes.
  • the first and second transistor electrodes TE1 and TE2 of the transistor M pass through corresponding through-holes sequentially penetrating the first interlayer insulating layer ILD1 and the gate insulating layer GI of the corresponding transistor M. It may be connected to the first and second regions of the semiconductor pattern SCP.
  • the third conductive layer may further include one electrode and/or a wiring (eg, a predetermined wiring) (eg, a data line DL) of the storage capacitor Cst.
  • the third conductive layer may have conductivity by including at least one conductive material, and the conductive material constituting the third conductive layer is not particularly limited.
  • a second interlayer insulating layer ILD2 may be disposed on the third conductive layer.
  • the second interlayer insulating layer ILD2 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the second interlayer insulating layer ILD2 includes various types of organic/inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). , and a material constituting the second interlayer insulating layer ILD2 is not particularly limited.
  • a fourth conductive layer may be disposed on the second interlayer insulating layer ILD2 .
  • the fourth conductive layer may include a bridge pattern BRP and/or a wiring (eg, a predetermined wiring (eg, the first power line PL1) and/or a wiring connecting the pixel circuit layer PCL and the display element layer DPL). or a second power line PL2)).
  • the bridge pattern BRP may be connected to a first pixel electrode (eg, the first electrode ELT1 ) of the light emitting unit EMU through the first contact unit CNT1 .
  • the second power line PL2 may be connected to the last pixel electrode (eg, the fourth electrode ELT4 ) of the light emitting unit EMU through the second contact unit CNT2 .
  • the fourth conductive layer may have conductivity by including at least one conductive material, and the conductive material constituting the fourth conductive layer is not particularly limited.
  • a passivation layer PSV may be disposed on the fourth conductive layer.
  • the passivation layer PSV may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the passivation layer PSV may include at least one organic insulating layer and may substantially planarize the surface of the pixel circuit layer PCL.
  • the organic insulating layer acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamide-based resin (polyamides resin), polyimide-based resin (polyimides rein) , unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin It may include at least one, but is not limited thereto.
  • the protective layer PSV is etched by at least a partial thickness in the at least one light emitting device arrangement region AR in which the light emitting devices LD are arranged, so that the lower portions of the light emitting devices LD are etched.
  • a cavity may be formed in the
  • the passivation layer PSV may be etched by the first width W1 under the light emitting devices LD to form a cavity CVT under the light emitting devices LD.
  • a display device layer DPL may be disposed on the passivation layer PSV.
  • the display element layer DPL may include the light emitting unit EMU of each pixel PXL.
  • the light emitting unit EMU is connected to the pixel circuit ( PXC) and/or a wiring (eg, a predetermined power supply wiring (eg, the second power supply line PL2 )).
  • Each contact unit may be formed in the form of at least one contact hole or a via hole, but is not limited thereto.
  • the display element layer DPL may include a plurality of pixel electrodes ELT (eg, first to fourth electrodes ELT1 ) disposed in the light emitting element arrangement regions AR of each pixel PXL.
  • each pixel PXL includes first and last pixel electrodes (eg, first and a plurality of light emitting devices LD connected in a forward direction between the fourth electrodes ELT1 and ELT4 . Accordingly, in describing the embodiments of FIGS. 9A to 9C and other embodiments to be described later, it is assumed that each pixel PXL includes a plurality of light emitting devices LD.
  • the display device layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display element layer DPL further includes a first insulating layer INS1 disposed on the pixel electrodes ELT, and includes the pixel electrodes ELT, the first insulating layer INS1, and light emission.
  • An overcoat layer OC that entirely covers an upper portion of the light emitting unit EMU on which the elements LD and the contact electrodes CNE are formed may be selectively further included.
  • the pixel electrodes ELT may be spaced apart from each other in the emission area EA.
  • a pair of adjacent pixel electrodes ELT eg, a first electrode ELT1 and a second electrode ELT2 , or a third electrode ELT3
  • the fourth electrode ELT4 may face each other on the passivation layer PSV.
  • each pixel electrode ELT may have a pattern separated for each pixel PXL or may have a pattern commonly connected to the plurality of pixels PXL.
  • each of the first to fourth electrodes ELT1 to ELT4 may have an independent pattern in which both ends are cut off in the outer area of the corresponding pixel area PXA and/or in the area between the adjacent pixel areas PXA.
  • the at least one pixel electrode eg, the first electrode ELT1
  • At least one other pixel electrode (eg, the fourth electrode ELT4 ) has one end extending along the first direction DR1 or the second direction DR2 , and the first direction DR1 or the second direction DR2 It may be integrally connected to a pixel electrode (eg, a predetermined pixel electrode) of another pixel PXL adjacent in the direction DR2 (eg, a fourth electrode ELT4 of the neighboring pixel PXL).
  • the pixel electrodes ELT may have conductivity by including at least one conductive material.
  • the pixel electrodes ELT may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), At least one of various metal materials including iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), or an alloy containing the same, ITO (Indium Tin Oxide), IZO ( Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnO (Zinc Oxide), AZO (Aluminum doped Zinc Oxide), GZO (Gallium doped Zinc Oxide), ZTO (Zinc Tin Oxide), GTO (Gallium Tin Oxide), and GTO (Gallium Tin Oxide) It may include, but is not limited to, at least one conductive material selected from a conductive oxide such
  • the pixel electrodes ELT may include other conductive materials such as carbon nanotubes or graphene. That is, the pixel electrodes ELT may have conductivity by including at least one conductive material among various conductive materials, and a material of the pixel electrodes ELT is not particularly limited. In some embodiments, the pixel electrodes ELT may include the same conductive material or different conductive materials.
  • each of the pixel electrodes ELT may be configured as a single layer or a multi-layer.
  • each of the pixel electrodes ELT may include a reflective electrode layer including a reflective conductive material.
  • each of the pixel electrodes ELT includes at least one transparent electrode layer disposed on and/or under the reflective electrode layer, and at least one layer covering an upper portion of the reflective electrode layer and/or the transparent electrode layer. It may optionally further include at least one of the conductive capping layer.
  • a first insulating layer INS1 is disposed on one surface of the base layer BSL including the pixel electrodes ELT.
  • the first insulating layer INS1 may be formed to completely cover the first and second electrodes ELT1 and ELT2 .
  • the first insulating layer INS1 may be partially opened to expose one region of the pixel electrodes ELT, or the first insulating layer INS1 may be partially opened.
  • each pixel electrode ELT may be connected to each contact electrode CNE After the pixel electrodes ELT are formed and covered by the first insulating layer INS1 , it is possible to prevent or reduce damage to the pixel electrodes ELT in a subsequent process.
  • the first insulating layer INS1 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first insulating layer INS1 includes at least one type of inorganic insulating material including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). It may include a layer of an inorganic insulating film.
  • the first insulating layer INS1 is opened by a second width W2 in at least one light emitting element arrangement area AR in which the light emitting elements LD are arranged, so that the light emitting elements ( A cavity CVT may be formed under the LD.
  • the second width W2 may be shorter than the length (L of FIG. 4A ) of the light emitting devices LD.
  • the second width W2 may be 0.5 ⁇ m or more shorter than the length L of the light emitting devices LD. Accordingly, the light emitting elements LD may be stably arranged on the cavity CVT.
  • the cavity CVT may have an inverted taper shape.
  • the cavity CVT has a first width W1 in a lower region corresponding to the passivation layer PSV and is narrower than the first width W1 in an upper region corresponding to the first insulating layer INS1 . It may have a second width W2.
  • the conductive film is automatically disconnected (or opened) in the process of forming the conductive film for forming the contact electrodes CNE. ) can be Accordingly, it is possible to more effectively prevent a short defect from occurring between the first end EP1 and the second end EP2 of each light emitting element LD.
  • the light emitting devices LD may be supplied and arranged in each light emitting area EA (or each light emitting device arrangement area AR) in which the first insulating layer INS1 and the like are formed.
  • a dam structure such as a bank is formed in the display area DA to surround each light emitting area EA (or each light emitting device arrangement area AR). can be formed.
  • a plurality of light emitting devices LD are supplied to the light emitting area EA of each pixel PXL through an inkjet method, a slit coating method, or other various methods, and the pixel electrodes ELT (or the By applying an alignment signal (eg, a predetermined alignment signal or an alignment voltage) to each of the alignment lines before being separated into the pixel electrodes ELT), the light emitting elements LD are connected to the pixel electrodes ELT. can be sorted between
  • the light emitting elements LD are formed on an area between a pair of adjacent pixel electrodes ELT disposed in each light emitting area EA (or each light emitting element arrangement area AR). It may be disposed on the first insulating layer INS1 to be arranged. In some embodiments, the light emitting elements LD may be arranged to overlap or not overlap with at least one of the pair of pixel electrodes ELT.
  • the at least one first light emitting element LD1 may have a first electrode such that the first end EP1 and the second end EP2 face the first electrode ELT1 and the second electrode ELT2, respectively. It may be arranged on the first insulating layer INS1 in a region between the ELT1 and the second electrode ELT2 .
  • the first end EP1 of the first light emitting element LD1 may or may not overlap the first electrode ELT1
  • the second end EP2 of the first light emitting element LD1 may have a second electrode ELT2 . ) may or may not overlap.
  • the at least one second light emitting element LD2 may have a first end EP1 and a second end EP2 facing the third electrode ELT3 and the fourth electrode ELT4 respectively. It may be arranged on the first insulating layer INS1 in a region between the ELT3 and the fourth electrode ELT4 .
  • the first end EP1 of the second light emitting element LD2 may or may not overlap the third electrode ELT3
  • the second end EP2 of the second light emitting element LD2 may have the fourth electrode ELT4 .
  • the light emitting devices LD may be disposed on the first insulating layer INS1 to be positioned on the cavity CVT.
  • the central region of the first light emitting devices LD1 is positioned above the cavity CVT, and the first ends EP1 and the second ends EP2 of the first light emitting devices LD1 .
  • the first ends EP1 and the second ends EP2 of the first light emitting devices LD1 . may be disposed on the first insulating layer INS1 at both sides of the cavity CVT.
  • FIGS. 9A to 9C illustrate a cross-section of the pixel PXL centered on one first light emitting device LD, but a cavity CVT may also be formed under the second light emitting devices LD2.
  • the second light emitting devices LD2 may be disposed on the cavity CVT in substantially the same structure and/or manner as the first light emitting devices LD1 .
  • the contact electrodes CNE may be disposed on the first ends EP1 and the second ends EP2 of the light emitting devices LD, respectively.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed on the first ends EP1 and the second ends EP2 of the first light emitting devices LD1, respectively. and may be disposed on the first and second electrodes ELT1 and ELT2.
  • the first contact electrode CNE1 may connect the first ends EP1 of the first light emitting devices LD1 to the first electrode ELT1 through the first contact hole CH1 .
  • the second contact electrode CNE2 may connect the second ends EP2 of the first light emitting devices LD1 to the second electrode ELT2 through the second contact hole CH2 .
  • the second contact electrode CNE2 and the third contact electrode CNE3 may be disposed on the first ends EP1 and the second ends EP2 of the second light emitting devices LD2, respectively. and may be disposed on the third and fourth electrodes ELT3 and ELT4.
  • the second contact electrode CNE2 may connect the first ends EP1 of the second light emitting devices LD2 to the third electrode ELT3 through the third contact hole CH3 .
  • the third contact electrode CNE3 may connect the second ends EP2 of the second light emitting devices LD2 to the fourth electrode ELT4 through the fourth contact hole CH4 .
  • the contact electrodes CNE may be formed of various transparent conductive materials.
  • the contact electrodes CNE may include Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), Zinc Oxide (ZnO), In 2 O 3 (Indium Oxide), and Aluminum (AZO).
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • ITZO Indium Tin Zinc Oxide
  • ZnO Zinc Oxide
  • In 2 O 3 Indium Oxide
  • Aluminum Aluminum
  • conductive oxides such as doped zinc oxide), gallium doped zinc oxide (GZO), zinc tin oxide (ZTO), gallium tin oxide (GTO), or fluorine do
  • the contact electrodes CNE are disposed on the same layer and may be formed at the same time.
  • the contact electrodes CNE may be formed from one conductive layer and be patterned at the same time.
  • a pair of contact electrodes CNE eg, first and second contact electrodes CNE1 and CNE2 , or second and third contact electrodes
  • the elements CNE2 and CNE3 may be separated to be spaced apart from each other on the upper portion of the cavity CVT formed in the light emitting device array region AR through a single mask process.
  • the pair of contact electrodes CNE may be stably disconnected (or opened) by the cavity CVT, and by the second width W2 in the upper region of the cavity CVT (eg, the second may be spaced apart from each other by a distance corresponding to the width W2).
  • the manufacturing process of the pixel PXL and the display panel DP having the same may be simplified.
  • the conductive layer is formed from the light emitting devices LD in the process of forming and/or patterning the conductive layer for forming the contact electrodes CNE. ) can be stably disconnected from the lower part. Accordingly, electrical stability may be secured between the first ends EP1 and the second ends EP2 of the light emitting devices LD, and short-circuit defects may be prevented.
  • An overcoat layer OC may be disposed on the contact electrodes CNE.
  • the overcoat layer OC may be formed on the display area DA to cover the pixel electrodes ELT, the first insulating layer INS1 , the light emitting devices LD, and the contact electrodes CNE. can be formed entirely in
  • the overcoat layer OC may include at least one inorganic layer and/or an organic layer.
  • the overcoat layer OC may be formed of a low refractive material in order to increase the light efficiency of the pixels PXL.
  • the overcoat layer OC may include a thin film encapsulation layer having a multilayer structure.
  • the overcoat layer OC is a thin film encapsulation layer having a multilayer structure including at least two inorganic insulating layers and at least one organic insulating layer interposed between the at least two inorganic insulating layers.
  • the material and/or structure of the overcoat layer OC may be variously changed.
  • the pixel PXL is formed inside the cavity CVT. It may include a residue (RSD) of the conductive film remaining on the sidewall or the like.
  • the residue RSD of the conductive layer may include the same material as the contact electrodes CNE.
  • the residue RSD of the conductive layer remains under any one of the pair of pixel electrodes ELT (eg, only under any one of the pair of pixel electrodes ELT) or the pair of Although remaining under each of the pixel electrodes ELT of , the residue RSD of the conductive layer disposed under each of the pair of pixel electrodes ELT may be separated from each other.
  • the conductive layer for forming the contact electrodes CNE may be completely removed from the bottom surface (eg, the central region) of the cavity CVT, and accordingly, each of the pair of pixel electrodes ELT Residues RSD of the conductive layer positioned below may be separated from each other. Accordingly, the residue RSD of the conductive layer may not cause a short defect.
  • the pixel PXL may further include insulating patterns INP that are individually disposed on each contact electrode CNE.
  • the pixel PXL is disposed on the first insulating pattern INP1 disposed on the first contact electrode CNE1 and the second contact electrode CNE2 and separated from the first insulating pattern INP1 .
  • a second insulating pattern INP2 may be further included.
  • the pixel PXL when the pixel PXL includes the third contact electrode CNE3 , the pixel PXL may further include an insulating pattern disposed on the third contact electrode CNE3 .
  • the insulating patterns INP may be formed using a photomask used in a patterning process of a conductive layer for forming the contact electrodes CNE. For example, after the contact electrodes CNE are formed, the photomask may be cured without removing the insulating patterns INP to stably fix the light emitting devices LD and the contact electrodes CNE. there is.
  • the insulating patterns INP may include the same photoresist material.
  • each insulating pattern INP and a formation region of each contact electrode CNE may coincide.
  • the first contact electrode CNE1 is positioned under the first insulating pattern INP1 (eg, only the lower part of the first insulating pattern INP1), and the second contact electrode CNE2 is a second insulating pattern INP1 . It may be positioned under the pattern INP2 (eg, only under the second insulating pattern INP2).
  • the pixel PXL includes at least one cavity CVT positioned below the light emitting devices LD.
  • the pixel PXL may include at least one cavity CVT disposed in each light emitting device arrangement area AR.
  • Each cavity CVT includes at least one light emitting device LD (eg, a plurality of first light emitting devices LD1 or a plurality of second light emitting devices LD1 ) arranged in each light emitting device arrangement area AR. LD2)), the passivation layer PSV and the first insulating layer INS1 may be formed to correspond to an area between a pair of pixel electrodes ELT facing in the light emitting device arrangement area AR. there is.
  • the cavity CVT has a first width W1 corresponding to the etched width of the passivation layer PSV in a lower region corresponding to the passivation layer PSV, and an upper area corresponding to the first insulating layer INS1 .
  • the light emitting device LD may have a second width W2 corresponding to the etched width of the first insulating layer INS1.
  • the second width W2 may be shorter than the length L of each light emitting device LD. Accordingly, the light emitting device LD may be arranged between the pair of pixel electrodes ELT in the upper portion of the cavity CVT.
  • the contact electrodes CNE are automatically and/or effectively disconnected by the cavity CVT can make it happen Accordingly, a short defect occurs between the first ends EP1 and the second ends EP2 of the light emitting devices LD while the contact electrodes CNE are simultaneously formed using a single photomask. can be prevented from doing
  • the second width W2 may be narrower than the first width W1 , and accordingly, the cavity CVT may have a reverse tapered shape.
  • the conductive layer may be automatically disconnected by the cavity CVT during a deposition process (eg, a deposition process) of the conductive layer for forming the contact electrodes CNE. Accordingly, it is possible to more effectively prevent a short defect from occurring between the first ends EP1 and the second ends EP2 of the light emitting devices LD.
  • FIG. 10 is a plan view illustrating a pixel PXL according to an exemplary embodiment.
  • FIG. 10 shows a modified example according to the embodiment of FIG. 7 .
  • FIGS. 11A to 11C are cross-sectional views each illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 11A to 11C show cross-sections of the pixel PXL taken along line II to II' of FIG. 10 according to different embodiments, and modified implementations of the embodiments of FIGS. 9A to 9C , respectively examples are shown.
  • the pixel PXL may further include a first bank BNK1 and a second bank BNK2.
  • the first bank BNK1 is disposed in at least the light emitting area EA to overlap the pixel electrodes ELT
  • the second bank BNK2 is disposed in the non-emission area NEA to surround each light emitting area EA. can be placed.
  • the pixel PXL includes both the first bank BNK1 and the second bank BNK2 , but the present invention is not limited thereto.
  • the pixel PXL may include only one of the first bank BNK1 and the second bank BNK2.
  • the first bank BNK1 may be disposed under the pixel electrodes ELT.
  • the first bank BNK1 may overlap one region of each of the pixel electrodes ELT in the thickness direction of the base layer BSL (eg, the third direction DR3 ).
  • ELT may be disposed below.
  • the first bank BNK1 is for forming a wall structure around the light emitting devices LD, and may be formed in separate patterns or in an integrated pattern. For example, as shown in FIGS. 10 to 11C , the first bank BNK1 overlaps one region of at least one pixel electrode ELT and is disposed between a pair of adjacent pixel electrodes ELT. It may include a plurality of separate bank patterns separated from each other. However, the present invention is not limited thereto.
  • the first bank BNK1 may be formed in an integrated bank pattern including an opening or a groove corresponding to each light emitting device arrangement region AR.
  • the first bank BNK1 may include an insulating material including at least one inorganic material and/or an organic material.
  • the first bank BNK1 includes at least one inorganic layer including various inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). can do.
  • the first bank BNK1 may include at least one organic layer including various types of organic insulating materials, or may be configured as a single or multi-layered insulator including organic/inorganic materials in combination. That is, the constituent material and/or the pattern shape of the first bank BNK1 may be variously changed.
  • the pixel electrodes ELT may protrude upward in the region where the first bank BNK1 is formed.
  • the first bank BNK1 may constitute a reflective bank (also referred to as a “reflective barrier rib”) together with the pixel electrodes ELT.
  • the pixel electrodes ELT and/or the first bank BNK1 are formed of a reflective material, or on the protruding sidewalls of the pixel electrodes ELT and/or the first bank BNK1 . At least one reflective film having reflectivity may be formed.
  • the light emitted from the first and second ends EP1 and EP2 of the light emitting devices LD facing the pixel electrodes ELT may be more induced to face the front direction of the display panel DP.
  • the ratio of the light generated in the pixel PXL toward the front direction of the display panel DP By increasing , the optical efficiency of the pixel PXL may be improved.
  • the second bank BNK2 is a structure defining the emission area EA of each pixel PXL, and may be, for example, a pixel defining layer.
  • the second bank BNK2 may be disposed around the light emitting area EA to surround the light emitting area EA of each pixel PXL.
  • the second bank BNK2 may be disposed in a boundary area of each pixel area PXA and/or in an area between adjacent pixel areas PXA.
  • the second bank BNK2 may partially overlap or not overlap the pixel electrodes ELT.
  • each pixel electrode ELT may extend to the non-emission area NEA to overlap the second bank BNK2 or be cut off in the light emitting area EA not to overlap the second bank BNK2.
  • the second bank BNK2 may or may not overlap the first and/or second contact units CNT1 and CNT2 .
  • the first and/or second contact portions CNT1 and CNT2 are formed in the non-emission area NEA to overlap the second bank BNK2 , or emit light so as not to overlap the second bank BNK2 . It may be formed in the area EA.
  • the second bank BNK2 may include at least one light blocking and/or reflective material to prevent light leakage between adjacent pixels PXL.
  • the second bank BNK2 includes at least one black matrix material (eg, at least one currently known light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color, etc. may include
  • the second bank BNK2 may be formed in a black opaque pattern to block light transmission.
  • a reflective layer (not shown) may be formed on a surface (eg, a sidewall) of the second bank BNK2 to further increase the optical efficiency of the pixel PXL.
  • the second bank BNK2 selects each light emitting area EA to which the light emitting elements LD are to be supplied. It can also function as a defining dam structure. For example, since each light emitting area EA is partitioned by the second bank BNK2 , a desired type and/or amount of light emitting device ink can be supplied to the light emitting area EA.
  • the second bank BNK2 may be simultaneously formed on the same layer as the first bank BNK1 in the process of forming the first bank BNK1 .
  • the second bank BNK2 may be formed on the same or different layer as the first bank BNK1 through a process separate from the process of forming the first bank BNK1 .
  • the second bank BNK2 may be formed on an upper portion of the first bank BNK1 (eg, an upper portion of the first insulating layer INS1 ).
  • the location of the second bank BNK2 may vary depending on the embodiment.
  • the second bank BNK2 may partially overlap with the first bank BNK1 or may not overlap.
  • FIGS. 12A to 12L are cross-sectional views sequentially illustrating a method of manufacturing a display device DD according to an exemplary embodiment.
  • FIGS. 12A to 12L sequentially illustrate manufacturing steps of the pixel PXL in the manufacturing step of the display device DD including the pixel PXL according to the exemplary embodiment of FIGS. 7 to 9C .
  • FIGS. 12A to 12L For convenience, cross-sections of the pixel PXL corresponding to the embodiment of FIG. 9A are shown in FIGS. 12A to 12L . Focusing on the method of forming the cavity CVT and the display element layer DPL, the pixel PXL and the method of manufacturing the display device DD including the pixel PXL according to the exemplary embodiment will be described.
  • a pixel circuit layer PCL is formed on the base layer BSL.
  • the protective layer PSV covering the circuit elements and wirings may be formed.
  • the pixel circuit layer PCL may be formed through a typical backplane process, and accordingly, a detailed description of a method of forming the circuit layer PCL will be omitted.
  • the passivation layer PSV may include at least one organic insulating layer, and thus the surface of the pixel circuit layer PCL may be planarized. At least one contact portion for connection to the display device layer DPL, for example, first and second contact portions CNT1 and CNT2 of each pixel PXL may be formed in the passivation layer PSV.
  • At least a pair of pixel electrodes ELT1 and ELT2 are formed to face each other in each pixel area PXA on the circuit layer PCL.
  • the first and second electrodes ELT1 and ELT2 are formed to face each other in the first light emitting device array region AR1
  • the third and second electrodes ELT1 and ELT2 are formed to face each other in the second light emitting device array region AR2 .
  • Four electrodes ELT3 and ELT4 may be formed.
  • any one of the pixel electrodes ELT may be connected to at least one circuit element (eg, at least one transistor M) through the first contact portion CNT1.
  • the other one of the pixel electrodes ELT for example, the fourth electrode ELT4, may be formed to be connected to the second power line PL2 through the second contact part CNT2. there is.
  • the pixel electrodes ELT may be formed through various conductive film formation processes including deposition, and various conductive film patterning processes including wet etching. That is, a method of forming the pixel electrodes ELT is not particularly limited.
  • a first insulating layer INS1 is formed on one surface of the base layer BSL including the pixel electrodes ELT to cover the pixel electrodes ELT.
  • the first insulating layer INS1 may be formed on the display area DA of the base layer BSL to completely cover the display area DA in which the pixel electrodes ELT of each pixel PXL are formed.
  • the first insulating layer INS1 may be formed by forming at least one inorganic insulating layer on one surface of the base layer BSL including the pixel electrodes ELT.
  • the first insulating layer INS1 may be formed through various insulating film forming processes including deposition, and a method of forming the first insulating layer INS1 is not particularly limited.
  • a first photomask PRM1 (“first photoresist pattern”) on the first insulating layer INS1 to cover the remaining regions except for regions where each cavity CVT is to be formed. also called ").
  • first photomask PRM1 (“first photoresist pattern”) on the first insulating layer INS1 to cover the remaining regions except for regions where each cavity CVT is to be formed. also called ").
  • a region between a pair of pixel electrodes ELT eg, a region between the first and second pixel electrodes ELT1 and ELT2 , and a third and the first photomask PRM1 may be formed and/or disposed on the remaining area except for an upper portion of one area of the first insulating layer INS1 corresponding to the area between the fourth pixel electrodes ELT3 and ELT4).
  • the first photomask PRM1 may be formed using various photoresist materials.
  • the cavity CVT is formed in the first insulating layer INS1 and the passivation layer PSV under the region between the pair of pixel electrodes ELT using the first photomask PRM1 .
  • the exposure may be etched to be opened by the second width W2 corresponding to the region.
  • the passivation layer PSV may be etched and/or ashed by at least a partial thickness in the exposed region.
  • the first insulating layer INS1 and the passivation layer PSV may be formed of materials having different etch ratios.
  • the first insulating layer INS1 may be formed of at least one inorganic insulating layer
  • the protective layer PSV may be formed of at least one organic insulating layer.
  • the passivation layer PSV has a greater etch width (ie, the second width W2 ) of the first insulating layer INS1 .
  • a trench having a wide first width W1 may be formed. Accordingly, a cavity CVT having a reverse tapered shape may be formed.
  • the first photomask PRM1 is removed.
  • the light emitting device LD is supplied on the first insulating layer INS1 , and the light emitting device LD is formed on the first insulating layer INS1 in a region including the cavity CVT.
  • the light emitting device LD is arranged between the pair of pixel electrodes ELT to be disposed.
  • the plurality of light emitting elements LD in each pixel area PXA eg, the light emitting area EA
  • an alignment signal eg, a predetermined alignment signal or alignment voltage
  • the light emitting elements LD may be aligned between the pixel electrodes ELT.
  • the first end EP1 and the second end EP2 of the first light emitting element(s) LD1 are respectively the first electrode ELT1 and the second electrode ELT1 .
  • the first light emitting device(s) LD1 may be aligned on the cavity CVT formation region of the first light emitting device arrangement region AR1 to be positioned on the ELT2 .
  • the first end EP1 and the second end EP2 of the second light emitting element(s) LD2 are respectively connected to the third electrode ELT3 and the fourth electrode (
  • the second light emitting device(s) LD2 may be aligned on the cavity CVT formation region of the second light emitting device arrangement region AR2 to be positioned on the ELT4 .
  • contact holes CH for connection between each contact electrode CNE to be formed in a subsequent process and a corresponding pixel electrode ELT are formed.
  • the first contact hole CH1 and the second contact hole CH2 passing through the first insulating layer INS1 are formed to expose one region of the first electrode ELT1 and the second electrode ELT2, respectively. can do.
  • a third contact hole CH3 and a fourth contact hole CH4 passing through the first insulating layer INS1 are formed to expose one region of the third electrode ELT3 and the fourth electrode ELT4, respectively. can do.
  • a conductive layer CDL is formed on the pixel area PXA including the cavity CVT and the light emitting area EA in which the light emitting device LD is disposed.
  • a conductive layer CDL may be formed.
  • the lower surface of the light emitting device LD for example, the central region of the light emitting device LD, floats above the cavity CVT. Accordingly, even when a seam defect or the like occurs under the light emitting device LD, the conductive layer CDL is not connected along the lower surface of the light emitting device LD.
  • light may also be incident to the lower region of the light emitting device LD by the cavity CVT. Accordingly, by preventing the residue of the conductive layer CDL from remaining under the light emitting device LD, a short defect caused by the residue of the conductive layer CDL can be prevented.
  • a conductive material may be introduced into the cavity CVT during the formation of the conductive layer CDL to form the conductive layer CDL in the cavity CVT.
  • a conductive layer CDL may be formed on the sidewalls and the bottom surface of the cavity CVT.
  • the conductive layer CDL may be disconnected inside the cavity CVT.
  • a conductive material may not be deposited on the rear surfaces of the pixel electrodes ELT positioned in the cavity CVT due to the inverse taper shape (eg, a region on the start point of the inverse taper and a periphery thereof). Accordingly, from the step of forming the conductive layer CDL, the conductive layer CDL may be automatically disconnected under the light emitting devices LD.
  • the conductive layer CDL may be disconnected.
  • the inversely tapered cavity CVT is formed after the pixel electrodes ELT are formed, but the present invention is not limited thereto.
  • a cavity having a reverse tapered shape may be formed in the passivation layer PSV prior to the formation of the pixel electrodes ELT.
  • the conductive layer may be automatically disconnected.
  • a second photomask PRM2 (also referred to as a “second photoresist pattern”) is formed on the conductive layer CDL to match the region where each contact electrode CNE is to be formed. .
  • the first end EP1 of the light emitting element(s) LD and the pixel electrode ELT eg, the first and/or third pixel electrodes ELT1 and ELT3 adjacent thereto; and a conductive area overlapping the second end EP2 of the light emitting element(s) LD and a region of the pixel electrode ELT (eg, the second and/or fourth pixel electrodes ELT2 and ELT4) adjacent thereto.
  • a second photomask PRM2 may be formed on one region of the layer CDL.
  • each contact electrode CNE is formed thereon.
  • the first end portion EP1 and the first electrode ELT1 of the first light emitting device LD1 are formed on the first electrode ELT1 .
  • a first contact electrode CNE1 is formed, and the second end EP2 and the second electrode ELT2 of the first light emitting element LD1 and the first end EP1 and the third electrode of the second light emitting element LD2 are formed.
  • the second contact electrode CNE2 may be formed on the ELT3
  • the third contact electrode CNE3 may be formed on the second end EP2 and the fourth electrode ELT4 of the second light emitting device LD2 .
  • the contact electrodes CNE can be stably separated.
  • the cavity CVT in advance, it is positioned on the first end EP1 and the second end EP2 of the light emitting device LD connected between the pair of pixel electrodes ELT.
  • the contact electrodes CNE may be stably separated.
  • the second photomask PRM2 may be removed. Thereafter, the pixel PXL may be formed by selectively forming the overcoat layer OC.
  • the insulating patterns INP instead of removing the second photomask PRM2 , the insulating patterns INP according to the embodiment of FIGS. 9C and 11C may be formed using the second photomask PRM2 .
  • each insulating pattern INP may be formed on each contact electrode CNE by curing the second photomask PRM2 .
  • the conductive layer CDP can be stably disconnected.
  • the conductive layer CDP may be automatically disconnected even under the light emitting device LD. Accordingly, a short defect caused by a residue of the conductive layer CDP and/or the contact electrodes CNE may be effectively prevented.
  • the light emitting device LD, the first insulating layer INS1 and the protective layer PSV under each light emitting device LD It may include a cavity (CVT) formed in the.
  • the light emitting device LD is formed by a pair of pixel electrodes ELT (eg, first and second electrodes ELT1 , ELT2) or a process of forming the contact electrodes CNE to be connected between the third and fourth electrodes ELT3 and ELT4) prevents a short defect that may occur under the light emitting device LD can do.
  • the first insulating layer INS1 and the first insulating layer INS1 are formed through a single mask process using the first photomask PRM1.
  • the cavity CVT may be formed under the light emitting device alignment region AR by simultaneously etching the passivation layer PSV.
  • the passivation layer PSV is etched to a wider width than that of the first insulating layer INS1 due to the difference in the etching ratio between the first insulating layer INS1 and the passivation layer PSV, and the light emitting device alignment region AR ), a cavity (CVT) having a reverse tapered shape may be formed in the lower portion.
  • the conductive layer CDL is automatically disconnected (or opened) by the cavity CVT from the step of forming the conductive layer CDL for forming the contact electrodes CNE, and the light emitting device LD is manufactured. It is possible to more effectively prevent a short defect from occurring between the first end EP1 and the second end EP2 .
  • the contact electrodes CNE are formed through a single mask process using the second photomask PRM2 . can be formed simultaneously. Accordingly, a mask used for manufacturing the pixel PXL may be reduced, and manufacturing efficiency of the display device DD may be increased.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예에 의한 화소는, 베이스 층 상의 회로 소자, 상기 회로 소자 상의 보호층, 상기 보호층 상에서 서로 마주하는 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 전극 및 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 위치한 발광 소자, 상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하도록 상기 발광 소자의 상기 제1 단부 상에 위치한 제1 컨택 전극, 상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하도록 상기 발광 소자의 상기 제2 단부 상에 위치한 제2 컨택 전극, 및 상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하여 상기 발광 소자의 하부에 위치하며 상기 보호층 및 상기 제1 절연층에 있는 캐비티를 포함한다.

Description

화소 및 이를 구비한 표시 장치와 그의 제조 방법
본 발명의 실시예들은 화소 및 이를 구비한 표시 장치와 그의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 발광 소자를 포함한 화소 및 이를 구비한 표시 장치와 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 화소는, 베이스 층 상의 회로 소자, 상기 회로 소자 상의 보호층, 상기 보호층 상에서 서로 마주하는 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상의 제1 절연층, 상기 제1 전극 및 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 위치한 발광 소자, 상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하도록 상기 발광 소자의 상기 제1 단부 상에 위치한 제1 컨택 전극, 상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하도록 상기 발광 소자의 상기 제2 단부 상에 위치한 제2 컨택 전극, 및 상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하여 상기 발광 소자의 하부에 위치하며 상기 보호층 및 상기 제1 절연층에 있는 캐비티를 포함할 수 있다.
일 실시예에서, 상기 캐비티는, 상기 보호층에 대응하는 하부 영역에서 제1 폭을 가질 수 있고, 상기 제1 절연층에 대응하는 상부 영역에서 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다.
일 실시예에서, 상기 제2 폭은 상기 발광 소자의 길이보다 짧을 수 있다.
일 실시예에서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은, 상기 제2 폭만큼 서로 이격될 수 있다.
일 실시예에서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 서로 동일한 층에 있을 수 있고, 상기 캐비티에 의해 서로 분리될 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 상기 제1 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극에 전기적으로 연결될 수 있고, 상기 제2 컨택 전극은 상기 제1 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소는 상기 제1 전극 및 상기 제2 전극의 하부에서 상기 캐비티 내부의 측벽 상에 남은 도전막을 포함할 수 있고, 상기 도전막은 상기 제1 컨택 전극 및 상기 제2 컨택 전극과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 전극 및 상기 제2 전극의 하부에 위치된 도전막들은 서로 이격될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 컨택 전극 상의 제1 절연 패턴, 및 상기 제2 컨택 전극 상에 위치되며 상기 제1 절연 패턴으로부터 이격된 제2 절연 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 제1 절연 패턴 및 상기 제2 절연 패턴은 동일한 포토 레지스트 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 컨택 전극은 상기 제1 절연 패턴의 하부에만 위치될 수 있고, 상기 제2 컨택 전극은 상기 제2 절연 패턴의 하부에만 위치될 수 있다.
일 실시예에서, 상기 보호층은 적어도 한 층의 유기 절연막을 포함할 수 있고, 상기 제1 절연층은 적어도 한 층의 무기 절연막을 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극 및 상기 제2 전극의 하부에 위치하며 상기 제1 전극의 일 부분 및 상기 제2 전극의 일 부분과 중첩하는 제1 뱅크, 및 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함한 발광 영역을 둘러싸는 비발광 영역에 위치한 제2 뱅크 중 적어도 하나를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는 베이스 층, 및 상기 베이스 층 상의 화소를 포함할 수 있다. 상기 화소는, 상기 베이스 층 상의 회로 소자, 상기 회로 소자 상의 보호층, 상기 보호층 상에서 서로 마주하는 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상의 제1 절연층, 상기 제1 전극 및 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 위치한 발광 소자, 상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하도록 상기 발광 소자의 상기 제1 단부 상에 위치한 제1 컨택 전극, 상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하도록 상기 발광 소자의 상기 제2 단부 상에 위치한 제2 컨택 전극, 및 상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하여 상기 발광 소자의 하부에 위치하며 상기 보호층 및 상기 제1 절연층에 있는 캐비티를 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 베이스 층 상에 회로 소자 및 보호층을 순차적으로 형성하는 단계, 상기 보호층 상에 서로 마주하도록 제1 전극 및 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극을 커버하도록 제1 절연층을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극 사이의 영역 하부에서 상기 제1 절연층 및 상기 보호층에 캐비티를 형성하는 단계, 상기 제1 절연층 상에 발광 소자를 공급하고 상기 발광 소자가 상기 절연층 상에 위치하며 상기 캐비티와 중첩하도록 상기 제1 전극 및 상기 제2 전극의 사이에 상기 발광 소자를 정렬하는 단계, 상기 발광 소자를 포함한 화소 영역 상에 도전막을 형성하는 단계, 및 상기 캐비티의 상부 및 하부에서 상기 도전막이 단선되도록 상기 도전막을 식각하여 상기 발광 소자의 제1 단부 및 상기 발광 소자의 제2 단부 상에 각각 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 캐비티를 형성하는 단계는, 상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하는 상기 제1 절연층의 일 영역 상부를 제외한 나머지 영역 상에 제1 포토 마스크를 형성하는 단계, 및 상기 제1 포토 마스크가 노출하는 영역에서 상기 제1 절연층을 전체 두께만큼 식각하고 상기 보호층에는 상기 제1 절연층보다 식각 폭보다 넓은 폭의 트렌치를 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 컨택 전극 및 상기 제2 컨택 전극을 형성하는 단계는, 상기 발광 소자의 제1 단부 및 상기 제1 전극의 일 영역, 및 상기 발광 소자의 제2 단부 및 상기 제2 전극의 일 영역과 중첩되는 상기 도전막의 일 영역 상에 제2 포토 마스크를 형성하는 단계, 및 상기 제2 포토 마스크를 이용하여 상기 도전막을 식각하여 상기 제1 컨택 전극 및 상기 제2 컨택 전극을 동시에 형성하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 발광 소자를 포함한 화소의 제조에 사용되는 마스크를 저감하면서도, 상기 발광 소자의 제1 단부와 제2 단부 사이의 쇼트 결함을 효과적으로 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도들이다.
도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 표시 패널의 구성을 개략적으로 나타내는 단면도들이다.
도 4a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 4b 내지 도 4d는 각각 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 9a 내지 도 9c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 11a 내지 도 11c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 12a 내지 도 12l은 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 사시도이다. 도 2a 및 도 2b는 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 단면도들이다. 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 표시 패널(DP)의 구성을 개략적으로 나타내는 단면도들이다.
먼저 도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NA)("베젤 영역"이라고도 함)을 포함할 수 있다. 표시 영역(DA)은 화소들을 포함함으로써 영상을 표시하는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 영역으로서, 비표시 영역(NA)에서는 영상이 표시되지 않을 수 있다. 예를 들어, 비표시 영역(NA)은 표시 영역(DA)의 가장자리 또는 주변을 따라 표시 영역(DA)을 둘러쌀 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있고, 화소들을 포함할 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있고, 표시 영역(DA)에는 화소들이 배열될 수 있다.
표시 영역(DA)은 표시 장치(DD)의 적어도 일면에 형성될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(DD)의 전면에 형성될 수 있고, 이외에도 표시 장치(DD)의 측면 및/또는 배면에도 추가적으로 형성될 수 있다.
비표시 영역(NA)은 표시 영역(DA)의 적어도 일 영역을 둘러싸도록 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 화소들에 연결되는 배선들, 패드들 및/또는 구동 회로를 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있다. 일 예로, 표시 장치(DD)는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 도 1에서는 표시 장치(DD)가 각진 모서리(예를 들어, 표시 장치(DD)의 각 모서리에서 표시 장치(DD)의 두 변들 사이의 각도가 90° 또는 대략적으로 90°인 모서리)를 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 곡선형의 모서리를 포함할 수도 있다.
편의상 도 1에서는 표시 장치(DD)가 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 것으로 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로, 상기 장변과 단변의 연장 방향에 수직한 방향(일 예로, 표시 장치(DD)의 두께 또는 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다. 다만, 이는 표시 장치(DD)의 형상에 따라 변경될 수 있다.
표시 장치(DD)는 적어도 일 영역에서 변형이 가능하도록 가요성(flexibility)을 가지거나, 전체 영역에서 실질적인 변형이 일어나지 않도록 가요성을 가지지 않을 수 있다. 즉, 표시 장치(DD)는 가요성의(flexible) 표시 장치이거나, 경성의(rigid) 표시 장치일 수 있다. 표시 장치(DD)가 적어도 일 영역에서 가요성을 가질 경우, 상기 가요성을 가지는 부분에서 접히거나 휘어지거나 말리는 형태로 변형될 수 있다.
도 2a를 참조하면, 표시 장치(DD)는, 표시 패널(DP)과 상기 표시 패널(DP)의 상부에 배치되는 윈도우(WD)를 포함할 수 있다. 일 실시예에서, 윈도우(WD)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 윈도우(WD)는 표시 패널(DP)의 일면 상에 직접 형성될 수 있다. 일 실시예에서, 윈도우(WD)는 표시 패널(DP)과 별개로 제조된 이후, 접착 부재(OCA)(일 예로, 광학 투명 접착 부재)를 통해 표시 패널(DP)과 결합될 수 있다.
표시 패널(DP)은 영상을 표시하기 위한 화소들을 포함하며, 다양한 종류 및/또는 구조의 표시 패널일 수 있다. 일 예로, 표시 패널(DP)은 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel), 나노 스케일 내지 마이크로 스케일일 수 있으나 이에 한정되지 않는 크기의 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(Nano/Micro-scale LED Display panel, Nano/Micro LED panel), 유기 발광 다이오드와 퀀텀 닷(Quantum dot)을 이용하는 퀀텀 닷 유기 발광 표시 패널(Quantum dot Organic Light Emitting Display panel, QD OLED panel), 초소형 발광 다이오드와 퀀텀 닷을 이용하는 퀀텀 닷 초소형 발광 다이오드 표시 패널(Quantum dot Nano/Micro-scale LED Display panel, QD Nano/Micro LED panel) 등과 같이 자발광이 가능한 표시 패널일 수 있으나, 이에 한정되지는 않는다.
표시 패널(DP) 상에는 상기 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다.
윈도우(WD)는 유리 또는 플라스틱을 비롯하여 다양한 물질로 형성될 수 있고, 단일 층 또는 다중 층으로 구성될 수 있다. 또한, 윈도우(WD)는 적어도 일 영역에서 가요성을 가지거나, 가요성을 가지지 않을 수 있다.
도 2b를 참조하면, 표시 장치(DD)는 터치 센서(TS)를 더 포함할 수 있다. 일부 실시예들에서, 표시 장치(DD)는 다양한 종류 및/또는 방식의 다른 센서(일 예로, 지문 센서, 압력 센서, 온도 센서) 및/또는 입력 감지 장치를 포함할 수 있다.
터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치되어 사용자에 의한 터치 입력을 검출할 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)과 윈도우(WD)의 사이에 배치되도록 표시 패널(DP)의 전면(영상이 표시되는 상부면) 상에 제공될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 일체로 제조될 수 있다. 예를 들어, 터치 센서(TS)를 구성하기 위한 센서 전극들 및/또는 센서 소자는, 표시 패널(DP)의 적어도 일면 상에 직접 형성될 수 있다.
다른 실시예에서, 터치 센서(TS)는 표시 패널(DP)과 별개로 제조된 이후, 표시 패널(DP)의 주변에 제공될 수 있다. 일 예로, 터치 센서(TS)는 표시 패널(DP)의 적어도 일면 상에 배치 및/또는 부착될 수 있다.
도 3a를 참조하면, 표시 패널(DP)은 베이스 층(BSL)을 포함할 수 있다. 표시 패널(DP)은, 상기 베이스 층(BSL)의 일면 상에 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL) 및 박막 봉지층(TFE)(또는, 봉지층)도 포함할 수 있다. 다만, 표시 패널(DP)의 구조가 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)의 일부 구성은 생략되거나, 다른 구성으로 대체될 수 있다. 또한, 표시 패널(DP)의 일부 구성은 함께 결합될 수도 있다. 일부 실시예에서, 표시 패널(DP)은 추가적인 구성 및/또는 요소를 더 포함할 수 있다.
일 예로, 표시 패널(DP)이 수동형 표시 장치의 표시 패널일 경우, 화소 회로층(PCL)은 생략될 수도 있다. 이 경우, 화소들을 구동하기 위한 배선들만이 표시 소자층(DPL)의 하부에 배치되거나, 상기 배선들이 표시 소자층(DPL)에 직접 연결 및/또는 형성될 수 있다.
실시예에 따라서는, 박막 봉지층(TFE)을 형성하는 대신, 베이스 층(BSL)의 일면 상에 상부 기판을 배치할 수도 있을 것이다. 상기 상부 기판은 실링재에 의해 베이스 층(BSL)과 결합될 수 있다.
베이스 층(BSL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 베이스 층(BSL)이 경성 기판인 경우, 상기 베이스 층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 다른 실시예에서, 베이스 층(BSL)이 가요성 기판인 경우, 상기 베이스 층(BSL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 일부 실시예에서, 베이스 층(BSL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
베이스 층(BSL)의 일면 상에는 화소 회로층(PCL)이 제공될 수 있다. 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하기 위한 회로 소자들 및 상기 회로 소자들에 연결되는 각종 배선들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하는 트랜지스터들 및 스토리지 커패시터와, 각각의 화소 회로에 연결되는 게이트선들, 데이터선들 및 전원선들을 포함할 수 있다. 실시예에 따라, 게이트선들은 적어도 주사선들을 포함할 수 있으며, 이외에도 다른 종류의 제어선들을 선택적으로 더 포함할 수 있다. 일부 실시예에서, 화소 회로층(PCL)은 상기 회로 소자들 및/또는 배선들을 커버하는 보호층을 비롯하여 적어도 한 층의 절연층을 더 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 각 화소의 광원을 구성하는 발광 소자를 포함할 수 있다. 일 실시예에서, 발광 소자는 무기 발광 다이오드(일 예로, 나노 또는 마이크로 스케일의 크기를 가진 초소형의 무기 발광 다이오드)일 수 있으나, 이에 한정되지는 않는다.
표시 소자층(DPL) 상에는 박막 봉지층(TFE)(또는, 봉지층)이 배치될 수 있다. 박막 봉지층(TFE)은 봉지 기판이거나 다중 층의 봉지막일 수 있다. 박막 봉지층(TFE)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFE)은 무기막, 유기막 및 무기막이 차례로 적층되어 있는 다중 층 구조를 가질 수 있다. 박막 봉지층(TFE)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투하는 것을 방지(또는, 실질적으로 방지)함으로써, 화소들을 보호할 수 있다.
도 3b를 참조하면, 표시 패널(DP)은 표시 소자층(DPL)으로부터 방출되는 광을 변환하기 위한 광 변환층(LCL)을 더 포함할 수 있다. 예를 들어, 표시 패널(DP)이 표시 소자층(DPL)의 상부 방향(일 예로, 제3 방향(DR3))으로 빛을 방출하여 상기 표시 패널(DP)의 전면에서 영상을 표시한다고 할 때, 광 변환층(LCL)은 표시 소자층(DPL)의 상부에 배치될 수 있다. 일 예로, 광 변환층(LCL)은 표시 소자층(DPL)과 박막 봉지층(TFE)의 사이에 제공될 수 있다.
광 변환층(LCL)은, 각 화소(PXL)의 색에 부합되는 하나의 색(일 예로, 소정 색)의 컬러 필터 물질을 포함한 컬러 필터 및/또는 하나의 색(일 예로, 소정 색)에 대응하는 컬러 변환 입자들(일 예로, 퀀텀 닷)을 포함함으로써, 표시 소자층(DPL)의 각 화소 영역에서 생성된 광을 변환할 수 있다. 예를 들어, 광 변환층(LCL)은 표시 소자층(DPL)에서 생성된 광 중 특정 파장 대역의 광을 선택적으로 투과시키거나, 및/또는 표시 소자층(DPL)에서 생성된 광의 파장대역을 변환할 수 있다.
도 3a 및 도 3b에서는 표시 패널(DP)이 발광 표시 패널인 것으로 가정하여, 상기 표시 패널(DP)의 예시적 구성을 설명하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)의 종류에 따라 표시 패널(DP)의 구성은 다양하게 변경될 수 있다.
도 4a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 4b 내지 도 4d는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도들이다. 예를 들어, 도 4b 내지 도 4d는 도 4a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 4a 내지 도 4d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 4a 내지 도 4d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에는 각각 제2 반도체층(SCL2) 및 제1 반도체층(SCL1)이 배치될 수 있다.
일부 실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 일부 실시예에서, 제1 반도체층(SCL1)은 다른 물질로 형성될 수도 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류 및/또는 구조에 따라 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있다. 일부 실시예에서, 활성층(ACT)은 다른 물질로도 형성될 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 일부 실시예에서, 제2 반도체층(SCL2)은 다른 물질로 형성될 수도 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양 단부들(일 예로, 제1 단부(EP1) 및 제2 단부(EP2))의 사이에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는, 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2) 외에도, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 감싸는(일 예로, 외주면을 감싸는) 절연성 피막(INF)을 더 포함할 수 있다. 발광 소자(LD)는, 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 4c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단(일 예로, 제1 단부(EP1)) 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 이 경우, 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
일부 실시예에서, 발광 소자(LD)는 도 4d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단(일 예로, 제2 단부(EP2)) 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각의 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 일부 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면(일 예로, 발광 소자(LD)의 외주면)에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 활성층(ACT)을 둘러싸도록(일 예로, 적어도 활성층(ACT)의 외주면을 둘러싸도록) 발광 소자(LD)의 표면에 형성될 수 있다. 일부 실시예에서, 절연성 피막(INF)은 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다. 예를 들어, 절연성 피막(INF)은 제1 및 제2 반도체층들(SCL1, SCL2)의 외주면을 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다. 일부 실시예에서, 절연성 피막(INF)은 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2)의 외주면을 둘러쌀 수 있고, 전극층들(ETL1, ETL2) 각각의 일 단부를 노출할 수 있다. 일부 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면을 커버하도록, 예를 들어, 활성층(ACT)의 외주면을 커버하도록, 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 적어도 하나의 전극(일 예로, 후술할 화소 전극 및/또는 컨택 전극) 등과 단락되는 것을 방지 또는 보호할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 명세서에서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 경우에 따라, "연결(또는, 접속)"이라는 용어는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, 산화 규소(SiOx)(일 예로, SiO2), 질화 규소(SiNx)(일 예로, Si3N4), 산화 알루미늄(AlxOy)(일 예로, Al2O3), 및 산화 타이타늄(TiOx)(일 예로, TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
일부 실시예에서, 발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화 또는 저감할 수 있고, 이에 따라 발광 소자(LD)의 수명 및 효율을 향상시킬 수 있다. 일부 실시예에서, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게(또는, 실질적으로 균일하게) 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치(DD)를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 5는 본 발명의 일 실시예에 의한 표시 패널(DP)을 나타내는 평면도이다. 일부 실시예에서, 도 5의 표시 패널(DP)은 도 4a 내지 도 4d의 실시예들에서 설명한 발광 소자(LD)를 각 화소의 광원으로 이용할 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 일부 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 배치될 수 있다.
도 5를 참조하면, 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소들을 포함할 수 있다. 일부 실시예에 따라, 화소들은 제1 색 화소들(PXL1), 제2 색 화소들(PXL2) 및/또는 제3 색 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1 색 화소들(PXL1), 제2 색 화소들(PXL2) 및 제3 색 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(들)(PXL)"이라 하기로 한다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(DP)의 중앙 영역에 배치되고, 비표시 영역(NA)은 표시 영역(DA)의 가장자리 또는 주변을 따라 표시 영역(DA)을 둘러싸도록 표시 패널(DP)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NA)의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다. 상기 표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치되며, 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 스트라이프(Stripe) 배열 구조 또는 펜타일(PENTILE®) 배열 구조 등에 따라 화소들(PXL)이 규칙적으로 배열될 수 있다. 실시예에 따라, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색의 빛을 방출하는 제1 색 화소들(PXL1), 제2 색의 빛을 방출하는 제2 색 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 색 화소들(PXL3)이 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1 색 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 색 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 색 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다. 일 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 각각 제1 색, 제2 색 및 제3 색의 발광 소자들(LD)을 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 일 실시예에서, 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는, 서로 동일한 색의 발광 소자들(LD)을 구비하되, 각각의 발광 소자(LD) 상에 배치된 서로 다른 색상의 광 변환층(LCL)을 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 제어 신호(일 예로, 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호)) 및/또는 전원(일 예로, 소정의 전원(일 예로, 제1 전원 및 제2 전원))에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 4a 내지 도 4d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 일부 실시예에서, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 일 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
일부 실시예에서, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 6a 내지 도 6c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 6a 내지 도 6c에 도시된 각각의 화소(PXL)는 도 5의 표시 패널(DP)에 구비된 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3) 중 어느 하나일 수 있다. 일부 실시예에서, 상기 제1 색 화소(PXL1), 제2 색 화소(PXL2) 및 제3 색 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 6a 내지 도 6c를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함한다. 일부 실시예에서, 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 일부 실시예에서, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(Bottom Metal Layer, BML)("하부 금속 전극", "하부 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는 싱크(sync) 기술)을 사용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 일부 실시예에서, 제1 트랜지스터(M1)의 채널을 구성하는 반도체층의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결될 수 있고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간(일 예로, 소정의 센싱 기간) 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 6a 내지 도 6c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
일부 실시예에서, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 6a 내지 도 6c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 일부 실시예에서, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 발광부(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
일 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함), 및 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)의 전압과 제2 전원(VSS)의 전압은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고레벨의 화소 전압을 공급하는 고전위 전원일 수 있고, 제2 전원(VSS)은 저레벨의 화소 전압을 공급하는 저전위 전원일 수 있다.
일 실시예에서, 발광부(EMU)는, 도 6a의 실시예에서와 같이 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 전극(ELT1), 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 발광부(EMU)의 일 전극(일 예로, 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결될 수 있고, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 상기 발광 소자들(LD)의 제2 단부들(EP2)은 상기 발광부(EMU)의 다른 전극(일 예로, 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
도 6a의 실시예에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직-병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 6b의 실시예에서와 같이 두 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 6b를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제4 전극(ELT4)은 상기 발광부(EMU)의 캐소드 전극일 수 있다. 발광부(EMU)의 나머지 전극들, 일 예로, 제2 및 제3 전극들(ELT2, ELT3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주할 수도 있다.
일부 실시예에서, 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 도 6c의 실시예에서와 같이 네 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 6c를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단, 제5 전극(ELT5) 및 제6 전극(ELT6)과 상기 제5 및 제6 전극들(ELT5, ELT6)의 사이에 순방향으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함한 제3 직렬 단, 제7 전극(ELT7) 및 제8 전극(ELT8)과 상기 제7 및 제8 전극들(ELT7, ELT8)의 사이에 순방향으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함한 제4 직렬 단을 포함할 수 있다.
각각의 직렬 단은 한 쌍의 화소 전극들(일 예로, 두 개의 화소 전극들)과, 상기 한 쌍의 화소 전극들의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있고, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 화소 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 그리고, 발광부(EMU)의 마지막 화소 전극, 일 예로 제8 전극(ELT8)은 상기 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극들, 일 예로, 제2 내지 제7 전극들(ELT2~ELT7)은, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ELT2) 및 제3 전극(ELT3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 유사하게, 제4 전극(ELT4) 및 제5 전극(ELT5)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성하고, 제6 전극(ELT6) 및 제7 전극(ELT7)은 서로 일체 또는 비일체로 연결되어 제3 중간 전극(IET3)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제4 및 제5 전극들(ELT4, ELT5)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주하며, 제6 및 제7 전극들(ELT6, ELT7)을 통합하여 하나의 제3 중간 전극(IET3)으로 간주할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 상기 발광 소자들(LD)을 직렬 또는 직-병렬 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 일부 실시예에서, 발광 소자들(LD)을 직렬 또는 직-병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 6a 내지 도 6c는 발광 소자들(LD)을 병렬 구조 또는 직-병렬 구조로 연결한 실시예들을 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 일 실시예에서는 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)을 서로 직렬로만 연결할 수도 있다.
발광 소자들(LD) 각각은, 적어도 하나의 화소 전극(일 예로, 제1 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제8 전극(ELT8)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 이와 같이 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 7은 직-병렬 구조의 발광부(EMU)를 포함한 화소(PXL)에 있어서 상기 발광부(EMU)를 중심으로 화소 영역(PXA)의 예시적 구조를 도시한 것이고, 도 8은 병렬 구조의 발광부(EMU)를 포함한 화소(PXL)에 있어서 상기 발광부(EMU)를 중심으로 화소 영역(PXA)의 예시적 구조를 도시한 것이다.
편의상, 도 7에서는 도 6b의 실시예에서와 같이 2단 직-병렬 구조를 갖는 발광부(EMU)를 도시하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는 3단 이상의 직-병렬 구조(일 예로, 도 6c의 4단 직-병렬 구조)로 구성될 수도 있고, 발광부(EMU)를 구성하는 직렬 단의 개수 등에 따라 발광부(EMU)의 구조는 다양하게 변경될 수 있다.
도 8에서는 도 7의 실시예에서와 유사하게 네 개로 분리된 전극들을 두 개의 그룹으로 나눠 서로 연결함으로써, 제1 화소 전극과 제2 화소 전극을 구성한 병렬 구조의 발광부(EMU)를 도시하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 병렬 구조의 발광부(EMU)는 보다 적은 개수(일 예로, 두 개 또는 세 개)의 전극들을 포함할 수도 있다.
또한, 도 7 및 도 8에서는 화소 영역(PXA)이 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 실시예를 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로 표시하기로 한다. 다만, 이는 화소 영역(PXA)의 크기 및/또는 형상에 따라 변경될 수 있다.
먼저 도 5 내지 도 7을 참조하면, 화소(PXL)는 발광부(EMU)의 각 직렬 단에 대응하는 복수의 발광 소자 배열 영역들(AR)을 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 직렬 단에 대응하는 제1 발광 소자 배열 영역(AR1)과 제2 직렬 단에 대응하는 제2 발광 소자 배열 영역(AR2)을 포함할 수 있다. 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 화소 영역(PXA)의 내부에서 서로 이격되어 배치될 수 있다.
화소(PXL)의 발광부(EMU)가 하나의 직렬 단만을 포함할 경우, 화소 영역(PXA)에는 단일의 발광 소자 배열 영역(AR)(또는 발광 영역(EA))만이 배치될 수도 있다. 다만, 후술할 도 8의 실시예에서와 같이 화소(PXL)의 발광부(EMU)가 하나의 직렬 단만을 포함하더라도 상기 직렬 단에 병렬 연결되는 복수의 발광 소자들(LD)이 두 개 이상의 발광 소자 배열 영역들(AR)에 나뉘어 배치될 수도 있다.
실시예에 따라, 각각의 화소 영역(PXA)에서, 적어도 하나의 발광 소자 배열 영역(AR)을 포함한 일 영역은 해당 화소(PXL)의 발광 영역(EA)을 구성할 수 있다. 화소 영역(PXA) 중 발광 영역(EA)을 제외한 나머지 영역은 비발광 영역(NEA)일 수 있다. 실시예에 따라, 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다.
예를 들어, 화소 영역(PXA)은, 발광 소자들(LD)이 배치되어 빛을 방출할 수 있는 발광 영역(EA)과, 상기 발광 영역(EA)을 제외한 비발광 영역(NEA)을 포함할 수 있다. 일부 실시예에서, 발광 영역(EA)은 적어도 하나의 직렬 단에 대응하는 적어도 하나의 발광 소자 배열 영역(AR)을 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)은 각 직렬 단의 발광 소자들(LD)이 배열 및/또는 정렬되어 상기 발광 소자들(LD)에 의해 빛을 방출할 수 있는 영역으로서, "발광 소자 정렬 영역" 또는 "서브 발광 영역"이라고도 지칭할 수 있다. 이러한 각각의 발광 소자 배열 영역(AR)은 적어도 한 쌍의 화소 전극들(ELT)과, 상기 화소 전극들(ELT)의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 제1 발광 소자 배열 영역(AR1)은 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 유사하게, 제2 발광 소자 배열 영역(AR2)은 제3 전극(ELT3) 및 제4 전극(ELT4)과, 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
일부 실시예에서, 각각의 발광 소자 배열 영역(AR)은, 각각의 화소 전극(ELT)을 인접한 발광 소자들(LD)에 안정적으로 연결하거나, 및/또는 연속된 두 직렬 단들을 연결하기 위한 컨택 전극들(CNE)을 더 포함할 수 있다. 본 실시예를 설명함에 있어서, 제1 내지 제4 전극들(ELT1~ELT4)을 화소 전극들로 규정하고, 컨택 전극들(CNE)은 화소 전극들과 별개의 요소로 설명하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제4 전극들(ELT1~ELT4)과 컨택 전극들(CNE)을 포괄하여 화소 전극들로 간주할 수도 있다.
실시예에 따라, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 실질적으로 서로 유사 또는 동일한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 일부 실시예에서, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치되는 발광 소자들(LD)의 개수나, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE)의 형상 등은 서로 동일하거나 상이할 수 있다.
화소(PXL)의 구조를 보다 전체적인 관점에서 설명하면, 화소(PXL)는, 해당 화소 영역(PXA)에 형성된 복수의 화소 전극들(ELT), 각각의 발광 소자 배열 영역(AR)에서 화소 전극들(ELT)의 사이에 배열된 발광 소자들(LD), 및 상기 발광 소자들(LD)을 화소 전극들(ELT)에 안정적으로 연결하기 위한 컨택 전극들(CNE)을 포함할 수 있다.
실시예에 따라, 상기 화소(PXL)가 형성되는 베이스 층(BSL)의 일면을 기준으로, 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 순차적으로 배치될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
화소 전극들(ELT)은, 각각의 발광 소자 배열 영역(AR)에 배치된 적어도 한 쌍의 전극들을 포함할 수 있다. 예를 들어, 화소 전극들(ELT)은, 제1 발광 소자 배열 영역(AR1)에 서로 마주하여 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제2 발광 소자 배열 영역(AR2)에 서로 마주하여 배치된 제3 전극(ELT3) 및 제4 전극(ELT4)을 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)에서, 제1 내지 제4 전극들(ELT1, ELT4)은 제1 방향(DR1)을 따라 상호 이격되도록 배치되고, 각각 제2 방향(DR2)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 방향(DR1)은 가로 방향(또는, 행 방향)일 수 있고, 제2 방향(DR2)은 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
일부 실시예에서, 각각의 화소 영역(PXA)에서, 제1 내지 제4 전극들(ELT1, ELT4)은 균일한 폭을 가지거나 불균일한 폭을 가질 수 있으며, 굴곡부를 포함하거나 포함하지 않을 수 있다. 즉, 제1 내지 제4 전극들(ELT1, ELT4) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 내지 제4 전극들(ELT1~ELT4) 중 일부는 먼저 하나의 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 영역(일 예로, 각 화소 영역(PXA)의 상단 영역 및/또는 하단 영역)에서 단선되어 각각의 화소 전극(ELT)으로 분리될 수 있다. 이에 따라, 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 정렬하기 위한 정렬 신호의 수를 저감하면서도, 각각의 화소 전극(ELT)을 각각의 직렬 단(일 예로, 각 화소(PXL) 내에 있는 어느 하나의 직렬 단)에 대응하는 개별 전극으로 형성할 수 있다.
각 직렬 단을 구성하는 한 쌍의 화소 전극들(ELT)은 각각의 발광 소자 배열 영역(AR)에서 상대적으로 서로 근접하게 배치되고, 나머지 영역에서는 상대적으로 먼 거리에 배치될 수 있다. 예를 들어, 한 쌍의 화소 전극들(ELT)은, 각각의 발광 소자 배열 영역(AR)에서 제1 간격을 두고 서로 마주하도록 배치되고, 비발광 영역(NEA)에서는 상기 제1 간격보다 넓은 제2 간격을 두고 서로 마주하도록 배치될 수 있다.
이에 따라, 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 공급 및 정렬하는 단계에서, 발광 소자들(LD)을 원하는 영역에 배열할 수 있게 된다. 예를 들어, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들)에 정렬 신호들(일 예로, 소정의 정렬 신호들)을 인가하여 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 정렬할 때, 인접한 화소 전극들(ELT) 사이의 거리가 상대적으로 가까운 발광 소자 배열 영역들(AR)에서 보다 강한 전계가 발생할 수 있다. 이에 따라, 발광 소자들(LD)이 발광 소자 배열 영역들(AR)의 내부에 배열될 수 있다. 예를 들어, 발광 소자들(LD)은, 인접한 화소 전극들(ELT) 상에 위치하며, 발광 소자 배열 영역들(AR)의 내부에 배열될 수 있다.
상기 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은, 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결될 수 있다. 그리고, 상기 화소 전극들(ELT) 중 다른 하나, 일 예로 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다.
실시예에 따라, 화소 전극들(ELT)은 컨택 전극들(CNE)을 통해 발광 소자들(LD)에 연결될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 컨택 전극(CNE)을 통해 인접한 적어도 하나의 발광 소자(LD)의 제1 단부(EP1) 또는 제2 단부(EP2)에 연결될 수 있다.
발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 나뉘어 배열될 수 있다. 이러한 발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 배치된 한 쌍의 인접 화소 전극들(ELT)의 사이에 배열될 수 있다. 여기서, 발광 소자들(LD)이 한 쌍의 인접 화소 전극들(ELT)의 사이에 배열된다 함은, 상기 발광 소자들(LD)의 적어도 일 영역이 상기 한 쌍의 인접 화소 전극들(ELT) 사이의 영역 및/또는 그의 상/하부 영역에 배열됨을 의미할 수 있다.
예를 들어, 발광 소자들(LD)은, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 나뉘어 배열된 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다. 제1 및 제2 발광 소자들(LD1, LD2)은, 각각 제1 및 제2 전극들(ELT1, ELT2)의 사이, 및 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)은 각각의 컨택 전극(CNE)에 의해 각각의 화소 전극(ELT)에 연결될 수 있다. 일부 실시예에서, 연속한 두 직렬 단들에 배치된 발광 소자들(LD)은 적어도 하나의 컨택 전극(CNE)에 의해 서로 직렬로 연결될 수 있다.
예를 들어, 화소(PXL)는, 각각의 화소 전극(ELT) 상에 배치되며 상기 화소 전극(ELT)에 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)를 상기 화소 전극(ELT)에 연결하는 컨택 전극들(CNE)을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제1 전극(ELT1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 전극(ELT2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제3 전극(ELT3) 상에도 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 연결할 수 있다.
이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 소자 배열 영역(AR1)으로부터 제2 발광 소자 배열 영역(AR2)으로 연장되어, 제2 전극(ELT2)을 제3 전극(ELT3)에 연결할 수 있다. 일 실시예에서, 제2 컨택 전극(CNE2)은 각각 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치된 복수의 분리형 전극들로 구성될 수 있고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제2 컨택 전극(CNE2)에 의해 제1 직렬 단과 제2 직렬 단이 연결될 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제4 전극(ELT4) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 연결할 수 있다.
이와 같은 방식으로, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 컨택 전극들(CNE)을 이용하여 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 직렬로 연결할 수 있다.
일부 실시예에서, 각각의 발광 소자 배열 영역(AR)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호를 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 소자 배열 영역(AR)에서 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 컨택 전극들(CNE)을 이용하여 보다 다수인 발광 소자들(LD)의 배열 방향에 맞춰 화소 전극들(ELT)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 개선하고, 화소(PXL)의 광 효율을 향상시킬 수 있게 된다.
일 실시예에서, 각각의 컨택 전극(CNE)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다.
일부 실시예에서, 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(들)(ELT)의 사이에는 도시되지 않은 절연층(일 예로, 후술할 도 9a 내지 도 9c의 제1 절연층(INS1))이 개재되고, 상기 절연층을 관통하는 각각의 컨택홀(CH)(일 예로, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2))을 통해 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(들)(ELT)이 서로 연결될 수 있다. 이 경우, 상기 절연층에 의해 화소 전극들(ELT)을 안정적으로 커버함으로써, 화소 전극들(ELT)이 후속 공정에서 손상되는 것을 방지할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 제3 컨택 전극(CNE3)은 제4 컨택홀(CH4)을 통해 제4 전극(ELT4)에 전기적으로 연결될 수 있다. 제2 및 제3 전극들(ELT2, ELT3)에 공통으로 연결되는 제2 컨택 전극(CNE2)은, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 전기적으로 연결되고, 제3 컨택홀(CH3)을 통해 제3 전극(ELT3)에 전기적으로 연결될 수 있다.
일 실시예에서, 화소 전극들(ELT)과 이에 대응하는 컨택 전극들(CNE)은 각각의 발광 소자 배열 영역(AR)의 외부(일 예로, 비발광 영역(NEA))에서 각각의 컨택홀(CH)을 통해 서로 연결될 수 있다. 이 경우, 적어도 발광 소자들(LD)이 배열된 영역을 피해 절연층에 컨택홀(CH)을 형성하기 위한 공정을 진행할 수 있으므로, 발광 소자들(LD)의 손상을 방지 또는 저감할 수 있다.
도 8을 참조하면, 발광부(EMU)는 도 6a의 실시예에 대응하는 1단의 직렬 구조(즉, 병렬 구조)로 구성될 수 있다. 이 경우, 각각의 화소 영역(PXA)은 단일의 발광 소자 배열 영역(AR)을 포함하거나 복수의 발광 소자 배열 영역들(AR)을 포함할 수 있다.
예를 들어, 도 8의 실시예에서도, 도 7의 실시예에서와 같이 제1 발광 소자 배열 영역(AR1)에 제1 및 제2 전극들(ELT1, ELT2)을 배치하고, 제2 발광 소자 배열 영역(AR2)에 제3 및 제4 전극들(ELT3, ELT4)을 배치하되, 제1 컨택 전극(CNE1)을 이용하여 제1 및 제3 전극들(ELT1, ELT3)을 연결하고, 제2 컨택 전극(CNE2)을 이용하여 제2 및 제4 전극들(ELT2, ELT4)을 연결할 수 있다. 이 경우, 제1 및 제3 전극들(ELT1, ELT3)은 전기적으로 하나의 전극(일 예로, 제1 화소 전극)을 구성할 수 있고, 제2 및 제4 전극들(ELT2, ELT4)은 전기적으로 하나의 전극(일 예로, 제2 화소 전극)을 구성할 수 있다. 그리고, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 발광 소자들(LD)과, 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결된 발광 소자들(LD)은 서로 병렬로 연결될 수 있다.
다른 실시예에서, 제1 및 제3 전극들(ELT1, ELT3) 중 어느 하나의 전극만을 형성하거나, 및/또는 제2 및 제4 전극들(ELT2, ELT4) 중 어느 하나의 전극만을 형성할 수도 있다.
도 9a 내지 도 9c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 9a 내지 도 9c는 도 7의 Ⅰ~Ⅰ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 도 9a의 실시예와 비교하여, 도 9b의 실시예는 캐비티(CVT)의 내부에 도전막의 잔사(RSD)를 더 포함하고, 도 9c의 실시예는 컨택 전극들(CNE)의 상부에 배치된 절연 패턴들(INP)을 더 포함한다.
화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 도 9a 내지 도 9c는, 임의의 트랜지스터(M)(일 예로, 제1 컨택부(CNT1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 연결되는 트랜지스터)를 도시하기로 한다. 상기 화소 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 도 9a 내지 도 9c는 제2 컨택부(CNT2)를 통해 제4 전극(ELT4)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
먼저 도 5 내지 도 9a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 패널(DP)은, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들이 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(M) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 일부 실시예에서, 화소 회로층(PCL)은, 각각의 화소 회로(PXC) 및/또는 발광부(EMU)에 연결되는 적어도 하나의 전원 배선 및/또는 신호 배선을 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 제1 전원선(PL1) 및 제2 전원선(PL2)과, 주사선들(SL) 및 데이터선들(DL)을 비롯한 신호 배선들을 포함할 수 있다.
일부 실시예에서, 화소 회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 보호층(PSV)을 포함할 수 있다. 실시예에 따라, 보호층(PSV)은 각 화소(PXL)의 회로 소자들 및 이에 연결된 배선들을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
일부 실시예에서, 화소 회로층(PCL)은 적어도 일부의 트랜지스터(M)의 하부에 배치되는 적어도 하나의 차광층(또는, 상기 트랜지스터(M)의 하부 금속층(BML)) 등을 포함한 제1 도전층을 더 포함할 수도 있다. 제1 도전층은 도전성을 가지는 적어도 하나의 도전 물질을 포함할 수 있고, 제1 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제1 도전층이 선택적으로 형성된 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지(또는, 실질적으로 방지)할 수 있다. 버퍼층(BFL)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
버퍼층(BFL) 상에는 반도체 층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역(일 예로, 소스 및 드레인 영역)을 포함할 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 일부 실시예에서, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 불순물(일 예로, 소정의 불순물)이 도핑된 반도체 패턴일 수 있다.
일부 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
일 실시예에서, 상기 트랜지스터들(M) 중 일부와 나머지 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(M) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 각각의 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다. 일부 실시예에서, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선(일 예로, 주사선(SL))을 더 포함할 수 있다. 제2 도전층은 도전성을 가지는 적어도 하나의 도전 물질을 포함할 수 있고, 제2 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 순차적으로 관통하는 해당 관통홀들을 통해 해당 트랜지스터(M)의 반도체 패턴(SCP)의 제1 및 제2 영역들에 연결될 수 있다. 일부 실시예에서, 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 배선(일 예로, 소정의 배선)(일 예로, 데이터선(DL))을 더 포함할 수 있다. 제3 도전층은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 제3 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 층간 절연층(ILD2)의 구성 물질이 특별히 한정되지는 않는다.
제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 화소 회로층(PCL)과 표시 소자층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 배선(일 예로, 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2)))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택부(CNT1)를 통해, 발광부(EMU)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))에 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 발광부(EMU)의 마지막 화소 전극(일 예로, 제4 전극(ELT4))에 연결될 수 있다. 제4 도전층은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 제4 도전층을 구성할 수 있는 도전 물질이 특별히 한정되지는 않는다.
제4 도전층 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 보호층(PSV)은 적어도 한 층의 유기 절연층을 포함하며 화소 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연층은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
본 발명의 일 실시예에서, 보호층(PSV)은 발광 소자들(LD)이 배열되는 적어도 하나의 발광 소자 배열 영역(AR)에서 적어도 일부 두께만큼 식각되어, 상기 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성할 수 있다. 예를 들어, 보호층(PSV)은 발광 소자들(LD)의 하부에서 제1 폭(W1)만큼 식각되어 상기 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성할 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 발광부(EMU)는 보호층(PSV)을 관통하는 적어도 하나의 컨택부(일 예로, 제1 컨택부(CNT1) 및 제2 컨택부(CNT2))를 통해 해당 화소(PXL)의 화소 회로(PXC) 및/또는 배선(일 예로, 소정의 전원 배선(일 예로, 제2 전원선(PL2))) 등에 연결될 수 있다. 각각의 컨택부는 적어도 하나의 컨택홀 또는 비아홀의 형태로 구성될 수 있으나, 이에 한정되지는 않는다.
예를 들어, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 배치될 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 소자 배열 영역들(AR)에 배치된 복수의 화소 전극들(ELT)(일 예로, 제1 내지 제4 전극들(ELT1~ELT4)) 및 상기 화소 전극들(ELT)의 사이에 직렬, 병렬 또는 직-병렬로 연결된 복수의 발광 소자들(LD), 및 상기 화소 전극들(ELT)과 발광 소자들(LD)을 연결하는 복수의 컨택 전극들(CNE)을 포함할 수 있다.
도 9a 내지 도 9c에서는 각각 하나의 발광 소자(LD)를 도시하였지만, 도 7 및 도 8의 실시예들에서와 같이 각각의 화소(PXL)는 첫 번째 및 마지막 화소 전극들(일 예로, 제1 및 제4 전극들(ELT1, ELT4))의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 따라서, 도 9a 내지 도 9c의 실시예들 및 후술할 다른 실시예들을 설명함에 있어, 각각의 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하기로 한다.
일부 실시예에서, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층을 더 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 화소 전극들(ELT) 상에 배치된 제1 절연층(INS1)을 더 포함하며, 화소 전극들(ELT), 제1 절연층(INS1), 발광 소자들(LD) 및 컨택 전극들(CNE) 등이 형성된 발광부(EMU)의 상부를 전면적으로 커버하는 오버 코트층(OC)을 선택적으로 더 포함할 수 있다.
화소 전극들(ELT)은 발광 영역(EA)에 서로 이격되어 배치될 수 있다. 일 예로, 각각의 발광 소자 배열 영역(AR)에는, 한 쌍의 인접 화소 전극들(ELT)(일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2), 또는 제3 전극(ELT3) 및 제4 전극(ELT4))이 보호층(PSV) 상에서 서로 마주할 수 있다.
실시예에 따라, 각각의 화소 전극(ELT)은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 내지 제4 전극들(ELT1~ELT4) 각각은 해당 화소 영역(PXA)의 외곽 영역 및/또는 인접한 화소 영역들(PXA)의 사이 영역에서 양단이 끊긴 독립된 패턴을 가질 수 있다. 일 실시예에서, 적어도 하나의 화소 전극(일 예로, 제1 전극(ELT1))은 해당 화소 영역(PXA)의 외곽 영역 및/또는 인접한 화소 영역들(PXA)의 사이 영역에서 끊어진 독립된 패턴을 가지고, 적어도 하나의 다른 화소 전극(일 예로, 제4 전극(ELT4))은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어, 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 화소 전극(일 예로, 소정 화소 전극)(일 예로, 이웃 화소(PXL)의 제4 전극(ELT4))에 일체로 연결될 수 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함함으로써, 도전성을 가질 수 있다. 일 예로, 화소 전극들(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소 전극들(ELT)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 화소 전극들(ELT)은 다양한 도전 물질 중 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있고, 화소 전극들(ELT)의 구성 물질이 특별히 한정되지는 않는다. 일부 실시예에서, 화소 전극들(ELT)은 서로 동일한 도전 물질을 포함하거나, 서로 다른 도전 물질을 포함할 수 있다.
또한, 화소 전극들(ELT) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 화소 전극들(ELT) 각각은 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 일부 실시예에서, 화소 전극들(ELT) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
화소 전극들(ELT)을 포함한 베이스 층(BSL)의 일면 상에는 제1 절연층(INS1)이 배치된다. 실시예에 따라, 제1 절연층(INS1)은 먼저 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 화소 전극들(ELT)의 일 영역이 노출되도록 제1 절연층(INS1)을 부분적으로 개구하거나, 제1 절연층(INS1)에 적어도 하나의 컨택홀(일 예로, 제1 및 제2 컨택홀들(CH1, CH2)을 형성함으로써, 각각의 화소 전극(ELT)을 각각의 컨택 전극(CNE)에 연결할 수 있다. 화소 전극들(ELT)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 화소 전극들(ELT)이 손상되는 것을 방지 또는 저감할 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 적어도 한 층의 무기 절연막을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)이 배열되는 적어도 하나의 발광 소자 배열 영역(AR)에서 제2 폭(W2)만큼 개구되어 상기 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성할 수 있다. 실시예에 따라, 제2 폭(W2)은 발광 소자들(LD)의 길이(도 4a의 L)보다 짧을 수 있다. 일 예로, 제2 폭(W2)은 발광 소자들(LD)의 길이(L)보다 0.5 ㎛ 이상 짧을 수 있다. 이에 따라, 발광 소자들(LD)이 캐비티(CVT)의 상부에 안정적으로 배열될 수 있다.
본 발명의 일 실시예에서, 캐비티(CVT)는 역 테이퍼 형상을 가질 수 있다. 예를 들어, 캐비티(CVT)는 보호층(PSV)에 대응하는 하부 영역에서 제1 폭(W1)을 가지고, 제1 절연층(INS1)에 대응하는 상부 영역에서 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 이 경우, 캐비티(CVT)의 형성 이후에 진행되는 컨택 전극들(CNE)의 형성 공정에서, 상기 컨택 전극들(CNE)을 형성하기 위한 도전막을 형성하는 과정에서 상기 도전막이 자동적으로 단선(또는 개방)될 수 있다. 이에 따라, 각 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)의 사이에서 쇼트 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
제1 절연층(INS1) 등이 형성된 각각의 발광 영역(EA)(또는, 각각의 발광 소자 배열 영역(AR))에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 실시예에서, 발광 소자들(LD)의 공급에 앞서, 각각의 발광 영역(EA)(또는, 각각의 발광 소자 배열 영역(AR))을 둘러싸도록 표시 영역(DA)에 뱅크와 같은 댐 구조물이 형성될 수 있다. 이후, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 다수의 발광 소자들(LD)을 공급하고, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들) 각각에 정렬 신호(일 예로, 소정의 정렬 신호 또는 정렬 전압))를 인가함에 의해 상기 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 정렬할 수 있다.
일 실시예에서, 발광 소자들(LD)은 각각의 발광 영역(EA)(또는, 각각의 발광 소자 배열 영역(AR))에 배치된 한 쌍의 인접 화소 전극들(ELT) 사이의 영역 상에 배열되도록 제1 절연층(INS1) 상에 배치될 수 있다. 일부 실시예에서, 발광 소자들(LD)은 상기 한 쌍의 화소 전극들(ELT) 중 적어도 하나와 중첩되거나 중첩되지 않도록 배열될 수 있다.
예를 들어, 적어도 하나의 제1 발광 소자(LD1)는 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제1 전극(ELT1) 및 제2 전극(ELT2)을 향하도록 상기 제1 전극(ELT1)및 제2 전극(ELT2) 사이의 영역 상에서 제1 절연층(INS1) 상에 배열될 수 있다. 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나 중첩되지 않을 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나 중첩되지 않을 수 있다.
유사하게, 적어도 하나의 제2 발광 소자(LD2)는 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제3 전극(ELT3) 및 제4 전극(ELT4)을 향하도록 상기 제3 전극(ELT3) 및 제4 전극(ELT4) 사이의 영역 상에서 제1 절연층(INS1) 상에 배열될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 전극(ELT3)과 중첩되거나 중첩되지 않을 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 전극(ELT4)과 중첩되거나 중첩되지 않을 수 있다.
본 발명의 일 실시예에서, 발광 소자들(LD)은 캐비티(CVT)의 상부에 위치하도록 제1 절연층(INS1) 상에 배치될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 중앙 영역은 캐비티(CVT)의 상부에 위치되고, 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제2 단부들(EP2)은 상기 캐비티(CVT)의 양측에서 제1 절연층(INS1) 상에 배치될 수 있다.
도 9a 내지 도 9c에는 하나의 제1 발광 소자(LD)를 중심으로 화소(PXL)의 단면을 도시하였으나, 제2 발광 소자들(LD2)의 하부에도 캐비티(CVT)가 형성될 수 있다. 제2 발광 소자들(LD2)은 제1 발광 소자들(LD1)과 실질적으로 동일한 구조 및/또는 방식으로 상기 캐비티(CVT)의 상부에 배치될 수 있다.
컨택 전극들(CNE)은 각각 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 배치될 수 있다. 예를 들어, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은, 각각 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 배치될 수 있고, 또한 제1 및 제2 전극들(ELT1, ELT2) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 컨택홀(CH1)을 통해 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다. 제2 컨택 전극(CNE2)은, 제2 컨택홀(CH2)을 통해 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
유사하게, 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)은, 각각 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 배치될 수 있고, 또한 제3 및 제4 전극들(ELT3, ELT4) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제3 컨택홀(CH3)을 통해 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 연결할 수 있다. 제3 컨택 전극(CNE3)은 제4 컨택홀(CH4)을 통해 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 연결할 수 있다.
컨택 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 통해 상기 발광 소자들(LD)로부터 방출되는 광이, 컨택 전극들(CNE)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
본 발명의 일 실시예에서, 컨택 전극들(CNE)은 서로 동일한 층에 배치되며, 동시에 형성될 수 있다. 예를 들어, 컨택 전극들(CNE)은 하나의 도전막으로부터 형성되며, 동시에 패터닝될 수 있다. 일 예로, 각각의 발광 소자 배열 영역(AR)에 배치된 한 쌍의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2), 또는 제2 및 제3 컨택 전극들(CNE2, CNE3))은 단일의 마스크 공정을 통해, 상기 발광 소자 배열 영역(AR)에 형성된 캐비티(CVT)의 상부에서 서로 이격되도록 분리될 수 있다. 상기 한 쌍의 컨택 전극들(CNE)은 캐비티(CVT)에 의해 안정적으로 단선(또는 오픈)될 수 있으며, 캐비티(CVT)의 상부 영역에서의 제2 폭(W2)만큼(일 예로, 제2 폭(W2)에 대응하는 거리만큼) 서로 이격될 수 있다.
이와 같이 컨택 전극들(CNE)을 동시에 패터닝할 경우, 화소(PXL) 및 이를 구비한 표시 패널(DP)의 제조 공정을 간소화할 수 있다. 일부 실시예에서, 발광 소자들(LD)의 하부에 캐비티(CVT)를 형성해둘 경우, 컨택 전극들(CNE)을 형성하기 위한 도전막의 형성 및/또는 패터닝 공정에서 상기 도전막이 발광 소자들(LD)의 하부에서 안정적으로 단선되도록 할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)과 제2 단부들(EP2)의 사이에서 전기적 안정성을 확보하고, 쇼트 결함을 방지할 수 있다.
컨택 전극들(CNE) 상에는 오버 코트층(OC)이 배치될 수 있다. 예를 들어, 오버 코트층(OC)은, 화소 전극들(ELT), 제1 절연층(INS1), 발광 소자들(LD) 및 컨택 전극들(CNE)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성될 수 있다. 이러한 오버 코트층(OC)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 일부 실시예에서, 오버 코트층(OC)은 화소들(PXL)의 광 효율을 높이기 위하여 저굴절 물질로 형성될 수 있다.
일 실시예에서, 오버 코트층(OC)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 오버 코트층(OC)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 오버 코트층(OC)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다.
도 9b를 참조하면, 컨택 전극들(CNE)을 형성하기 위한 도전막의 형성 과정에서 캐비티(CVT)의 내부로 유입된 도전 물질이 완전히 제거되지 않았을 경우, 화소(PXL)는 캐비티(CVT) 내부의 측벽 등에 남은 도전막의 잔사(RSD)를 포함할 수 있다. 상기 도전막의 잔사(RSD)는 컨택 전극들(CNE)과 동일한 물질을 포함할 수 있다.
다만, 도전막의 잔사(RSD)는 한 쌍의 화소 전극들(ELT) 중 어느 하나의 하부에(일 예로, 한 쌍의 화소 전극들(ELT) 중 어느 하나의 하부에만) 잔류하거나, 상기 한 쌍의 화소 전극들(ELT) 각각의 하부에 잔류하더라도 상기 한 쌍의 화소 전극들(ELT) 각각의 하부에 위치된 도전막의 잔사(RSD)는 서로 분리될 수 있다. 예를 들어, 컨택 전극들(CNE)을 형성하기 위한 도전막은 캐비티(CVT)의 바닥면(일 예로, 중앙 영역)에서는 완전히 제거될 수 있고, 이에 따라 한 쌍의 화소 전극들(ELT) 각각의 하부에 위치된 도전막의 잔사(RSD)는 서로 분리될 수 있다. 따라서, 도전막의 잔사(RSD)는 쇼트 결함을 야기하지 않을 수 있다.
도 9c를 참조하면, 화소(PXL)는 각각의 컨택 전극(CNE) 상에 개별적으로 배치된 절연 패턴들(INP)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 제1 컨택 전극(CNE1) 상에 배치된 제1 절연 패턴(INP1)과, 제2 컨택 전극(CNE2) 상에 배치되며 제1 절연 패턴(INP1)으로부터 분리된 제2 절연 패턴(INP2)을 더 포함할 수 있다. 일부 실시예에서, 화소(PXL)가 제3 컨택 전극(CNE3)을 포함할 경우, 화소(PXL)는 제3 컨택 전극(CNE3) 상에 배치된 절연 패턴을 더 포함할 수 있다.
일 실시예에서, 절연 패턴들(INP)은 컨택 전극들(CNE)의 형성을 위한 도전막의 패터닝 공정에서 사용되는 포토 마스크를 사용하여 형성된 것일 수 있다. 예를 들어, 컨택 전극들(CNE)의 형성 이후, 포토 마스크를 제거하지 않고 경화하여 발광 소자들(LD) 및 컨택 전극들(CNE)을 안정적으로 고정하는 절연 패턴들(INP)로 형성할 수 있다. 이 경우, 절연 패턴들(INP)은 서로 동일한 포토 레지스트 물질을 포함할 수 있다. 일부 실시예에서, 각각의 절연 패턴(INP)과 각각의 컨택 전극(CNE)의 형성 영역이 일치할 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 제1 절연 패턴(INP1)의 하부에(일 예로, 제1 절연 패턴(INP1)의 하부에만) 위치하고, 제2 컨택 전극(CNE2)은 제2 절연 패턴(INP2)의 하부에(일 예로, 제2 절연 패턴(INP2)의 하부에만) 위치할 수 있다.
도 9a 내지 도 9c의 실시예들에서, 화소(PXL)는 발광 소자들(LD)의 하부에 위치한 적어도 하나의 캐비티(CVT)를 포함한다. 일 예로, 화소(PXL)는 각각의 발광 소자 배열 영역(AR)에 배치된 적어도 하나의 캐비티(CVT)를 포함할 수 있다.
각각의 캐비티(CVT)는 각각의 발광 소자 배열 영역(AR)에 배열된 적어도 하나의 발광 소자(LD)(일 예로, 복수의 제1 발광 소자들(LD1) 또는 복수의 제2 발광 소자들(LD2))의 하부에서, 상기 발광 소자 배열 영역(AR)에서 마주하는 한 쌍의 화소 전극들(ELT) 사이의 영역에 대응하여 보호층(PSV) 및 제1 절연층(INS1)에 형성될 수 있다. 상기 캐비티(CVT)는 보호층(PSV)에 대응하는 하부 영역에서 상기 보호층(PSV)의 식각 너비에 상응하는 제1 폭(W1)을 가지고, 제1 절연층(INS1)에 대응하는 상부 영역에서 상기 제1 절연층(INS1)의 식각 너비에 상응하는 제2 폭(W2)을 가질 수 있다. 이때, 제2 폭(W2)은 각각의 발광 소자(LD)의 길이(L)보다 짧을 수 있다. 이에 따라, 발광 소자(LD)가 캐비티(CVT)의 상부에서 한 쌍의 화소 전극들(ELT)의 사이에 배열될 수 있다.
상술한 본 발명의 실시예들에 따르면, 컨택 전극들(CNE)의 형성을 위한 도전막의 형성 및 식각 공정에서, 캐비티(CVT)에 의해 상기 컨택 전극들(CNE)이 자동적으로 및/또는 효과적으로 단선되도록 할 수 있다. 이에 따라, 하나의 포토 마스크를 이용하여 컨택 전극들(CNE)을 동시에 형성하면서도, 발광 소자들(LD)의 제1 단부들(EP1)과 제2 단부들(EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
일 실시예에서, 제2 폭(W2)은 제1 폭(W1)보다도 좁을 수 있고, 이에 따라 캐비티(CVT)는 역 테이퍼 형상을 가질 수 있다. 이 경우, 컨택 전극들(CNE)을 형성하기 위한 도전막의 성막 과정(일 예로, 증착 공정)에서 캐비티(CVT)에 의해 도전막이 자동적으로 단선될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부들(EP1)과 제2 단부들(EP2)의 사이에서 쇼트 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
도 10은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 10은 도 7의 실시예에 의한 변경 실시예를 나타낸다.
도 11a 내지 도 11c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 11a 내지 도 11c는 도 10의 Ⅱ~Ⅱ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타내는 것으로서, 각각 도 9a 내지 도 9c의 실시예들에 대한 변경 실시예들을 나타낸다.
도 10 내지 도 11c의 실시예들을 설명함에 있어서, 도 7 내지 도 9c의 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 10 내지 도 11c를 참조하면, 화소(PXL)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 더 포함할 수 있다. 제1 뱅크(BNK1)는 화소 전극들(ELT)과 중첩되도록 적어도 발광 영역(EA)에 배치되고, 제2 뱅크(BNK2)는 각각의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 배치될 수 있다. 도 10 내지 도 11c의 실시예들에서는, 화소(PXL)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 모두 포함하는 것으로 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 일 실시예에서는 화소(PXL)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2) 중 어느 하나만을 포함할 수도 있다.
제1 뱅크(BNK1)는 화소 전극들(ELT)의 하부에 배치될 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 베이스 층(BSL)의 두께 방향(일 예로, 제3 방향(DR3))에서 화소 전극들(ELT) 각각의 일 영역과 중첩되도록 상기 화소 전극들(ELT)의 하부에 배치될 수 있다.
제1 뱅크(BNK1)는 발광 소자들(LD)의 주변에 벽(wall) 구조물을 형성하기 위한 것으로서, 분리형의 패턴들 또는 일체형의 패턴으로 형성될 수 있다. 예를 들어, 제1 뱅크(BNK1)는, 도 10 내지 도 11c에 도시된 바와 같이, 적어도 하나의 화소 전극(ELT)의 일 영역과 중첩되며 한 쌍의 인접 화소 전극들(ELT)의 사이에서 서로 분리된 복수의 분리형 뱅크 패턴들을 포함할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 일 실시예에서는 제1 뱅크(BNK1)가 각각의 발광 소자 배열 영역(AR)에 대응하는 개구부 또는 홈을 포함하는 일체형의 뱅크 패턴으로 형성될 수도 있다.
제1 뱅크(BNK1)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 뱅크(BNK1)는 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일 층 또는 다중 층의 절연체로 구성될 수도 있다. 즉, 제1 뱅크(BNK1)의 구성 물질 및/또는 패턴 형상은 다양하게 변경될 수 있다.
제1 뱅크(BNK1)가 화소 전극들(ELT) 각각의 일 영역 하부에 배치됨에 따라, 상기 제1 뱅크(BNK1)가 형성된 영역에서 화소 전극들(ELT)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제1 뱅크(BNK1)는 화소 전극들(ELT)과 함께 반사성 뱅크("반사 격벽"이라고도 함)를 구성할 수 있다. 예를 들어, 화소 전극들(ELT) 및/또는 제1 뱅크(BNK1)를 반사성을 가지는 물질로 형성하거나, 상기 화소 전극들(ELT) 및/또는 제1 뱅크(BNK1)의 돌출된 측벽 상에 반사성을 가지는 적어도 하나의 반사막을 형성할 수 있다. 이에 따라, 화소 전극들(ELT)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 보다 표시 패널(DP)의 정면 방향을 향하도록 유도할 수 있다. 이와 같이, 제1 뱅크(BNK1)를 이용하여 화소 전극들(ELT)의 일 영역을 상부 방향으로 돌출시킬 경우, 화소(PXL)에서 생성되는 광 중에서 표시 패널(DP)의 정면 방향으로 향하는 광의 비율을 높여, 화소(PXL)의 광 효율을 향상시킬 수 있다.
제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EA)을 규정하는 구조물로서, 일 예로 화소 정의막일 수 있다. 예를 들어, 제2 뱅크(BNK2)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다. 일 예로, 제2 뱅크(BNK2)는 각 화소 영역(PXA)의 경계 영역 및/또는 인접한 화소 영역들(PXA) 사이의 영역에 배치될 수 있다.
제2 뱅크(BNK2)는 화소 전극들(ELT)과 부분적으로 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)까지 연장되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 발광 영역(EA) 내에서 끊길 수 있다.
일부 실시예에서, 제2 뱅크(BNK2)는 제1 및/또는 제2 컨택부(CNT1, CNT2)와 중첩되거나 중첩되지 않을 수 있다. 예를 들어, 제1 및/또는 제2 컨택부(CNT1, CNT2)는 제2 뱅크(BNK2)와 중첩되도록 비발광 영역(NEA)에 형성되거나, 또는 제2 뱅크(BNK2)와 중첩되지 않도록 발광 영역(EA) 내에 형성될 수 있다.
제2 뱅크(BNK2)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 제2 뱅크(BNK2)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 제2 뱅크(BNK2)는 흑색의 불투명 패턴으로 형성되어 광의 투과를 차단할 수 있다. 일 실시예에서, 화소(PXL)의 광 효율을 보다 높일 수 있도록 제2 뱅크(BNK2)의 표면(일 예로, 측벽)에 도시되지 않은 반사막이 형성될 수도 있다.
일부 실시예에서, 제2 뱅크(BNK2)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물로도 기능할 수 있다. 예를 들어, 제2 뱅크(BNK2)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
일 실시예에서, 제2 뱅크(BNK2)는, 제1 뱅크(BNK1)를 형성하는 공정에서 상기 제1 뱅크(BNK1)와 동일한 층에 동시에 형성될 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는, 제1 뱅크(BNK1)를 형성하는 공정과는 별개의 공정을 통해, 상기 제1 뱅크(BNK1)와 동일 또는 상이한 층에 형성될 수도 있다. 일 예로, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)의 상부(일 예로, 제1 절연층(INS1)의 상부)에 형성될 수도 있다. 제2 뱅크(BNK2)의 위치는 실시예에 따라 달라질 수 있다. 또한, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 부분적으로 중첩되거나, 중첩되지 않을 수 있다.
도 12a 내지 도 12l은 본 발명의 일 실시예에 의한 표시 장치(DD)의 제조 방법을 순차적으로 나타내는 단면도들이다. 예를 들어, 도 12a 내지 도 12l은 도 7 내지 도 9c의 실시예에 의한 화소(PXL)를 포함한 표시 장치(DD)의 제조 단계에 있어서, 상기 화소(PXL)의 제조 단계를 순차적으로 나타낸다. 편의상, 도 12a 내지 도 12l에서는 도 9a의 실시예에 대응하는 화소(PXL)의 단면을 나타내기로 한다. 캐비티(CVT) 및 표시 소자층(DPL)을 형성하는 방법을 중심으로, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 포함한 표시 장치(DD)의 제조 방법이 설명될 수 있다.
도 7 내지 도 12a를 참조하면, 먼저 베이스 층(BSL) 상에 화소 회로층(PCL)을 형성한다. 예를 들어, 베이스 층(BSL) 상의 각 화소 영역(PXA)에 해당 화소(PXL)의 회로 소자들 및 배선들을 형성한 이후, 상기 회로 소자들 및 배선들을 커버하는 보호층(PSV)을 형성할 수 있다. 이러한 화소 회로층(PCL)은 통상의 백플레인 공정을 통해 형성될 수 있으며, 이에 따라 회로층(PCL)의 형성 방법에 대한 상세한 설명은 생략하기로 한다.
일부 실시예에서, 보호층(PSV)은 적어도 한 층의 유기 절연막을 포함할 수 있고, 이에 따라 화소 회로층(PCL)의 표면을 평탄화할 수 있다. 보호층(PSV)에는 표시 소자층(DPL)과의 연결을 위한 적어도 하나의 컨택부, 일 예로 각 화소(PXL)의 제1 및 제2 컨택부들(CNT1, CNT2)이 형성될 수 있다.
도 7 내지 도 12b를 참조하면, 회로층(PCL) 상의 각 화소 영역(PXA)에, 서로 마주하도록 적어도 한 쌍의 화소 전극들(ELT1, ELT2)을 형성한다. 예를 들어, 제1 발광 소자 배열 영역(AR1)에서 서로 마주하도록 제1 및 제2 전극들(ELT1, ELT2)을 형성하고, 제2 발광 소자 배열 영역(AR2)에서 서로 마주하도록 제3 및 제4 전극들(ELT3, ELT4)을 형성할 수 있다.
일부 실시예에서, 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 적어도 하나의 회로 소자(일 예로, 적어도 하나의 트랜지스터(M))에 연결되도록 형성될 수 있고, 상기 화소 전극들(ELT) 중 다른 하나, 일 예로 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결되도록 형성될 수 있다.
화소 전극들(ELT)은 증착을 비롯한 다양한 도전막의 형성 공정과, 습식 식각을 비롯한 다양한 도전막의 패터닝 공정을 통해 형성될 수 있다. 즉, 화소 전극들(ELT)의 형성 방식이 특별히 한정되지는 않는다.
도 7 내지 도 12c를 참조하면, 화소 전극들(ELT)을 포함한 베이스 층(BSL)의 일면 상에 상기 화소 전극들(ELT)을 커버하도록 제1 절연층(INS1)을 형성한다. 일 예로, 각 화소(PXL)의 화소 전극들(ELT)이 형성된 표시 영역(DA)을 전면적으로 커버하도록 베이스 층(BSL)의 표시 영역(DA) 상에 제1 절연층(INS1)을 형성할 수 있다.
일부 실시예에서, 화소 전극들(ELT)을 포함한 베이스 층(BSL)의 일면 상에 적어도 한 층의 무기 절연막을 형성함으로써, 제1 절연층(INS1)을 형성할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 증착을 비롯한 다양한 절연막의 형성 공정을 통해 형성될 수 있으며, 제1 절연층(INS1)의 형성 방식이 특별히 한정되지는 않는다.
도 7 내지 도 12d를 참조하면, 각각의 캐비티(CVT)를 형성하고자 하는 영역을 제외한 나머지 영역을 가리도록 제1 절연층(INS1) 상에 제1 포토 마스크(PRM1)("제1 포토 레지스트 패턴"이라고도 함)를 형성한다. 예를 들어, 각각의 발광 소자 배열 영역(AR)에서 한 쌍의 화소 전극들(ELT) 사이의 영역(일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2) 사이의 영역, 및 제3 및 제4 화소 전극들(ELT3, ELT4) 사이의 영역)에 대응하는 제1 절연층(INS1)의 일 영역 상부를 제외한 나머지 영역 상에 제1 포토 마스크(PRM1)를 형성 및/또는 배치할 수 있다. 제1 포토 마스크(PRM1)는 다양한 포토 레지스트 물질을 사용하여 형성될 수 있다.
도 7 내지 도 12e를 참조하면, 제1 포토 마스크(PRM1)를 이용하여 한 쌍의 화소 전극들(ELT) 사이의 영역 하부에서 제1 절연층(INS1)과 보호층(PSV)에 캐비티(CVT)를 형성한다. 예를 들어, 제1 포토 마스크(PRM1)를 이용한 건식 식각(dry etching)을 통해 상기 제1 포토 마스크(PRM)가 노출하는 영역에서 제1 절연층(INS1)을 전체 두께만큼 식각함으로써, 상기 노출 영역에 대응하여 제2 폭(W2)만큼 개구되도록 제1 절연층(INS1)을 식각할 수 있다. 일부 실시예에서, 이에 따라 노출된 영역에서 보호층(PSV)을 적어도 일부의 두께만큼 식각 및/또는 애싱(ashing)할 수 있다.
일부 실시예에서, 제1 절연층(INS1)과 보호층(PSV)은 서로 다른 식각비를 가지는 물질로 형성될 수 있다. 예를 들어, 제1 절연층(INS1)은 적어도 한 층의 무기 절연막으로 형성되고, 보호층(PSV)은 적어도 한 층의 유기 절연막을 포함하도록 형성될 수 있다. 이 경우, 제1 절연층(INS1)과 보호층(PSV)의 식각비 차이로 인하여, 보호층(PSV)에는 제1 절연층(INS1)의 식각 폭(즉, 제2 폭(W2))보다 넓은 제1 폭(W1)의 트렌치가 형성될 수 있다. 이에 따라, 역 테이퍼 형상의 캐비티(CVT)가 형성될 수 있다.
도 7 내지 도 12f를 참조하면, 캐비티(CVT)의 형성 이후 제1 포토 마스크(PRM1)를 제거한다.
도 7 내지 도 12g를 참조하면, 제1 절연층(INS1) 상에 발광 소자(LD)를 공급하고, 발광 소자(LD)가 캐비티(CVT)를 포함한 영역 상에서 제1 절연층(INS1) 상에 배치되도록 한 쌍의 화소 전극들(ELT)의 사이에 발광 소자(LD)를 정렬한다. 예를 들어, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 제1 절연층(INS1) 상의 각 화소 영역(PXA)(일 예로, 발광 영역(EA))에 다수의 발광 소자들(LD)을 공급하고, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들) 각각에 정렬 신호(일 예로, 소정의 정렬 신호 또는 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 정렬할 수 있다.
일 예로, 제1 발광 소자 배열 영역(AR1)에서는 제1 발광 소자(들)(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 위치하도록 제1 발광 소자 배열 영역(AR1)의 캐비티(CVT) 형성 영역 상에 제1 발광 소자(들)(LD1)가 정렬될 수 있다. 유사하게, 제2 발광 소자 배열 영역(AR2)에서는 제2 발광 소자(들)(LD2)의 제1 단부(EP1) 및 제2 단부(EP2)가 각각 제3 전극(ELT3) 및 제4 전극(ELT4) 상에 위치하도록 제2 발광 소자 배열 영역(AR2)의 캐비티(CVT) 형성 영역 상에 제2 발광 소자(들)(LD2)가 정렬될 수 있다.
도 7 내지 도 12h를 참조하면, 후속 공정에서 형성될 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(ELT) 사이의 연결을 위한 컨택홀들(CH)을 형성한다. 일 예로, 각각 제1 전극(ELT1) 및 제2 전극(ELT2)의 일 영역을 노출하도록 제1 절연층(INS1)을 관통하는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 형성할 수 있다. 유사하게, 각각 제3 전극(ELT3) 및 제4 전극(ELT4)의 일 영역을 노출하도록 제1 절연층(INS1)을 관통하는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 형성할 수 있다.
도 7 내지 도 12i를 참조하면, 캐비티(CVT) 및 발광 소자(LD)가 배치된 발광 영역(EA)을 포함한 화소 영역(PXA) 상에 도전막(CDL)을 형성한다. 예를 들어, 증착 등을 비롯한 다양한 도전막(CDL)의 성막 공정을 통해, 각각 다수의 발광 소자들(LD)을 포함한 화소 영역들(PXA)을 포함하는 표시 영역(DA) 상에, 전면적으로 도전막(CDL)을 형성할 수 있다.
발광 소자(LD)의 하부에는 캐비티(CVT)가 형성되어 있으므로, 캐비티(CVT)의 상부에서 발광 소자(LD)의 하부면, 일 예로, 발광 소자(LD)의 중앙 영역이 떠있게 된다. 이에 따라, 발광 소자(LD)의 하부에 심(seam) 불량 등이 발생한 경우에도 상기 발광 소자(LD)의 하부면을 따라 도전막(CDL)이 연결되지는 않게 된다. 일부 실시예에서, 도전막(CDL)의 패터닝을 위해 후속될 포토 리소그래피 공정에서, 캐비티(CVT)에 의해 발광 소자(LD)의 하부 영역으로도 광이 입사될 수 있게 된다. 이에 따라, 발광 소자(LD)의 하부에 도전막(CDL)의 잔사가 남는 것을 방지함으로써, 도전막(CDL)의 잔사로 인한 쇼트 결함을 방지할 수 있다.
일부 실시예에서, 도전막(CDL)의 형성 과정에서 도전 물질이 캐비티(CVT)의 내부로 유입되어 캐비티(CVT)의 내부에도 도전막(CDL)이 성막될 수 있다. 일 예로, 캐비티(CVT)의 측벽 및 바닥면 상에도 도전막(CDL)이 성막될 수 있다.
다만, 캐비티(CVT)가 역 테이퍼 형상을 가질 경우, 도전막(CDL)은 캐비티(CVT)의 내부에서 단선될 수 있다. 예를 들어, 역 테이퍼 형상에 의해 캐비티(CVT) 내에 위치한 화소 전극들(ELT)의 배면(일 예로, 역 테이퍼의 시작 지점 및 그 주변 상의 영역)에는 도전 물질이 증착되지 않을 수 있다. 이에 따라, 도전막(CDL)의 형성 단계에서부터, 발광 소자들(LD)의 하부에서는 도전막(CDL)이 자동적으로 단선될 수 있다.
한편, 공정 조건 등에 따라, 역 테이퍼 형상에 의해 캐비티(CVT) 내에 위치한 화소 전극들(ELT)의 배면에도 도전막(CDL)이 증착되는 경우에도, 후속되는 도전막(CDL)의 식각 공정에서 상기 도전막(CDL)이 단선될 수 있다.
본 발명의 일 실시예에서는 화소 전극들(ELT)의 형성 이후에 역 테이퍼 형상의 캐비티(CVT)를 형성하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 전극들(ELT)의 형성에 앞서, 보호층(PSV)의 내부에 역 테이퍼 형상의 캐비티를 형성할 수도 있다. 이 경우, 화소 전극들(ELT)의 형성을 위한 도전막(일 예로, 금속막)의 형성 단계에서, 상기 도전막이 자동적으로 단선될 수도 있다.
도 7 내지 도 12j를 참조하면, 각각의 컨택 전극(CNE)을 형성할 영역에 맞춰 도전막(CDL) 상에 제2 포토 마스크(PRM2) ("제2 포토 레지스트 패턴"이라고도 함)를 형성한다. 예를 들어, 발광 소자(들)(LD)의 제1 단부(EP1) 및 이에 인접한 화소 전극(ELT)(일 예로, 제1 및/또는 제3 화소 전극(ELT1, ELT3))의 일 영역, 및 발광 소자(들)(LD)의 제2 단부(EP2) 및 이에 인접한 화소 전극(ELT)(일 예로, 제2 및/또는 제4 화소 전극(ELT2, ELT4))의 일 영역과 중첩되는 도전막(CDL)의 일 영역 상에 제2 포토 마스크(PRM2)를 형성할 수 있다.
도 7 내지 도 12k를 참조하면, 제2 포토 마스크(PRM2)를 이용한 도전막(CDL)의 식각 공정을 통해 발광 소자(들)(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 각각의 컨택 전극(CNE)을 형성한다. 예를 들어, 제2 포토 마스크(PRM2)를 이용한 습식 식각을 통해 도전막(CDL)을 식각함으로써, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제1 전극(ELT1) 상에 제1 컨택 전극(CNE1)을 형성하고, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 전극(ELT2)과 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제3 전극(ELT3) 상에 제2 컨택 전극(CNE2)을 형성하며, 제2 발광 소자(LD2)의 제2 단부(EP2) 및 제4 전극(ELT4) 상에 제3 컨택 전극(CNE3)을 형성할 수 있다.
예를 들어, 캐비티(CVT)가 형성된 영역의 상부 및 하부에서 도전막(CDL)이 단선되도록 상기 도전막(CDL)을 식각하여 컨택 전극들(CNE)을 동시에 형성하면서도, 상기 컨택 전극들(CNE)을 안정적으로 분리할 수 있다. 예를 들어, 캐비티(CVT)를 미리 형성해 둠으로써, 한 쌍의 화소 전극들(ELT)의 사이에 연결되는 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2) 상에 위치한 컨택 전극들(CNE)을 안정적으로 분리시킬 수 있다.
도 7 내지 도 12l을 참조하면, 컨택 전극들(CNE)의 패터닝 이후 제2 포토 마스크(PRM2)를 제거할 수 있다. 이후, 오버 코트층(OC)을 선택적으로 형성함에 의해 화소(PXL)를 형성할 수 있다.
다른 실시예에서는, 제2 포토 마스크(PRM2)를 제거하는 대신, 상기 제2 포토 마스크(PRM2)를 이용하여 도 9c 및 도 11c의 실시예에 의한 절연 패턴들(INP)을 형성할 수도 있다. 일 예로, 제2 포토 마스크(PRM2)를 경화하여 각각의 컨택 전극(CNE) 상에 각각의 절연 패턴(INP)을 형성할 수 있다.
상술한 실시예에 의하면, 발광 소자(LD)의 주변에서, 제2 포토 마스크(PRM2)의 정렬 오차 등이 발생하더라도, 상기 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 사이의 영역 상에서 도전막(CDP)을 안정적으로 단선시킬 수 있다. 발광 소자(LD)의 하부에서도 도전막(CDP)을 자동적으로 단선시킬 수 있다. 이에 따라, 도전막(CDP)의 잔사 및/또는 컨택 전극들(CNE)에 의한 쇼트 결함을 효과적으로 방지할 수 있다.
전술한 바와 같이, 본 발명의 다양한 실시예들에 의한 화소(PXL)는, 발광 소자(LD)와, 각각의 발광 소자(LD)의 하부에서 제1 절연층(INS1) 및 보호층(PSV)에 형성된 캐비티(CVT)를 포함할 수 있다. 이러한 화소(PXL) 및 이를 구비한 표시 장치(DD)와 그의 제조 방법에 따르면, 발광 소자(LD)를 한 쌍의 화소 전극들(ELT)(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 또는 제3 및 제4 전극들(ELT3, ELT4))의 사이에 연결하기 위한 컨택 전극들(CNE)을 형성하는 과정에서 상기 발광 소자(LD)의 하부에서 발생할 수 있는 쇼트 결함을 방지할 수 있다.
본 발명의 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치(DD)와 그의 제조 방법에 따르면, 제1 포토 마스크(PRM1)를 이용한 단일의 마스크 공정을 통해 제1 절연층(INS1)과 보호층(PSV)을 동시 식각하여 발광 소자 정렬 영역(AR)의 하부에 캐비티(CVT)를 형성할 수 있다. 이 경우, 제1 절연층(INS1)과 보호층(PSV)의 식각비 차이로 인하여 제1 절연층(INS1)에 비해 보호층(PSV)이 보다 넓은 폭으로 식각되면서, 발광 소자 정렬 영역(AR)의 하부에 역 테이퍼 형상의 캐비티(CVT)를 형성할 수 있다.
이에 따라, 컨택 전극들(CNE)을 형성하기 위한 도전막(CDL)의 형성 단계에서부터 캐비티(CVT)에 의해 도전막(CDL)이 자동적으로 단선(또는 오픈)되면서, 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)의 사이에서 쇼트 결함이 발생하는 것을 보다 효과적으로 방지할 수 있다.
추가적으로, 본 발명의 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치(DD)와 그의 제조 방법에 따르면, 제2 포토 마스크(PRM2)를 이용한 단일의 마스크 공정을 통해 컨택 전극들(CNE)을 동시에 형성할 수 있다. 이에 따라, 화소(PXL)의 제조에 사용되는 마스크를 저감하고, 표시 장치(DD)의 제조 효율을 높일 수 있다.
본 발명은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 베이스 층 상의 회로 소자;
    상기 회로 소자 상의 보호층;
    상기 보호층 상에서 서로 마주하는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상의 제1 절연층;
    상기 제1 전극 및 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 위치한 발광 소자;
    상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하도록 상기 발광 소자의 상기 제1 단부 상에 위치한 제1 컨택 전극;
    상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하도록 상기 발광 소자의 상기 제2 단부 상에 위치한 제2 컨택 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하여 상기 발광 소자의 하부에 위치하며, 상기 보호층 및 상기 제1 절연층에 있는 캐비티를 포함하는, 화소.
  2. 제1 항에 있어서,
    상기 캐비티는, 상기 보호층에 대응하는 하부 영역에서 제1 폭을 가지고, 상기 제1 절연층에 대응하는 상부 영역에서 상기 제1 폭보다 좁은 제2 폭을 가지는, 화소.
  3. 제2 항에 있어서,
    상기 제2 폭은 상기 발광 소자의 길이보다 짧은, 화소.
  4. 제2 항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극은, 상기 제2 폭만큼 서로 이격된, 화소.
  5. 제1 항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극은 서로 동일한 층에 있고, 상기 캐비티에 의해 서로 분리된, 화소.
  6. 제1 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전극에 전기적으로 연결되고,
    상기 제2 컨택 전극은 상기 제1 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전극에 전기적으로 연결되는, 화소.
  7. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 하부에서 상기 캐비티 내부의 측벽 상에 남은 도전막을 포함하며,
    상기 도전막은 상기 제1 컨택 전극 및 상기 제2 컨택 전극과 동일한 물질을 포함하는, 화소.
  8. 제7 항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 하부에 위치된 도전막들은 서로 이격된, 화소.
  9. 제1 항에 있어서,
    상기 제1 컨택 전극 상의 제1 절연 패턴; 및
    상기 제2 컨택 전극 상에 위치되며, 상기 제1 절연 패턴으로부터 이격된 제2 절연 패턴을 더 포함하는, 화소.
  10. 제9 항에 있어서,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴은 동일한 포토 레지스트 물질을 포함하는, 화소.
  11. 제9 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 절연 패턴의 하부에만 위치되고,
    상기 제2 컨택 전극은 상기 제2 절연 패턴의 하부에만 위치되는, 화소.
  12. 제1 항에 있어서,
    상기 보호층은 적어도 한 층의 유기 절연막을 포함하고,
    상기 제1 절연층은 적어도 한 층의 무기 절연막을 포함하는, 화소.
  13. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극의 하부에 위치하며, 상기 제1 전극의 일 부분 및 상기 제2 전극의 일 부분과 중첩하는 제1 뱅크; 및
    상기 제1 전극, 상기 제2 전극 및 상기 발광 소자를 포함한 발광 영역을 둘러싸는 비발광 영역에 위치한 제2 뱅크 중 적어도 하나를 더 포함하는, 화소.
  14. 베이스 층; 및
    상기 베이스 층 상의 화소를 포함하며, 상기 화소는,
    상기 베이스 층 상의 회로 소자;
    상기 회로 소자 상의 보호층;
    상기 보호층 상에서 서로 마주하는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상의 제1 절연층;
    상기 제1 전극 및 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 위치한 발광 소자;
    상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하도록 상기 발광 소자의 상기 제1 단부 상에 위치한 제1 컨택 전극;
    상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하도록 상기 발광 소자의 상기 제2 단부 상에 위치한 제2 컨택 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하여 상기 발광 소자의 하부에 위치하며, 상기 보호층 및 상기 제1 절연층에 있는 캐비티를 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 캐비티는, 상기 보호층에 대응하는 하부 영역에서 제1 폭을 가지고, 상기 제1 절연층에 대응하는 상부 영역에서 상기 제1 폭보다 좁은 제2 폭을 가지는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 폭은 상기 발광 소자의 길이보다 짧은, 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극은 서로 동일한 층에 있고, 상기 캐비티에 의해 서로 분리된, 표시 장치.
  18. 베이스 층 상에 회로 소자 및 보호층을 순차적으로 형성하는 단계;
    상기 보호층 상에 서로 마주하는 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극을 커버하도록 제1 절연층을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 사이의 영역 하부에서 상기 제1 절연층 및 상기 보호층에 캐비티를 형성하는 단계;
    상기 제1 절연층 상에 발광 소자를 공급하고, 상기 발광 소자가 상기 절연층 상에 위치하며 상기 캐비티와 중첩하도록 상기 제1 전극 및 상기 제2 전극의 사이에 상기 발광 소자를 정렬하는 단계;
    상기 발광 소자를 포함한 화소 영역 상에 도전막을 형성하는 단계; 및
    상기 캐비티의 상부 및 하부에서 상기 도전막이 단선되도록 상기 도전막을 식각하여, 상기 발광 소자의 제1 단부 및 상기 발광 소자의 제2 단부 상에 각각 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 캐비티를 형성하는 단계는,
    상기 제1 전극 및 상기 제2 전극 사이의 영역에 대응하는 상기 제1 절연층의 일 영역 상부를 제외한 나머지 영역 상에 제1 포토 마스크를 형성하는 단계; 및
    상기 제1 포토 마스크가 노출하는 영역에서, 상기 제1 절연층을 전체 두께만큼 식각하고 상기 보호층에는 상기 제1 절연층보다 식각 폭보다 넓은 폭의 트렌치를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극을 형성하는 단계는,
    상기 발광 소자의 제1 단부 및 상기 제1 전극의 일 영역, 및 상기 발광 소자의 제2 단부 및 상기 제2 전극의 일 영역과 중첩되는 상기 도전막의 일 영역 상에 제2 포토 마스크를 형성하는 단계; 및
    상기 제2 포토 마스크를 이용하여 상기 도전막을 식각하여 상기 제1 컨택 전극 및 상기 제2 컨택 전극을 동시에 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
PCT/KR2021/012151 2020-09-15 2021-09-07 화소 및 이를 구비한 표시 장치와 그의 제조 방법 WO2022059994A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202180063120.4A CN116490975A (zh) 2020-09-15 2021-09-07 像素、包括其的显示设备和制造显示设备的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200118660A KR20220036464A (ko) 2020-09-15 2020-09-15 화소 및 이를 구비한 표시 장치와 그의 제조 방법
KR10-2020-0118660 2020-09-15

Publications (1)

Publication Number Publication Date
WO2022059994A1 true WO2022059994A1 (ko) 2022-03-24

Family

ID=80627065

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/012151 WO2022059994A1 (ko) 2020-09-15 2021-09-07 화소 및 이를 구비한 표시 장치와 그의 제조 방법

Country Status (4)

Country Link
US (1) US11569273B2 (ko)
KR (1) KR20220036464A (ko)
CN (1) CN116490975A (ko)
WO (1) WO2022059994A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023191335A1 (ko) * 2022-03-29 2023-10-05 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205060A (ja) * 2010-03-05 2011-10-13 Sharp Corp 発光装置の製造方法
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20190121894A (ko) * 2018-04-18 2019-10-29 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200070493A (ko) * 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200088954A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101987196B1 (ko) * 2016-06-14 2019-06-11 삼성디스플레이 주식회사 픽셀 구조체, 픽셀 구조체를 포함하는 표시장치 및 그 제조 방법
KR20210044938A (ko) * 2019-10-15 2021-04-26 삼성디스플레이 주식회사 표시 장치
KR20210053391A (ko) * 2019-11-01 2021-05-12 삼성디스플레이 주식회사 표시 장치
KR20210098313A (ko) 2020-01-30 2021-08-10 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US20210242381A1 (en) 2020-01-30 2021-08-05 Samsung Display Co., Ltd. Display device and method of manufacturing the same
KR20210149292A (ko) 2020-06-01 2021-12-09 삼성디스플레이 주식회사 화소, 그 제조 방법 및 그를 포함하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011205060A (ja) * 2010-03-05 2011-10-13 Sharp Corp 発光装置の製造方法
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20190121894A (ko) * 2018-04-18 2019-10-29 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200070493A (ko) * 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200088954A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023191335A1 (ko) * 2022-03-29 2023-10-05 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US11569273B2 (en) 2023-01-31
CN116490975A (zh) 2023-07-25
KR20220036464A (ko) 2022-03-23
US20220085077A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
WO2020059990A1 (ko) 표시 장치 및 그의 제조 방법
WO2020017718A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
WO2020116732A1 (ko) 표시 장치 및 이의 제조 방법
WO2020059989A1 (ko) 표시 장치 및 그의 제조 방법
WO2019208880A1 (ko) 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
WO2020149475A1 (ko) 발광 장치 및 이를 포함하는 표시 장치
WO2020017719A1 (ko) 발광 장치 및 이를 구비한 표시 장치
WO2020013403A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
WO2020032335A1 (ko) 표시 장치 및 그의 제조 방법
WO2021045605A1 (ko) 표시 장치 및 그의 제조 방법
WO2020080624A1 (ko) 표시 장치
WO2022050771A1 (ko) 표시 장치
WO2020071599A1 (ko) 표시 장치 및 그의 제조 방법
WO2020171322A1 (ko) 발광 소자 및 이를 구비한 표시 장치
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2022065873A1 (ko) 표시 장치 및 그의 제조 방법
WO2020013408A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020111417A1 (ko) 표시 장치 및 그의 제조 방법
WO2020213832A1 (ko) 표시 장치 및 그의 제조 방법
WO2022086037A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020111391A1 (ko) 표시 장치 및 그의 제조 방법
WO2022108157A1 (ko) 표시 장치
WO2020149477A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2023277504A1 (ko) 화소 및 이를 구비한 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21869616

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180063120.4

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21869616

Country of ref document: EP

Kind code of ref document: A1