KR20210044938A - 표시 장치 - Google Patents

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KR20210044938A
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electrode
emitting device
light emitting
pad
insulating layer
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KR1020190127760A
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김진영
박미진
박상호
양태훈
이성진
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 표시 영역에 배치되는 화소, 비표시 영역의 일 측에 마련된 패드부 및 패드부를 통해 화소와 연결되는 구동부를 포함하고, 화소는 제1 절연층, 제1 절연층 상에 배치되는 제1 발광 소자, 제1 발광 소자 상에 배치되고, 제1 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층, 제2 절연층 상에 배치되고, 제1 발광 소자의 일 단부에 연결되는 제1 컨택 전극, 및 제2 절연층 상에 배치되고, 제1 발광 소자의 타 단부에 연결되는 제2 컨택 전극을 포함하고, 패드부는 패드 금속층, 패드 금속층 상에 배치되고, 패드 금속층의 적어도 일부를 노출하는 패드 개구부를 포함하는 제1 패드 절연층, 제1 패드 절연층 상에 배치되는 제2 패드 절연층, 및 제1 패드 절연층 상에 배치되고, 패드 개구부를 통해 패드 금속층과 접촉하는 패드 전극을 포함하되, 제2 패드 절연층은 패드 금속층과 중첩하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 영상을 표시할 수 있다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
신뢰성이 높은 무기 결정 구조의 재료를 이용하여 발광 다이오드를 제조하고, 이를 표시 장치의 패널에 배치하여 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도의 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 표시 장치에 대한 개발이 진행되고 있다.
표시 장치의 발광 소자들을 배열하는 과정에서 일부 발광 소자에 단락 및 단선과 같은 불량이 발생할 경우, 발광 소자들의 연결 관계에 따라 불량이 발생한 발광 소자를 포함하는 화소 전체가 발광되지 않는 문제가 발생할 수 있다.
본 발명이 해결하려는 과제는 서로 직렬 및 병렬 연결된 발광 소자들을 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 화소, 상기 비표시 영역의 일 측에 마련된 패드부 및 상기 패드부를 통해 상기 화소와 연결되는 구동부를 포함하고, 상기 화소는 제1 절연층, 상기 제1 절연층 상에 배치되는 제1 발광 소자, 상기 제1 발광 소자 상에 배치되고, 상기 제1 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층, 상기 제2 절연층 상에 배치되고, 상기 제1 발광 소자의 일 단부에 연결되는 제1 컨택 전극, 및 상기 제2 절연층 상에 배치되고, 상기 제1 발광 소자의 타 단부에 연결되는 제2 컨택 전극을 포함하고, 상기 패드부는, 패드 금속층, 상기 패드 금속층 상에 배치되고, 상기 패드 금속층의 적어도 일부를 노출하는 패드 개구부를 포함하는 제1 패드 절연층, 상기 제1 패드 절연층 상에 배치되는 제2 패드 절연층, 및 상기 제1 패드 절연층 상에 배치되고, 상기 패드 개구부를 통해 상기 패드 금속층과 접촉하는 패드 전극을 포함하되, 상기 제2 패드 절연층은 상기 패드 금속층과 중첩하지 않는다.
상기 화소는 상기 제1 절연층 상에 배치되는 제2 발광 소자, 제3 발광 소자, 및 제4 발광 소자, 및 상기 제2 절연층 상에 배치되는 제3 컨택 전극, 제4 컨택 전극, 및 제5 컨택 전극을 더 포함하되, 상기 제2 컨택 전극은 상기 제2 발광 소자의 일 단부에 연결되고, 상기 제3 컨택 전극은 상기 제2 발광 소자의 타 단부 및 상기 제3 발광 소자의 일 단부에 연결되고, 상기 제4 컨택 전극은 상기 제3 발광 소자의 타 단부 및 상기 제4 발광 소자의 일 단부에 연결되고, 상기 제5 컨택 전극은 상기 제4 발광 소자의 타 단부에 연결될 수 있다.
상기 제1 컨택 전극은 상기 제5 컨택 전극과 연결되고, 상기 제2 컨택 전극은 상기 제4 컨택 전극과 연결되며, 상기 제3 컨택 전극은 상기 제1 컨택 전극, 상기 제2 컨택 전극, 상기 제4 컨택 전극 및 상기 제5 컨택 전극과 분리될 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 직렬 연결되고, 상기 제3 발광 소자 및 상기 제4 발광 소자는 직렬 연결되며, 상기 제1 발광 소자 및 상기 제4 발광 소자는 병렬 연결되고, 상기 제2 발광 소자 및 상기 제3 발광 소자는 병렬 연결될 수 있다.
상기 화소는 상기 기판 및 상기 제1 절연층 사이에 배치된 전극층을 더 포함하되, 상기 전극층은, 상기 제1 컨택 전극과 중첩하는 제1 전극, 상기 제2 컨택 전극과 중첩하는 제2 전극, 상기 제3 컨택 전극과 중첩하는 제3 전극, 상기 제4 컨택 전극과 중첩하는 제4 전극, 및 상기 제5 컨택 전극과 중첩하는 제5 전극을 포함할 수 있다.
상기 제1 절연층은 상기 제3 전극의 적어도 일부를 노출하는 제1 개구부, 및 상기 제5 전극의 적어도 일부를 노출하는 제2 개구부를 포함하되, 상기 제3 컨택 전극은 상기 제1 개구부를 통해 상기 제3 전극과 접촉하고, 상기 제5 컨택 전극은 상기 제2 개구부를 통해 상기 제5 전극과 접촉할 수 있다.
상기 기판 및 상기 화소 사이에 배치되고, 상기 제1 발광 소자와 전기적으로 연결된 트랜지스터를 포함하되, 상기 트랜지스터는, 상기 기판 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고, 상기 반도체 패턴은 상기 제1 트랜지스터 전극과 접촉하는 제1 영역, 상기 제1 영역에 이격되고 상기 제2 트랜지스터 전극과 접촉하는 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 채널 영역을 포함하되, 상기 제1 트랜지스터 전극은 상기 제1 트랜지스터 전극과 상이한 층에 배치된 제1 전원 배선과 전기적으로 연결되고, 상기 제2 트랜지스터 전극은 상기 제3 컨택 전극과 전기적으로 연결될 수 있다.
상기 제5 컨택 전극은 제2 전원 배선과 전기적으로 연결되고, 상기 제2 전원 배선은 상기 제1 전원 배선과 동일층에 배치되며, 상기 제1 전원 배선에 인가되는 전압은 상기 제2 전원 배선에 인가되는 전압보다 클 수 있다.
상기 제4 컨택 전극은 제3 전원 배선과 전기적으로 연결되고, 상기 제3 전원 배선은 상기 제1 전원 배선 및 상기 제2 전원 배선과 동일층에 배치되며, 상기 제3 전원 배선에 인가되는 전압은 상기 제1 전원 배선에 인가되는 전압 및 상기 제2 전원 배선에 인가되는 전압의 사이의 전압일 수 있다.
상기 패드 금속층은 제1 금속층, 상기 제1 금속층 상에 배치되는 제2 금속층, 및 상기 제2 금속층 상에 배치되는 제3 금속층 중 적어도 하나를 포함하되, 상기 제1 금속층은 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극과 동일층에 배치되고, 상기 제2 금속층은 상기 제1 전원 배선 및 상기 제2 전원 배선과 동일층에 배치되며, 상기 제3 금속층은 상기 전극층과 동일층에 배치될 수 있다.
상기 제1 컨택 전극, 상기 제3 컨택 전극, 및 상기 제5 컨택 전극은 서로 동일층에 배치되고, 상기 제2 컨택 전극 및 상기 제4 컨택 전극은 서로 동일층에 배치될 수 있다.
상기 제1 패드 절연층 및 상기 제1 절연층은 일체로 형성되고, 상기 제2 패드 절연층 및 상기 제2 절연층은 일체로 형성될 수 있다.
상기 제1 발광 소자는 나노 스케일의 크기를 가진 발광 다이오드이고, 상기 제1 발광 소자는, 제1 도펀트가 도핑된 제1 반도체층, 제2 도펀트가 도핑된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함할 수 있다.
상기 화소는 상기 제1 컨택 전극 상에 배치된 제3 절연층을 더 포함하고, 상기 패드부는 상기 패드 금속층 및 상기 제2 패드 절연층 상에 배치된 제3 패드 절연층을 더 포함하되, 상기 제2 컨택 전극은 상기 제3 절연층 상에 배치되고, 상기 제3 패드 절연층은 상기 패드 금속층의 적어도 일부를 노출하는 상기 패드 개구부를 포함하며, 상기 제3 절연층은 상기 제3 패드 절연층과 일체로 형성될 수 있다.
상기 패드 전극은 상기 제1 패드 절연층 및 상기 제3 패드 절연층과 적어도 일부가 중첩하되, 상기 제2 패드 절연층과 중첩하지 않을 수 있다.
상기 패드 전극은 상기 제1 컨택 전극 및 상기 제2 컨택 전극 중 어느 하나와 동일층에 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 제1 발광 소자, 제2 발광 소자, 제3 발광 소자, 및 제4 발광 소자, 상기 제1 발광 소자의 일 단부에 연결된 제1 전극, 상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 일 단부에 연결된 제2 전극, 상기 제2 발광 소자의 타 단부 및 상기 제3 발광 소자의 일 단부에 연결된 제3 전극, 상기 제3 발광 소자의 타 단부 및 상기 제4 발광 소자의 일 단부에 연결된 제4 전극, 및 상기 제4 발광 소자의 타 단부에 연결된 제5 전극을 포함하며, 상기 제1 전극은 상기 제5 전극과 연결되고, 상기 제2 전극은 상기 제4 전극과 연결되며, 상기 제3 전극은 상기 제1 전극, 상기 제2 전극, 상기 제4 전극 및 상기 제5 전극과 분리된다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 직렬 연결되고, 상기 제3 발광 소자 및 상기 제4 발광 소자는 직렬 연결되고, 상기 제1 발광 소자 및 상기 제4 발광 소자는 병렬 연결되고, 상기 제2 발광 소자 및 상기 제3 발광 소자는 병렬 연결될 수 있다.
상기 비표시 영역에 배치되는 구동부 및 상기 구동부와 전기적으로 연결되는 패드부를 더 포함하되, 상기 패드부는, 패드 금속층, 상기 패드 금속층 상에 배치되는 제1 패드 절연층, 및 상기 제1 패드 절연층 상에 배치되는 제2 패드 절연층을 포함하되, 상기 제2 패드 절연층은 상기 패드 금속층과 중첩하지 않을 수 있다.
상기 기판 및 상기 제1 내지 제4 발광 소자들 사이에 배치되는 제1 절연층, 및 상기 제1 내지 제4 발광 소자들 상에 각각 배치되는 제2 절연층을 더 포함하되, 상기 제1 패드 절연층은 상기 제1 절연층과 일체로 형성되고, 상기 제2 패드 절연층은 상기 제2 절연층과 일체로 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는 서로 직렬 및 병렬 연결된 발광 소자들을 포함할 수 있다. 이에 따라, 표시 장치는 일부 발광 소자의 단락 및 단선 불량에 따른 화소의 불량에 강건한 특성을 확보할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소의 평면도이다.
도 6은 일 실시예에 따른 화소의 단면도로, 도 5의 A-A' 선에 대응되는 단면도이다.
도 7a 내지 도 7c는 다른 실시예에 따른 화소의 단면도들이다.
도 8은 일 실시예에 따른 화소의 발광 소자들의 연결 관계를 개략적으로 나타낸 회로도이다.
도 9는 일 실시예에 따른 표시 장치의 분해 사시도로, 특히, 도 2의 화소부를 위주로 도시한 도면이다.
도 10은 일 실시예에 따른 표시 장치의 단면도로, 도 9의 B-B' 선에 대응되는 단면도이다.
도 11 및 12는 일 실시예에 따른 표시 장치의 단면도들로, 도 10의 C-C' 선에 대응되는 단면도들이다.
도 13은 또 다른 실시예에 따른 화소의 평면도이다.
도 14는 또 다른 실시예에 따른 화소의 단면도로, 도 13의 D-D' 선에 대응되는 단면도이다.
도 15는 또 다른 실시예에 따른 화소의 발광 소자들의 연결 관계를 개략적으로 나타낸 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있고, 상술한 바와 같이, 활성층(12)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
한편, 활성층(12)에서 방출되는 광은 발광 소자(LD)의 길이방향 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(12)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 더 많은 수의 층을 포함할 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지 않는다. 예컨대, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연 피막(14)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1a 내지 도 2를 참조하면, 표시 장치(1000)는, 기판(SUB)과, 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 구체적으로, 표시 장치(1000)(또는, 기판(SUB))는, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부들(SDV, DDV), 및 화소(PXL)들과 구동부들을 연결하는 각종 배선(DL, SL, CL)들이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 스캔 라인(SL) 및 데이터 라인(DL)과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소(PXL)들은 제1 색의 광을 출사하는 제1 화소, 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소, 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 화소, 제2 화소, 및 제3 화소는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
실시예에 따라, 제1 화소는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소는 청색의 빛을 방출하는 청색 화소일 수 있다.
일 실시예에서, 각 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자를 구비하되, 각 발광 소자들 상에 배치된 서로 다른 색상의 광 변환층을 포함하여 서로 다른 색의 광을 방출할 수 있다. 다른 실시예에서, 각 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자를 구비할 수도 있다. 다만, 각 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부들(SDV, DDV)은 비표시 영역(NDA)에 배치될 수 있다. 구동부들(SDV, DDV)은 배선(SL, DL)들을 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다. 구동부들(SDV, DDV)은 스캔 라인(SL)들을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 및 데이터 라인(DL)들을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV)를 포함할 수 있고, 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 및 데이터 구동부(DDV)를 제어할 수 있다. 실시예에 따라, 표시 장치(1000)는 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부를 더 포함할 수 있다.
스캔 구동부(SDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 형성될 수도 있다. 또한, 스캔 구동부(SDV)는 기판(SUB)의 외부에 위치하고, 별도의 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
데이터 구동부(DDV)는 패드부(PA)를 통해 각 화소(PXL)들과 연결될 수 있고, 화소(PXL)들에 데이터 신호를 제공할 수 있다. 패드부(PA)는 비표시 영역(NDA)에 배치될 수 있고, 데이터 구동부(DDV)와 연결되기 위한 복수의 패드들(미도시)을 포함할 수 있다. 각 화소(PXL)들에 데이터 신호를 공급하는 데이터 라인(DL)들은 연결 라인(CL)들을 통해 데이터 구동부(DDV)와 연결될 수 있다. 데이터 구동부(DDV)는 패드부(PA) 상에 직접 배치되거나, 별도의 연결 부재를 통해 패드부(PA)에 연결될 수 있다. 패드부(PA)는 도 9를 참조하여 자세히 후술하기로 한다.
일 실시예에서, 화소(PXL)들 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 3a 내지 도 3c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 3a 내지 도 3c는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 3a를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함하는 발광 소자 유닛(LDU)과, 이에 접속되어 발광 소자(LD)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다. 발광 소자 유닛(LDU)은 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다. 즉 제1 구동 전원(VDD)에 인가되는 전압은 제2 구동 전원(VSS)에 인가되는 전압보다 클 수 있다.
발광 소자(LD)는 화소 구동 회로(DC)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다.
제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 3a에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 3a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 3b를 참조하면, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 다른 예로, 도 3c를 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 제어부)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자 유닛(LDU), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자 유닛(LDU)은 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 전단 스캔 라인(SL-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 전단 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 후단 스캔 라인(SL+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 후단 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
도 4에는 제7 트랜지스터(T7)의 게이트 전극이 후단 스캔 라인(SL+1)에 접속된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL)에 접속될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 스캔 라인(SL)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 5는 일 실시예에 따른 화소의 평면도이다. 도 6은 일 실시예에 따른 화소의 단면도로, 도 5의 A-A' 선에 대응되는 단면도이다. 도 7a 내지 도 7c는 다른 실시예에 따른 화소의 단면도들이다. 도 8은 일 실시예에 따른 화소의 발광 소자들의 연결 관계를 개략적으로 나타낸 회로도이다.
설명의 편의상, 이하에서는 각각의 전극을 단일의 전극층으로 단순화하여 도시하였으나, 본 발명이 이에 한정되지는 않는다. 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 배치된다” 함은 동일한 공정에서 형성되고, 동일한 물질로 형성됨을 의미할 수 있다.
도 2, 도 5 및 도 6을 참조하면, 표시 장치(1000)는 기판(SUB) 및 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 또한, 표시 장치(1000)는 기판(SUB) 상에 순차적으로 배치된 화소 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 이러한 화소 회로층(PCL) 및 표시층(DPL)은 기판(SUB) 상에 전면적으로 형성될 수 있으며, 다양한 구성들을 포함할 수 있다.
기판(SUB)은 평면상 직사각형 형상으로 이루어질 수 있다. 기판(SUB)은 일 방향으로 연장된 양 단변과 상기 일 방향과 교차하는 다른 방향으로 연장된 양 장변을 포함할 수 있다. 평면상 기판(SUB)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 한정되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 기판(SUB)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 원형, 타원이나 기타 다른 형상으로 적용될 수도 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상에는 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 화소(PXL)의 화소 구동 회로를 구성하는 복수의 회로 소자들을 포함할 수 있다. 도 6은 화소 회로층(PCL)이 도 3a의 제1 트랜지스터(M1)를 예시적으로 나타내고 있으나, 화소 회로층(PCL)의 구조는 이에 한정되는 것은 아니며, 도 3a 내지 도 4의 다른 회로 소자들을 더 포함할 수 있다.
화소 회로층(PCL)이 포함하는 각 트랜지스터들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 각 트랜지스터들의 구조는 도 6에 예시된 구조에 한정되지 않는다.
화소 회로층(PCL)은 복수의 층들을 포함할 수 있다. 예컨대, 화소 회로층(PCL)은 기판(SUB) 상에 순차적으로 적층된 제1 회로 절연층(CINS1), 제2 회로 절연층(CINS2), 제3 회로 절연층(CINS3), 제4 회로 절연층(CINS4), 및 제5 회로 절연층(CINS5)을 포함할 수 있다. 제1 내지 제5 회로 절연층들(CINS1 내지 CINS5)은 각각 유기 절연 물질 또는 무기 절연 물질을 포함하는 절연층일 수 있다.
제1 트랜지스터(M1)는 각각 반도체 패턴(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다.
반도체 패턴(SCL)은 제1 회로 절연층(CINS1) 상에 배치될 수 있다. 제1 회로 절연층(CINS1)은 트랜지스터에 불순물이 확산되는 것을 방지하는 버퍼층일 수 있다.
반도체 패턴(SCL)은 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(TE2)에 연결되는 제2 영역과, 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
반도체 패턴(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체 패턴(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL) 상에 배치될 수 있고, 반도체 패턴(SCL)의 적어도 일부와 중첩할 수 있다. 게이트 전극(GE) 및 반도체 패턴(SCL) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 전극(GE) 및 반도체 패턴(SCL)은 게이트 절연막(GI)에 의해 서로 절연될 수 있다. 도 6에서는 게이트 전극(GE)이 반도체 패턴(SCL)의 상부에 위치하는 탑-게이트 구조의 트랜지스터를 예시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극(GE)은 반도체 패턴(SCL)의 하부에 배치되거나, 상부 및 하부에 모두 배치될 수도 있다.
예를 들어, 도 7a에 도시된 바와 같이, 화소(PXL1a)는 화소 회로층(PCL)에 배치된 제1 트랜지스터(M1a)를 포함할 수 있다. 제1 트랜지스터(M1a)는 반도체 패턴(SCL)의 하부에 배치된 바디 전극층(BML)을 더 포함할 수 있다. 바디 전극층(BML)은 반도체 패턴(SCL)과 적어도 일부가 중첩하여 배치될 수 있다. 바디 전극층(BML)은 기판(SUB) 및 제1 회로 절연층(CINS1) 사이에 배치될 수 있다.
바디 전극층(BML)은 제1 회로 절연층(CINS1) 및 제2 회로 절연층(CINS2)을 관통하는 제1 회로 컨택홀(CT1b)을 통해 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 바디 전극층(BML)은 게이트 전극(GE)과 함께 반도체 패턴(SCL)의 채널 영역을 조절하는 역할을 수행할 수 있다. 일 예로, 바디 전극층(BML)은 제1 트랜지스터 전극(TE1)으로부터 제어 신호를 공급받을 수 있으며, 제1 트랜지스터 전극(TE1)을 통해 제1 구동 전원(도 3a의 VDD)에 연결될 수 있다. 이에 따라, 제1 트랜지스터(M1a)의 구동 전류 출력 특성(예컨대, 포화 특성)을 개선할 수 있으며, 제1 트랜지스터(M1a)의 열화를 방지할 수 있다.
제2 회로 절연층(CINS2) 상에는 제1 배선층(MTL1)이 배치될 수 있다. 제1 배선층(MTL1)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 동일층에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 제1 회로 절연층(CINS1) 및 제2 회로 절연층(CINS2)을 관통하는 회로 컨택홀들(CT1, CT2)을 통해 각각 반도체 패턴(SCL)의 제1 영역 및 제2 영역에 접촉할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 제1 회로 컨택홀(CT1)을 통해 반도체 패턴(SCL)의 제1 영역에 접촉하고, 제2 트랜지스터 전극(TE2)은 제2 회로 컨택홀(CT2)을 통해 반도체 패턴(SCL)의 제2 영역에 접촉할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2) 상에는 제3 회로 절연층(CINS3)이 배치될 수 있다. 제3 회로 절연층(CINS3) 상에는 제2 배선층(MTL2)이 배치될 수 있다. 제2 배선층(MTL2)은 제1 전원 배선(PL1), 제2 전원 배선(PL2), 및 브릿지 배선(BRE)을 포함할 수 있다. 즉, 제1 전원 배선(PL1), 제2 전원 배선(PL2), 및 브릿지 배선(BRE)은 동일층에 배치될 수 있으나, 이에 한정되는 것은 아니다.
제1 전원 배선(PL1) 및 제2 전원 배선(PL2)은 각각 제1 구동 전원(도 3a의 VDD) 및 제2 구동 전원(도 3a의 VSS)에 접속된 배선들일 수 있다. 제1 전원 배선(PL1)은 제3 회로 절연층(CINS3)을 관통하는 제3 회로 컨택홀(CT3)을 통해 제1 트랜지스터 전극(TE1)과 접촉할 수 있다. 제1 트랜지스터 전극(TE1)은 제1 전원 배선(PL1)에 연결되고, 제1 트랜지스터(M1)는 게이트 전극(GE)에 제공된 전압에 대응하여 제1 트랜지스터 전극(TE1)에서 제2 트랜지스터 전극(TE2)으로 흐르는 구동 전류의 양을 제어할 수 있다.
브릿지 배선(BRE)은 제3 회로 절연층(CINS3)을 관통하는 제4 회로 컨택홀(CT4)을 통해 제2 트랜지스터 전극(TE2)과 접촉할 수 있고, 제4 및 제5 회로 절연층들(CINS4, CINS5)을 관통하는 제1 컨택홀(CH1)을 통해 제3 전극(REF3)과 접촉할 수 있다. 제2 트랜지스터 전극(TE2)에 제공된 구동 전류는 브릿지 배선(BRE)을 통해 제3 전극(REF3)에 공급될 수 있다.
제2 전원 배선(PL2)은 제4 및 제5 회로 절연층들(CINS4, CINS5)을 관통하는 제2 컨택홀(CH2)을 통해 제5 전극(REF5)과 접촉할 수 있다.
도 6에서는 제1 전원 배선(PL1), 제2 전원 배선(PL2), 및 브릿지 배선(BRE)이 동일층에 배치되도록 도시되었으나, 이에 한정되는 것은 아니며, 제1 전원 배선(PL1), 제2 전원 배선(PL2), 및 브릿지 배선(BRE) 중 적어도 어느 하나는 다른 층에 배치될 수 있다. 예를 들어, 제1 전원 배선(PL1)은 제1 트랜지스터(M1)의 게이트 전극(GE)과 동일층에 배치될 수도 있다.
제2 배선층(MTL2) 상에는 제4 회로 절연층(CINS4) 및 제5 회로 절연층(CINS5)이 배치될 수 있다. 제4 회로 절연층(CINS4) 및 제5 회로 절연층(CINS5)은 서로 상이한 물질을 포함할 수 있다. 일 예로, 제4 회로 절연층(CINS4)은 무기 물질을 포함하고, 제5 회로 절연층(CINS5)은 유기 물질을 포함할 수 있다. 제5 회로 절연층(CINS5)이 유기 물질을 포함하는 경우, 제5 회로 절연층(CINS5)은 화소 회로층(PCL)의 구성들에 의한 상부 단차를 보상하는 평탄화 역할을 수행할 수 있으며, 화소 회로층(PCL) 상에 배치되는 표시층(DPL)이 배치되는 공간을 마련할 수 있다. 실시예에 따라, 화소 회로층(PCL)은 제5 회로 절연층(CINS5)을 포함하지 않거나, 제5 회로 절연층(CINS5) 상에 배치되는 다른 회로 절연층을 더 포함할 수 있다.
표시층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있고, 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자들(LD1, LD2, LD3, LD4)을 포함하는 발광 소자 유닛(LDU)을 포함할 수 있다.
구체적으로, 표시층(DPL)은 화소 회로층(PCL)(또는, 기판(SUB)) 상에 배치된 뱅크층(BNKL), 전극층(RFEL), 제1 절연층(INS1), 발광 소자 유닛(LDU), 제2 절연층(INS2), 컨택 전극층(CTEL), 제3 절연층(INS3), 및 제4 절연층(INS4)을 포함할 수 있다. 실시예에 따라, 각 화소(PXL)들의 경계를 따라 배치된 격벽(미도시)을 더 포함할 수 있다.
뱅크층(BNKL)은 화소 회로층(PCL) 상에 마련된 공간에 배치될 수 있다. 뱅크층(BNKL)은 제1 방향(DR1)을 따라 배열된 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제3 뱅크(BNK3), 제4 뱅크(BNK4), 및 제5 뱅크(BNK5)를 포함할 수 있다.
각 뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5) 사이에는 발광 소자 유닛(LDU)이 배치되는 공간이 마련될 수 있다. 일 실시예로 각 뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5)은 각 발광 소자들(LD1, LD2, LD3, LD4)의 길이 이상으로 기판(SUB) 상에서 제1 방향(DR1)을 따라 이격될 수 있다. 또한, 각 뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5)은 평면상 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
뱅크층(BNKL)은 유기 재료 또는 무기 재료의 절연 물질을 포함할 수 있으나 이에 한정되지 않는다.
뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5)은 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
뱅크층(BNKL) 상에는 전극층(RFEL)이 배치될 수 있다. 전극층(RFEL)은 제1 방향(DR1)을 따라 배열된 제1 전극(RFE1), 제2 전극(RFE2), 제3 전극(RFE3), 제4 전극(RFE4), 및 제5 전극(RFE5)을 포함할 수 있다.
전극층(RFEL)은 대응하는 뱅크층(BNKL) 상에 각각 제공될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공되고, 제3 전극(RFE3)은 제3 뱅크(BNK3) 상에 제공되고, 제4 전극(RFE4)은 제4 뱅크(BNK4) 상에 제공되고, 제5 전극(RFE5)은 제5 뱅크(BNK5) 상에 제공될 수 있다.
전극층(RFEL)은 뱅크층(BNKL)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 각 전극들(RFE1, RFE2, RFE3, RFE4, RFE5)은 각 뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5)의 형상에 대응되게 제공될 수 있다. 예를 들어, 각 전극들(RFE1, RFE2, RFE3, RFE4, RFE5)은 각 뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5)의 경사도에 대응되는 형상을 가질 수 있다.
전극층(RFEL)의 각 전극들(RFE1, RFE2, RFE3, RFE4, RFE5)은 기판(SUB) 상에서 발광 소자(LD)를 사이에 두고 제1 방향(DR1)을 따라 서로 이격되고, 제2 방향(DR2)을 따라 연장되도록 제공될 수 있다.
각 전극들(RFE1, RFE2, RFE3, RFE4, RFE5)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 각 전극들(RFE1, RFE2, RFE3, RFE4, RFE5)이 동일한 높이를 가지면, 발광 소자 유닛(LDU)이 전극층(RFEL) 상에 보다 안정적으로 배치될 수 있다.
전극층(RFEL)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속 등이 포함될 수 있으나, 이에 한정되는 것은 아니다. 또한, 전극층(RFEL)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 형성될 수 있다. 예를 들어, 전극층(RFEL)은 투명한 도전성 재료로 이루어진 캡핑층(미도시)을 더 포함할 수도 있다. 캡핑층은 전극층(RFEL)은 커버하도록 배치되어, 표시 장치의 제조 공정 중 발생할 수 있는 전극층(RFEL)의 손상을 방지할 수 있다.
여기서, 전극층(RFEL)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 전극층(RFEL)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 전극층(RFEL)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 각 발광 소자들(LD1, LD2, LD3, LD4)의 양 단부들로부터 출사되는 광이 전극층(RFEL)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
또한, 상술한 바와 같이, 전극층(RFEL)은 뱅크층(BNKL)의 형상에 대응되는 형상을 가질 수 있고, 기판(SUB)을 기준으로 일정한 각도를 가질 수 있다. 각 발광 소자들(LD1, LD2, LD3, LD4)의 양 단부들로부터 출사된 광은 전극층(RFEL)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
상술한 바와 같이, 제3 전극(RFE3)은 제4 회로 절연층(CINS4) 및 제5 회로 절연층(CINS5)을 관통하는 제1 컨택홀(CH1)을 통해 화소 회로층(PCL)의 브릿지 배선(BRE)과 연결될 수 있다. 또한, 제5 전극(RFE5)은 제4 회로 절연층(CINS4) 및 제5 회로 절연층(CINS5)을 관통하는 제2 컨택홀(CH2)을 통해 화소 회로층(PCL)의 제2 전원 배선(PL2)에 연결될 수 있다. 제3 전극(RFE3)은 브릿지 배선(BRE)으로부터 구동 전류를 제공받을 수 있고, 제공된 구동 전류를 발광 소자 유닛(LDU)에 공급할 수 있다. 다만, 이에 한정되는 것은 아니고, 제2 전원 배선(PL2) 및 제2 컨택홀(CH2)은 제1 전극(RFE1)과 중첩하여 형성될 수 있다. 이 경우, 제1 전극(RFE1)은 제2 컨택홀(CH2)을 통해 제2 전원 배선(PL2)과 연결될 수 있다.
전극층(RFEL) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 전면적으로 제공되어, 상술한 뱅크층(BNKL) 및 전극층(RFEL)을 커버할 수 있다. 또한, 제1 절연층(INS1)은 뱅크층(BNKL) 및 전극층(RFEL)이 배치되지 않은 기판(SUB)의 표면을 따라 배치될 수 있다.
일 실시예로, 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 이 경우, 제1 절연층(INS1)은 기판(SUB)과 전극층(RFEL)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있고, 제1 절연층(INS1)과 제1 절연층(INS1) 상에 배치되는 각 발광 소자들(LD1, LD2, LD3, LD4) 사이에는 적어도 일부의 빈 공간이 형성될 수도 있다.
다른 실시예로, 도 7b에 도시된 바와 같이, 화소(PXLb)는 기판(SUB) 및 발광 소자 유닛(LDU) 사이에 배치된 제1 절연층(INS1b)을 포함할 수 있다. 제1 절연층(INS1b)은 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 이 경우, 제1 절연층(INS1b)은 기판(SUB)과 발광 소자 유닛(LDU) 사이의 공간을 메우며 발광 소자 유닛(LDU)을 안정적으로 지지할 수 있다.
한편, 제1 절연층(INS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1)는 제3 전극(RFE3)의 적어도 일부를 노출하고, 제2 개구부(OP2)는 제5 전극(RFE5)의 적어도 일부를 노출할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 대응하는 각각의 제3 및 제5 전극들(RFE3, RFE5)과 중첩하여 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제3 전극(RFE3)과 중첩하여 형성될 수 있고, 제2 개구부(OP2)는 제5 전극(RFE5)과 중첩하여 형성될 수 있다. 제2 개구부(OP2)의 형성 위치는 이에 한정되지 않는다. 예를 들어, 제2 개구부(OP2)는 제1 전극(RFE1)과 중첩하여 형성될 수도 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 절연층(INS1)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉, 제1 개구부(OP1) 및 제2 개구부(OP2)는 해당 영역에서 제1 절연층(INS1)을 완전히 관통할 수 있다. 이에 따라, 제3 및 제5 전극들(RFE3, RFE5)은 외부로 노출되어 후술할 제3 및 제5 컨택 전극들(CTE3, CTE5)과 접촉할 수 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD1, LD2, LD3, LD4)이 배치될 수 있다. 각 발광 소자들(LD1, LD2, LD3, LD4)은 각 뱅크들(BNK1, BNK2, BNK3, BNK4, BNK5) 사이에 마련된 공간 내에 배치될 수 있다. 예를 들어, 제1 발광 소자(LD1)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 사이에 마련된 공간 내에 배치될 수 있고, 제2 발광 소자(LD2)는 제2 뱅크(BNK2) 및 제3 뱅크(BNK3)의 사이에 마련된 공간 내에 배치될 수 있고, 제3 발광 소자(LD3)는 제3 뱅크(BNK3) 및 제4 뱅크(BNK4)의 사이에 마련된 공간 내에 배치될 수 있고, 제4 발광 소자(LD4)는 제4 뱅크(BNK4) 및 제5 뱅크(BNK5)의 사이에 마련된 공간 내에 배치될 수 있다. 각 발광 소자들(LD1, LD2, LD3, LD4)은 서로 직렬 및 병렬로 연결될 수 있으며, 구동 전류를 공급받아 대응하는 휘도의 빛을 방출할 수 있다.
발광 소자 유닛(LDU) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 각 발광 소자들(LD1, LD2, LD3, LD4)과 중첩하여 배치될 수 있다. 제2 절연층(INS2)은 각 발광 소자들(LD1, LD2, LD3, LD4)과 제1 절연층(INS1) 사이의 공간을 메우며, 각 발광 소자들(LD1, LD2, LD3, LD4)의 적어도 일부를 둘러싸도록 형성될 수 있다. 이에 따라, 발광 소자 유닛(LDU)이 더욱 안정적으로 제1 절연층(INS1) 상에 배치되고, 고정될 수 있도록 한다. 제2 절연층(INS2)은 각 발광 소자들(LD1, LD2, LD3, LD4)의 적어도 일부를 덮도록 배치되되, 각 발광 소자들(LD1, LD2, LD3, LD4)의 일 단부 및 타 단부를 노출하도록 배치될 수 있다.
제1 절연층(INS1) 및 제2 절연층(INS2) 상에는 컨택 전극층(CTEL)이 형성될 수 있다. 컨택 전극층(CTEL)은 전극층(RFEL)과 중첩하여 배치될 수 있다. 컨택 전극층(CTEL)은 제1 컨택 전극(CTE1), 제2 컨택 전극(CTE2), 제3 컨택 전극(CTE3), 제4 컨택 전극(CTE4), 및 제5 컨택 전극(CTE5)을 포함할 수 있다.
컨택 전극들(CTE1, CTE2, CTE3, CTE4, CTE5)은 발광 소자들(LD1, LD2, LD3, LD4)의 단부에 접촉할 수 있다. 예를 들어, 제1 컨택 전극(CTE1)은 제1 발광 소자(LD1)의 일 단부에 접촉할 수 있다. 제2 컨택 전극(CTE2)은 제1 발광 소자(LD1)의 타 단부에 접촉하고, 제2 발광 소자(LD2)의 일 단부에 접촉할 수 있다. 제3 컨택 전극(CTE3)은 제2 발광 소자(LD2)의 타 단부에 접촉하고, 제3 발광 소자(LD3)의 일 단부에 접촉할 수 있다. 제4 컨택 전극(CTE4)은 제3 발광 소자(LD3)의 타 단부에 접촉하고, 제4 발광 소자(LD4)의 일 단부에 접촉할 수 있다. 제5 컨택 전극(CTE5)은 제4 발광 소자(LD4)의 타 단부에 접촉할 수 있다.
도 5에 도시된 바와 같이, 컨택 전극들(CTE1, CTE2, CTE3, CTE4, CTE5) 중 적어도 일부는 서로 연결될 수 있다. 예를 들어, 제1 컨택 전극(CTE1) 및 제5 컨택 전극(CTE5)은 서로 전기적으로 연결될 수 있다. 제1 컨택 전극(CTE1) 및 제5 컨택 전극(CTE5)은 제1 연결 전극(CNE1)에 의해 서로 연결될 수 있다. 제1 컨택 전극(CTE1), 제5 컨택 전극(CTE5), 및 제1 연결 전극(CNE1)은 동일층에 배치될 수 있고, 동일 공정에 의해 형성될 수 있다. 또한, 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)은 서로 전기적으로 연결될 수 있다. 예를 들어, 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)은 제2 연결 전극(CNE2)에 의해 서로 연결될 수 있다. 제2 컨택 전극(CTE2), 제4 컨택 전극(CTE4), 및 제2 연결 전극(CNE2)은 동일층에 배치될 수 있고, 동일 공정에 의해 형성될 수 있다.
컨택 전극층(CTEL)은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 등을 포함할 수 있다. 컨택 전극층(CTEL)이 투명한 도전성 재료로 구성될 경우, 발광 소자들(LD1, LD2, LD3, LD4)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 손실을 저감할 수 있다. 컨택 전극층(CTEL)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상술한 바와 같이, 제3 컨택 전극(CTE1)은 제1 개구부(OP1)를 통해 제3 전극(RFE3)과 접촉할 수 있고, 제3 전극(RFE3)으로부터 구동 전류를 제공받을 수 있다. 제3 컨택 전극(CTE3)은 제공된 구동 전류를 발광 소자 유닛(LDU)에 공급할 수 있다. 예를 들어, 제3 컨택 전극(CTE3)은 제3 컨택 전극(CTE3)과 연결된 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)에 제공할 수 있다.
또한, 제5 컨택 전극(CTE5)은 제2 개구부(OP2)를 통해 제5 전극(RFE5)과 접촉할 수 있고, 제5 전극(RFE5)으로부터 제2 전원 배선(PL2)의 전압을 제공받을 수 있다. 즉, 제5 컨택 전극(CTE5)은 제2 전원 배선(PL2)을 통해 제2 구동 전원(도 3a의 VSS)과 연결될 수 있다. 제5 컨택 전극(CTE5)은 제1 연결 전극(CNE1)을 통해 제1 컨택 전극(CTE1)과 서로 전기적으로 연결될 수 있으며, 이에 따라, 제1 컨택 전극(CTE1)은 제1 발광 소자(LD1)에 제2 구동 전원(VSS)의 전압을 공급하고, 제5 컨택 전극(CTE5)은 제4 발광 소자(LD4)에 제2 구동 전원(VSS)의 전압을 공급할 수 있다.
제2 컨택 전극(CTE2)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 직렬로 연결할 수 있고, 제4 컨택 전극(CTE4)은 제3 발광 소자(LD3) 및 제4 발광 소자(LD4)를 직렬로 연결할 수 있다. 또한, 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)은 제2 연결 전극(CNE2)에 의해 전기적으로 연결될 수 있으며, 이에 따라, 제1 발광 소자(LD1)는 제4 발광 소자(LD4)와 병렬로 연결될 수 있고, 제2 발광 소자(LD2)는 제3 발광 소자(LD3)와 병렬로 연결될 수 있다.
이와 관련하여, 도 8을 더 참조하여 발광 소자들(LD1, LD2, LD3, LD4)의 연결 관계를 구체적으로 설명한다.
도 8을 더 참조하면, 발광 소자 유닛(LDU)은 서로 직렬 및 병렬로 연결된 발광 소자들(LD1, LD2, LD3, LD4)을 포함할 수 있다. 발광 소자 유닛(LDU)은 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)과 전기적으로 연결되어 발광 소자들(LD1, LD2, LD3, LD4)에 구동 전류(Idr)를 제공할 수 있다.
제1 구동 전원(VDD)에서 제공된 전압은 제1 전원 배선(PL1)을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)에 인가될 수 있다. 제1 트랜지스터(M1)는 게이트 전극(GE)에 연결된 게이트 라인(GSL)의 전압에 대응하여 제1 트랜지스터 전극(TE1)에서 제2 트랜지스터 전극(TE2)으로 흐르는 구동 전류(Idr)를 제어할 수 있다.
제1 트랜지스터(M1)에 의해 제공된 구동 전류(Idr)는 발광 소자 유닛(LDU)의 일 측(또는, 제1 노드(ND1))에 공급될 수 있다. 제1 노드(ND1)는 제3 컨택 전극(CTE3)에 대응할 수 있으며, 제3 컨택 전극(CTE3)은 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)에 구동 전류(Idr)를 공급할 수 있다. 또한, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)가 서로 연결되는 제2 노드(ND2)는 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)에 대응할 수 있다. 즉, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제3 컨택 전극(CTE3)에 의해 일 측이 서로 연결되고, 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)에 의해 타 측이 서로 연결되어 병렬로 연결될 수 있다. 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제1 노드(ND1)의 전압 및 제2 노드(ND2)의 전압의 차이에 대응하는 휘도로 빛을 방출할 수 있다.
일 실시예로, 제2 노드(ND2)의 전압은 제1 노드(ND1)의 전압 보다 작고 제3 노드(ND3)의 전압보다 클 수 있으며, 발광 소자 유닛(LDU)에 제공되는 구동 전류(Idr)에 따라 변할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 발광 소자(LD1) 및 제4 발광 소자(LD4)가 서로 연결되는 제2 노드(ND2)는 상술한 바와 같이, 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)에 대응할 수 있다. 제2 구동 전원(VSS)에서 제공된 전압은 제2 전원 배선(PL2)을 통해 발광 소자 유닛(LDU)의 타 측(예컨대, 제3 노드(ND3))에 인가될 수 있다. 제1 발광 소자(LD1) 및 제4 발광 소자(LD4)는 제3 노드(ND3)에서 서로 연결될 수 있으며, 제3 노드(ND3)는 제1 컨택 전극(CTE1) 및 제5 컨택 전극(CTE5)에 대응할 수 있다. 제1 발광 소자(LD1) 및 제4 발광 소자(LD4)는 제2 노드(ND2)의 전압 및 제3 노드(ND3)의 전압에 대응하는 휘도로 빛을 방출할 수 있다.
발광 소자 유닛(LDU)의 발광 소자들(LD1, LD2, LD3, LD4)은 모두 동일한 휘도로 발광할 수 있으나, 이에 한정되는 것은 아니며, 서로 다른 휘도로 발광할 수도 있다.
다시 도 5 및 도 6을 참조하면, 각 컨택 전극들(CTE1, CTE2, CTE3, CTE4, CTE5) 사이에는 제3 절연층(INS3)이 배치될 수 있다. 구체적으로, 제3 절연층(INS3)은 제1 컨택 전극(CTE1), 제3 컨택 전극(CTE3), 및 제5 컨택 전극(CTE5) 상에 배치될 수 있고, 제3 절연층(INS3) 상에는 적어도 일부의 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)이 배치될 수 있다. 즉, 제1 컨택 전극(CTE1), 제3 컨택 전극(CTE3), 및 제5 컨택 전극(CTE5)과 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)은 서로 다른 층에 배치될 수 있다. 다만, 컨택 전극들(CTE1, CTE2, CTE3, CTE4, CTE5)의 배치는 이에 한정되는 것은 아니다.
다른 실시예로, 도 7c에 도시된 바와 같이, 화소(PXLc)는 서로 동일층에 배치되는 컨택 전극들(CTE1c, CTE2c, CTE3c, CTE4c, CTE5c) 및 컨택 전극층(CTELc) 상에 배치되는 제3 절연층(INSc)을 포함할 수 있다. 즉, 컨택 전극들(CTE1c, CTE2c, CTE3c, CTE4c, CTE5c)은 동시에 형성될 수 있으며, 동일 물질을 포함할 수 있다.
컨택 전극층(CTEL)(또는, 제3 절연층(INS3)) 상에는 제4 절연층(INS4)이 배치될 수 있다. 제4 절연층(INS4)은 컨택 전극층(CTEL)을 커버하며, 컨택 전극층(CTEL)의 손상을 방지할 수 있다. 또한, 제4 절연층(INS4)은 발광 소자들(LD1, LD2, LD3, LD4)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제4 절연층(INS4)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 유기 절연막 및 무기 절연막을 포함하는 다중층으로 이루어질 수 있다. 예를 들어, 제4 절연층(INS4)은 평탄화층을 더 포함할 수 있다. 평탄화층은 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니고 무기 절연막을 포함할 수도 있다.
상술한 바와 같이, 발광 소자 유닛(LDU)의 발광 소자들(LD1, LD2, LD3, LD4)은 서로 직렬 및 병렬 연결될 수 있다. 이에 따라, 발광 소자들(LD1, LD2, LD3, LD4)의 정렬 및 배치 과정 중 일부 발광 소자에 불량(단락 불량, 단선 불량 등)이 발생하더라도 다른 발광 소자들이 정상적으로 동작할 수 있다.
예컨대, 발광 소자들이 모두 병렬로 연결될 경우, 일부 발광 소자에서 단락 불량이 발생할 경우, 해당 화소의 모든 발광 소자들이 발광하지 않을 수 있다. 또한, 발광 소자들이 모두 직렬로 연결될 경우, 일부 발광 소자에서 단선 불량이 발생할 경우, 해당 화소의 모든 발광 소자들이 발광하지 않을 수 있다.
본 발명과 같이 발광 소자 유닛(LDU)의 발광 소자들이 서로 직렬 및 병렬로 연결될 경우, 일부 발광 소자에서 단락 불량이 발생하더라도 직렬 연결된 다른 발광 소자들이 발광할 수 있고, 일부 발광 소자에서 단선 불량이 발생하더라도 병렬 연결된 다른 발광 소자들이 발광할 수 있다. 즉, 표시 장치는 일부 발광 소자의 단락 및 단선 불량에 따른 화소의 불량에 강건한 특성을 확보할 수 있다.
도 9는 일 실시예에 따른 표시 장치의 분해 사시도로, 특히, 도 2의 화소부를 위주로 도시한 도면이다. 도 10은 일 실시예에 따른 표시 장치의 단면도로, 도 9의 B-B' 선에 대응되는 단면도이다. 도 11 및 12는 일 실시예에 따른 표시 장치의 단면도들로, 도 10의 C-C' 선에 대응되는 단면도들이다.
도 2, 도 6 및 도 9 내지 도 12를 참조하면, 표시 장치(1000)는 패드부(PA)를 포함할 수 있다.
패드부(PA)는 기판(SUB)의 비표시 영역(NDA)에 배치될 수 있으며, 평면상 기판(SUB)의 일 변에 인접할 수 있다. 패드부(PA)는 일 방향(예컨대, 제1 방향(DR1))을 따라 연장되어 배치될 수 있다. 상술한 바와 같이, 패드부(PA)에는 데이터 구동부(DDV)가 배치 또는 연결될 수 있고, 데이터 구동부(DDV)는 패드부(PA)를 통해 화소(PXL)들에 구동 신호(예컨대, 데이터 신호)를 제공할 수 있다.
패드부(PA)는 복수의 패드(PD)들로 구성될 수 있고, 복수의 패드(PD)들은 제1 방향(DR1)을 따라 배열될 수 있다. 도 9는 복수의 패드(PD)들이 하나의 열을 이루며 배치된 구조를 예시하고 있으나, 이에 한정되는 것은 아니고, 복수의 열을 이루며 배치될 수도 있다.
복수의 패드(PD)들은 각각 비표시 영역(NDA)에 배치된 연결 라인(CL)들과 연결될 수 있다. 연결 라인(CL)은 제2 방향(DR2)을 따라 연장되어 표시 영역(DA)에 배치된 데이터 라인(DL)과 연결될 수 있다. 즉, 패드(PD)는 연결 라인(CL)을 통해 데이터 라인(DL)과 연결될 수 있다. 연결 라인(CL)과 데이터 라인(DL)은 서로 일체로 형성될 수 있고, 서로 동일층에 배치될 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예로, 연결 라인(CL)과 데이터 라인(DL)은 개별적으로 형성될 수 있으며, 서로 상이한 층에 배치될 수도 있다.
각각의 패드(PD)들은 기판(SUB) 상에 배치된 패드 금속층(PDM) 및 패드 금속층(PDM) 상에 배치된 패드 전극(PDE)을 포함할 수 있다. 또한, 패드(PD)는 패드 금속층(PDM)을 덮는 복수의 패드 절연층들을 포함할 수 있다.
패드 금속층(PDM)은 복수의 도전층을 포함할 수 있고, 구체적으로 패드 금속층(PDM)은 기판(SUB) 상에 순차적으로 배치된 제1 금속층(PDM1), 제2 금속층(PDM2), 및 제3 금속층(PDM3)을 포함할 수 있다.
패드 금속층(PDM)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속 등이 포함될 수 있으나, 이에 한정되는 것은 아니다.
각 금속층들(PDM1, PDM2, PDM3)이 포함하는 도전성 재료는 서로 상이할 수 있으나, 몇몇 실시예에서, 금속층들(PDM1, PDM2, PDM3) 중 일부 또는 금속층들(PDM1, PDM2, PDM3) 모두는 서로 동일한 도전성 재료를 포함할 수도 있다.
제1 금속층(PDM1)은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 금속층(PDM1)은 화소 회로층(PCL)의 제1 배선층(MTL1)과 동일층에 배치될 수 있으며, 제1 배선층(MTL1)과 동시에 형성될 수 있다. 즉, 제1 금속층(PDM1)은 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일층에 배치될 수 있다.
제1 금속층(PDM1) 상에는 제2 금속층(PDM2)이 배치될 수 있다. 제2 금속층(PDM2)은 제1 금속층(PDM1)의 표면을 따라 배치될 수 있고, 제1 금속층(PDM1)의 상면 및 측면을 덮도록 배치될 수 있으나, 이에 한정되는 것은 아니다. 또한, 제2 금속층(PDM2)은 제1 금속층(PDM1)과 동일한 두께로 형성될 수 있으나, 서로 다른 두께로 형성될 수 있다.
제2 금속층(PDM2)은 화소 회로층(PCL)의 제2 배선층(MTL2)과 동일층에 배치될 수 있으며, 제2 배선층(MTL2)과 동시에 형성될 수 있다. 즉, 제2 금속층(PDM2)은 제1 전원 배선(PL1), 제2 전원 배선(PL2) 및 브릿지 배선(BRE)과 동일층에 배치될 수 있다.
제2 금속층(PDM2) 상에는 제3 금속층(PDM3)이 배치될 수 있다. 제3 금속층(PDM3)은 제2 금속층(PDM2)의 상면의 일부 영역에 배치될 수 있다. 즉, 제3 금속층(PDM3)은 제2 금속층(PDM2)의 측면을 덮지 않을 수 있으나, 이에 한정되는 것은 아니다.
제3 금속층(PDM3)은 표시층(DPL)의 전극층(RFEL)과 동일층에 배치될 수 있으며, 전극층(RFEL)과 동시에 형성될 수 있다.
일 실시예로, 패드 금속층(PDM)은 제2 방향(DR2)을 따라 연장될 수 있으며, 연결 라인(CL)과 연결될 수 있다. 다른 실시예로 패드 금속층(PDM)은 연결 라인(CL)과 일체로 형성될 수 있다.
패드부(PA)는 패드 금속층(PDM) 상에 배치되는 제1 패드 절연층(PINS1), 제2 패드 절연층(PINS2), 및 제3 패드 절연층(PINS3)을 포함할 수 있다.
제1 패드 절연층(PINS1)은 패드 금속층(PDM)의 표면을 따라 형성되고, 패드 금속층(PDM)을 전체적으로 커버하도록 배치될 수 있다. 제1 패드 절연층(PINS1)은 제3 금속층(PDM3)의 적어도 일부를 노출하는 패드 개구부(POP)를 포함할 수 있다.
제1 패드 절연층(PINS1)은 표시층(DPL)의 제1 절연층(INS1)과 동일층에 배치될 수 있으며, 제1 절연층(INS1)과 동시에 형성될 수 있다. 또한, 제1 패드 절연층(PINS1)은 제1 절연층(INS1)과 일체로 형성될 수 있다. 즉, 제1 패드 절연층(PINS1)(또는, 제1 절연층(INS1))은 기판(SUB) 상에 전체적으로 형성되어 표시 영역(DA) 및 비표시 영역(NDA) 상에 모두 배치될 수 있다.
제1 패드 절연층(PINS1) 상에는 제2 패드 절연층(PINS2)이 배치될 수 있다.
제2 패드 절연층(PINS2)은 패드(PD)와 중첩하지 않을 수 있다. 일 예로, 제2 패드 절연층(PINS2)은 패드 금속층(PDM) 및 패드 전극(PDE)과 중첩하지 않을 수 있다.
제2 패드 절연층(PINS2)은 제1 패드 절연층(PINS1) 상에 절연 물질층을 전체적으로 형성한 뒤, 패드(PD)와 중첩되는 부분을 제거하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 패드 절연층(PINS2)은 표시층(DPL)의 제2 절연층(INS2)과 동일층에 배치될 수 있으며, 제2 절연층(INS2)과 동시에 형성될 수 있다. 또한, 제2 패드 절연층(PINS2)은 제2 절연층(INS2)과 일체로 형성될 수 있다. 즉, 제2 패드 절연층(PINS2)(또는, 제2 절연층(INS2))은 기판(SUB) 상에 전체적으로 형성되어 표시 영역(DA) 및 비표시 영역(NDA) 상에 모두 배치될 수 있다.
제2 패드 절연층(PINS2)의 배치는 이에 한정되는 것은 아니며 더욱 다양할 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제2 패드 절연층(PINS2a)은 제1 금속층(PDM1), 제2 금속층(PDM2), 및 제3 금속층(PDM3)과 제2 방향(DR2)을 따라 적어도 일부가 중첩할 수 있다. 다만, 이 경우에도 제2 패드 절연층(PINS2a)은 패드 전극(PDE)과 중첩하지 않을 수 있다.
제1 패드 절연층(PINS1) 및 제2 패드 절연층(PINS2) 상에는 제3 패드 절연층(PINS3)이 배치될 수 있다.
제3 패드 절연층(PINS3)은 제1 패드 절연층(PINS1) 및 제2 패드 절연층(PINS2)의 표면을 따라 전체적으로 형성될 수 있다. 제3 패드 절연층(PINS3)은 제3 금속층(PDM3)의 적어도 일부를 노출하는 패드 개구부(POP)를 포함할 수 있다. 즉, 제1 패드 절연층(PINS1) 및 제3 패드 절연층(PINS3)은 서로 공통된 패드 개구부(POP)를 포함하여 제3 금속층(PDM3)을 노출할 수 있다.
일 실시예로, 패드 개구부(POP)는 패드 금속층(PDM) 상에 제1 절연 물질층(예컨대, 패드 개구부(POP)를 형성하기 전의 제1 패드 절연층(PINS1)), 제2 패드 절연층(PINS2), 및 제2 절연 물질층(예컨대, 패드 개구부(POP)를 형성하기 전의 제3 패드 절연층(PINS3))을 순차적으로 형성한 뒤, 제3 금속층(PDM3)을 노출하도록 제1 절연 물질층 및 제2 절연 물질층을 제거하여, 제1 패드 절연층(PINS1) 및 제3 패드 절연층(PINS3)에 동시에 형성할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예로, 패드 개구부(POP)는 제1 패드 절연층(PINS1) 및 제3 패드 절연층(PINS3)에 개별적으로 형성될 수도 있다.
패드 금속층(PDM) 상에는 패드 전극(PDE)이 배치될 수 있다. 패드 전극(PDE)은 제1 패드 절연층(PINS1) 및 제3 패드 절연층(PINS3)의 패드 개구부(POP)에 의해 노출된 영역에 배치될 수 있다. 이에 따라 패드 전극(PDE)은 패드 금속층(PDM)과 전기적으로 연결될 수 있고, 특히, 제3 금속층(PDM3)과 접촉할 수 있다. 패드 전극(PDE)은 패드부(PA)에 배치 또는 연결되는 데이터 구동부(DDV)와 연결되는 구성일 수 있다. 패드 전극(PDE)과 데이터 구동부(DDV) 사이에는 이방 전도성 필름(Anisotropic Conductive Film; ACF)이 배치될 수 있고, 이를 통해 패드(PD)와 데이터 구동부(DDV)는 전기적으로 연결될 수 있다.
상술한 바와 같이, 제2 패드 절연층(PINS2)은 패드 금속층(PDM)과 중첩하지 않도록 배치될 수 있다. 제2 패드 절연층(PINS2)이 패드 금속층(PDM)과 중첩하지 않을 경우, 패드 금속층(PDM)과 패드 금속층(PDM)을 덮는 절연층(예컨대, 제1 패드 절연층(PINS1) 및 제2 패드 절연층(PINS2)) 사이의 패드 개구부(POP)에 의한 단차가 감소될 수 있다. 이에 따라, 패드 금속층(PDM) 상에 패드 전극(PDE)을 형성하는 과정에서 단차에 의해 패드 금속층(PDM)과 패드 전극(PDE) 사이에 발생할 수 있는 불량(예컨대, 접촉 불량 등)이 개선될 수 있고, 패드 전극(PDE)과 데이터 구동부(DDV)의 합착 신뢰성이 향상될 수 있다.
본 실시예에서는, 기판(SUB)과 데이터 구동부(DDV) 사이에 배치되는 패드부(PA)에 대해 설명하였으나, 기판(SUB) 상에 다른 구동부들이 패드부를 통해 더 배치되거나 연결되는 경우에도 동일하게 적용될 수 있다.
이하, 다른 실시예들에 따른 화소 및 이를 포함하는 표시 장치에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 13은 또 다른 실시예에 따른 화소의 평면도이다. 도 14는 또 다른 실시예에 따른 화소의 단면도로, 도 13의 D-D' 선에 대응되는 단면도이다. 도 15는 또 다른 실시예에 따른 화소의 발광 소자들의 연결 관계를 개략적으로 나타낸 회로도이다.
도 13 내지 도 15의 실시예는 도 5, 도 6, 및 도 8의 실시예와 비교하여 제4 전극(RFE4)이 제3 전원 배선(PL3)과 연결되는 점에서 차이가 있으며, 이 외의 구성을 실질적으로 동일하거나 유사하다. 이하, 차이점을 위주로 설명한다.
화소(PXL_1)는 기판(SUB) 상에 배치되는 화소 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 화소 회로층(PCL)은 제2 배선층(MTL2_1)을 포함할 수 있고, 제2 배선층(MTL2_1)은 제1 전원 배선(PL1), 제2 전원 배선(PL2), 제3 전원 배선(PL3), 및 브릿지 배선(BRE)을 포함할 수 있다.
제3 전원 배선(PL3)은 제3 구동 전원(VMM)과 연결되는 배선일 수 있으며, 제3 구동 전원(VMM)으로부터 소정의 전압을 제공받을 수 있다. 제3 전원 배선(PL3)은 제4 및 제5 회로 절연층들(CINS4, CINS5)을 관통하는 제3 컨택홀(CH3)을 통해 제4 전극(RFE4)과 접촉할 수 있다.
제1 절연층(INS1)은 제4 전극(RFE4)과 중첩하는 제3 개구부(OP3)를 포함할 수 있고, 제4 컨택 전극(CTE4)은 제3 개구부(OP3)를 통해 제4 전극(RFE4)과 접촉할 수 있다. 제4 컨택 전극(CTE4)은 제4 전극(RFE4)으로부터 제3 구동 전원(VMM)의 전압을 제공받을 수 있다.
제4 컨택 전극(CTE4) 및 제2 컨택 전극(CTE2)은 제2 연결 전극(CNE2)을 통해 연결될 수 있고, 제2 컨택 전극(CTE2) 및 제4 컨택 전극(CTE4)에는 서로 동일한 전압이 인가될 수 있다.
도 15에 도시된 바와 같이, 발광 소자들(LD1, LD2, LD3, LD4)은 서로 직렬 및 병렬로 연결될 수 있으며, 제2 노드(ND2a)에서 서로 연결될 수 있다. 제2 노드(ND2a)에는 제3 구동 전원(VMM)의 전압이 공급될 수 있다. 예컨대, 제2 노드(ND2a)의 전압은 제1 노드(ND1)의 전압 및 제3 노드(ND3)의 전압의 평균값일 수 있으나, 이에 한정되는 것은 아니며, 제2 노드(ND2a)의 전압은 제1 노드(ND1)의 전압 및 제3 노드(ND3)의 전압의 사이의 특정한 전압일 수 있다.
이에 따라, 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)는 제1 노드(ND1)의 전압 및 제2 노드(ND2a)의 전압의 차이에 대응하는 휘도로 빛을 방출할 수 있고, 제1 발광 소자(LD1) 및 제4 발광 소자(LD4)는 제2 노드(ND2a)의 전압 및 제3 노드(ND3)의 전압에 대응하는 휘도로 빛을 방출할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 절연 피막
15: 전극층 1000: 표시 장치
SUB: 기판 DA: 표시 영역
NDA: 비표시 영역 PXL: 화소
LDU: 발광 소자 유닛 LD: 발광 소자
SDV: 스캔 구동부 DDV: 데이터 구동부
SL: 스캔 라인 DL: 데이터 라인
PA: 패드부 CL: 연결 라인
PCL: 화소 회로층 DPL: 표시층
M1: 제1 트랜지스터 MTL1: 제1 배선층
TE1: 제1 트랜지스터 전극 TE2: 제2 트랜지스터 전극
MTL2: 제2 배선층 PL1: 제1 전원 배선
PL2: 제2 전원 배선 BRE: 브릿지 배선
CT1, CT2, CT3, CT4: 제1 내지 제4 회로 컨택홀
CH1, CH2, CH3: 제1 내지 제3 컨택홀
BNKL: 뱅크층 RFEL: 전극층
CTEL: 컨택 전극층 INS1: 제1 절연층
INS2: 제2 절연층 INS3: 제3 절연층
ND1, ND2, ND3: 제1 내지 제3 노드
PD: 패드 PDM: 패드 금속층
PDM1, PDM2, PDM3: 제1 내지 제3 금속층
PINS1: 제1 패드 절연층 PINS2: 제2 패드 절연층
PINS3: 제3 패드 절연층 PDE: 패드 전극
POP: 패드 개구부

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 화소;
    상기 비표시 영역의 일 측에 마련된 패드부; 및
    상기 패드부를 통해 상기 화소와 연결되는 구동부를 포함하고,
    상기 화소는,
    제1 절연층;
    상기 제1 절연층 상에 배치되는 제1 발광 소자;
    상기 제1 발광 소자 상에 배치되고, 상기 제1 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 제1 발광 소자의 일 단부에 연결되는 제1 컨택 전극; 및
    상기 제2 절연층 상에 배치되고, 상기 제1 발광 소자의 타 단부에 연결되는 제2 컨택 전극을 포함하고,
    상기 패드부는,
    패드 금속층;
    상기 패드 금속층 상에 배치되고, 상기 패드 금속층의 적어도 일부를 노출하는 패드 개구부를 포함하는 제1 패드 절연층;
    상기 제1 패드 절연층 상에 배치되는 제2 패드 절연층; 및
    상기 제1 패드 절연층 상에 배치되고, 상기 패드 개구부를 통해 상기 패드 금속층과 접촉하는 패드 전극을 포함하되,
    상기 제2 패드 절연층은 상기 패드 금속층과 중첩하지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소는,
    상기 제1 절연층 상에 배치되는 제2 발광 소자, 제3 발광 소자, 및 제4 발광 소자; 및
    상기 제2 절연층 상에 배치되는 제3 컨택 전극, 제4 컨택 전극, 및 제5 컨택 전극을 더 포함하되,
    상기 제2 컨택 전극은 상기 제2 발광 소자의 일 단부에 연결되고,
    상기 제3 컨택 전극은 상기 제2 발광 소자의 타 단부 및 상기 제3 발광 소자의 일 단부에 연결되고,
    상기 제4 컨택 전극은 상기 제3 발광 소자의 타 단부 및 상기 제4 발광 소자의 일 단부에 연결되고,
    상기 제5 컨택 전극은 상기 제4 발광 소자의 타 단부에 연결되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 컨택 전극은 상기 제5 컨택 전극과 연결되고,
    상기 제2 컨택 전극은 상기 제4 컨택 전극과 연결되며,
    상기 제3 컨택 전극은 상기 제1 컨택 전극, 상기 제2 컨택 전극, 상기 제4 컨택 전극 및 상기 제5 컨택 전극과 분리된 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 직렬 연결되고,
    상기 제3 발광 소자 및 상기 제4 발광 소자는 직렬 연결되며,
    상기 제1 발광 소자 및 상기 제4 발광 소자는 병렬 연결되고,
    상기 제2 발광 소자 및 상기 제3 발광 소자는 병렬 연결되는 표시 장치.
  5. 제3 항에 있어서,
    상기 화소는 상기 기판 및 상기 제1 절연층 사이에 배치된 전극층을 더 포함하되,
    상기 전극층은,
    상기 제1 컨택 전극과 중첩하는 제1 전극;
    상기 제2 컨택 전극과 중첩하는 제2 전극;
    상기 제3 컨택 전극과 중첩하는 제3 전극;
    상기 제4 컨택 전극과 중첩하는 제4 전극; 및
    상기 제5 컨택 전극과 중첩하는 제5 전극을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 절연층은 상기 제3 전극의 적어도 일부를 노출하는 제1 개구부, 및 상기 제5 전극의 적어도 일부를 노출하는 제2 개구부를 포함하되,
    상기 제3 컨택 전극은 상기 제1 개구부를 통해 상기 제3 전극과 접촉하고,
    상기 제5 컨택 전극은 상기 제2 개구부를 통해 상기 제5 전극과 접촉하는 표시 장치.
  7. 제5 항에 있어서,
    상기 기판 및 상기 화소 사이에 배치되고, 상기 제1 발광 소자와 전기적으로 연결된 트랜지스터를 포함하되,
    상기 트랜지스터는,
    상기 기판 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고,
    상기 반도체 패턴은 상기 제1 트랜지스터 전극과 접촉하는 제1 영역, 상기 제1 영역에 이격되고 상기 제2 트랜지스터 전극과 접촉하는 제2 영역, 및 상기 제1 영역 및 상기 제2 영역 사이에 위치하는 채널 영역을 포함하되,
    상기 제1 트랜지스터 전극은 상기 제1 트랜지스터 전극과 상이한 층에 배치된 제1 전원 배선과 전기적으로 연결되고,
    상기 제2 트랜지스터 전극은 상기 제3 컨택 전극과 전기적으로 연결되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제5 컨택 전극은 제2 전원 배선과 전기적으로 연결되고,
    상기 제2 전원 배선은 상기 제1 전원 배선과 동일층에 배치되며,
    상기 제1 전원 배선에 인가되는 전압은 상기 제2 전원 배선에 인가되는 전압보다 큰 표시 장치.
  9. 제8 항에 있어서,
    상기 제4 컨택 전극은 제3 전원 배선과 전기적으로 연결되고,
    상기 제3 전원 배선은 상기 제1 전원 배선 및 상기 제2 전원 배선과 동일층에 배치되며,
    상기 제3 전원 배선에 인가되는 전압은 상기 제1 전원 배선에 인가되는 전압 및 상기 제2 전원 배선에 인가되는 전압의 사이의 전압인 표시 장치.
  10. 제8 항에 있어서,
    상기 패드 금속층은 제1 금속층, 상기 제1 금속층 상에 배치되는 제2 금속층, 및 상기 제2 금속층 상에 배치되는 제3 금속층 중 적어도 하나를 포함하되,
    상기 제1 금속층은 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극과 동일층에 배치되고,
    상기 제2 금속층은 상기 제1 전원 배선 및 상기 제2 전원 배선과 동일층에 배치되며,
    상기 제3 금속층은 상기 전극층과 동일층에 배치되는 표시 장치.
  11. 제3 항에 있어서,
    상기 제1 컨택 전극, 상기 제3 컨택 전극, 및 상기 제5 컨택 전극은 서로 동일층에 배치되고,
    상기 제2 컨택 전극 및 상기 제4 컨택 전극은 서로 동일층에 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 패드 절연층 및 상기 제1 절연층은 일체로 형성되고,
    상기 제2 패드 절연층 및 상기 제2 절연층은 일체로 형성되는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 발광 소자는 나노 스케일의 크기를 가진 발광 다이오드이고,
    상기 제1 발광 소자는, 제1 도펀트가 도핑된 제1 반도체층, 제2 도펀트가 도핑된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 화소는 상기 제1 컨택 전극 상에 배치된 제3 절연층을 더 포함하고,
    상기 패드부는 상기 패드 금속층 및 상기 제2 패드 절연층 상에 배치된 제3 패드 절연층을 더 포함하되,
    상기 제2 컨택 전극은 상기 제3 절연층 상에 배치되고,
    상기 제3 패드 절연층은 상기 패드 금속층의 적어도 일부를 노출하는 상기 패드 개구부를 포함하며,
    상기 제3 절연층은 상기 제3 패드 절연층과 일체로 형성되는 표시 장치.
  15. 제14 항에 있어서,
    상기 패드 전극은 상기 제1 패드 절연층 및 상기 제3 패드 절연층과 적어도 일부가 중첩하되, 상기 제2 패드 절연층과 중첩하지 않는 표시 장치.
  16. 제1 항에 있어서,
    상기 패드 전극은 상기 제1 컨택 전극 및 상기 제2 컨택 전극 중 어느 하나와 동일층에 배치되는 표시 장치.
  17. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 제1 발광 소자, 제2 발광 소자, 제3 발광 소자, 및 제4 발광 소자;
    상기 제1 발광 소자의 일 단부에 연결된 제1 전극;
    상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 일 단부에 연결된 제2 전극;
    상기 제2 발광 소자의 타 단부 및 상기 제3 발광 소자의 일 단부에 연결된 제3 전극;
    상기 제3 발광 소자의 타 단부 및 상기 제4 발광 소자의 일 단부에 연결된 제4 전극; 및
    상기 제4 발광 소자의 타 단부에 연결된 제5 전극을 포함하며,
    상기 제1 전극은 상기 제5 전극과 연결되고,
    상기 제2 전극은 상기 제4 전극과 연결되며,
    상기 제3 전극은 상기 제1 전극, 상기 제2 전극, 상기 제4 전극 및 상기 제5 전극과 분리된 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 직렬 연결되고,
    상기 제3 발광 소자 및 상기 제4 발광 소자는 직렬 연결되고,
    상기 제1 발광 소자 및 상기 제4 발광 소자는 병렬 연결되고,
    상기 제2 발광 소자 및 상기 제3 발광 소자는 병렬 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 비표시 영역에 배치되는 구동부 및 상기 구동부와 전기적으로 연결되는 패드부를 더 포함하되,
    상기 패드부는,
    패드 금속층;
    상기 패드 금속층 상에 배치되는 제1 패드 절연층; 및
    상기 제1 패드 절연층 상에 배치되는 제2 패드 절연층을 포함하되,
    상기 제2 패드 절연층은 상기 패드 금속층과 중첩하지 않는 표시 장치.
  20. 제19 항에 있어서,
    상기 기판 및 상기 제1 내지 제4 발광 소자들 사이에 배치되는 제1 절연층; 및
    상기 제1 내지 제4 발광 소자들 상에 각각 배치되는 제2 절연층을 더 포함하되,
    상기 제1 패드 절연층은 상기 제1 절연층과 일체로 형성되고,
    상기 제2 패드 절연층은 상기 제2 절연층과 일체로 형성되는 표시 장치.
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