KR20220109538A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소들을 포함하는 기판, 상기 기판 상에 배치된 회로 도전층, 상기 회로 도전층 상에 배치된 배리어 금속층, 상기 배리어 금속층 상에 배치되며 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하되, 상기 배리어 금속층은 상기 회로 도전층과 전기적으로 분리된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 정렬도를 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소들을 포함하는 기판, 상기 기판 상에 배치된 회로 도전층, 상기 회로 도전층 상에 배치된 배리어 금속층, 상기 배리어 금속층 상에 배치되며 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하되, 상기 배리어 금속층은 상기 회로 도전층과 전기적으로 분리된다.
상기 회로 도전층은 상기 제1 전극과 상기 제2 전극 사이에 배치될 수 있다.
상기 배리어 금속층은 상기 제1 전극과 상기 제2 전극 사이에 배치될 수 있다.
상기 회로 도전층은 상기 발광 소자와 중첩할 수 있다.
상기 배리어 금속층은 상기 발광 소자와 중첩할 수 있다.
상기 표시 장치는 상기 회로 도전층과 상기 배리어 금속층 사이에 배치된 배리어 절연층을 더 포함할 수 있다.
상기 배리어 금속층은 상기 배리어 절연층 상에서 상기 회로 도전층을 커버할 수 있다.
상기 제1 전극 또는 상기 제2 전극은 상기 배리어 절연층을 관통하는 컨택홀을 통해 상기 회로 도전층과 전기적으로 연결될 수 있다.
상기 제1 전극 또는 상기 제2 전극은 상기 배리어 금속층을 관통하는 컨택홀을 통해 상기 회로 도전층과 전기적으로 연결될 수 있다.
복수의 상기 화소들은 각각 발광 영역 및 비발광 영역을 포함할 수 있다.
상기 표시 장치는 상기 비발광 영역에 배치된 배리어 패턴을 더 포함할 수 있다.
상기 배리어 패턴은 유기 절연 물질을 포함할 수 있다.
상기 표시 장치는 상기 발광 영역에 배치되며 상기 제1 전극 및 상기 제2 전극과 중첩하는 뱅크 패턴을 더 포함할 수 있다.
상기 배리어 패턴은 상기 뱅크 패턴과 동일한 물질을 포함할 수 있다.
상기 표시 장치는 상기 발광 영역 및 상기 비발광 영역을 둘러싸는 뱅크를 더 포함할 수 있다.
상기 배리어 패턴은 상기 뱅크와 동일한 물질을 포함할 수 있다.
상기 발광 영역은 제1 발광 영역 및 제2 발광 영역을 포함하고, 상기 비발광 영역은 상기 제1 발광 영역과 상기 제2 발광 영역 사이에 배치될 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 제2 전극을 커버하는 절연층을 더 포함하고, 상기 절연층은 상기 비발광 영역에 배치된 적어도 하나의 개구부를 포함할 수 있다.
상기 개구부는 상기 제1 전극의 일단에 배치된 제1 개구부 및 상기 제2 전극의 일단에 배치된 제2 개구부를 포함할 수 있다.
상기 배리어 패턴은 상기 제1 개구부와 상기 제2 개구부 사이에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 회로 도전층 상부에 배리어 금속층 및/또는 배리어 패턴을 형성함으로써, 발광 소자 정렬 시 회로 도전층에 의한 신호 간섭을 최소화할 수 있으므로 발광 소자의 정렬도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 7 및 도 8은 일 실시예에 따른 화소를 나타내는 평면도들이다.
도 9 및 도 10은 도 7의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도들이다.
도 11은 도 7의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 12 및 도 13은 도 7의 Ⅲ-Ⅲ' 선을 기준으로 자른 단면도들이다.
도 14는 도 7의 Ⅳ-Ⅳ' 선을 기준으로 자른 단면도이다.
도 15는 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 16은 또 다른 실시예에 따른 화소의 비발광 영역을 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다. 예를 들어, 도 4 내지 도 6은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 화소(PXL) 및 표시 장치의 종류가 이에 한정되는 것은 아니다.
실시예에 따라, 도 4 내지 도 6에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 전기적으로 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(일 예로, p형 단부) 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, p형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 타 단부(일 예로, n형 단부)는 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 전기적으로 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 전기적으로 연결된다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 전기적으로 연결된다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 전기적으로 연결된다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 전기적으로 연결되고, 다른 전극은 제1 노드(N1)에 전기적으로 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전한다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 p형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 n형 트랜지스터로 변경될 수도 있다. 이외에도, 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 5를 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는, 다른 실시예에서 센싱선(SLj)이 생략되고, 해당 화소(PXL)(또는, 인접 화소)의 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출함에 의해 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 전기적으로 연결된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 전기적으로 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 전기적으로 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 전기적으로 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 전기적으로 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 n형 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 제한되는 것은 아니다. 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 도 4 및 도 5에서는 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 6에 도시된 바와 같이 각 화소(PXL)의 광원 유닛(LSU)이 직렬 구조를 포함하도록 구성될 수도 있다. 도 6의 실시예들을 설명함에 있어, 도 4 및 도 5의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 광원 유닛(LSU)은 적어도 4개의 직렬 단에 나뉘서 서로 직/병렬 연결된 발광 소자들(LD)을 포함할 수 있다. 이 경우, 각각의 직렬 단은 한 쌍의 전극들(일 예로, 두 개의 전극들) 및 상기 한 쌍의 전극들의 사이에 전기적으로 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 발광 소자들(LD)의 개수가 특별히 제한되는 것은 아니다. 예를 들어, 제1 직렬 단은 제1 전극(ELT1), 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함하고, 제2 직렬 단은 제3 전극(ELT3), 제4 전극(ELT4) 및 제3 및 제4 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 유사하게, 제3 직렬 단은 제5 전극(ELT5), 제6 전극(ELT6) 및 제5 및 제6 전극들(ELT5, ELT6)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함하고, 제4 직렬 단은 제7 전극(ELT7), 제8 전극(ELT8) 및 제7 및 제8 전극들(ELT7, ELT8)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다.
광원 유닛(LSU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 광원 유닛(LSU)의 제1 화소 전극(또는, 애노드 전극)일 수 있다. 그리고, 광원 유닛(LSU)의 마지막 전극, 일 예로 제8 전극(ELT8)은 광원 유닛(LSU)의 제2 화소 전극(또는, 캐소드 전극)일 수 있다.
광원 유닛(LSU)의 나머지 전극들, 일 예로, 제2 내지 제7 전극들(ELT2~ELT7)은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ELT2) 및 제3 전극(ELT3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 유사하게, 제4 전극(ELT4) 및 제5 전극(ELT5)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성하고, 제6 전극(ELT6) 및 제7 전극(ELT7)은 서로 일체 또는 비일체로 연결되어 제3 중간 전극(IET3)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제4 및 제5 전극들(ELT4, ELT5)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주하며, 제6 및 제7 전극들(ELT6, ELT7)을 통합하여 하나의 제3 중간 전극(IET3)으로 간주할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 광원 유닛(LSU)을 구성한다고 할 때, 발광 소자들(LD)을 직렬 또는 직/병렬 혼합 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 예를 들어, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬로만 연결한 광원 유닛(LSU)에 비해 동일 전류로 보다 높은 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬로 연결한 광원 유닛(LSU)에 비해 보다 낮은 구동 전류로 동일한 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 혼합 구조로 연결한 화소(PXL)에서는 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있으므로, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 7 및 도 8은 일 실시예에 따른 화소를 나타내는 평면도들이다.
일 예로, 도 7 및 도 8은 도 3의 화소 유닛(PXU)을 구성하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 어느 하나일 수 있으며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 또한, 도 7 및 도 8에서는 각각의 화소(PXL)가 도 6에 도시된 바와 같이, 4개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 개시하나, 각 화소(PXL)의 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수도 있다.
이하에서, 제1 내지 제4 발광 소자들(LD1~LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다. 또한, 제1 내지 제8 전극들(ELT1~ELT8)을 비롯한 화소 전극들 중 적어도 하나의 화소 전극을 임의로 지칭할 때, "화소 전극(ELT)" 또는 "화소 전극들(ELT)"이라 하고, 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 비롯한 컨택 전극들 중 적어도 하나의 컨택 전극을 임의로 지칭할 때, "컨택 전극(CNE)" 또는 "컨택 전극들(CNE)"이라 하기로 한다.
도 7 및 도 8을 참조하면, 화소(PXL)는 각각 발광 영역(SEA) 및 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(SEA)은 서로 이격된 제1 발광 영역(SEA1)과 제2 발광 영역(SEA2)을 포함할 수 있다. 제1 발광 영역(SEA1)과 제2 발광 영역(SEA2)은 화소 영역(PXA) 내에서 제2 방향(Y축 방향)을 따라 서로 이격되도록 배치될 수 있다. 비발광 영역(NEA)은 제1 발광 영역(SEA1)과 제2 발광 영역(SEA2) 사이에 배치될 수 있다.
발광 영역(SEA)은 적어도 하나의 발광 소자(LD)들과 이에 전기적으로 연결된 전극들을 포함할 수 있다. 일 실시예에서, 화소(PXL)가 도 6에 도시된 실시예와 같이, 복수의 직렬 단들에 나뉘어 배치된 복수의 발광 소자들(LD)을 포함하는 경우, 제1 및 제2 발광 영역들(SEA1, SEA2)은 각각 적어도 하나의 직렬 단에 배치된 발광 소자(LD) 및 이에 전기적으로 연결된 전극들을 포함할 수 있다. 예를 들어, 제1 발광 영역(SEA1)은 해당 화소(PXL)의 제1 직렬 단에 배치된 제1 발광 소자들(LD1) 및 이에 연결된 복수의 전극들을 포함하고, 제2 발광 영역(SEA2)은 제2 직렬 단에 배치된 제2 발광 소자들(LD2) 및 이에 연결된 복수의 전극들을 포함할 수 있다. 이 경우, 제1 발광 영역(SEA1)에 배치된 제1 발광 소자(LD1)와 제2 발광 영역(SEA2)에 배치된 제2 발광 소자(LD2)는 서로 직렬로 연결될 수 있다. 일 예로, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)는 적어도 하나의 컨택 전극(CNE)에 의해 서로 직렬로 연결될 수 있다.
또한, 각각의 화소(PXL)가 발광 영역들(SEA)의 개수보다 많은 개수의 직렬 단들을 포함한다고 할 때, 각각의 발광 영역들(SEA)은 2개 이상의 직렬 단들에 배치된 발광 소자들(LD) 및 이에 전기적으로 연결된 전극들을 포함할 수 있다. 예를 들어, 제1 발광 영역(SEA1)은 광원 유닛(LSU)의 제1 및 제4 직렬 단들에 배치된 발광 소자들(LD1, LD4) 및 전극들을 포함하고, 제2 발광 영역(SEA2)은 제2 및 제3 직렬 단들에 배치된 발광 소자들(LD2, LD3) 및 전극들을 포함할 수 있다.
구체적으로, 화소(PXL)는 제1 발광 영역(SEA1)에 배치된 제1 전극(ELT1), 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)와, 제2 발광 영역(SEA2)에 배치된 제3 전극(ELT3), 제4 전극(ELT4), 및 제3 및 제4 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 화소(PXL)는 제2 발광 영역(SEA2)에 배치된 제5 전극(ELT5), 제6 전극(ELT6), 및 제5 및 제6 전극들(ELT5, ELT6)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)와, 제1 발광 영역(SEA1)에 배치된 제7 전극(ELT7), 제8 전극(ELT8), 및 제7 및 제8 전극들(ELT7, ELT8)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 더 포함할 수 있다.
한편, 도 7 및 도 8에서는 제5 전극(ELT5), 제6 전극(ELT6), 및 제3 발광 소자(LD3)가 제2 발광 영역(SEA2)에 배치되고, 제7 전극(ELT7), 제8 전극(ELT8), 및 제4 발광 소자(LD4)가 제1 발광 영역(SEA1)에 배치되는 경우를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 다른 실시예에서 제1 발광 영역(SEA1)에 제5 전극(ELT5), 제6 전극(ELT6), 및 제3 발광 소자(LD3)가 배치되고, 제2 발광 영역(SEA2)에 제7 전극(ELT7), 제8 전극(ELT8), 및 제4 발광 소자(LD4)가 배치될 수도 있다.
각각의 발광 영역(SEA)에서 제1 내지 제8 전극들(ELT1~ELT8)은 각각 제2 방향(Y축 방향)을 따라 연장될 수 있다. 예를 들어, 제1 전극(ELT1), 제2 전극(ELT2), 제7 전극(ELT7), 및/또는 제8 전극(ELT8)은 제1 발광 영역(SEA1)에서 각각 제2 방향(Y축 방향)을 따라 연장되고, 제1 방향(X축 방향)을 따라 순차적으로 이격되어 배치될 수 있다. 또한, 제3 전극(ELT3), 제4 전극(ELT4), 제5 전극(ELT5), 및/또는 제6 전극(ELT6)은 제2 발광 영역(SEA2)에서 각각 제2 방향(Y축 방향)을 따라 연장되고, 제1 방향(X축 방향)을 따라 순차적으로 이격되어 배치될 수 있다. 또한, 제1 내지 제8 전극들(ELT1~ELT8)은 서로 균일한 폭을 가지거나 불균일한 폭을 가질 수 있으며, 굴곡부를 포함하거나 포함하지 않을 수 있다. 즉, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 내지 제8 전극들(ELT1~ELT8)은 각 화소(PXL)의 화소 전극들(ELT)을 구성할 수 있다. 제1 내지 제8 전극들(ELT1~ELT8)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 이에 따라, 인접한 제1 내지 제8 전극들(ELT1~ELT8) 사이에 전계가 형성되어 발광 영역(SEA)에 공급된 발광 소자들(LD)이 제1 내지 제8 전극들(ELT1~ELT8)의 사이에 자가 정렬할 수 있다.
한편, 제1 내지 제8 전극들(ELT1~ELT8) 하부에 회로 도전층(도 11의 CP1, CP2)이 존재하는 경우, 발광 소자들(LD)을 정렬하는 과정에서 회로 도전층(CP1, CP2)의 신호 간섭으로 인해 발광 소자들(LD)이 비정상 정렬될 수 있다. 이에, 일 실시에에 따른 표시 장치는 회로 도전층(CP1, CP2) 상부에 배리어 금속층(도 11의 BML)을 형성함으로써 회로 도전층(CP1, CP2)에 의한 신호 간섭을 차단하여 발광 소자(LD)의 정렬도를 향상시킬 수 있다. 이에 대한 상세한 설명은 도 11을 참조하여 후술하기로 한다.
일 실시예에서, 제1 내지 제8 전극들(ELT1~ELT8) 중 일부는 먼저 하나의 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 및/또는 각 화소(PXL)의 제1 및 제2 발광 영역들(SEA1, SEA2) 사이의 비발광 영역(NEA)에서 분리되어 각 직렬 단의 화소 전극(ELT)으로 분리될 수 있다.
각각의 정렬 배선이 비발광 영역(NEA)에서 분리되는 경우, 제1 내지 제8 전극들(ELT1~ELT8)의 일단은 부분적으로 비발광 영역(NEA)으로 연장될 수 있으나, 반드시 이에 제한되는 것은 아니다.
비발광 영역(NEA)은 발광 소자들(LD)의 정렬 이후 각각의 정렬 배선을 복수의 화소 전극들(ELT)로 분리하거나, 적어도 하나의 컨택 전극(CNE)을 통한 화소 전극들(ELT) 간의 연결을 위한 공간을 제공할 수 있다.
구체적으로, 비발광 영역(NEA)은 정렬 배선을 복수의 화소 전극(ELT)으로 분리하기 위한 개구부(OPA)를 포함할 수 있다. 개구부(OPA)는 서로 이격된 제1 내지 제3 개구부들(OPA1~OPA3)을 포함할 수 있다. 제1 내지 제3 개구부들(OPA1~OPA3)은 비발광 영역(NEA) 내에서 제1 방향(X축 방향)을 따라 배치될 수 있다.
제1 개구부(OPA1)는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 배치될 수 있다. 즉, 제1 전극(ELT1)과 제3 전극(ELT3)은 제1 개구부(OPA1)를 사이에 두고 이격될 수 있다. 제1 개구부(OPA1)의 제1 방향(X축 방향)의 폭은 제1 전극(ELT1) 및/또는 제3 전극(ELT3) 각각의 제1 방향(X축 방향)의 폭보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 개구부(OPA2)는 제2 전극(ELT2) 및 제8 전극(ELT8)과 제4 전극(ELT4) 및 제6 전극(ELT6) 사이에 배치될 수 있다. 즉, 제2 전극(ELT2)과 제4 전극(ELT4)은 제2 개구부(OPA2)를 사이에 두고 이격될 수 있다. 또한, 제6 전극(ELT6)과 제8 전극(ELT8)은 제2 개구부(OPA2)를 사이에 두고 이격될 수 있다. 제2 개구부(OPA2)의 제1 방향(X축 방향)의 폭은 제2 전극(ELT2)의 일측부터 제8 전극(ELT8)의 타측까지의 제1 방향(X축 방향)의 폭보다 클 수 있다. 유사하게, 제2 개구부(OPA2)의 제1 방향(X축 방향)의 폭은 제4 전극(ELT4)의 일측부터 제6 전극(ELT6)의 타측까지의 제1 방향(X축 방향)의 폭보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 개구부(OPA3)는 제5 전극(ELT5)과 제7 전극(ELT7) 사이에 배치될 수 있다. 제5 전극(ELT5)과 제7 전극(ELT7)은 제3 개구부(OPA3)를 사이에 두고 이격될 수 있다. 제3 개구부(OPA3)의 제1 방향(X축 방향)의 폭은 제5 전극(ELT5) 및/또는 제7 전극(ELT7) 각각의 제1 방향(X축 방향)의 폭보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 내지 제3 개구부들(OPA1~OPA3)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 개구부(OPA1)는 하나의 정렬 배선과 중첩하고, 제2 개구부(OPA2)는 복수의 정렬 배선과 중첩하고, 제3 개구부(OPA3)는 하나의 정렬 배선과 중첩하도록 형성될 수 있다. 즉, 제2 개구부(OPA2)의 제1 방향(X축 방향)의 폭은 제1 개구부(OPA1) 및/또는 제3 개구부(OPA3)의 제1 방향(X축 방향)의 폭보다 클 수 있다.
한편, 도 7 및 도 8에서는 개구부(OPA)가 서로 이격된 제1 내지 제3 개구부들(OPA1~OPA3)로 구성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 개구부(OPA)는 하나로 구성되어 비발광 영역(NEA) 내에서 제1 방향(X축 방향)으로 연장할 수 있다. 즉, 개구부(OPA)는 제1 전극(ELT1)의 일측으로부터 제7 전극(ELT7)의 일측까지 연장할 수 있다. 또한, 개구부(OPA)는 제3 전극(ELT3)의 일측으로부터 제5 전극(ELT5)의 일측까지 연장할 수 있다.
상술한 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 화소 전극들(ELT) 중 다른 하나, 일 예로 제8 전극(ELT8)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 일 영역 하부에는 뱅크 패턴(BNP)이 배치될 수 있다. 이 경우, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 일 영역이 뱅크 패턴(BNP)에 의해 상부 방향(예를 들어, 제3 방향(Z축 방향))으로 돌출되면서, 발광 소자들(LD)의 주변에 반사 격벽을 형성할 수 있게 된다. 이에 따라, 화소(PXL)의 광 효율을 향상시킬 수 있다. 각각의 뱅크 패턴(BNP)은 하나의 화소 전극(ELT)과 중첩되도록 형성되거나, 복수의 화소 전극들(ELT)과 중첩되도록 형성될 수 있다.
실시예에 따라, 제1 내지 제8 전극들(ELT1~ELT8)은 각 직렬 단의 발광 소자들(LD)에 직접 접촉되어 연결되거나, 별도의 컨택 전극(CNE) 등을 통해 발광 소자들(LD)에 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제8 전극들(ELT1~ELT8)은 제1 절연층(INS1)에 의해 발광 소자들(LD)의 제1 단부(EP1) 또는 제2 단부(EP2)와 절연되고, 각각의 컨택 전극(CNE)을 통해 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다.
또한, 제1 발광 영역(SEA1)에 배치된 어느 하나의 전극(일 예로, 제1, 제2, 제7 및 제8 전극들(ELT1, ELT2, ELT7, ELT8) 중 하나)과, 제2 발광 영역(SEA2)에 배치된 어느 하나의 전극(일 예로, 제3 내지 제6 전극들(ELT3~ELT6) 중 하나)은 적어도 하나의 컨택 전극(CNE)에 의해 서로 전기적으로 연결될 수 있다. 이를 위해, 각각의 화소(PXL)는 제1 및 제2 발광 영역들(SEA1, SEA2)에 위치된 소정의 전극들을 서로 전기적으로 연결하기 위한 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 직렬 단의 제1 발광 소자들(LD1)(특히, 제1 단부들(EP1)) 및 제1 전극(ELT1) 상에 배치되어, 상기 제1 직렬 단의 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 직렬 단의 제1 발광 소자들(LD1)(특히, 제2 단부들(EP2)) 및 제2 전극(ELT2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 직렬 단의 제2 발광 소자들(LD2)(특히, 제1 단부들(EP1)) 및 제3 전극(ELT3) 상에 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 전기적으로 연결할 수 있다. 이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 영역(SEA1)으로부터 비발광 영역(NEA)을 경유하여 제2 발광 영역(SEA2)으로 연장될 수 있다. 다만, 다른 실시예에서 제2 컨택 전극(CNE2)이 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 전기적으로 연결될 수도 있다.
제3 컨택 전극(CNE3)은 제2 직렬 단의 제2 발광 소자들(LD2)(특히, 제2 단부들(EP2)) 및 제4 전극(ELT4) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 전기적으로 연결할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제3 직렬 단의 제3 발광 소자들(LD3)(특히, 제1 단부들(EP1)) 및 제5 전극(ELT5) 상에 배치되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 제5 전극(ELT5)에 전기적으로 연결할 수 있다. 다만, 다른 실시예에서 제3 컨택 전극(CNE3)이 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 전기적으로 연결될 수도 있다.
제4 컨택 전극(CNE4)은 제3 직렬 단의 제3 발광 소자들(LD3)(특히, 제2 단부들(EP2)) 및 제6 전극(ELT6) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)을 제6 전극(ELT6)에 전기적으로 연결할 수 있다. 또한, 제4 컨택 전극(CNE4)은 제4 직렬 단의 제4 발광 소자들(LD4)(특히, 제1 단부들(EP1)) 및 제7 전극(ELT7) 상에 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 제7 전극(ELT7)에 전기적으로 연결할 수 있다. 이를 위해, 제4 컨택 전극(CNE4)은 제2 발광 영역(SEA2)으로부터 비발광 영역(NEA)을 경유하여 제1 발광 영역(SEA1)으로 연장될 수 있다. 다만, 다른 실시예에서는 제4 컨택 전극(CNE4)이 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 전기적으로 연결될 수도 있다.
제5 컨택 전극(CNE5)은 제4 직렬 단의 제4 발광 소자들(LD4)(특히, 제2 단부들(EP2)) 및 제8 전극(ELT8) 상에 배치되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)을 제8 전극(ELT8)에 전기적으로 연결할 수 있다.
일 실시예에서, 각각의 컨택 전극(CNE)과 화소 전극(ELT)의 사이에는 적어도 한 층의 절연층이 개재되고, 상기 절연층에 형성된 컨택홀을 통해 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(ELT)이 서로 전기적으로 연결될 수 있다. 다만, 컨택 전극(CNE)과 화소 전극(ELT) 사이의 전기적 연결 구조는 실시예에 따라 다양하게 달라질 수 있다.
상술한 실시예에 의하면, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT)을 원하는 형태로 전기적으로 연결할 수 있다. 일 예로, 각각 제1 발광 영역(SEA1)의 일측에 배치된 제1 발광 소자들(LD1), 제2 발광 영역(SEA2)의 일측에 배치된 제2 발광 소자들(LD2), 제2 발광 영역(SEA2)의 타측에 배치된 제3 발광 소자들(LD3), 및 제1 발광 영역(SEA1)의 타측에 배치된 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
화소(PXL)는 각각 화소 영역(PXA)의 가장자리에 배치된 뱅크(BNK)를 더 포함할 수 있다. 뱅크(BNK)는 각 화소(PXL)의 출광 영역을 규정하는 구조물로서, 인접한 화소 영역(PXA) 사이의 경계에 배치될 수 있다. 뱅크(BNK)는 일 예로 화소 정의막일 수 있다. 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소 영역(PXA)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다.
뱅크(BNK)는 발광 영역(SEA) 및 비발광 영역(NEA)을 둘러싸도록 배치될 수 있다. 뱅크(BNK)는 발광 영역(SEA) 및 비발광 영역(NEA)을 포괄하여 노출하는 제1 뱅크 개구부(OPNb1)를 포함할 수 있다. 즉, 발광 영역(SEA)과 비발광 영역(NEA)은 직접 인접하고, 뱅크(BNK)는 발광 영역(SEA)과 비발광 영역(NEA)을 포괄한 전체의 가장자리를 둘러싸도록 배치될 수 있다. 일 실시예에서, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(SEA) 및 비발광 영역(NEA)을 노출하는 제1 뱅크 개구부(OPNb1) 외에도, 각 화소 영역(PXA)의 상단 영역 및/또는 하단 영역에 대응하는 제2 뱅크 개구부(OPNb2)를 더 포함할 수 있다.
한편, 뱅크(BNK)가 발광 영역(SEA) 및 비발광 영역(NEA) 전체를 둘러싸도록 배치되어, 화소 영역(PXA) 내의 비발광 영역(NEA)에서 생략됨에 따라 화소(PXL)의 출광 영역의 면적을 최대화할 수 있다. 다만, 이 경우 발광 소자들(LD)이 공급되어야 할 발광 영역(SEA) 외에 비발광 영역(NEA)에도 발광 소자들(LD)이 공급될 수 있으며, 비발광 영역(NEA)에 회로 도전층(도 12의 CP1, CP2)이 존재하는 경우, 회로 도전층(CP1, CP2)의 신호 간섭으로 인해 비발광 영역(NEA)에도 발광 소자들(LD)이 비정상 정렬될 수 있다. 이에, 일 실시예에 따른 표시 장치는 비발광 영역(NEA)에 배리어 패턴(BP)을 형성함으로써 비발광 영역(NEA)에 발광 소자들(LD)이 비정상 정렬되는 것을 방지할 수 있다.
배리어 패턴(BP)은 비발광 영역(NEA)에서 제1 내지 제8 전극들(ELT1~ELT8) 중 적어도 하나와 인접하도록 배치될 수 있다. 이 경우, 비발광 영역(NEA)에 회로 도전층(도 12의 CP1, CP2)이 존재하더라도, 발광 소자(LD)의 정렬 단계에서 배리어 패턴(BP)에 의해 제1 내지 제8 전극들(ELT1~ELT8)(또는 정렬 배선)에 대한 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭이 차단될 수 있으므로, 비발광 영역(NEA)에 발광 소자들(LD)이 비정상 정렬되는 것을 방지할 수 있다.
일 실시예에서, 배리어 패턴(BP)은 상술한 뱅크 패턴(BNP)과 일체로 형성될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 배리어 패턴(BP)은 뱅크 패턴(BNP)으로부터 연장하여 비발광 영역(NEA)에 배치될 수 있다. 배리어 패턴(BP)의 일단은 제1 발광 영역(SEA1)의 뱅크 패턴(BNP)과 연결되고, 배리어 패턴(BP)의 타단은 제2 발광 영역(SEA2)의 뱅크 패턴(BNP)과 연결될 수 있다. 이 경우, 배리어 패턴(BP)은 뱅크 패턴(BNP)과 동일한 물질을 포함할 수 있다. 예를 들어, 배리어 패턴(BP)은 뱅크 패턴(BNP)과 동일한 공정에 의해 동시에 형성될 수 있다. 이에 따라, 마스크 수를 저감하여 비용을 절감하고 제조 공정을 단순화할 수 있다.
다른 실시예에서, 배리어 패턴(BP)은 뱅크 패턴(BNP)과 분리되어 형성될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 배리어 패턴(BP)은 뱅크 패턴(BNP)과 분리되어 제2 방향(Y축 방향)으로 이격될 수 있다. 배리어 패턴(BP)과 뱅크 패턴(BNP)은 비발광 영역(NEA)의 가장자리를 기준으로 분리될 수 있다. 이 경우에도, 배리어 패턴(BP)은 뱅크 패턴(BNP)과 동일한 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 배리어 패턴(BP)에 대한 상세한 설명은 도 12 내지 도 14를 참조하여 후술하기로 한다.
도 9 및 도 10은 도 7의 Ⅰ-Ⅰ' 선을 기준으로 자른 단면도들이다.
도 9 및 도 10에서는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 임의의 트랜지스터(T)(일 예로, 제1 컨택부(CNT1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 전기적으로 연결되는 트랜지스터)와 제2 컨택부(CNT2)를 통해 제8 전극(ELT8)에 전기적으로 연결되는 제2 전원선(PL2)을 도시하기로 한다.
도 9 및 도 10을 참조하면, 일 실시예에 따른 화소(PXL) 및 이를 구비한 표시 장치는 기판(SUB)의 일면 상에 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다.
회로층(PCL)은 화소 회로(PXC)를 구성하는 트랜지스터들(T)과 이에 전기적으로 연결되는 각종 배선들을 포함하는 회로 도전층(CP1, CP2)이 배치될 수 있다. 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 광원 유닛(LSU)을 구성하는 화소 전극들(ELT), 발광 소자들(LD) 및/또는 컨택 전극들(CNE)이 배치될 수 있다.
구체적으로, 기판(SUB)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 상기 반도체층은 각 트랜지스터(T)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역 및 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역(일 예로, 소스 및 드레인 영역)을 포함할 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 게이트 도전층이 배치될 수 있다. 상기 게이트 도전층은 각 트랜지스터(T)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체 패턴(SCP)과 중첩되도록 배치될 수 있다.
게이트 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 층간 절연층(ILD1)의 구성 물질이 특별히 한정되지는 않는다.
제1 층간 절연층(ILD1) 상에는 제1 회로 도전층(CP1)이 배치될 수 있다. 제1 회로 도전층(CP1)은 각 트랜지스터(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각 소스 전극 또는 드레인 전극들일 수 있다.
제1 회로 도전층(CP1) 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 층간 절연층(ILD2) 상에는 제2 회로 도전층(CP2)이 배치될 수 있다. 제2 회로 도전층(CP2)은 회로층(PCL)과 표시층(DPL)을 전기적으로 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은 제1 컨택부(CNT1)에 형성된 제1 컨택홀(CH1) 등을 통해, 각 광원 유닛(LSU)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))에 전기적으로 연결될 수 있다. 제2 전원선(PL2)은 제2 컨택부(CNT2)에 형성된 제2 컨택홀(CH2) 등을 통해, 각 광원 유닛(LSU)의 마지막 화소 전극(일 예로, 제8 전극(ELT8))에 전기적으로 연결될 수 있다.
제2 회로 도전층(CP2) 상에는 배리어 절연층(BINS)이 배치될 수 있다. 배리어 절연층(BINS)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 배리어 절연층(BINS)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 제1 및 제2 회로 도전층(CP1, CP2)이 표시층(DPL)의 제1 및 제2 전극(ELT1, ELT2) 등과 인접하는 경우, 발광 소자들(LD)을 정렬하는 과정에서 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭으로 인해 발광 소자들(LD)이 비정상 정렬될 수 있다. 이에, 일 실시에에 따른 표시 장치는 제1 및 제2 회로 도전층(CP1, CP2) 상부에 배리어 금속층(도 11의 BML)을 형성함으로써 제1 및 제2 회로 도전층(CP1, CP2)에 의한 신호 간섭을 차단하여 발광 소자(LD)의 정렬도를 향상시킬 수 있다. 이에 대한 상세한 설명을 위해 도 11이 참조된다.
도 11은 도 7의 Ⅱ-Ⅱ' 선을 기준으로 자른 단면도이다.
도 11을 참조하면, 배리어 금속층(BML)은 제1 및 제2 회로 도전층(CP1, CP2) 상에 배치될 수 있다. 배리어 금속층(BML)은 발광 소자(LD)의 정렬 단계에서 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 차단하는 역할을 할 수 있다. 이를 위해, 배리어 금속층(BML)은 제1 및 제2 회로 도전층(CP1, CP2)과 전기적으로 분리될 수 있다. 배리어 금속층(BML)은 플로팅 상태일 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 배리어 금속층(BML)은 실시예에 따라 발광 소자(LD) 정렬 이후, 제1 전극(ELT1) 또는 제2 전극(ELT2)과 전기적으로 연결될 수도 있다.
일 실시예에서, 제1 회로 도전층(CP1) 및/또는 제2 회로 도전층(CP2)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 이 경우, 제1 회로 도전층(CP1) 및/또는 제2 회로 도전층(CP2)은 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩할 수 있다. 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 효과적으로 차단하기 위해, 배리어 금속층(BML)은 제1 및 제2 회로 도전층(CP1, CP2)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 예를 들어, 배리어 금속층(BML)은 배리어 절연층(BINS) 상에서 제1 및 제2 회로 도전층(CP1, CP2)을 커버하도록 배치될 수 있다. 즉, 배리어 금속층(BML)은 제1 및 제2 회로 도전층(CP1, CP2)과 제3 방향(Z축 방향)으로 완전히 중첩하도록 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 배리어 금속층(BML)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 이 경우, 배리어 금속층(BML)은 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩할 수 있으나, 반드시 이에 제한되는 것은 아니다.
배리어 금속층(BML) 상에는 패시베이션층(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션층(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 패시베이션층(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은 각 화소(PXL)의 발광 영역들(SEA)에 배치된 복수의 화소 전극들(ELT)(일 예로, 제1 내지 제8 전극들(ELT1~ELT8)), 화소 전극들(ELT)의 사이에 직렬, 병렬 또는 직/병렬 연결된 복수의 발광 소자들(LD), 및 화소 전극들(ELT)과 발광 소자들(LD)을 전기적으로 연결하는 복수의 컨택 전극들(CNE)을 포함할 수 있다.
한편, 도 9 내지 도 11에서는 각각 하나의 발광 소자(LD)를 도시하였지만, 도 6에 도시된 바와 같이 화소(PXL)는 첫 번째 및 마지막 화소 전극들(일 예로, 제1 및 제8 전극들(ELT1, ELT8))의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 따라서, 이하에서는 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하여 각각의 실시예를 설명하기로 한다.
또한, 표시층(DPL)은 화소 전극들(ELT) 각각의 일 영역을 상부 방향 즉, 제3 방향(Z축 방향)으로 돌출시키기 위한 분리 또는 일체형의 뱅크 패턴(BNP), 및/또는 화소 영역(PXA)을 둘러싸는 뱅크(BNK)를 포함할 수 있다.
구체적으로, 뱅크 패턴(BNP)은 회로층(PCL) 상에 배치될 수 있다. 뱅크 패턴(BNP)은 분리형 또는 일체형의 패턴으로 형성될 수 있다. 뱅크 패턴(BNP)은 기판(SUB)의 일면 상에서 상부 방향(예를 들어, 제3 방향(Z축 방향))으로 돌출될 수 있다. 이에 따라, 각각의 뱅크 패턴(BNP) 상에 배치된 화소 전극(ELT)의 일 영역이 상부 방향으로 돌출될 수 있다.
뱅크 패턴(BNP) 및 그 상부에 배치되는 화소 전극들(ELT)에 의해, 발광 소자들(LD)의 주변에 반사 격벽이 형성될 수 있다. 일 예로, 화소 전극들(ELT)이 적어도 반사 전극층을 포함할 경우, 발광 소자들(LD)의 양 단부에서 방출되는 빛이 상기 반사 전극층에서 반사되어 각 화소(PXL)의 상부 방향(예를 들어, 제3 방향(Z축 방향))으로 출광될 수 있다.
뱅크 패턴(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴(BNP)은 도 9 내지 도 11에 도시된 바와 같이 기판(SUB)에 대하여 소정 범위의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다른 실시예에서, 뱅크 패턴(BNP)은 곡면 또는 계단 형상 등의 측벽들을 가질 수도 있다. 일 예로, 뱅크 패턴(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
뱅크 패턴(BNP)의 상부에 배치되는 전극들 및/또는 절연층들은 뱅크 패턴(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 각각의 화소 전극(ELT)은 발광 소자들(LD)의 주변에서 뱅크 패턴(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 뱅크 패턴(BNP)은 실시예에 따라 생략될 수도 있다.
뱅크 패턴(BNP)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx) 등의 무기 절연 물질을 포함하거나, 유무기 복합층으로 이루어질 수도 있다.
뱅크 패턴(BNP)의 상부에는 각 화소(PXL)의 화소 전극들(ELT)이 배치될 수 있다. 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 배리어 절연층(BINS) 및 패시베이션층(PSV)을 관통하는 제1 컨택부(CNT1)(또는, 제1 컨택홀(CH1))를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 화소 전극들(ELT) 중 다른 하나, 일 예로 제8 전극(ELT8)은 배리어 절연층(BINS) 및 패시베이션층(PSV)을 관통하는 제2 컨택부(CNT2)(또는, 제2 컨택홀(CH2))를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
화소 전극(ELT)은 각각 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 화소 전극(ELT)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 또는 FTO(Fluorine Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
화소 전극들(ELT)을 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 이와 같이, 화소 전극들(ELT)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 화소 전극들(ELT)이 손상되는 것을 방지할 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)이 공급 및 정렬된 이후, 화소 전극들(ELT)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 다만, 뱅크(BNK)의 단면 상의 위치가 이에 제한되는 것은 아니며, 뱅크(BNK)는 상술한 뱅크 패턴(BNP)과 동일한 층에 배치될 수도 있다. 뱅크(BNK) 내에 위치하는 발광 영역들(SEA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역들(SEA)들에 공급되고, 정렬 배선들 각각에 소정의 정렬 신호(또는, 정렬 전압)을 인가함에 의해 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 정렬할 수 있다.
뱅크(BNK)는 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx) 등의 무기 절연 물질을 포함하거나, 유무기 복합층으로 이루어질 수도 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는 그 길이 방향의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2))이 이웃한 한 쌍의 화소 전극들(ELT)과 중첩되거나 중첩되지 않도록 한 쌍의 화소 전극들(ELT)의 사이에 배치될 수 있다. 또한, 발광 소자들(LD)의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2))은 각각의 화소 전극(ELT)에 직접적으로 접촉되거나, 컨택 전극(CNE)을 통해 각각의 화소 전극(ELT)에 전기적으로 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 발광 소자들(LD) 각각의 일 영역 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
한편, 상술한 바와 같이 발광 영역(SEA) 내에 발광 소자들(LD)을 공급하는 과정에서 비발광 영역(NEA)에도 발광 소자(LD)들이 공급될 수 있으며, 비발광 영역(NEA)에 회로 도전층(도 12의 CP1, CP2)이 존재하는 경우, 회로 도전층(CP1, CP2)의 신호 간섭으로 인해 비발광 영역(NEA)에도 발광 소자들(LD)이 비정상 정렬될 수 있다. 이에, 일 실시예에 따른 표시 장치는 비발광 영역(NEA)에 배리어 패턴(BP)을 형성함으로써 비발광 영역(NEA)에 발광 소자들(LD)이 비정상 정렬되는 것을 방지할 수 있다. 이에 대한 상세한 설명을 위해 도 12 내지 도 14가 참조된다.
도 12 및 도 13은 도 7의 Ⅲ-Ⅲ' 선을 기준으로 자른 단면도들이다. 도 14는 도 7의 Ⅳ-Ⅳ' 선을 기준으로 자른 단면도이다.
도 12 및 도 13을 참조하면, 배리어 패턴(BP)은 비발광 영역(NEA)에서 제1 및 제2 회로 도전층(CP1, CP2) 상에 배치될 수 있다. 배리어 패턴(BP)은 발광 소자(LD)의 정렬 단계에서 제1 내지 제8 전극들(ELT1~ELT8)(또는 정렬 배선)에 대한 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 차단하는 역할을 할 수 있다.
일 실시예에서, 배리어 패턴(BP)은 비발광 영역(NEA)에서 제1 회로 도전층(CP1) 및/또는 제2 회로 도전층(CP2)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 예를 들어, 배리어 패턴(BP)은 제1 및 제2 회로 도전층(CP1, CP2)을 커버하도록 배치될 수 있다. 즉, 배리어 패턴(BP)은 제1 및 제2 회로 도전층(CP1, CP2)과 제3 방향(Z축 방향)으로 완전히 중첩하도록 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 배리어 패턴(BP)은 도 12에 도시된 바와 같이, 상술한 뱅크 패턴(BNP)과 동일한 물질을 포함할 수 있다. 예를 들어, 배리어 패턴(BP)은 뱅크 패턴(BNP)과 동일한 공정에 의해 동시에 형성될 수 있다. 이에 따라, 마스크 수를 저감하여 비용을 절감하고 제조 공정을 단순화할 수 있다. 다른 실시예에서, 배리어 패턴(BP)은 도 13에 도시된 바와 같이, 상술한 뱅크(BNK)와 동일한 물질을 포함할 수 있다. 예를 들어, 배리어 패턴(BP)은 뱅크(BNK)와 동일한 공정에 의해 동시에 형성될 수 있다. 이에 따라, 마스크 수를 저감하여 비용을 절감하고 제조 공정을 단순화할 수 있다.
도 14를 참조하면, 배리어 패턴(BP)은 상술한 개구부들(OPA) 사이에 배치될 수 있다. 즉, 배리어 패턴(BP)은 개구부들(OPA)이 이격된 공간에 배치될 수 있다. 예를 들어, 배리어 패턴(BP)은 제1 개구부(OPA1)와 제2 개구부(OPA2) 사이에 배치될 수 있다. 또한, 배리어 패턴(BP)은 제2 개구부(OPA2)와 제3 개구부(OPA3) 사이에 배치될 수 있다. 이에 따라, 비발광 영역(NEA)에서 정렬 배선들이 복수의 화소 전극(ELT)으로 분리될 수 있는 공간을 확보함과 동시에 비발광 영역(NEA)에 발광 소자들(LD)이 비정상 정렬되는 것을 방지할 수 있다.
다시 도 9 및 도 10을 참조하면, 제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은 각각의 컨택 전극(CNE)에 의해 커버되고, 컨택 전극(CNE)에 의해 각각의 화소 전극(ELT)에 전기적으로 연결될 수 있다.
일 실시예에서, 도 9에 도시된 바와 같이, 각각의 발광 소자(LD)를 사이에 두고 서로 마주하는 두 개의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2))은 서로 동일한 층에 배치될 수 있다. 컨택 전극들(CNE)이 동일한 층에 형성될 경우, 컨택 전극들(CNE)은 동일 공정에서 동시에 형성될 수 있다. 이 경우, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 다른 실시예에서, 도 10에 도시된 바와 같이, 각각의 발광 소자(LD)를 사이에 두고 서로 마주하는 두 개의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2))은 서로 다른 층에 분리되어 배치될 수 있다. 이 경우, 표시층(DPL)은 컨택 전극들(CNE)의 사이에 개재된 제3 절연층(INS3)을 더 포함할 수 있다. 제3 절연층(INS3)은 한 쌍의 컨택 전극들(CNE) 중 어느 하나(일 예로, 제1 컨택 전극(CNE1))를 커버하도록 배치될 수 있다. 한 쌍의 컨택 전극들(CNE) 사이에 제2 절연층(INS2) 및/또는 제3 절연층(INS3)을 형성하는 경우, 컨택 전극들(CNE)이 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
컨택 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO 및 FTO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이 컨택 전극들(CNE)을 투과하여 화소(PXL)의 외부로 방출될 수 있다.
컨택 전극들(CNE) 및/또는 제3 절연층(INS3) 상에는 제4 절연층(INS4)이 배치될 수 있다. 예를 들어, 제4 절연층(INS4)은 뱅크 패턴(BNP), 화소 전극들(ELT), 복수의 절연층들(INS1, INS2, INS3), 발광 소자들(LD), 컨택 전극들(CNE) 및/또는 뱅크(BNK)를 커버하도록 기판(SUB) 상에 전면적으로 형성될 수 있다. 이러한 제4 절연층(INS4)은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 실시예에 따라, 제4 절연층(INS4)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은 적어도 두 층의 무기 절연층들 및 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 제4 절연층(INS4)의 구성 물질 및/또는 구조가 이에 제한되는 것은 아니며, 실시예에 따라서, 제4 절연층(INS4)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 회로 도전층(CP1, CP2) 상부에 배리어 금속층(BML) 및/또는 배리어 패턴(BP)을 형성함으로써 발광 소자(LD) 정렬 시 회로 도전층(CP1, CP2)에 의한 신호 간섭을 최소화할 수 있으므로, 발광 소자(LD)의 정렬도를 향상시킬 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 15는 다른 실시예에 따른 화소를 나타내는 단면도이다. 도 15는 도 7과 실질적으로 동일한 위치의 단면에 대응될 수 있다.
도 15를 참조하면, 본 실시예에 따른 표시 장치는 배리어 금속층(BML)이 기판(SUB)의 전면 상에 배치된다는 점에서 도 1 내지 도 도 14의 실시예와 상이하다.
구체적으로, 배리어 금속층(BML)은 회로층(PCL)의 제1 및 제2 회로 도전층(CP1, CP2)을 커버하도록 기판(SUB)의 전면 상에 배치될 수 있다. 배리어 금속층(BML)이 제1 및 제2 회로 도전층(CP1, CP2) 상에 배치되어 발광 소자(LD)의 정렬 과정에서 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 최소화할 수 있음은 앞서 설명한 바와 같다.
배리어 금속층(BML)은 화소 전극들(ELT)과 회로 도전층(CP1, CP2)이 전기적으로 연결되기 위한 컨택홀을 포함할 수 있다. 즉, 화소 전극들(ELT)은 각각 배리어 금속층(BML), 배리어 절연층(BINS) 및 패시베이션층(PSV)을 관통하는 컨택홀을 통해 회로 도전층(CP1, CP2)과 전기적으로 연결될 수 있다. 예를 들어, 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 배리어 금속층(BML), 배리어 절연층(BINS) 및 패시베이션층(PSV)을 관통하는 제1 컨택부(CNT1)(또는, 제1 컨택홀(CH1))를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 화소 전극들(ELT) 중 다른 하나, 일 예로 제8 전극(ELT8)은 배리어 금속층(BML), 배리어 절연층(BINS) 및 패시베이션층(PSV)을 관통하는 제2 컨택부(CNT2)(또는, 제2 컨택홀(CH2))를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 이 경우, 배리어 금속층(BML)의 컨택홀은 배리어 절연층(BINS)에 의해 커버되어 배리어 금속층(BML)과 회로 도전층(CP1, CP2)은 전기적으로 분리될 수 있다. 배리어 금속층(BML)은 플로팅 상태일 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 배리어 금속층(BML)은 실시예에 따라 발광 소자(LD) 정렬 이후, 제1 전극(ELT1) 또는 제2 전극(ELT2)과 전기적으로 연결될 수도 있다.
도 16은 또 다른 실시예에 따른 화소의 비발광 영역을 나타내는 단면도이다. 도 16은 도 12와 실질적으로 동일한 위치의 단면에 대응될 수 있다.
도 16을 참조하면, 본 실시예에 따른 표시 장치는 비발광 영역(NEA)에도 배리어 금속층(BML)이 배치된다는 점에서 도 1 내지 도 14의 실시예와 상이하다.
구체적으로, 배리어 금속층(BML)은 비발광 영역(NEA)에서 제1 및 제2 회로 도전층(CP1, CP2) 상에 배치될 수 있다. 배리어 금속층(BML)은 발광 소자(LD)의 정렬 단계에서 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 차단하는 역할을 할 수 있다. 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 효과적으로 차단하기 위해, 배리어 금속층(BML)은 제1 및 제2 회로 도전층(CP1, CP2)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 예를 들어, 배리어 금속층(BML)은 배리어 절연층(BINS) 상에서 제1 및 제2 회로 도전층(CP1, CP2)을 커버하도록 배치될 수 있다. 즉, 배리어 금속층(BML)은 제1 및 제2 회로 도전층(CP1, CP2)과 제3 방향(Z축 방향)으로 완전히 중첩하도록 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 배리어 금속층(BML)은 비발광 영역(NEA)에서 배리어 패턴(BP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 이와 같이, 배리어 금속층(BML)이 비발광 영역(NEA)에 배치되는 경우, 발광 소자(LD)의 정렬 과정에서 제1 및 제2 회로 도전층(CP1, CP2)의 신호 간섭을 차단하여 비발광 영역(NEA)에 발광 소자들(LD)이 비정상 정렬되는 것을 방지할 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
PXL: 화소
SEA: 발광 영역
NEA: 비발광 영역
SUB: 기판
CP1, CP2: 회로 도전층
BML: 배리어 금속층
BNK: 뱅크
ELT: 화소 전극
LD: 발광 소자

Claims (20)

  1. 복수의 화소들을 포함하는 기판;
    상기 기판 상에 배치된 회로 도전층;
    상기 회로 도전층 상에 배치된 배리어 금속층;
    상기 배리어 금속층 상에 배치되며 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하되,
    상기 배리어 금속층은 상기 회로 도전층과 전기적으로 분리된 표시 장치.
  2. 제1 항에 있어서,
    상기 회로 도전층은 상기 제1 전극과 상기 제2 전극 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 배리어 금속층은 상기 제1 전극과 상기 제2 전극 사이에 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 회로 도전층은 상기 발광 소자와 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 배리어 금속층은 상기 발광 소자와 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 회로 도전층과 상기 배리어 금속층 사이에 배치된 배리어 절연층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 배리어 금속층은 상기 배리어 절연층 상에서 상기 회로 도전층을 커버하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 전극 또는 상기 제2 전극은 상기 배리어 절연층을 관통하는 컨택홀을 통해 상기 회로 도전층과 전기적으로 연결된 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극 또는 상기 제2 전극은 상기 배리어 금속층을 관통하는 컨택홀을 통해 상기 회로 도전층과 전기적으로 연결된 표시 장치.
  10. 제1 항에 있어서,
    복수의 상기 화소들은 각각 발광 영역 및 비발광 영역을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 비발광 영역에 배치된 배리어 패턴을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 배리어 패턴은 유기 절연 물질을 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 발광 영역에 배치되며 상기 제1 전극 및 상기 제2 전극과 중첩하는 뱅크 패턴을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 배리어 패턴은 상기 뱅크 패턴과 동일한 물질을 포함하는 표시 장치.
  15. 제11 항에 있어서,
    상기 발광 영역 및 상기 비발광 영역을 둘러싸는 뱅크를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 배리어 패턴은 상기 뱅크와 동일한 물질을 포함하는 표시 장치.
  17. 제11 항에 있어서,
    상기 발광 영역은 제1 발광 영역 및 제2 발광 영역을 포함하고,
    상기 비발광 영역은 상기 제1 발광 영역과 상기 제2 발광 영역 사이에 배치되는 표시 장치.
  18. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 커버하는 절연층을 더 포함하고,
    상기 절연층은 상기 비발광 영역에 배치된 적어도 하나의 개구부를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 개구부는 상기 제1 전극의 일단에 배치된 제1 개구부 및 상기 제2 전극의 일단에 배치된 제2 개구부를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 배리어 패턴은 상기 제1 개구부와 상기 제2 개구부 사이에 배치되는 표시 장치.
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KR102580167B1 (ko) * 2019-01-09 2023-09-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200097869A (ko) * 2019-02-08 2020-08-20 삼성디스플레이 주식회사 표시 장치
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치
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