KR20200097869A - 표시 장치 - Google Patents

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김경배
정미혜
곽진오
정민재
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 적어도 하나 화소를 포함한 기판; 상기 화소에 스캔 신호를 공급하는 스캔 라인; 상기 화소에 데이터 신호를 공급하는 데이터 라인; 상기 화소에 제공되어 상기 화소로 제1 구동 전원을 공급하는 제1 전원 라인; 및 상기 화소에 제공되어 상기 화소로 제2 구동 전원을 공급하는 제2 전원 라인을 포함할 수 있다. 여기서, 상기 화소는, 상기 기판 상에서 서로 이격된 제1 전극과 제2 전극; 길이 방향으로 제1 단부와 제2 단부를 각각 가지며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 복수의 발광 소자들; 그라운드 전압이 인가되는 제3 전원 라인과 상기 제1 전극 사이에 전기적으로 접속되며 제어 신호에 의해 턴-온되는 제1 스위치를 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 초소형의 발광 소자를 구비한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다. 이러한 발광 다이오드는 표시 패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다. 발광 다이오드는 기판에서 별도로 독립 성장시킨 후, 성장된 발광 다이오드를 분리하여 표시 패널 제작 등에 사용할 수 있다.
본 발명이 해결하고자 하는 과제는, 발광 소자의 정렬을 위한 배선들의 분리 공정을 생략하여 제조 공정을 단순화하면서도 상기 분리 공정 시 발생할 수 있는 불량을 최소화하여 신뢰성이 향상된 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 적어도 하나의 화소를 포함한 기판; 상기 화소에 스캔 신호를 공급하는 스캔 라인; 상기 화소에 데이터 신호를 공급하는 데이터 라인; 상기 화소에 제공되어 상기 화소로 제1 구동 전원을 공급하는 제1 전원 라인; 및 상기 화소에 제공되어 상기 화소로 제2 구동 전원을 공급하는 제2 전원 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 기판 상에서 서로 이격된 제1 전극과 제2 전극; 길이 방향으로 제1 단부와 제2 단부를 각각 가지며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 복수의 발광 소자들; 및 그라운드 전압이 인가되는 제3 전원 라인과 상기 제1 전극 사이에 전기적으로 접속되며 제어 신호에 의해 턴-온되는 제1 스위치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 제1 및 제2 전극과 동일 평면 상에 제공되며 서로 이격된 제1 및 제2 도전 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 도전 라인과 상기 제2 도전 라인은 상기 제1 전극과 상기 제2 전극 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스위치가 턴-온될 때, 상기 제2 구동 전원과 상이한 레벨의 교류 전압이 상기 제2 전극에 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제어 신호가 인가되는 제어 신호 라인; 상기 제1 도전 라인과 상기 제3 전원 라인 사이에 접속되며 상기 제어 신호에 의해 상기 제1 스위치와 동시에 턴-온되는 제2 스위치; 및 상기 제2 도전 라인과 상기 제2 전원 라인 사이에 접속되며 상기 제어 신호에 의해 상기 제1 스위치와 동시에 턴-온되는 제3 스위치를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전 라인과 상기 제2 도전 라인은 플로팅 전극일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제어 신호 라인은 상기 스캔 라인과 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 스위치 각각은, 박막 트랜지스터를 포함할 수 있다. 상기 제1 내지 제3 스위치 각각은, 상기 기판 상에 제공되며 상기 제어 신호 라인과 일체로 제공된 게이트 전극; 상기 게이트 전극의 일 영역과 중첩된 액티브 패턴; 및 상기 액티브 패턴의 양 끝단에 접촉하는 제1 단자 및 제2 단자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제1 전원 라인 및 상기 제1 전극 사이, 또는 상기 제2 전원 라인 및 상기 제2 전극의 사이에 연결된 화소 회로를 더 포함할 수 있다. 상기 화소 회로는, 상기 발광 소자들을 구동하는 구동 트랜지스터 및 상기 데이터 라인과 상기 구동 트랜지스터 사이에 접속되는 스위칭 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 구동 트랜지스터 및 상기 스위칭 트랜지스터는, 상기 제1 내지 제3 스위치와 동일한 타입의 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 스위치가 동시에 턴-온되면, 상기 그라운드 전압이 상기 제1 전극에 공급되고 상기 교류 전압이 상기 제2 전극에 인가되어, 상기 제1 전극과 상기 제2 전극 사이에 전계가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 스위치가 동시에 턴-오프될 때, 상기 제1 구동 전원이 상기 화소 회로를 경유하여 상기 제1 전극에 인가되고 상기 제2 구동 전원이 상기 제2 전극에 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로는, 상기 구동 트랜지스터의 게이트 전극과 상기 제1 전원 라인 사이에 접속된 제1 커패시터; 및 상기 제1 전극과 상기 제2 전원 라인 사이에 접속된 제2 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 커패시터는, 상기 기판 상에 제공된 제1 하부 전극과 층간 절연층을 사이에 두고 상기 제1 하부 전극 상에 제공된 제1 상부 전극을 포함할 수 있다. 상기 제2 커패시터는, 상기 제1 하부 전극과 동일한 층에 제공된 제2 하부 전극 및 상기 층간 절연층을 사이에 두고 상기 제2 하부 전극 상에 제공된 제2 상부 전극을 포함할 수 있다. 여기서, 상기 제1 상부 전극과 상기 제2 상부 전극은 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전 라인은 제1 브릿지 패턴을 통해 상기 제1 전극과 전기적으로 연결될 수 있다. 또한, 상기 제2 도전 라인은 상기 제1 브릿지 패턴과 이격된 제2 브릿지 패턴을 통해 상기 제2 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴은 상기 데이터 라인과 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스위치가 턴-온되면, 상기 제1 도전 라인과 상기 제1 전극 각각에는 상기 그라운드 전압이 인가되고, 상기 제2 도전 라인과 상기 제2 전극 각각에는 상기 교류 전압이 인가되어 상기 제1 전극과 상기 제2 전극 사이에 전계가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제1 전극과 상기 절연층 사이에 제공된 제1 차폐 전극 라인; 상기 제1 도전 라인과 상기 절연층 사이에 제공된 제2 차폐 전극 라인; 및 상기 제2 도전 라인과 상기 절연층 사이에 제공된 제3 차페 전극 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 발광 소자들 각각의 제1 및 제2 단부 중 어느 하나의 단부와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 소자들 각각의 제1 및 제2 단부 중 나머지 하나의 단부와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 스캔 라인, 제어 신호 라인, 데이터 라인과 연결되며, 상기 표시 영역에 제공되는 적어도 하나의 화소를 포함할 수 있다.
여기서, 상기 화소는 제1 전극과 제2 전극 사이에 접속된 복수의 발광 소자들; 상기 데이터 라인과 상기 스캔 라인에 접속되어 i(i는 2 이상 자연수)번째 스캔 신호에 턴-온되는 제1 트랜지스터; 제1 노드와 상기 제1 전극 사이에 접속되어 상기 제1 노드의 구동 전원으로부터 상기 발광 소자들을 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제2 트랜지스터; 상기 제1 노드와 상기 제1 구동 전원 사이에 연결된 제1 커패시터; 및 그라운드 전압이 인가되는 전원 라인과 제2 노드 사이에 접속되어 i번째 제어 신호에 턴-온되는 제1 스위치를 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 화소는 상기 제2 노드와 상기 제2 구동 전원 사이에 접속된 제2 커패시터를 더 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 화소는, 상기 제2 노드와 상기 제2 도전 라인 사이에 접속되며, 상기 i번째 제어 신호에 턴-온되는 제2 스위치; 및 상기 제2 구동 전원과 제1 도전 라인 사이에 접속되며, 상기 i번째 제어 신호에 턴-온되는 제3 스위치를 더 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 발광 소자들은, 상기 제1 전극과 상기 제1 도전 라인 사이, 상기 제1 도전 라인과 상기 제2 도전 라인 사이, 및 상기 제2 도전 라인과 상기 제2 전극 사이에 각각 병렬 연결될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 전극, 상기 제1 및 제2 도전 라인, 상기 제2 전극은, 각각의 발광 소자를 경유하여 순차적으로 직렬 연결될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 화소는, 상기 제2 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 스캔 신호에 턴-온되는 제3 트랜지스터; 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 스캔 신호에 턴-온되는 제4 트랜지스터; 상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 발광 제어 라인으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터; 상기 제1 트랜지스터와 상기 제2 노드 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 및 상기 초기화 전원 라인과 상기 제2 노드 사이에 접속되는 제7 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치는, 적어도 하나의 화소가 제공된 표시 영역 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 기판; 상기 화소에 제공되어 상기 화소로 제1 구동 전원을 공급하는 제1 전원 라인; 상기 화소에 제공되어 상기 화소로 제2 구동 전원을 공급하는 제2 전원 라인; 상기 화소에 제공되며 그라운드 전압이 인가되는 제3 전원 라인; 상기 비표시 영역에 제공되며 일 방향을 따라 연장된 제어 신호 라인; 및 상기 비표시 영역에서 상기 제1 내지 제3 전원 라인들에 접속되고, 상기 제어 신호 라인의 제어 신호에 의해 턴-온되는 적어도 하나의 스위치를 포함할 수 있다.
여기서, 상기 화소는, 상기 기판 상에서 서로 이격된 제1 전극과 제2 전극; 길이 방향으로 제1 단부와 제2 단부를 각각 가지며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 복수의 발광 소자들; 및 상기 제1 및 제2 전극과 동일 평면 상에 제공되며 서로 이격된 제1 및 제2 도전 라인을 포함할 수 있다.
본 발명의 또 다른 실시에에 있어서, 상기 스위치가 턴-온되면, 상기 제1 전극은 상기 제1 및 제2 도전 라인 중 어느 하나의 도전 라인과 연결되고 상기 제2 전극은 상기 제1 및 제2 도전 라인 중 나머지 하나의 도전 라인에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 화소 회로에 연결된 적어도 하나 이상의 스위치를 구비한 정렬 유닛을 이용하여 각 화소에 발광 소자들을 정렬함으로써 상기 발광 소자들의 정렬을 위한 배선의 분리 공정을 생략하여 제조 공정이 단순화된 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 정렬을 위한 배선의 분리 공정 시 발생할 수 있는 불량을 최소화하여 신뢰성이 향상된 표시 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 1c는 본 발명의 다른 실시에에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1d는 도 1a의 발광 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3d는 도 2에 도시된 화소들 중 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 4는 도 3d에 도시된 화소를 나타낸 평면도이다.
도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6은 도 5에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 7은 도 5에 도시된 제1 및 제2 전극과 컨택 전극 사이에 캡핑층이 배치되는 실시예를 도시한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 8은 도 4의 Ⅱ ~ Ⅱ’선에 따른 단면도이다.
도 9a 내지 도 9h는 도 4에 도시된 화소의 구성 요소를 레이어별로 개략적으로 도시한 평면도들이다.
도 10는 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 11a 내지 도 11m은 도 5의 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 12는 도 3c에 도시된 화소를 나타낸 평면도이다.
도 13은 도 12의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 14는 도 2의 EA 부분에 대응되는 확대 평면도로, 특히, 제1 내지 제3 스위치가 표시 장치의 비표시 영역에 배치되는 실시예를 개략적으로 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 1b는 도 1a의 발광 소자의 단면도이고, 도 1c는 본 발명의 다른 실시에에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 1d는 도 1a의 발광 소자의 단면도이다.
도 1a 내지 도 1d에서는 도시의 편위를 위해 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명의 일 실시예에 따른 발광 소자의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 일측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 어느 하나, 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 제1 도전성 반도체층(11)의 상부 면(11b)과 접촉하는 제1 면(12a) 및 제2 도전성 반도체층(13)의 하부 면(13a)과 접촉하는 제2 면(12b)을 포함할 수 있다. 제1 면(12a)과 제2 면(12b)은 발광 소자(LD)의 길이(L) 방향에서 서로 마주볼 수 있다.
제2 도전성 반도체층(13)은 활성층(12)의 제2 면(12b) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 외에도 도 1a 및 도 1b에 도시된 바와 같이 제2 도전성 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 전극층(15) 외에도 도 1c 및 도 1d에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 전극층들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연성 피막(14)은 생략될 수도 있으며, 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연성 피막(14)은 활성층(12)이 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연성 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연성 피막(14)의 구비 여부가 한정되지는 않는다.
절연성 피막(14)은 도 1a 및 도 1b에 도시된 바와 같이 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 절연성 피막(14)은 발광 소자(LD)의 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 절연성 피막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 제1 도전성 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1c 및 도 1d에 도시된 바와 같이 발광 소자(LD)의 양 단부에 전극층들(15, 16)이 배치될 경우, 절연성 피막(14)은 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연성 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연성 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 서브 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 각 서브 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a, 및 도 2 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각 화소(PXL)는 소정의 제어 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a의 실시예에 의한 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형의 막대형 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 화소(PXL)가, 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수도 있다. 일 실시예에서, 코어-쉘 구조의 발광 소자는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가진 초소형 코어-쉘 구조의 발광 소자일 수 있으나, 상기 코어-쉘 구조의 발광 소자의 크기가 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)가 방출하는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 2에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3d는 도 2에 도시된 화소들 중 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 3a 내지 도 3d는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 3a 내지 도 3d에서는, 도 2에 도시된 화소들 각각에 포함된 구성 요소들 뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 3a 내지 도 3d에 도시된 각각의 화소(PXL)는 도 2의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1a, 도 2, 도 3a, 도 3b, 도 3c, 및 도 3d를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, “제1 정렬 전극”이라고도 함)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, “제2 정렬 전극”이라고도 함)과, 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드 전극이고, 제2 전극(EL2)은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)은 제1 및 제2 도전 라인(CL1, CL2)을 포함할 수 있다. 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 중 어느 하나의 도전 라인은 애노드 전극일 수 있으며, 나머지 하나의 도전 라인은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제2 도전 라인(CL2)이 애노드 전극이고, 제1 도전 라인(CL1)이 캐소드 전극일 수 있다. 발광 유닛(EMU)은, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이에 병렬 연결되는 발광 소자들(LD), 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 병렬 연결되는 발광 소자들(LD), 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 병렬 연결되는 발광 소자들(LD)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일측 단부와, 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결되는 타측 단부를 포함할 수 있다.
상술한 바와 같이, 상이한 전압이 각각 공급되는 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 각각 동일한 방향으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
실시예에 따라, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위 차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 3a 내지 도 3d에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 적어도 역방향 발광 소자(미도시)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순 방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 3a 및 도 3b에 도시된 바와 같이 제1 및 제2 트랜지스터(T1, T2)와 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 3a 및 도 3b에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 제1 커패시터(C1)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자(LD)들 각각의 제1 전극에 전기적으로 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
제1 커패시터(C1)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 커패시터(C1)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
제2 커패시터(C2)의 일 전극은 제2 노드(N2)에 접속될 수 있고, 다른 전극은 제2 구동 전원(VDD)이 인가되는 제2 전원 라인(PL2)에 접속될 수 있다. 이와 같이 제2 커패시터(C2)는 발광 유닛(EMU)의 발광 소자들(LD)의 커플링을 감소시킬 수 있다.
도 3a 및 도 3b에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 데이터 신호의 저장을 위한 제1 커패시터(C1)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제2 트랜지스터(T2)와, 상기 발광 소자들(LD)의 커플링을 감소시키는 제2 커패시터(C2)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a 및 도 3b에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함되는 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 3a 및 도 3b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 3c 및 도 3d에 도시된 실시예와 같이 구성될 수 있다.
화소 회로(144)는, 도 3c 및 도 3d에 도시된 바와 같이, 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와, 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 기 제2 트랜지스터(T2)의 게이트 전극은 제1 서브 화소(SP1)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LD)들의 일 단부와 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)들의 일 단부로 공급할 수 있다.
제1 커패시터(C1)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 제1 커패시터(C1)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
제2 커패시터(C2)는 제2 노드(N2)와 제2 전원 라인(PL2) 사이에 접속될 수 있다. 이와 같은 제2 커패시터(C2)는 발광 유닛(EMU)의 발광 소자들(LD)의 커플링을 감소시킬 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)는 그라운드 전압(GND)이 인가되는 제3 전원 라인(PL3)과 제2 노드(N2) 사이에 접속된 정렬 유닛(145)을 더 포함할 수 있다. 본 발명의 일 실시예에 있어서, 편의를 위하여 도 3a 내지 도 3d에 도시된 정렬 유닛(145)이 화소 회로(144)와 독립적인 구성처럼 보이도록 도시하였으나, 실질적으로 상기 정렬 유닛(145)은 상기 화소 회로(144)에 포함되는 구성일 수 있다.
정렬 유닛(145)은, 도 3a 및 도 3c에 도시된 바와 같이, 적어도 하나의 스위치(SW) 및 상기 스위치(SW)의 턴-온/오프를 제어하는 제어 신호 라인(CSi)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 스위치(SW)는 트랜지스터일 수 있다. 스위치(SW)는 제어 신호 라인(CSi)에 연결된 게이트 전극, 제3 전원 라인(PL3)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자를 포함할 수 있다. 이러한 스위치(SW)는 제어 신호 라인(CSi)으로부터 상기 스위치(SW)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 제어 신호가 공급될 때 턴-온되어, 제3 전원 라인(PL3)과 제2 노드(N2)를 전기적으로 연결한다. 이때, 제2 노드(N2)에 연결된 제2 도전 라인(CL2) 및 제1 전극(EL1)으로는 제3 전원 라인(PL3)에 인가된 그라운드 전압(GND)이 공급될 수 있다.
정렬 유닛(145)에 포함된 스위치(SW)가 턴-온될 때, 제2 전원 라인(PL2)에는 정렬 전압(일 예로, 교류 전압)이 인가될 수 있다. 제2 전원 라인(PL2)에 인가된 정렬 전압은 제2 전극(EL2) 및 제1 도전 라인(CL1)으로 전달될 수 있다. 스위치(SW)가 턴-온되면, 제1 전극(EL1) 및 제2 도전 라인(CL2) 각각에는 그라운드 전압(GND)이 인가될 수 있고, 제2 전극(EL2)과 제1 도전 라인(CL1) 각각에는 정렬 전압이 인가될 수 있다.
제1 전극(EL1)에 인가된 그라운드 전압(GND)과 제1 도전 라인(CL1)에 인가된 정렬 전압으로 인해 상기 제1 전극(EL1)과 상기 제1 도전 라인(CL1) 사이에 전위 차에 의한 전계가 형성될 수 있다. 또한, 상기 제1 도전 라인(CL1)에 인가된 정렬 전압과 제2 도전 라인(CL2)에 인가된 그라운드 전압(GND)으로 인해 상기 제1 도전 라인(CL1)과 상기 제2 도전 라인(CL2) 사이에 전위 차에 의한 전계가 형성될 수 있다. 또한, 상기 제2 도전 라인(CL2)에 인가된 그라운드 전압(GND)과 제2 전극(EL2)에 인가된 정렬 전압으로 인해 상기 제2 도전 라인(CL2)과 상기 제2 전극(EL2) 사이에 전위 차에 의한 전계가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 정렬 유닛(145)에 포함된 스위치(SW)는 발광 소자들(LD)이 혼합된 유동성의 용액을 해당 화소(PXL)에 분사 및/또는 도포한 후 턴-온되어, 상기 해당 화소(PXL)에 전계를 형성하여 상기 발광 소자들(LD)의 정렬을 유도할 수 있다. 해당 화소(PXL)에 발광 소자들(LD)의 정렬이 완료된 후, 정렬 유닛(145)에 포함된 스위치(SW)는 턴-오프될 수 있다.
스위치(SW)가 턴-온되면, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2) 및 제2 전극(EL2) 사이 각각에서 전계가 형성되므로, 상기 전계에 의해 발광 소자들(LD)이 해당 화소(PXL)에 정렬될 수 있다.
화소(PXL) 내에 발광 소자들(LD)의 정렬이 완료되면, 제어 신호 라인(CSi)으로부터 스위치(SW)를 턴-오프될 수 있는 전압(예컨대, 하이 전압)의 제어 신호가 상기 스위치(SW)에 공급되어 상기 스위치(SW)가 턴-오프된다. 스위치(SW)가 턴-오프되면, 제2 노드(N2)와 제3 전원 라인(PL3)은 전기적으로 분리될 수 있다. 스위치(SW)가 턴-오프된 후 제2 전원 라인(PL2)에는 제2 구동 전압(VDD)이 인가된다.
본 발명의 일 실시예에 있어서, 정렬 유닛(145)의 구성은 도 3a 및 도 3c에 도시된 실시예에 한정되지 않는다. 일 예로, 정렬 유닛(145)은 도 3b 및 도 3d에 도시된 실시예와 같이 구성될 수 있다.
도 3b, 및 도 3d를 참조하면, 정렬 유닛(145)은 제1 내지 제3 스위치들(SW1 ~ SW3)과, 상기 제1 내지 제3 스위치들(SW1 ~ SW3) 각각의 턴-온/오프를 제어하는 제어 신호 라인(CSi)을 포함할 수 있다.
정렬 유닛(145)이 제1 내지 제3 스위치들(SW1 ~ SW3)을 포함하는 경우, 발광 유닛(EMU)의 제1 및 제2 도전 라인들(CL1, CL2) 각각은 상기 제1 내지 제3 스위치들(SW1 ~ SW3) 중 어느 하나의 스위치와 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 스위치들(SW1 ~ SW3)은 화소 회로(144)에 포함된 트랜지스터들과 동일한 타입의 트랜지스터로 구성될 수 있다. 또한, 제1 내지 제3 스위치들(SW1 ~ SW3)은 서로 동일한 타입의 트랜지스터로 구성되어 하나의 제어 신호에 의해 동시에 턴-온되고 동시에 턴-오프될 수 있다.
제1 스위치(SW1)는 제3 전원 라인(PL3)과 제2 노드(N2) 사이에 접속될 수 있다. 제1 스위치(SW1)는 제어 신호 라인(CSi)으로부터 상기 제1 스위치(SW1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 제어 신호가 공급될 때 턴-온되어 제3 전원 라인(PL3)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 이때, 제2 노드(N2)에 연결된 제1 전극(EL1)으로는 제3 전원 라인(PL3)에 인가된 그라운드 전압(GND)이 공급될 수 있다.
제2 스위치(SW2)는 제2 노드(N2)와 제2 도전 라인(CL2) 사이에 접속될 수 있다. 제2 스위치(SW2)는 제1 스위치(SW1)가 턴-온될 때 동시에 턴-온되어 제3 전원 라인(PL3)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 이때, 제2 노드(N2)에 연결된 제2 도전 라인(CL2)으로는 제3 전원 라인(PL3)에 인가된 그라운드 전압(GND)이 공급될 수 있다.
제3 스위치(SW3)는 제2 전원 라인(PL2)과 제1 도전 라인(CL1) 사이에 접속될 수 있다. 제3 스위치(SW3)는 제1 및 제2 스위치(SW1, SW2)가 턴-온될 때 동시에 턴-온되어 제1 도전 라인(CL1)을 제2 전극(EL2)에 전기적으로 연결할 수 있다. 제2 전극(EL2)이 제2 전원 라인(PL2)에 전기적으로 연결되므로, 제3 스위치(SW3)가 턴-온될 때 제1 도전 라인(CL1)은 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.
정렬 유닛(145)에 포함된 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온되면, 제2 전원 라인(PL2)에 인가된 정렬 전압이 제2 전극(EL2) 및 제1 도전 라인(CL1)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 정렬 유닛(145)에 포함된 제1 내지 제3 스위치들(SW1 ~ SW3) 각각의 게이트 전극은 제어 신호 라인(CSi)에 공통으로 접속된다. 이에 따라, 제1 내지 제3 스위치들(SW1 ~ SW3)은 상기 제어 신호 라인(CSi)으로부터 각 스위치가 턴-온될 수 있는 전압의 제어 신호가 공급될 때 동시에 턴-온되고, 상기 각 스위치가 턴-오프될 수 있는 전압(일 예로, 하이 전압)의 제어 신호가 공급될 때 동시에 턴-오프될 수 있다.
제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온되면, 제1 전극(EL1)과 제2 도전 라인(CL2) 각각에는 그라운드 전압(GND)이 인가되고, 제2 전극(EL2)과 제1 도전 라인(CL1) 각각에는 정렬 전압이 인가될 수 있다. 이로 인해, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 각각 전위차에 의해 전계가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 정렬 유닛(145)에 포함된 제1 내지 제3 스위치들(SW1 ~ SW3)은 발광 소자들(LD)이 해당 화소(PXL)에 정렬되기 전에 턴-온되고, 상기 발광 소자들(LD)의 정렬이 완료된 후 턴-오프될 수 있다.
제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온되면, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2) 및 제2 전극(EL2) 사이 각각에서 형성된 전계에 의해 발광 소자들(LD)이 해당 화소(PXL)에 정렬될 수 있다.
화소(PXL) 내에 발광 소자들(LD)의 정렬이 완료되면, 제어 신호 라인(CSi)으로부터 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프될 수 있는 전압의 제어 신호가 상기 제1 내지 제3 스위치들(SW1 ~ SW3)에 공급되어 상기 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프된다.
제1 스위치(SW1)가 턴-오프되면, 제2 노드(N2)와 제3 전원 라인(PL3)은 전기적으로 분리될 수 있다. 제2 스위치(SW2)가 턴-오프되면, 제2 도전 라인(CL2)은 제2 노드(N2)및 제1 전극(EL1)과 전기적으로 분리되어 플로팅(floating) 상태가 될 수 있다. 제3 스위치(SW3)가 턴-오프되면, 제1 도전 라인(CL1)은 제2 전원 라인(PL2) 및 제2 전극(EL2)과 전기적으로 분리되어 플로팅(floating) 상태가 될 수 있다. 즉, 제1 도전 라인(CL1)과 제2 도전 라인(CL2)은 정렬 유닛(145)에 포함된 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프되면, 전기적으로 고립된 플로팅 전극이 될 수 있다.
제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프되면, 제2 전원 라인(PL2)에는 제2 구동 전압(VDD)이 인가된다.
상술한 바와 같이, 화소(PXL) 내에 발광 소자들(LD)이 정렬되고 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프된 후, 해당 화소(PXL)의 발광 유닛(EMU)은 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에서 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 발광 소자(LD1)는 제1 전극(EL1)과 플로팅 전극인 제1 도전 라인(CL1) 사이에 배치된 발광 소자들(LD) 중 어느 하나를 의미하고, 제2 발광 소자(LD2)는 상기 제1 도전 라인(CL1)과 플로팅 전극인 제2 도전 라인(CL2) 사이에 배치된 발광 소자들(LD) 중 어느 하나를 의미하며, 제3 발광 소자(LD3)는 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 배치된 발광 소자들(LD) 중 어느 하나를 의미할 수 있다.
본 발명의 일 실시예에 있어서, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 순방향으로 직렬 연결될 수 있다. 구체적으로, 제1 발광 소자(LD1)의 일측 단부는 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 타측 단부는 제1 도전 라인(CL1)을 통해 제2 발광 소자(LD2)의 일측 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 일측 단부는 제1 발광 소자(LD1)의 타측 단부에 연결되고, 상기 제2 발광 소자(LD2)의 타측 단부는 제2 도전 라인(CL2)을 통해 제3 발광 소자(LD3)의 일측 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 일측 단부는 제2 발광 소자(LD2)의 타측 단부에 연결되고, 상기 제3 발광 소자(LD3)의 타측 단부는 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)는, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2) 사이에 순차적으로 직렬 연결될 수 있다. 결국, 제1 전극(EL1), 제1 도전 라인(CL1), 제2 도전 라인(CL2), 제2 전극(EL2)은 각각의 발광 소자(LD)를 경유하여 순차적으로 직렬 연결될 수 있다.
상술한 바와 같이, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 3a 내지 도 3d에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(144)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
화소(PXL)는 정렬 유닛(145)을 이용하여 해당 화소(PXL)의 목적하는 영역 내에 발광 소자들(LD)을 정렬하고 상기 발광 소자들(LD)의 정렬 이후 상기 정렬 유닛(145)에 포함된 적어도 하나의 스위치를 턴-오프시킴으로써 해당 화소(PXL)를 인접한 화소(PXL)와 개별적으로 구동되게 할 수 있다. 따라서, 하나의 화소(PXL)를 인접한 화소(PXL)로부터 개별 구동하기 위해 정렬 배선의 일부를 제거하는 공정 등이 생략되어 본 발명의 일 실시예에 따른 표시 장치의 제조 공정이 단순해질 수 있다.
기존의 표시 장치에서는, 화소들(PXL)에 공통으로 연결된 제1 정렬 배선(미도시)을 통해 각 화소(PXL)의 제1 전극(EL1)으로 제1 정렬 전압을 인가하고, 상기 화소들(PXL)에 공통으로 연결된 제2 정렬 배선(미도시)을 통해 상기 각 화소(PXL)의 제2 전극(EL2)으로 상기 제1 정렬 전압과 상이한 제2 정렬 전압을 인가한다. 화소들(PXL) 각각의 제1 전극(EL1)에 인가된 제1 정렬 전압과 상기 화소들(PXL) 각각의 제2 전극(EL2)으로 인가된 제2 정렬 전압으로 인해 각 화소(PXL)의 제1 및 제2 전극(EL1, EL2) 사이에 전계가 형성된다. 이러한 전계에 의해, 화소들(PXL) 각각에 분사 및/또는 도포된 발광 소자들(LD)은 각 화소(PXL)의 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬된다. 발광 소자들(LD)의 정렬 이후 각 화소(PXL)를 인접한 화소들(PXL)로부터 개별적으로 구동하기 위해, 화소들(PXL)에 공통으로 연결된 제1 정렬 배선의 일부를 제거하여 상기 제1 정렬 배선을 각 화소(PXL) 단위로 끊어줌으로써, 상기 각 화소(PXL)의 제1 전극(EL1)을 인접한 화소들(PXL) 각각의 제1 전극(EL1)과 전기적으로 분리할 수 있다. 각 화소(PXL) 단위로 끊어진 제1 정렬 배선은 상기 각 화소(PXL)에 정렬된 발광 소자들(LD)의 구동을 위해 사용된다.
상술한 기존의 표시 장치에서 정렬 배선의 일부를 제거하는 공정은, 예를 들어, 통상의 습식 식각 공정을 통해 이루어지는데, 이러한 습식 식각 공정 수행시 사용되는 식각액에 의해 화소(PXL)에 제공 및/또는 형성된 일부 구성들, 예를 들어, 제1 전극(EL1), 제2 전극(EL2) 등이 손상될 수 있다.
이에, 본 발명의 일 실시예에서는, 정렬 유닛(145)을 이용하여 화소들(PXL) 각각을 개별적으로 구동함으로써 정렬 배선의 일부를 제거하는 공정을 생략하여 습식 식각 공정 시 사용되는 식각액에 의해 각 화소(PXL)에 제공된 구성들의 손상을 방지할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 신뢰성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 있어서, 복수의 발광 소자들(LD)을 직/병렬 혼합 구조로 연결함에 의해 화소(PXL)의 발광 유닛(EMU)을 구성할 경우, 원하는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있으며 쇼트 결함에 의한 불량률을 낮출 수 있다.
도 4는 도 3d에 도시된 화소를 나타낸 평면도이고, 도 5는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 6은 도 5에 도시된 격벽을 다른 형태에 따라 구현한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 7은 도 5에 도시된 제1 및 제2 전극과 컨택 전극 사이에 캡핑층이 배치되는 실시예를 도시한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 8은 도 4의 Ⅱ ~ Ⅱ’선에 따른 단면도이며, 도 9a 내지 도 9h는 도 4에 도시된 화소의 구성 요소를 레이어별로 개략적으로 도시한 평면도들이다.
도 4에 있어서, 표시 영역에 제공된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 3개의 스캔 라인(Si-1, Si, Si+1), 발광 제어 라인(Ei), 제1 내지 제3 전원 라인(PL1 ~ PL3), 제어 신호 라인(CSi), 데이터 라인(Dj), 및 초기화 전원 라인(IPL)을 도시하였다.
도 4 내지 도 8, 도 9b, 도 9d에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 “i-1번째 스캔 라인(Si-1)”으로, i번째 행의 스캔 라인을 “i번째 스캔 라인(Si)”으로, i+1번째 행의 스캔 라인을 “i+1번째 스캔 라인(Si+1)”으로, i번째 행의 발광 제어 라인을 "발광 제어 라인(Ei)"으로, j번째 열의 데이터선을 "데이터 라인(Dj)"으로, j번째 열의 제1 전원 라인을 "제1 전원 라인(PL1)"으로, j번째 열의 제2 전원 라인을 “제2 전원 라인(PL2)”으로, j번째 열의 제3 전원 라인을 “제3 전원 라인(PL3)”으로, 그리고 i번째 행의 제어 신호 라인을 “제어 신호 라인(CSi)”으로 지칭한다.
또한, 도 4 내지 도 8에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 도 3d, 도 4 내지 도 8, 도 9a 내지 도 9h를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 적어도 하나의 화소(PXL)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexibility) 기판일 수 있다.
경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다.
가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다.
배선부는 표시 영역(DA)에 제공된 화소(PXL)에 신호를 제공하며, 스캔 라인들(Si-1, Si, Si+1), 데이터 라인(Dj), 발광 제어 라인(Ei), 제1 내지 제3 전원 라인들(PL1 ~ PL3), 초기화 전원 라인(IPL), 제어 신호 라인(CSi), 및 제1 내지 제3 차폐 전극 라인들(SDL1 ~ SDL3)을 포함할 수 있다.
스캔 라인들(Si-1, Si, Si+1)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인들(Si-1, Si, Si+1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)을 포함할 수 있다. 스캔 라인들(Si-1, Si, Si+1)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
스캔 라인들(Si-1, Si, Si+1)에는 스캔 신호가 공급될 수 있다. 예를 들면, i-1번째 스캔 라인(Si-1)에는 i-1번째 스캔 신호가 공급될 수 있고, i번째 스캔 라인(Si)에는 i번째 스캔 신호가 공급될 수 있으며, i+1번째 스캔 라인(Si+1)에는 i+1번째 스캔 신호가 공급될 수 있다.
발광 제어 라인(Ei)는 제1 방향(DR1)으로 연장되며, 평면 상에서 볼 때 i번째 스캔 라인(Si)과 i+1번째 스캔 라인(Si+1) 사이에서 상기 i번째 스캔 라인(Si) 및 상기 i+1번째 스캔 라인(Si+1)과 각각 이격되게 배치된다. 발광 제어 라인(Ei)에는 발광 제어 신호가 인가될 수 있다. 발광 제어 라인(Ei)은 스캔 라인들(Si-1, Si, Si+1)과 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다. 발광 제어 라인(Ei)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다.
제어 신호 라인(CSi)는 제1 방향(DR1)으로 연장되며, 평면 상에서 볼 때 i-1번째 스캔 라인(Si-1)과 이격되게 배치될 수 있다. 제어 신호 라인(CSi)에는 제어 신호가 인가될 수 있다. 제어 신호 라인(CSi)은 스캔 라인들(Si-1, Si, Si+1)과 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다. 제어 신호 라인(CSi)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다.
데이터 라인(Dj)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)을 따라 배열될 수 있다. 데이터 라인(Dj)에는 데이터 신호가 인가될 수 있다. 데이터 라인(Dj)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
초기화 전원 라인(IPL)은 제2 방향(DR2)을 따라 연장되며 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원(Vint)이 인가될 수 있다. 초기화 전원 라인(IPL)은 데이터 라인(Dj)과 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다. 초기화 전원 라인(IPL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 초기화 전원 라인(IPL)은 데이터 라인(Dj)과 스캔 라인들(Si-1, Si, Si+1) 사이에서 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성될 수도 있다.
제1 전원 라인(PL1)은 제2 방향(DR2)을 따라 연장되며, 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 제1 전원 라인(PL1)에는 제1 구동 전원(VDD)이 인가될 수 있다.
제3 전원 라인(PL3)은 제2 방향(DR2)을 따라 연장되며, 제1 전원 라인(PL1)과 이격되도록 배치될 수 있다. 제3 전원 라인(PL3)에는 그라운드 전압(GND)이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제3 전원 라인들(PL1, PL3)은 데이터 라인(Dj)과 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다. 제1 및 제3 전원 라인들(PL1, PL3)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성될 수 있다.
제2 전원 라인(PL2)은 제2 방향(DR2)을 따라 연장되며, 제3 층간 절연층(ILD3)을 사이에 두고 제1 전원 라인(PL1) 상에 배치될 수 있다. 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)이 인가될 수 있다.
제1 차폐 전극 라인(SDL1)은 제2 방향(DR2)을 따라 연장되며 제2 전원 라인(PL2)과 이격되도록 배치될 수 있다.
제2 차폐 전극 라인(SDL2)은 제2 방향(DR2)을 따라 연장되며 제1 차폐 전극 라인(SDL1)과 이격되도록 배치될 수 있다.
제3 차폐 전극 라인(SDL3)은 제2 방향(DR2)을 따라 연장되며 제2 차폐 전극 라인(SDL2)과 이격되도록 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 차폐 전극 라인들(SDL1, SDL2, SDL3)은 제2 전원 라인(PL2)과 동일한 층에 배치되며, 동일한 물질을 포함할 수 있다. 제1 내지 제3 차폐 전극 라인들(SDL1, SDL2, SDL3)은 제3 층간 절연층(ILD3) 상에 제공 및/또는 형성될 수 있다.
화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함하는 표시 소자층(DPL) 및 상기 발광 소자(LD)를 구동하는 화소 회로층(PCL)을 포함할 수 있다.
화소 회로층(PCL)은 화소(PXL)의 발광 영역(EMA)내에 발광 소자들(LD)을 정렬하기 위한 정렬 유닛(145), 상기 발광 소자들(LD)을 구동하기 위한 화소 회로(144), 및 상기 정렬 유닛(145)과 상기 화소 회로(144)를 커버하는 보호층(PSV)을 포함할 수 있다.
표시 소자층(DPL)은 발광 소자들(LD), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 도전 라인들(CL1, CL2), 컨택 전극(CNE) 등을 포함할 수 있다.
설명의 편의를 위해 화소 회로층(PCL)을 설명한 후, 표시 소자층(DPL)을 설명하기로 한다.
화소 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7), 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다. 정렬 유닛(145)은 제1 내지 제3 스위치(SW1 ~ SW3)를 포함할 수 있다.
화소 회로(144)와 정렬 유닛(145)은 버퍼층(BFL)을 사이에 두고 기판(SUB) 상에 제공(혹은 형성)될 수 있다.
버퍼층(BFL)은 제1 내지 제7 트랜지스터들(T1 ~ T7), 제1 내지 제3 스위치들(SW1 ~ SW3) 각각에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 연결 전극(CNL1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3a 트랜지스터(T3a)의 제3a 드레인 전극(DE3a) 및 제4b 트랜지스터(T4b)의 제4b 드레인 전극(DE4b)과 연결될 수 있다.
제1 연결 전극(CNL1)의 일 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제1 컨택 홀(CH1)을 통해 제3a 드레인 전극(DE3a) 및 제4b 드레인 전극(DE4b) 각각에 연결될 수 있다. 제1 연결 전극(CNL1)의 타 단은 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제2 컨택 홀(CH2)을 통해 제1 게이트 전극(GE1)과 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 이후 발광 소자들(LD)에서 방출되는 광의 계조를 세밀하게 제어할 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 제1 드레인 전극(DE1)은 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)에 연결될 수 있다. 제2 게이트 전극(GE2)은 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당된다. 제2 소스 전극(SE2)의 일 단은 제2 액티브 패턴(ACT2)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제5 컨택 홀(CH5)을 통해 j번째 데이터 라인(DLj)에 연결된다. 제2 드레인 전극(DE2)의 일 단은 제2 액티브 패턴(ACT2)에 연결되고, 그의 타 단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다.
제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
제3a 및 제3b 게이트 전극(GE3a, GE3b) 각각은 i번째 스캔 라인(Si)에 연결되며, 상기 i번째 스캔 라인(Si)의 일부로 제공되거나 상기 i번째 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제3a 및 제3b 액티브 패턴들(ACT3a, ACT3b), 제3a 및 제3b 소스 전극들(SE3a, SE3b), 제3a 및 제3b 드레인 전극들(DE3a, DE3b) 각각은 불순물이 도핑되거나 상기 불순물이 되지 않는 반도체층으로 형성될 수 있다. 예를 들면, 제3a 및 제3b 소스 전극들(SE3a, SE3b)과 제3a 및 제3b 드레인 전극들(DE3a, DE3b) 각각은 불순물이 도핑된 반도체층으로 이루어지며, 제3a 및 제3b 액티브 패턴(ACT3a, ACT3b) 각각은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다. 제3a 액티브 패턴(ACT3a)은 제3a 게이트 전극(GE3a)과 중첩된 부분에 해당하고, 제3b 액티브 패턴(ACT3b)은 제3b 게이트 전극(GE3b)과 중첩된 부분에 해당한다.
제3a 소스 전극(SE3a)의 일 단은 제3a 액티브 패턴(ACT3a)에 연결되고, 그의 타 단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 제3a 드레인 전극(DE3a)의 일 단은 제3a 액티브 패턴(ACT3a)에 연결되고, 그의 타 단은 제3b 트랜지스터(T3b)의 제3b 소스 전극(SE3b)에 연결될 수 있다.
제3b 소스 전극(SE3b)의 일 단은 제3b 액티브 패턴(ACT3b)에 연결되고, 그의 타 단은 제3a 트랜지스터(T3a)의 제3a 드레인 전극(DE3a)에 연결될 수 있다. 제3b 드레인 전극(DE3b)의 일 단은 제3b 액티브 패턴(ACT3b)에 연결되고, 그의 타 단은 제4b 트랜지스터(T4b)의 제4b 드레인 전극(DE4b)에 연결될 수 있다. 또한, 제3b 드레인 전극(DE3b)의 타 단은 제1 및 제2 컨택 홀들(CH1, CH2)과 제1 연결 전극(CNL1)에 의해 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 트랜지스터(T4)는, 제3 트랜지스터(T3)와 마찬가지로 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다.
제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
제4a 및 제4b 게이트 전극(GE4a, GE4b) 각각은 i-1 번째 스캔 라인(Si-1)에 연결되며, 상기 i-1 번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1 번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제4a 및 제4b 액티브 패턴들(ACT4a, ACT4b), 제4a 및 제4b 소스 전극들(SE4a, SE4b), 제4a 및 제4b 드레인 전극들(DE4a, DE4b) 각각은 불순물이 도핑되거나 상기 불순물이 되지 않는 반도체층으로 형성될 수 있다. 예를 들면, 제4a 및 제4b 소스 전극들(SE4a, SE4b)과 제4a 및 제4b 드레인 전극들(DE4a, DE4b) 각각은 불순물이 도핑된 반도체층으로 이루어지며, 제4a 및 제4b 액티브 패턴(ACT4a, ACT4b) 각각은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다. 제4a 액티브 패턴(ACT4a)은 제4a 게이트 전극(GE4a)과 중첩된 부분에 해당하고, 제4b 액티브 패턴(ACT4b)은 제4b 게이트 전극(GE4b)과 중첩된 부분에 해당한다.
제4a 소스 전극(SE4a)의 일 단은 제4a 액티브 패턴(ACT4a)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제6 컨택 홀(CH6)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 제4a 드레인 전극(DE4a)의 일 단은 제4a 액티브 패턴(ACT4a)에 연결되고, 그의 타 단은 제4b 트랜지스터(T4b)의 제4b 소스 전극(SE4b)에 연결될 수 있다.
제4b 소스 전극(SE4b)의 일 단은 제4b 액티브 패턴(ACT4b)에 연결되고, 그의 타 단은 제4a 트랜지스터(T4a)의 제4a 드레인 전극(DE4a)에 연결될 수 있다. 제4b 드레인 전극(DE4b)의 일 단은 제4b 액티브 패턴(ACT4b)에 연결되고, 그의 타 단은 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)에 연결될 수 있다. 또한, 제4b 드레인 전극(DE4b)의 타 단은 제1 및 제2 컨택 홀들(CH1, CH2)과 제1 연결 전극(CNL1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 발광 제어 라인(Ei)에 연결될 수 있다. 제5 게이트 전극(GE5)은 발광 제어 라인(Ei)의 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 일 예로, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지고, 제5 액티브 패턴(ACT5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩된 부분에 해당할 수 있다.
제5 소스 전극(SE5)의 일 단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 소스 전극(SE5)의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제4 컨택 홀(CH4)을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 제5 드레인 전극(DE5)의 일 단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 드레인 전극(DE5)의 타 단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 발광 제어 라인(Ei)에 연결될 수 있다. 제6 게이트 전극(GE6)은 발광 제어 라인(Ei)의 일부로서 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당할 수 있다.
제6 소스 전극(SE6)의 일 단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 소스 전극(SE6)의 타 단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3a 트랜지스터(T3a)의 제3a 소스 전극(SE3a)에 연결될 수 있다. 제6 드레인 전극(DE6)의 일 단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 드레인 전극(DE6)의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제5 컨택 홀(CH5)을 통해 제2 연결 전극(CNL2)에 연결될 수 있다.
제2 연결 전극(CNL2)의 일 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제7 컨택 홀(CH7)을 통해 제6 트랜지스터(T6)의 제 6 드레인 전극(DE6)에 연결될 수 있다. 또한, 제2 연결 전극(CNL2)의 타 단은 제3 층간 절연층(ILD3)을 관통하는 제8 컨택 홀(CH8)을 통해 연장 전극(ETP)에 연결될 수 있다.
연장 전극(ETP)은 제3 층간 절연층(ILD3)을 사이에 두고 제2 연결 전극(CNL2) 상에 배치되며, 그 일 단은 제8 컨택 홀(CH8)을 통해 제2 연결 전극(CNL2)에 연결되고 그의 타 단은 보호층(PSV)을 관통하는 제22 컨택 홀(CH22)을 통해 제2 돌출 전극(PRP2)에 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 i+1번째 스캔 라인(Si+1)에 연결될 수 있다. 제7 게이트 전극(GE7)은 i+1번째 스캔 라인(Si+1)의 일부로 제공되거나 상기 i+1번째 스캔 라인(Si+1)으로부터 돌출된 형상으로 제공될 수 있다.
제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩되는 부분에 해당할 수 있다.
제7 소스 전극(SE7)의 일 단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 소스 전극(SE7)의 타 단은 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다.
제7 드레인 전극(DE7)의 일 단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 드레인 전극(DE7)의 타 단은 i+1번째 행에 배치된 화소에 연결된 초기화 전원 라인(IPL)과 컨택 홀(미도시)을 통해 전기적으로 연결될 수 있다. 이로 인해, 제7 드레인 전극(DE7)의 타 단은 i+1번째 행에 배치된 화소의 제4 트랜지스터(미도시)의 제4a 소스 전극에 연결될 수 있다.
제1 커패시터(C1)는 제1 하부 전극(LE1)과 제1 상부 전극(UE1)을 포함할 수 있다.
제1 하부 전극(LE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제1 하부 전극(LE1)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 제1 하부 전극(LE1)은 제1 게이트 전극(GE1)의 일부로 간주될 수 있다.
제1 상부 전극(UE1)은 제1 하부 전극(LE1)과 중첩하며, 평면 상에서 볼 때, 제1 하부 전극(LE1)을 커버할 수 있다. 제1 상부 전극(UE1)과 제1 하부 전극(LE1)의 중첩 면적을 넓힘으로써 제1 커패시터(C1)의 커패시턴스가 증가될 수 있다. 제1 상부 전극(UE1)은 제2 층간 절연층(ILD2)을 관통하는 제3 컨택 홀(CH3)을 통해 제1 전원 라인(PL1)에 전기적으로 연결될 수 있다. 이에 따라, 제1 전원 라인(PL1)으로 인가된 제1 구동 전원(VDD)이 제1 상부 전극(UE1)으로 전달될 수 있다. 제1 상부 전극(UE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 제1 연결 전극(CNL1)의 연결을 위한 제2 컨택 홀(CH2)이 형성되는 영역에 대응하는 개구부(OPN)를 포함할 수 있다.
제2 커패시터(C2)는 제2 하부 전극(LE2)과 제2 상부 전극(UE2)을 포함할 수 있다.
제2 하부 전극(LE2)은, 평면 상에서 볼 때, 발광 제어 라인(Ei)과 i+1번째 스캔 라인(Si+1) 사이에 위치하며 제1 하부 전극(LE2)과 동일 평면 상에 배치될 수 있다. 제2 하부 전극(LE2)은 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제26 컨택 홀(CH26)을 통해 제3 연결 전극(CNL3)에 연결될 수 있다.
제3 연결 전극(CNL3)의 일 단은 제3 층간 절연층(ILD3)을 관통하는 제21 컨택 홀(CH21)을 통해 제2 전원 라인(PL2)에 연결되고, 그의 타 단은 제26 컨택 홀(CH26)을 통해 제2 하부 전극(LE2)과 전기적으로 연결될 수 있다. 제3 연결 전극(CNL3)이 제2 전원 라인(PL2)에 연결되므로, 상기 제2 전원 라인(PL2)에 인가된 제2 구동 전원(VSS)은 상기 제3 연결 전극(CNL3)을 통해 제2 하부 전극(LE2)으로 전달될 수 있다.
제2 상부 전극(UE2)은 제2 하부 전극(LE2)과 중첩하며, 평면 상에서 볼 때 상기 제2 하부 전극(LE2)을 커버할 수 있다. 제2 상부 전극(UE2)과 제2 하부 전극(LE2)의 중첩 면적을 넓힘으로써 제2 커패시터(C2)의 커패시턴스가 증가될 수 있다. 제2 상부 전극(UE2)은 제2 층간 절연층(ILD2)을 관통하는 제9 컨택 홀(CH9)을 통해 제2 연결 전극(CNL2)에 연결될 수 있다.
다음으로, 정렬 유닛(145)에 포함된 구성들에 설명한다.
정렬 유닛(145)은 제1 내지 제3 스위치(SW1, SW2, SW3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 정렬 유닛(145)에 포함된 제1 내지 제3 스위치(SW1, SW2, SW3)은 서로 동일한 타입의 스위치 소자로 구성될 수 있다. 또한, 제1 내지 제3 스위치(SW1 ~ SW2)는 화소 회로(144)에 포함된 제1 내지 제7 트랜지스터(T1 ~ T7)와 동일한 타입의 트랜지스터, 예를 들어, P타입 트랜지스터로 구성될 수 있다.
제1 스위치(SW1)는 제1-1 단자(SW1_1), 제1-2 단자(SW1_2), 제1 스위치 게이트 전극(GE_SW1), 및 제1 스위치 액티브 패턴(ACT_SW1)을 포함할 수 있다.
제1 스위치 액티브 패턴(ACT_SW1), 제1-1 단자(SW1_1), 및 제1-2 단자(SW1_2)는 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1-1 단자(SW1_1) 및 제1-2 단자(SW1_2)는 불순물이 도핑된 반도체층으로 이루어지며, 제1 스위치 액티브 패턴(ACT_SW1)은 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
제1 스위치 게이트 전극(GE_SW1)은 제어 신호 라인(CSi)에 연결될 수 있다. 제1 스위치 게이트 전극(GE_SW1)은 제어 신호 라인(CSi)의 일부로 제공되거나 상기 제어 신호 라인(CSi)으로부터 돌출된 형상으로 제공될 수 있다.
제1 스위치 액티브 패턴(ACT_SW1)은 제2 방향(DR2)을 따라 연장되며, 평면 상에서 볼 때 제1 스위치 게이트 전극(GE_SW1)과 중첩할 수 있다.
제1-1 단자(SW1_1)의 일 단은 제1 스위치 액티브 패턴(ACT_SW1)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제13 컨택 홀(CH13)을 통해 제1 돌출 전극(PRP1)에 연결될 수 있다. 제1-2 단자(SW1_2)의 일 단은 제1 스위치 액티브 패턴(ACT_SW1)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제23 컨택 홀(CH23)을 통해 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 스위치(SW1)가 트랜지스터로 이루어진 경우, 제1-1 및 제1-2 단자들(SW1_1, SW1_2) 중 어느 하나의 단자가 소스 전극이고, 나머지 단자가 드레인 전극일 수 있다.
제1 돌출 전극(PRP1)은 제3 전원 라인(PL3)으로부터 제1 방향(DR1)을 따라 돌출된 형상을 가지며 상기 제3 전원 라인(PL3)과 일체로 제공될 수 있다. 즉, 제1 돌출 전극(PRP1)은 제3 전원 라인(PL3)의 일부로 간주될 수 있다. 이에 따라, 제1-1 단자(SW1_1)의 타 단은 제1 돌출 전극(PRP1)에 의해 제3 전원 라인(PL3)에 연결될 수 있다.
제1 브릿지 패턴(BPR1)의 일 단은 제23 컨택 홀(CH23)을 통해 제1 스위치(SW1)의 제1-2 단자(SW1_2)에 연결되고, 그의 타 단은 제3 층간 절연층(ILD3)을 관통하는 제15 컨택 홀(CH15)을 통해 제3 차폐 전극 라인(SDL3)에 연결될 수 있다.
제3 차폐 전극 라인(SDL3)은 제15 컨택 홀(CH15)을 통해 제1 브릿지 패턴(BRP1)에 연결될 수 있다. 또한, 제3 차폐 전극 라인(SDL3)은 보호층(PSV)을 관통하는 제16 컨택 홀(CH16)을 통해 표시 소자층(DPL)의 제1 전극(EL1)에 연결될 수 있다. 제1 전극(EL1)은 보호층(PSV)을 사이에 두고 제3 차폐 전극 라인(SDL3) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제1 전극(EL1)은 평면 상에서 볼 때 제3 차폐 전극 라인(SLD3)에 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 제3 차폐 전극 라인(SDL3)은 화소 회로(144)에 포함된 구성들, 예를 들어, 제1 내지 제7 트랜지스터(T1 ~ T7) 등으로부터 유도되는 전계에 의해 발광 소자들(LD)의 정렬 및/또는 구동에 영향을 미치는 것을 차단하기 위하여, 제3 층간 절연층(ILD3) 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제3 차폐 전극 라인(SDL3)은 제1 방향(DR1)으로 연장된 연장 전극(ETP)을 포함할 수 있다. 연장 전극(ETP)은 제3 차폐 전극 라인(SDL3)과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 구체적으로, 연장 전극(ETP)과 제3 차폐 전극 라인(SDL3)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 연장 전극(ETP)과 제3 차폐 전극 라인(SDL3)이 일체로 형성 및/또는 제공되는 경우, 상기 연장 전극(ETP)을 제3 차폐 전극 라인(SDL3)의 일 영역으로 간주할 수 있다.
제2 스위치(SW2)는 제2-1 단자(SW2_1), 제2-2 단자(SW2_2), 제2 스위치 게이트 전극(GE_SW2), 및 제2 스위치 액티브 패턴(ACT_SW2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 스위치 단자(SW2)가 트랜지스터로 이루어진 경우, 제2-1 및 제2-2 단자들(SW2_1, SW2_2) 중 어느 하나의 단자가 소스 전극이고, 나머지 단자가 드레인 전극일 수 있다.
제2 스위치 액티브 패턴(ACT_SW2), 제2-1 단자(SW2_1), 및 제2-2 단자(SW2_2)는 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2-1 단자(SW2_1) 및 제2-2 단자(SW2_2)는 불순물이 도핑된 반도체층으로 이루어지며, 제2 스위치 액티브 패턴(ACT_SW2)은 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
제2 스위치 게이트 전극(GE_SW2)은 제어 신호 라인(CSi)에 연결될 수 있다. 제2 스위치 게이트 전극(GE_SW2)은 제어 신호 라인(CSi)의 일부로 제공되거나 상기 제어 신호 라인(CSi)으로부터 돌출된 형상으로 제공될 수 있다.
제2 스위치 액티브 패턴(ACT_SW2)은 제2 방향(DR2)을 따라 연장되며, 평면 상에서 볼 때 제2 스위치 게이트 전극(GE_SW2)과 중첩할 수 있다.
제2-1 단자(SW2_1)의 일 단은 제2 스위치 액티브 패턴(ACT_SW2)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제14 컨택 홀(CH14)을 통해 제1 돌출 전극(PRP1)에 연결된다. 제2-2 단자(SW2_2)의 일 단은 제2 스위치 액티브 패턴(ACT_SW2)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제24 컨택 홀(CH24)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
제2 브릿지 패턴(BRP2)의 일 단은 제24 컨택 홀(CH24)을 통해 제2-2 단자(SW2_2)에 연결되고, 그의 타 단은 제3 층간 절연층(ILD3)을 관통하는 제17 컨택 홀(CH17)을 통해 제1 차폐 전극 라인(SDL1)에 연결될 수 있다.
제1 차폐 전극 라인(SDL1)은 제17 컨택 홀(CH17)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 또한, 제1 차폐 전극 라인(SDL1)은 보호층(PSV)을 관통하는 제18 컨택 홀(CH18)을 통해 표시 소자층(DPL)의 제2 도전 라인(CL2)에 연결될 수 있다. 제2 도전 라인(CL2)은 보호층(PSV)을 사이에 두고 제1 차폐 전극 라인(SDL1) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제2 도전 라인(CL2)은 평면 상에서 볼 때 제1 차폐 전극 라인(SDL1)에 중첩할 수 있다.
제1 차폐 전극 라인(SDL1)은 제3 차폐 전극 라인(SDL3)과 마찬가지로 화소 회로(144)에 포함된 구성들로부터 유도되는 전계에 의해 발광 소자들(LD)의 정렬 및/또는 구동에 영향을 미치는 것을 차단하기 위하여, 제3 층간 절연층(ILD3) 상에 배치될 수 있다.
제3 스위치(SW3)는 제3-1 단자(SW3_1), 제3-2 단자(SW3_2), 제3 스위치 게이트 전극(GE_SW3), 및 제3 스위치 액티브 패턴(ACT_SW3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제3 스위치 단자(SW3)가 트랜지스터로 이루어진 경우, 제3-1 및 제3-2 단자들(SW3_1, SW3_2) 중 어느 하나의 단자가 소스 전극이고, 나머지 단자가 드레인 전극일 수 있다.
제3 스위치 액티브 패턴(ACT_SW3), 제3-1 단자(SW3_1), 및 제3-2 단자(SW3_2)는 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제3-1 단자(SW3_1) 및 제3-2 단자(SW3_2)는 불순물이 도핑된 반도체층으로 이루어지며, 제3 스위치 액티브 패턴(ACT_SW3)은 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
제3 스위치 게이트 전극(GE_SW3)은 제어 신호 라인(CSi)에 연결될 수 있다. 제3 스위치 게이트 전극(GE_SW3)은 제어 신호 라인(CSi)의 일부로 제공되거나 상기 제어 신호 라인(CSi)으로부터 돌출된 형상으로 제공될 수 있다.
제3 스위치 액티브 패턴(ACT_SW3)은 제2 방향(DR2)을 따라 연장되며, 평면 상에서 볼 때 제3 스위치 게이트 전극(GE_SW3)과 중첩할 수 있다.
제3-1 단자(SW3_1)의 일 단은 제3 스위치 액티브 패턴(ACT_SW3)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제12 컨택 홀(CH12)을 통해 제4 브릿지 패턴(BRP4)에 연결될 수 있다. 제3-2 단자(SW3_2)의 일 단은 제3 스위치 액티브 패턴(ACT_SW3)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제25 컨택 홀(CH25)을 통해 제3 브릿지 패턴(BRP3)에 연결될 수 있다.
제3 브릿지 패턴(BRP3)의 일 단은 제25 컨택 홀(CH25)을 통해 제3-2 단자(SW3_2)에 연결되고, 그의 타 단은 제3 층간 절연층(ILD3)을 관통하는 제19 컨택 홀(19)을 통해 제2 차폐 전극 라인(SDL2)에 연결될 수 있다.
제2 차폐 전극 라인(SDL2)은 평면 상에서 볼 때 제1 및 제3 차폐 전극 라인(SDL1, SDL3) 사이에 배치되어 상기 제1 및 제3 차폐 전극 라인(SDL1, SDL3) 각각과 이격되게 배치될 수 있다. 제2 차폐 전극 라인(SDL2)은 제19 컨택 홀(CH19)을 통해 제3 브릿지 패턴(BRP3)에 연결될 수 있다. 또한, 제2 차폐 전극 라인(SDL2)은 보호층(PSV)을 관통하는 제20 컨택 홀(CH20)을 통해 표시 소자층(DPL)의 제1 도전 라인(CL1)에 연결될 수 있다. 제1 도전 라인(CL1)은 보호층(PSV)을 사이에 두고 제2 차폐 전극 라인(SDL2) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제1 도전 라인(CL1)은 평면 상에서 볼 때 제2 차폐 전극(SDL2)에 중첩할 수 있다.
제2 차폐 전극 라인(SDL2)은 제1 및 제3 차폐 전극 라인(SDL1, SDL3)과 마찬가지로 화소 회로(144)에 포함된 구성들로부터 유도되는 전계에 의해 발광 소자들(LD)의 정렬 및/또는 구동에 영향을 미치는 것을 차단하기 위하여, 제3 층간 절연층(ILD3) 상에 배치될 수 있다.
제4 브릿지 패턴(BRP4)은 제1 방향(DR1)을 따라 연장되는 형상으로 제공될 수 있다. 제4 브릿지 패턴(BRP4)의 일 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제12 컨택 홀(CH12)을 통해 제3-1 단자(SW3_1)에 연결될 수 있다. 또한, 제4 브릿지 패턴(BRP4)의 타 단은 제3 층간 절연층(ILD3)을 관통하는 제11 컨택 홀(CH11)을 통해 제2 전원 라인(PL2)에 연결될 수 있다.
제2 전원 라인(PL2)은 제11 컨택 홀(CH11)을 통해 제4 브릿지 패턴(BRP4)에 연결될 수 있다. 또한, 제2 전원 라인(PL2)은 보호층(PSV)을 관통하는 제10 컨택 홀(CH10)을 통해 표시 소자층(DPL)의 제2 전극(EL2)과 전기적으로 연결될 수 있다.
제2 전극(EL2)은 보호층(PSV)을 사이에 두고 제2 전원 라인(PL2) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제2 전극(EL2)은 평면 상에서 볼 때 제2 전원 라인(PL2)에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)에 제공된 제1 내지 제7 트랜지스터(T1 ~ T7)와 제1 내지 제3 스위치(SW1 ~ SW3)는 LTPS 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 산화물 반도체 박막 트랜지스터로 구성될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 스위치(SW1 ~ SW3)는 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬이 완료된 후 턴-오프 상태를 유지한다.
보호층(PSV)은 제1 내지 제7 트랜지스터(T1 ~ T7)와 제1 내지 제3 스위치(SW1 ~ SW3) 상에 배치되어, 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 및 상기 제1 내지 제3 스위치(SW1 ~ SW3)를 커버할 수 있다.
보호층(PSV)은 무기 절연막 및 상기 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지enzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
다음으로, 화소(PXL)에 포함된 표시 소자층(DPL)에 대해 설명한다.
표시 소자층(DPL)은 보호층(PSV) 상에 제공된 격벽(PW)과, 제1 및 제2 전극(EL1, EL2)과, 제1 및 제2 도전 라인(CL1, CL2)과, 뱅크(BNK)와, 복수의 발광 소자들(LD)과, 컨택 전극(CNE)을 포함할 수 있다.
격벽(PW)은 화소(PXL)의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 격벽(PW)은 복수의 유기 절연막과 복수의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
격벽(PW)은, 도 5에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 격벽(PW)은, 도 6에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원, 반원 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 해당 화소(PXL)의 주변 영역(일 예로, 발광 소자들이 정렬되지 않는 비발광 영역임)에 배치될 수 있다. 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 정의(또는 규정)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 화소들(PXL) 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층(미도시)이 형성될 수 있다. 뱅크(BNK)는 격벽(PW)과 상이한 층에 형성 및/또는 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 뱅크(BNK)는 상기 격벽(PW)과 동일한 층에 형성 및/또는 제공될 수도 있다. 뱅크(BNK)가 격벽(PW)과 동일한 면 상에 형성 및/또는 제공되는 경우, 뱅크(BNK)와 격벽(PW)은 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)와 격벽(PW)은 서로 상이한 물질을 포함할 수도 있다.
제1 및 제2 전극(EL1, EL2) 각각은 화소(PXL)의 발광 영역(EMA)에 제공되며, 제2 방향(DR2)을 따라 연장될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 제1 방향(DR1)으로 돌출된 제2 돌출 전극(PRP2)을 포함할 수 있다. 제2 돌출 전극(PRP2)은 제1 전극(EL1)과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 구체적으로, 제2 돌출 전극(PRP2)과 제1 전극(EL1)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2 돌출 전극(PRP2)과 제1 전극(EL1)이 일체로 형성 및/또는 제공되는 경우, 상기 제2 돌출 전극(PRP2)을 상기 제1 전극(EL1)의 일 영역으로 간주할 수 있다.
제1 전극(EL1)은 제2 돌출 전극(PRP2) 및 제22 컨택 홀(CH22)을 통해 연장 전극(ETP)과 전기적으로 연결될 수 있다. 연장 전극(ETP)은 제8 컨택 홀(CH8) 및 제2 연결 전극(CNL2)을 통해 화소 회로층(PCL)의 제6 트랜지스터(T6)의 제6 드레인 전극(DE6) 및 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 각각 연결될 수 있다. 이에 따라, 제1 전극(EL1)은 제2 돌출 전극(PRP2), 연장 전극(ETP), 및 제2 연결 전극(CNL2)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6) 및 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
또한, 제1 전극(EL1)은 제16 컨택 홀(CH16)을 통해 제3 차폐 전극 라인(SDL3)과 전기적으로 연결될 수 있다. 제3 차폐 전극 라인(SDL3)은, 상술한 바와 같이, 제15 컨택 홀(CH15)을 통해 제1 브릿지 패턴(BRP1)에 연결되고, 상기 제1 브릿지 패턴(BRP1)은 제23 컨택 홀(CH23)을 통해 화소 회로층(PCL)에 포함된 제1 스위치(SW1)의 제1-2 단자(SW1_2)에 연결될 수 있다. 만일, 제1 스위치(SW1)를 턴-온시킬 수 있는 전압의 제어 신호가 제어 신호 라인(CSi)을 통해 제1 스위치(SW1)의 제1 스위치 게이트 전극(GE_SW1)으로 공급되면, 상기 제1 스위치(SW1)가 턴-온될 수 있다. 제1 스위치(SW1)가 턴-온되면, 제3 차폐 전극 라인(SDL3)이 제1 브릿지 패턴(BPR1)을 통해 제3 전원 라인(PL3)의 제1 돌출 전극(PRP1)에 연결될 수 있다. 이에 따라, 제1 전극(EL1)은 제1 스위치(SW1)가 턴-온될 때 제3 전원 라인(PL3)에 전기적으로 연결될 수 있다.
제2 전극(EL2)은 제10 컨택 홀(CH10)을 통해 제2 전원 라인(PL2)에 연결될 수 있다. 제2 전원 라인(PL2)은, 상술한 바와 같이, 제11 컨택 홀(CH11)을 통해 제4 브릿지 패턴(BRP4)에 연결되며, 상기 제4 브릿지 패턴(BRP4)은 제12 컨택 홀(CH12)을 통해 화소 회로층(PCL)의 제3 스위치(SW3)의 제3-1 단자(SW3_1)에 연결된다. 만일, 제3 스위치(SW3)를 턴-온시킬 수 있는 전압의 제어 신호가 제어 신호 라인(CSi)을 통해 제3 스위치(SW3)의 제3 스위치 게이트 전극(GE_SW3)으로 공급되면, 상기 제3 스위치(SW3)가 턴-온되어 제2 전원 라인(PL2)이 제3 브릿지 패턴(BRP3)을 통해 제1 도전 라인(CL1)에 연결될 수 있다. 이에 따라, 제2 전극(EL2)은 제3 스위치(SW3)가 턴-온될 때 제1 도전 라인(CL1)에 전기적으로 연결될 수 있다.
제1 도전 라인(CL1)은 제2 방향(DR2)을 따라 연장되며, 평면 상에서 볼 때, 제1 전극(EL1)과 제2 도전 라인(CL2) 사이에 배치될 수 있다. 제1 도전 라인(CL1)은, 상술한 바와 같이, 제3 스위치(SW3)가 턴-온되면, 제2 전극(EL2)과 전기적으로 연결될 수 있다.
한편, 제1 도전 라인(CL1)은 제3 스위치(SW3)가 턴-오프되면, 제2 전극(EL2)과 전기적을 분리되며 플로팅(floating) 상태가 될 수 있다.
제2 도전 라인(CL2)은 제2 방향(DR2)을 따라 연장되며, 평면 상에서 볼 때, 제2 전극(EL2)과 제1 도전 라인(CL1) 사이에 배치될 수 있다. 제2 도전 라인(CL2)은 제18 컨택 홀(CH18)을 통해 제1 차폐 전극 라인(SDL1)에 연결된다.
제1 차폐 전극 라인(SDL1)은, 상술한 바와 같이, 제17 컨택 홀(CH17)을 통해 제2 브릿지 패턴(BRP2)에 연결되고, 상기 제2 브릿지 패턴(BRP2)은 제25 컨택 홀(CH25)을 통해 화소 회로층(PCL)의 제2 스위치(SW2)의 제2-2 단자(SW2_2)에 연결된다. 만일, 제2 스위치(SW2)를 턴-온시킬 수 있는 전압의 제어 신호가 제어 신호 라인(CSi)을 통해 제2 스위치(SW2)의 제2 스위치 게이트 전극(GE_SW2)으로 공급되면, 상기 제2 스위치(SW2)가 턴-온되어 제2 브릿지 패턴(BRP2)은 제3 전원 라인(PL3)의 제1 돌출 전극(PRP1)에 전기적으로 연결될 수 있다. 결국, 제2 도전 라인(CL2)은 제2 스위치(SW2)가 턴-온되면, 제3 전원 라인(PL3) 및 제1 전극(EL1)에 연결될 수 있다.
한편, 제2 도전 라인(CL2)은 제2 스위치(SW2)가 턴-오프되면, 제1 전극(EL1)과 전기적을 분리되며 플로팅(floating) 상태가 될 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬되기 전, 제1 및 제2 전극(EL1, EL2), 제1 및 제2 도전 라인(CL1, CL2) 각각은 정렬 유닛(145)에 전기적으로 연결되어 상기 발광 소자들(LD)의 정렬을 위한 정렬 전극(혹은 정렬 배선)으로 기능할 수 있다.
발광 소자들(LD)이 화소(PXL)의 발광 영역(EMA)에 정렬되기 전, 제1 내지 제3 스위치들(SW1 ~ SW3)은 동시에 턴-온된다.
제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온되면, 제1 전극(EL1)과 제2 도전 라인(CL2)이 전기적으로 서로 연결된다. 또한, 제1 전극(EL1)과 제2 도전 라인(CL2)은 그라운드 전압(GND)이 인가되는 제3 전원 라인(PL3)에 연결되어, 상기 그라운드 전압(GND)이 상기 제1 전극(EL1)과 제2 도전 라인(CL2)에 각각 전달될 수 있다.
이와 동시에, 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온되면, 제2 전극(EL2)과 제1 도전 라인(CL1)이 전기적으로 연결된다. 또한, 제2 전극(EL2)과 제1 도전 라인(CL1)은 제2 전원 라인(PL2)에 연결된다. 이때, 제2 전원 라인(PL2)에는 정렬 전압(일 예로, 교류 전압)이 인가되므로, 상기 정렬 전압은 제2 전극(EL2)과 제1 도전 라인(CL1) 각각에 전달될 수 있다.
이에 따라, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 각각 전계가 형성될 수 있다. 이러한 전계에 의해 제1 전극(EL1)과 제1 도전 라인(CL1) 사이의 화소 회로층(PCL), 상기 제1 도전 라인(CL2)과 제2 도전 라인(CL2) 사이의 화소 회로층(PCL), 및 상기 제2 도전 라인(CL2)과 상기 제2 전극(EL2) 사이의 화소 회로층(PCL) 상에 각각 발광 소자들(LD)이 정렬될 수 있다.
화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬된 후, 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)을 구동하기 위한 구동 전극(혹은 구동 배선)으로 기능할 수 있다. 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)이 정렬된 후, 제1 내지 제3 스위치(SW1 ~ SW3)는 턴-오프 상태를 유지하고, 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)이 인가된다.
제1 및 제2 전극(EL1, EL2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광을 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제1 및 제2 전극(EL1, EL2)과, 제1 도전 라인(CL1)과, 제2 도전 라인(CL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제1 및 제2 전극(EL1, EL2)과, 제1 도전 라인(CL1)과, 제2 도전 라인(CL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 전극(EL1, EL2)과, 제1 도전 라인(CL1)과, 제2 도전 라인(CL2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극(EL1, EL2)과, 제1 도전 라인(CL1)과, 제2 도전 라인(CL2)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다. 실시예에 따라, 제1 및 제2 전극(EL1, EL2)과, 제1 도전 라인(CL1)과, 제2 도전 라인(CL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 다중막으로 형성될 수 있다.
제1 및 제2 전극(EL1, EL2)은 격벽(PW)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 및 제2 전극(EL1, EL2)에 의해 반사되어 표시 장치의 정면 방향으로 더욱 진행될 수 있다. 따라서, 발광 소자들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 격벽(PW)과, 제1 및 제2 전극(EL1, EL2), 제1 도전 라인(CL1), 및 제2 도전 라인(CL2) 각각은 발광 소자들(LD) 각각에서 출사된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 즉, 격벽(PW)과, 제1 및 제2 전극(EL1, EL2), 제1 도전 라인(CL1), 및 제2 도전 라인(CL2) 각각은 발광 소자들(LD)에서 출사된 광을 표시 장치의 정면 방향으로 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)이 애노드 전극이고, 제2 전극(EL2)이 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD)은 화소(PXL)에서 제1 전극(REL1)과 제2 전극(REL2) 사이에 정렬될 수 있다.
화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십 개의 발광 소자들(LD)이 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소(PXL)에 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있음은 물론이다.
발광 소자들(LD) 각각은 각 발광 소자(LD)의 길이(L) 방향을 따라 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)이 순차적으로 적층된 발광 적층체를 포함할 수 있다. 또한, 발광 소자들(LD) 각각은 발광 적층체의 외주면을 둘러싸는 절연성 피막(14)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 원 기둥 형상을 가질 수 있다. 이러한 경우, 각 발광 소자(LD)는 원 기둥의 하부 및 원 기둥의 상부 중 어느 하나에 대응되는 제1 단부(EP1)와 상기 원 기둥의 하부 및 상기 원 기둥의 상부 중 나머지에 대응되는 제2 단부(EP2)를 포함할 수 있다. 각 발광 소자(LD)의 제1 단부(EP1)에는 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 중 어느 하나가 배치될 수 있고, 그의 제2 단부(EP2)에는 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향이 제1 방향(DR1)에 평행하도록 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다. 구체적으로, 발광 소자들(LD) 중 일부는 제1 전극(EL1)과 제1 도전 라인(CL1) 사이에 정렬되고, 상기 발광 소자들(LD) 중 다른 일부는 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 정렬되며, 상기 발광 소자들(LD) 중 또 다른 일부는 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 정렬될 수 있다.
발광 소자들(LD) 각각과 보호층(PSV) 사이에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1)은 화소(PXL)의 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이의 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 화소(PXL)의 발광 영역(EMA)에서, 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다.
또한, 화소(PXL)의 발광 영역(EMA)에서, 제1 절연층(INS1)은 제1 전극(EL1)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제1 전극(EL1)의 나머지 영역을 보호할 수 있다. 또한, 제1 절연층(INS1)은 제2 전극(EL2)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제2 전극(EL2)의 나머지 영역을 보호할 수 있다. 또한, 제1 절연층(INS1)은 제1 도전 라인(CL1)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제1 도전 라인(CL1)의 나머지 영역을 보호할 수 있다. 추가적으로, 제1 절연층(INS1)은 제2 도전 라인(CL2)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제2 도전 라인(CL2)의 나머지 영역을 보호할 수 있다.
이에 더하여, 제1 절연층(INS1)은 화소(PXL)의 주변 영역(일 예로, 광이 방출되지 않는 비발광 영역)에서 보호층(PSV) 상에 각각 형성 및/또는 제공되어 상기 주변 영역에 배치되는 구성들을 보호할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 화소 회로층(PCL)로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 각 발광 소자(LD) 상에 제공되어 상기 각 발광 소자(LD)의 표면 일부를 커버하며 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 제2 절연층(INS2)은 화소(PXL)의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 제2 절연층(INS2)은 생략될 수도 있으며, 이러한 경우, 각 발광 소자(LD)의 양 단부(EP1, EP2) 각각에 전기적으로 서로 분리된 컨택 전극(CNE)이 직접 접촉될 수도 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 화소(PXL)의 발광 영역(EMA)에 정렬된 발광 소자들(LD) 각각을 고정시킬 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 각 발광 소자(LD)의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 한편, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재할 경우, 상기 공간은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 안정적으로 지지될 수 있다.
본 발명의 일 실시예에 있어서는, 발광 소자들(LD) 상에 각각 제2 절연층(INS2)을 형성하여 각 발광 소자(LD)의 활성층(12)이 외부의 도전성 물질과 접촉되지 않게 할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 표면의 일부만을 커버하며 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제1 도전 라인(CL1), 및 제2 도전 라인(CL2) 상에는 각각 컨택 전극(CNE)이 배치될 수 있다.
실시예에 따라 컨택 전극(CNE)은 다양한 투명한 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극(CNE)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이 컨택 전극들(CNE)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
제1 전극(EL1) 상의 컨택 전극(CNE, 이하, '제1 컨택 전극'이라 함)은 상기 제1 전극(EL1)과 제1 도전 라인(CL1) 사이에 정렬된 발광 소자들(LD, 이하 '제1 발광 소자들'이라 함) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부와 상기 제1 전극(EL1)을 전기적으로 연결한다.
제1 도전 라인(CL1) 상의 컨택 전극(CNE, 이하, '제2 컨택 전극'이라 함)은 제1 발광 소자들(LD)의 양 단부(EP1, EP2) 중 나머지 단부와 제1 도전 라인(CL1)을 전기적으로 연결한다. 제2 컨택 전극(CNE)은 플로팅 상태(floating)인 제1 도전 라인(CL1)과 제1 발광 소자들(LD) 각각의 나머지 단부를 전기적으로 연결하여 최종적으로 상기 제1 도전 라인(CL1)과 제1 전극(EL1)을 전기적으로 연결할 수 있다.
또한, 제2 컨택 전극(CNE)은 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 정렬된 발광 소자들(LD, 이하 '제2 발광 소자들'이라 함) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부와 상기 제1 도전 라인(CL1)을 전기적으로 연결한다.
제2 도전 라인(CL2) 상의 컨택 전극(CNE, 이하, '제3 컨택 전극'이라 함)은 제2 발광 소자들(LD)의 양 단부(EP1, EP2) 중 나머지 단부와 상기 제2 도전 라인(CL2)을 전기적으로 연결한다. 제3 컨택 전극(CNE)은 플로팅(floating) 상태인 제2 도전 라인(CL2)과 제2 발광 소자들(LD) 각각을 전기적으로 연결하여 최종적으로 상기 제2 도전 라인(CL2)과 제1 도전 라인(CL1)을 전기적으로 연결할 수 있다.
또한, 제3 컨택 전극(CNE)은 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 정렬된 발광 소자들(LD, 이하 '제3 발광 소자들'이라 함) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부와 상기 제2 도전 라인(CL2)을 전기적으로 연결한다.
제2 전극(EL2) 상의 컨택 전극(CNE, 이하 '제4 컨택 전극'이라 함)은 제3 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부와 제2 전극(EL2)을 전기적으로 연결한다.
제1 컨택 전극(CNE), 제2 컨택 전극(CNE), 제3 컨택 전극(CNE), 및 제4 컨택 전극(CNE)은, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있다. 제1 컨택 전극(CNE), 제2 컨택 전극(CNE), 제3 컨택 전극(CNE), 및 제4 컨택 전극(CNE) 각각은, 제2 절연층(INS2)을 포함한 화소 회로층(PCL) 상에 제공되며, 상기 제2 절연층(INS2) 상에서 인접한 컨택 전극(CNE)과 일정 간격 이격될 수 있다. 제1 컨택 전극(CNE), 제2 컨택 전극(CNE), 제3 컨택 전극(CNE), 및 제4 컨택 전극(CNE)은 동일한 층에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 컨택 전극(CNE), 제2 컨택 전극(CNE), 제3 컨택 전극(CNE), 및 제4 컨택 전극(CNE)은 서로 상이한 층에 형성 및/또는 제공될 수도 있다. 이에 대한 설명은 도 10을 참조하여 후술한다.
제1 컨택 전극(CNE), 제2 컨택 전극(CNE), 제3 컨택 전극(CNE), 및 제4 컨택 전극(CNE) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다.
제3 절연층(INS3)은 격벽(PW), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 도전 라인들(CL1, CL2), 발광 소자들(LD), 상술한 컨택 전극들(CNE)을 커버하도록, 상기 격벽(PW), 제1 및 제2 전극들(EL1, EL2), ), 제1 및 제2 도전 라인들(CL1, CL2), 발광 소자들(LD), 상술한 컨택 전극들(CNE)이 형성된 기판(SUB) 상에 전면적으로 제공 및/또는 형성될 수 있다.
제3 절연층(INS3)은 제1 컨택 전극(CNE), 제2 컨택 전극(CNE), 제3 컨택 전극(CNE), 및 제4 컨택 전극(CNE)을 외부로 노출되지 않도록 하여 상기 제1 컨택 전극(CNE), 상기 제2 컨택 전극(CNE), 상기 제3 컨택 전극(CNE), 및 상기 제4 컨택 전극(CNE) 각각의 부식을 방지할 수 있다. 제3 절연층(INS3)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제3 절연층(INS3) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 격벽(PW), 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 도전 라인들(CL1, CL2), 컨택 전극(CNE) 등에 의해 발생된 단차를 완화시키며 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시예에 따라, 오버 코트층(OC)은 표시 장치의 설계 조건 등을 고려하여 생략될 수 있다.
상술한 바와 같이, 화소(PXL)의 발광 영역(EMA) 내에 정렬된 제1 발광 소자들(LD), 제2 발광 소자들(LD), 및 제3 발광 소자들(LD)은 제1 전극(EL1)과 제2 전극(EL2) 사이에서 전기적으로 서로 연결될 수 있다. 화소(PXL)의 발광 영역(EMA) 내에 정렬된 발광 소자들(LD) 각각의 양 단부(EP1, EP1)에는 제1 전극(EL1)과 제2 전극(EL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자들(LD) 각각은 광을 방출할 수 있다. 여기서, 활성층(12)은 400nm 내지 900nm 파장대의 광을 방출 할 수 있다.
실시예에 따라, 화소(PXL)의 발광 영역(EMA)에는, 도 7에 도시된 바와 같이, 캡핑층(CPL)이 형성 및/또는 제공될 수 있다.
캡핑층(CPL)은 제1 전극(EL1)과 제1 컨택 전극(CNE) 사이, 제1 도전 라인(CL1)과 제2 컨택 전극(CNE) 사이, 제2 도전 라인(CL3)과 제3 컨택 전극(CNE) 사이, 및 제2 전극(EL2)과 제4 컨택 전극(CNE) 사이에 각각 배치될 수 있다. 캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극 및 도전 라인의 손상을 방지하며, 상기 대응하는 전극 및 도전 라인 각각과 보호층(PSV) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑층(CPL)은 발광 소자들(LD) 각각에서 출사되어 대응하는 전극 및 도전 라인에 의해 표시 장치의 표시 방향으로 반사된 광의 손실을 최소화하기 위해 IZO(indium zinc oxide)와 같은 투명한 도전성 재료로 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 10에 도시된 표시 장치는, 제1 전극 상의 컨택 전극과 제2 전극 상의 컨택 전극이 서로 상이한 층에 제공되는 점을 제외하고는 도 5의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 10의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시에에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 10에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 표시 장치의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 도 3d, 도 4 및 도 10을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 적어도 하나의 화소(PXL)를 포함할 수 있다.
화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함하는 표시 소자층(DPL) 및 상기 발광 소자(LD)를 구동하는 화소 회로층(PCL)을 포함할 수 있다.
화소 회로층(PCL)은 화소(PXL)의 발광 영역(EMA)내에 발광 소자들(LD)을 정렬하기 위한 정렬 유닛(145), 상기 발광 소자들(LD)을 구동하기 위한 화소 회로(144), 및 상기 정렬 유닛(145)과 상기 화소 회로(144)를 커버하는 보호층(PSV)을 포함할 수 있다.
표시 소자층(DPL)은 보호층(PSV) 상에 제공된 격벽(PW)과, 제1 및 제2 전극(EL1, EL2)과, 제1 및 제2 도전 라인(CL1, CL2)과, 뱅크(BNK)와, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 컨택 전극(CNE1)은 제1-1 컨택 전극(CNE1_1)과 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
제1-1 컨택 전극(CNE1_1)은 제1 전극(EL1) 상에 배치되어 상기 제1 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1-2 컨택 전극(CNE1_2)은 제2 도전 라인(CL2) 상에 배치되어 상기 제2 도전 라인(CL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1-1 컨택 전극(CNE1_1)과 제1-2 컨택 전극(CNE1_2) 상에는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 도 5에 도시된 제3 절연층(INS3)에 대응될 수 있다. 제3 절연층(INS3)은 제1-1 컨택 전극(CNE1_1)과 제1-2 컨택 전극(CNE1_2)을 외부로 노출되지 않게 하여 상기 제1-1 컨택 전극(CNE1_1)과 상기 제1-2 컨택 전극(CNE1_2)의 부식을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 제2 컨택 전극(CNE2)은 제2-1 컨택 전극(CNE2_1)과 제2-2 컨택 전극(CNE2_2)을 포함할 수 있다.
제2-1 컨택 전극(CNE2_1)은 제1 도전 라인(CL1) 상에 배치되어 상기 제1 도전 라인(CL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2-2 컨택 전극(CNE2_2)은 제2 전극(EL2) 상에 배치되어 상기 제2 전극(EL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-1 컨택 전극(CNE2_1)과 제2-2 컨택 전극(CNE2_2) 상에는 제4 절연층(INS4)이 제공될 수 있다. 제4 절연층(INS4)은 제2-1 컨택 전극(CNE2_1)과 제2-2 컨택 전극(CNE2_2)을 외부로 노출되지 않게 하여 상기 제2-1 컨택 전극(CNE2_1)과 상기 제2-2 컨택 전극(CNE2_2)의 부식을 방지할 수 있다. 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 상이한 층에 제공 및/또는 형성될 수 있다.
도 11a 내지 도 11m은 도 5에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11a 내지 도 11m에 있어서, 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 제공된다”함은 동일한 공정에서 형성됨을 의미할 수 있다.
도 1a, 도 2, 도 3d, 도 4, 도 5, 및 도 11a를 참조하면, 화소(PXL)의 기판(SUB) 상에 버퍼층(BFL)을 형성한다. 이어, 버퍼층(BFL) 상에 반도체 패턴(SMP)을 형성한다. 반도체 패턴(SMP)은 불순물이 도핑되지 않는 반도체층일 수 있다.
도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 및 도 11b를 참조하면, 반도체 패턴(SMP) 상에 게이트 절연층(GI)을 형성한다.
이어, 게이트 절연층(GI) 상에 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), 발광 제어 라인(Ei), 제어 신호 라인(CSi), 제1 및 제2 하부 전극(LE1, LE2)을 형성한다. i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), 발광 제어 라인(Ei), 제어 신호 라인(CSi)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
연속하여, i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), 발광 제어 라인(Ei), 제어 신호 라인(CSi), 제1 및 제2 하부 전극(LE1, LE2)을 마스크로 활용하여 반도체 패턴(SMP)에 불순물을 도핑한다. 이로 인해, 불순물이 도핑된 반도체 패턴(SMP)은 각 트랜지스터의 소스 및 드레인 전극과 각 스위치의 제1 및 제2 단자가 형성될 수 있다.
이와 동시에, i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), 발광 제어 라인(Ei), 및 제어 신호 라인(CSi)에 의해 불순물이 도핑되지 않은 반도체 패턴(SMP)은 각 트랜지스터의 액티브 패턴과 각 스위치의 액티브 패턴이 형성될 수 있다.
구체적으로, 제1 및 제2 소스 전극(SE1, SE2), 제3a 및 제3b 소스 전극(SE3a, SE3b), 제4a 및 제4b 소스 전극(SE4a, SE4b), 제5 내지 제7 소스 전극(SE5 ~ SE7), 제1-1 내지 제3-1 단자(SW1_1, SW2_1, SW3_1)가 버퍼층(BFL) 상에 형성될 수 있다. 또한, 제1 및 제2 드레인 전극(DE1, DE2), 제3a 및 제3b 드레인 전극(DE3a, DE3b), 제4a 및 제4b 드레인 전극(DE3a, DE3b), 제5 내지 제7 드레인 전극(DE5 ~ DE7), 제1-2 내지 제3-2 단자(SW1_2, SW2_2, SW3_2)가 버퍼층(BFP) 상에 형성될 수 있다. 이에 더하여, 제1 및 제2 액티브 패턴(ACT1, ACT2), 제3a 및 제3b 액티브 패턴(ACT3a, ACT3b), 제4a 및 제4 액티브 패턴(ACT4a, ACT4b), 제5 내지 제7 액티브 패턴(ACT5 ~ ACT7), 제1 스위치 액티브 패턴(ACT_SW1), 제2 스위치 액티브 패턴(ACT_SW2), 및 제3 스위치 액티브 패턴(ACT_SW3)이 버퍼층(BFL) 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 액티브 패턴(ACT1)과 중첩되는 제1 하부 전극(LE1)의 일 영역은 제1 게이트 전극(GE1)이 되고, 제2 액티브 패턴(ACT2)과 중첩되는 i번째 스캔 라인(Si)의 일 영역은 제2 게이트 전극(GE2)이 되고, 제3a 액티브 패턴(ACT3a)과 중첩되는 i번째 스캔 라인(Si)의 일 영역은 제3a 게이트 전극(GE3a)이 되고, 제3b 액티브 패턴(ACT3b)와 중첩되는 i번째 스캔 라인(Si)의 일 영역은 제3b 게이트 전극(GE3b)이 될 수 있다. 또한, 제4a 액티브 패턴(ACT4a)과 중첩되는 i-1번째 스캔 라인(Si-1)의 일 영역은 제4a 게이트 전극(GE4a)이 되고, 제4b 액티브 패턴(ACT4b)과 중첩되는 i-1번째 스캔 라인(Si-1)의 일 영역은 제4b 게이트 전극(GE4b)이 되고, 제5 액티브 패턴(ACT5)과 중첩되는 발광 제어 라인(Ei)의 일 영역은 제5 게이트 전극(GE5)이 될 수 있다. 제6 액티브 패턴(ACT6)과 중첩되는 발광 제어 라인(Ei)의 일 영역은 제6 게이트 전극(GE6)이 되고, 제7 액티브 패턴(ACT7)과 중첩되는 i+1번째 스캔 라인(Si+1)의 일 영역은 제7 게이트 전극(GE7)이 될 수 있다.
또한, 본 발명의 일 실시예에 있어서, 제1 스위치 액티브 패턴(ACT_SW1)과 중첩되는 제어 신호 라인(CSi)의 일 영역은 제1 스위치 게이트 전극(GE_SW1)이 되고, 제2 스위치 액티브 패턴(ACT_SW2)과 중첩되는 제어 신호 라인(CSi)의 일 영역은 제2 스위치 게이트 전극(GE_SW2)이 되며, 제3 스위치 액티브 패턴(ACT_SW3)과 중첩되는 제어 신호 라인(CSi)의 일 영역은 제3 스위치 게이트 전극(GE_SW3)이 될 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11c를 참조하면, 화소(PXL)의 i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), i+1번째 스캔 라인(Si+1), 발광 제어 라인(Ei), 및 제어 신호 라인(CSi) 상에 제1 층간 절연층(ILD1)을 형성한다.
이어, 제1 층간 절연층(ILD1) 상에 제1 상부 전극(UE1)과 제2 상부 전극(UE2)을 형성한다. 제1 상부 전극(UE1)과 제2 상부 전극(UE2)은 동일한 도전성 물질로 구성되며, 동일한 층에 형성 및/또는 제공될 수 있다.
제1 상부 전극(UE1)은 개구부(OPN)를 포함할 수 있다. 제1 상부 전극(UE1)은 제1 층간 절연층(ILD1)을 사이에 두고 제1 하부 전극(LE1)과 중첩되고, 상기 제1 하부 전극(LE1)과 함께 제1 커패시터(C1)를 이룰 수 있다.
제2 상부 전극(UE2)은 상기 제1 층간 절연층(ILD1)을 사이에 두고 제2 하부 전극(LE2)과 중첩되고, 상기 제2 하부 전극(LE2)과 함께 제2 커패시터(C2)를 이룰 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11d를 참조하면, 화소(PXL)의 제1 및 제2 상부 전극(UE1, UE2) 상에 제2 층간 절연층(ILD2)을 형성한다.
제2 층간 절연층(ILD2) 상에 초기화 전원 라인(IPL), 데이터 라인(Dj), 제1 전원 라인(PL1), 제3 전원 라인(PL3), 제1 내지 제3 연결 전극(CNL1, CNL2, CNL3), 제1 내지 제4 브릿지 패턴(BRP1 ~ BPR4), 제1 돌출 전극(PRP1)을 형성한다. 본 발명의 일 실시예에 있어서, 제3 전원 라인(PL3)은 제1 방향(DR1)을 따라 돌출된 일 영역을 포함하며, 상기 일 영역이 제1 돌출 전극(PRP1)일 수 있다.
초기화 전원 라인(IPL), 데이터 라인(Dj), 제1 전원 라인(PL1), 제3 전원 라인(PL3), 제1 내지 제3 연결 전극(CNL1, CNL2, CNL3), 제1 내지 제4 브릿지 패턴(BRP1 ~ BPR4), 제1 돌출 전극(PRP1)은 동일한 도전성 물질로 구성되며, 동일한 층에 형성 및/또는 제공될 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11e를 참조하면, 초기화 전원 라인(IPL), 데이터 라인(Dj), 제1 전원 라인(PL1), 제3 전원 라인(PL3), 제1 내지 제3 연결 전극(CNL1, CNL2, CNL3), 제1 내지 제4 브릿지 패턴(BRP1 ~ BPR4), 제1 돌출 전극(PRP1)이 형성된 제2 층간 절연층(ILD2) 전면에 제3 층간 절연층(ILD3)을 형성한다.
이어, 제3 층간 절연층(ILD3) 상에 제2 전원 라인(PL2), 제1 내지 제3 차폐 전극 라인(SDL1 ~ SDL3), 및 연장 전극(ETP)을 형성한다. 본 발명의 일 실시예에 있어서, 제3 차폐 전극 라인(SDL3)은 제1 방향(DR1)을 따라 돌출된 일 영역을 포함하며, 상기 일 영역이 연장 전극(ETP)일 수 있다.
제2 전원 라인(PL2), 제1 내지 제3 차폐 전극 라인(SDL1 ~ SDL3), 및 연장 전극(ETP)은 동일한 도전성 물질로 구성되며, 동일한 층에 형성 및/또는 제공될 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11f를 참조하면, 제2 전원 라인(PL2), 제1 내지 제3 차폐 전극 라인(SDL1 ~ SDL3), 및 연장 전극(ETP)이 형성된 제3 층간 절연층(ILD3) 상에 보호층(PSV)을 형성한다.
보호층(PSV)은 연장 전극(ETP)의 일 영역을 노출하는 제22 컨택 홀(CH22)을 포함할 수 있다.
이어, 보호층(PSV) 상에 격벽(PW)을 형성한다. 격벽(PW)은 보호층(PSV) 상에서 인접한 격벽(PW)과 일정 간격을 두고 이격될 수 있다. 격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 격벽(PW)은 복수의 유기 절연막과 복수의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11g를 참조하면, 화소(PXL)의 보호층(PSV) 상에 반사율이 높은 도전성 물질을 포함한 제1 전극(EL1), 제1 도전 라인(CL1), 제2 도전 라인(CL2), 제2 전극(EL2), 및 제2 돌출 전극(PRP2)을 형성한다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 제1 방향(DR1)을 따라 돌출된 일 영역을 포함하며, 상기 일 영역이 제2 돌출 전극(PRP2)일 수 있다.
제1 전극(EL1), 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제2 전극(EL2) 각각은 화소(PXL)의 발광 영역(EMA) 내에서 대응하는 격벽(PW) 상에 형성 및/또는 제공될 수 있다.
제1 전극(EL1), 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제2 전극(EL2)은 동일한 도전성 물질로 구성되며, 동일한 층에 형성 및/또는 제공될 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11h를 참조하면, 제1 전극(EL1), 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제2 전극(EL2)이 형성된 보호층(PSV) 전면에 제1 절연 물질층(미도시)을 형성한다. 이어, 마스크를 통해 제1 절연 물질층을 패터닝하여 제1 전극(EL1)의 일 영역, 제1 도전 라인(CL1)의 일 영역, 제2 도전 라인(CL2)의 일 영역, 및 제2 전극(EL2)의 일 영역을 각각 노출하는 제1 절연층(INS1)을 형성한다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11i를 참조하면, 각 화소(PXL)의 발광 영역(EMA)의 주변에 위치한 주변 영역(일 예로, 광이 방출되지 않는 비발광 영역)에 뱅크(BNK)를 형성한다.
뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)을 정의(또은 규정)하는 구조물일 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11j를 참조하면, 각 화소(PXL)의 발광 영역(EMA)에 잉크젯 프린팅 방식 등을 이용하여 복수의 발광 소자들(LD)을 투입한다.
일 예로, 보호층(PSV) 상에 노즐을 배치하고, 상기 노즐을 통해 발광 소자들(LD)을 포함하는 용매를 투하하여 상기 발광 소자들(LD)을 각 화소(PXL)의 발광 영역(EMA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 각 화소(PXL)의 발광 영역(EMA)에 투입한 후에 용매는 제거될 수 있다.
한편, 발광 소자들(LD)의 투입 이전에, 제어 신호 라인(CSi)으로부터 제1 내지 제3 스위치들(SW1 ~ SW3)이 동시에 턴-온될 수 있는 전압의 제어 신호가 제1 스위치 게이트 전극(GE_SW1), 제2 스위치 게이트 전극(GE_SW2), 및 제3 스위치 게이트 전극(GE_SW3)으로 공급된다.
이에 따라, 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온되면, 제3 전원 라인(PL3)으로부터 그라운드 전압(GND)이 제1 전극(EL1)과 제2 도전 라인(CL2)에 각각 인가되고, 제2 전원 라인(PL2)으로부터 정렬 전압(일 예로, 교류 전압)이 제2 전극(EL2)과 제1 도전 라인(CL2)에 각각 인가된다. 이로 인해, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 각각 전계가 형성될 수 있다.
따라서, 각 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)을 투입할 경우, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에서 각각 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 각각 발광 소자들(LD)이 정렬될 수 있다. 즉, 발광 소자들(LD)이 목적하는 영역, 일 예로, 각 화소(PXL)의 발광 영역(EMA) 내에 집중적으로 정렬될 수 있다. 발광 소자들(LD) 각각은 각 화소(PXL)의 발광 영역(EMA) 내에서 제1 절연층(INS1) 상에 정렬될 수 있다.
각 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬이 완료된 후, 제어 신호 라인(CSi)으로부터 제1 내지 제3 스위치들(SW1 ~ SW3)이 동시에 턴-오프될 수 있는 전압의 제어 신호가 제1 스위치 게이트 전극(GE_SW1), 제2 스위치 게이트 전극(GE_SW2), 및 제3 스위치 게이트 전극(GE_SW3)으로 공급된다. 이로 인해, 제1 내지 제3 스위치들(SW1 ~ SW3)은 동시에 턴-오프될 수 있다. 제1 내지 제3 스위치들(SW1 ~ SW3)이 동시에 턴-오프된 후, 제2 전원 라인(PL2)에는 제2 구동 전압(VDD)이 인가될 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a, 내지 도 11k를 참조하면, 발광 소자들(LD)이 정렬된 보호층(PSV) 전면에 제2 절연 물질층(미도시)을 형성한다. 이어, 마스크를 이용하여 상기 제2 절연 물질층을 패터닝하여 발광 소자들(LD) 각각의 상면의 일 영역에 배치되어 양단부(EP1, EP2)를 노출하는 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a 내지 도 11l을 참조하면, 제2 절연층(INS2)을 포함한 보호층(PSV) 상에 스퍼터링(Sputtering) 방법 등을 이용하여 컨택 전극(CNE)을 형성한다.
본 발명의 일 실시예에 있어서, 컨택 전극(CNE)은 제1 전극(EL1), 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제2 전극(EL2) 상에 각각 형성 및/또는 제공될 수 있다.
제1 전극(EL1) 상의 컨택 전극(CNE)은 제1 전극(EL1) 상에 직접적으로 형성되어 상기 제1 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 실시예에 따라, 제1 전극(EL1)과 컨택 전극(CNE) 사이에 캡핑층(도 7의 CPL 참고)이 배치되는 경우, 상기 컨택 전극(CNE)은 상기 캡핑층(CPL) 상에 직접 형성되어 상기 제1 전극(EL1)과 간접적으로 연결될 수 있다.
제1 도전 라인(CL1) 상의 컨택 전극(CNE)은 제1 도전 라인(CL1) 상에 직접적으로 형성되어 상기 제1 도전 라인(CL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 실시예에 따라, 제1 도전 라인(CL1)과 컨택 전극(CNE) 사이에 캡핑층(도 7의 CPL 참고)이 배치되는 경우, 상기 컨택 전극(CNE)은 상기 캡핑층(CPL) 상에 직접 형성되어 상기 제1 도전 라인(CL1)과 간접적으로 연결될 수 있다.
제2 도전 라인(CL2) 상의 컨택 전극(CNE)은 제2 도전 라인(CL2) 상에 직접적으로 형성되어 상기 제2 도전 라인(CL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 실시예에 따라, 제2 도전 라인(CL2)과 컨택 전극(CNE) 사이에 캡핑층(도 7의 CPL 참고)이 배치되는 경우, 상기 컨택 전극(CNE)은 상기 캡핑층(CPL) 상에 직접 형성되어 상기 제2 도전 라인(CL2)과 간접적으로 연결될 수 있다.
제2 전극(EL2) 상의 컨택 전극(CNE)은 제2 전극(EL2) 상에 직접적으로 형성되어 상기 제2 전극(EL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 실시예에 따라, 제2 전극(EL2)과 컨택 전극(CNE) 사이에 캡핑층(도 7의 CPL 참고)이 배치되는 경우, 상기 컨택 전극(CNE)은 상기 캡핑층(CPL) 상에 직접 형성되어 상기 제2 전극(EL)과 간접적으로 연결될 수 있다.
제1 전극(EL1) 상의 컨택 전극(CNE), 제1 도전 라인(CL1) 상의 컨택 전극(CNE), 제2 도전 라인(CL2) 상의 컨택 전극(CNE), 및 제2 전극(EL2) 상의 컨택 전극(CNE)은 동일한 도전성 물질로 구성되며, 동일한 층에 형성 및/또는 제공될 수 있다.
다음으로, 도 1a, 도 2, 도 3d, 도 4, 도 5, 도 11a 내지 도 11m을 참조하면, 컨택 전극(CNE)을 포함한 보호층(PSV) 전면에 제3 절연층(INS3)을 형성한다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
이어, 제3 절연층(INS3) 상에 오버 코트층(OC)을 형성한다.
도 12는 도 3c에 도시된 화소를 나타낸 평면도이며, 도 13은 도 12의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 12 및 도 13에 도시된 화소는, 정렬 유닛이 하나의 스위치만을 포함하는 점을 제외하고는 도 4 및 도 5의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 12 및 도 13의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시에에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 12에 있어서, 표시 영역에 제공된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 3개의 스캔 라인(Si-1, Si, Si+1), 발광 제어 라인(Ei), 제1 내지 제3 전원 라인(PL1 ~ PL3), 제어 신호 라인(CSi), 및 데이터 라인(Dj)을 도시하였다.
도 12 및 도 13에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 도 3c, 도 12, 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 표시 장치에 포함된 적어도 하나의 화소(PXL, 이하 '화소'라 함)는 스캔 라인들(Si-1, Si, Si+1), 데이터 라인(Dj), 발광 제어 라인(Ei), 제어 신호 라인(SCi), 제1 내지 제3 전원 라인(PL1 ~ PL3), 초기화 전원 라인(IPL), 및 제1 내지 제3 차폐 전극 라인(SDL1 ~ SDL3)을 포함할 수 있다.
화소(PXL)는 발광 소자들(LD)을 포함하는 표시 소자층(DPL) 및 상기 발광 소자들(LD)을 구동하는 화소 회로층(PCL)을 포함할 수 있다.
화소 회로층(PCL)은 화소(PXL)의 발광 영역(EMA)내에 발광 소자들(LD)을 정렬하기 위한 정렬 유닛(145), 상기 발광 소자들(LD)을 구동하기 위한 화소 회로(144), 및 상기 정렬 유닛(145)과 상기 화소 회로(144)를 커버하는 보호층(PSV)을 포함할 수 있다.
표시 소자층(DPL)은 발광 소자들(LD), 제1 및 제2 전극(EL1, EL2), 제1 및 제2 연결 라인(CL1, CL2), 및 컨택 전극(CNE) 등을 포함할 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7), 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 정렬 유닛(145)은 제어 신호 라인(CSi)으로부터 공급된 제어 신호에 의해 턴-온/오프되는 적어도 하나의 스위치(SW, 이하 '스위치'라 함)를 포함할 수 있다.
정렬 유닛(145)에 포함된 스위치(SW)는 화소 회로(144)의 제1 내지 제7 트랜지스터(T1 ~ T7)와 동일한 타입의 트랜지스터로 구성될 수 있다.
스위치(SW)는 스위치 액티브 패턴(ACT_SW), 제1 단자(SW_1), 제2 단자(SW_2), 및 스위치 게이트 전극(GE_SW)를 포함할 수 있다.
스위치 액티브 패턴(ACT_SW), 제1 단자(SW_1), 및 제2 단자(SW_2)는 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 단자(SW_1) 및 제2 단자(SW2)는 불순물이 도핑된 반도체층으로 이루어지며, 스위치 액티브 패턴(ACT_SW)은 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다.
스위치 게이트 전극(GE_SW)은 제어 신호 라인(CSi)에 연결될 수 있다. 스위치 게이트 전극(GE_SW)은 제어 신호 라인(CSi)의 일부로 제공되거나 상기 제어 신호 라인(CSi)으로부터 돌출된 형상으로 제공될 수 있다.
스위치 액티브 패턴(ACT_SW)은 제2 방향(DR2)을 따라 연장되며, 평면 상에서 볼 때 스위치 게이트 전극(GE_SW)과 중첩할 수 있다.
제1 단자(SW_1)의 일 단은 스위치 액티브 패턴(ACT_SW)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제13 컨택 홀(CH13)을 통해 제1 돌출 전극(PRP1)에 연결될 수 있다. 제2 단자(SW2)의 일 단은 스위치 액티브 패턴(ACT_SW)에 연결되고, 그의 타 단은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제12 컨택 홀(CH12)을 통해 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 스위치(SW)가 트랜지스터로 이루어진 경우, 제1 및 제2 단자들(SW1, SW2) 중 어느 하나의 단자가 소스 전극이고, 나머지 단자가 드레인 전극일 수 있다.
제1 돌출 전극(PRP1)은 제3 전원 라인(PL3)으로부터 제1 방향(DR1)을 따라 돌출된 형상을 가지며 상기 제3 전원 라인(PL3)의 일 영역일 수 있다. 제1 돌출 전극(PRP1)이 제3 전원 라인(PL3)의 일 영역에 해당하므로, 제1 단자(SW1)는 제13 컨택 홀(CH13) 및 상기 제1 돌출 전극(PRP1)을 통해 상기 제3 전원 라인(PL3)에 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 제12 컨택 홀(CH12)을 통해 제2 단자(SW2)에 연결될 수 있다. 또한, 제1 브릿지 패턴(BRP1)은 제3 층간 절연층(ILD3)을 관통하는 제15 컨택 홀(CH15)을 통해 제3 차폐 전극 라인(SDL3)에 연결될 수 있다. 이에 더하여, 제1 브릿지 패턴(BRP1)은 제3 층간 절연층(ILD3)을 관통하는 제17 컨택 홀(CH17)을 통해 제1 차폐 전극 라인(SDL1)에 연결될 수 있다. 이에 따라, 제1 차폐 전극 라인(SDL1)과 제3 차폐 전극 라인(SDL3)은 제1 브릿지 패턴(BRP1)을 통해 전기적으로 서로 연결될 수 있다.
제1 차폐 전극 라인(SDL1)은 보호층(PSV)을 관통하는 제18 컨택 홀(CH18)을 통해 표시 소자층(DPL)의 제2 도전 라인(CL2)에 연결될 수 있다. 평면 상에서 볼 때, 제2 도전 라인(CL2)은 보호층(PSV)을 사이에 두고 제1 차폐 전극 라인(SDL1) 상에 배치되어 상기 제1 차폐 전극 라인(SDL1)과 중첩될 수 있다.
제3 차폐 전극 라인(SDL3)은 보호층(PSV)을 관통하는 제16 컨택 홀(CH16)을 통해 표시 소자층(DPL)의 제1 전극(EL1)에 연결될 수 있다. 평면 상에서 볼 때, 제1 전극(EL1)은 보호층(PSV)을 사이에 두고 제3 차폐 전극 라인(SDL3) 상에 배치되어 상기 제3 차폐 전극 라인(SDL3)과 중첩될 수 있다.
상술한 바와 같이, 제1 브릿지 패턴(BPR1)에 의해 제1 차폐 전극 라인(SDL1)과 제3 차폐 전극 라인(SDL3)이 연결됨에 따라, 상기 제3 차폐 전극 라인(SDL3) 상의 제1 전극(EL1)과 상기 제1 차폐 전극 라인(SDL1) 상의 제2 도전 라인(CL2)은 전기적으로 연결될 수 있다.
제어 신호 라인(CSi)으로 스위치(SW)가 턴-온되는 전압의 제어 신호가 스위치 게이트 전극(GE_SW)으로 전달되면, 상기 스위치(SW)는 턴-온되고, 제3 전원 라인(PL3)의 그라운드 전압(GND)이 제1 브릿지 패턴(BRP1)에 의해 표시 소자층(DPL)의 제1 전극(EL1)과 제2 도전 라인(CL2)으로 동시에 전달될 수 있다.
제어 신호 라인(CSi)으로 스위치(SW)가 턴-오프되는 전압의 제어 신호가 게이트 전극(GE_SW)으로 전달되면, 상기 스위치(SW)는 턴-오프되어 제3 전원 라인(PL3)과 제1 브릿지 패턴(BPR1)의 전기적으로 분리될 수 있다. 제3 전원 라인(PL3)과 제1 브릿지 패턴(BRP1)이 전기적으로 분리되더라도, 제1 전극(EL1)과 제2 도전 라인(CL2)은 상기 제1 브릿지 패턴(BRP1)에 의해 전기적으로 연결될 수 있다. 이에 따라, 화소 회로(144)를 경유한 제1 구동 전원(VDD)이 제1 전극(EL1)과 제2 도전 라인(CL2)으로 각각 전달될 수 있다.
스위치(SW)가 턴-온될 때, 제2 전원 라인(PL2)에는 정렬 전압(일 예로, 교류 전압)이 인가되고, 상기 스위치(SW)가 턴-오프될 때 상기 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 제2 전원 라인(PL2)은 보호층(PSV)을 관통하는 제10 컨택 홀(CH10)을 통해 표시 소자층(DPL)의 제2 전극(EL2)과 전기적으로 연결될 수 있다. 또한, 제2 전원 라인(PL2)은 제3 층간 절연층(ILD3)을 관통하는 제11 컨택 홀(CH11)을 통해 제2 브릿지 패턴(BRP2)과 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 제11 컨택 홀(CH11)을 통해 제2 전원 라인(PL2)에 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 제3 층간 절연층(ILD3)을 관통하는 제14 컨택 홀(CH14)을 통해 제2 차폐 전극 라인(SDL2)에 연결될 수 있다. 이에 따라, 제2 전원 라인(PL2)과 제2 차폐 전극 라인(SDL2)은 제2 브릿지 패턴(BRP2)을 통해 전기적으로 서로 연결될 수 있다.
제2 차폐 전극 라인(SDL2)은 보호층(PSV)을 관통하는 제20 컨택 홀(CH20)을 통해 제1 도전 라인(CL1)에 연결될 수 있다. 평면 상에서 볼 때, 제1 도전 라인(CL1)은 보호층(PSV)을 사이에 두고 제2 차폐 전극 라인(SDL2) 상에 배치되어 상기 제2 차폐 전극 라인(SDL2)과 중첩될 수 있다.
상술한 바와 같이, 제2 브릿지 패턴(BRP2)에 의해 제2 차폐 전극 라인(SDL2)과 제2 전원 라인(PL2)이 연결됨에 따라, 상기 제2 차폐 전극 라인(SDL2) 상의 제1 도전 라인(CL1)과 상기 제2 전원 라인(PL2) 상의 제2 전극(EL2)은 전기적으로 연결될 수 있다.
이에 따라, 스위치(SW)가 턴-온될 때, 제2 전원 라인(PL2)으로 인가된 정렬 전압은 제2 전극(EL2)과 제1 도전 라인(CL1)으로 각각 전달될 수 있다. 또한, 스위치(SW)가 턴-오프될 때, 제2 전원 라인(PL2)으로 인가된 제2 구동 전원(VSS)이 제2 전극(EL2)과 제1 도전 라인(CL1)으로 각각 전달될 수 있다.
도 14는 도 2의 EA 부분에 대응되는 확대 평면도로, 특히, 제1 내지 제3 스위치가 표시 장치의 비표시 영역에 배치되는 실시예를 개략적으로 도시한 도면이다.
도 14에 도시된 제1 및 제2 화소 각각은 도 4의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 14와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
설명의 편의를 위하여, 도 14에서는, 기판의 표시 영역에서 비표시 영역(NDA)에 가장 인접하게 배치되며 동일한 화소 열에 위치한 두 개의 화소들(PXL1, PXL2)을 기준으로, 상기 2개의 화소들(PXL1, PXL2)에 연결된 스캔 라인들(Si0, S1, S2, S3), 데이터 라인(Dj), 발광 제어 라인들(E1, E2), 제1 내지 제3 전원 라인들(PL1 ~ PL3), 및 초기화 전원 라인(IPL)을 도시하였다.
이와 더불어, 도 14에 있어서, 설명의 편의를 위해 2개의 화소들(PXL1, PXL2)에 제공된 배선들에 있어서, 스캔 신호가 인가되는 스캔 라인들(S0, S1, S2, S3) 중 더미 행의 스캔 라인을 “더미 스캔 라인(S0)”으로 지칭하고, 첫번째 행의 스캔 라인을 “제1 스캔 라인(S1)”으로 지칭하고, 두번째 행의 스캔 라인을 “제2 스캔 라인(S2)”으로 지칭하며, 세번째 행의 스캔 라인을 “제3 스캔 라인(S3)”으로 지칭하였다.
또한, 2개의 화소들(PXL1, PXL2)에 제공되는 배선들에 있어서, 발광 제어 신호가 인가되는 발광 제어 라인들(E1, E2) 중 첫번째 행의 발광 제어 라인을 “제1 발광 제어 라인(E1)”으로 지칭하고, 두번째 행의 발광 제어 라인을 “제2 발광 제어 라인(E2)”으로 지칭하였다.
또한, 도 14에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 및 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 제1 및 제2 화소(PXL1, PXL2)를 포함할 수 있다.
제1 화소(PXL1)는 표시 장치의 표시 영역(DA)에서 첫 번째 행 및 두 번째 열의 교차 영역에 배치된 화소이고, 제2 화소(PXL2)는 상기 표시 영역(DA)에서 두 번째 행 및 상기 두 번째 화소 열의 교차 영역에 배치된 화소일 수 있다.
배선부는 표시 영역(DA)에 제공된 제1 및 제2 화소들(PXL1, PXL2) 각각에 신호를 제공하며, 스캔 라인들(S0 ~ S3), 데이터 라인(Dj), 발광 제어 라인들(E1, E2), 제1 내지 제3 전원 라인들(PL1 ~ PL3), 초기화 전원 라인(IPL), 제1 내지 제3 차폐 전극 라인들(SDL1 ~ SDL3)을 포함할 수 있다.
데이터 라인(Dj)은 제2 방향(DR2)을 따라 연장되며 동일한 열에 위치한 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공될 수 있다. 제1 내지 제3 전원 라인들(PL1 ~ PL3)은 제2 방향(DR2)을 따라 연장되며 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공될 수 있다. 초기화 전원 라인(IPL)도 제2 방향(DR2)을 따라 연장되며 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공될 수 있다. 마찬가지로, 제1 내지 제3 차폐 전극 라인들(SDL1 ~ SDL3)도 제2 방향(DR2)을 따라 연장되며 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공될 수 있다.
배선부에 포함된 구성들 중 더미 스캔 라인(S0), 제1 및 제2 스캔 라인(S1, S2), 및 제1 발광 제어 라인(E1)은 제1 화소(PXL1)에 제공될 수 있다. 또한, 배선부에 포함된 구성들 중 제1 내지 제3 스캔 라인(S1, S2, S3) 및 제2 발광 제어 라인(E2)은 제2 화소(PXL2)에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 화소들(PXL1, PXL2) 각각은 발광 소자들(LD)을 포함하는 표시 소자층(DPL) 및 상기 발광 소자들(LD)을 구동하며 배선부에 연결된 화소 회로층(PCL)을 포함할 수 있다.
화소 회로층(PCL)은 제1 및 제2 화소들(PXL1, PXL2) 각각의 발광 영역(EMA) 내에 정렬된 발광 소자들(LD)을 구동하기 위한 화소 회로(144) 및 상기 화소 회로(144)를 커버하는 보호층(PSV)을 포함할 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각의 화소 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7), 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다. 제1 화소(PXL1)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)은 게이트 절연층(GI), 제1 및 제2 층간 절연층(IL1, IL2)을 관통하는 제27 컨택 홀(CH27)을 통해 제2 화소(PXL2)에 제공된 초기화 전원 라인(IPL)에 연결될 수 있다. 이에 따라, 제1 화소(PXL1)의 제7 트랜지스터(T7)는 제2 화소(PXL2)의 제4a 트랜지스터(T4a)에 전기적으로 연결될 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각의 표시 소자층(DPL)은 발광 소자들(LD), 제1 및 제2 전극(EL1, EL2), 제1 및 제2 연결 라인(CL1, CL2), 및 컨택 전극(CNE) 등을 포함할 수 있다.
한편, 표시 장치의 표시 영역(DA)의 주변에 위치한 비표시 영역(NDA)에는 제1 및 제2 화소들(PXL1, PXL2) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)을 정렬하기 위한 제1 내지 제3 스위치들(SW1 ~ SW3)가 배치될 수 있다.
제1 내지 제3 스위치들(SW1 ~ SW3)은, 제1 및 제2 화소들(PXL1, PXL2)과 동일한 열에 대응되도록 비표시 영역(NDA)에 배치될 수 있다. 제1 내지 제3 스위치들(SW1 ~ SW3)은 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공된 배선들의 일부 구성과 전기적 및/또는 물리적으로 연결될 수 있다.
비표시 영역(NDA)에는 제어 신호 라인(CS)이 배치될 수 있다. 제어 신호 라인(CS)은 스캔 라인들(S0 ~ S3)과 동일한 도전성 물질을 포함하며, 동일한 공정을 통해 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 제1 내지 제3 스위치들(SW1 ~ SW3) 각각의 게이트 전극(GE_SW1, GE_SW2, GE_SW3)은 제어 신호 라인(CS)에 연결될 수 있다. 제1 내지 제3 스위치들(SW1 ~ SW3)은 제어 신호 라인(CS)으로부터 상기 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-온될 수 있는 전압의 제어 신호가 공급될 때 동시에 턴-온될 수 있다.
제1 및 제2 스위치(SW1)가 턴-온되면, 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공된 제3 전원 라인(PL3)과 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 제1 전극(EL1) 및 제2 도전 라인(CL2)이 전기적으로 연결될 수 있다. 이에 따라, 제3 전원 라인(PL3)에 인가된 그라운드 전압(GND)이 제1 및 제2 화소들(PXL1, PXL2) 각각의 제1 전극(EL1)과 제2 도전 라인(CL2)으로 전달될 수 있다.
제3 스위치(SW3)가 턴-온되면, 제1 및 제2 화소들(PXL1, PXL2)에 공통으로 제공된 제2 전원 라인(PL2)과 상기 제1 및 제2 화소들(PXL1, PXL2) 각각의 제2 전극(EL2) 및 제1 도전 라인(CL1)이 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 라인(PL2)에 인가된 정렬 전압(일 예로, 교류 전압)이 제1 및 제2 화소들(PXL1, PXL2) 각각의 제2 전극(EL1)과 제1 도전 라인(CL1)으로 전달될 수 있다.
상술한 바와 같이, 비표시 영역(NDA)에 배치된 제1 내지 제3 스위치들(SW1 ~ SW3)이 동시에 턴-온되면, 제1 전극(EL1)에는 그라운드 전압(GND)이 인가되고, 제1 도전 라인(CL1)에는 정렬 전압이 인가되고, 제2 도전 라인(CL2)에는 상기 그라운드 전압(GND)이 인가되며, 제2 전극(EL2)에는 상기 정렬 전압이 인가될 수 있다. 이로 인해, 제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2)과 제2 전극(EL2) 사이에 각각 전위차에 의해 전계가 형성될 수 있다.
제1 전극(EL1)과 제1 도전 라인(CL1) 사이, 상기 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이, 및 상기 제2 도전 라인(CL2) 및 제2 전극(EL2) 사이에서 각각 형성된 전계에 의해 발광 소자들(LD)이 제1 및 제2 화소들(PXL1, PXL2) 각각의 발광 영역(EMA)에 정렬될 수 있다.
제1 및 제2 화소들(PXL1, PXL2) 각각의 발광 영역(EMA)에 발광 소자들(LD)의 정렬이 완료되면, 제어 신호 라인(CS)으로부터 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프될 수 있는 전압의 제어 신호가 상기 제1 내지 제3 스위치들(SW1 ~ SW3)에 공급되어 상기 제1 내지 제3 스위치들(SW1 ~ SW3)이 턴-오프된다.
상술한 바와 같은 본 발명의 다양한 실시예에 의한 표시 장치에 따르면, 화소 회로(144)에 포함된 제1 내지 제7 트랜지스터(T1 ~ T7)와 동일한 타입으로 구성된 적어도 하나의 스위치를 이용하여 각 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)을 정렬하고 상기 발광 소자들(LD)의 정렬 이후 상기 스위치를 턴-오프시킴으로써 각 화소(PXL)를 인접한 화소(PXL)로부터 개별적으로 구동되게 할 수 있다.
이에 따라, 본 발명의 다양한 실시예에 의한 표시 장치는 각 화소(PXL)를 인접한 화소(PXL)로부터 개별 구동하기 위해 정렬 배선의 일부를 제거하는 공정 등이 생략되어 제조 공정이 단순해질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
144: 화소 회로 145: 정렬 유닛
EMU: 발광 유닛 EMA: 발광 영역
SUB: 기판 SW: 스위치
PCL: 화소 회로층 DPL: 표시 소자층
ETP: 연장 전극 EL1, EL2: 제1 및 제2 전극
CL1, CL2: 제1 및 제2 도전 라인 CNE: 컨택 전극
PL1 ~ PL3: 제1 내지 제3 전원 라인
T1 ~ T7: 제1 내지 제7 트랜지스터
C1, C2: 제1 및 제2 커패시터
LE1, LE2: 제1 및 제2 하부 전극
UE1, UE2: 제1 및 제2 상부 전극
ILD1 ~ ILD3: 제1 내지 제3 층간 절연층
SW1 ~ SW3: 제1 내지 제3 스위치
PRP1, PRP2: 제1 및 제2 돌출 전극
SDL1 ~ SDL3: 제1 내지 제3 차폐 전극 라인
CNL1 ~ CNL3: 제1 내지 제3 연결 전극
INS1, INS2, INS3, INS4: 제1 내지 제4 절연층

Claims (26)

  1. 적어도 하나의 화소를 포함한 기판;
    상기 화소에 스캔 신호를 공급하는 스캔 라인;
    상기 화소에 데이터 신호를 공급하는 데이터 라인;
    상기 화소에 제공되어 상기 화소로 제1 구동 전원을 공급하는 제1 전원 라인; 및
    상기 화소에 제공되어 상기 화소로 제2 구동 전원을 공급하는 제2 전원 라인을 포함하고,
    상기 화소는,
    상기 기판 상에서 서로 이격된 제1 전극과 제2 전극;
    길이 방향으로 제1 단부와 제2 단부를 각각 가지며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 복수의 발광 소자들; 및
    그라운드 전압이 인가되는 제3 전원 라인과 상기 제1 전극 사이에 전기적으로 접속되며 제어 신호에 의해 턴-온되는 제1 스위치를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소는 상기 제1 및 제2 전극과 동일 평면 상에 제공되며 서로 이격된 제1 및 제2 도전 라인을 더 포함하고,
    평면 상에서 볼 때, 상기 제1 도전 라인과 상기 제2 도전 라인은 상기 제1 전극과 상기 제2 전극 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 스위치가 턴-온될 때, 상기 제2 구동 전원과 상이한 레벨의 교류 전압이 상기 제2 전극에 인가되는 표시 장치.
  4. 제3 항에 있어서,
    상기 화소는,
    상기 제어 신호가 인가되는 제어 신호 라인;
    상기 제1 도전 라인과 상기 제3 전원 라인 사이에 접속되며 상기 제어 신호에 의해 상기 제1 스위치와 동시에 턴-온되는 제2 스위치; 및
    상기 제2 도전 라인과 상기 제2 전원 라인 사이에 접속되며 상기 제어 신호에 의해 상기 제1 스위치와 동시에 턴-온되는 제3 스위치를 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 도전 라인과 상기 제2 도전 라인은 플로팅 전극인 표시 장치.
  6. 제5 항에 있어서,
    상기 제어 신호 라인은 상기 스캔 라인과 동일한 층에 제공되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제3 스위치 각각은, 박막 트랜지스터를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제3 스위치 각각은,
    상기 기판 상에 제공되며 상기 제어 신호 라인과 일체로 제공된 게이트 전극;
    상기 게이트 전극의 일 영역과 중첩된 액티브 패턴; 및
    상기 액티브 패턴의 양 끝단에 접촉하는 제1 단자 및 제2 단자를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 화소는, 상기 제1 전원 라인 및 상기 제1 전극 사이, 또는 상기 제2 전원 라인 및 상기 제2 전극의 사이에 연결된 화소 회로를 더 포함하며,
    상기 화소 회로는, 상기 발광 소자들을 구동하는 구동 트랜지스터 및 상기 데이터 라인과 상기 구동 트랜지스터 사이에 접속되는 스위칭 트랜지스터를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 구동 트랜지스터 및 상기 스위칭 트랜지스터는, 상기 제1 내지 제3 스위치와 동일한 타입의 트랜지스터를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 내지 제3 스위치가 동시에 턴-온되면, 상기 그라운드 전압이 상기 제1 전극에 공급되고 상기 교류 전압이 상기 제2 전극에 인가되어, 상기 제1 전극과 상기 제2 전극 사이에 전계가 형성되는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 내지 제3 스위치가 동시에 턴-오프될 때, 상기 제1 구동 전원이 상기 화소 회로를 경유하여 상기 제1 전극에 인가되고 상기 제2 구동 전원이 상기 제2 전극에 인가되는 표시 장치.
  13. 제10 항에 있어서,
    상기 화소 회로는,
    상기 구동 트랜지스터의 게이트 전극과 상기 제1 전원 라인 사이에 접속된 제1 커패시터; 및
    상기 제1 전극과 상기 제2 전원 라인 사이에 접속된 제2 커패시터를 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 커패시터는, 상기 기판 상에 제공된 제1 하부 전극과 층간 절연층을 사이에 두고 상기 제1 하부 전극 상에 제공된 제1 상부 전극을 포함하고,
    상기 제2 커패시터는, 상기 제1 하부 전극과 동일한 층에 제공된 제2 하부 전극 및 상기 층간 절연층을 사이에 두고 상기 제2 하부 전극 상에 제공된 제2 상부 전극을 포함하고,
    상기 제1 상부 전극과 상기 제2 상부 전극은 동일한 층에 제공되는 표시 장치.
  15. 제3 항에 있어서,
    상기 제1 도전 라인은 제1 브릿지 패턴을 통해 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 도전 라인은 상기 제1 브릿지 패턴과 이격된 제2 브릿지 패턴을 통해 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 브릿지 패턴과 상기 제2 브릿지 패턴은 상기 데이터 라인과 동일한 층에 제공되는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 스위치가 턴-온되면, 상기 제1 도전 라인과 상기 제1 전극 각각에는 상기 그라운드 전압이 인가되고, 상기 제2 도전 라인과 상기 제2 전극 각각에는 상기 교류 전압이 인가되어 상기 제1 전극과 상기 제2 전극 사이에 전계가 형성되는 표시 장치.
  18. 제17 항에 있어서,
    상기 화소는,
    상기 제1 전극과 상기 절연층 사이에 제공된 제1 차폐 전극 라인;
    상기 제1 도전 라인과 상기 절연층 사이에 제공된 제2 차폐 전극 라인; 및
    상기 제2 도전 라인과 상기 절연층 사이에 제공된 제3 차페 전극 라인을 더 포함하는 표시 장치.
  19. 제1 항에 있어서,
    상기 화소는,
    상기 발광 소자들 각각의 제1 및 제2 단부 중 어느 하나의 단부와 상기 제1 전극을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 소자들 각각의 제1 및 제2 단부 중 나머지 하나의 단부와 상기 제2 전극을 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  20. 표시 영역 및 비표시 영역을 포함한 기판; 및
    스캔 라인, 제어 신호 라인, 데이터 라인과 연결되며, 상기 표시 영역에 제공되는 적어도 하나의 화소를 포함하고,
    상기 화소는,
    제1 전극과 제2 전극 사이에 접속된 복수의 발광 소자들;
    상기 데이터 라인과 상기 스캔 라인에 접속되어 i(i는 2 이상 자연수)번째 스캔 신호에 턴-온되는 제1 트랜지스터;
    제1 노드와 상기 제1 전극 사이에 접속되어 상기 제1 노드의 구동 전원으로부터 상기 발광 소자들을 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제2 트랜지스터;
    상기 제1 노드와 상기 제1 구동 전원 사이에 연결된 제1 커패시터; 및
    그라운드 전압이 인가되는 전원 라인과 제2 노드 사이에 접속되어 i번째 제어 신호에 턴-온되는 제1 스위치를 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 화소는 상기 제2 노드와 상기 제2 구동 전원 사이에 접속된 제2 커패시터를 더 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 화소는,
    상기 제2 노드와 상기 제2 도전 라인 사이에 접속되며, 상기 i번째 제어 신호에 턴-온되는 제2 스위치; 및
    상기 제2 구동 전원과 제1 도전 라인 사이에 접속되며, 상기 i번째 제어 신호에 턴-온되는 제3 스위치를 더 포함하는 표시 장치.
  23. 제22 항에 있어서,
    상기 발광 소자들은, 상기 제1 전극과 상기 제1 도전 라인 사이, 상기 제1 도전 라인과 상기 제2 도전 라인 사이, 및 상기 제2 도전 라인과 상기 제2 전극 사이에 각각 병렬 연결되는 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 전극, 상기 제1 및 제2 도전 라인, 상기 제2 전극은, 각각의 발광 소자를 경유하여 순차적으로 직렬 연결되는 표시 장치.
  25. 제24 항에 있어서,
    상기 화소는,
    상기 제2 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 스캔 신호에 턴-온되는 제3 트랜지스터;
    초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 스캔 신호에 턴-온되는 제4 트랜지스터;
    상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 발광 제어 라인으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터;
    상기 제1 트랜지스터와 상기 제2 노드 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 및
    상기 초기화 전원 라인과 상기 제2 노드 사이에 접속되는 제7 트랜지스터를 더 포함하는 표시 장치.
  26. 적어도 하나의 화소가 제공된 표시 영역 및 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 기판;
    상기 화소에 제공되어 상기 화소로 제1 구동 전원을 공급하는 제1 전원 라인;
    상기 화소에 제공되어 상기 화소로 제2 구동 전원을 공급하는 제2 전원 라인;
    상기 화소에 제공되며 그라운드 전압이 인가되는 제3 전원 라인;
    상기 비표시 영역에 제공되며 일 방향을 따라 연장된 제어 신호 라인; 및
    상기 비표시 영역에서 상기 제1 내지 제3 전원 라인들에 접속되고, 상기 제어 신호 라인의 제어 신호에 의해 턴-온되는 적어도 하나의 스위치를 포함하고,
    상기 화소는,
    상기 기판 상에서 서로 이격된 제1 전극과 제2 전극;
    길이 방향으로 제1 단부와 제2 단부를 각각 가지며, 상기 제1 전극과 상기 제2 전극 사이에 제공된 복수의 발광 소자들; 및
    상기 제1 및 제2 전극과 동일 평면 상에 제공되며 서로 이격된 제1 및 제2 도전 라인을 포함하고,
    상기 스위치가 턴-온되면, 상기 제1 전극은 상기 제1 및 제2 도전 라인 중 어느 하나의 도전 라인과 연결되고 상기 제2 전극은 상기 제1 및 제2 도전 라인 중 나머지 하나의 도전 라인에 연결되는 표시 장치.
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