KR20210115116A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

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고민석
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Abstract

표시 장치는 기판을 포함한다. 제1 격벽 및 제2 격벽은 상기 기판 상에 배치되되, 상호 이격된다. 제1 전극은 상기 제1 격벽 상에 배치되고, 제2 전극은 상기 제2 격벽 상에 배치된다. 발광 소자는상기 기판 상에서 상기 제1 격벽 및 상기 제2 격벽 사이에 배치된다. 절연 패턴은 상기 발광 소자 상에 배치되고, 상기 제1 격벽 및 상기 제2 격벽에 각각 인접한 상기 발광 소자의 제1 단부 및 제2 단부를 각각 노출시킨다. 제3 전극은 상기 제1 전극 및 상기 발광 소자의 상기 제1 단부와 접속한다. 제4 전극은 상기 제2 전극 및 상기 발광 소자의 상기 제2 단부와 접속한다. 상기 절연 패턴의 두께는 상기 제1 격벽의 두께의 50% 내지 150%의 범위 이내이다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING DISPLAY DEVICE}
본 발명의 실시예는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다.
발광 다이오드를 조명 장치나 표시 장치 등에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소, 제조 방법, 또는 구동 방법 등과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
본 발명의 일 목적은, 마스크 수를 줄여 단순한 제조 공정으로 형성된 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 기판; 상기 기판 상에 배치되되, 상호 이격된 제1 격벽 및 제2 격벽; 상기 제1 격벽 상에 배치되는 제1 전극 및 상기 제2 격벽 상에 배치되는 제2 전극; 상기 기판 상에서 상기 제1 격벽 및 상기 제2 격벽 사이에 배치되는 발광 소자; 상기 발광 소자 상에 배치되고, 상기 제1 격벽 및 상기 제2 격벽에 각각 인접한 상기 발광 소자의 제1 단부 및 제2 단부를 각각 노출시키는 절연 패턴; 상기 제1 전극 및 상기 발광 소자의 상기 제1 단부와 접속하는 제3 전극; 및 상기 제2 전극 및 상기 발광 소자의 상기 제2 단부와 접속하는 제4 전극을 포함한다. 상기 절연 패턴의 두께는 상기 제1 격벽의 두께의 50% 내지 150%의 범위 이내이다.
일 실시예에 의하면, 상기 제3 전극 및 상기 제4 전극은 상호 동일한 물질을 포함하고, 상호 동일한 층에 형성될 수 있다.
일 실시예에 의하면, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 최대 높이는, 상기 제1 격벽 또는 제2 격벽의 상면의 높이보다 크거나 같을 수 있다.
일 실시예에 의하면, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 최대 높이는, 상기 제1 격벽의 상면의 높이와 같을 수 있다.
일 실시예에 의하면, 상기 절연 패턴은 상기 제1 전극 및 상기 제2 전극에 각각 대향하는 측면들 및 상기 측면들 사이의 상면을 포함하고, 상기 제3 전극은 상기 절연 패턴의 상면과 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 제1 격벽은 상기 발광 소자의 제1 단부에 대향하는 제1 측면 및 상기 기판의 상면과 평행한 상면을 포함하고, 상기 제3 전극은 상기 제1 격벽의 제1 측면 상에 배치될 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 제1 격벽의 상면과 중첩하지 않을 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 격벽의 제1 측면에 대향하는 상기 제1 격벽의 제2 측면에 접속하며 상기 제3 전극으로부터 이격된 더미 전극; 및 상기 제2 격벽의 일 측면 상에서 상기 제4 전극으로부터 이격되어 배치되는 제5 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 기판을 기준으로, 상기 발광 소자의 제1 단부와 접속하는 상기 제3 전극의 일단의 높이는, 상기 제1 전극과 접속하는 상기 제3 전극의 타단의 높이와 같을 수 있다.
일 실시예에 의하면, 평면상에서, 상기 제3 전극 및 상기 제4 전극 사이의 간격은, 상기 격벽의 연장 방향을 따라 달라질 수 있다.
일 실시예에 의하면, 상기 발광 소자와 중첩하는 부분에서 상기 제3 전극 및 상기 제4 전극 사이의 간격은, 상기 발광 소자와 비중첩하는 부분에서 상기 제3 전극 및 상기 제4 전극 사이의 간격보다 클 수 있다.
일 실시예에 의하면, 상기 기판을 기준으로, 상기 발광 소자와 중첩하는 상기 절연 패턴의 상면의 높이는 상기 제1 전극의 상면의 최대 높이와 같거나, 상기 발광 소자와 비중첩하는 상기 절연 패턴의 상면의 높이는 상기 제1 격벽의 상면의 높이와 같을 수 있다.
일 실시예에 의하면, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 높이는, 상기 제1 전극의 상면의 최대 높이보다 클 수 있다.
일 실시예에 의하면, 상기 제1 격벽은 상기 기판의 상면과 평행한 상면을 포함하고, 상기 제3 전극은 상기 제1 격벽의 상면과 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 기판 및 상기 제1 격벽 사이에 배치되고, 상기 제1 전극 또는 상기 제2 전극과 전기적으로 연결되는 적어도 하나의 트랜지스터를 포함하는 화소 회로층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 격벽은 상기 적어도 하나의 트랜지스터의 소스 전극 및 드레인 전극 중 하나를 직접적으로 커버하고, 상기 적어도 하나의 트랜지스터의 소스 전극 및 드레인 전극 중 상기 하나는 상기 제1 격벽에 형성된 컨택홀을 통해 상기 제1 전극 또는 상기 제2 전극에 연결될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 기판 상에 상호 이격된 제1 격벽 및 제2 격벽을 형성하는 단계; 상기 제1 격벽 및 상기 제2 격벽 상에 각각 배치되는 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 격벽 및 상기 제2 격벽 사이에 발광 소자를 정렬하는 단계; 상기 발광 소자 상에 상기 제1 격벽 및 상기 제2 격벽에 각각 인접한 상기 발광 소자의 제1 단부 및 제2 단부를 각각 노출시키는 절연 패턴을 형성하는 단계; 상기 기판 상에, 상기 제1 전극, 상기 제2 전극 및 상기 절연 패턴을 커버하는 전극층을 형성하는 단계; 상기 전극층 상에 포토레지스트를 형성하는 단계; 및 식각 기술을 이용하여 상기 포토레지스트의 적어도 일부 및 상기 절연 패턴과 중첩하는 상기 전극층의 제1 부분을 제거하여, 상기 전극층으로부터 제3 전극 및 제4 전극을 형성하는 단계를 포함한다.
일 실시예에 의하면, 상기 절연 패턴의 두께는 상기 제1 격벽의 두께의 50% 내지 150%의 범위 이내일 수 있다.
일 실시예에 의하면, 상기 제3 전극 및 제4 전극을 형성하는 단계는, 상기 제1 격벽과 중첩하는 상기 전극층의 일부를 제거하여 상기 전극층으로부터 더미 전극을 형성하는 단계를 포함하고, 상기 더미 전극은 상기 제3 전극으로부터 이격될 수 있다.
일 실시예에 의하면, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 높이는, 상기 제1 전극의 상면의 최대 높이보다 클 수 있다.
본 발명의 실시예들에 따른 표시 장치에서, 발광 소자 상에 배치되는 제2 절연층(또는, 절연 패턴)의 두께는 격벽(또는, 뱅크 패턴)의 두께의 약 50% 내지 150%의 범위 이내이며, 기판을 기준으로 제2 절연층의 상면의 높이는 격벽의 상면의 높이보다 크거나 같을 수 있다. 따라서, 제1 및 제2 컨택 전극들은 별도의 마스크(및 노광 공정, 또는 포토리소그래피 공정) 없이, 한번의 식각 공정을 통해 동시에 형성될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 컨택 전극층 상에 포토레지스트를 형성하며, 건식 식각을 통해 포토레지스트의 일부 및 컨택 전극층의 일부(즉, 제2 절연층과 중첩하는 일부분)을 제거함으로써, 컨택 전극층으로부터 제1 컨택 전극 및 제2 컨택 전극을 동시에 형성할 수 있다. 따라서, 마스크 수가 줄어들고, 표시 장치의 제조 공정이 단순화될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 도면이다.
도 4b는 도 4a의 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 6a 내지 도 6e는 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다.
도 7a 내지 도 7b는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도들이다.
도 8은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 9는 도 8의 Ⅰ-Ⅰ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 10은 도 9의 Q2 영역을 확대한 단면도이다.
도 11a는 도 8의 Q1 영역을 확대한 평면도이다.
도 11b는 도 11a의 Ⅱ-Ⅱ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 12 내지 도 14는 도 8의 Ⅰ-Ⅰ'선을 따라 자른 화소의 다른 예를 나타내는 단면도이다.
도 15a 내지 도 15h는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 16은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 17은 도 16의 Ⅲ-Ⅲ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 도면이다. 도 1b는 도 1a의 발광 소자의 단면도이다. 도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 2b는 도 2a의 발광 소자의 단면도이다. 도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 3b는 도 3a의 발광 소자의 단면도이다. 도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 도면이다. 도 4b는 도 4a의 발광 소자의 단면도이다.
식각 방식으로 제조된 발광 소자를 도시한 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 설명한 후, 성장 방식으로 제조된 발광 소자를 도시한 도 4a 및 도 4b에 대해 설명한다. 발광 소자의 종류 및/또는 형상이 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 실시예들에 한정되지는 않는다.
우선, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하면, 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13), 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층이 배치될 수 있고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나의 반도체층이 배치될 수 있다.
발광 소자(LD)는 다양한 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 예를 들어, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 폭(또는 두께)을 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 넓은 폭(또는 두꺼운 두께)을 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1a 내지 도 3b에 도시된 바와 같이 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도, 제2 반도체층(13) 상부에 배치되는 추가 전극(15)을 더 포함할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(16)을 더 포함할 수도 있다.
추가 전극들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 쇼트키(Schottky) 컨택 전극일 수 있다. 추가 전극들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
추가 전극들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 추가 전극들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 추가 전극들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 추가 전극들(15, 16)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 추가 전극들(15, 16)은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의상, 도 1a에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)은 절연막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 절연막(14)은 도 2a 및 도 2b에 도시된 바와 같이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 둘러싸고 상기 제2 반도체층(13) 상에 배치된 추가 전극(15)의 외주면을 전체적으로 둘러싸지 않거나, 추가 전극(15)의 외주면의 일부만을 둘러싸고 추가 전극(15)의 외주면의 나머지를 둘러싸지 않을 수도 있다. 다만, 절연막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로, 제2 반도체층(13)의 일 단측에 배치된 추가 전극(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 추가 전극들(15, 16)이 배치될 경우, 절연막(14)은 상기 추가 전극들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여 성장 방식으로 제조된 발광 소자(LD)에 대해 설명한다.
성장 방식으로 제조된 발광 소자(LD)에 대해 설명함에 있어서, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 성장 방식으로 제조된 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소에 대해서는 동일한 번호를 부여한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비하는 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 가질 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층의 일부가 노출되고, 발광 소자(LD)의 타 단부(또는 상 단부)에서 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층의 일부가 노출될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 반도체층(11)의 일부가 노출되고, 상기 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 일부가 노출될 수 있다. 이러한 경우, 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 제1 반도체층(11)의 일부가 상기 발광 소자(LD)를 구동하는 구동 전극들 중 하나의 구동 전극에 접촉되고 노출된 제2 반도체층(13)의 일부가 다른 구동 전극에 접촉될 수 있다.
실시예에 따라, 발광 소자(LD)가 추가 전극(15)을 포함하는 경우, 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 적어도 일측을 감싸는 추가 전극(15)의 일부가 노출될 수 있다. 이러한 경우 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 추가 전극(15)의 일부가 상기 다른 구동 전극에 접촉되어 하나의 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 중심(또는 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 포함할 수 있다. 추가 전극(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극이거나 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 추가 전극(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(또는 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(또는 상단부)에는 추가 전극(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 5에는 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 5에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서, 도시되지 않은 적어도 하나의 구동부(일 예로, 스캔 구동부 및 데이터 구동부 등) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1a 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형으로 제공될 수 있다. 또한, 표시 영역(DA)은 곡선으로 이루어진 변을 포함하는 원 형상 및/또는 타원 형상으로 제공될 수 있다. 이에 더하여, 표시 영역(DA)은 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수도 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다.
비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a 내지 도 4b의 실시예들 각각에 도시된 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형의 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)에서 방출되는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 6a 내지 도 6e는 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다. 도 6a 내지 도 6e는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 6a 내지 도 6e에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 6a 내지 도 6e에 도시된 각각의 화소(PXL)는 도 5의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1a 내지 도 4b, 도 5, 도 6a 내지 도 6e를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 구동 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 구동 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(ELT1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(ELT2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(ELT1, ELT2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(ELT1)은 애노드 전극일 수 있고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(ELT1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ELT2)을 통해 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 구동 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 구동 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 6a 내지 도 6e에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 서로 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는, 도 6d 및 도 6e에 도시된 바와 같이, 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(ELT1, ELT2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 구동 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 구동 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 구동 회로(PXC)는 도 6a 및 도 6b에 도시된 바와 같이 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(PXC)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다.
우선, 도 6a를 참조하면, 화소 구동 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(ELT1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 6a 및 도 6b 각각에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 구동 회로(PXC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 구동 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 구동 회로(PXC)는 제1 트랜지스터(T1)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 6a에서는 화소 구동 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 구동 회로(PXC)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a 내지 도 4b, 도 5, 및 도 6b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 6b에 도시된 화소 구동 회로(PXC)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 6a의 화소 구동 회로(PXC)와 유사하다. 따라서, 이에 대한 설명은 간략히 하기로 한다.
본 발명의 일 실시예에 있어서, 도 6b에 도시된 화소 구동 회로(PXC)는 N타입의 트랜지스터로 이루어진 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2)이 N타입의 트랜지스터로 이루어진 경우, 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하는 스토리지 커패시터(Cst)의 안정화를 위해 발광 유닛(EMU)은 제1 구동 전원(VDD)과 화소 구동 회로(PXC) 사이에 접속될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 도 6b에 도시된 발광 유닛(EMU)은 화소 구동 회로(PXC)와 제2 구동 전원(VSS) 사이에 접속될 수도 있다. 본 발명의 일 실시예에 있어서, 화소 구동 회로(PXC)의 구성은 도 6a 및 도 6b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(PXC)는 도 6c 및 도 6d에 도시된 실시예와 같이 구성될 수도 있다.
화소 구동 회로(PXC)는, 도 6c 및 도 6d에 도시된 바와 같이, 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 화소(PXL)의 화소 구동 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 구동 회로(PXC)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 구동 회로(PXC)는 제1 및 제2 구동 전원들(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 구동 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 구동 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 6c 및 도 6d에서는 화소 구동 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 구동 회로(PXC)의 구성은 도 6a 내지 도 6d에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 구동 회로(PXC)는 도 6e에 도시된 실시예와 같이 구성될 수도 있다.
화소 구동 회로(PXC)는, 도 6e에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 화소(PXL)의 화소 구동 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 구동 회로(PXC)는 도 6a 및 도 6b에 도시된 제1 및 제2 트랜지스터들(T1, T2)외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SENj)의 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(ELT1)에 연결된 제1 트랜지스터(T1)의 일 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 전극은, 센싱 라인(SENj)에 접속될 수 있다. 한편, 센싱 라인(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 데이터 라인(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 접속된다. 한편, 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨)의 제어 신호에 의해 턴-온되어 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6e에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 6e에서는 발광 유닛(EMU)이 화소 구동 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 구동 회로(PXC)의 사이에 접속될 수도 있다.
또한, 도 6a 내지 도 6e에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다. 이에 대해서는 도 7a 및 도 7b를 참고하여 후술하기로 한다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6e에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 구동 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 7a 내지 도 7b는 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도들이다. 도 7a 및 도 7b에서는, 각 화소(PXL)의 발광 유닛(EMU)이 서로 연속적으로 연결된 복수의 직렬 단들을 포함하도록 구성될 수 있다. 도 7a 및 도 7b의 실시예들을 설명함에 있어, 중복된 설명을 피하기 위하여 도 6a 내지 도 6e의 실시예들과 유사 또는 동일한 구성, 일 예로, 화소 구동 회로(PXC)에 대한 상세한 설명은 생략하기로 한다.
우선, 도 7a를 참조하면, 발광 유닛(EMU)은 서로 직렬로 연결된 복수의 발광 소자들을 포함할 수 있다. 일 예로, 발광 유닛(EMU)은, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 직렬 연결되어 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4)를 포함할 수 있다. 이하의 실시예에서는, 제1 내지 제4 발광 소자들(LD1 ~ LD4) 중 적어도 하나의 발광 소자를 임의로 지칭하거나 상기 제1 내지 제4 발광 소자들(LD1 ~ LD4)을 포괄적으로 지칭할 때에는 발광 소자(LD) 또는 발광 소자들(LD)이라고 한다.
제1 발광 소자(LD1)의 일 단부(일 예로, 제2 반도체층)는 제1 전극(ELT1)을 통해 제1 구동 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 타 단부(일 예로, 제1 반도체층)는 제1 및 제2 직렬 단들의 사이에 연결되는 제1 중간 전극(CTE1)을 통해 제2 발광 소자(LD2)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제2 발광 소자(LD2)의 일 단부는 제1 중간 전극(CTE1)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제2 및 제3 직렬 단들의 사이에 연결된 제2 중간 전극(CTE2)을 통해 제3 발광 소자(LD3)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제3 발광 소자(LD3)의 일 단부는 제2 중간 전극(CTE2)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제3 및 제4 직렬 단들의 사이에 연결된 제3 중간 전극(CTE3)을 통해 제4 발광 소자(LD4)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제4 발광 소자(LD4)의 일 단부는 제3 중간 전극(CTE3)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제2 전극(ELT2)을 통해 제2 구동 전원(VSS)에 연결될 수 있다.
상술한 바와 같이, 제1 내지 제4 발광 소자들(LD1 ~ LD4)은, 화소(PXL)의 발광 유닛(EMU)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 직렬 연결될 수 있다.
발광 소자들(LD)을 직렬 연결한 구조의 발광 유닛(EMU)의 경우, 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 인가되는 전압은 증가하고, 상기 발광 유닛(EMU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 각각의 화소(PXL)의 발광 유닛(EMU)을 직렬 구조로 구성할 경우, 표시 장치의 소비 전력이 저감될 수 있다.
실시예에 따라, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 형태로 제공될 수도 있다. 이 경우, 각 화소(PXL)의 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들어, 발광 유닛(EMU)은 도 7b에 도시된 바와 같이, 구성될 수도 있다.
다음으로, 도 7b를 참조하면, 화소(PXL)의 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 순차적으로 연결된 복수의 직렬 단들을 포함할 수 있다. 그리고, 각각의 직렬 단은 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들 사이에 순방향으로 연결된 하나 이상의 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 내지 제3 직렬 단들(SET1 ~ SET3)을 포함할 수 있다. 제1 내지 제3 직렬 단들(SET1 ~ SET3) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(ELT1 및 ELT2a, ELT2b 및 ELT3a, ELT3b 및 ELT4)과, 각각의 두 개의 전극들(ELT1 및 ELT2a, ELT2b 및 ELT3a, ELT3b 및 ELT4) 사이에 순방향으로, 일 예로, 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 발광 유닛(EMU)에 포함된 전극 쌍을 이루는 두 개의 전극들(ELT1 및 ELT2a, ELT2b 및 ELT3a, ELT3b 및 ELT4) 중 제1 전극(ELT1)과 제2a 전극(ELT2a)을 포함하고, 상기 제1 전극(ELT1)과 상기 제2a 전극(ELT2a) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 일 예로, 제1 직렬 단(SET1)은 화소 구동 회로(PXC)를 경유하여 제1 구동 전원(VDD)에 연결되는 제1 전극(ELT1)과, 제2 구동 전원(VSS)에 연결되는 제2a 전극(ELT2a)과, 상기 제1 전극(ELT1)과 상기 제2a 전극(ELT2a) 사이에 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다. 각각의 제1 발광 소자(LD1)의 일 단부(일 예로, 제2 반도체층)는 제1 직렬 단(SET1)의 제1 전극(ELT1)에 전기적으로 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 상기 제1 직렬 단(SET1)의 제2a 전극(ELT2a)에 전기적으로 연결된다. 제1 발광 소자들(LD1)은 제1 직렬 단(SET1)의 제1 전극(ELT1)과 제2a 전극(ELT2a) 사이에 병렬 연결되며, 상기 제1 전극(ELT1)과 상기 제2a 전극(ELT2a)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다.
실시예에 따라, 제1 직렬 단(SET1)에는 적어도 하나의 역방향 발광 소자(도 6e의 LDr 참고)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제1 발광 소자들(LD1)과 함께 제1 전극(ELT1)과 제2a 전극(ELT2a) 사이에 병렬로 연결되되, 상기 제1 발광 소자들(LD1)과 반대 방향으로 상기 제1 전극(ELT1)과 상기 제2a 전극(ELT2a) 사이에 연결될 수 있다. 이러한 역방항 발광 소자(LDr)는, 제1 및 제2a 전극들(ELT1, ELT2a)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
제2 직렬 단(SET2)은 발광 유닛(EMU)에 포함된 전극 쌍을 이루는 두 개의 전극들(ELT1 및 ELT2a, ELT2b 및 ELT3a, ELT3b 및 ELT4) 중 제2b 전극(ELT2b)과 제3a 전극(ELT3a)을 포함하고, 상기 제2b 전극(ELT2b)과 상기 제3a 전극(ELT3a) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 일 예로, 제2 직렬 단(SET2)은 화소 구동 회로(PXC) 및 제1 직렬 단(SET1)을 경유하여 제1 구동 전원(VDD)에 연결되는 제2b 전극(ELT2b)과, 제2 구동 전원(VSS)에 연결되는 제3a 전극(ELT3a)과, 상기 제2b 전극(ELT2b)과 상기 제3a 전극(ELT3a) 사이에 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 각각의 제2 발광 소자(LD2)의 일 단부(일 예로, 제2 반도체층)는 제2 직렬 단(SET2)의 제2b 전극(ELT2b)에 전기적으로 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 상기 제2 직렬 단(SET2)의 제3a 전극(ELT3a)에 전기적으로 연결된다. 제2 발광 소자들(LD2)은 제2 직렬 단(SET2)의 제2b 및 제3a 전극들(ELT2b, ELT3a) 사이에 병렬 연결되며, 상기 제2b 및 제3a 전극들(ELT2b, ELT3a)을 통해 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다.
실시예에 따라, 제2b 및 제3a 전극들(ELT2b, ELT3a) 사이에는, 적어도 하나의 역방향 발광 소자(도 6e의 LDr 참고)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제2 발광 소자들(LD2)과 함께 제2b 및 제3a 전극들(ELT2b, ELT3a) 사이에 병렬로 연결되되, 상기 제2 발광 소자들(LD2)과는 반대 방향으로 상기 제2b 및 제3a 전극들(ELT2b, ELT3a)의 사이에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 직렬 단(SET1)의 제2a 전극(ELT2a)과 제2 직렬 단(SET2)의 제2b 전극(ELT2b)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 직렬 단(SET1)의 제2a 전극(ELT2a)과 제2 직렬 단(SET2)의 제2b 전극(ELT2b)은 상기 제1 직렬 단(SET1)과 상기 제2 직렬 단(SET2)을 전기적으로 연결하는 제2 전극(ELT2)을 구성할 수 있다. 상술한 바와 같이, 제1 직렬 단(SET1)의 제2a 전극(ELT2a)과 제2 직렬 단(SET2)의 제2b 전극(ELT2b)이 일체로 제공되는 경우, 상기 제2a 전극(ELT2a)과 상기 제2b 전극(ELT2b)은 제2 전극(ELT2)의 서로 다른 일 영역들일 수 있다.
제3 직렬 단(SET3)은, 발광 유닛(EMU)에 포함된 전극 쌍을 이루는 두 개의 전극들(ELT1 및 ELT2a, ELT2b 및 ELT3a, ELT3b 및 ELT4) 중 제3b 전극(ELT3b)과 제4 전극(ELT4) 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 일 예로, 제3 직렬 단(SET3)은 화소 구동 회로(PXC) 및 이전의 직렬 단들, 일 예로, 제1 및 제2 직렬 단들(SET1, SET2)을 경유하여 제1 구동 전원(VDD)에 연결되는 제3b 전극(ELT3b)과, 제2 구동 전원(VSS)에 연결되는 제4 전극(ELT4)과, 상기 제3b 전극(ELT3b)과 상기 제4 전극(ELT4) 사이에 연결된 복수의 제3 발광 소자들(LD3)을 포함할 수 있다. 각각의 제3 발광 소자(LDE3)의 일 단부(일 예로, 제2 반도체층)는 제3 직렬 단(SET3)의 제3b 전극(ELT3b)에 전기적으로 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 상기 제3 직렬 단(SET3)의 제4 전극(ELT4)에 전기적으로 연결된다. 제3 발광 소자들(LD3)은 제3 직렬 단(SET3)의 제3b 전극(ELT3b)과 제4 전극(ELT4) 사이에 병렬 연결되며, 상기 제3b 전극(ELT3b)과 상기 제4 전극(ELT4)을 통해 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다.
실시예에 따라, 제3b 및 제4 전극들(ELT3b, ELT4) 사이에는, 적어도 하나의 역방향 발광 소자(도 6e의 LDr 참고)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제3 발광 소자들(LD3)과 함께 제3b 및 제4 전극들(ELT3b, ELT4) 사이에 병렬로 연결되되, 상기 제3 발광 소자들(LD3)과는 반대 방향으로 상기 제3b 및 제4 전극들(ELT3b, ELT4)의 사이에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 직렬 단(SET2)의 제3a 전극(ELT3a)과 제3 직렬 단(SET3)의 제3b 전극(ELT3b)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제2 직렬 단(SET2)의 제3a 전극(ELT3a)과 제3 직렬 단(SET3)의 제3b 전극(ELT3b)은 상기 제2 직렬 단(SET2)과 상기 제3 직렬 단(SET3)을 전기적으로 연결하는 제3 전극(ELT3)을 구성할 수 있다. 상술한 바와 같이, 제2 직렬 단(SET2)의 제3a 전극(ELT3a)과 제3 직렬 단(SET3)의 제3b 전극(ELT3b)이 일체로 제공되는 경우, 상기 제3a 전극(ELT3a)과 상기 제3b 전극(ELT3b)은 제3 전극(ELT3)의 서로 다른 일 영역들일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(ELT1)은 각각의 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있고, 제3 직렬 단(SET3)의 제4 전극(ELT4)이 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 상기 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은, 상기 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛(EMU)에 비하여 상기 발광 유닛(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 또한, 발광 소자들(LD)을 모두 직렬로만 연결할 경우에는 직렬 연결된 발광 소자들(LD) 중 적어도 하나가 순방향으로 완전히 연결되지 않을 때(또는 역방향 발광 소자(LDr)를 포함할 때) 화소(PXL) 내에서 구동 전류가 흐를 수 있는 경로가 차단되면서 암점 결함을 유발할 수 있다. 반면, 발광 소자들(LD)을 직/병렬 혼합 구조로 연결할 경우 각각의 직렬 단의 내부에서 일부 발광 소자(LD)가 순방향으로 연결되지 않거나(또는 역방향 발광 소자(LDr)를 포함하거나) 일부 발광 소자(LD)에 결함이 발생하더라도 해당 직렬 단의 다른 발광 소자(LD)를 통해 구동 전류가 흐를 수 있게 된다. 이에 따라, 화소(PXL)의 결함을 방지 또는 저감할 수 있다.
도 8은 도 5의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 8을 참조하면, 화소(PXL)(또는, 화소 영역(PXA))는, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 발광 영역(EMA)은, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 뱅크(BNK)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)을 따라 상호 이격될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(ELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 제2 전극은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 연결 전극(CNL1)은 제1 방향(DR1)으로 연장하며, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 연결 전극(CNL1)은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 연결 전극(CNL1)은, 제1 반사 전극과 일체로 연결된 제1 서브 연결 전극과, 제1 도전성 캡핑층과 일체로 연결된 제2 서브 연결 전극을 포함할 수 있다. 실시예에 따라, 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 동일한 단면 구조(또는, 적층 구조)를 가질 수 있으나, 이에 한정되지는 않는다.
제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 제1 컨택홀(CH1)을 통해 화소(PXL)의 화소 회로(PXC), 일 예로 도 5a 내지 도 5c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다.
실시예에 따라, 제1 컨택홀(CH1)은 화소(PXL)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제1 컨택홀(CH1)은, 뱅크(BNK)와 중첩하여 해당 발광 영역(EMA)의 주변에 배치될 수도 있다. 이 경우, 뱅크(BNK)에 의해 제1 컨택홀(CH1)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제1 컨택홀(CH1)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예에 따라, 화소 회로(PXC)는 해당 화소 영역(PXA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 발광 소자들(LD) 하부의 화소 회로층(또는, 트랜지스터 등의 회로 소자를 포함하는 회로 소자층)에 형성되어 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 연결 전극(CNL2)은 제1 방향(DR1)으로 연장하며, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2)과 제2 연결 전극(CNL2)이 일체로 형성되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 연결 전극(CNL1)과 유사하게, 제2 연결 전극(CNL2)은 단일층 또는 다중층 구조를 가질 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 구동 전원(VSS, 도 6a 참조)에 접속될 수 있다. 일 예로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 컨택홀(CH2) 및 이에 연결된 제2 전원 라인(PL2, 도 6a 참조)을 통해 제2 구동 전원(VSS)에 접속될 수 있다.
실시예에 따라, 제2 컨택홀(CH2)은 화소(PXL)의 발광 영역(EMA)의 외부에 배치될 수 있다. 일 예로, 제2 컨택홀(CH2)은, 뱅크(BNK)와 중첩하여 해당 발광 영역(EMA)의 주변에 배치될 수 있다. 이 경우, 뱅크(BNK)에 의해 제2 컨택홀(CH2)이 커버되면서, 발광 영역(EMA)에서 패턴 비침이 발생하는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 제2 컨택홀(CH2)이 발광 영역(EMA)의 내부에 배치될 수도 있다.
제1 격벽(PW1)(및 제3 격벽(PW3))은 제1 전극(ELT1)의 일 영역과 중첩하여 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩하여 제2 전극(ELT2)의 하부에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 제1 격벽(PW1)에 의해 기판(SUB, 도 5 참조)의 높이 방향(또는, 두께 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 제2 격벽(PW2)에 의해 기판(SUB, 도 5 참조)의 높이 방향으로 돌출될 수 있다.
실시예에 따라, 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 대향하도록 배치된 발광 영역(EMA)에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 8에서 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 방향(DR1)으로, 일 예로 가로 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
발광 소자들(LD) 각각은 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예컨대, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1)에 전기적으로 연결되고, 발광 소자들(LD) 각각의 제2 단부는 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)(또는, 제3 전극)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제1 단부가 제1 전극(ELT1)과 직접적으로 접촉되어, 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부는 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)(또는, 제4 전극)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD) 각각의 제2 단부가 제2 전극(ELT2)과 직접적으로 접촉되어, 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1a 내지 도 4b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 발광 다이오드일 수 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압이 공급되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 소자들(LD)의 제1 단부 및 제2 단부 상에 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제1 단부를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
화소 영역(PXA)에 배치된 발광 소자들(LD)이 모여 해당 화소(PXL)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 화소(PXL)에 구동 전류가 흐르게 되면, 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
도 9는 도 8의 Ⅰ-Ⅰ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 도 10은 도 9의 Q2 영역을 확대한 단면도이다.
먼저 도 8 및 도 9를 참조하면, 기판(SUB)(또는, 베이스 층) 상에 화소 회로층(PCL) 및 발광 소자층(LDL)이 순차적으로 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 형성되고, 발광 소자층(LDL)은 화소 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 형성될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 발광 소자층(LDL)은 표시 장치의 표시 영역(DA, 도 5 참조)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 화소(PXL)의 화소 회로(PXC, 도 6a 내지 도 7b 참조)를 구성하는 회로 소자들을 포함할 수 있다. 발광 소자층(LDL)은 화소(PXL)의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 화소 회로층(PCL)은 도 6a 내지 도 7b에 도시된 제1 트랜지스터(T1)를 포함할 수 있다. 또한, 도 9에 도시되지 않았으나 화소 회로층(PCL)은, 도 6a 내지 도 7b에 도시된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 6a 내지 도 7b에 도시된 스캔 라인(Si) 및 데이터 라인(Dj))과, 화소 회로(PXC) 및/또는 발광 소자(LD)에 연결되는 각종 전원 라인들(일 예로, 제1 전원 라인(미도시) 및 제2 전원 라인(PL2)을 포함할 수 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI)(또는, 게이트 절연층), 층간 절연막(ILD)(또는, 층간 절연층) 및 패시베이션막(PSV)(또는, 보호막, 보호층)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 트랜지스터(T1)는, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 9에서는 제1 트랜지스터(T1)가, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 패시베이션막(PSV)의 상부에 배치된 발광 소자층(LDL)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 적어도 하나의 신호 라인 및/또는 전원 라인은 화소 회로(PXC, 도 6a 내지 도 7b 참조)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 구동 전원(VSS)을 공급하기 위한 제2 전원 라인(PL2)은 제1 및 제2 트랜지스터들(T1, T2) 각각의 게이트 전극(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 패시베이션막(PSV)의 상부에 배치된 발광 소자층(LDL)의 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 제2 전원 라인(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
발광 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3)), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자(LD), 제2 절연층(INS2), 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3), 및 제3 절연층(INS3)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에서 제3 방향(DR3)으로 돌출될 수 있다. 예를 들어, 제1 및 제2 격벽들(PW1, PW2)의 두께(TH1)는 약 1.5μm 내지 약 2.5μm의 범위 이내 일 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 격벽(PW1)은, 발광 소자(LD)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 제1 측면(SS1)은, 발광 소자(LD)의 제1 단부(EP1)와 인접한 거리에 위치되어, 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 격벽(PW2)은, 발광 소자(LD)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자(LD)의 제2 단부(EP2)와 인접한 거리에 위치되어, 제2 단부(EP2)와 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 9에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 기판(SUB)의 상면과 대체적으로 평행한 상면(US)과, 기판(SUB)의 상면을 기준으로 경사진 제1 측면(SS1), 제2 측면(SS2)을 가질 수 있다. 다만. 제1 및 제2 격벽들(PW1, PW2)의 형상이 이에 한정되는 것은 아니다. 다른 예로, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 제1 및 제2 격벽들(PW1, PW2)이 반원 또는 반타원의 단면을 가지는 경우, 접선들(또는, 접평면)이 기판(SUB)의 상면과 이루는 각이 30도 이하, 또는 10도 이하인, 제1 및 제2 격벽들(PW1, PW2)의 일부가 제1 및 제2 격벽들(PW1, PW2)의 상면으로 정의될 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 각각 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 발광 영역(EMA)에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 전극들(ELT1, ELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 제3 방향(DR3)으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자(LD)의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 제3 방향(DR3)으로 진행될 수 있다. 이에 따라, 발광 소자(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자(LD)가 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 9에 도시된 바와 같이 제1 및 제2 전극들(ELT1, ELT2) 각각의 측면 일부와 상면을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA, 도 8 참조)에는 발광 소자(LD)가 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자(LD)가 공급되고, 발광 소자(LD)는 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제2 절연층(INS2)(또는, 절연 패턴)은, 발광 소자(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자(LD)의 상부에 배치되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 커버하지 않고, 발광 소자(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(INS2)은 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 9에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제2 절연층(INS2)은 제1 전극(ELT1)에 대향하는 제1 측면(SS1), 제2 전극(ELT2)에 대향하는 제2 측면(SS2) 및 제1 및 제2 측면들(SS1, SS2) 사이에서 상기 기판(SUB)의 상면과 실질적으로 평행한 상면(US)을 포함할 수 있다. 도 9에 도시된 바와 같이, 제2 절연층(INS2)은 사다리꼴의 단면을 가질 수 있으나, 제2 절연층(INS2)의 단면 형상이 이에 한정되는 것은 아니다.
실시예에 따라, 제2 절연층(INS2)의 두께(TH2)는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께(TH1)의 약 50% 내지 150%의 범위 이내일 수 있다. 예를 들어, 제1 격벽(PW1)의 두께(TH1)가 약 2μm인 경우, 제2 절연층(INS2)의 두께(TH2)는 약 1μm 내지 약 3μm의 범위 이내이거나, 약 1.5μm 내지 약 2.5μm의 범위 이내이거나, 약 2μm 일 수 있다.
도 15f 및 도 15g를 참조하여 후술하여 설명하겠지만, 제1 및 제2 컨택 전극들(CNE1, CNE2)을, 별도의 마스크 없이, 한 번의 식각 공정을 통해 형성하기 위해서는, 제1 격벽(PW1) 및 제2 절연층(INS2) 사이에 형성된 골(trough)의 깊이(DEP1)(즉, 제2 절연층(INS2)의 상면을 기준으로 골의 깊이, 또는, 제2 격벽(PW2) 및 제2 절연층(INS2) 사이에 형성된 골의 깊이(DEP2))는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께(TH1)의 절반보다 크며, 예를 들어, 약 1μm 보다 커야 한다. 따라서, 제2 절연층(INS2)의 두께(TH2)는 제1 격벽(PW1)의 두께(TH1)의 50%보다 클 수 있다.
제2 절연층(INS2)의 두께(TH2)가 두꺼울수록, 제1 및 제2 컨택 전극들(CNE1, CNE2)가 보다 용이하게 형성될 수 있으나, 발광 소자층(LDL)의 두께가 증가되고, 제2 절연층(INS2)에 불량이 발생할 수 있다. 따라서, 제2 절연층(INS2)의 두께(TH2)는 제1 격벽(PW1)의 두께(TH1)의 150%보다 작을 수 있다.
실시예에 따라, 기판(SUB)의 상면을 기준으로, 제2 절연층(INS2)의 상면의 최대 높이는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 상면의 높이(H1)보다 크거나 같을 수 있다.
도 10을 참조하면, 발광 소자(LD)와 중첩하는 제2 절연층(INS2)(또는, 제2 절연층(INS2)의 일부분)의 두께(TH2)는 발광 소자(LD)와 중첩하지 않는(또는, 비중첩하는) 제2 절연층(INS2)의 두께(TH3)와 같을 수 있다. 다만, 발광 소자(LD)에 의해 단차(또는, 높이차)가 발생하므로, 기판(SUB)을 기준으로, 발광 소자(LD)와 중첩하는 제2 절연층(INS2)의 상면(US)의 높이(H2)는, 발광 소자(LD)와 중첩하지 않는 제2 절연층(INS2)의 상면(US)의 높이(H3)보다 클 수 있다.
기판(SUB)을 기준으로, 발광 소자(LD)와 중첩하는 제2 절연층(INS2)의 상면(US)의 높이(H2)는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 상면의 높이(H1)보다 크거나 같을 수 있으며, 발광 소자(LD)와 중첩하지 않는 제2 절연층(INS2)의 상면(US)의 높이(H3)는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 상면의 높이(H1)보다 작을 수 있다.
제1 전극(ELT1)의 두께(예를 들어, 약 0.2μm), 제1 절연층(INS1)의 두께(예를 들어, 약 0.3μm), 및 발광 소자(LD)의 두께를 고려한 경우, 기판(SUB)을 기준으로, 발광 소자(LD)와 중첩하는 제2 절연층(INS2)의 상면(US)의 높이(H2)는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 상면의 높이(H1)와 같을 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 9에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역(예를 들어, 제1 전극(ELT1)의 제1 측면, 또는, 제1 격벽(PW1)의 제1 측면(SS1)) 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제1 단부(EP1)가 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 제2 절연층(INS2)의 제1 측면(SS1) 상에 배치되고, 제2 절연층(INS2)의 상면(US)과 중첩하지 않을 수 있다. 제1 컨택 전극(CNE1)은 제2 절연층(INS2)의 제1 측면(SS1) 전체적으로 커버하며, 제1 컨택 전극(CNE1)의 일단(즉, 제2 절연층(INS2)과 접하는 제1 컨택 전극(CNE1)의 단부)의 높이는 제2 절연층(INS2)의 상면의 높이와 거의 같을 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)의 일 측면 상에 배치되고, 제1 전극(ELT1)의 상면과 중첩하지 않을 수 있다. 제1 컨택 전극(CNE1)은 제1 전극(ELT1)의 일 측면을 전체적으로 커버하며, 제1 컨택 전극(CNE2)의 타단(즉, 제1 전극(ELT1)과 접하는 제1 컨택 전극(CNE1)의 단부)의 높이는 제1 전극(ELT1)의 상면의 높이와 거의 같을 수 있다. 제1 컨택 전극(CNE1)은 제1 격벽(PW1)의 제1 측면(SS1) 상에 배치되고, 제1 격벽(PW1)의 상면(US)과 중첩하지 않을 수 있다. 달리 말해, 평면상에서(즉, 평면상에서 보았을 때), 제1 컨택 전극(CNE1)은 제1 격벽(PW1)의 상면(US)으로부터 이격될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역(일 예로, 제2 전극(ELT2)의 일 측면, 또는, 제2 격벽(PW2)의 일 측면) 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제2 단부(EP2)가 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)은 제2 절연층(INS2)의 제2 측면(SS2) 상에 배치되고, 제2 절연층(INS2)의 상면(US)과 중첩하지 않을 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)의 측면 상에 배치되고, 제2 전극(ELT2)의 상면과 중첩하지 않을 수 있다. 제2 컨택 전극(CNE2)은 제2 격벽(PW2)의 일 측면 상에 배치되고, 제2 격벽(PW2)의 상면과 중첩하지 않을 수 있다.
제3 컨택 전극(CNE3)(또는, 제5 전극)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치되며, 제2 컨택 전극(CNE2)으로부터 이격될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역(일 예로, 제2 전극(ELT2)의 타 측면, 또는, 제2 격벽(PW2)의 타 측면) 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 제3 컨택 전극(CNE3)은, 제2 격벽(PW2)을 기준으로, 제2 컨택 전극(CNE2)과 대칭을 이루며, 제2 컨택 전극(CNE2)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 발광 소자층(LDL)은 더미 컨택 전극(CNE_D1)(또는, 더미 전극)을 더 포함할 수 있다. 더미 컨택 전극(CNE_D1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치되고, 제1 컨택 전극(CNE1)으로부터 이격될 수 있다. 일 예로, 더미 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역(예를 들어, 제1 전극(ELT1)의 제2 측면, 또는, 제1 격벽(PW1)의 제2 측면(SS2)) 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 더미 컨택 전극(CNE_D1)은 어떠한 발광 소자와도 접촉하지 않을 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3)), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3) 및 더미 컨택 전극(CNE0)을 커버하도록, 기판(SUB)의 일면 상에 전면적으로 형성 및/또는 배치될 수 있다. 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제3 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도 9 및 도 10을 참조하여 설명한 바와 같이, 제2 절연층(INS2)의 두께(TH2)는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께(TH1)의 약 50% 내지 150%의 범위 이내이며, 기판(SUB)을 기준으로 제2 절연층(INS2)의 상면의 높이(H2)(또는, 최대 높이)는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 상면의 높이(H1)보다 크거나 같을 수 있다. 따라서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 별도의 마스크(및 노광 공정, 또는 포토리소그래피 공정) 없이, 한번의 식각 공정을 통해 동시에 형성될 수 있다. 한번의 식각 공정을 통해 동시에 형성된 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 격벽들(PW1, PW2))의 측면 상에 각각 배치되며, 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 격벽들(PW1, PW2))의 상면과 중첩하지 않을 수 있다.
도 11a는 도 8의 Q1 영역을 확대한 평면도이다. 도 11b는 도 11a의 Ⅱ-Ⅱ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 도 11a 및 도 11b에는 발광 소자층(LDL, 도 9 참조)을 중심으로, 화소가 간략하게 도시되었다.
먼저, 도 8, 도 9, 도 10, 및 도 11a을 참조하면, 평면상에서, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이의 제1 방향(DR1)으로의 간격은 일정하지 않으며, 제2 방향(DR2) (또는, 제1 격벽(PW1)의 연장 방향)을 따라 달라질 수 있다.
도 11a에 도시된 바와 같이, 발광 소자(LD)와 중첩하는 부분에서 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이의 제1 간격(D1)은, 발광 소자(LD)와 중첩하지 않는 부분에서 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이의 제2 간격(D2)보다 클 수 있다.
도 11b에 도시된 바와 같이, 발광 소자(LD)와 중첩하는 제2 절연층(INS2)의 높이(H2)는 발광 소자(LD)와 중첩하지 않는 제2 절연층(INS2)의 높이(H3)보다 클 수 있다. 즉, 발광 소자(LD)에 의해 제2 절연층(INS2)의 상면에 단차가 발생할 수 있다. 이에 따라, 도 15f를 참조하여 후술할 포토레지스트(즉, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)의 형성을 위해, 제2 절연층(INS2) 상에 형성된 포토레지스트)의 두께가, 제1 방향(DR1)을 따라 달라질 수 있다. 예를 들어, 포토레지스트는 제2 절연층(INS2)의 오목부(또는, 골)에 채워지고, 발광 소자(LD)와 중첩하지 않는 부분에서의 포토레지스트의 두께는 발광 소자(LD)와 중첩하는 부분에서의 포토레지스트의 두께보다 클 수 있다. 따라서, 포토레지스트의 두께가 상대적으로 작은 부분에서 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 상대적으로 많이 식각되고, 포토레지스트의 두께가 상대적으로 큰 부분에서 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 상대적으로 적게 식각될 수 있다. 따라서, 발광 소자(LD)와 중첩하는 부분에서 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이의 제1 간격(D1)은, 발광 소자(LD)와 중첩하지 않는 부분에서 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이의 제2 간격(D2)보다 클 수 있다.
도 12 내지 도 14는 도 8의 Ⅰ-Ⅰ'선을 따라 자른 화소의 다른 예를 나타내는 단면도이다. 도 12 내지 도 14에는 도 9에 대응하는 단면도들이 도시되어 있다. 이하의 실시예에서, 도 9의 화소에 포함된 구성과 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다. 다른 실시예들에서 특별히 설명하지 않은 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
먼저 도 8, 도 9, 및 도 12를 참조하면, 발광 소자층(LDL)은 쉴드층(SHL)을 더 포함할 수 있다.
제1 절연층(INS1)은 제1 격벽(PW1)(또는, 제1 전극(ELT1))의 제2 측면(SS2) 및 상면(US) 일부분 상에도 배치될 수 있다.
쉴드층(SHL)은 제1 절연층(INS1) 상에 배치되며, 제1 격벽(PW1)(또는, 제1 전극(ELT1))의 제2 측면(SS2) 및 상면(US) 일부분 상에 배치될 수 있다. 예를 들어, 쉴드층(SHL)은 평면상에서 발광 영역(EMA, 도 8 참조)을 둘러싸는 형태로 발광 영역(EMA)의 외곽 영역에 배치되어, 뱅크(BNK, 도 8 참조)와 중첩될 수 있다. 또한, 쉴드층(SHL)은, 발광 영역(EMA)의 외곽에 인접한 영역에서, 제1 및 제2 전극들(ELT1, ELT2)의 상부를 커버하도록 형성될 수 있다.
실시예에 따라, 쉴드층(SHL)은 적어도 하나의 도전 물질을 포함한 도전 패턴일 수 있다. 일 예로, 쉴드층(SHL)은 IZO와 같은 투명 도전 물질을 포함하는 적어도 한 층의 투명 도전층으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 쉴드층(SHL)은 다양한 도전 물질로 구성될 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다.
쉴드층(SHL)은 발광 소자(LD)가 발광 영역(EMA)의 내부에 적절히 정렬되도록 할 수 있다. 구체적으로, 쉴드층(SHL)은 인접한 화소들의 사이에서 발생하는 전계를 상쇄시킬 수 있다. 이에 따라, 화소들의 외곽에 발광 소자(LD)가 정렬되는 것이 방지되고, 상기 발광 소자(LD)가 각 화소(PXL)의 발광 영역(EMA) 내부에 적절히 정렬될 수 있다.
쉴드층(SHL)은 전기적으로 고립된 플로팅(floating) 상태일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 쉴드층(SHL)은 소정의 기준 전압원에 연결될 수도 있다.
더미 컨택 전극(CNE_D1)은 쉴드층(SHL)의 일 측면(또는, 경사면) 상에 형성되며, 더미 컨택 전극(CNE_D1)의 일단(즉, 쉴드층(SHL)과 접하는 더미 컨택 전극(CNE_D1)의 단부)의 높이는 쉴드층(SHL)의 상면의 높이와 거의 같을 수 있다.
도 9 및 도 13을 참조하면, 기판(SUB)을 기준으로, 제2 절연층(INS2_1)(또는, 절연 패턴)의 상면의 높이(H2_1)(또는, 최대 높이)는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 높이(H1)보다 클 수 있다.
예를 들어, 발광 소자(LD)와 중첩하는 제2 절연층(INS2_1)의 높이(H2_1)는 제1 전극(ELT1)의 상면의 높이와 실질적으로 동일할 수 있다. 예를 들어, 발광 소자(LD)와 중첩하지 않는 제2 절연층(INS2_1)의 높이(H3_1)는 제1 격벽(PW1)의 상면의 높이(H1)와 실질적으로 같을 수 있다.
이 경우, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이, 제2 절연층(INS2_1)의 상면 상에서, 보다 용이하게 상호 분리되어 형성될 수 있다. 또한, 제1 전극(ELT1)과 접하는 제1 컨택 전극(CNE1)의 일 부분의 과도한 식각이 방지되고, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 보다 안정적으로 접속하며, 제1 컨택 전극(CNE1) 및 제1 전극(ELT1)간의 접촉 저항이 감소될 수 있다.
도 9 및 도 14를 참조하면, 화소 회로층(PCL_1)은 패시베이션막(PSV)을 포함하지 않을 수 있다.
제1 및 제2 격벽들(PW1_1, PW2_1)(및 제3 격벽(PW3_1))은 층간 절연막(ILD) 상에 직접적으로 형성될 수 있다.
예를 들어, 제1 격벽(PW1_1)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 커버할 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 제1 격벽(PW1_1)을 관통하는 제1 컨택홀(CH1_1)을 통해, 제1 전극(ELT1)에 접속되거나 전기적으로 연결될 수 있다. 예를 들어, 제2 격벽(PW2_1)은 브리지 패턴(BRP)을 커버할 수 있다. 제2 전원 라인(PL2)은, 브리지 패턴(BRP) 및 제2 격벽(PW2_1)을 관통하는 제2 컨택홀(CH2_1)을 통해, 제2 전극(ELT2)에 접속되거나 전기적으로 연결될 수 있다. 즉, 도 6a 내지 도 7b를 참조하여 설명한 화소 회로(PXC)를 구성하는 회로 소자들은 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3))과 중첩하여 배치될 수 있다.
제1 및 제2 격벽들(PW1, PW2)을 포함하는 층은 화소 회로층(PCL_1)의 상면을 평탄화 시키며, 또한, 발광 소자(LD)가 배치될 수 있는 공간을 제공할 수 있다. 패시베이션막(PSV)이 생략됨에 따라, 표시 장치의 제조 공정이 보다 단순화될 수 있다.
도 15a 내지 도 15h는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다. 도 15a 내지 도 15h에서는, 도 9를 참조하여 설명한 화소 회로층(PCL) 중 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저, 도 9, 도 13 및 도 15a를 참조하면, 기판(SUB) 상에 형성된 화소 회로층(PCL)이 준비될 수 있다.
제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3))은 화소 회로층(PCL) 상에 형성될 수 있다. 예를 들어, 도 9를 참조하여 설명한 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL)의 패시베이션막(PSV) 상에 형성될 수 있다. 다른 예로, 도 14를 참조하여 설명한 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 층간 절연막(ILD) 상에 배치될 수도 있다. 제1 및 제2 격벽들(PW1, PW2)은 제1 방향(DR1)을 따라 상호 이격되어 배치될 수 있다.
도 15b를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 격벽들(PW1, PW2) 상에 각각 형성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다. 제1 전극(ELT1)은 제1 격벽(PW1)과 중첩하며, 제1 격벽(PW1)을 커버할 수 있다. 제2 전극(ELT2)은 제2 격벽(PW2)과 중첩하며, 제2 격벽(PW2)을 커버할 수 있다.
도 15c를 참조하면, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2) 및 패시베이션막(PSV) 상에 형성될 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)의 일 영역 및 제1 및 제2 전극들(ELT1, ELT2)에 의해 노출된 패시베이션막(PSV)을 커버하도록, 패시베이션막(PSV) 상에 형성되거나 패터닝 될 수 있다.
도 15d를 참조하면, 제1 격벽(PW1) 및 제2 격벽(PW2) 사이에 발광 소자(LD)가 배치되고, 발광 소자(LD) 상에 제2 절연층(INS2_1)이 배치될 수 있다.
발광 소자(LD)는 도 8을 참조하여 설명한 발광 영역(EMA)에 공급되거나 배치될 수 있다. 발광 소자(LD)는 소정의 용액(또는, 용매) 내에 분산되어 잉크젯 방식 등을 통해 발광 영역에 공급될 수 있다. 다만, 발광 소자(LD)의 공급 방식이 이에 한정되지는 않으며, 이 외에도 다양한 방식을 통해 발광 소자(LD)가 발광 영역에 공급될 수 있다.
이후, 제1 및 제2 전극들(ELT1, ELT2)에 정렬 전압이 인가되고, 발광 영역에 전계가 형성될 수 있다. 이에 따라, 발광 소자(LD)는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 자가 정렬할 수 있다.
제1 전극(ELT1)에는 그라운드 전압(GND)이 인가되고, 제2 전극(ELT2)에는 교류 전압(AC)이 인가될 수 있다. 이와 달리, 제1 전극(ELT1)에는 교류 전압(AC)이 인가되고, 제2 전극(ELT2)에는 그라운드 전압(GND)이 인가될 수 있다.
발광 소자(LD)의 공급 및 정렬 단계는 순차 또는 동시에 진행될 수 있다. 예를 들어, 발광 영역에 발광 소자(LD)를 공급함과 동시에, 제1 전극(ELT1) 및 제2 전극(ELT2)에 정렬 전압을 공급하여 발광 소자(LD)를 정렬할 수 있다. 다른 예로, 발광 영역에 발광 소자(LD)를 공급한 이후에, 제1 전극(ELT1) 및 제2 전극(ELT2)에 정렬 전압을 공급하여 발광 소자(LD)를 정렬할 수도 있다. 즉, 발광 소자(LD)의 공급 및 정렬 단계의 순서 및/또는 그 방식 등이 특별히 한정되지는 않는다.
발광 소자(LD)가 정렬된 이후에 용액을 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
제2 절연층(INS2_1)은, 발광 소자(LD), 즉, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자(LD)의 상부에 형성될 수 있다. 제2 절연층(INS2_1)은 제1 절연층(INS1)과 발광 소자들(LD)의 사이의 이격 공간에 채워질 수도 있다.
제2 절연층(INS2_1)을 부분적으로 패터닝하여 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출시킬 수 있다. 또한, 제2 절연층(INS2)의 패턴 형성시 제1 절연층(INS1)이 부분적으로 제거될 수도 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2)이 노출될 수도 있다.
도 9를 참조하여 설명한 바와 같이, 제2 절연층(INS2_1)의 두께는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께의 약 50% 내지 150%의 범위 이내일 수 있다. 또한, 도 9를 참조하여 설명한 바와 같이, 기판을 기준으로, 제2 절연층(INS2_1)의 상면의 높이(또는, 최대 높이)는 제1 격벽(PW1)의 상면의 높이보다 크거나 같을 수 있다. 예를 들어, 기판을 기준으로, 발광 소자(LD)와 중첩하는 제2 절연층(INS2_1)의 상면의 높이는 제1 격벽(PW1)의 상면의 높이보다 크며, 제1 전극(ELT1)의 상면의 높이와 같을 수 있다. 예를 들어, 기판을 기준으로, 발광 소자(LD)와 중첩하지 않는 제2 절연층(INS2_1)의 상면의 높이는 제1 격벽(PW1)의 상면의 높이와 같을 수 있다.
도 15e를 참조하면, 컨택 전극층(CNE0)(또는, 모 전극층)이 제2 절연층(INS2_1), 제1 절연층(INS1), 및 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록, 패시베이션막(PSV) 상에 전면적으로 형성될 수 있다.
도 15f를 참조하면, 컨택 전극층(CNE0) 상에 포토레지스트(PR)(또는, 포토레지스트층)이 형성될 수 있다. 포토레지스트(PR)는 포지티브 타입(positive type)의 포토레지스트 조성물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
포토레지스트(PR)는, 제1 격벽(PW1) 및 제2 절연층(INS2_1) 사이에 및 제2 격벽(PW2) 및 제2 절연층(INS2_1) 사이에 채워질 수 있다. 따라서, 제2 절연층(INS2_1)(및 제1 및 제2 격벽들(PW1, PW2))과 중첩하지 않는 포토레지스트(PR)의 두께(TH_P2)는, 제2 절연층(INS2_1)(및 제1 및 제2 격벽들(PW1, PW2))과 중첩하는 포토레지스트(PR)의 두께(TH_P1)보다 클 수 있다. 후술하는 식각 공정에서, 제2 절연층(INS2_1)(및 제1 및 제2 격벽들(PW1, PW2))과 중첩하지 않는 포토레지스트(PR)가 제거되지 않도록(즉, 제2 절연층(INS2_1)(및 제1 및 제2 격벽들(PW1, PW2))과 중첩하는 포토레지스트(PR)만이 제거되도록), 제2 절연층(INS2_1)의 두께는 충분히 커야한다.
도 15g를 참조하면, 식각 공정(또는, 식각 기술)을 통해, 제2 절연층(INS2_1)(및 제1 및 제2 격벽들(PW1, PW2))과 중첩하는, 포토레지스트(PR)의 일부와 컨택 전극층(CNE0)의 일부가 제거될 수 있다. 예를 들어, 기체 플라즈마 또는 활성화된 기체를 이용한 건식 식각(dry etching)을 통해, 도 15f에 도시된 구조물은, 일정 두께(예를 들어, 포토레지스트(PR)의 상면으로부터 제2 절연층(INS2_1)의 상면까지 제3 방향(DR3)으로의 두께)만큼, 전면적으로 식각될 수 있다. 따라서, 제2 절연층(INS2_1)과 중첩하는 컨택 전극층(CNE0)의 일부가 제거되고, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성될 수 있다. 포토레지스트(PR) 및 컨택 전극층(CNE0)의 식각 속도가 다르더라도, 제1 및 제2 격벽들(PW1, PW2))과 중첩하지 않는 포토레지스트(PR)(즉, 상대적으로 두꺼운 포토레지스트(PR)의 일 부분)는 식각 과정에서 잔존하며, 하부의 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보호할 수 있다.
또한, 제1 및 제2 격벽들(PW1, PW2)과 중첩하는 컨택 전극층(CNE0)의 일부가 제거됨으로써, 더미 컨택 전극(CNE_D1) 및 제3 컨택 전극(CNE3)이 형성될 수 있다.
참고로, 노광 기술을 이용하여 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 동시에 형성할 수도 있다. 예를 들어, 제2 절연층(INS2_1)과 중첩하는 컨택 전극층(CNE0)의 일부를, 노광기를 이용하여 제거함으로써, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 동시에 형성될 수 있다. 그러나, 제2 절연층(INS2_1)은 발광 소자(LD)의 양 단부를 노출시켜야 하므로, 제2 절연층(INS2_1)의 상면의 폭(즉, 제1 방향(DR1)으로의 폭)은 발광 소자(LD)의 길이보다 작으며, 노광기의 스펙(또는, 해상도)에 따라 제2 절연층(INS2_1)의 상면에서, 컨택 전극층(CNE0)을 분리하는 것은 용이하지 않을 수 있다. 이에 따라, 특정 제조 방법에 의하면, 제1 컨택 전극(CNE1)이 먼저 형성되고, 이후, 별도의 절연층이 제1 컨택 전극(CNE1) 상에 형성되며, 상기 절연층 상에 제2 컨택 전극(CNE2)이 형성될 수 있다. 이 경우, 표시 장치의 제조 공정이 복잡해 질 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 제2 절연층(INS2_1)에 의한 포토레지스트(PR)의 단차(또는, 두께 편차) 및 식각 기술을 이용하여, 노광기의 제약으로부터 벗어나, 추가 공정(및 마스크) 없이, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 보다 간단하고 용이하게 형성할 수 있다.
도 15h를 참조하면, 포토레지스트(PR)의 잔사가 제거될 수 있다. 예를 들어, 별도의 박리액(즉, 건식 식각 잔사 제거용 박리제(stripper for removing dry etching residue), 포토레지스트 박리제)을 이용하여, 제1 및 제2 격벽들(PW1, PW2)과 중첩하지 않는 영역에 잔존하는 포토레지스트(PR)가 제거될 수 있다.
이후, 제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3)), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3) 및 더미 컨택 전극(CNE0)을 커버하도록, 기판(SUB)의 일면 상에 전면적으로 형성될 수 있다.
도 15a 내지 도 15h를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제2 절연층(INS2_1)을 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께의 약 50% 내지 약 150% 범위의 두께를 가지도록 형성하고, 컨택 전극층(CNE0) 상에 포토레지스트(PR)를 형성하며, 건식 식각 기술을 통해 포토레지스트(PR)의 일부 및 컨택 전극층(CNE0)의 일부(즉, 제2 절연층(INS2_1)과 중첩하는 일부분)을 제거함으로써, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다. 즉, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은, 별도의 마스크를 이용하지 않고, 동시에 형성될 수 있다. 따라서, 표시 장치의 제조 공정이 단순화될 수 있다.
도 16은 도 5의 표시 장치에 포함된 화소의 다른 예를 나타내는 평면도이다. 도 16에는 도 8에 대응하는 도면이 도시되어 있다. 도 17은 도 16의 Ⅲ-Ⅲ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 도 17에는 도 9에 대응하는 도면이 도시되어 있다.
먼저 도 8 및 도 16을 참조하면, 화소(PXL_1)는 제1 컨택 전극(CNE1_1) 및 제2 컨택 전극(CNE2_1)을 포함한다는 점에서, 도 8의 화소(PXL)와 상이하다. 제1 컨택 전극(CNE1_1) 및 제2 컨택 전극(CNE2_1)을 제외하고, 화소(PXL_1)는 도 8의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 컨택 전극(CNE1_1)은, 발광 소자들(LD)의 제1 단부 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제1 단부를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다. 제1 컨택 전극(CNE1_1)의 제1 방향(DR1)으로의 폭은 제1 격벽(PW1)의 제1 방향(DR1)으로의 폭보다 클 수 있다.
유사하게, 제2 컨택 전극(CNE2_1)은, 발광 소자들(LD)의 제2 단부 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제2 단부를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다. 제2 컨택 전극(CNE2_1)의 제2 방향(DR2)으로의 폭은 제2 격벽(PW2)의 제2 방향(DR2)으로의 폭보다 클 수 있다.
도 9 및 도 17을 참조하면, 화소(PXL_1)는 제2 절연층(INS2_2)(또는, 절연 패턴), 제1 컨택 전극(CNE1_1) 및 제2 컨택 전극(CNE2_1)을 포함한다는 점에서, 도 9의 화소와 상이하다. 제2 절연층(INS2_2), 제1 컨택 전극(CNE1_1) 및 제2 컨택 전극(CNE2_1)을 제외하고, 화소(PXL_1)는 도 9의 화소와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제2 절연층(INS2_2)의 두께는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께의 약 100% 내지 150%의 범위 이내일 수 있다. 예를 들어, 제1 격벽(PW1)의 두께(TH1)가 약 2μm인 경우, 약 2μm 내지 약 3μm의 범위 이내이거나, 약 2μm 일 수 있다.
기판(SUB)을 기준으로, 제2 절연층(INS2_2)의 상면의 높이는, 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 높이(H1)보다 클 수 있다.
예를 들어, 발광 소자(LD)와 중첩하는 제2 절연층(INS2)의 높이(H2_2)는 제1 전극(ELT1)의 상면의 높이보다 클 수 있다. 예를 들어, 발광 소자(LD)와 중첩하지 않는 제2 절연층(INS2)의 높이(H3_2)는 제1 전극(ELT1)의 상면의 높이보다 크거나, 실질적으로 같을 수 있다.
이 경우, 제1 컨택 전극(CNE1)은 제1 격벽(PW1)(또는, 제1 전극(ELT1))의 상면(US)과 제1 및 제2 측면들(SS1, SS2) 상에서 연속적으로 형성될 수 있다. 즉, 제1 컨택 전극(CNE1)은 제1 격벽(PW1)의 상면(US) 상에서 분리되지 않고, 제1 격벽(PW1)(또는, 제1 전극(ELT1))을 커버할 수 있다.
유사하게, 제2 컨택 전극(CNE2)은 제2 격벽(PW2)(또는, 제2 전극(ELT2))의 상면과 양 측면들 상에서 연속적으로 형성될 수 있다. 즉, 제2 컨택 전극(CNE2)은 제2 격벽(PW2)의 상면 상에서 분리되지 않고, 제2 격벽(PW2)(또는, 제2 전극(ELT2))을 커버할 수 있다.
도 16 및 도 17을 참조하여 설명한 바와 같이, 제2 절연층(INS2_2)의 두께는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께의 약 100% 내지 150%의 범위 이내이며, 기판(SUB)을 기준으로 제2 절연층(INS2_2)의 상면의 높이는 제1 및 제2 격벽들(PW1, PW2)(또는, 제1 및 제2 전극들(ELT1, ELT2))의 상면의 높이보다 크거나 같을 수 있다. 따라서, 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 제1 및 제2 전극들(ELT1, ELT2) 사이에 접촉 면적이 증가되고, 제1 및 제2 전극들(ELT1, ELT2) 및 발광 소자(LD)가 보다 안정적으로 연결될 수 있다.
도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다. 도 18a 내지 도 18c에는 도 15f 내지 도 15h에 대응하는 도면들이 도시되어 있다. 도 18a 내지 도 18c에서는, 도 17을 참조하여 설명한 화소 회로층(PCL) 중 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 17 및 도 18a를 참조하면, 패시베이션막(PSV)(또는, 기판(SUB) 상에 형성된 화소 회로층(PCL)), 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3)), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자(LD), 제2 절연층(INS2_2), 및 컨택 전극층(CNE0)을 포함하는 구조물이 준비될 수 있다.
도 15a 내지 도 15e를 참조하여 설명한 바와 같이, 패시베이션막(PSV) 상에, 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3)), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자(LD), 제2 절연층(INS2_2), 및 컨택 전극층(CNE0)이 순차적으로 형성될 수 있다.
도 17을 참조하여 설명한 바와 같이, 제2 절연층(INS2_2)의 두께는 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께의 약 100% 내지 150%의 범위 이내일 수 있다. 도 17을 참조하여 설명한 바와 같이, 기판을 기준으로, 제2 절연층(INS2_2)의 상면의 높이는 제1 격벽(PW1)의 상면의 높이보다 크며, 또한, 제1 전극(ELT1)의 상면의 높이보다 클 수 있다.
컨택 전극층(CNE0) 상에 포토레지스트(PR)(또는, 포토레지시트층)이 형성될 수 있다. 포토레지스트(PR)는, 제1 격벽(PW1) 및 제2 절연층(INS2_2) 사이에 및 제2 격벽(PW2) 및 제2 절연층(INS2_2) 사이에 채워질 수 있다. 한편, 제2 절연층(INS2_2)의 상면이 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 격벽들(PW1, PW2))의 상면보다 돌출되므로, 제2 절연층(INS2_2) 상의 포토레지스트(PR)가 제1 및 제2 전극들(ELT1, ELT2)을 향해 퍼지고, 제2 절연층(INS2_2)과 중첩하는 포토레지스트(PR)의 두께가 다른 부분(즉, 제2 절연층(INS2_2)과 중첩하지 않는 부분)에서의 두께보다 작아질 수 있다.
도 18b를 참조하면, 식각 공정(또는, 식각 기술)을 통해, 제2 절연층(INS2_2)과 중첩하는 포토레지스트(PR)의 일부와 컨택 전극층(CNE0)의 일부가 제거될 수 있다. 예를 들어, 건식 식각 기술을 통해, 도 18a에 도시된 구조물은, 일정 두께(예를 들어, 제2 절연층(INS2_2)과 중첩하는 포토레지스트(PR)의 상면으로부터 제2 절연층(INS2_2)의 상면까지 제3 방향(DR3)으로의 두께)만큼, 전면적으로 식각될 수 있다. 따라서, 제2 절연층(INS2_2)과 중첩하는 컨택 전극층(CNE0)의 일부가 제거되고, 제1 컨택 전극(CNE1_1) 및 제2 컨택 전극(CNE2_2)이 형성될 수 있다.
또한, 제1 및 제2 격벽들(PW1, PW2)과 중첩하는 컨택 전극층(CNE0)의 일부가 제거됨으로써, 더미 컨택 전극(CNE_D1) 및 제3 컨택 전극(CNE3)이 형성될 수 있다.
제2 절연층(INS2_2)과 중첩하는 포토레지스트(PR)의 일부만이 제거되고, 예를 들어, 제1 및 제2 격벽들(PW1, PW2)과 중첩하는 포토레지스트(PR)는 잔존할 수 있다. 따라서, 제1 컨택 전극(CNE1)은 제1 격벽(PW1) 상에서 복수의 컨택 전극들로 분리되지 않고, 하나의 전극으로 유지될 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 제2 격벽(PW2) 상에서 복수의 컨택 전극들로 분리되지 않고, 하나의 전극으로 유지될 수 있다.
도 18c를 참조하면, 포토레지스트(PR)의 잔사가 제거될 수 있다. 예를 들어, 별도의 박리액을 이용하여, 제2 절연층(INS2_2)과 중첩하지 않는 영역에 잔존하는 포토레지스트(PR)가 제거될 수 있다.
이후, 제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3)), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1_1, CNE2_1)을 커버하도록, 기판(SUB)의 일면 상에 전면적으로 형성될 수 있다.
도 18a 내지 도 18c를 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 제2 절연층(INS2_1)을 제1 격벽(PW1)(및/또는, 제2 격벽(PW2))의 두께의 약 100% 내지 약 150% 범위의 두께를 가지도록 형성하고, 컨택 전극층(CNE0) 상에 포토레지스트(PR)를 형성할 수 있다. 또한, 표시 장치의 제조 방법은, 건식 식각 기술을 통해 포토레지스트(PR)의 일부 및 컨택 전극층(CNE0)의 일부(즉, 제2 절연층(INS2_2)과 중첩하는 일부분)만을 제거함으로써, 평면상 제1 및 제2 격벽들(PW1, PW2)를 각각 커버하는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성할 수 있다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BRP: 브리지 패턴
CNE1, CNE2, CNE3: 제1 내지 제3 컨택 전극들
CNL1, CNL2: 제1 및 제2 연결 전극들
ELT1, ELT2: 제1 및 제2 전극들
INS1, INS2, INS3: 제1 내지 제3 절연층들
LD: 발광 소자
PL1, PL2: 제1 및 제2 전원 라인들
PW1, PW2, PW3: 제1 내지 제3 격벽들
PSV: 패시베이션막
PW: 격벽
PXL: 화소
SHL: 쉴드층
SUB: 기판
T1: 제1 트랜지스터

Claims (20)

  1. 기판;
    상기 기판 상에 배치되되, 상호 이격된 제1 격벽 및 제2 격벽;
    상기 제1 격벽 상에 배치되는 제1 전극 및 상기 제2 격벽 상에 배치되는 제2 전극;
    상기 기판 상에서 상기 제1 격벽 및 상기 제2 격벽 사이에 배치되는 발광 소자;
    상기 발광 소자 상에 배치되고, 상기 제1 격벽 및 상기 제2 격벽에 각각 인접한 상기 발광 소자의 제1 단부 및 제2 단부를 각각 노출시키는 절연 패턴;
    상기 제1 전극 및 상기 발광 소자의 상기 제1 단부와 접속하는 제3 전극; 및
    상기 제2 전극 및 상기 발광 소자의 상기 제2 단부와 접속하는 제4 전극을 포함하고,
    상기 절연 패턴의 두께는 상기 제1 격벽의 두께의 50% 내지 150%의 범위 이내인, 표시 장치.
  2. 제1 항에 있어서, 상기 제3 전극 및 상기 제4 전극은 상호 동일한 물질을 포함하고, 상호 동일한 층에 형성되는, 표시 장치.
  3. 제1 항에 있어서, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 최대 높이는, 상기 제1 격벽 또는 제2 격벽의 상면의 높이보다 크거나 같은, 표시 장치.
  4. 제3 항에 있어서, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 최대 높이는, 상기 제1 격벽의 상면의 높이와 같은, 표시 장치.
  5. 제3 항에 있어서, 상기 절연 패턴은 상기 제1 전극 및 상기 제2 전극에 각각 대향하는 측면들 및 상기 측면들 사이의 상면을 포함하고,
    상기 제3 전극은 상기 절연 패턴의 상면과 중첩하지 않는, 표시 장치.
  6. 제5 항에 있어서, 상기 제1 격벽은 상기 발광 소자의 제1 단부에 대향하는 제1 측면 및 상기 기판의 상면과 평행한 상면을 포함하고,
    상기 제3 전극은 상기 제1 격벽의 제1 측면 상에 배치되는, 표시 장치.
  7. 제6 항에 있어서, 상기 제3 전극은 상기 제1 격벽의 상면과 중첩하지 않는, 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 격벽의 제1 측면에 대향하는 상기 제1 격벽의 제2 측면에 접속하며 상기 제3 전극으로부터 이격된 더미 전극; 및
    상기 제2 격벽의 일 측면 상에서 상기 제4 전극으로부터 이격되어 배치되는 제5 전극을 더 포함하는, 표시 장치.
  9. 제6 항에 있어서, 상기 기판을 기준으로, 상기 발광 소자의 제1 단부와 접속하는 상기 제3 전극의 일단의 높이는, 상기 제1 전극과 접속하는 상기 제3 전극의 타단의 높이와 같은, 표시 장치.
  10. 제1 항에 있어서, 평면상에서, 상기 제3 전극 및 상기 제4 전극 사이의 간격은, 상기 격벽의 연장 방향을 따라 달라지는, 표시 장치.
  11. 제10 항에 있어서, 상기 발광 소자와 중첩하는 부분에서 상기 제3 전극 및 상기 제4 전극 사이의 간격은, 상기 발광 소자와 비중첩하는 부분에서 상기 제3 전극 및 상기 제4 전극 사이의 간격보다 큰, 표시 장치.
  12. 제1 항에 있어서, 상기 기판을 기준으로, 상기 발광 소자와 중첩하는 상기 절연 패턴의 상면의 높이는 상기 제1 전극의 상면의 최대 높이와 같거나, 상기 발광 소자와 비중첩하는 상기 절연 패턴의 상면의 높이는 상기 제1 격벽의 상면의 높이와 같은, 표시 장치.
  13. 제1 항에 있어서, 상기 기판을 기준으로, 상기 절연 패턴의 상면의 높이는, 상기 제1 전극의 상면의 최대 높이보다 큰, 표시 장치.
  14. 제13 항에 있어서, 상기 제1 격벽은 상기 기판의 상면과 평행한 상면을 포함하고, 상기 제3 전극은 상기 제1 격벽의 상면과 중첩하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 기판 및 상기 제1 격벽 사이에 배치되고, 상기 제1 전극 또는 상기 제2 전극과 전기적으로 연결되는 적어도 하나의 트랜지스터를 포함하는 화소 회로층을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서, 상기 제1 격벽은 상기 적어도 하나의 트랜지스터의 소스 전극 및 드레인 전극 중 하나를 직접적으로 커버하고,
    상기 적어도 하나의 트랜지스터의 소스 전극 및 드레인 전극 중 상기 하나는 상기 제1 격벽에 형성된 컨택홀을 통해 상기 제1 전극 또는 상기 제2 전극에 연결되는, 표시 장치.
  17. 기판 상에 상호 이격된 제1 격벽 및 제2 격벽을 형성하는 단계;
    상기 제1 격벽 및 상기 제2 격벽 상에 각각 배치되는 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 격벽 및 상기 제2 격벽 사이에 발광 소자를 정렬하는 단계;
    상기 발광 소자 상에 상기 제1 격벽 및 상기 제2 격벽에 각각 인접한 상기 발광 소자의 제1 단부 및 제2 단부를 각각 노출시키는 절연 패턴을 형성하는 단계;
    상기 기판 상에, 상기 제1 전극, 상기 제2 전극 및 상기 절연 패턴을 커버하는 전극층을 형성하는 단계;
    상기 전극층 상에 포토레지스트를 형성하는 단계; 및
    식각 기술을 이용하여 상기 포토레지스트의 적어도 일부 및 상기 절연 패턴과 중첩하는 상기 전극층의 제1 부분을 제거하여, 상기 전극층으로부터 제3 전극 및 제4 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 절연 패턴의 두께는 상기 제1 격벽의 두께의 50% 내지 150%의 범위 이내인, 표시 장치의 제조 방법.
  19. 제18 항에 있어서, 상기 제3 전극 및 제4 전극을 형성하는 단계는,
    상기 제1 격벽과 중첩하는 상기 전극층의 일부를 제거하여 상기 전극층으로부터 더미 전극을 형성하는 단계를 포함하고,
    상기 더미 전극은 상기 제3 전극으로부터 이격된, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 기판을 기준으로, 상기 절연 패턴의 상면의 높이는, 상기 제1 전극의 상면의 최대 높이보다 큰, 표시 장치의 제조 방법.
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