KR20220053766A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20220053766A
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Abstract

표시 장치는, 제1 영역과 제2 영역을 각각 포함하는 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 제1 색의 광을 방출하는 복수의 발광 소자들을 포함한 표시 소자부를 포함할 수 있다. 여기서, 상기 표시 소자부는, 상기 기판의 제1 면 상에 위치하며 상기 제2 영역에 대응된 컬러 필터; 상기 컬러 필터 상에 제공되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 발광 소자들; 상기 제1 전극 상에 제공되는 제1 접촉 전극과 상기 제2 전극 상에 제공되는 제2 접촉 전극; 및 상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 색의 광을 제2 색의 광으로 변환하여 방출하는 색 변환 입자들을 구비한 컬러 변환층을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 데스 스페이스를 최소화하고 마스크 수를 줄여 단순한 제조 공정으로 형성된 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 영역과 제2 영역을 각각 포함하는 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 제1 색의 광을 방출하는 복수의 발광 소자들을 포함한 표시 소자부를 포함할 수 있다. 여기서, 상기 표시 소자부는, 상기 기판의 제1 면 상에 위치하며 상기 제2 영역에 대응된 컬러 필터; 상기 컬러 필터 상에 제공되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 발광 소자들; 상기 제1 전극 상에 제공되는 제1 접촉 전극과 상기 제2 전극 상에 제공되는 제2 접촉 전극; 및 상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 색의 광을 제2 색의 광으로 변환하여 방출하는 색 변환 입자들을 구비한 컬러 변환층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 영역은 상기 제2 색의 광이 방출되는 발광 영역을 포함할 수 있다. 단면 상에서 볼 때, 상기 컬러 필터와 상기 컬러 변환층은 상기 제2 영역에서 상기 발광 소자들을 사이에 두고 서로 중첩할 수 있다.
일 실시예에 있어서, 상기 화소는, 상기 제1 영역에 대응되도록 상기 제1 면 상에 제공되는 적어도 하나의 트랜지스터; 상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인; 및 상기 트랜지스터 및 상기 신호 라인 상에 제공된 제1 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 영역에 대응되도록 상기 제1 절연층 상에 제공된 제1 브릿지 패턴 및 제2 브릿지 패턴; 및 상기 제1 및 제2 브릿지 패턴들 상에 제공되며, 상기 제1 브릿지 패턴의 일부, 상기 제1 전극의 일부, 및 상기 제2 전극의 일부를 각각 노출하는 제2 절연층을 더 포함할 수 있다. 여기서, 상기 제2 브릿지 패턴은 상기 제1 및 제2 전극들 중 하나의 전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 및 제2 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응되는 개구를 구비한 차광층을 더 포함할 수 있다. 여기서, 상기 컬러 변환층은 상기 개구 내에 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 영역에서 상기 제1 브릿지 패턴 상에 위치하며 상기 제1 브릿지 패턴과 전기적으로 연결된 제1 도전 패턴; 및 상기 제2 영역에서 상기 컬러 변환층 상에 위치한 제2 도전 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 동일 물질을 포함할 수 있다. 여기서, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 소정의 반사율을 갖는 도전 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 도전 패턴은 상기 컬러 변환층에서 방출된 상기 제2 색의 광을 상기 기판의 제1 면과 마주보는 제2 면으로 유도하는 가이드 부재일 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 도전 패턴과 상기 제2 도전 패턴 상에 제공되며, 상기 제1 도전 패턴의 일 영역을 노출하는 평탄화층; 및 상기 평탄화층 상에 제공된 패드 전극을 더 포함할 수 있다. 여기서, 상기 패드 전극은 노출된 상기 제1 도전 패턴과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 패드 전극 상에 위치하며 상기 패드 전극의 일 영역을 노출하는 적어도 하나의 관통 홀을 포함하는 보호 필름; 및 상기 관통 홀 내에 위치하며 상기 패드 전극과 전기적으로 연결된 연결 부재를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 보호 필름 상에 제공되며, 상기 연결 부재를 통해 상기 패드 전극과 전기적으로 연결된 구동부를 더 포함할 수 있다. 여기서, 상기 구동부는 상기 기판의 제1 면 상에서 상기 화소의 상부에 위치할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 영역에서 상기 발광 영역에 인접하도록 위치하는 뱅크를 더 포함할 수 있다. 여기서, 상기 차광층은 상기 뱅크 상에 위치할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 영역에 대응되도록 상기 제1 접촉 전극과 상기 제2 절연층 사이 및 상기 제2 접촉 전극과 상기 제2 절연층 사이에 제공된 뱅크 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 면과 마주보는 상기 기판의 제2 면에 제공된 편광 필름을 더 포함할 수 있다.
상술한 실시예에 따른 표시 장치는, 기판 상에 제1 및 제2 영역들을 갖는 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하여 제조될 수 있다.
일 실시예에 있어서, 상기 화소를 제공하는 단계는, 상기 기판의 제1 면 상에 적어도 하나의 트랜지스터 및 상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인을 형성하는 단계; 상기 트랜지스터 및 상기 신호 라인 상에 제1 절연층을 형성하는 단계; 상기 제2 영역에 대응되도록 상기 제1 절연층 상에 컬러 필터를 형성하는 단계; 상기 컬러 필터를 포함한 상기 제1 절연층 상에 복수 개의 컨택 홀들을 포함한 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 제1 및 제2 브릿지 패턴들을 형성하는 단계; 상기 제2 영역에 대응되도록 상기 제1 및 제2 브릿지 패턴들을 포함한 상기 제2 절연층 상에 제1 전극과 제2 전극을 형성하는 단계; 상기 제1 전극과 상기 제2 전극 사이에 제1 색의 광을 방출하는 발광 소자들을 정렬하는 단계; 상기 발광 소자들 상에 제1 및 제2 접촉 전극들을 형성하는 단계; 상기 제1 영역에 제공되며, 상기 제1 및 제2 접촉 전극들을 노출하는 개구를 포함한 차광층을 형성하는 단계; 및 상기 개구 내에 컬러 변환층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치 및 그의 제조 방법은, 기판의 제1 면(또는 상부 면) 상에 영상 표시를 위한 화소들을 형성하고, 상기 화소들 상에 패드 전극을 형성하며, 상기 패드 전극 상에 상기 패드 전극과 전기적으로 연결되는 구동부를 배치하여 상기 기판의 동일한 제1 면(또는 상부 면) 상에 화소들과 구동부를 순차적으로 제공할 수 있다. 이에 따라, 표시 장치의 제조 공정이 단순해질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 컬러 변환층 상에 반사 부재를 배치하여 컬러 변환층에서 기판의 제1 면(또는 상부 면) 방향으로 방출되는 광을 제1 면과 마주보는 제2 면(또는 하부 면) 방향으로 유도하여 상기 컬러 변환층 상에 배치된 구성들에 의한 광의 손실을 최소화할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 스크린 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 4는 도 3의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 7은 도 6의 발광 소자의 단면도이다.
도 8은 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 9는 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 10 및 도 11은 도 9의 Ⅲ ~ Ⅲ'선에 따른 단면도들이다.
도 12 및 도 13은 도 9의 Ⅳ ~ Ⅳ'선에 따른 단면도들이다.
도 14는 도 4의 EA 부분의 개략적인 확대 단면도이다.
도 15 내지 도 35는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 멀티 스크린 표시 장치를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 4는 도 3의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 5는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 표시 장치들(DD)을 포함하는 멀티 스크린 표시 장치(TDD)일 수 있다. 표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
멀티 스크린 표시 장치(TDD)(“타일드 디스플레이(Tield display)”라고도 함)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 복수의 표시 장치들(DD) 및 하우징(HS)을 포함한다. 복수의 표시 장치들(DD)은 개별 영상을 표시하거나, 하나의 영상을 분할하여 표시할 수 있다. 복수의 표시 장치들(DD)은 서로 동일한 종류, 구조, 크기 또는 방식의 표시 패널들을 포함할 수 있으나, 이에 한정되지 않는다.
복수의 표시 장치들(DD)은 매트릭스 형태로 배열될 수 있다. 매트릭스 형태는 적어도 하나 이상의 행과 적어도 둘 이상의 열을 포함할 수 있다.
하우징(HS)은 복수의 표시 장치들(DD)이 하나의 멀티 스크린 표시 장치(TDD)를 구성할 수 있도록 표시 장치들(DD)을 물리적으로 결합할 수 있다. 이러한 하우징(HS)은 표시 장치들(DD)의 일 면(일 예로, 상부 면)에 배치되어 복수의 표시 장치들(DD)의 움직임을 제어 또는 고정할 수 있다. 표시 장치들(DD) 각각은, 적어도 하나의 체결 부재(FL)를 통해 탈부착 가능하게 하우징(HS)에 체결될 수 있다. 이에 따라, 하우징(HS)으로부터 표시 장치(DD)의 탈부착이 용이하기 때문에, 하나의 표시 장치(DD)에 불량이 발생한 경우 손 쉽게 리페어가 가능할 수 있다.
복수의 표시 장치들(DD) 각각은 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치들(DD) 각각이 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치들(DD) 각각이 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 각각의 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 각각의 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
각각의 표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 각각의 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 각각의 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면(또는 입력 면)에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시 장치들(DD) 사이의 경계 영역에 위치한 비표시 영역(DD_NDA), 일 예로, 심(seam) 영역으로 인해 멀티 스크린 표시 장치(TDD)의 화면에 표시되는 영상은 단절될 수 있다. 특히, 비표시 영역(DD_NDA)의 폭(또는 면적)이 상대적으로 큰 경우, 표시 장치들(DD) 사이의 경계 영역에서 영상의 단절감이 심화될 수 있다.
반면, 비표시 영역(DD_NDA)의 폭(또는 면적)이 축소되는 경우, 표시 장치(DD)의 크기를 증가시키지 않고 표시 영역(DD_DA)의 크기를 확장시킬 수 있다. 이에 따라, 보다 큰 표시 영역(DD_DA)을 제공할 수 있다. 또한, 비표시 영역(DD_NDA)이 축소될 경우, 복수의 표시 장치들(DD)을 이용하여 멀티 스크린 표시 장치(TDD)를 구현할 때, 표시 장치들(DD) 사이의 경계가 시인되는 것을 최소화하고, 보다 자연스러운 화면을 구성할 수 있다.
각각의 표시 장치(DD)는 표시부(DPP)와 구동부(DRP)를 포함할 수 있다.
표시부(DPP)는 영상을 표시할 수 있다. 표시부(DPP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시부(DPP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광형 표시 패널이 사용될 수 있다. 표시부(DPP)로 비발광형 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시부(DPP)로 광을 공급하는 백라이트 유닛과 같은 별도의 광원을 구비할 수 있다.
표시부(DPP)는 기판(SUB), 화소들(PXL), 및 보호 필름(PTF)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 이와 다들 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 가요성을 갖는 폴리이미드로 이루어질 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
표시부(DPP)의 표시 영역(DA)은 해당 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 표시부(DPP)의 비표시 영역(NDA)은 해당 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다.
화소들(PXL)은 기판(SUB)의 일 면 상에 제공될 수 있다. 설명의 편의를 위해, 도 5에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다. 화소들(PXL) 각각은 광을 방출하는 적어도 하나의 발광 소자를 포함할 수 있다. 발광 소자에 대한 상세한 설명은 도 6 및 도 7을 참고하여 후술한다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
기판(SUB)의 비표시 영역(NDA)에는 상기 화소들(PXL)과 전기적으로 연결된 배선부가 배치될 수 있다. 배선부는 구동부(DRP)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬-아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬-아웃(fan-out) 라인일 수 있다.
보호 필름(PTF)은 화소들(PXL) 상에 제공될 수 있다. 보호 필름(PTF)은 기판(SUB)과 동일한 물질을 포함하거나 기판(SUB)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 보호 필름(PTF)은 적어도 하나의 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL)은 화소들(PXL)이 제공되는 표시 영역(DA) 내에 분산되어 배치되며, 보호 필름(PTF)을 관통하도록 형성될 수 있다. 관통 홀(THL) 내에는 연결 부재(CM)가 제공될 수 있다.
연결 부재(CM)는 전도성 접착 부재일 수 있다. 연결 부재(CM)는 화소들(PXL) 상에 위치한 패드 전극(PD)과 표시부(DPP) 상에 위치한 구동부(DRP)를 전기적으로 연결할 수 있다. 여기서, 전도성 접착 부재는 이방 전도성 필름(anisotropic conductive film)으로 제공될 수 있다.
구동부(DRP)는 표시부(DPP)의 보호 필름(PTF) 상에 배치되어 상술한 연결 부재(CM) 및 패드 전극(PD)을 통해 화소들(PXL)과 전기적으로 연결될 수 있다. 구동부(DRP)는 각 화소(PXL)에 구비된 발광 소자와 전기적으로 연결된 구동 칩이 실장된 회로 기판(미도시)을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 7은 도 6의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 6 및 도 7에 도시된 실시예에 한정되지는 않는다.
도 6 및 도 7을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수도 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)는 길이(L)과 직경(D)이 동일한 로드 형상, 바 형상, 또는 기둥 형상을 가질 수도 있다.
발광 소자(LD)가 길이(L) 방향으로 긴 경우, 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 산화타이타늄(TiOx) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 8은 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 8은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 8에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 5 내지 도 8을 참조하면, 하나의 화소(PXL, 이하 ‘화소’라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 도 8에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
도 8에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 8에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 8에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 9는 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 10 및 도 11은 도 9의 Ⅲ ~ Ⅲ'선에 따른 단면도들이며, 도 12 및 도 13은 도 9의 Ⅳ ~ Ⅳ'선에 따른 단면도들이다.
편의를 위하여, 도 9에서는 j번째 화소 열 및 i번째 화소 행의 교차 영역에 배치된 하나의 화소(PXL)를 기준으로, 상기 화소(PXL)에 연결된 스캔 라인(Si), 제어 라인(CLi), 데이터 라인(Dj), 전원 라인들(PL1, PL2), 및 초기화 전원 라인(IPL)을 도시하였다.
이와 더불어, 설명의 편의를 위하여 상기 화소(PXL)에 제공된 배선들에 있어서, 데이터 신호가 인가되는 j번째 열의 데이터 라인(Dj)을 “데이터 라인(Dj)”이라 명명하고, i번째 행의 스캔 라인을 “스캔 라인(Si)”이라 명명하고, 제1 구동 전원(VDD)이 인가되는 전원 라인을 “제1 전원 라인(PL1)”이라 명명하며, 제2 구동 전원(VSS)이 인가되는 전원 라인을 “제2 전원 라인(PL2)”이라 명명한다.
도 9 내지 도 13에서는 각각의 화소(PXL)의 발광 영역(EMA)이 2개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 상기 발광 영역(EMA)에 배치되는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 10 내지 도 13에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
추가적으로, 도 9 내지 도 13에 있어서 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 5, 도 9 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 기판(SUB)의 표시 영역(DA)에 마련된 화소 영역(PXA)에 배치될 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 및 제2 절연층들(INS1, INS2), 캡핑 레이어(CPL) 등을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공된 제1 도전층, 게이트 절연층(GI) 상에 제공된 제2 도전층, 제1 층간 절연층(ILD1) 상에 제공된 제3 도전층, 보호층(PSV) 상에 제공된 제4 도전층, 제4 도전층 상에 제공된 제5 도전층, 제2 절연층(INS2) 상에 제공된 제6 도전층, 및 캡핑 레이어(CPL) 상에 제공된 제7 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
기판(SUB)은 제3 방향(DR3)으로 서로 마주보는 제1 면(SF1)과 제2 면(SF2)을 포함할 수 있다.
제1 면(SF1) 상에는 화소(PXL)와 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 스캔 라인(Si), 데이터 라인(Dj), 제어 라인(CLi), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
스캔 라인(Si)은 제1 방향(DR1)(또는 수평 방향)으로 연장될 수 있다. 스캔 라인(Si)에는 스캔 신호가 인가될 수 있다. 스캔 라인(Si)은 도 8을 참고하여 설명한 i번째 스캔 라인(Si)일 수 있다. 스캔 라인(Si)은 게이트 절연층(GI) 상에 제공된 제2 도전층일 수 있다. 제2 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
데이터 라인(Dj)은 제2 방향(DR2)(또는 수직 방향)으로 연장될 수 있다. 데이터 라인(Dj)에는 데이터 신호가 인가될 수 있다. 데이터 라인(Dj)은 도 8을 참고하여 설명한 j번째 데이터 라인(Dj)일 수 있다. 데이터 라인(Dj)은 화소(PXL)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 데이터 라인(Dj)은 제1 층간 절연층(ILD1) 상에 제공되는 제3 도전층일 수 있다.
제3 도전층은 제2 도전층과 동일한 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제어 라인(CLi)은 스캔 라인(Si)과 이격되게 제1 방향(DR1)을 따라 연장될 수 있다. 제어 라인(CLi)에는 제어 신호가 인가될 수 있다. 제어 라인(CLi)은 도 8을 참고하여 설명한 i번째 제어 라인(CLi)일 수 있다. 제어 라인(CLi)은 스캔 라인(Si)과 동일한 층에 제공 및/또는 형성될 수 있다. 일 예로, 제어 라인(CLi)은 게이트 절연층(GI) 상에 제공되는 제2 도전층일 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 상기 제1 전원 라인(PL1)은 도 8을 참고하여 설명한 제1 전원 라인(PL1)일 수 있다. 제1 전원 라인(PL1)은 제2 방향(DR2)을 따라 연장되며 화소 영역(PXA)에서 데이터 라인(Dj)과 제1 방향(DR1)으로 이격되도록 배치될 수 있다. 제1 전원 라인(PL1)은 데이터 라인(Dj)과 동일한 층에 제공될 수 있다. 일 예로, 제1 전원 라인(PL1)은 제1 층간 절연층(ILD1) 상에 제공되는 제3 도전층일 수 있다.
제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 상기 제2 전원 라인(PL2)은 도 8을 참고하여 설명한 제2 전원 라인(PL2)일 수 있다. 제2 전원 라인(PL2)은 제1 방향(DR1)을 따라 연장될 수 있다. 제2 전원 라인(PL2)은 보호층(PSV) 상에 제공되는 제4 도전층일 수 있다. 제4 도전층은 제2 도전층과 동일한 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
초기화 전원 라인(IPL)은 제1 방향(DR1)으로 연장되며, 제어 라인(CLi)과 이격되게 배치될 수 있다. 초기화 전원 라인(IPL)은 도 8을 참고하여 설명한 j번째 센싱 라인(SENj)일 수 있다. 초기화 전원 라인(IPL)은 화소 영역(PXA)에 배치된 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 초기화 전원 라인(IPL)은 게이트 절연층(GI) 상에 제공되는 제2 도전층일 수 있다. 스캔 라인(Si), 제어 라인(CLi), 및 초기화 전원 라인(IPL)은 동일한 층에 제공 및/또는 형성될 수 있다.
화소 영역(PXA)의 발광 영역(EMA)에는 발광 소자들(LD)이 위치할 수 있고 상기 화소 영역(PXA)의 주변 영역에는 상기 발광 소자들(LD)을 구동하기 위한 회로 소자들이 배치될 수 있다.
일 실시예에 있어서, 화소 영역(PXA)은 일 방향, 일 예로, 제2 방향(DR2)을 따라 구획된 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)에는 화소 회로부(PCL)가 위치할 수 있고, 제2 영역(A2)에는 표시 소자부(DPL)가 위치할 수 있다. 제1 영역(A1)은 발광 영역(EMA)에 인접한 주변 영역에 대응될 수 있고, 제2 영역(A2)은 발광 영역(EMA)에 대응될 수 있다. 여기서, 주변 영역은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
편의를 위하여, 화소 회로부(PCL)를 우선적으로 설명한 후, 표시 소자부(DPL)에 대해 설명한다.
화소 회로부(PCL)는 제1 영역(A1)에 위치하는 바텀 금속층(BML), 화소 회로(도 8의 'PXC' 참고), 및 화소 회로(PXC)에 전기적으로 연결된 신호 라인들을 포함할 수 있다.
바텀 금속층(BML)은 기판(SUB) 상에 제공 및/또는 형성될 수 있다. 바텀 금속층(BML)은 기판(SUB)의 제2 면(SF2)(또는 하부면)을 통해 유입된 광이 화소(PXL)의 제1 트랜지스터(T1)로 진행되는 것을 차단하는 광 차단막일 수 있다. 특히, 바텀 금속층(BML)은 기판(SUB)의 제2 면(SF2)을 통해 유입된 광이 제1 트랜지스터(T1)의 반도체층으로 진행하는 것을 차단하여 상기 제1 트랜지스터(T1)의 오동작을 방지할 수 있다. 이를 위해, 바텀 금속층(BML)은 제1 트랜지스터(T1)와 중첩되도록 기판(SUB) 상에 위치할 수 있다. 일 예로, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩되도록 기판(SUB) 상에 위치할 수 있다. 본 발명의 일 실시예에 있어서, 바텀 금속층(BML)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 도전층은 제2 도전층과 동일한 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
바텀 금속층(BML)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 전기적 및/또는 물리적으로 연결될 수 있다.
상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있으며, 평면 및 단면 상에서 볼 때 바텀 금속층(BML)과 중첩할 수 있다. 상부 전극(UE)은 데이터 라인(Dj) 및 제1 전원 라인(PL1)과 동일 층에 제공되고, 동일 재료를 포함하고, 동일 공정으로 형성될 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 제1 층간 절연층(ILD1)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
상부 전극(UE)의 일 영역은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 연결될 수 있다. 또한, 상부 전극(UE)의 다른 영역은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다. 결국, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)과 연결될 수 있다.
상술한 바와 같이, 바텀 금속층(BML)이 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결되면, 제2 구동 전원(VSS)의 스윙 폭 마진을 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 절연(GE1)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
버퍼층(BFL)은 제1 도전층 상에 제공되며, 화소 회로(PXC)에 불순물 등이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 버퍼층(BFL) 상에 제공된 제1 내지 제3 트랜지스터들(T1 ~ T3), 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 도 8을 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제2 트랜지스터(T2)는 도 8을 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제3 트랜지스터(T3)는 도 8을 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 게이트 전압(또는 게이트 신호)의 구동 범위가 넓어지게 될 수 있다. 이로 인하여, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 이에 따라, 제1 드레인 영역(DE1)으로 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 스캔 라인(Si)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 스캔 라인(Si)의 일부로 제공되거나 상기 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다. 제2 게이트 전극(GE2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
상술한 실시예에서, 제2 게이트 전극(GE2)이 스캔 라인(Si)과 일체로 제공되어 상기 스캔 라인(Si)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 게이트 전극(GE2)은 스캔 라인(Si)과 비일체로 제공되어 별도의 연결 수단 등을 통해 상기 스캔 라인(Si)과 전기적으로 연결될 수도 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀을 통해 데이터 라인(Dj)에 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제어 라인(CLi)과 일체로 제공될 수 있다. 이 경우, 제3 게이트 전극(GE3)은 제어 라인(CLi)의 일부로 제공되거나 상기 제어 라인(CLi)으로부터 돌출된 형상으로 제공될 수 있다. 제3 게이트 전극(GE3)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
상술한 실시예에서, 제3 게이트 전극(GE3)이 제어 라인(CLi)과 일체로 제공되어 상기 제어 라인(CLi)과 전기적으로 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 게이트 전극(GE3)은 제어 라인(CLi)과 비일체로 제공되어 별도의 연결 수단 등을 통해 상기 제어 라인(CLi)과 전기적으로 연결될 수도 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 연결 배선(CNL)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
연결 배선(CNL)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 연결 배선(CNL)의 일 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 제3 드레인 영역(DE3)에 전기적으로 연결될 수 있다. 연결 배선(CNL)의 타 단은 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 여기서, 상기 스토리지 커패시터(Cst)는 도 8을 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
하부 전극(LE)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 하부 전극(LE)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 하부 전극(LE)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
상부 전극(UE)은, 평면 상에서 볼 때, 하부 전극(LE)과 중첩하여 배치되며, 하부 전극(LE)보다 큰 면적(또는 크기)을 갖도록 설계될 수 있다. 상부 전극(UE)은, 평면 상에서 볼 때, 제1 소스 영역(SE1)과 중첩할 수 있고, 바텀 금속층(BML)과 중첩할 수 있다. 상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 상부 전극(UE)은 데이터 라인(Dj) 및 제1 전원 라인(PL1)과 동일한 층에 제공 및/또는 형성될 수 있다.
상부 전극(UE)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1), 제3 트랜지스터(T3)의 제3 소스 영역(SE3), 및 바텀 금속층(BML)과 전기적으로 연결될 수 있다.
화소 회로부(PCL)는 화소 영역(PXA)의 제1 영역(A1)에 위치한 제1 및 제2 브릿지 패턴들(BRP1, BRP2)을 더 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 보호층(PSV) 상에 제공되는 제4 도전층일 수 있다. 제1 브릿지 패턴(BRP1)은 차광층(LBP)의 제1 개구(OP1)와 중첩하며 데이터 라인(Dj)과 패드 전극(PD)을 전기적으로 연결하기 위한 제1 중간 매개체일 수 있다. 제1 브릿지 패턴(BRP1)은 제2 전원 라인(PL2)과 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제1 브릿지 패턴(BRP1)의 일 단은 제2 층간 절연층(ILD2)과 보호층(PSV)을 관통하는 컨택 홀(CH)을 통해 데이터 라인(Dj)과 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)의 타 단은 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통해 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 보호층(PSV) 상에서 제1 브릿지 패턴(BRP1)과 이격되도록 배치되는 제4 도전층일 수 있다. 제2 브릿지 패턴(BRP2)은 화소 회로부(PCL)의 일부 구성, 일 예로, 스토리지 커패시터(Cst)와 표시 소자부(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)을 전기적으로 연결하는 중간 매개체일 수 있다.
제2 브릿지 패턴(BRP2)의 일 단은 제2 층간 절연층(ILD2)과 보호층(PSV)을 관통하는 컨택 홀(CH)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)의 타 단은 제1 전극(EL1)과 전기적으로 연결될 수 있다.
제2 층간 절연층(ILD2)은 데이터 라인(Dj), 상부 전극(UE), 및 제1 전원 라인(PL1) 상에 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
제2 층간 절연층(ILD2) 상에 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
상술한 실시예에 있어서, 데이터 라인(Dj) 및 제1 전원 라인(PL1)은 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2) 모두에 걸쳐 제공되는 구성일 수 있다.
제1 및 제2 브릿지 패턴들(BRP1, BRP2) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제1 영역(A1)에서 제1 절연층(INS1)은 제1 브릿지 패턴(BRP1)의 일부를 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 제공 및/또는 형성될 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK) 상에 차광층(LBP)이 제공 및/또는 형성될 수 있다.
차광층(LBP)은 상기 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 이 경우, 차광층(LBP)은 블랙 매트릭스일 수 있다. 상기 차광층(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다. 실시예에 따라, 차광층(LBP)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 상기 화소 영역(PXA)의 제2 영역(A2)에 위치한 발광 소자들(LD)에서 방출된 광을 표시 장치(도 3의 'DD' 참고)의 화상 표시 방향으로 더욱 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
차광층(LBP)은 화소(PXL)의 화소 영역(PXA)에서 차광층(LBP)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구를 포함할 수 있다. 화소(PXL)의 발광 영역(EMA)은 차광층(LBP)의 개구에 의해 정의될 수 있다. 일 예로, 차광층(LBP)는 화소(PXL)의 화소 영역(PXA)에서 상기 차광층(LBP)의 하부에 위치한 구성들을 노출하는 제1 내지 제3 개구들(OP1 ~ OP3)을 포함할 수 있다. 화소(PXL)의 발광 영역(EMA)은 차광층(LBP)의 제2 개구(OP2)에 대응될 수 있다.
차광층(LBP)은 화소 영역(PXA)의 주변 영역에 위치한 뱅크(BNK) 상에 위치하여 상기 뱅크(BNK)와 함께 댐부(DAM)를 구현할 수 있다. 댐부(DAM)에 의해 둘러싸인 영역은 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)과 대응될 수 있다. 즉, 댐부(DAM)는 화소(PXL)의 발광 영역(EMA)을 둘러쌀 수 있다.
댐부(DAM)는 화소(PXL)에서 광이 방출되는 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 실시예에 있어서, 댐부(DAM)는 화소(PXL)에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 공급하는 과정에서, 상기 컬러 변환층(CCL)이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 예로, 댐부(DAM)에 의해 화소(PXL)의 발광 영역(EMA)이 최종적으로 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)이 공급(또는 투입)될 수 있다.
차광층(LBP)의 제1 개구(OP1)는 화소 영역(PXA)의 제1 영역(A1)에 위치할 수 있다. 제1 개구(OP1)는 제2 개구(OP2)로부터 이격되어 위치할 수 있다. 차광층(LBP)의 제1 개구(OP1)는 제1 브릿지 패턴(BRP)과 중첩할 수 있다.
차광층(LBP)의 제2 개구(OP2)는 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 제2 개구(OP2)는 제1 및 제3 개구들(OP1, OP3)로부터 이격되어 위치할 수 있다. 제2 개구(OP2)는 발광 소자들(LD) 및 상기 발광 소자들(LD)에 전기적 신호를 인가하는 전극들과 중첩할 수 있다.
차광층(LBP)의 제3 개구(OP3)는 화소 영역(PXA)의 제1 영역(A1)에 위치할 수 있다. 제3 개구(OP3)는 제2 개구(OP2)로부터 이격되어 위치할 수 있다. 차광층(LBP)은 제2 전원 라인(PL2)과 제4 전극(EL4)의 전기적 접촉부와 중첩할 수 있다.
차광층(LBP) 상에는 캡핑 레이어(CPL)가 제공 및/또는 형성될 수 있다.
캡핑 레이어(CPL)는 게이트 절연층(GI)과 동일한 물질을 포함하거나 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 캡핑 레이어(CPL)는 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 캡핑 레이어(CPL)는 제1 브릿지 패턴(BRP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
캡핑 레이어(CPL) 상에 제1 도전 패턴(CP1)이 제공 및/또는 형성될 수 있다.
제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)과 전기적으로 연결되어 데이터 라인(Dj)과 패드 전극(PD)을 전기적으로 연결하는 제2 중간 매개체일 수 있다. 일 실시예에 있어서, 제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)과 함께 데이터 라인(Dj)과 패드 전극(PD)을 전기적으로 연결하는 연결 수단일 수 있다.
제1 도전 패턴(CP1)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 도전 패턴(CP1)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 도전 패턴(CP1)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)(또는 기판(SUB)의 하부 면 방향)으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다.
제1 도전 패턴(CP1) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다.
오버 코트층(OC)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(OC)은 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 오버 코트층(OC)은 제1 도전 패턴(CP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
오버 코트층(OC) 상에는 패드 전극(PD)이 제공 및/또는 형성될 수 있다.
패드 전극(PD)은 오버 코트층(OC) 상에 제공되어 노출된 제1 도전 패턴(CP1)과 전기적 및/또는 물리적으로 연결될 수 있다. 패드 전극(PD)은 구동부(도 4의 'DRP' 참고)와 화소(PXL)를 전기적으로 연결하는 구성일 수 있다.
패드 전극(PD)의 일 단은 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있고, 그의 타 단은 보호 필름(PTF)의 관통 홀(THL)에 제공된 연결 부재(CM)와 전기적으로 연결될 수 있다. 일 예로, 패드 전극(PD)은 연결 부재(CM) 및 제1 도전 패턴(CP1)을 통해 구동부(DRP)와 데이터 라인(Dj)을 전기적으로 연결하여 상기 데이터 라인(Dj)으로 데이터 신호를 전달할 수 있다.
패드 전극(PD) 상에는 보호 필름(PTF)이 제공 및/또는 형성될 수 있다. 보호 필름(PTF)은 도 1 내지 도 5를 참고하여 설명한 보호 필름(PTF)일 수 있다.
보호 필름(PTF)은 적어도 하나의 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL)은 보호 필름(PTF)를 관통하도록 형성될 수 있으며, 관통 홀(THL) 내에는 연결 부재(CM)가 제공될 수 있다.
연결 부재(CM)는 전도성 접착 부재로 구성될 수 있으며, 패드 전극(PD)과 구동부(DRP)를 전기적으로 연결하는 구성일 수 있다. 일 실시예에 있어서, 연결 부재(CM)는 이방 전도성 필름(anisotropic conductive film)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 화소(PXL)의 표시 소자부(DPL)에 대해 설명한다.
표시 소자부(DPL)는 화소(PXL)가 배치되는 화소 영역(PXA)의 제2 영역(A2)에 위치한 컬러 필터(CF), 제1 내지 제4 전극들(EL1 ~ EL4), 발광 소자들(LD), 제1 및 제2 접촉 전극들(CNE1, CNE2), 중간 전극(CTE), 컬러 변환층(CCL), 제2 도전 패턴(CP2)을 포함할 수 있다.
또한, 표시 소자부(DPL)는 화소 회로부(PCL)와 동일한 절연층들을 포함할 수 있다. 일 예로, 표시 소자부(DPL)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 절연층(INS1)을 포함할 수 있다. 표시 소자부(DPL)의 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 절연층(INS1) 각각은 화소 회로부(PCL)의 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2), 보호층(PSV), 제1 절연층(INS1)과 동일한 구성에 해당하므로, 이에 대한 자세한 설명은 생략하기로 한다.
제2 영역(A2)의 제2 층간 절연층(ILD2) 상에는 컬러 필터(CF)가 제공 및/또는 형성될 수 있다.
컬러 필터(CF)는 화소(PXL)의 발광 영역(EMA)에 대응되도록 제2 층간 절연층(ILD2) 상에 제공될 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)에서 방출되어 기판(SUB)의 제2 면(SF2) 방향으로 진행하는 제2 색의 광을 선택적으로 투과시킬 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다.
컬러 필터(CF) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다. 보호층(PSV)은 화소 회로부(PSV)의 보호층(PSV)과 동일한 구성일 수 있다.
보호층(PSV) 상에는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 제공 및/또는 형성될 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)은, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에는 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 전극들)로부터 분리될 수 있다.
화소(PXL)의 발광 영역(EMA)에서, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 제1 방향(DR1)을 따라 인접한 전극과 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)은 제2 전극(EL2)과 이격되게 배치될 수 있고, 상기 제2 전극(EL2)은 제3 전극(EL3)과 이격되게 배치될 수 있으며, 상기 제3 전극(EL3)은 제4 전극(EL4)과 이격되게 배치될 수 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이는 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이는 서로 상이할 수도 있다.
제1 내지 제4 전극들(EL1 ~ EL4)은 발광 소자들(LD) 각각에서 방출되는 광을 손실없이 투과하기 위하여 투명 도전성 물질(또는 재료)로 구성될 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다.
제1 전극(EL1)은 화소(PXL)의 제1 영역(A1)으로 일부가 연장되어 제2 브릿지 패턴(BRP2)과 중첩될 수 있다. 일 예로, 제1 전극(EL1)의 일부는 제1 영역(A1)에서 제2 브릿지 패턴(BRP2) 상에 제공될 수 있다. 이에 따라, 제1 전극(EL1)은 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제4 전극(EL4)은 화소(PXL)의 제1 영역(A1)으로 일부가 연장되어 제2 전원 라인(PL2)과 중첩될 수 있다. 일 예로, 제4 전극(EL4)의 일부는 제1 영역(A1)에서 제2 전원 라인(PL2) 상에 제공될 수 있다. 이에 따라, 제4 전극(EL4)은 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은, 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 대응하는 패드 전극(PD)으로부터 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각으로 전달되는 정렬 신호들(또는 정렬 전압들)은, 제1 내지 제4 전극들(EL1 ~ EL4)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각으로 전달되는 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
화소(PXL)의 발광 영역(EMA)에서, 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(도 8의 'SET1' 참고)을 구성하고, 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(도 8의 'SET2' 참고)을 구성할 수 있다.
일 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 해당 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제1 전극(EL1)은 상기 발광 유닛(EMU)의 애노드일 수 있고, 제2 직렬 단(SET2)에 포함된 제4 전극(EL4)은 상기 발광 유닛(EMU)의 캐소드일 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 화소 회로부(PCL)의 제1 절연층(INS1)과 동일한 구성일 수 있다. 제1 절연층(INS1)은 제1 내지 제4 전극들(EL1 ~ EL4)을 전면적으로 커버하도록 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 제1 및 제4 전극들(EL1, EL4) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)의 공급 및 정렬 이후 발광 소자들(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제2 영역(A2)에서 제1 및 제4 전극들(EL1, EL4) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다.
발광 소자들(LD)은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 방출할 수 있다. 일 실시예에 있어서, 발광 소자들(LD) 각각은 제1 색의 광을 방출할 수 있다. 여기서, 제1 색의 광은 단파장대의 청색 광일 수 있다.
발광 소자들(LD) 각각은, 평면 및 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 개의 전극들 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호가 인가되면, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 길이(도 6의 'L' 참고) 방향이 제1 방향(DR1)과 평행한 발광 소자들(LD)이 정렬되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 일부는, 인접한 두 전극들 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게 정렬될 수도 있다. 또한, 실시예에 따라, 인접한 두 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(도 8의 'LDr' 참고)가 더 배치될 수도 있다.
일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자들(LD1) 및 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에 배치될 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에서 동일한 방향으로 정렬될 수 있다. 일 예로, 제1 발광 소자들(LD1) 각각의 일 단부는 제1 전극(EL1)에 연결되고, 그의 타 단부는 제2 전극(EL2)에 연결될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 동일한 방향으로 병렬 연결된 제1 발광 소자들(LD1)과 함께 제1 직렬 단('SET1)을 구성할 수 있다.
제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에서 동일한 방향으로 정렬될 수 있다. 일 예로, 제2 발광 소자들(LD2) 각각의 일 단부는 제3 전극(EL3)에 연결되고, 그의 타 단부는 제4 전극(EL4)에 연결될 수 있다. 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 동일한 방향으로 연결된 제2 발광 소자들(LD2)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 상술한 발광 소자들(LD)이 광원으로 적용되는 표시 장치(DD)의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 상에는 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)이 제공 및/또는 형성될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CEN2)과 중간 전극(CTE)은 제1 내지 제4 전극들(EL1 ~ EL4)과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(EL1) 상에 제공 및/또는 형성될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 외부로 노출된 제1 전극(EL1)과 직접 접촉하여 상기 제1 전극(EL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성되어 상기 제1 발광 소자들(LD1) 각각의 일 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제1 전극(EL1)과 제1 발광 소자들(LD1) 각각의 일 단부는 제1 접촉 전극(CNE1)을 통해 서로 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제4 전극(EL4) 상에 제공 및/또는 형성될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 외부로 노출된 제4 전극(EL4)과 직접 접촉하여 상기 제4 전극(EL4)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제2 접촉 전극(CNE2)은 제2 발광 소자들(LD2) 각각의 타 단부와 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제4 전극(EL4)과 제2 발광 소자들(LD2) 각각의 타 단부는 제2 접촉 전극(CNE2)을 통해 서로 전기적으로 연결될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 접촉 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
평면 상에서 볼 때, 제1 및 제2 접촉 전극들(CNE1, CNE2) 각각은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 및 제2 접촉 전극들(CNE1, CNE2) 각각의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장된 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상에 제공되며, 평면 상에서 볼 때, 제2 전극(EL2)과 중첩할 수 있다. 제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 배치되어 상기 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제1 중간 전극(CTE1)은 각 화소(PXL)의 발광 영역(EMA)에서 제1 발광 소자들(LD1) 각각의 타 단부 상에 배치되어 상기 제1 발광 소자들(LD1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제3 전극(EL3) 상에 제공되며, 평면 상에서 볼 때, 제3 전극(EL3)과 중첩할 수 있다. 제2 중간 전극(CTE2)은 제3 전극(EL3) 상의 제1 절연층(INS1) 상에 배치되어 상기 제3 전극(EL3)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 각 화소(PXL)의 발광 영역(EMA)에서 제2 발광 소자들(LD2) 각각의 일 단부 상에 배치되어 상기 제2 발광 소자들(LD2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다. 상기 제1 중간 전극(CTE1)은 도 8을 참고하여 설명한 제1 중간 전극(CTE1)과 동일한 구성일 수 있고, 상기 제2 중간 전극(CTE2)은 도 8을 참고하여 설명한 제2 중간 전극(CTE2)과 동일한 구성일 수 있다. 중간 전극(CTE)은 제1 발광 소자들(LD1) 각각의 타 단부와 제2 발광 소자들(LD2) 각각의 일 단부를 전기적으로 연결하는 브릿지 전극(또는 연결 전극)으로 활용될 수 있다. 즉, 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 브릿지 전극(또는 연결 전극)일 수 있다.
제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2), 및 중간 전극(CTE)은 평면 및 단면 상에서 서로 이격되게 배치될 수 있다.
제1 접촉 전극(CNE1)은 중간 전극(CTE)의 일 영역, 일 예로, 제1 중간 전극(CTE1)과 마주볼 수 있다. 제1 접촉 전극(CNE1)과 제1 중간 전극(CTE1)은 동일한 방향, 일 예로, 제2 방향(DR2)으로 연장될 수 있다. 제1 접촉 전극(CNE1)과 제1 중간 전극(CTE1)은 제1 방향(DR1)으로 이격될 수 있다. 제2 접촉 전극(CNE2)은 중간 전극(CTE)의 다른 영역, 일 예로, 제2 중간 전극(CTE2)과 마주볼 수 있다. 제2 접촉 전극(CNE2)과 제2 중간 전극(CTE2)은 상기 제2 방향(DR2)으로 연장될 수 있다. 제2 접촉 전극(CNE2)과 제2 중간 전극(CTE2)은 제1 방향(DR1)으로 이격될 수 있다.
중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향(일 예로, 기판(SUB)의 제2 면(SF2) 방향)으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다.
중간 전극(CTE)은, 제1 및 제2 접촉 전극들(CNE1, CNE2)과 동일한 층에 제공되어 동일한 공정을 통해 형성될 수 있다. 일 예로, 중간 전극(CTE)과 제1 및 제2 접촉 전극들(CNE1, CNE2)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 중간 전극(CTE)은 제1 및 제2 접촉 전극들(CNE1, CNE2)과 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다.
상술한 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)은 화소(PXL)의 제2 영역(A2), 일 예로, 발광 영역(EMA)에 대응되게 위치할 수 있다. 구체적으로, 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)은 차광층(LBP)의 제2 개구(OP2)에 대응되도록 제1 절연층(INS1) 상에 제공될 수 있다.
실시예에 따라, 제1 및 제2 접촉 전극들(CNE1, CNE2), 중간 전극(CTE) 각각과 제1 절연층(INS1) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 13에 도시된 바와 같이, 제2 중간 전극(CTE2) 및 제2 접촉 전극(CNE2) 각각과 제1 절연층(INS1) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 화소(PXL)의 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 제1 색의 광을 컬러 변환층(CCL)으로 유도하는 가이드 부재일 수 있다. 구체적으로, 뱅크 패턴(BNKP)은, 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE) 각각의 적어도 일부를 지지하여 상기 제1 및 제2 접촉 전극들(CNE1, CNE2)과 상기 중간 전극(CTE) 각각이 제3 방향(DR3)으로 돌출된 형상을 갖도록 그 표면 프로파일(또는 형상)을 변경하여 발광 소자들(LD)에서 방출된 제1 색의 광을 목적하는 방향으로 더욱 유도하는 가이드 부재일 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다. 일 실시예에 있어서, 뱅크 패턴(BNKP)은 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
뱅크 패턴(BNKP)은, 제1 절연층(INS1)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 제1 절연층(INS1)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE) 상에 컬러 변환층(CCL)이 제공 및/또는 형성될수 있다.
컬러 변환층(CCL)은 특정 색상에 대응되는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 변환층(CCL)은, 화소(PXL)에 배치된 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 화소(PXL)가 적색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 상기 화소(PXL)가 녹색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 상기 화소(PXL)가 청색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
컬러 변환층(CCL) 상에는 캡핑 레이어(CPL)가 제공 및/또는 형성될 수 있다. 캡핑 레이어(CPL)는 화소(PXL)의 제1 영역(A1)에 위치하는 캡핑 레이어(CPL)와 동일한 구성일 수 있다. 캡핑 레이어(CPL)는 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 캡핑 레이어(CPL)는 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 캡핑 레이어(CPL)는 컬러 변환층(CCL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 변환층(CCL)으로 유입되는 것을 차단할 수 있다.
캡핑 레이어(CPL) 상에는 제2 도전 패턴(CP2)이 제공 및/또는 형성될 수 있다.
제2 도전 패턴(CP2)은 발광 영역(EMA)과 대응되도록 캡핑 레이어(CPL) 상에 제공 및/또는 형성될 수 있다. 제2 도전 패턴(CP2)은 컬러 변환층(CCL)에서 방출된 제2 색의 광을 표시 장치(DD)의 화상 표시 방향(기판(SUB)의 제2 면(SF2) 방향)으로 유도하는 가이드 부재일 수 있다. 이를 위하여, 제2 도전 패턴(CP2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다.
평면 상에서 볼 때, 제2 도전 패턴(CP2)은 발광 영역(EMA)와 중첩될 수 있고, 제2 영역(A2)에 위치한 차광층(LBP)과 중첩되지 않을 수 있다. 제2 도전 패턴(CP2)은 발광 영역(EMA)을 전체적으로 커버하기 위한 형상으로 제공될 수 있다. 도 9에서는 제2 도전 패턴(CP2)을 사각 형상으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 도전 패턴(CP2)의 형상은 화소(PXL)의 발광 영역(EMA)을 충분히 커버할 수 있는 범위 내에서 다양하게 변경될 수 있다.
제2 도전 패턴(CP2)은 화소(PXL)의 제1 영역(A1)에 위치한 제1 도전 패턴(CP1)과 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제2 도전 패턴(CP2) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다. 상기 오버 코트층(OC)은 화소(PXL)의 제1 영역(A1)에 위치한 오버 코트층(OC)과 동일한 구성일 수 있다.
오버 코트층(OC) 상에는 보호 필름(PTF)이 제공 및/또는 형성될 수 있다. 보호 필름(PTF)은 화소(PXL)의 제1 영역(A1)에 위치한 보호 필름(PTF)과 동일한 구성일 수 있다.
상기 화소(PXL)의 화소 회로(PXC)에 포함된 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 상기 화소 회로(PXC)를 경유하여 제2 전원 라인(PL2)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 제1 트랜지스터(T1) 및 상부 전극(UE)을 통해 제1 전극(EL1)으로 유입될 수 있다. 상기 구동 전류는 상기 제1 전극(EL1)과 직접 접촉하는(또는 연결되는) 제1 접촉 전극(CNE1)을 통해 제1 발광 소자들(LD1)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 제1 직렬 단(SET1)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제2 발광 소자들(LD)을 경유하여 제2 접촉 전극(CNE2)으로 흐르게 된다. 이에 따라, 제2 직렬 단(SET2)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자들(LD1) 및 제2 직렬 단(SET2)의 제2 발광 소자들(LD2)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
상술한 바와 같이, 기판(SUB)의 제1 면(SF1) 상에 화소(PXL)가 배치되고 그 상부에 구동부(DRP)가 배치함으로써, 기판(SUB)의 제2 면(SF2)(또는 표시면)에서의 비표시 영역(NDA)을 최소화하여 보다 넓은 화면을 사용자에게 제공할 수 있다. 또한, 각 표시 장치(DD)에서 비표시 영역(도 3의 'DD_NDA' 참고)이 최소화됨에 따라 복수의 표시 장치들(DD)을 이용한 멀티 스크린 표시 장치(도 1의 'TDD' 참고)를 구현할 때 상기 표시 장치들(DD) 사이의 경계 영역이 시인되는 것을 최소화하여 보다 향상된 품질의 영상을 구현할 수 있다.
또한, 상술한 실시예에 따르면, 기판(SUB)의 제1 면(SF1) 상에 화소(PXL)를 형성하고, 그 상부에 패드 전극(PD)을 형성한다. 패드 전극(PD) 상에 관통 홀(THL)을 포함한 보호 필름(PTF)을 형성한 후, 연결 부재(CM)를 통해 구동부(DRP)과 상기 화소(PXL)를 전기적으로 연결한다. 기판(SUB)의 동일 면, 일 예로, 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 제공하는 경우, 기판(SUB)의 일 면 상에 화소(PXL)를 형성하고 상기 기판(SUB)을 상하 회전한 후 레이저를 이용하여 상기 기판(SUB)의 배면에 비아 홀을 형성한 후 상기 비아 홀 내에 도전성 충진층을 채운 후 구동부(DRP)와 상기 화소(PXL)를 전기적으로 연결하는 기존의 표시 장치에 비하여 제조 공정이 단순해질 수 있다.
실시예에 따라, 화소(PXL)의 제1 영역(A1)과 제2 영역(A2)에 도 11에 도시된 바와 같이 편광 필름(POL)이 위치할 수 있다.
편광 필름(POL)은 기판(SUB)의 제2 면(SF2) 상에 제공 및/또는 형성될 수 있다. 편광 필름(POL)은 외부 광의 유입으로 인한 기판(SUB)의 제1 면(SF1) 상에 위치한 구성들의 시인을 방지할 수 있다.
이하의 실시예에서는, 도 14를 참조하여 표시 장치(DD)의 비표시 영역(DD_NDA)에 위치한 구성들과 구동부(DRP)의 배치 구조를 중심으로 설명한다.
도 14는 도 4의 EA 부분의 개략적인 확대 단면도이다.
도 14의 표시 장치와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 4 및 도 14를 참조하면, 표시 장치(DD)의 비표시 영역(DD_NDA)에는 표시부(DPP)와 구동부(DRP)가 배치될 수 있다.
비표시 영역(DD_NDA)에 위치한 표시부(DPP)는 기판(SUB)의 제1 면(SF1) 상에 순차적으로 제공된 복수의 절연층들, 신호 라인(SL), 제3 브릿지 패턴(BRP3), 차광층(LBP), 캡핑 레이어(CPL), 제3 도전 패턴(CP3), 평탄화층(OC), 패드 전극(PD), 보호 필름(PTF), 연결 부재(CM)를 포함할 수 있다.
신호 라인(SL)은 패드 전극(PD)과 전기적으로 연결되어 표시 영역(DD_DA)에 위치한 화소들(PXL)로 소정의 신호(또는 소정의 전압)를 전달하는 팬-아웃 라인일 수 있다. 신호 라인(SL)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 일 예로, 신호 라인(SL)은 표시 영역(DD_DA)에 위치한 데이터 라인(도 9의 'Dj' 참고)과 일체로 제공되어 상기 데이터 라인(Dj)과 연결될 수 있다. 실시예에 따라 신호 라인(SL)은 스캔 라인(도 9의 'Si' 참고), 제어 라인(도 9의 'CLi' 참고)과 전기적으로 연결되는 팬-아웃 라인일 수도 있다. 다른 실시예에 따라, 신호 라인(SL)은 제1 전원 라인(도 9의 'PL1' 참고)과 전기적으로 연결되는 팬-아웃 라인 또는 제2 전원 라인(도 9의 'PL2' 참고)과 전기적으로 연결되는 팬-아웃 라인일 수도 있다.
상술할 실시예에서는, 신호 라인(SL)을 제1 층간 절연층(ILD1) 상에 제공되는 제3 도전층으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 신호 라인(SL)은 기판(SUB)의 제1 면(SF1) 상에 제공된 절연층들 중 하나의 절연층 상에 제공된 도전층일 수 있다.
신호 라인(SL)은 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다.
제3 브릿지 패턴(BRP3)은 보호층(PSV) 상에 제공되며 도 9를 참조하여 설명한 제1 및 제2 브릿지 패턴들(BRP1, BRP2)과 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다. 제3 브릿지 패턴(BRP3)은 신호 라인(SL)과 패드 전극(PD)을 전기적으로 연결하는 제1 중간 매개체일 수 있다.
제3 브릿지 패턴(BRP3) 상에는 제1 절연층(INS1)이 제공되고, 상기 제1 절연층(INS1) 상에는 차광층(LBP) 및 캡핑 레이어(CPL)가 순차적으로 제공될 수 있다. 제1 절연층(INS1), 차광층(LPB), 및 캡핑 레이어(CPL) 각각은 제3 브릿지 패턴(BRP3)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제3 도전 패턴(CP3)은 캡핑 레이어(CPL) 상에 제공될 수 있다. 제3 도전 패턴(CP3)은 제1 절연층(INS1), 차광층(LBP), 및 캡핑 레이어(CPL)에 의해 노출된 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다. 제3 도전 패턴(CP3)은 도 9를 참고하여 설명한 제1 및 제2 도전 패턴들(CP1, CP2)과 동일 층에 제공되고, 동일 물질을 포함하며, 동일 공정으로 형성될 수 있다.
제3 도전 패턴(CP3) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 비표시 영역(DD_NDA)에서 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 오버 코트층(OC)은 제3 도전 패턴(CP3)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 일 실시예에 있어서, 제3 도전 패턴(CP3)은 신호 라인(SL)과 패드 전극(PD)을 전기적으로 연결하는 제2 중간 매개체일 수 있다.
오버 코트층(OC) 상에는 패드 전극(PD)이 제공될 수 있다. 패드 전극(PD)은 구동부(DRP)와 제3 도전 패턴(CP3)을 전기적으로 연결할 수 있다.
패드 전극(PD) 상에는 보호 필름(PTF)이 제공될 수 있다. 보호 필름(PTF)은 패드 전극(PD)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
보호 필름(PTF)은 기판(SUB)과 동일한 물질로 구성될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 보호 필름(PTF)은 적어도 하나의 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL) 내에는 연결 부재(CM)가 배치될 수 있다.
구동부(DRP)는 보호 필름(PTF) 상부에 위치하여 연결 부재(CM)를 통해 패드 전극(PD)과 전기적으로 연결될 수 있다.
도 15 내지 도 35는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
이하에서는, 도 15 내지 도 35를 참조하여 도 10에 도시된 일 실시예에 따른 표시 장치를 제조 방법에 따라 순차적으로 설명한다.
도 9, 도 10, 및 도 15를 참조하면, 기판(SUB)을 제공한다. 이어, 기판(SUB) 상의 제1 영역(A1) 상에 제1 도전층을 형성한다. 제1 도전층은 바텀 금속층(BML)을 포함할 수 있다.
도 9, 도 10, 도 15, 및 도 16을 참조하면, 바텀 금속층(BML)을 포함한 기판(SUB) 상에 전면적으로 버퍼층(BFL)을 형성한다. 이어, 버퍼층(BFL) 상에 반도체층(SCL)을 형성한다.
반도체층(SCL)은 실리콘, 즉, 아몰펄스 실리콘으로 구성될 수 있으며, 또는 폴리 실리콘으로 구성될 수도 있다. 반도체층(SCL)이 아몰펄스 실리콘으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다.
실시예에 따라, 반도체층(SCL)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 타이타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
반도체층(SCL)은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에만 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 반도체층(SCL)은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 제공될 수도 있다.
도 9, 도 10, 도 15 내지 도 17을 참조하면, 반도체층(SCL)을 포함한 버퍼층(BFL) 상에 게이트 절연층(GI)을 형성한다. 실시예에 따라, 게이트 절연층(GI)은 화소 영역(PXA)에서 발광 영역(EMA)을 제외한 영역에만 형성될 수도 있다.
게이트 절연층(GI) 상에 제2 도전층을 형성한다.
제2 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 스토리지 커패시터(Cst)의 하부 전극(LE), 제1 내지 제3 게이트 전극들(GE1 ~ GE3), 초기화 전원 라인(IPL), 제어 라인(CLi), 및 스캔 라인(Si)을 포함할 수 있다.
제1 게이트 전극(GE1)과 중첩된 반도체층(SCL)의 일 영역은 제1 액티브 패턴(ACT1)이 될 수 있다. 제1 게이트 전극(GE1)과 중첩되지 않는 제1 액티브 패턴(ACT1)의 양 측부는 제1 소스 영역(SE1)과 제1 드레인 영역(DE1)이 될 수 있다. 제1 액티브 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 제1 트랜지스터(T1)를 구성할 수 있다.
제2 게이트 전극(GE2)과 중첩되는 반도체층(SCL)의 일 영역은 제2 액티브 패턴(ACT2)이 될 수 있다. 제2 게이트 전극(GE2)과 중첩되지 않는 제2 액티브 패턴(ACT2)의 양 측부는 제2 소스 영역(SE2)과 제2 드레인 영역(DE2)이 될 수 있다. 제2 액티브 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 제2 트랜지스터(T2)를 구성할 수 있다.
제3 게이트 전극(GE3)과 중첩되는 반도체층(SCL)의 일 영역은 제3 액티브 패턴(ACT3)이 될 수 있다. 제3 게이트 전극(GE3)과 중첩되지 않는 제3 액티브 패턴(ACT3)의 양 측부는 제3 소스 영역(SE3)과 제3 드레인 영역(DE3)이 될 수 있다. 제3 액티브 패턴(ACT3), 제3 게이트 전극(GE3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 제3 트랜지스터(T3)를 구성할 수 있다.
도 9, 도 10, 도 15 내지 도 18을 참조하면, 제1 내지 제3 트랜지스터들(T1 ~ T3) 상에 절연 물질층을 도포한 후, 마스크를 이용한 공정을 진행하여 복수의 컨택 홀들(CH)을 포함한 제1 층간 절연층(ILD1)을 형성한다.
상술한 공정에 의해, 제1 층간 절연층(ILD1), 게이트 절연층(GI), 및 버퍼층(BFL)을 관통하여 바텀 금속층(BML)의 일 영역을 노출하는 컨택 홀(CH), 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하여 제1 및 제2 소스 영역들(SE1, SE2), 제1 내지 제3 드레인 영역들(DE1, DE2, DE3) 각각의 일 영역을 노출하는 컨택 홀들(CH)이 형성될 수 있다.
또한, 상술한 공정에 의해, 제1 층간 절연층(ILD1)을 관통하여 초기화 전원 라인(IPL)의 일 영역을 노출하는 컨택 홀(CH)이 형성될 수 있다.
도 9, 도 10, 도 15 내지 도 19를 참조하면, 제1 층간 절연층(ILD1) 상에 제3 도전층을 형성한다.
제3 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 연결 배선(CNL), 스토리지 커패시터(Cst)의 상부 전극(UE), 데이터 라인(Dj), 제1 전원 라인(PL1)을 포함할 수 있다.
데이터 라인(Dj)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제2 드레인 영역(DE2)과 전기적으로 연결될 수 있다.
제1 전원 라인(PL1)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제1 드레인 영역(DE1)과 전기적으로 연결될 수 있다.
상부 전극(UE)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제1 소스 영역(SE1)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 제1 층간 절연층(ILD1), 게이트 절연층(GI), 및 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 전기적으로 연결될 수 있다.
연결 배선(CNL)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택 홀(CH)을 통해 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다. 또한, 연결 배선(CNL)은 제1 층간 절연층(ILD1)을 관통하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
도 9, 도 10, 도 15 내지 도 20을 참조하면, 제3 도전층을 포함한 제1 층간 절연층(ILD1) 상에 전면적으로 제2 층간 절연층(ILD2)을 형성한다. 이어, 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)인 발광 영역(EMA)에 컬러 필터(CF)를 형성한다. 일 실시예에 있어서, 컬러 필터(CF)는 화소(PXL)의 발광 영역(EMA)에만 대응되도록 제2 층간 절연층(ILD2) 상에 형성될 수 있다.
도 9, 도 10, 도 15 내지 도 21을 참조하면, 컬러 필터(CF)를 포함한 제2 층간 절연층(ILD2) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 복수의 컨택 홀들(CH)을 포함한 보호층(PSV)을 형성한다.
상술한 공정에 의해, 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하여 상부 전극(UE)과 데이터 라인(Dj) 각각의 일 영역을 노출하는 컨택 홀들(CH)이 형성될 수 있다.
도 9, 도 10, 도 15 내지 도 22를 참조하면, 보호층(PSV) 상에 제4 도전층을 형성한다.
제4 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 제1 및 제2 브릿지 패턴들(BRP1, BRP2), 제2 전원 라인(PL2)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 보호층(PSV)과 제2 층간 절연층(ILD2)을 관통하는 컨택 홀(CH)을 통해 데이터 라인(Dj)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 보호층(PSV)과 제2 절연층(ILD2)을 관통하는 컨택 홀(CH)을 통해 상부 전극(UE)과 전기적으로 연결될 수 있다.
도 9, 도 10, 도 15 내지 도 23을 참조하면, 보호층(PSV) 상에 제5 도전층을 형성한다. 제5 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 위치한 제1 내지 제4 전극들(EL1 ~ EL4)을 포함할 수 있다.
제1 전극(EL1)은 보호층(PSV)과 제2 브릿지 패턴(BRP2)의 적어도 일부 상에 제공되어 상기 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 전극(EL1)이 제2 브릿지 패턴(BRP2)과 연결됨에 따라, 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 위치한 상부 전극(UE)과 전기적으로 연결될 수 있다.
제2 전극(EL2)은 제1 방향(DR1)으로 제1 전극(EL1)과 이격되도록 보호층(PSV) 상에 위치할 수 있다.
도면에 직접적으로 도시하지 않았으나, 제3 전극(EL3)도 제1 방향(DR1)으로 제2 전극(EL2)과 이격되도록 보호층(PSV) 상에 위치할 수 있다.
제4 전극(EL4)은 제1 방향(DR1)으로 제2 및 제3 전극들(EL2, EL3)과 이격되도록 보호층(PSV)과 제2 전원 라인(PL2)의 적어도 일부 상에 제공될 수 있다. 제4 전극(EL4)은 제2 전원 라인(PL2) 상에 제공되어 상기 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
상술한 제1 내지 제4 전극들(EL1 ~ EL4)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 그대로 투과하여 광의 손실을 최소화할 수 있는 투명 도전성 물질(또는 재료)로 구성될 수 있다.
도 9, 도 10, 도 15 내지 도 24를 참조하면, 제1 내지 제4 전극들(EL1 ~ EL4)을 포함한 보호층(PSV) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 그 하부에 배치된 일부 구성들을 노출하도록 부분적으로 개구된 제1 절연층(INS1)을 형성한다.
상술한 공정에 의해, 제1 브릿지 패턴(BRP1), 제1 전극(EL1), 및 제4 전극(EL4) 각각의 일부가 외부로 노출될 수 있다.
도 9, 도 10, 도 15 내지 도 25를 참조하면, 제1 절연층(INS1) 상에 뱅크(BNK)를 형성한다. 뱅크(BNK)는 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)의 제1 절연층(INS1) 상에 형성될 수 있다.
뱅크(BNK)는 화소(PXL)(또는 화소 영역(PXA))에서 발광 소자들(LD)의 정렬 위치(또는 공급 위치)를 결정하는 구조물일 수 있다. 뱅크(BNK)는 제1 영역(A1)에 위치하여 화소(PXL)(또는 화소 영역(PXA))에 발광 소자들(LD)을 정렬할 때 상기 발광 소자들(LD)의 정렬 위치를 목적하는 영역으로 유도할 수 있다.
도 9, 도 10, 도 15 내지 도 26을 참조하면, 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 상기 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 전계를 형성한다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 발광 소자들(LD)을 정렬하기 위한 정렬 전극(또는 정렬 배선)일 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각에 소정의 전압과 주기를 구비한 교류 전원 또는 직류 전원의 정렬 신호(또는 정렬 전압)를 인가하는 경우, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전위 차에 따른 전계가 형성될 수 있다. 인접한 두 전극들 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 화소(PXL)(또는 화소 영역(PXA))에 투입한다. 일 예로, 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)의 제1 절연층(INS1) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 상기 화소 영역(PXA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 상기 화소(PXL)(또는 화소 영역(PXA))에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 투입한 이후에 용매는 제거될 수 있다.
발광 소자들(LD)을 상기 화소 영역(PXA)에 투입할 경우, 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 형성된 전계로 인하여 제1 전극(EL1)과 제2 전극(EL2) 사이에 제1 발광 소자들(LD1)이 정렬되고, 제3 전극(EL3)과 제4 전극(EL4) 사이에 제2 발광 소자들(LD2)이 정렬될 수 있다. 제1 및 제2 발광 소자들(LD1, LD2)은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에서 뱅크(BNK)에 의해 둘러싸인 발광 영역(EMA)에 위치한 제1 절연층(INS1) 상에 정렬될 수 있다.
도 9, 도 10, 도 15 내지 도 27을 참조하면, 발광 소자들(LD)을 포함한 제1 절연층(INS1) 상에 절연 물질층을 전면적으로 도포한 후, 마스크를 이용한 공정을 진행하여 발광 소자들(LD) 각각의 일면 상에 위치한 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
제2 절연층(INS2)은 발광 소자들(LD) 각각의 일면 상에 제공되어 해당 발광 소자(LD)의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 일면 상에 제공되어 상기 발광 소자들(LD)을 고정하여, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
도 9, 도 10, 도 15 내지 도 28을 참조하면, 제2 절연층(INS2) 상에 제6 도전층을 형성한다. 제6 도전층은 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 위치한 제1 및 제2 접촉 전극들(CNE1, CNE2)과 중간 전극(CTE)을 포함할 수 있다.
제1 접촉 전극(CNE1)은 제1 절연층(INS1), 제2 절연층(INS2), 제1 전극(EL1), 및 제1 발광 소자들(LD1) 각각의 일 단부 상에 각각 제공될 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(INS1)에 의해 노출된 제1 전극(EL1) 및 제1 발광 소자들(LD1) 각각의 일 단부 상에 직접 제공되어 제1 전극(EL1)과 제1 발광 소자들(LD1)을 전기적으로 연결할 수 있다.
제2 접촉 전극(CNE2)은 제1 절연층(INS1), 제2 절연층(INS2), 제4 전극(EL4), 및 제2 발광 소자들(LD2) 각각의 타 단부 상에 각각 제공될 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(INS1)에 의해 노출된 제4 전극(EL4) 및 제2 발광 소자들(LD2) 각각의 타 단부 상에 직접 제공되어 제4 전극(EL4)과 제2 발광 소자들(LD2)을 전기적으로 연결할 수 있다.
중간 전극(CTE)은 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 제공되며 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 제3 전극(EL3) 상의 제1 절연층(INS1) 상에 제공되며 제3 전극(EL3)과 전기적으로 절연될 수 있다.
도 9, 도 10, 도 15 내지 도 29를 참조하면, 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 차광층(LBP)을 형성한다.
차광층(LBP)은 제1 내지 제3 개구들(OP1 ~ OP3)을 포함할 수 있다.
제1 개구(OP1)는 제1 영역(A1)에서 제1 절연층(INS1)에 의해 노출된 제1 브릿지 패턴(BRP1)을 노출할 수 있다. 제1 개구(OP1)는 평면 상에서 볼 때 제1 브릿지 패턴(BRP1)과 대응될 수 있다. 제2 개구(OP2)는 상기 발광 영역(EMA)에 위치한 구성들, 일 예로, 제1 및 제2 접촉 전극들(CNE1, CNE2), 중간 전극(CTE)을 노출할 수 있다. 제2 개구(OP2)는 평면 상에서 볼 때 화소(PXL)(또는 화소 영역(PXA))의 발광 영역(EMA)과 대응될 수 있다. 제3 개구(OP3)는 제1 영역(A1)에서 제2 전원 라인(PL2), 제4 전극(EL4), 및 제2 접촉 전극(CNE2)의 컨택부를 노출할 수 있다.
차광층(LBP)의 적어도 일부는 뱅크(BNK) 상에 제공되어 상기 뱅크(BNK)와 함께 컬러 변환층(CCL)의 공급 위치를 결정하는 댐부(DAM)를 구현할 수 있다.
상술한 차광층(LBP)은 화소(PXL)와 그에 인접한 인접 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있으며, 일 예로, 블랙 매트릭스를 포함할 수 있다.
도 9, 도 10, 도 15 내지 도 30을 참조하면, 화소(PXL)(또는 화소 영역(PXA)의 제2 영역(A)에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 형성한다.
컬러 변환층(CCL)은 댐부(DAM)에 의해 둘러싸인 공간(A)을 채우는 형태로 제공될 수 있다. 상기 공간(A)은 상기 댐부(DAM)에 의해 둘러싸인 상기 화소 영역(PXA)의 일 영역이며, 상기 화소 영역(PXA)에서 광이 방출되는 발광 영역(EMA)과 대응될 수 있다.
도 9, 도 10, 도 15 내지 도 31을 참조하면, 화소(PXL)(또는 화소 영역(PXA))의 제1 및 제2 영역(A1, A2)에 전면적으로 캡핑 레이어(CPL)를 형성한다. 캡핑 레이어(CPL)는 상기 제1 영역(A1)에서 제1 절연층(INS1) 및 제1 개구(OP1)에 의해 노출된 제1 브릿지 패턴(BRP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
도 9, 도 10, 도 15 내지 도 32를 참조하면, 화소(PXL)(또는 화소 영역(PXA))의 제1 영역(A1)에 제1 도전 패턴(CP1)을 형성하고, 화소(PXL)(또는 화소 영역(PXA))의 제2 영역(A2)에 제2 도전 패턴(CP2)을 형성한다.
제1 도전 패턴(CP1)은 캡핑 레이어(CPL) 및 노출된 제1 브릿지 패턴(BRP1) 상에 각각 형성될 수 있다. 제1 도전 패턴(CP1)은 제1 브릿지 패턴(BRP1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 컬러 변환층(CCL) 상의 캡핑 레이어(CPL) 상에 형성될 수 있다. 제2 도전 패턴(CP2)은 컬러 변환층(CCL) 상에 제공되어 컬러 변환층(CCL)에서 최종적으로 방출되는 광을 기판(SUB)의 제2 면(SF2) 방향으로 유도하는 가이드 부재일 수 있다.
제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 동일 물질을 포함하고 동일 공정으로 형성될 수 있다. 제1 및 제2 도전 패턴들(CP1, CP2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다.
도 9, 도 10, 도 15 내지 도 33을 참조하면, 제1 및 제2 도전 패턴들(CP1, CP2) 상에 오버 코트층(OC)을 전면적으로 형성한다.
오버 코트층(OC)은 제1 도전 패턴(CP1)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
도 9, 도 10, 도 15 내지 도 34를 참조하면, 오버 코트층(OC) 상에 패드 전극(PD)을 형성한다.
패드 전극(PD)은 노출된 제1 도전 패턴(CP1) 상에 제공되어 상기 제1 도전 패턴(CP1)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 실시예에 있어서, 패드 전극(PD)은 도전성 물질(또는 재료)로 구성될 수 있다.
도 9, 도 10, 도 15 내지 도 35를 참조하면, 패드 전극(PD)을 포함한 오버 코트층(OC) 상에 보호 필름(PTF)을 형성한다.
보호 필름(PTF)은 패드 전극(PD)의 일 영역을 노출하도록 부분적으로 개구되는 관통 홀(THL)을 포함할 수 있다. 관통 홀(THL) 내에는 연결 부재(CM)가 배치될 수 있다. 연결 부재(CM) 상부에 구동부(도 4의 'DRP'참고)가 위치하여 상기 구동부(DRP)와 패드 전극(PD)이 전기적으로 연결될 수 있다.
상술한 제조 공정을 통해 형성된 표시 장치는, 기판(SUB)의 동일 면, 일 예로, 제1 면(SF1) 상에 화소(PXL)와 구동부(DRP)를 순차적으로 형성하여 그 제조 공정이 단순해질 수 있으며, 화소들(PXL)과 구동부(DRP)가 배치되지 않은 기판(SUB)의 제2 면(SF2)에서 영상이 표시되므로, 상기 제2 면(SF2)(또는 표시 면)의 비표시 영역을 최소화하여 보다 넓은 화면을 사용자에게 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치 DPP: 표시부
DRP: 구동부 PXL: 화소
LD: 발광 소자 CM: 연결 부재
SUB: 기판 PTF: 보호 필름
PD: 패드 전극 A1, A2: 제1 및 제2 영역
BNK: 뱅크 LBP: 차광층
EL1 ~ EL4: 제1 내지 제4 전극 BNKP: 뱅크 패턴
CCL: 컬러 변환층 CF: 컬러 필터
PCL: 화소 회로부 DPL: 표시 소자부
BRP1, BRP2, BRP3: 제1 내지 제3 브릿지 패턴
OP1, OP2, OP3: 제1 내지 제3 개구
CP1, CP2, CP3: 제1 내지 제3 도전 패턴
T1 ~ T3: 제1 내지 제3 트랜지스터

Claims (20)

  1. 제1 영역과 제2 영역을 각각 포함하는 복수의 화소 영역들을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는, 제1 색의 광을 방출하는 복수의 발광 소자들을 포함한 표시 소자부를 포함하고,
    상기 표시 소자부는,
    상기 기판의 제1 면 상에 위치하며 상기 제2 영역에 대응된 컬러 필터;
    상기 컬러 필터 상에 제공되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 발광 소자들;
    상기 제1 전극 상에 제공되는 제1 접촉 전극과 상기 제2 전극 상에 제공되는 제2 접촉 전극; 및
    상기 제1 및 제2 접촉 전극들 상에 제공되며 상기 제1 색의 광을 제2 색의 광으로 변환하여 방출하는 색 변환 입자들을 구비한 컬러 변환층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 영역은 상기 제2 색의 광이 방출되는 발광 영역을 포함하고,
    단면 상에서 볼 때, 상기 컬러 필터와 상기 컬러 변환층은 상기 제2 영역에서 상기 발광 소자들을 사이에 두고 서로 중첩하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 화소는,
    상기 제1 영역에 대응되도록 상기 제1 면 상에 제공되는 적어도 하나의 트랜지스터;
    상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인; 및
    상기 트랜지스터 및 상기 신호 라인 상에 제공된 제1 절연층을 더 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 영역에 대응되도록 상기 제1 절연층 상에 제공된 제1 브릿지 패턴 및 제2 브릿지 패턴; 및
    상기 제1 및 제2 브릿지 패턴들 상에 제공되며, 상기 제1 브릿지 패턴의 일부, 상기 제1 전극의 일부, 및 상기 제2 전극의 일부를 각각 노출하는 제2 절연층을 더 포함하고,
    상기 제2 브릿지 패턴은 상기 제1 및 제2 전극들 중 하나의 전극과 전기적으로 연결되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응되는 개구를 구비한 차광층을 더 포함하고,
    상기 컬러 변환층은 상기 개구 내에 제공되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 영역에서 상기 제1 브릿지 패턴 상에 위치하며 상기 제1 브릿지 패턴과 전기적으로 연결된 제1 도전 패턴; 및
    상기 제2 영역에서 상기 컬러 변환층 상에 위치한 제2 도전 패턴을 더 포함하고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 동일 물질을 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 소정의 반사율을 갖는 도전 물질을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 도전 패턴은 상기 컬러 변환층에서 방출된 상기 제2 색의 광을 상기 기판의 제1 면과 마주보는 제2 면으로 유도하는 가이드 부재인, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 도전 패턴과 상기 제2 도전 패턴 상에 제공되며, 상기 제1 도전 패턴의 일 영역을 노출하는 평탄화층; 및
    상기 평탄화층 상에 제공된 패드 전극을 더 포함하고,
    상기 패드 전극은 노출된 상기 제1 도전 패턴과 전기적으로 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 패드 전극 상에 위치하며 상기 패드 전극의 일 영역을 노출하는 적어도 하나의 관통 홀을 포함하는 보호 필름; 및
    상기 관통 홀 내에 위치하며 상기 패드 전극과 전기적으로 연결된 연결 부재를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 보호 필름 상에 제공되며, 상기 연결 부재를 통해 상기 패드 전극과 전기적으로 연결된 구동부를 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 구동부는 상기 기판의 제1 면 상에서 상기 화소의 상부에 위치하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 영역에서 상기 발광 영역에 인접하도록 위치하는 뱅크를 더 포함하고,
    상기 차광층은 상기 뱅크 상에 위치하는, 표시 장치.
  14. 제1 항에 있어서,
    상기 제2 영역에 대응되도록 상기 제1 접촉 전극과 상기 제2 절연층 사이 및 상기 제2 접촉 전극과 상기 제2 절연층 사이에 제공된 뱅크 패턴을 더 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 면과 마주보는 상기 기판의 제2 면에 제공된 편광 필름을 더 포함하는, 표시 장치.
  16. 기판 상에 제1 및 제2 영역들을 갖는 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는,
    상기 기판의 제1 면 상에 적어도 하나의 트랜지스터 및 상기 트랜지스터에 전기적으로 연결된 적어도 하나의 신호 라인을 형성하는 단계;
    상기 트랜지스터 및 상기 신호 라인 상에 제1 절연층을 형성하는 단계;
    상기 제2 영역에 대응되도록 상기 제1 절연층 상에 컬러 필터를 형성하는 단계;
    상기 컬러 필터를 포함한 상기 제1 절연층 상에 복수 개의 컨택 홀들을 포함한 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 제1 및 제2 브릿지 패턴들을 형성하는 단계;
    상기 제2 영역에 대응되도록 상기 제1 및 제2 브릿지 패턴들을 포함한 상기 제2 절연층 상에 제1 전극과 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 제1 색의 광을 방출하는 발광 소자들을 정렬하는 단계;
    상기 발광 소자들 상에 제1 및 제2 접촉 전극들을 형성하는 단계;
    상기 제1 영역에 제공되며, 상기 제1 및 제2 접촉 전극들을 노출하는 개구를 포함한 차광층을 형성하는 단계; 및
    상기 개구 내에 컬러 변환층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 컬러 변환층을 형성하는 단계 이후,
    상기 차광층과 상기 컬러 변환층 상에 전면적으로 제공되며 상기 제1 브릿지 패턴의 일부를 노출하는 캡핑 레이어를 형성하는 단계;
    상기 차광층 상의 상기 캡핑 레이어 상에 제공되며 상기 제1 브릿지 패턴과 전기적으로 연결된 제1 도전 패턴을 형성하고, 상기 컬러 변환층 상의 상기 캡핑 레이어 상에 제2 도전 패턴을 형성하는 단계;
    상기 제1 및 제2 영역에 대응되도록 상기 제1 및 제2 도전 패턴들 상에 전면적으로 제공되며 상기 제1 도전 패턴의 일부를 노출하는 평탄화층을 형성하는 단계;
    상기 평탄화층 상에 제공되며 상기 제1 도전 패턴과 전기적으로 연결된 패드 전극을 형성하는 단계; 및
    상기 패드 전극을 포함한 상기 평탄화층 상에 제공되며 상기 패드 전극의 일부를 노출하는 관통 홀을 포함한 보호 필름을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 관통 홀에 대응되도록 상기 보호 필름 상에 도전성 연결 부재를 형성하는 단계; 및
    상기 도전성 연결 부재를 통해 상기 패드 전극과 전기적으로 연결되는 구동부를 배치하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 제2 영역은 상기 제1 색의 광이 방출되는 발광 영역을 포함하고,
    상기 컬러 필터와 상기 컬러 변환층은 상기 제2 영역에서 상기 발광 소자들을 사이에 두고 서로 중첩하는, 표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 컬러 변환층은 상기 제1 색의 광을 제2 색의 광으로 변환하여 방출하는 색 변환 입자들을 구비하고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴은 소정의 반사율을 갖는 도전 물질을 포함하며,
    상기 제2 도전 패턴은 상기 컬러 변환층에서 방출된 상기 제2 색의 광을 상기 제1 기판의 제1 면과 마주보는 제2 면으로 유도하는, 표시 장치의 제조 방법.
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KR102328085B1 (ko) * 2017-11-30 2021-11-17 엘지디스플레이 주식회사 전계발광 표시장치
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