KR20220091701A - 표시 장치 - Google Patents

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KR20220091701A
KR20220091701A KR1020200182610A KR20200182610A KR20220091701A KR 20220091701 A KR20220091701 A KR 20220091701A KR 1020200182610 A KR1020200182610 A KR 1020200182610A KR 20200182610 A KR20200182610 A KR 20200182610A KR 20220091701 A KR20220091701 A KR 20220091701A
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line
layer
light emitting
electrode
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KR1020200182610A
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박도영
채종철
김경배
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 표시 영역에 제공된 복수의 화소들; 상기 화소들에 소정의 신호를 전달하고, 제1 방향으로 연장되며 상기 제1 방향과 다른 제2 방향을 따라 배열된 복수의 제1 스캔 라인들; 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배열된 복수의 제2 스캔 라인들; 및 상기 비표시 영역에 제공되며, 상기 제2 스캔 라인들과 전기적으로 연결된 패드부를 포함할 수 있다. 여기서, 상기 제1 스캔 라인들 각각은 컨택부를 통해 상기 제2 스캔 라인들 중 적어도 하나 이상의 제2 스캔 라인과 전기적으로 연결될 수 있다. 상기 복수의 화소들은 상기 컨택부의 구비 여부에 따라 제1 화소, 제2 화소, 및 제3 화소로 구분될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 전원 라인의 로드를 줄여 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 표시 영역에 제공된 복수의 화소들; 상기 화소들에 소정의 신호를 전달하고, 제1 방향으로 연장되며 상기 제1 방향과 다른 제2 방향을 따라 배열된 복수의 제1 스캔 라인들; 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배열된 복수의 제2 스캔 라인들; 및 상기 비표시 영역에 제공되며, 상기 제2 스캔 라인들과 전기적으로 연결된 패드부를 포함할 수 있다. 여기서, 상기 제1 스캔 라인들 각각은 컨택부를 통해 상기 제2 스캔 라인들 중 적어도 하나 이상의 제2 스캔 라인과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 복수의 화소들은 상기 컨택부의 구비 여부에 따라 제1 화소, 제2 화소, 및 제3 화소로 구분될 수 있다. 여기서, 상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소는 서로 상이한 구조를 가질 수 있다.
일 실시예에 있어서, 상기 제1 화소는 상기 컨택부를 포함할 수 있다. 상기 제2 화소는 상기 컨택부를 포함하지 않으며, 상기 제2 방향으로 상기 제1 화소보다 상기 패드부에 인접하도록 위치할 수 있다. 상기 제3 화소는 상기 컨택부를 포함하지 않으며, 상기 제2 방향으로 상기 제1 화소보다 상기 패드부에 멀어지도록 위치할 수 있다.
일 실시예에 있어서, 상기 표시 영역은 상기 제1 화소가 위치한 제1 영역, 상기 제2 화소가 위치한 제2 영역, 및 상기 제3 화소가 위치한 제3 영역으로 구획될 수 있다. 여기서, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역 중 적어도 하나의 영역은 나머지 영역보다 작은 크기를 가질 수 있다.
일 실시예에 있어서, 평면 상에서 볼 때, 상기 컨택부는 상기 제1 방향과 상기 제2 방향 중 하나의 방향에 경사진 방향을 따라 배열될 수 있다.
일 실시예에 있어서, 상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소 각각은, 제1 스토리지 커패시터 및 상기 제1 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제1 서브 화소; 제2 스토리지 커패시터 및 상기 제2 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 제2 서브 화소; 제3 스토리지 커패시터 및 상기 제3 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 제3 서브 화소; 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되며, 제1 구동 전원을 공급받는 제1 전원 라인; 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되며, 제2 구동 전원을 공급받는 제2 전원 라인; 상기 제1 스캔 라인들 중 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결된 하나의 제1 스캔 라인; 및 상기 제2 스캔 라인들 중 상기 제1 전원 라인에 인접한 하나의 제2-1 스캔 라인 및 상기 제2 전원 라인에 인접한 하나의 제2-2 스캔 라인을 포함할 수 있다.
일 실시예에 있어서, 상기 하나의 제2-1 스캔 라인과 상기 하나의 제2-2 스캔 라인 각각은, 상기 기판 상에 제공된 제1 도전 라인; 제1 절연층을 사이에 두고 상기 제1 도전 라인 상에 제공된 제2 도전 라인; 및 제2 절연층을 사이에 두고 상기 제2 도전 라인 상에 제공된 제3 도전 라인을 포함할 수 있다. 여기서, 상기 제1 도전 라인, 상기 제2 도전 라인, 및 상기 제3 도전 라인은 전기적으로 서로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인은 상기 기판 상에 제공된 제1 레이어 및 상기 제1 절연층과 상기 제2 절연층을 사이에 두고 상기 제1 레이어 상에 제공된 제2 레이어를 포함할 수 있다. 또한, 상기 제2 전원 라인은 상기 기판 상에 제공된 제1 레이어를 포함할 수 있다. 여기서, 상기 제1 도전 라인과 상기 제1 레이어는 동일한 층에 제공될 수 있고, 상기 제3 도전 라인과 상기 제2 레이어는 동일한 층에 제공될 수 있다.
일 실시예에 있어서, 상기 제1 화소에서 상기 하나의 제1 스캔 라인은 상기 컨택부를 통해 상기 하나의 제2-1 스캔 라인 및 상기 하나의 제2-2 스캔 라인 중 적어도 하나의 스캔 라인과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 화소에서 상기 하나의 제1 스캔 라인은 상기 제1 절연층과 상기 제2 절연층을 순차적으로 관통하는 적어도 하나의 컨택 홀을 통해 상기 적어도 하나의 스캔 라인과 전기적으로 연결될 수 있다. 여기서, 상기 컨택 홀은 상기 컨택부일 수 있다.
일 실시예에 있어서, 상기 제2 화소에서 상기 하나의 제2-1 스캔 라인 및 상기 하나의 제2-2 스캔 라인은 상기 하나의 제1 스캔 라인과 전기적으로 연결되고 상기 하나의 제1 스캔 라인과 중첩할 수 있다.
일 실시예에 있어서, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인 및 상기 하나의 제2-2 스캔 라인은 상기 하나의 제1 스캔 라인과 전기적으로 연결되지 않고 상기 하나의 제1 스캔 라인과 중첩하지 않을 수 있다.
일 실시예에 있어서, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인은 상기 제1 전원 라인과 연결될 수 있고, 상기 하나의 제2-2 스캔 라인은 상기 제2 전원 라인과 연결될 수 있다.
일 실시예에 있어서, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인과 상기 제1 전원 라인은 일체로 제공될 수 있고, 상기 하나의 제2-2 스캔 라인과 상기 제2 전원 라인은 일체로 제공될 수 있다.
일 실시예에 있어서, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인은 상기 제1 전원 라인의 제1 레이어와 일체로 제공될 수 있고, 상기 하나의 제2-2 스캔 라인의 제1 도전 라인은 상기 제2 전원 라인의 제1 레이어와 일체로 제공될 수 있다.
일 실시예에 있어서, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인의 적어도 일부는 상기 제1 전원 라인의 제1 레이어로 돌출되어 상기 제1 전원 라인의 제1 레이어와 일체로 제공될 수 있다. 또한, 상기 제3 화소에서 상기 하나의 제2-2 스캔 라인의 제1 도전 라인의 적어도 일부는 상기 제2 전원 라인의 제1 레이어로 돌출되어 상기 제2 전원 라인의 제1 레이어와 일체로 제공될 수 있다.
일 실시예에 있어서, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인은 상기 제1 전원 라인의 제1 레이어로 확장되어 상기 제1 전원 라인의 제1 레이어와 일체로 제공될 수 있다. 또한, 상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인은 상기 제2 전원 라인의 제1 레이어로 확장되어 상기 제2 전원 라인의 제1 레이어와 일체로 제공될 수 있다.
일 실시예에 있어서, 상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소 각각은, 상기 기판 상에서 상기 제1 방향을 따라 구획되고 복수의 발광 소자들이 각각 배치되는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역; 및 상기 제1 내지 제3 발광 영역들 각각에 대응하도록 위치하며 상기 제1 방향으로 이격되게 위치한 제1 전극, 제2 전극, 제3 전극, 및 제4 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자들은, 상기 제1 및 제2 전극들 사이에 제공되어 상기 제1 및 제2 전극들과 전기적으로 연결되는 복수의 제1 발광 소자들; 및 상기 제3 및 제4 전극들 사이에 제공되어 상기 제3 및 제4 전극들과 전기적으로 연결되는 복수의 제2 발광 소자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소 각각은, 상기 제1 전극 상에 제공되어 상기 제1 전극과 상기 제1 발광 소자들 각각의 일 단부를 전기적으로 연결하는 제1 연결 전극; 상기 제2 및 제4 전극들 상에 제공되어 상기 제1 발광 소자들 각각의 타 단부와 상기 제2 발광 소자들 각각의 일 단부를 전기적으로 연결하는 중간 전극; 및 상기 제3 전극 상에 제공되어 상기 제3 전극과 상기 제2 발광 소자들 각각의 타 단부를 전기적으로 연결하는 제2 연결 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스캔 라인들과 상기 제2 스캔 라인들은 서로 교차하여 메쉬 형상을 이룰 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 세로 방향으로 연장된 스캔 라인들 중 일부를 전원 라인과 연결하여 전원 라인의 로드를 줄임으로써 전원 라인의 신호 지연에 의한 불량을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 각 화소 별로 균일한 발광 소자가 정렬되어 발광 소자의 정렬 균일도를 향상시킬 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 3은 도 1의 발광 소자의 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도들이다.
도 5는 도 4a 및 도 4b에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도들이다.
도 7은 도 6b에 도시된 제1 화소의 화소 회로 영역을 개략적으로 도시한 평면도이다.
도 8은 도 6b에 도시된 제1 화소의 발광 영역을 개략적으로 도시한 평면도이다.
도 9 내지 도 11은 도 7 및 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도들이다.
도 12a는 도 7의 Ⅱ ~ Ⅱ' 및 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 12b는 도 7의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 13은 도 6b에 도시된 제2 화소의 화소 회로 영역을 개략적으로 도시한 평면도이다.
도 14 및 도 15는 도 6b에 도시된 제3 화소의 화소 회로 영역을 개략적으로 도시한 평면도들이다.
도 16은 도 6b에 도시된 제1 화소의 화소 회로 영역을 다른 실시예에 따라 개략적으로 도시한 평면도이다.
도 17은 도 6b에 도시된 제2 화소의 화소 회로 영역을 다른 실시예에 따라 개략적으로 도시한 평면도이다.
도 18은 도 6b에 도시된 제3 화소의 화소 회로 영역을 다른 실시예에 따라 개략적으로 도시한 평면도이다.
도 19 및 도 20은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 소자(LD)를 개략적으로 도시한 사시도들이며, 도 3은 도 1의 발광 소자(LD)의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 종류 및/또는 형상이 도 1 내지 도 3에 도시된 실시예에 한정되지는 않는다.
도 1 내지 도 3을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 위치할 수 있고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이(L) 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 도 2에 도시된 바와 같이 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다. 또한, 발광 소자(LD)는 길이(L)와 직경(D)이 동일한 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 '제2 컨택 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도들이다.
도 4a 및 도 4b에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
일 실시예에 있어서, 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1 내지 도 4b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB), 복수의 화소들(PXL), 및 배선부(LP)를 포함할 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위하여 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제1 방향(DR1), 단변의 연장 방향을 제2 방향(DR2), 상기 장변과 상기 단변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장변과 하나의 단변이 접하는 (또는 만나는) 모서리부가 라운드 형상으로 구성될 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 편의를 위해, 도 4a 및 도 4b에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수 개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들(PXA)을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내의 화소 영역(PXA)에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 배열 구조 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
화소들(PXL) 각각이 제공된 화소 영역(PXA)에는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)가 제공될 수 있다. 일 실시예에 있어서, 제1 서브 화소(SPXL1)는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색 화소일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 서브 화소(SPXL2)가 적색 화소일 수 있고, 제1 서브 화소(SPXL1)가 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)가 청색 화소일 수도 있다. 또한, 다른 실시예에 따라, 제3 서브 화소(SPXL3)가 적색 화소일 수 있고, 제1 서브 화소(SPXL1)가 녹색 화소일 수 있으며, 제2 서브 화소(SPXL2)가 청색 화소일 수도 있다.
제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각이 제공되는 화소 영역(PXA)의 일 영역(이하, '서브 화소 영역'이라 함)에는 서로 이격된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 배치될 수 있다. 일 예로, 서브 화소 영역에는 제1 방향(DR1)을 따라 이격되며 각각이 제2 방향(DR2)을 따라 연장된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 배치될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 중 인접한 두 전극들 사이에 적어도 하나의 발광 소자(LD)가 배치(또는 제공)될 수 있다. 화소 영역(PXA)에 배치된 구성들에 대해서는 도 7 내지 도 15를 참고하여 후술하기로 한다.
서브 화소 영역에는 적어도 하나의 제1 개구 영역(OP1)(또는 전극 분리 영역)이 위치할 수 있다. 일 예로, 제2 방향(DR2)에서 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 적어도 일측에는 제1 개구 영역(OP1)에 위치할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 중 적어도 하나는 제1 개구 영역(OP1)에서 그의 일부가 제거될 수 있다.
표시 영역(DA)에는 화소들(PXL)로 소정의 구동 전압을 공급하기 위한 전원 라인(PL)이 제공될 수 있다. 전원 라인(PL)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 포함할 수 있다.
제1 전원 라인(PL1)과 제2 전원 라인(PL2)은 일 방향, 일 예로, 제2 방향(DR2)으로 연장될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2)은 제1 방향(DR1)을 따라 적어도 하나의 화소(PXL)(또는 화소 영역(PXA)) 간격으로 표시 영역(DA)에 다수 배열될 수 있다.
제1 전원 라인(PL1)은 그의 연장 방향과 동일한 방향으로 순차적으로 배열된 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 일 예로, 제1 전원 라인(PL1)은 제2 방향(DR2)으로 연장되어 상기 제2 방향(DR2)을 따라 순차적으로 배열된 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 이와 유사하게, 제2 전원 라인(PL2)은 그의 연장 방향과 동일한 방향으로 순차적으로 배열된 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 일 예로, 제2 전원 라인(PL2)은 제2 방향(DR2)으로 연장되어 상기 제2 방향(DR2)을 따라 순차적으로 배열된 복수의 화소들(PXL)에 공통으로 연결될 수 있다.
일 실시예에 있어서, 제1 전원 라인(PL1)의 일 영역은 적어도 하나의 화소(PXL)의 화소 영역(PXA)과 중첩되게 배치될 수 있으나 본 발명이 이에 한정되는 것은 아니다. 제1 전원 라인(PL1)은 비표시 영역(NDA)에 배치된 제1 버스 라인(BUL1)과 전기적으로 연결되어, 제1 버스 라인(BUL1)을 통해 패드부(PD)의 제1 전원 패드와 전기적으로 연결될 수 있다. 표시 장치(DD)가 구동될 때, 제1 전원 패드로는 제1 구동 전원(일 예로, 고전위 구동 전원)의 전압이 공급될 수 있다.
제2 전원 라인(PL2)의 일 영역은 적어도 하나의 화소(PXL)의 화소 영역(PXA)과 중첩되게 배치될 수 있으나 본 발명이 이에 한정되는 것은 아니다. 제2 전원 라인(PL2)은 비표시 영역(NDA)에 배치된 제2 버스 라인(BUL2)과 전기적으로 연결되어, 제2 버스 라인(BUL2)을 통해 패드부(PD)의 제2 전원 패드와 전기적으로 연결될 수 있다. 표시 장치(DD)가 구동될 때, 제2 전원 패드로는 제2 구동 전원(일 예로, 저전위 구동 전원)의 전압이 공급될 수 있다.
비표시 영역(NDA)은 화소들(PXL)을 구동하기 위하여 상기 화소들(PXL)과 전기적으로 연결된 소정의 배선들, 패드들, 및/또는 내장 회로부가 제공되는 영역일 수 있다. 일 예로, 비표시 영역(NDA)에는 배선부(LP), 버스 라인(BUL), 및 패드부(PD)가 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(주변 또는 가장자리)를 둘러쌀 수 있다.
배선부(LP)는 비표시 영역(NDA)에 제공되며, 구동부(DIC)(또는 패드부(PD))와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부(LP)는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬-아웃(fan-out) 라인을 포함할 수 있다. 또한, 배선부(LP)는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬-아웃 라인일 수 있다.
버스 라인(BUL)은 표시 영역(DA)의 적어도 일측을 둘러쌀 수 있다. 일 실시예에 있어서, 버스 라인(BUL)은 제1 버스 라인(BUL1) 및 제 버스 라인(BUL2)을 포함할 수 있다.
제1 버스 라인(BUL1)은 제1 전원 라인(PL1)과 패드부(PD)의 제1 전원 패드와 연결될 수 있다. 일 예로, 제1 버스 라인(BUL1)은 제1 전원 라인(PL1)과 제1 전원 패드의 사이에 연결되어 표시 장치(DD)의 구동 시에 제1 전원 패드로 인가되는 제1 구동 전원의 전압을 제1 전원 라인(PL1)으로 전달할 수 있다.
제1 버스 라인(BUL1)은 표시 장치(DD)의 제조 단계 중 각 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)을 정렬하는 단계에서 모기판에 제공된 제1 정렬 패드에 연결되어 제1 정렬 패드로 인가되는 제1 정렬 신호를 화소들(PXL) 각각의 제1 전극(EL1)과 제4 전극(EL4)으로 전달할 수 있다. 이를 위하여, 제1 버스 라인(BUL1)은 우선 화소들(PXL) 각각의 제1 및 제4 전극들(EL1, EL4)과 연결되도록 형성되고 발광 소자들(LD)의 정렬이 완료된 이후 화소들(PXL) 각각의 제1 및 제4 전극들(EL1, EL4) 각각으로부터 분리될 수 있다.
제2 버스 라인(BUL2)은 제2 전원 라인(PL2)과 패드부(PD)의 제2 전원 패드와 연결될 수 있다. 일 예로, 제2 버스 라인(BUL2)은 제2 전원 라인(PL2)과 제2 전원 패드의 사이에 연결되어 표시 장치(DD)의 구동 시에 제2 전원 패드로 인가되는 제2 구동 전원의 전압을 제2 전원 라인(PL2)으로 전달할 수 있다.
제2 버스 라인(BUL2)은 상술한 발광 소자들(LD)을 정렬하는 단계에서 모기판에 제공된 제2 정렬 패드에 연결되어 제2 정렬 패드로 인가되는 제2 정렬 신호를 화소들(PXL)의 제2 및 제3 전극들(EL2, EL3)로 전달할 수 있다. 이를 위하여, 제2 버스 라인(BUL2)은 우선 화소들(PXL) 각각의 제2 및 제3 전극들(EL2, EL3)과 연결되도록 형성되고 발광 소자들(LD)의 정렬이 완료된 이후 화소들(PXL) 각각의 제2 및 제3 전극들(EL2, EL3) 각각으로부터 분리될 수 있다.
일 실시예에 있어서, 제1 및 제2 버스 라인들(BUL1, BUL2) 중 적어도 하나는 폐루프 형상을 가질 수 있다. 일 예로, 제1 및 제2 버스 라인들(BUL1, BUL2) 각각은 표시 영역(DA)의 가장 자리를 둘러싸는 폐루프 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 및 제2 버스 라인들(BUL1, BUL2) 중 하나의 버스 라인이 폐루프 형상을 갖고 나머지 버스 라인이 표시 영역(DA)의 가장 자리를 완전히 둘러싸지 않는 형상, 일 예로, 일부가 개방된 개방형 루프 형상을 가질 수도 있다.
제1 및 제2 버스 라인들(BUL1, BUL2)이 폐루프 형상을 가질 경우, 제1 및 제2 구동 전원들의 전압 강하를 저감 또는 최소화할 수 있다. 또한, 제1 및 제2 버스 라인들(BUL1, BUL2)을 각각 제1 및 제2 전원 라인들(PL1, PL2)의 양 단부에 연결하여 제1 및 제2 전원 라인들(PL1, PL2) 각각에 제1 및 제2 구동 전원들(VDD, VSS)의 전압을 양 방향으로 공급할 수 있다. 이에 따라, 제1 및 제2 구동 전원들의 전압 강하에 따른 화소들(PXL)의 휘도 편차를 방지 또는 저감할 수 있다.
또한, 제1 및 제2 버스 라인들(BUL1, BUL2)이 폐루프 형상을 가질 경우, 상술한 발광 소자들(LD)의 정렬 단계에서 화소들(PXL) 각각의 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각에 안정적으로 대응하는 정렬 신호를 인가할 수 있다.
실시예에 따라, 제2 버스 라인(BUL2)을 둘러싸는 추가 버스 라인(미도시)이 제공될 수도 있다. 추가 버스 라인은 버스 라인들(BUL) 중 가장 외곽(또는 바깥 쪽)에 배치하여 차폐 배선으로 활용될 수 있다.
패드부(PD)는 복수의 패드들(P)을 포함할 수 있다. 패드들(P)은 표시 영역(DA)에 제공된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다.
패드들(P) 중 적어도 하나는, 제1 전원 패드일 수 있다. 제1 전원 패드는 제1 버스 라인(BUL1)과 연결될 수 있다. 제1 전원 패드는 발광 소자들(LD)의 정렬 단계에서 제1 정렬 신호를 공급받아 제1 버스 라인(BUL1)을 통해 각 화소(PXL)의 제1 및 제4 전극들(EL1, EL4) 각각으로 제1 정렬 신호를 전달할 수 있다.
패드들(P) 중 적어도 다른 하나는, 제2 전원 패드일 수 있다. 제2 전원 패드는 제2 버스 라인(BUL2)과 연결될 수 있다. 제2 전원 패드는 발광 소자들(LD)의 정렬 단계에서 제2 정렬 신호를 공급받아 제2 버스 라인(BUL2)을 통해 각 화소(PXL)의 제2 및 제3 전극들(EL2, EL3) 각각으로 제2 정렬 신호를 전달할 수 있다.
표시 장치(DD)는 도 4b에 도시된 바와 같이 패드부(PD)를 통해 표시 패널(DP)에 연결되는 회로 기판(FPCB)을 더 포함할 수 있다. 회로 기판(FPCB)은 연성 회로 기판일 수 있으나, 본 발명이 이에 한정되지는 않는다.
회로 기판(FPCB)은 인쇄회로기판(미도시)으로부터 입력되는 각종 신호를 처리하여 표시 패널(DP) 측으로 출력할 수 있다. 이를 위하여, 회로 기판(FPCB)의 일 단은 표시 패널(DP)에 부착될 수 있으며, 상기 일 단과 마주보는 타 단(미도시)은 상기 인쇄 회로 기판에 부착될 수 있다. 회로 기판(FPCB)은 전도성 접착 부재에 의해 표시 패널(DP) 및 인쇄 회로 기판(FPCB) 각각에 접속될 수 있다. 전도성 접착 부재는 이방성 도전 필름을 포함할 수 있다.
회로 기판(FPCB)에는 구동부(DIC)가 실장될 수 있다. 여기서, 구동부(DIC)는 집적회로(integrated circuit, IC)일 수 있다. 구동부(DIC)는 인쇄회로기판으로부터 출력된 구동 신호들을 수신하고, 수신된 구동 신호들에 기반하여 화소들(PXL)에 제공될 소정의 신호들 등을 출력할 수 있다. 구동부(DIC)는 제1 및 제2 전원 패드들 각각과 연결되어 표시 장치(DD)의 구동 시에 상기 제1 및 제2 전원 패드들로 구동 전원의 전압을 공급하는 전원 공급 패드를 포함할 수 있다.
도 5는 도 4a 및 도 4b에 도시된 하나의 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함되는 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 5에서는, 도 4a 및 도 4b에 도시된 화소들(PXL) 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 5를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광부)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다. 여기서, 제1 전원 라인(PL1)은 도 4a 및 도 4b를 참고하여 설명한 제1 전원 라인(PL1)일 수 있고, 제2 전원 라인(PL2)은 도 4a 및 도 4b를 참고하여 설명한 제2 전원 라인(PL2)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통하여 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통하여 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 상술한 제1 구동 전원(VDD)은 도 4a 및 도 4b를 참고하여 설명한 제1 구동 전원일 수 있고, 상술한 제2 구동 전원(VSS)은 도 4a 및 도 4b를 참고하여 설명한 제2 구동 전원일 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 도 5에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)(또는 스테이지들)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은 발광 소자들(LD)을 병렬로만 연결한 구조의 발광 유닛에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)을 포함한 화소(PXL)의 발광 유닛(EMU)은 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛에 비하여 발광 유닛(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 나아가, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광 유닛(EMU)은, 직렬단들(또는 스테이지들)을 모두 직렬 연결한 구조의 발광 유닛에 비하여, 동일한 개수의 전극들(EL1, CTE1, CTE2, EL2) 사이에 보다 많은 개수의 발광 소자들(LD)을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 직렬단(또는 스테이지)에 불량이 발생하더라도, 상기 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
도 5에서는 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 5에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도들이다. 특히, 도 6a 및 도 6b에서는 본 발명의 일 실시예에 따른 표시 장치(DD)의 일부 구성만을 개략적으로 도시하였다.
도 6a 및 도 6b의 표시 장치(DD)와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 6a 및 도 6b에 있어서, 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로, 제1 방향(DR1) 및/또는 제2 방향(DR2)에 경사진 사선 방향을 제4 방향(DR4)으로 표시하였다. 제1 내지 제4 방향들(DR1 ~ DR4)은 제1 내지 제4 방향들(DR1 ~ DR4)이 각각 지시하는 방향을 의미할 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB), 화소들(PXL), 스캔 라인(SC), 배선부(LP), 및 패드부(PD)를 포함할 수 있다.
스캔 라인(SC)은 화소들(PXL) 각각으로 소정의 신호(일 예로, 스캔 신호 및/또는 제어 신호)를 전달하는 신호 라인일 수 있다. 일 실시예에 있어서, 스캔 라인(SC)은 제1 스캔 라인(S1)과 제2 스캔 라인(S2)을 포함할 수 있다.
제1 스캔 라인(S1)은 기판(SUB)의 표시 영역(DA)에서 가로 방향(또는 수평 방향), 일 예로, 제1 방향(DR1)으로 연장되며, 복수 개로 제공될 수 있다. 복수 개의 제1 스캔 라인들(S1)은 제2 방향(DR2)을 따라 배열될 수 있다. 복수 개의 제1 스캔 라인들(S1) 각각은 그의 연장 방향과 동일한 방향으로 순차적으로 배열된 복수의 화소들(PXL)에 공통으로 연결될 수 있다. 일 예로, 하나의 제1 스캔 라인(S1)은 제1 방향(DR1)으로 동일한 화소 행에 배열된 복수의 화소들(PXL)에 공통으로 연결될 수 있다.
제2 스캔 라인(S2)은 기판(SUB)의 표시 영역(DA)에서 세로 방향(또는 수직 방향), 일 예로, 제2 방향(DR2)으로 연장되며, 복수 개로 제공될 수 있다. 복수 개의 제2 스캔 라인들(S2)은 제1 방향(DR1)을 따라 배열될 수 있다. 일 실시예에 있어서, 복수 개의 제2 스캔 라인들(S2)은 복수 개의 제1 스캔 라인들(S1)보다 많은 개수로 구비될 수 있다. 복수 개의 제2 스캔 라인들(S2) 중 일부는 패드부(PD)의 패드들(P)을 통해 구동부(도 4b의 'DIC' 참고)와 전기적으로 연결되어 구동부(DIC)로부터 소정의 신호를 공급받을 수 있다.
복수 개의 제2 스캔 라인들(S2)은 복수 개의 제1 스캔 라인들(S1)과 교차할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 복수 개의 제2 스캔 라인들(S2) 중 일부만이 복수 개의 제1 스캔 라인들(S1)과 교차할 수 있다. 복수 개의 제1 스캔 라인들(S1)과 복수 개의 제2 스캔 라인들(S2)을 포함한 스캔 라인(SC)은 평면 상에서 볼 때 메쉬 형상(또는 격자 형상)을 가질 수 있다. 이 경우, 스캔 라인(SC)으로 공급된 소정의 신호가 표시 장치(DD)의 전(全) 영역에 걸쳐 각 화소(PXL)로 균일하게 전달될 수 있다.
일 실시예에 있어서, 복수 개의 제1 스캔 라인들(S1) 각각은 적어도 하나 이상의 컨택부(CNT)를 통하여 제1 방향(DR1)으로 배열된 복수 개의 제2 스캔 라인들(S2) 중 일부와 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 하나의 제1 스캔 라인(S1)은 3개의 컨택부들(CNT)을 통해 제1 방향(DR1)으로 순차적으로 배열된 복수 개의 제2 스캔 라인들(S2) 중 3개의 제2 스캔 라인들(S2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상술한 3개의 컨택부들(CNT) 각각은, 상기 3개의 제2 스캔 라인들(S2) 각각과 상기 하나의 제1 스캔 라인(S1) 사이에 위치한 적어도 하나 이상의 절연층을 관통하는 관통 홀(또는 컨택 홀)일 수 있다. 3개의 제2 스캔 라인들(S2) 각각은 표시 장치(DD)의 구동 시에 구동부(DIC)에서 소정의 신호를 공급받아 3개의 컨택부들(CNT) 중 대응하는 컨택부(CNT)를 통하여 하나의 제1 스캔 라인(S1)으로 상기 소정의 신호를 전달할 수 있다.
일 실시예에 있어서, 컨택부(CNT)는 복수 개로 제공될 수 있다. 복수 개의 컨택부들(CNT)은 평면 상에서 볼 때 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나의 방향에 경사진 사선 방향, 일 예로, 제4 방향(DR4)을 따라 순차적으로 배열될 수 있다.
화소들(PXL) 각각이 제공된 화소 영역(도 4a의 'PXA' 참고)에는 하나의 제1 스캔 라인(S1)과 적어도 하나 이상의 제2 스캔 라인(S2)이 배치될 수 있다. 일 예로, 상기 화소 영역(PXA)에는 하나의 제1 스캔 라인(S1)과 두 개의 제2 스캔 라인(S2)이 배치될 수 있다. 화소들(PXL) 중 일부는 컨택부(CNT)를 구비할 수 있고, 화소들(PXL) 중 나머지는 상기 컨택부(CNT)를 구비하지 않을 수 있다. 일 실시예에 있어서, 화소들(PXL)은 컨택부(CNT)의 구비 여부에 따라 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)로 구분될 수 있다.
제1 화소(PXL1)는 컨택부(CNT)를 구비할 수 있다. 컨택부(CNT)는 제1 화소(PXL1)가 제공되는 제1 화소 영역(PXA1)에 위치할 수 있다.
제1 화소(PXL1)에서 하나의 제1 스캔 라인(S1)은 컨택부(CNT)를 통하여 적어도 하나의 제2 스캔 라인(S2)과 직접 접촉하여 상기 적어도 하나의 제2 스캔 라인(S2)에 물리적 및/또는 전기적으로 연결될 수 있다. 제1 화소(PXL1)에서 상기 적어도 하나의 제2 스캔 라인(S2)은 상기 하나의 제1 스캔 라인(S1)과 함께 상기 제1 화소(PXL1)로 소정의 신호(일 예로, 스캔 신호 및/또는 제어 신호)를 공급하는 스캔 라인(SC)으로 활용될 수 있다.
제2 화소(PXL2)는 컨택부(CNT)를 구비하지 않을 수 있다. 컨택부(CNT)는 제2 화소(PXL2)가 제공되는 제2 화소 영역(PXA2)에는 위치하지 않을 수 있다.
제2 화소(PXL2)는 제1 방향(DR1)으로 동일한 화소 행에 위치한 제1 화소(PXL1)와 동일한 제1 스캔 라인(S1)에 연결될 수 있다. 이에 따라, 컨택부(CNT)를 통하여 상기 제1 화소(PXL1)의 제2 스캔 라인(S2)으로부터 상기 제1 스캔 라인(S1)으로 소정의 신호가 전달되어 상기 제2 화소(PXL2)로 상기 소정의 신호가 최종적으로 공급될 수 있다.
또한, 제2 화소(PXL2)는 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)의 적어도 하나의 제2 스캔 라인(S2)에 공통으로 연결될 수 있다. 즉, 제2 화소(PXL2)는 제1 화소(PXL1)의 적어도 하나의 제2 스캔 라인(S2)을 공유할 수 있다. 따라서, 제2 화소(PXL2)의 적어도 하나의 제2 스캔 라인(S2)은 상기 제2 화소(PXL2)에 제공된 하나의 제1 스캔 라인(S1)과 함께 소정의 신호를 공급하는 스캔 라인(SC)으로 활용될 수 있다. 이에 대한 자세한 설명은 도 13을 참고하여 후술하기로 한다.
제3 화소(PXL3)는 컨택부(CNT)를 구비하지 않을 수 있다. 컨택부(CNT)는 제3 화소(PXL3)가 제공되는 제3 화소 영역(PXA3)에는 위치하지 않을 수 있다. 제3 화소(PXL3)는 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)의 적어도 하나의 제2 스캔 라인(S2)에 공통으로 연결되지 않을 수 있다. 즉, 제3 화소(PXL3)는 제1 화소(PXL1)의 적어도 하나의 제2 스캔 라인(S2)을 공유하지 않을 수 있다. 이 경우, 제3 화소(PXL3)의 적어도 하나의 제2 스캔 라인(S2)은, 제2 방향(DR2)으로 해당 화소(PXL)와 동일한 화소 열에 위치한 상기 제1 화소(PXL1)의 적어도 하나의 제2 스캔 라인(S2)으로부터 분리될 수 있다. 일 실시예에 있어서, 제3 화소(PXL3)의 적어도 하나의 제2 스캔 라인(S2)은 해당 화소(PXL)의 전원 라인(도 4a 및 도 4b의 'PL' 참고)과 연결되어 전원 라인(PL)으로 활용될 수 있다. 이에 대한 자세한 설명은 도 14 및 도 15를 참고하여 후술하기로 한다.
상술한 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 서로 상이한 구조를 가질 수 있다.
일 실시예에 있어서, 기판(SUB)의 표시 영역(DA)은 컨택부(CNT)를 기준으로 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)으로 구획될 수 있다.
제1 영역(A1)은 컨택부(CNT)가 위치하는 표시 영역(DA)의 일 영역일수 있다. 제1 영역(A1)에는 제1 화소(PXL1)가 제공될 수 있다. 제2 영역(A2)은, 제1 영역(A1)을 기준으로 그 하부에 위치하는 표시 영역(DA)의 일 영역일 수 있다. 제2 영역(A2)에는 제2 화소(PXL2)가 제공될 수 있다. 제3 영역(A3)은, 제1 영역(A1)을 기준으로 그 상부에 위치하는 표시 영역(DA)의 일 영역일 수 있다. 제3 영역(A3)에는 제3 화소(PXL3)가 제공될 수 있다. 이에 따라, 제2 화소(PXL2)는 제2 방향(DR2)으로 제1 화소(PXL1)보다 패드부(PD)와 인접하도록 기판(SUB)의 표시 영역(DA)에 위치할 수 있고, 제3 화소(PXL3)는 제2 방향(DR2)으로 제1 화소(PXL1)보다 패드부(PD)와 멀어지도록 기판(SUB)의 표시 영역(DA)에 위치할 수 있다.
제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3) 중 적어도 하나의 영역은 나머지 영역과 상이한 크기(또는 면적)를 가질 수 있다. 일 예로, 제1 영역(A1)은 제2 및 제3 영역들(A2, A3)보다 작은 크기를 가질 수 있다. 이 경우, 제2 영역(A2)과 제3 영역(A3)은 서로 동일한 크기를 갖거나 또는 서로 상이한 크기를 가질수 있다.
이하에서는, 도 7 내지 도 18을 참고하여 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각의 구조를 중심으로 설명한다.
도 7은 도 6b에 도시된 제1 화소(PXL1)의 화소 회로 영역(PXCA)을 개략적으로 도시한 평면도이고, 도 8은 도 6b에 도시된 제1 화소(PXL1)의 발광 영역(EMA)을 개략적으로 도시한 평면도이고, 도 9 내지 도 11은 도 7 및 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도들이고, 도 12a는 도 7의 Ⅱ ~ Ⅱ' 및 Ⅲ ~ Ⅲ'선에 따른 단면도이며, 도 12b는 도 7의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 7 및 도 8에서는, 제1 화소(PXL1)가 배치되는 제1 화소 영역(PXA1)을 중심으로, 화소 회로 영역(PXCA) 및 발광 영역(EMA)의 일 실시예에 따른 구조를 개략적으로 도시하였다.
도 9의 실시예와 비교하여 도 10의 실시예는 뱅크 패턴들(BNKP)을 더 포함한다.
도 9의 실시예와 비교하여 도 11의 실시예는 광학층(LCP) 및 베이스 층(BSL)을 더 포함한다.
도 7 내지 도 12b에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시예들을 설명함에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 7 내지 도 12b에서는, 평면 상에서의 가로 방향 (또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 6b, 도 7 내지 도 12b를 참조하면, 제1 화소(PXL1)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다.
제1 서브 화소(SPXL1)는 제1 서브 화소 회로(SPXC1)와 제1 서브 발광 유닛(EMU1)을 포함하고, 제2 서브 화소(SPXL2)는 제2 서브 화소 회로(SPXC2) 및 제2 서브 발광 유닛(EMU2)을 포함하며, 제3 서브 화소(SPXL3)는 제3 서브 화소 회로(SPXC3) 및 제3 서브 발광 유닛(EMU3)을 포함할 수 있다. 제1 서브 화소 회로(SPXC1), 제2 서브 화소 회로(SPXC2), 및 제3 서브 화소 회로(SPXC3)는 제1 화소(PXL1)의 화소 회로(PXC)를 구성할 수 있다. 제1 서브 발광 유닛(EMU1), 제2 서브 발광 유닛(EMU2), 및 제3 서브 발광 유닛(EMU3)은 제1 화소(PXL1)의 발광 유닛(도 5의 'EMU' 참고)을 구성할 수 있다.
제1 서브 화소(SPXL1)가 제공되는 제1 화소(PXL1)의 화소 영역(PXA1, 이하 '제1 화소 영역'이라 함)의 일 영역은 제1 서브 화소 영역(SPXA1)이고, 제2 서브 화소(SPXL2)가 제공되는 상기 제1 화소 영역(PXA1)의 일 영역은 제2 서브 화소 영역(SPXA2)이며, 제3 서브 화소(SPXL3)가 제공되는 상기 제1 화소 영역(PXA1)의 일 영역은 제3 서브 화소 영역(SPXA3)일 수 있다.
제1 화소 영역(PXA1)은 제1 서브 화소 회로 영역(SPXCA1), 제2 서브 화소 회로 영역(SPXCA2), 및 제3 서브 화소 회로 영역(SPXCA3)을 포함할 수 있다. 일 예로, 제1 화소 영역(PXA1)은 제2 방향(DR2)을 따라 제1 서브 화소 회로 영역(SPXCA1), 제3 서브 화소 회로 영역(SPXCA3), 및 제2 서브 화소 회로 영역(SPXCA2)의 순으로 구획될 수 있다.
제1 서브 화소 회로 영역(SPXCA1)은 제1 서브 화소 회로(SPXC1)가 제공되는 영역이고, 제2 서브 화소 회로 영역(SPXCA2)은 제2 서브 화소 회로(SPXC2)가 제공되는 영역이며, 제3 서브 화소 회로 영역(SPXCA3)은 제3 서브 화소 회로(SPXC3)가 제공되는 영역일 수 있다.
제1 화소(PXL1)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치(DD)의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 보호층(PSV), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공된 제1 도전층, 게이트 절연층(GI) 상에 제공된 제2 도전층, 층간 절연층(ILD) 상에 제공된 제3 도전층, 보호층(PSV) 상에 제공된 제4 도전층, 및 제2 절연층(INS2) 상에 제공된 제5 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
기판(SUB) 상에는 제1 화소(PXL1)와 전기적으로 연결된 신호 라인이 위치할 수 있다. 신호 라인은 제1 화소(PXL1)에 소정의 신호(또는 소정의 전압)를 전달하는 복수 개의 신호 라인들을 포함할 수 있다. 복수 개의 신호 라인들은, 제1 스캔 라인(S1), 제2 스캔 라인(S2), 데이터 라인들(D1, D2, D3), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
제1 스캔 라인(S1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 스캔 라인(S1)에는 스캔 신호 및 제어 신호가 선택적으로 인가될 수 있다. 제1 스캔 라인(S1)은 도 6a를 참고하여 설명한 복수 개의 제1 스캔 라인들(S1) 중 하나일 수 있다.
제1 스캔 라인(S1)은 층간 절연층(ILD) 상에 제공된 제3 도전층일 수 있다. 제3 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
제1 스캔 라인(S1)은 대응하는 컨택 홀(CH)을 통하여 연결 라인(CNL)과 연결될 수 있다. 일 예로, 제1 스캔 라인(S1)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 연결 라인(CNL)과 전기적 및/또는 물리적으로 연결될 수 있다.
연결 라인(CNL)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제2 도전층은 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
일 실시예에 있어서, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 제공될 수 있다. 일 예로, 연결 라인(CNL)의 일부는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)일 수 있다. 이에 따라, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 연결될 수 있다.
또한, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 일체로 제공될 수 있다. 일 예로, 연결 라인(CNL)의 다른 일부는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)일 수 있다. 이에 따라, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 연결될 수 있다.
상술한 바와 같이, 연결 라인(CNL)이 대응하는 컨택 홀(CH)을 통하여 제1 스캔 라인(S1)과 연결됨에 따라, 제1 스캔 라인(S1)은 연결 라인(CNL)을 통하여 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성들, 일 예로, 제2 및 제3 트랜지스터들(T2, T3)과 전기적으로 연결될 수 있다. 이 경우, 제1 스캔 라인(S1)은 발광 소자들(LD)의 구동 기간 동안 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)로 스캔 신호를 공급하고 센싱 기간 동안 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)로 제어 신호를 공급할 수 있다.
연결 배선(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성일 수 있다. 즉, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3)은 하나의 연결 배선(CNL)을 공유할 수 있다.
층간 절연층(ILD)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 층간 절연층(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 층간 절연층(ILD)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 층간 절연층(ILD)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 층간 절연층(ILD)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
게이트 절연층(GI)은 층간 절연층(ILD)과 동일한 물질을 포함하거나 층간 절연층(ILD)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
데이터 라인들(D1, D2, D3)은 제1 방향(DR1)을 따라 서로 이격되게 배치되며 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 제1 데이터 라인(D1), 제2 데이터 라인(D2), 및 제3 데이터 라인(D3)을 포함할 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3) 각각에는 대응하는 데이터 신호가 인가될 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3) 각각은 도 5를 참고하여 설명한 j번째 데이터 라인(Dj)일 수 있다.
제1 데이터 라인(D1)은 제1 서브 화소 회로(SPXC1)의 제2 트랜지스터(T2)와 전기적으로 연결되고, 제2 데이터 라인(D2)은 제2 서브 화소 회로(SPXC2)의 제2 트랜지스터(T2)와 전기적으로 연결되며, 제3 데이터 라인(D3)은 제3 서브 화소 회로(SPXC3)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3)은 기판(SUB) 상에 제공되는 제1 도전층일 수 있다. 제1 도전층은 제3 도전층과 동일한 물질을 포함하거나 제3 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
전원 라인(PL)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 포함할 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(도 5의 'VDD' 참고)의 전압이 인가될 수 있다. 제1 전원 라인(PL1)은 도 5를 참고하여 설명한 제1 전원 라인(PL1)일 수 있다. 제1 전원 라인(PL1)은 제1a 전원 라인(PL1a) 및 제1b 전원 라인(PL1b)을 포함할 수 있다.
제1a 전원 라인(PL1a)은 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에 있어서, 제1a 전원 라인(PL1a)은 제1 레이어(FL) 및 제2 레이어(SL)를 포함할 수 있다. 제1 레이어(FL)는 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제2 레이어(SL)는 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 레이어(FL)는 제1 내지 제3 데이터 라인들(D1, D2, D3)과 동일한 층에 제공될 수 있고, 제2 레이어(SL)는 제1 스캔 라인(S1)과 동일한 층에 제공될 수 있다. 제2 레이어(SL)는 제1 레이어(FL)와 적어도 하나 이상의 컨택 홀(CH)을 통하여 전기적으로 연결될 수 있다. 일 예로, 제2 레이어(SL)는 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 적어도 하나 이상의 컨택 홀(CH)을 통하여 제1 레이어(FL)와 전기적 및/또는 물리적으로 연결될 수 있다.
제1b 전원 라인(PL1b)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1b 전원 라인(PL1b)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1b 전원 라인(PL1b)은 제1 스캔 라인(S1) 및 제1a 전원 라인(PL1a)의 제2 레이어(SL)과 동일한 층에 제공되며, 평면 상에서 볼 때, 제1 스캔 라인(S1)과 이격되게 배치될 수 있다. 제1b 전원 라인(PL1b)은 대응하는 컨택 홀(CH)을 통하여 제1a 전원 라인(PL1a)과 연결될 수 있다. 일 예로, 제1b 전원 라인(PL1b)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1a 전원 라인(PL1a)의 제1 레이어(FL)에 전기적 및/또는 물리적으로 연결될 수 있다.
전기적으로 연결되는 제1a 전원 라인(PL1a)과 제1b 전원 라인(PL1b)을 포함한 제1 전원 라인(PL1)은 메쉬 구조를 가질 수 있다. 일 실시예에 있어서, 제1a 전원 라인(PL1a)은 제1 레이어(FL)와 제2 레이어(SL)를 포함한 이중 레이어 구조로 구현되어 배선 저항을 줄여 신호 왜곡을 줄일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1a 전원 라인(PL1a)은 단일 레이어 구조, 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
제2 전원 라인(PL2)에는 제2 구동 전원(도 5의 'VSS' 참고)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 도 5를 참고하여 설명한 제2 전원 라인(PL2)일 수 있다. 제2 전원 라인(PL2)은 제2a 전원 라인(PL2a) 및 제2b 전원 라인(PL2b)을 포함할 수 있다.
제2a 전원 라인(PL2a)은 제2 방향(DR2)으로 연장될 수 있다. 제2a 전원 라인(PL2a)은 제1 레이어(FL)를 포함한 단일 레이어 구조로 구현될 수 있다. 제1 레이어(FL)는 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 레이어(FL)는 제1 내지 제3 데이터 라인들(D1, D2, D3) 및 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 동일한 층에 제공될 수 있다. 제1 레이어(FL)는, 평면 상에서 볼 때, 제1 내지 제3 데이터 라인들(D1, D2, D3) 및 제1a 전원 라인(PL1a)과 이격되게 배치될 수 있다.
상술한 실시예에서는 제2a 전원 라인(PL2a)이 제1 레이어(FL)만을 포함한 단일 레이어 구조로 구현되는 실시예에 대해서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2a 전원 라인(PL2a)은 제1a 전원 라인(PL1a)과 유사하게 이중 레이어 구조로 구현될 수도 있다. 또한, 제2a 전원 라인(PL2a)은 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)은 대응하는 컨택 홀(CH)을 통하여 전기적으로 연결될 수 있다. 일 예로, 제2b 전원 라인(PL2b)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2a 전원 라인(PL2a)과 전기적 및/또는 물리적으로 연결될 수 있다. 연결된 제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)을 포함한 제2 전원 라인(PL2)은 메쉬 구조를 가질 수 있다.
제2 스캔 라인(S2)은 제1 스캔 라인(S1)의 연장 방향인 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 화소(PXL1)에서 제2 스캔 라인(S2)은 제1 스캔 라인(S1)과 교차하여 그의 일 부분이 상기 제1 스캔 라인(S1)과 중첩할 수 있다. 제2 스캔 라인(S2)은 기판(SUB)의 비표시 영역(NDA)의 일측에 위치한 구동부(도 4b의 'DIC' 참고)와 전기적으로 연결되어 상기 구동부(DIC)로부터 스캔 신호와 제어 신호를 선택적으로 공급받는 신호 라인일 수 있다. 일 예로, 제2 스캔 라인(S2)은 발광 소자들(LD)의 구동 기간 동안 구동부(DIC)로부터 스캔 신호를 공급받을 수 있고, 소정의 센싱 기간 동안 구동부(DIC)로부터 제어 신호를 공급받을 수 있다.
일 실시예에 있어서, 제2 스캔 라인(S2)은 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)을 포함할 수 있다. 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 각각은 제1 화소 영역(PXA1)에서 그의 연장 방향과 동일한 방향으로 연장된 전원 라인(PL)에 인접하게 위치하며 상기 전원 라인(PL)으로부터 이격될 수 있다. 일 예로, 제2-1 스캔 라인(S2_1)은 제2 방향(DR2)으로 연장된 제1a 전원 라인(PL1a)에 인접하게 위치하며 상기 제1a 전원 라인(PL1a)으로부터 이격될 수 있다. 제2-2 스캔 라인(S2_2)은 제2 방향(DR2)으로 연장된 제2a 전원 라인(PL2a)에 인접하게 위치하며 상기 제2a 전원 라인(PL2a)으로부터 이격될 수 있다. 제1 화소(PXL1)에서 제2 스캔 라인(S2)은 해당 화소(PXL)의 전원 라인(PL)과 전기적 및/또는 물리적으로 분리될 수 있다.
일 실시예에 있어서, 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 각각은, 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현될 수 있다. 여기서, 제1 도전 라인(CL1)은 기판(SUB) 상에 제공 및/또는 형성된 제1 도전층일 수 있고, 제2 도전 라인(CL2)은 게이트 절연층(GI) 상에 제공 및/또는 형성된 제2 도전층일 수 있으며, 제3 도전 라인(CL3)은 층간 절연층(ILD) 상에 제공 및/또는 형성된 제3 도전층일 수 있다.
제1 도전 라인(CL1)은 제1 내지 제3 데이터 라인들(D1, D2, D3), 제1a 및 제2a 전원 라인들(PL1a, PL2a) 각각의 제1 레이어(FL)와 동일한 층에 제공될 수 있다. 제2 도전 라인(CL2)은 연결 라인(CNL)과 동일한 층에 제공될 수 있다. 제3 도전 라인(CL3)은 제1 스캔 라인(S1) 및 제1a 전원 라인(PL1a)의 제2 레이어(SL)와 동일한 층에 제공될 수 있다. 제3 도전 라인(CL3)은 대응하는 컨택 홀(CH)을 통하여 제1 도전 라인(CL1)과 제2 도전 라인(CL2)에 연결될 수 있다. 일 예로, 제3 도전 라인(CL3)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1 도전 라인(CL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제3 도전 라인(CL3)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제2 도전 라인(CL2)과 전기적으로 연결될 수 있다. 이에 따라, 제1 도전 라인(CL1)과 제2 도전 라인(CL2)은 제3 도전 라인(CL3)을 통해 서로 연결될 수 있다.
일 실시예에 있어서, 제3 도전 라인(CL3)은 층간 절연층(ILD)을 사이에 두고 제2 도전 라인(CL2) 상에 제공 및/또는 형성될 수 있고, 상기 제2 도전 라인(CL2)은 게이트 절연층(GI) 및 버퍼층(BFL)을 사이에 두고 제1 도전 라인(CL1) 상에 제공 및/또는 형성될 수 있다. 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)은 평면 및 단면 상에서 볼 때 서로 중첩될 수 있다.
상술한 실시예에 있어서, 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)이 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)은 단일 레이어 구조, 이중 레이어 구조, 또는 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
추가적으로, 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 화소들(PXL) 중 일부에 공통으로 제공될 수 있다. 일 예로, 제1 화소(PXL1)의 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 제2 화소들(PXL2)에 공통으로 제공될 수 있다. 즉, 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)와 제2 화소(PXL2)는 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)을 공유할 수 있다.
일 실시예에 있어서, 상기 제1 도전 라인(CL1)은 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 제3 화소들(PXL3)에 제공되지 않을 수 있다. 즉, 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)와 제3 화소(PXL3)는 상기 제1 도전 라인(CL1)을 공유하지 않을 수 있다.
제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 중 적어도 하나의 스캔 라인이 컨택부(CNT)를 통하여 제1 스캔 라인(S1)과 연결될 수 있다. 일 예로, 제1 스캔 라인(S1)은 컨택부(CNT)를 통하여 제2-1 스캔 라인(S2_1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 컨택부(CNT)는 제1 스캔 라인(S1)과 제2-1 스캔 라인(S2_1) 사이에 위치한 적어도 하나의 절연층, 일 예로, 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)일 수 있다.
제1 화소(PXL1)에서, 제1 스캔 라인(S1)은 컨택부(CNT)를 통해 제2-1 스캔 라인(S2_1)과 전기적 및/또는 물리적으로 연결되어, 상기 제2-1 스캔 라인(S2_1)으로부터 스캔 신호와 제어 신호를 선택적으로 공급받을 수 있다. 결국, 제1 화소(PXL1)에서 제2 스캔 라인(S2)은 컨택부(CNT)를 통하여 제1 스캔 라인(S1)과 연결되어 상기 제1 스캔 라인(S1)과 함께 스캔 신호 및 제어 신호를 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성, 일 예로 제2 및 제3 트랜지스터들(T2, T3)로 전달하는 신호 라인으로 활용될 수 있다.
초기화 전원 라인(IPL)은 제2 방향(DR2)으로 연장되며, 제1a 전원 라인(PL1a)과 제1 데이터 라인(D1) 사이에 배치될 수 있다. 초기화 전원 라인(IPL)은 도 5를 참고하여 설명한 j번째 센싱 라인(SENj)일 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 일 실시예에 있어서, 초기화 전원 라인(IPL)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 초기화 전원 라인(IPL)은 제1 내지 제3 도전 라인들(D1, D2, D3), 제1a 및 제2a 전원 라인들(PL1a, PL2a) 각각의 제1 레이어(FL), 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1)과 동일한 층에 제공 및/또는 형성될 수 있다.
초기화 전원 라인(IPL)은 제2 도전 패턴(CP2)을 통하여 제1 서브 화소 회로(SPXC1)의 제3 트랜지스터(T3)와 전기적으로 연결되고, 제5 도전 패턴(CP5)을 통해 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제2 도전 패턴(CP2)은 제1 스캔 라인(S1)과 동일한 층에 제공 및/또는 형성될 수 있다.
제2 도전 패턴(CP2)의 일 단은 대응하는 컨택 홀(CH)을 통하여 초기화 전원 라인(IPL)과 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 초기화 전원 라인(IPL)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 도전 패턴(CP2)의 타 단은 대응하는 다른 컨택 홀(CH)을 통하여 제1 서브 화소 회로(SPXC1)의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1 서브 화소 회로(SPXC1)의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
제5 도전 패턴(CP5)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제5 도전 패턴(CP5)은 제2 도전 패턴(CP2)과 동일한 층에 제공 및/또는 형성될 수 있다.
제5 도전 패턴(CP5)의 일 단은 대응하는 컨택 홀(CH)을 통하여 초기화 전원 라인(IPL)과 연결될 수 있다. 일 예로, 제5 도전 패턴(CP5)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 초기화 전원 라인(IPL)과 전기적 및/또는 물리적으로 연결될 수 있다.
제5 도전 패턴(CP5)의 타 단은 대응하는 다른 컨택 홀(CH)을 통해 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제5 도전 패턴(CP5)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
상술한 제1 전원 라인(PL1), 제2 전원 라인(PL2), 초기화 전원 라인(IPL), 연결 라인(CNL), 제1 스캔 라인(S1), 및 제2 스캔 라인(S2)은 제1 내지 제3 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성들일 수 있다.
제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각은 대응하는 서브 화소 회로를 포함한 화소 회로층(PCL)을 포함할 수 있다. 일 예로, 제1 서브 화소(SPXL1)의 화소 회로층(PCL)은 버퍼층(BFL), 제1 서브 화소 회로(SPXC1), 및 보호층(PSV)(또는 패시베이션층)을 포함할 수 있다. 제2 서브 화소(SPXL2)의 화소 회로층(PCL)은 버퍼층(BFL), 제2 서브 화소 회로(SPXC2), 및 보호층(PSV)을 포함할 수 있다. 제3 서브 화소(SPXL3)의 화소 회로층(PCL)은 버퍼층(BFL), 제3 서브 화소 회로(SPXC3), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 제1 도전층 상에 제공되며, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각에 불순물 등이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터를 포함할 수 있다. 일 예로, 제1 서브 화소 회로(SPXC1)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 서브 화소 회로(SPXC2)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다. 제3 서브 화소 회로(SPXC3)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다. 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제1 트랜지스터(T1)는 도 5를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)는 도 5를 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)는 도 5를 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 서브 화소 회로(SPXC1), 제2 서브 화소 회로(SPXC2), 및 제3 서브 화소 회로(SPXC3)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 중 제1 서브 화소 회로(SPXC1)를 대표로 설명하며 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3)에 대한 설명은 간략히 하기로 한다.
제1 서브 화소 회로(SPXC1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제1 스토리지 커패시터(Cst1)를 포함한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 도전 패턴(CP1)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제1 게이트 전극(GE1)은 연결 라인(CNL)과 동일한 층에 제공 및/또는 형성될 수 있다.
제1 도전 패턴(CP1)은 제3 도전층일 수 있다. 제1 도전 패턴(CP1)의 일 단은 대응하는 컨택 홀(CH)을 통하여 제1 게이트 전극(GE1)과 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제1 게이트 전극(GE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 도전 패턴(CP1)의 타 단은 대응하는 다른 컨택 홀(CH)을 통하여 제2 소스 영역(SE2)과 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 소스 영역(SE2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제2 드레인 영역(DE2)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 소정의 전압(또는 소정의 전압)의 구동 범위가 넓어질 수 있다. 이로 인하여, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통하여 제1 바텀 금속층(BML1)과 전기적으로 연결될 수 있다.
제1 바텀 금속층(BML1)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 바텀 금속층(BML1)은 제1 내지 제3 데이터 라인들(D1, D2, D3), 제1a 및 제2a 전원 라인들(PL1a, PL2a), 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각의 제1 도전 라인(CL1), 및 초기화 전원 라인(IPL)과 동일한 층에 제공 및/또는 형성될 수 있다. 제1 바텀 금속층(BML1)은 대응하는 해당 컨택 홀(CH)을 통하여 제1 소스 영역(SE1)에 전기적 및/또는 물리적으로 연결될 수 있다. 제1 바텀 금속층(BML1)이 제1 트랜지스터(T1)와 연결되면, 제2 구동 전원(VSS)의 스윙 폭 마진을 더욱 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 대응하는 컨택 홀(CH)을 통하여 제1a 전원 라인(PL1a)과 연결될 수 있다. 일 예로, 제1 드레인 영역(DE1)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통하여 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 전기적 및/또는 물리적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 연결 라인(CNL)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 연결 라인(CNL)의 일 영역일 수 있다. 상술한 바와 같이, 연결 라인(CNL)이 해당 컨택 홀(CH)을 통하여 제1 스캔 라인(S1)과 연결되므로, 제1 스캔 라인(S1)에 인가된 소정의 신호(일 예로, 스캔 신호)가 제2 게이트 전극(GE2)으로 최종적으로 공급될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 제1 도전 패턴(CP1)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 제3 도전 패턴(CP3)을 통하여 제1 데이터 라인(D1)과 연결될 수 있다.
제3 도전 패턴(CP3)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제3 도전 패턴(CP3)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1 데이터 라인(D1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제3 도전 패턴(CP3)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 드레인 영역(DE2)에 연결될 수 있다. 제2 드레인 영역(DE2)과 제1 데이터 라인(D1)은 제3 도전 패턴(CP3)을 통하여 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 연결 라인(CNL)과 일체로 제공될 수 있다. 이 경우, 제3 게이트 전극(GE3)은 연결 라인(CNL)의 다른 일 영역일 수 있다. 상술한 바와 같이, 연결 라인(CNL)이 해당 컨택 홀(CH)을 통하여 제1 스캔 라인(S1)과 연결되므로, 제1 스캔 라인(S1)에 인가된 소정의 신호(일 예로, 제어 신호)가 제3 게이트 전극(GE3)으로 최종적으로 공급될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통하여 제1 바텀 금속층(BML1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 제2 도전 패턴(CP2)을 통하여 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 하부 전극(LE1)과 제1 상부 전극(UE1)을 포함할 수 있다. 여기서, 제1 스토리지 커패시터(Cst1)는 도 5를 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
제1 하부 전극(LE1)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 이 경우, 제1 하부 전극(LE1)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
제1 상부 전극(UE1)은, 평면 상에서 볼 때, 제1 하부 전극(LE1)과 중첩하여 배치되며, 제1 하부 전극(LE1)보다 큰 크기(또는 면적)를 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 제1 상부 전극(UE1)은, 평면 상에서 볼 때, 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각과 중첩할 수 있다. 제1 상부 전극(UE1)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다.
제1 상부 전극(UE1)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제1 바텀 금속층(BML1)과 전기적 및/또는 물리적으로 연결될 수 있다. 상술한 바와 같이, 제1 소스 영역(SE1)과 제3 소스 영역(SE3)은 제1 바텀 금속층(BML1)과 전기적으로 연결되므로, 제1 상부 전극(UE1)은 제1 바텀 금속층(BML1)을 통하여 제1 및 제3 소스 영역들(SE1, SE3)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 서브 화소 회로(SPXC2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통하여 제2 바텀 금속층(BML2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 바텀 금속층(BML2)은 제1 바텀 금속층(BML1)에 대응되는 구성일 수 있다. 제2 바텀 금속층(BML2)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제2 바텀 금속층(BML2)은 해당 컨택 홀(CH)을 통하여 제1 소스 영역(SE1)에 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제2 바텀 금속층(BML2)은 버퍼층(BFL)을 관통하는 다른 컨택 홀(CH)을 통하여 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 전기적 및/또는 물리적으로 연결될 수 있다. 추가적으로, 제2 바텀 금속층(BML2)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 또 다른 컨택 홀(CH)을 통하여 제2 상부 전극(UE2)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 버퍼층(BFL)을 관통하는 다른 컨택 홀(CH)을 통하여 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 전기적 및/또는 물리적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 연결 라인(CNL)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 제7 도전 패턴(CP7)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다.
제7 도전 패턴(CP7)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제7 도전 패턴(CP7)의 일 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 소스 영역(SE2)에 전기적 및/또는 물리적으로 연결될 수 있다. 제7 도전 패턴(CP7)의 타 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 제8 도전 패턴(CP8)을 통하여 제2 데이터 라인(D2)에 연결될 수 있다.
제8 도전 패턴(CP8)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제8 도전 패턴(CP8)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 데이터 라인(D2)에 전기적 및/또는 물리적으로 연결될 수 있다. 제8 도전 패턴(CP8)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 드레인 영역(DE2)에 전기적 및/또는 물리적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 연결 라인(CNL)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 영역(SE3)은 해당 컨택 홀(CH)을 통하여 제2 바텀 금속층(BML2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 영역(DE3)은 제5 도전 패턴(CP5)을 통하여 초기화 전원 라인(IPL)과 연결될 수 있다.
제2 스토리지 커패시터(Cst2)는 상술한 제1 서브 화소 회로(SPXC1)의 제1 스토리지 커패시터(Cst1)와 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 예로, 제2 스토리지 커패시터(Cst2)는 제2 하부 전극(LE2) 및 제2 상부 전극(UE2)을 포함할 수 있다.
제2 하부 전극(LE2)은 제2 도전층일 수 있으며, 해당 트랜지스터, 일 예로, 제2 트랜지스터(T2)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제2 상부 전극(UE2)은 제3 도전층일 수 있으며, 제2 하부 전극(LE2)과 중첩할 수 있다. 제2 상부 전극(UE2)은 해당 컨택 홀(CH)을 통하여 제2 바텀 금속층(BML2)과 전기적 및/또는 물리적으로 연결될 수 있다.
상술한 바와 같이, 제2 상부 전극(UE2)은 제2 바텀 금속층(BML2)을 통하여 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각에 전기적으로 연결될 수 있다.
제3 서브 화소 회로(SPXC3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제2 소스 영역(SE2)에 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택 홀(CH)을 통하여 제3 바텀 금속층(BML3)과 전기적 및/또는 물리적으로 연결될 수 있다.
제3 바텀 금속층(BML3)은 제1 및 제2 바텀 금속층들(BML1, BML2) 각각에 대응되는 구성일 수 있다. 제3 바텀 금속층(BML3)은 제1 도전층일 수 있다. 제3 바텀 금속층(BML3)은 해당 컨택 홀(CH)을 통하여 제1 소스 영역(SE1)에 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제3 바텀 금속층(BML3)은 버퍼층(BFL)을 관통하는 다른 컨택 홀(CH)을 통하여 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 전기적 및/또는 물리적으로 연결될 수 있다. 추가적으로, 제3 바텀 금속층(BML3)은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 또 다른 컨택 홀(CH)을 통하여 제3 상부 전극(UE3)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 버퍼층(BFL)을 관통하는 또 다른 컨택 홀(CH)을 통해 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 전기적 및/또는 물리적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 연결 라인(CNL)과 일체로 제공되어 제1 스캔 라인(S1)과 연결될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 제4 도전 패턴(CP4)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 도전 패턴(CP4)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제4 도전 패턴(CP4)의 일 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 소스 영역(SE2)에 전기적 및/또는 물리적으로 연결될 수 있다. 제4 도전 패턴(CP4)의 타 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다. 이로 인하여, 제1 게이트 전극(GE1)과 제2 소스 영역(SE2)은 제4 도전 패턴(CP4)을 통하여 서로 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 제6 도전 패턴(CP6)을 통하여 제3 데이터 라인(D3)에 연결될 수 있다.
제6 도전 패턴(CP6)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제6 도전 패턴(CP6)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제3 데이터 라인(D3)에 전기적 및/또는 물리적으로 연결될 수 있다. 제6 도전 패턴(CP6)의 타 단은 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀(CH)을 통하여 제2 드레인 영역(DE2)에 전기적 및/또는 물리적으로 연결될 수 있다. 이로 인하여, 제2 드레인 영역(DE2)과 제3 데이터 라인(D3)은 제6 도전 패턴(CP6)을 통하여 서로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 연결 라인(CNL)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 영역(SE3)은 해당 컨택 홀(CH)을 통하여 제3 바텀 금속층(BML3)에 전기적 및/또는 물리적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 영역(DE3)은 제5 도전 패턴(CP5)을 통하여 초기화 전원 라인(IPL)과 연결될 수 있다. 일 실시예에 있어서, 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 제2 트랜지스터(T2)의 제3 드레인 영역(DE3)은 제5 도전 패턴(CP5)을 공유할 수 있다.
제3 스토리지 커패시터(Cst3)는 상술한 제1 및 제2 스토리지 커패시터들(Cst1, Cst2) 각각과 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 예로, 제3 스토리지 커패시터(Cst3)는 제3 하부 전극(LE3) 및 제3 상부 전극(UE3)을 포함할 수 있다.
제3 하부 전극(LE3)은 제2 도전층일 수 있으며, 해당 트랜지스터, 일 예로, 제3 트랜지스터(T3)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제3 상부 전극(UE3)은 제3 도전층일 수 있으며, 제3 하부 전극(LE3)과 중첩할 수 있다. 제3 상부 전극(UE3)은 해당 컨택 홀(CH)을 통하여 제3 바텀 금속층(BML3)과 전기적 및/또는 물리적으로 연결될 수 있다. 제3 상부 전극(UE3)은 일 방향으로, 일 예로, 제1 방향(DR1)을 따라 제2a 전원 라인(PL2a)으로 연장된 돌출 패턴(PRP)을 포함할 수 있다. 돌출 패턴(PRP)은 제3 상부 전극(UE3)과 일체로 제공되어 상기 제3 상부 전극(UE)의 일 영역일 수 있다.
상술한 바와 같이, 제3 상부 전극(UE3)은 제3 바텀 금속층(BML3)을 통하여 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각에 전기적으로 연결될 수 있다.
상술한 제1 서브 화소 회로(SPXC1), 제2 서브 화소 회로(SPXC2), 및 제3 서브 화소 회로(SPXC3) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 제1 비아 홀(VIH1)과 제2 비아 홀(VIH2)을 포함할 수 있다.
제1 비아 홀(VIH1)은 제2b 전원 라인(PL2b)의 일 영역, 상기 제2b 전원 라인(PL2b)의 다른 일 영역, 및 상기 제2b 전원 라인(PL2b)의 또 다른 일 영역을 각각 노출할 수 있다. 제2 비아 홀(VIH2)은 제1 상부 전극(UE1)의 일 영역, 제2 상부 전극(UE2)의 일 영역, 및 제3 상부 전극(UE3)의 일 영역(일 예로, 돌출 패턴(PRP)의 일 영역)을 각각 노출할 수 있다. 일 실시예에 있어서, 제1 화소 영역(PXA1)에 제공된 제1 비아 홀(VIH1)은 3개일 수 있고, 상기 제1 화소 영역(PXA1)에 제공된 제2 비아 홀(VIH2)은 3개일 수 있다.
제1 화소 영역(PXA1)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 포함할 수 있다. 일 예로, 제1 화소 영역(PXA1)은 제1 방향(DR1)을 따라 구획된 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 포함할 수 있다.
제1 발광 영역(EMA1)은 제1 서브 화소 회로(SPXC1)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 상기 발광 소자들(LD)은 제1 서브 발광 유닛(EMU1)의 하나의 구성일 수 있다. 일 실시예에 있어서, 제1 발광 영역(EMA1)은 제1 서브 화소(SPXL1)의 발광 영역일 수 있다.
제2 발광 영역(EMA2)은 제2 서브 화소 회로(SPXC2)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 여기서, 상기 발광 소자들(LD)은 제2 서브 발광 유닛(EMU2)의 하나의 구성일 수 있다. 일 실시예에 있어서, 제2 발광 영역(EMA2)은 제2 서브 화소(SPXL2)의 발광 영역일 수 있다.
제3 발광 영역(EMA3)은 제3 서브 화소 회로(SPXC3)에 의해 구동되는 발광 소자들(LD)에서 광이 방출되는 영역일 수 있다. 여기서, 상기 발광 소자들(LD)은 제3 서브 발광 유닛(EMU3)의 하나의 구성일 수 있다. 일 실시예에 있어서, 제3 발광 영역(EMA3)은 제3 서브 화소(SPXL3)의 발광 영역일 수 있다.
상술한 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)은 제1 화소(PXL1)의 발광 영역(EMA)을 구성할 수 있다.
제1 화소 영역(PXA1)은 제1 발광 영역(EMA1)에 인접한(또는 제1 발광 영역(EMA1)의 주변을 둘러싸는) 비발광 영역(NEMA), 제2 발광 영역(EMA2)에 인접한(또는 제2 발광 영역(EMA2)의 주변을 둘러싸는) 비발광 영역(NEMA), 및 제3 발광 영역(EMA3)에 인접한(또는 제3 발광 영역(EMA3)의 주변을 둘러싸는) 비발광 영역(NEMA)을 포함할 수 있다.
도 8 내지 도 12b에 도시된 바와 같이, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각은 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 제1 서브 화소(SPXL1)의 표시 소자층(DPL)은 제1 발광 영역(EMA1)에 대응될 수 있고, 제2 서브 화소(SPXL2)의 표시 소자층(DPL)은 제2 발광 영역(EMA2)에 대응될 수 있으며, 제3 서브 화소(SPXL3)의 표시 소자층(DPL)은 제3 발광 영역(EMA3)에 대응될 수 있다.
표시 소자층(DPL)은 보호층(PSV) 상에 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 내지 제4 전극들(EL1, EL2, EL3, EL4), 발광 소자들(LD), 제1 및 제2 연결 전극들(CNE1, CNE2), 중간 전극(CTE), 및 제1 내지 제3 절연층들(INS1, INS2, INS3)을 포함할 수 있다.
뱅크(BNK)는 제1 화소(PXL1)(또는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3))와 그에 인접한 화소(PXL)의 화소 영역 또는 발광 영역(EMA)을 정의하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 뱅크(BNK)는 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)의 사이 영역과 상기 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)의 외곽에 위치할 수 있다.
뱅크(BNK)는 제1 화소(PXL1)에 발광 소자들(LD)을 공급하는 과정에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)이 구획됨으로써 상기 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 목적하는 양 및/또는 종류의 발광 소자들(LD)을 포함한 혼합액(일 예로, 잉크)을 투입할 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각과 그에 인접한 서브 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 제1 화소(PXL1)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 제1 화소 영역(PXA1)에서 그 하부에 위치한 구성들을 노출하는 적어도 하나의 개구 영역을 포함할 수 있다. 일 예로, 뱅크(BNK)는 제1 화소 영역(PXA1)에서 그 하부에 위치하는 구성들을 노출하는 제1 개구 영역(OP1) 및 제2 개구 영역(OP2)을 포함할 수 있다. 일 실시예에 있어서, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)은 뱅크(BNK)의 제2 개구 영역(OP2)에 의해 정의될 수 있다. 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각과 뱅크(BNK)의 제2 개구 영역(OP2)은 서로 대응될 수 있다.
상기 제1 화소 영역(PXA1)에서, 뱅크(BNK)의 제1 개구 영역(OP1)은 제2 개구 영역(OP2)으로부터 이격되어 위치하며, 상기 제2 개구 영역(OP2)의 상측 및 하측 각각으로부터 이격되어 위치할 수 있다. 여기서, 뱅크(BNK)의 제1 개구 영역(OP1)은 도 4a 및 도 4b를 참고하여 설명한 제1 개구 영역(OP1)일 수 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 사이의 비발광 영역(NEMA)에 뱅크(BNK)가 배치됨에 따라, 제1 화소 영역(PXA1)에서의 발광 소자들(LD)의 공급(또는 투입) 영역이 결정될 수 있다. 이에 따라, 상기 공급 영역에만 발광 소자들(LD)을 공급함으로써 재료 효율이 개선될 수 있다. 또한, 상기 공급 영역 외에 다른 영역으로 상기 발광 소자들(LD)이 공급되는 불량을 방지하여 해당 발광 영역(EMA)에서 유효 광원으로 활용될 수 있는 발광 소자들(LD)의 수를 증가시킬 수 있다. 일 예로, 제1 화소(PXL1)에 발광 소자들(LD)을 공급하는 단계에서 상기 발광 소자들(LD)이 불필요한 영역에 공급되는 것을 방지하고, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)을 효율적으로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 불필요하게 낭비되는 것을 방지하고, 표시 장치(DD)의 제조 비용을 절감할 수 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)는 보호층(PSV) 상에 제공 및/또는 형성될 수도 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)(또는 제1 내지 제3 서브 화소 영역들(SPXA1, SPXA2, SPXA3)) 각각의 보호층(PSV) 상에서 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 보호층(PSV) 상에 제공 및/또는 형성되는 제4 도전층일 수 있다.
제1 내지 제3 서브 화소 영역들(SPXA1, SPXA2, SPXA3)(또는 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)) 각각에서, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 단부는 뱅크(BNK)의 제1 개구 영역(OP1) 내에 위치할 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 공급 및 정렬된 이후에 제1 개구 영역(OP1)에서 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 제1 내지 제4 전극들(미도시))로부터 분리될 수 있다. 뱅크(BNK)의 제1 개구 영역(OP1) 각각은 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 대한 분리 공정을 위하여 구비될 수 있다.
해당 서브 화소 영역에서, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 제1 방향(DR1)을 따라 인접한 전극과 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)은 제1 방향(DR1)으로 제2 전극(EL2)과 이격되게 배치될 수 있고, 제2 전극(EL2)은 제1 방향(DR1)으로 제3 전극(EL3)과 이격되게 배치될 수 있으며, 제3 전극(EL3)은 제1 방향(DR1)으로 제4 전극(EL4)과 이격되게 배치될 수 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이의 간격, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이의 간격, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격은 서로 상이할 수도 있다.
제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 단일층으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수도 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중층 이상의 다중층으로 형성될 수도 있다. 일 예로, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
해당 서브 화소 영역에서, 제1 전극(EL1)은 제1 비아 홀(VIH1)을 통하여 대응하는 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 서브 화소 영역(SPXA1)의 제1 전극(EL1)은 보호층(PSV)의 3개의 제1 비아 홀들(VIH1) 중 하나의 제1 비아 홀(VIH1)을 통하여 해당 서브 화소 영역의 제2b 전원 라인(PL2b)과 전기적으로 연결될 수 있다. 제2 서브 화소 영역(SPXA2)의 제1 전극(EL1)은 보호층(PSV)의 3개의 제1 비아 홀들(VIH1) 중 다른 하나의 제1 비아 홀(VIH1)을 통하여 해당 서브 화소 영역의 제2b 전원 라인(PL2b)과 전기적으로 연결될 수 있다. 제3 서브 화소 영역(SPXA3)의 제1 전극(EL1)은 보호층(PSV)의 3개의 제1 비아 홀들(VIH1) 중 나머지 하나의 제1 비아 홀(VIH1)을 통하여 해당 서브 화소의 제2b 전원 라인(PL2b)과 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제1 전극(EL1)은 도 5를 참고하여 설명한 제2 전극(EL2)이며 제1 내지 제3 서브 발광 유닛(EMU1, EMU2, EMU3) 각각의 캐소드일 수 있다.
해당 서브 화소 영역에서, 제3 전극(EL3)은 제2 비아 홀(VIH2)을 통하여 대응하는 화소 회로층(PCL)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 서브 화소 영역(SPXA1)의 제1 전극(EL1)은 보호층(PSV)의 3개의 제2 비아 홀들(VIH2) 중 하나의 제2 비아 홀(VIH2)을 통하여 제1 상부 전극(UE1)과 전기적으로 연결될 수 있다. 제2 서브 화소 영역(SPXA2)의 제3 전극(EL3)은 상기 3개의 제2 비아 홀들(VIH2) 중 다른 하나의 제2 비아 홀(VIH2)을 통해 제2 상부 전극(UE2)과 전기적으로 연결될 수 있다. 제3 서브 화소 영역(SPXA3)의 제3 전극(EL3)은 상기 3개의 제2 비아 홀들(VIH2) 중 나머지 제2 비아 홀(VIH2)을 통해 돌출 패턴(PRP)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 돌출 패턴(PRP)은 제3 상부 전극(UE3)의 일 영역이므로, 제3 서브 화소 영역(SPXA3)의 제3 전극(EL3)은 상기 제3 상부 전극(UE3)과 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제3 전극(EL3)은 도 5를 참고하여 설명한 제1 전극(EL1)이며 제1 내지 제3 서브 발광 유닛(EMU1, EMU2, EMU3) 각각의 애노드일 수 있다.
제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은, 제1 화소(PXL1)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에 비표시 영역(NDA)에 위치한 패드부(PD)로부터 소정의 정렬 신호를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 활용될 수 있다.
제1 전극(EL1)은, 발광 소자들(LD)의 정렬 단계에서 제1 버스 라인(도 4a의 'BUL1' 참고)과 연결되어 제1 전원 패드로부터 제1 정렬 신호를 전달받아 제1 정렬 전극으로 활용될 수 있다. 제2 전극(EL2)은, 발광 소자들(LD)의 정렬 단계에서 제2 버스 라인(도 4b의 'BUL2' 참고)과 연결되어 제2 전원 패드로부터 제2 정렬 신호를 전달받아 제2 정렬 전극으로 활용될 수 있다. 상술한 발광 소자들(LD)의 정렬 단계에서 제3 전극(EL3)은 제2 전극(EL2)과 연결되어 상기 제2 전원 패드로부터 제2 정렬 신호를 전달받아 제2 정렬 전극으로 활용될 수 있다. 제4 전극(EL4)은, 발광 소자들(LD)의 정렬 단계에서 제1 버스 라인(BUL1)과 연결되어 제1 전원 패드로부터 제1 정렬 신호를 전달받아 제1 정렬 전극으로 활용될 수 있다. 상술한 제1 및 제2 정렬 신호들은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나의 정렬 신호는 교류 신호일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에서 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각과 보호층(PSV) 사이에는 지지 부재(또는 패턴)가 위치할 수 있다. 일 예로, 도 10에 도시된 바와 같이, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각과 보호층(PSV) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
뱅크 패턴(BNKP)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 뱅크 패턴(BNKP) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 그 하부에 배치된 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가지므로, 발광 소자들(LD)에서 방출된 광이 상기 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각에 의해 반사되어 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다. 뱅크 패턴(BNKP)과 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치(DD)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 각 화소(PXL)가 뱅크 패턴(BNKP)을 구비하지 않는 경우, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 은 보호층(PSV)의 일 면(일 예로, 상부 면) 상에 제공 및/또는 형성될 수 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)이 정렬된 이후, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각을 제2 방향(DR2)으로 인접한 서브 화소들로부터 독립적으로(또는 개별적으로) 구동하기 위하여 상기 제2 방향(DR2)으로 인접한 서브 화소들 사이에 위치한 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 일부가 제거되어 그 단부가 뱅크(BNK)의 제1 개구 영역(OP1) 각각에 위치할 수 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)이 정렬된 이후, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 활용될 수 있다.
제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 일 영역을 커버하도록 형성되며, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 다른 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다. 제1 절연층(INS1)은 단일막 또는 다중막으로 제공될 수 있다.
제1 절연층(INS1)은, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)을 전면적으로 커버하도록 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급(또는 투입) 및 정렬된 이후, 제1 절연층(INS1)은 제1 및 제3 전극들(EL1, EL3) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD)의 공급(또는 투입) 및 정렬 이후 발광 소자들(LD) 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다. 제1 절연층(INS1)은 제1 및 제3 전극들(EL1, EL3) 각각의 일 영역을 제외한 나머지 영역들을 커버할 수 있다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다. 또한, 다른 실시예에 따라, 제1 절연층(INS1)은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 제공 및/또는 형성될 수 있다.
제1 화소(PXL1)의 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에서, 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(도 5의 'SET1' 참고)(또는 제1 스테이지)을 구성하고, 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(도 5의 'SET2' 참고)(또는 제2 스테이지)을 구성할 수 있다.
일 실시예에 있어서, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 서브 발광 유닛을 구성할 수 있다. 일 예로, 제1 발광 영역(EMA1)에 배치된 제1 및 제2 직렬단들(SET1, SET2)은 제1 서브 화소(SPXL1)의 제1 서브 발광 유닛(EMU1)을 구성할 수 있고, 제2 발광 영역(EMA2)에 배치된 제1 및 제2 직렬단들(SET1, SET2)은 제2 서브 화소(SPXL2)의 제2 서브 발광 유닛(EMU2)을 구성할 수 있으며, 제3 발광 영역(EMA3)에 배치된 제1 및 제2 직렬단들(SET1, SET2)은 제3 서브 화소(SPXL3)의 제3 서브 발광 유닛(EMU3)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제3 전극(EL3)은 제1 내지 제3 서브 발광 유닛(EMU1, EMU2, EMU3) 각각의 애노드일 수 있고, 제2 직렬 단(SET2)에 포함된 제1 전극(EL1)은 해당 서브 발광 유닛의 캐소드일 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은, 평면 및 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 중 인접한 두 개의 전극들 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 제1 화소 영역(PXA1)에 공급될 수 있다. 이때, 상기 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 제공된 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각에 대응하는 정렬 신호가 인가되면, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 중 인접한 두 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 중 인접한 두 전극들 사이에 발광 소자들(LD)이 정렬될 수 있다. 상술한 바와 같이, 제2 및 제3 전극들(EL2, EL3) 각각에는 동일한 정렬 신호(또는 정렬 전압)가 인가되므로, 상기 제2 전극(EL2)과 상기 제3 전극(EL3) 사이에 발광 소자들(LD)이 정렬되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 및 제3 전극들(EL2, EL3) 각각으로 정렬 신호가 인가될 때 상기 두 전극들의 배선 저항, 인접한 전극들 사이에서 유도되는 전계에 의한 영향 등으로 인하여 상기 제2 전극(EL2)과 상기 제3 전극(EL3)으로 인가된 정렬 신호들 사이에서 전위 차가 발생할 수도 있다. 이 경우, 제2 및 제3 전극들(EL2, EL3) 사이에 발광 소자들(LD)이 정렬될 수도 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 상기 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
도 8에서는, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 중 인접한 두 전극들 사이에 길이(도 1의 'L' 참고) 방향이 제1 방향(DR1)과 평행한 발광 소자들(LD)이 정렬되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 일부는, 인접한 두 전극들 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게 정렬될 수도 있다. 또한, 실시예에 따라, 인접한 두 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(도 5의 LDr 참고)가 더 배치될 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자들(LD1) 및 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에 배치될 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에서 동일한 방향으로 정렬될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 동일한 방향으로 병렬 연결된 제1 발광 소자들(LD1)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에서 동일한 방향으로 정렬될 수 있다. 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 동일한 방향으로 연결된 제2 발광 소자들(LD2)과 함께 제1 직렬 단(SET1)을 구성할 수 있다.
상술한 제1 및 제2 발광 소자들(LD1, LD2)은, 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에서 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
상술한 발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다.
제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(도 1의 '12' 참고) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 발광 소자들(LD)이 적용되는 표시 장치(DD)의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이 경우, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수도 있다.
제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에서, 제1 및 제2 연결 전극들(CNE1, CNE2)과 중간 전극(CTE)은 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
제1 연결 전극(CNE1)은 제1 전극(EL1) 및 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성될 수 있다. 제1 연결 전극(CNE1)은 제1 절연층(INS1)에 의해 노출된 제1 전극(EL1)과 직접 접촉하여 상기 제1 전극(EL1)과 연결될 수 있다. 실시예에 따라, 제1 전극(EL1) 상에 도전성의 캡핑 레이어(미도시)가 배치된 경우, 제1 연결 전극(CNE1)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어와 접촉하여 상기 제1 전극(EL1)과 연결될 수 있다. 상술한 캡핑 레이어는 표시 장치(DD)의 제조 공정 시 발생하는 불량으로부터 제1 전극(EL1)을 보호함과 동시에 상기 제1 전극(EL1)과 그 하부에 위치한 보호층(PSV) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 제1 연결 전극(CNE1)은, 제1 전극(EL1)과 제1 발광 소자들(LD1) 각각의 일 단부를 전기적으로 연결할 수 있다.
제1 연결 전극(CNE1)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 연결 전극(CNE1)의 형상은 제1 발광 소자(LD1)의 일 단부와 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 연결 전극(CNE1)의 형상은 그 하부에 배치된 제1 전극(EL1)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제2 연결 전극(CNE2)은 제3 전극(EL3) 및 제2 발광 소자들(LD2) 각각의 타 단부 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 절연층(INS1)에 의해 노출된 제3 전극(EL3)과 직접 접촉하여 상기 제3 전극(EL3)과 연결될 수 있다. 실시예에 따라, 실시예에 따라, 제3 전극(EL3) 상에 도전성의 캡핑 레이어(미도시)가 배치된 경우, 제2 연결 전극(CNE2)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제3 전극(EL3)과 연결될 수 있다. 제2 연결 전극(CNE2)은, 제3 전극(EL3)과 제2 발광 소자들(LD2) 각각의 타 단부를 전기적으로 연결할 수 있다.
제2 연결 전극(CNE2)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 연결 전극(CNE2)의 형상은 제2 발광 소자(LD2)의 타 단부와 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제2 연결 전극(CNE2)의 형상은 그 하부에 배치된 제3 전극(EL3)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제1 및 제2 연결 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제3 전극들(EL1, EL3)에 의해 반사된 광이 손실없이 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 연결 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 연결 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 연결 전극들(CNE1, CNE2)은 다양한 불투명한 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 연결 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다. 일 실시예에 있어서, 제1 및 제2 연결 전극들(CNE1, CNE2)은 제2 절연층(INS2) 상에 제공 및/또는 형성되는 제5 도전층일 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장된 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상에 제공되며, 평면 상에서 볼 때, 제2 전극(EL2)과 중첩할 수 있다. 제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 배치되어 상기 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제1 중간 전극(CTE1)은 상기 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에서 제1 발광 소자들(LD1) 각각의 타 단부 상에 배치되어 상기 제1 발광 소자들(LD1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제4 전극(EL4) 상에 제공되며, 평면 상에서 볼 때, 제4 전극(EL4)과 중첩할 수 있다. 제2 중간 전극(CTE2)은 제4 전극(EL4) 상의 제1 절연층(INS1) 상에 배치되어 상기 제4 전극(EL4)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 상기 제1 내지 제3 발광 영역들(EMA1 ~ EMA3) 각각에서 제2 발광 소자들(LD2) 각각의 일 단부 상에 배치되어 상기 제2 발광 소자들(LD2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다. 상기 제1 중간 전극(CTE1)은 도 5를 참고하여 설명한 제2 중간 전극(CTE2)과 동일한 구성일 수 있고, 상기 제2 중간 전극(CTE2)은 도 5를 참고하여 설명한 제1 중간 전극(CTE1)과 동일한 구성일 수 있다. 중간 전극(CTE)은 제1 직렬 단(SET1)의 제2 발광 소자들(LD2) 각각의 일 단부와 제2 직렬 단(SET2)의 제1 발광 소자들(LD1) 각각의 타 단부를 전기적으로 연결하는 브릿지 전극(또는 연결 전극)으로 기능할 수 있다. 즉, 제1 직렬 단(SET1)과 제2 직렬 단(SET2)은 중간 전극(CTE)을 통하여 서로 연결될 수 있다.
일 실시예에 있어서, 제1 발광 소자들(LD1) 각각의 일 단부 및 제2 발광 소자들(LD2) 각각의 일 단부는 상호 동일한 타입의 반도체층(일 예로, 도 1을 참고하여 설명한 제1 반도체층(11))을 포함할 수 있다. 제1 발광 소자들(LD1) 각각의 타 단부 및 제2 발광 소자들(LD2) 각각의 일 단부는 상호 동일한 타입의 반도체층(일 예로, 도 1을 참고하여 설명한 제2 반도체층(13))을 포함할 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함한 중간 전극(CTE)은, 평면 상에서 볼 때, 제2 연결 전극(CNE2)으로부터 이격되되, 상기 제2 연결 전극(CNE2)의 적어도 일부를 둘러싸는 형상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 중간 전극(CTE)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 안정적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수 있다. 일 실시예에 있어서, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 중간 전극(CTE)은 평면 및 단면 상에서 서로 이격되게 배치될 수 있다.
중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출되어 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)에 의해 반사된 광이 손실없이 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 중간 전극(CTE)은 제1 및 제2 연결 전극들(CNE1, CNE2)과 동일한 물질을 포함하거나 상기 제1 및 제2 연결 전극들(CNE1, CNE2)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
중간 전극(CTE)은, 제1 및 제2 연결 전극들(CNE1, CNE2)과 동일한 층에 제공되어 동일한 공정을 통해 형성될 수 있다. 일 예로, 중간 전극(CTE)과 제1 및 제2 연결 전극들(CNE1, CNE2)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 중간 전극(CTE)은 제1 및 제2 연결 전극들(CNE1, CNE2)과 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다.
제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 중간 전극(CTE) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
제1 내지 제3 서브 화소들(SPXL1 ~ SPXL3) 각각의 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 제2 전원 라인(PL2)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 해당 서브 화소의 제2 비아 홀(VIH2)을 통해 해당 서브 화소의 서브 발광 유닛으로 유입될 수 있다.
일 예로, 제1 서브 화소(SPXL1)의 제2 비아 홀(VIH2)을 통해 구동 전류가 제1 발광 영역(EMA1)의 제3 전극(EL3)으로 공급되고, 상기 구동 전류는 제3 전극(EL3)과 연결되는 제2 연결 전극(CNE2)을 통하여 제2 발광 소자(LD2)를 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 제1 서브 화소(SPXL1)의 제1 직렬 단(SET1)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상기 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제1 발광 소자들(LD1)을 경유하여 제1 연결 전극(CNE1)으로 흐르게 된다. 이에 따라, 제1 서브 화소(SPXL1)의 제2 직렬 단(SET2)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제2 서브 화소(SPXL2)의 제2 비아 홀(VIH2)을 통해 구동 전류가 제2 발광 영역(EMA2)의 제3 전극(EL3)으로 공급되고, 상기 구동 전류는 상기 제3 전극(EL3)과 연결되는 제2 연결 전극(CNE2)을 통해 제2 발광 소자들(LD2)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 상기 제2 서브 화소(SPXL2)의 제1 직렬 단(SET1)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상기 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제1 발광 소자들(LD1)을 경유하여 제1 연결 전극(CNE1)으로 흐르게 된다. 이에 따라, 상기 제2 서브 화소(SPXL2)의 제2 직렬 단(SET2)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
추가적으로, 제3 서브 화소(SPXL3)의 제2 비아 홀(VIH2)을 통해 구동 전류가 제3 발광 영역(EMA3)의 제3 전극(EL3)으로 공급되고, 상기 구동 전류는 상기 제3 전극(EL3)과 연결되는 제2 연결 전극(CNE2)을 통해 제2 발광 소자들(LD2)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 상기 제3 서브 화소(SPXL3)의 제1 직렬 단(SET1)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상기 중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제1 발광 소자들(LD1)을 경유하여 제1 연결 전극(CNE1)으로 흐르게 된다. 이에 따라, 상기 제3 서브 화소(SPXL3)의 제2 직렬 단(SET2)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 구동 전류가, 제1 직렬 단(SET1)의 제2 발광 소자들(LD2) 및 제2 직렬 단(SET2)의 제1 발광 소자들(LD1)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각은 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
상술한 실시예에 따르면, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 형성하는 단계에서, 중간 전극(CTE)이 동시에 형성될 수 있다. 이에 따라, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 및 이를 구비한 표시 장치(DD)의 제조 공정이 단순해져 제품 수율이 향상될 수 있다.
또한, 상술한 실시예에 따르면, 직/병렬 혼합 구조의 발광 유닛(EMU)을 구성함으로써, 제1 화소(PXL1)가 안정적으로 구동되어 표시 장치(DD)의 표시 패널에 흐르는 구동 전류를 낮춰 소비 전력 효율이 개선될 수 있다.
실시예에 따라, 제3 절연층(INS3)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
또한, 다른 실시예에 따라, 제3 절연층(INS3) 상에는 도 11에 도시된 바와 같이, 상부 기판이 더 배치될 수도 있다.
상부 기판은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각이 배치된 표시 영역(도 6a의 'DA' 참고)을 커버하도록 해당 서브 화소의 표시 소자층(DPL) 상에 제공될 수 있다. 이러한 상부 기판은, 표시 장치(DD)의 봉지 기판(또는 박막 봉지층) 및/또는 윈도우 부재로 구성할 수 있다. 상부 기판과 표시 소자층(DPL) 사이에 중간층(CTL)이 제공될 수 있다.
중간층(CTL)은 표시 소자층(DPL)과 상부 기판 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 발광 소자들(LD)에서 방출되어 상부 기판으로 진행하는 광의 굴절률을 변환하여 각 화소(PXL)의 발광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다.
상부 기판은 베이스 층(BSL) 및 광 변환 패턴층(LCP)을 포함할 수 있다.
베이스 층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스 층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
광 변환 패턴층(LCP)은 대응하는 화소(PXL)와 마주보도록 베이스 층(BSL)의 일면 상에 배치될 수 있다. 광 변환 패턴층(LCP)은 소정 색상에 대응하는 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 필터(CF)는 상기 특정 색상의 광을 선택적으로 투과시킬 수 있다.
컬러 변환층(CCL)은, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각과 마주보도록 베이스 층(BSL)의 일면 상에 배치되며, 해당 서브 화소에 배치된 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 하나의 컬러 변환층(CCL)은, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들(QD)을 포함할 수 있다. 일 예로, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 중 제1 서브 화소(SPXL1)가 적색 화소이고, 제2 서브 화소(SPXL2)가 녹색 화소이며, 제3 서브 화소(SPXL3)가 청색 화소인 경우, 제1 서브 화소(SPXL1)의 컬러 변환층(CCL)은 해당 서브 화소의 발광 소자들(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함하고, 제2 서브 화소(SPXL2)의 컬러 변환층(CCL)은 해당 서브 화소의 발광 소자들(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함하며, 제3 서브 화소(SPXL3)의 컬러 변환층(CCL)은 해당 서브 화소의 발광 소자들(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 실시예에 따라, 제3 서브 화소(SPXL3)는 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 대신하여 광 산란 입자들을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 상기 제3 서브 화소(SPXL3)는 광 산란 입자들을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 다른 실시예에 따라, 상기 제3 서브 화소(SPXL3)는 컬러 변환층(CCL)을 대신하여 투명 폴리머를 포함할 수도 있다.
컬러 필터(CF)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 컬러 변환층(CCL)의 일면 상에 배치되며, 해당 컬러 변환층에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 서브 화소(SPXL1)의 컬러 필터(CF)는 적색 컬러 필터일 수 있고, 제2 서브 화소(SPXL2)의 컬러 필터(CF)는 녹색 컬러 필터일 수 있으며, 제3 서브 화소(SPXL3)의 컬러 필터(CF)는 청색 컬러 필터일 수 있다.
컬러 변환층(CCL)과 컬러 필터(CF)를 포함한 광 변환 패턴층(LCP)은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 발광 영역 내에 위치할 수 있다.
제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각의 광 변환 패턴층(LCP)에 인접하게 제1 차광 패턴(LBP1)이 위치할 수 있다. 즉, 제1 차광 패턴(BLP1)은 제1 서브 화소(SPXL1)의 광 변환 패턴층(LCP), 제2 서브 화소(SPXL2)의 광 변환 패턴층(LCP), 및 제3 서브 화소(SPXL3)의 광 변환 패턴층(LCP) 사이에 위치할 수 있다.
제1 차광 패턴(LBP1)은 대응하는 서브 화소의 비발광 영역(NEMA)에 제공된 뱅크(BNK)와 중첩되도록 베이스 층(BSL)의 일면 상에 제공될 수 있다. 제1 차광 패턴(LBP1)은, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 또한, 제1 차광 패턴(LBP1)은 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 제1 차광 패턴(LBP1)과 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다.
실시예에 따라, 제1 차광 패턴(LBP1)은 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 서로 상이한 색의 광을 선택적으로 투과하는 적어도 두 개 이상의 컬러 필터가 중첩된 다중막의 형태로 제공될 수도 있다. 일 예로, 제1 차광 패턴(LBP1)은 적색 컬러 필터, 상기 적색 컬러 필터 상에 위치하여 상기 적색 컬러 필터와 중첩하는 녹색 컬러 필터, 및 상기 녹색 컬러 필터 상에 위치하여 상기 녹색 컬러 필터와 중첩하는 청색 컬러 필터를 포함하는 형태로 제공될 수도 있다. 즉, 상기 제1 차광 패턴(LBP1)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터가 순차적으로 적층된 구조물의 형태로 제공될 수 있다. 이 경우, 해당 서브 화소 영역의 비발광 영역(NEMA)에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 광의 투과를 차단하는 제1 차광 패턴(LBP1)으로 활용될 수 있다.
실시예에 따라, 제1 차광 패턴(LBP1) 상에는 제2 차광 패턴(LBP2)이 배치될 수 있다. 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 동일한 물질을 포함할 수 있다. 일 예로, 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 블랙 매트릭스일 수 있다.
상술한 바와 같이, 제1 화소(PXL1)에서는 제2 스캔 라인(S2)이 제1 스캔 라인(S1)과 연결되어 상기 제1 스캔 라인(S1)과 함께 스캔 신호 및 제어 신호를 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성, 일 예로 제2 및 제3 트랜지스터들(T2, T3)로 전달하는 신호 라인으로 활용될 수 있다.
도 13은 도 6b에 도시된 제2 화소(PXL2)의 화소 회로 영역(PXCA)을 개략적으로 도시한 평면도이다.
도 13에 도시된 화소 회로 영역(PXCA)은 컨택부(CNT)를 구비하지 않으며, 제1 스캔 라인(S1)과 제2 스캔 라인(S2)이 직접 연결되지 않는 점을 제외하고는 도 7에 도시된 제1 화소(PXL1)의 화소 회로 영역(PXCA)과 실질적으로 유사한 구성 및 구조를 가질 수 있다.
이에, 도 13에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 도 13의 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 6b, 도7, 및 도 13을 참조하면, 제2 화소(PXL2)는 제1 방향(DR1)으로 연장되는 제1 스캔 라인(S1)과 상기 제1 스캔 라인(S1)과 교차하는 제2 스캔 라인(S2)을 포함할 수 있다.
제2 스캔 라인(S2)은 구동부(도 4b의 'DIC' 참고)와 전기적으로 연결되어, 구동부(DIC)로부터 소정의 신호(일 예로, 스캔 신호 및/또는 제어 신호)를 공급받을 수 있다. 제2 스캔 라인(S2)은 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)을 포함할 수 있다. 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2) 각각은 제2 방향(DR2)으로 연장되며 그의 일 영역이 제1 스캔 라인(S1)과 중첩할 수 있다.
제2 화소(PXL2)에서, 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2)은 제1 스캔 라인(S1)과 직접적으로 연결되지 않을 수 있다. 즉, 제2 화소(PXL2)에서, 제1 스캔 라인(S1)은 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2)과 직접적으로 접촉하지 않을 수 있다.
제2 화소(PXL2)는 제1 방향(DR1)으로 동일한 화소 행에 위치한 제1 화소(PXL1)와 제1 스캔 라인(S1)에 공통으로 연결될 수 있다. 일 예로, 제2 화소(PXL2)는 상기 제2 화소(PXL2)와 동일한 화소 행에 위치한 제1 화소(PXL1)와 동일한 제1 스캔 라인(S1)에 연결될 수 있다. 이에 따라, 컨택부(CNT)를 통하여 제1 화소(PXL1)의 제2 스캔 라인(S2)으로부터 상기 제1 스캔 라인(S1)으로 소정의 신호가 전달되어 제2 화소(PXL2)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 상기 소정의 신호가 최종적으로 공급될 수 있다.
제2 화소(PXL2)는 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)와 제2 스캔 라인(S2)의 제1 도전 라인(CL1)에 공통으로 연결될 수 있다. 일 예로, 제2 화소(PXL2)의 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)의 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)에 연결될 수 있다. 또한, 제2 화소(PXL2)의 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 상기 제1 화소(PXL1)의 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)에 연결될 수 있다.
이에 따라, 제2 화소(PXL2)에서의 제2 스캔 라인(S2)은 해당 화소를 경유하여 구동부(DIC)로부터 제1 화소(PXL1)로 소정의 신호를 전달할 수 있다.
상술한 실시예에 따르면, 제2 화소(PXL2)에서의 제1 스캔 라인(S1)은 제1 방향(DR1)으로 동일한 화소 행에 위치한 제1 화소(PXL1)로부터 소정의 신호를 전달받고, 상기 제2 화소(PXL2)에서의 제2 스캔 라인(S2)은 구동부(DIC)로부터의 소정의 신호를 컨택부(CNT)를 통하여 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)로 전달할 수 있다. 제2 화소(PXL2)에서의 제1 스캔 라인(S1)과 제2 스캔 라인(S2)은 컨택부(CNT)를 구비하지 않아 직접적으로 서로 접촉되지 않지만 구동부(DIC)로부터 공급받은 소정의 신호를 해당 화소 및 제1 화소(PXL1)로 전달하는 스캔 라인(SC)으로 활용될 수 있다.
도 14 및 도 15는 도 6b에 도시된 제3 화소(PXL3)의 화소 회로 영역(PXCA)을 개략적으로 도시한 평면도들이다.
도 14 및 도 15에 도시된 제3 화소(PXL3)의 화소 회로 영역들(PXCA)은 컨택부(CNT)를 구비하지 않으며, 제2 스캔 라인(S2)이 전원 라인(PL)과 연결되어 전원 라인(PL)으로 활용되는 점을 제외하고는 도 7에 도시된 제1 화소(PXL)의 화소 회로 영역(PXCA)과 실질적으로 유사한 구성 및 구조를 가질 수 있다.
도 14 및 도 15의 제3 화소(PXL3)와 관련하여, 중복된 설명을 피하기 위하여 상술할 일 실시예와 상이한 점을 위주로 설명한다.
도 6b, 도 7, 도 14, 및 도 15를 참조하면, 제3 화소(PXL3)는 제1 방향(DR1)으로 연장된 제1 스캔 라인(S1)과 제2 방향(DR2)으로 연장된 제2 스캔 라인(S2)을 포함할 수 있다.
제3 화소(PXL3)는 제1 방향(DR1)으로 동일한 화소 행에 위치한 제1 화소(PXL1)와 제1 스캔 라인(S1)에 공통으로 연결될 수 있다. 일 예로, 제3 화소(PXL3)는 상기 제3 화소(PXL3)와 동일한 화소 행에 위치한 제1 화소(PXL1)와 동일한 제1 스캔 라인(S1)에 연결될 수 있다. 이에 따라, 컨택부(CNT)를 통하여 제1 화소(PXL1)의 제2 스캔 라인(S2)으로부터 상기 제1 스캔 라인(S1)으로 소정의 신호(일 예로, 스캔 신호 및/또는 제어 신호)가 전달되어 제3 화소(PXL3)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 상기 소정의 신호가 최종적으로 공급될 수 있다.
제2 스캔 라인(S2)은 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)을 포함할 수 있다. 제2-1 및 제2-2 스캔 라인들(S2_1, S2_2) 각각은 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함할 수 있다.
일 실시예에 있어서, 제1 화소(PXL1)의 제2-1 스캔 라인(S2_1)은 컨택부(CNT)를 기준으로 그 상부에 위치하며 제2 방향(DR2)으로 상기 제1 화소(PXL1)와 동일한 화소 열에 위치한 제3 화소(PXL3)의 제2-1 스캔 라인(S2_1)과 연결되지 않을 수 있다. 일 예로, 제1 화소(PXL1)의 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 상기 제1 화소(PXL1)에 구비된 컨택부(CNT)를 기준으로 그 상부에 위치하며 제2 방향(DR2)으로 동일한 화소 열에 위치한 제3 화소(PXL3)의 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)과 연결되지 않을 수 있다. 이 경우, 상기 제3 화소(PXL3)의 제2-1 스캔 라인(S2_1)과 상기 제1 화소(PXL1)의 제2-1 스캔 라인(S2_1)은 전기적으로 서로 분리될 수 있다. 이로 인하여, 상기 제3 화소(PXL3)의 제2-1 스캔 라인(S2_1)은 상기 제1 화소(PXL1)의 제2-1 스캔 라인(S2_1)과 별개의 구성(또는 독립된 구성)으로 간주될 수 있다.
일 실시예에 있어서, 제1 화소(PXL1)의 제2-2 스캔 라인(S2_2)은 컨택부(CNT)를 기준으로 그 상부에 위치하며 제2 방향(DR2)으로 상기 제1 화소(PXL1)와 동일한 화소 열에 위치한 제3 화소(PXL3)의 제2-2 스캔 라인(S2_2)과 연결되지 않을 수 있다. 일 예로, 제1 화소(PXL1)의 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 상기 제1 화소(PXL1)에 구비된 컨택부(CNT)를 기준으로 그 상부에 위치하며 제2 방향(DR2)으로 동일한 화소 열에 위치한 제3 화소(PXL3)의 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)과 연결되지 않을 수 있다. 이 경우, 상기 제3 화소(PXL3)의 제2-2 스캔 라인(S2_2)과 상기 제1 화소(PXL1)의 제2-2 스캔 라인(S2_2)은 전기적으로 서로 분리될 수 있다. 이로 인하여, 상기 제3 화소(PXL3)의 제2-2 스캔 라인(S2_2)은 상기 제1 화소(PXL1)의 제2-2 스캔 라인(S2_2)과 별개의 구성(또는 독립된 구성)으로 간주될 수 있다.
제3 화소(PXL3)에서, 제2 스캔 라인(S2)은 전원 라인(PL)에 인접하게 위치하며 상기 전원 라인(PL)과 연결될 수 있다. 일 예로, 제2-1 스캔 라인(S2_1)은 제1a 전원 라인(PL1a)에 인접하게 위치하여 상기 제1a 전원 라인(PL1a)과 연결될 수 있고, 제2-2 스캔 라인(S2_2)은 제2a 전원 라인(PL2a)에 인접하게 위치하여 상기 제2a 전원 라인(PL2a)과 연결될 수 있다. 일 실시예에 있어서, 제2 스캔 라인(S2)은 제3 화소(PXL3)의 제3 화소 영역(PXA3)에서 제1 스캔 라인(S1)과 중첩되지 않을 수 있다.
제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 일체로 제공되어 상기 제1 레이어(FL)와 연결될 수 있다. 일 예로, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제1a 전원 라인(PL1a)의 일 영역일 수 있다. 이 경우, 제1a 전원 라인(PL1a)으로 인가된 제1 구동 전원(도 5의 'VDD' 참고)의 전압은 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)으로 전달될 수 있다. 이에 따라, 제3 화소(PXL3)에서의 제2-1 스캔 라인(S2_1)은 제1a 전원 라인(PL1a)과 함께 제1 구동 전원(VDD)의 전압을 해당 화소의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 전달하는 제1 전원 라인(PL1)으로 활용될 수 있다.
일 실시예에 있어서, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 도 14에 도시된 바와 같이 그 양 단부만이 제1 방향(DR1)을 따라 제1a 전원 라인(PL1a)의 제1 레이어(FL)로 돌출되어 상기 제1 레이어(FL)와 일체로 제공될 수 있다. 이 경우, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제1a 전원 라인(PL1a)의 제2 레이어(SL)와 중첩되지 않을 수 있다. 실시예에 따라, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 도 15에 도시된 바와 같이 제1 방향(DR1)을 따라 제1a 전원 라인(PL1a)의 제1 레이어(FL)로 확장되어 상기 제1 레이어(FL)와 일체로 제공될 수 있다. 이 경우, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제1a 전원 라인(PL1a)의 제2 레이어(SL)와 중첩할 수 있다.
상술한 실시예에서는, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)의 일부가 돌출되거나 또는 확장되어 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 일체로 제공되는 것으로 설명하였으나, 상기 제1 도전 라인(CL1)의 형상이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 도전 라인(CL1)의 형상은 인접한 전극 또는 배선과의 캡 커플링(일 예로, 기생 커패시터) 발생을 최소화하는 범위 내에서 다양하게 변경될 수 있다.
상술한 바와 같이, 제3 화소(PXL3)에서 제2-1 스캔 라인(S2_1)이 제1 전원 라인(PL1)으로 활용됨에 따라 상기 제1 전원 라인(PL1)의 면적이 더욱 확보되어 상기 제1 전원 라인(PL1)의 배선 저항을 줄일 수 있다. 이에 따라, 상기 제1 구동 전원(VDD)의 신호 지연(또는 전압 강하)에 의한 불량이 완화 또는 방지될 수 있다.
제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 제1b 전원 라인(PL1b)의 제1 레이어(FL)와 일체로 제공되어 상기 제1 레이어(FL)와 연결될 수 있다. 일 예로, 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 제2a 전원 라인(PL2a)의 일 영역일 수 있다. 이 경우, 제2a 전원 라인(PL2a)으로 인가된 제2 구동 전원(도 5의 'VSS' 참고)의 전압은 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)으로 전달될 수 있다. 이에 따라, 제3 화소(PXL3)에서의 제2-2 스캔 라인(S2_2)은 제2a 전원 라인(PL2a)과 함께 제2 구동 전원(VSS)의 전압을 해당 화소의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 전달하는 제2 전원 라인(PL2)으로 활용될 수 있다.
일 실시예에 있어서, 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 도 14에 도시된 바와 같이 그 양 단부만이 제1 방향(DR1)을 따라 제2a 전원 라인(PL2a)의 제1 레이어(FL)로 돌출되어 상기 제1 레이어(FL)와 일체로 제공될 수 있다. 실시예에 따라, 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 도 15에 도시된 바와 같이 제1 방향(DR1)을 따라 제2a 전원 라인(PL2a)의 제1 레이어(FL)로 확장되어 상기 제1 레이어(FL)와 일체로 제공될 수 있다.
상술한 실시예에서는, 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)의 일부가 돌출되거나 또는 확장되어 제2a 전원 라인(PL2a)의 제1 레이어(FL)와 일체로 제공되는 것으로 설명하였으나, 상기 제1 도전 라인(CL1)의 형상이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 도전 라인(CL1)의 형상은 인접한 전극 또는 배선과의 캡 커플링(일 예로, 기생 커패시터) 발생을 최소화하는 범위 내에서 다양하게 변경될 수 있다.
상술한 바와 같이, 제3 화소(PXL3)에서 제2-2 스캔 라인(S2_2)이 제2 전원 라인(PL2)으로 활용됨에 따라 상기 제2 전원 라인(PL2)의 면적이 더욱 확보되어 상기 제2 전원 라인(P2L)의 배선 저항을 줄일 수 있다. 이에 따라, 상기 제2 구동 전원(VSS)의 신호 지연(또는 전압 강하)에 의한 불량이 완화 또는 방지될 수 있다.
상술한 실시예에 따르면, 제3 화소(PXL3)에서의 제1 스캔 라인(S1)은 제1 방향(DR1)으로 동일한 화소 행에 위치한 제1 화소(PXL1)로부터 소정의 신호를 전달받을 수 있다. 상기 제3 화소(PXL3)에서의 제2 스캔 라인(S2)은 제2 방향(DR2)으로 동일한 화소 열에 위치한 제1 화소(PXL1)의 제2 스캔 라인(S2)과 전기적으로 분리되며 해당 화소의 전원 라인(PL)과 연결되어 상기 전원 라인(PL)으로 활용될 수 있다.
또한, 상술한 실시예에 따르면, 제3 화소(PXL3)에 발광 소자들(도 8의 'LD' 참고)을 정렬하는 단계에서 해당 화소의 정렬 전극들, 일 예로, 도 8을 참고하여 설명한 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 각각으로 인가되는 정렬 신호의 전압 강하를 개선할 수 있다. 이에 따라, 표시 장치(DD)의 표시 영역(DA)에서 영역에 상관없이 제1 화소(PXL1), 제2 화소(도 13의 'PXL2' 참고), 및 제3 화소(PXL3)에 균일한 수의 발광 소자들(LD)이 정렬되어 상기 표시 영역(DA)에서의 휘도 균일도 및 공정 산포를 개선할 수 있다.
한편, 상술한 실시예에서는 스캔 신호와 제어 신호를 동일한 스캔 라인, 일 예로, 제1 스캔 라인(S1)으로 전달하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 화소 회로(PXC)의 일부 구성으로 공급하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각은 스캔 신호를 해당 화소의 화소 회로(PXC)의 일부 구성으로 공급하는 하나의 스캔 라인(미도시)과 제어 신호를 상기 화소 회로(PXC)의 다른 구성으로 공급하는 다른 하나의 스캔 라인(미도시)을 포함할 수도 있다. 이러한 실시예에 대해서는 도 16 내지 도 18을 참고하여 설명하기로 한다.
도 16은 도 6b에 도시된 제1 화소(PXL1)의 화소 회로 영역(PXCA)을 다른 실시예에 따라 개략적으로 도시한 평면도이고, 도 17은 도 6b에 도시된 제2 화소(PXL2)의 화소 회로 영역(PXCA)을 다른 실시예에 따라 개략적으로 도시한 평면도이며, 도 18은 도 6b에 도시된 제3 화소(PXL3)의 화소 회로 영역(PXCA)을 다른 실시예에 따라 개략적으로 도시한 평면도이다.
도 16에 도시된 화소 회로 영역(PXCA)은 제1 및 제2 연결 라인들(CNL1, CNL2)과 제1-1 및 제1-2 스캔 라인들(S1_1, S1_2)을 구비한다는 점을 제외하고는 도 7에 도시된 제1 화소(PXL1)의 화소 회로 영역(PXCA)과 실질적으로 유사한 구성 및 구조를 가질 수 있다.
도 17에 도시된 화소 회로 영역(PXCA)은 제1 및 제2 연결 라인들(CNL1, CNL2)과 제1-1 및 제1-2 스캔 라인들(S1_1, S1_2)을 구비한다는 점을 제외하고는 도 13에 도시된 제2 화소(PXL2)의 화소 회로 영역(PXCA)과 실질적으로 유사한 구성 및 구조를 가질 수 있다.
도 18에 도시된 화소 회로 영역(PXCA)은 제1 및 제2 연결 라인들(CNL1, CNL2)과 제1-1 및 제1-2 스캔 라인들(S1_1, S1_2)을 구비한다는 점을 제외하고는 도 14에 도시된 제3 화소(PXL3)의 화소 회로 영역(PXCA)과 실질적으로 유사한 구성 및 구조를 가질 수 있다.
이에, 도 16 내지 도 18에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 6b, 도 16 내지 도 18을 참조하면, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각은 제1 방향(DR1)으로 연장되는 제1 스캔 라인(S1)과 제2 방향(DR2)으로 연장되는 제2 스캔 라인(S2)을 포함할 수 있다. 설명의 편의를 위하여, 이하의 실시예에서는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포괄하여 명명할 때에는 화소(PXL) 또는 화소들(PXL)이라고 한다. 또한, 제1 화소(PXL1)가 제공되는 제1 화소 영역(PXA1), 제2 화소(PXL2)가 제공되는 제2 화소 영역(PXA2), 및 제3 화소(PXL3)가 제공되는 제3 화소 영역(PXA3)을 포괄하여 명명할 때에는 화소 영역(PXA) 또는 화소 영역들(PXA)이라고 한다.
제1 스캔 라인(S1)은 층간 절연층(도 12a의 'ILD' 참고) 상에 제공 및/또는 형성되는 제3 도전층일 수 있고, 제2 스캔 라인(S2)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다.
제1 스캔 라인(S1)은 서로 이격된 제1-1 스캔 라인(S1_1)과 제1-2 스캔 라인(S1_2)을 포함할 수 있다. 일 실시예에 있어서, 제1-1 스캔 라인(S1_1)은 제1b 전원 라인(PL1b)에 인접하게 위치하며 상기 제1b 전원 라인(PL1b)과 이격될 수 있고, 제1-2 스캔 라인(S1_2)은 제2b 전원 라인(PL2b)에 인접하게 위치하며 상기 제2b 전원 라인(PL2b)과 이격될 수 있다.
제1-1 스캔 라인(S1_1)에는 스캔 신호가 인가될 수 있다. 제1-1 스캔 라인(S1_1)은 도 5를 참고하여 설명한 i번째 스캔 라인(Si)일 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각에서, 제1-1 스캔 라인(S1_1)은 대응하는 컨택 홀(CH)을 통하여 제1 연결 라인(CNL1)에 연결될 수 있다. 일 예로, 제1-1 스캔 라인(S1_1)은 해당 화소(PXL)에서 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제1 연결 라인(CNL1)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 연결 라인(CNL1)은 게이트 절연층(도 12a의 'GI' 참고) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 일 실시예에 있어서, 제1 연결 라인(CNL1)은 해당 화소(PXL)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 제공될 수 있다. 일 예로, 제1 연결 라인(CNL1)의 일부는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 게이트 전극(GE2)일 수 있다. 이에 따라, 제1-1 스캔 라인(S1_1)은 해당 화소(PXL)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 게이트 전극(GE2)과 연결될 수 있다.
제1-2 스캔 라인(S1_2)에는 제어 신호가 인가될 수 있다. 제1-2 스캔 라인(S1_2)은 도 5를 참고하여 설명한 i번째 제어 라인(CLi)일 수 있다. 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각에서, 제1-2 스캔 라인(S1_2)은 대응하는 컨택 홀(CH)을 통하여 제2 연결 라인(CNL2)에 연결될 수 있다. 일 예로, 제1-2 스캔 라인(S1_2)은 해당 화소(PXL)에서 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제2 연결 라인(CNL2)에 전기적 및/또는 물리적으로 연결될 수 있다.
제2 연결 라인(CNL2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 일 실시예에 있어서, 제2 연결 라인(CNL2)은 제1 연결 라인(CNL1)과 동일한 층에 제공 및/또는 형성될 수 있다. 제2 연결 라인(CNL2)은 해당 화소(PXL)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 일체로 제공될 수 있다. 일 예로, 제2 연결 라인(CNL2)의 일부는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 게이트 전극(GE3)일 수 있다. 이에 따라, 제1-2 스캔 라인(SL1_2)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 게이트 전극(GE3)과 연결될 수 있다.
상술한 제1 연결 라인(CNL1)과 제2 연결 라인(CNL2)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성일 수 있다.
일 실시예에 있어서, 제2 스캔 라인(S2)은 서로 이격된 제2-1 스캔 라인(S2_1)과 제2-2 스캔 라인(S2_2)을 포함할 수 있다.
제1 화소(PXL1)에서 제2 스캔 라인(S2)은, 도 16에 도시된 바와 같이, 해당 화소(PXL)의 제1 스캔 라인(S1)과 교차하여 그의 일 부분이 상기 제1 스캔 라인(S1)과 중첩할 수 있다. 또한, 제2 화소(PXL2)에서 제2 스캔 라인(S2)은, 도 17에 도시된 바와 같이, 해당 화소(PXL)의 제1 스캔 라인(S1)과 교차하여 그의 일 부분이 상기 제1 스캔 라인(S1)과 중첩할 수 있다. 제3 화소(PXL3)에서 제2 스캔 라인(S2)은, 도 18에 도시된 바와 같이, 해당 화소(PXL)의 제1 스캔 라인(S1)과 교차하지 않고 상기 제1 스캔 라인(S1)과 중첩하지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제3 화소(PXL3)의 제2 스캔 라인(S2)은 해당 화소(PXL)의 제1 스캔 라인(S1)과 교차하여 상기 제1 스캔 라인(S1)과 중첩될 수도 있다.
제1 화소(PXL1)에서 제2 스캔 라인(S2) 중 적어도 하나, 일 예로, 제2-1 스캔 라인(S2_1)은, 도 16에 도시된 바와 같이, 제1-1 스캔 라인(S1_1)과 컨택부(CNT)를 통하여 전기적 및/또는 물리적으로 연결될 수 있다. 도면에 직접적으로 도시하지 않았으나, 제1 화소(PXL1)에서 제2 스캔 라인(S2) 중 나머지 하나, 일 예로, 제2-2 스캔 라인(S2_2)은 다른 컨택부(미도시)를 통하여 제1-2 스캔 라인(S1_2)과 전기적 및/또는 물리적으로 연결될 수도 있다.
제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 화소 영역(PXA)에서 제2 스캔 라인(S2)은 전원 라인(PL)에 인접하도록 위치할 수 있다. 일 예로, 제2-1 스캔 라인(S2_1)은 제1a 전원 라인(PL1a)에 인접하도록 해당 화소(PXL)의 화소 영역(PXA)에 위치할 수 있고, 제2-2 스캔 라인(S2_2)은 제2a 전원 라인(PL2a)에 인접하도록 상기 화소 영역(PXA)에 위치할 수 있다.
제1 화소(PXL1)에서 제2-1 스캔 라인(S2_1)은, 도 16에 도시된 바와 같이, 제1a 전원 라인(PL1a)에 인접하게 위치하며 상기 제1a 전원 라인(PL1a)으로부터 이격되고, 제2-2 스캔 라인(S2_2)은 제2a 전원 라인(PL2a)에 인접하게 위치하며 상기 제2a 전원 라인(PL2a)으로부터 이격될 수 있다.
제2 화소(PXL2)에서 제2-1 스캔 라인(S2_1)은, 도 17에 도시된 바와 같이, 제1a 전원 라인(PL1a)에 인접하게 위치하며 상기 제1a 전원 라인(PL1a)으로부터 이격되고, 제2-2 스캔 라인(S2_2)은 제2a 전원 라인(PL2a)에 인접하게 위치하며 상기 제2a 전원 라인(PL2a)으로부터 이격될 수 있다.
제3 화소(PXL3)에서 제2-1 스캔 라인(S2_1)은, 도 18에 도시된 바와 같이, 제1a 전원 라인(PL1a)에 인접하게 위치하며 상기 제1a 전원 라인(PL1a)과 일체로 제공되어 상기 제1a 전원 라인(PL1a)과 연결될 수 있다. 일 예로, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)이 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 일체로 제공되어 상기 제1 레이어(FL)와 연결될 수 있다. 이 경우, 제2-1 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제1a 전원 라인(PL1a)의 일 영역일 수 있다.
일 실시예에 있어서, 제3 화소(PXL3)에서의 제2-1 스캔 라인(S2_1)은 제1a 전원 라인(PL1a)과 함께 제1 구동 전원(도 5의 'VDD' 참고)의 전압을 해당 화소(PXL)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 전달하는 제1 전원 라인(PL1)으로 활용될 수 있다.
제3 화소(PXL3)에서 제2-2 스캔 라인(S2_2)은, 도 18에 도시된 바와 같이, 제2a 전원 라인(PL2a)에 인접하게 위치하며 상기 제2a 전원 라인(PL2a)과 일체로 제공되어 상기 제2a 전원 라인(PL2a)과 연결될 수 있다. 일 예로, 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)이 제2a 전원 라인(PL2a)의 제1 레이어(FL)와 일체로 제공되어 상기 제1 레이어(FL)와 연결될 수 있다. 이 경우, 제2-2 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 제2a 전원 라인(PL2a)의 일 영역일 수 있다.
일 실시예에 있어서, 제3 화소(PXL3)에서의 제2-2 스캔 라인(S2_2)은 제2a 전원 라인(PL2a)과 함께 제2 구동 전원(도 5의 'VSS' 참고)의 전압을 해당 화소(PXL)의 제1 내지 제3 서브 화소들(SPXC1, SPXC2, SPXC3) 각각으로 전달하는 제2 전원 라인(PL2)으로 활용될 수 있다.
도 19 및 도 20은 본 발명의 다른 실시예에 따른 표시 장치(DD)를 개략적으로 나타낸 평면도들이다. 특히, 도 19 및 도 20은 본 발명의 일 실시예에 따른 표시 장치(DD)의 일부 구성만을 개략적으로 도시한 평면도들이다.
도 19 및 도 20의 표시 장치(DD)와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 19 및 도 20에 있어서, 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 제1 및 제2 방향들(DR1, DR2)에 수직인 방향을 제3 방향(DR3)으로, 제2 방향(DR2)에 경사진 사선 방향을 제4 방향(DR4)으로, 제1 방향(DR1)에 경사진 사선 방향을 제5 방향(DR5)으로 표시하였다. 제1 내지 제5 방향들(DR1, DR2, DR3, DR4, DR5)은 제1 내지 제5 방향들(DR1, DR2, DR3, DR4, DR5)이 각각 지시하는 방향을 의미할 수 있다.
도 19 및 도 20을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB), 화소들(PXL), 배선부(LP), 및 패드부(PD)를 포함할 수 있다.
기판(SUB)의 표시 영역(DA)에는 화소들(PXL) 각각으로 소정의 신호(일 예로, 스캔 신호 및/또는 제어 신호)를 전달하는 스캔 라인(도 6a의 'SC' 참고)이 배치될 수 있다. 스캔 라인(SC)은 복수 개의 제1 스캔 라인들(도 6a의 'S1' 참고)과 복수 개의 제2 스캔 라인들(도 6a의 'S2' 참고)을 포함할 수 있다. 제1 스캔 라인들(S1) 각각은 적어도 하나 이상의 컨택부(CNT)를 통해 제2 스캔 라인들(S2) 중 일부와 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 19에 도시된 바와 같이, 하나의 스캔 라인(S1)은 3개의 컨택부들(CNT)을 이용하여 제1 방향(DR1)으로 순차적으로 배열된 3개의 스캔 라인들(S2)과 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 하나의 스캔 라인(S1)은 도 20에 도시된 바와 같이 1개의 컨택부(CNT)를 이용하여 제1 방향(DR1)으로 순차적으로 배열된 1개의 제2 스캔 라인(S2)과 전기적 및/또는 물리적으로 연결될 수 있다.
일 실시예에 있어서, 컨택부(CNT)는 복수 개로 제공되며 그 위치는 다양하게 변경될 수 있다. 일 예로, 복수 개의 컨택부들(CNT) 중 일부는, 평면 상에서 볼 때, 제4 방향(DR4)을 따라 순차적으로 배열될 수 있다. 또한, 복수 개의 컨택부들(CNT) 중 다른 일부는, 평면 상에서 볼 때, 제4 방향(DR4)과 다른 제5 방향(DR5)을 따라 순차적으로 배열될 수 있다. 표시 영역(DA) 내에서 컨택부들(CNT)의 일부가 제4 방향(DR4)을 따라 배열되고 상기 컨택부들(CNT)의 나머지가 제4 방향(DR4)과 다른 제5 방향(DR5)을 따라 번갈아 배열됨에 따라 컨택부들(CNT)를 기준으로 그 하부에 위치한 화소들(PXL)과 그 상부에 위치한 화소들(PXL) 사이의 휘도 차이에 의한 얼룩 시인 현상이 완화 또는 방지될 수 있다. 즉, 표시 영역(DA) 내에서 컨택부들(CNT)의 위치를 다양하게 변경하여 상기 컨택부들(CNT)을 기준으로 그 상부에 위치한 화소들(PXL)과 그 하부에 위치한 화소들(PXL) 사이에서의 휘도 차이를 줄여 표시 장치(DD)의 표시 품질이 향상될 수 있다.
일 실시예에 있어서, 화소들(PXL)은 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다.
제1 화소(PXL1)는 컨택부(CNT)를 구비할 수 있다. 제1 화소(PXL1)에서 하나의 제1 스캔 라인(S1)은 컨택부(CNT)를 통해 적어도 하나의 제2 스캔 라인(S2)과 직접 접촉하여 상기 제2 스캔 라인(S2)에 물리적 및/또는 전기적으로 연결될 수 있다.
제2 화소(PXL2)는 컨택부(CNT)를 구비하지 않고, 제2 방향(DR2)으로 제2 화소(PXL2)와 동일한 화소 열에 위치한 제1 화소(PXL1)에 제공되는 적어도 하나의 제2 스캔 라인(S2)에 공통으로 연결될 수 있다. 제2 화소(PXL2)는 컨택부(CNT)를 기준으로 그 하부에 위치할 수 있다. 다시 말해, 제2 화소(PXL2)는 컨택부(CNT)를 포함한 제1 화소(PXL1)보다 제2 방향(DR2)으로 패드부(PD)에 인접하게 위치할 수 있다.
제3 화소(PXL3)는 컨택부(CNT)를 구비하지 않고, 제2 방향(DR2)으로 제3 화소(PXL3)와 동일한 화소 열에 위치한 제1 화소(PXL1)에 제공되는 적어도 하나의 제2 스캔 라인(S2)과 공통으로 연결되지 않을 수 있다. 제3 화소(PXL3)는 컨택부(CNT)를 기준으로 그 상부에 위치할 수 있다. 다시 말해, 제3 화소(PXL3)는 컨택부(CNT)를 포함한 제1 화소(PXL1)보다 제2 방향(DR2)으로 패드부(PD)로부터 멀어지도록 위치할 수 있다.
상술한 바와 같이, 표시 영역(DA) 내에서 컨택부들(CNT)의 위치가 변경되는 경우, 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각에 포함된 구성들, 일 예로, 제2 스캔 라인들(S2)의 위치 및 형상이 상기 컨택부들(CNT)의 위치에 대응되도록 변경될 수 있다.
일 실시예에 있어서, 기판(SUB)의 표시 영역(DA)은 컨택부(CNT)를 기준으로 제1 영역(A1), 제2 영역(A2), 및 제3 영역(A3)으로 구획될 수 있다.
제1 영역(A1)은 컨택부(CNT)가 위치하는 표시 영역(DA)의 일 영역일수 있다. 제1 영역(A1)에는 제1 화소(PXL1)가 제공될 수 있다. 도 19에 도시된 바와 같이, 제1 영역(A1)은 컨택부(CNT)의 배열 방향에 따라 제4 방향(DR4)으로 위치한 표시 영역(DA)의 일 영역과 제5 방향(DR5)으로 위치한 표시 영역(DA)의 다른 일 영역을 포함할 수 있다. 제2 영역(A2)은, 제1 영역(A1)을 기준으로 그 하부에 위치하는 표시 영역(DA)의 일 영역일 수 있다. 제2 영역(A2)에는 제2 화소(PXL2)가 제공될 수 있다. 제3 영역(A3)은, 제1 영역(A1)을 기준으로 그 상부에 위치하는 표시 영역(DA)의 일 영역일 수 있다. 제3 영역(A3)에는 제3 화소(PXL3)가 제공될 수 있다.
복수 개의 제2 영역들(A2) 중 적어도 하나의 제2 영역(A2)은 하나의 제1 영역(A1)을 기준으로 복수 개의 제3 영역들(A3) 중 하나의 제3 영역(A3)과 서로 마주볼 수 있다. 상기 하나의 제1 영역(A1)을 기준으로 서로 마주보는 하나의 제2 영역(A2)과 하나의 제3 영역(A3)은 서로 동일한 크기를 갖거나 서로 상이한 크기를 가질 수 있다. 일 실시예에 있어서, 상기 하나의 제1 영역(A1)은 컨택부(CNT)을 구비한 제1 화소들(PXL1)만이 제공되는 표시 영역(DA)의 일 영역에 해당하므로, 상기 하나의 제2 및 제3 영역들(A2, A3)보다 작은 크기를 가질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자
PXL: 화소
SUB: 기판
DA: 표시 영역
NDA: 비표시 영역
PXA: 화소 영역
SPXL1, SPXL2, SPXL3: 제1 내지 제3 서브 화소
EL1, EL2, EL3, EL4: 제1 내지 제4 전극
A1, A2, A3: 제1 내지 제3 영역
SC: 스캔 라인
S1, S2: 제1 및 제2 스캔 라인
PXL1, PXL2, PXL3: 제1 내지 제3 화소
CNT: 컨택부
SPXC1, SPX2, SPXC3: 제1 내지 제3 서브 화소 회로
PL1, PL2: 제1 및 제2 전원 라인
T1, T2, T3: 제1 내지 제3 트랜지스터
Cst1, Cst2, Cst3: 제1 내지 제3 스토리지 커패시터
BML1, BML2, BML3: 제1 내지 제3 바텀 금속층
EMA: 발광 영역
PCL: 화소 회로층
DPL: 표시 소자층
CNE1, CNE2: 제1 및 제2 연결 전극들
CTE: 중간 전극

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 표시 영역에 제공된 복수의 화소들;
    상기 화소들에 소정의 신호를 전달하고, 제1 방향으로 연장되며 상기 제1 방향과 다른 제2 방향을 따라 배열된 복수의 제1 스캔 라인들;
    상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 배열된 복수의 제2 스캔 라인들; 및
    상기 비표시 영역에 제공되며, 상기 제2 스캔 라인들과 전기적으로 연결된 패드부를 포함하고,
    상기 제1 스캔 라인들 각각은 컨택부를 통해 상기 제2 스캔 라인들 중 적어도 하나 이상의 제2 스캔 라인과 전기적으로 연결되고,
    상기 복수의 화소들은 상기 컨택부의 구비 여부에 따라 제1 화소, 제2 화소, 및 제3 화소로 구분되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소는 서로 상이한 구조를 갖는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 화소는 상기 컨택부를 포함하고,
    상기 제2 화소는 상기 컨택부를 포함하지 않으며, 상기 제2 방향으로 상기 제1 화소보다 상기 패드부에 인접하도록 위치하고,
    상기 제3 화소는 상기 컨택부를 포함하지 않으며, 상기 제2 방향으로 상기 제1 화소보다 상기 패드부에 멀어지도록 위치하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 영역은 상기 제1 화소가 위치한 제1 영역, 상기 제2 화소가 위치한 제2 영역, 및 상기 제3 화소가 위치한 제3 영역으로 구획되고,
    상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역 중 적어도 하나의 영역은 나머지 영역보다 작은 크기를 갖는, 표시 장치.
  5. 제4 항에 있어서,
    평면 상에서 볼 때, 상기 컨택부는 상기 제1 방향과 상기 제2 방향 중 하나의 방향에 경사진 방향을 따라 배열되는, 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소 각각은,
    제1 스토리지 커패시터 및 상기 제1 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함하는 제1 서브 화소;
    제2 스토리지 커패시터 및 상기 제2 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 제2 서브 화소;
    제3 스토리지 커패시터 및 상기 제3 스토리지 커패시터와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 제3 서브 화소;
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되며, 제1 구동 전원을 공급받는 제1 전원 라인;
    상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결되며, 제2 구동 전원을 공급받는 제2 전원 라인;
    상기 제1 스캔 라인들 중 상기 제1 내지 제3 서브 화소들 각각과 전기적으로 연결된 하나의 제1 스캔 라인; 및
    상기 제2 스캔 라인들 중 상기 제1 전원 라인에 인접한 하나의 제2-1 스캔 라인 및 상기 제2 전원 라인에 인접한 하나의 제2-2 스캔 라인을 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 하나의 제2-1 스캔 라인과 상기 하나의 제2-2 스캔 라인 각각은,
    상기 기판 상에 제공된 제1 도전 라인;
    제1 절연층을 사이에 두고 상기 제1 도전 라인 상에 제공된 제2 도전 라인; 및
    제2 절연층을 사이에 두고 상기 제2 도전 라인 상에 제공된 제3 도전 라인을 포함하고,
    상기 제1 도전 라인, 상기 제2 도전 라인, 및 상기 제3 도전 라인은 전기적으로 서로 연결되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전원 라인은 상기 기판 상에 제공된 제1 레이어 및 상기 제1 절연층과 상기 제2 절연층을 사이에 두고 상기 제1 레이어 상에 제공된 제2 레이어를 포함하고,
    상기 제2 전원 라인은 상기 기판 상에 제공된 제1 레이어를 포함하며,
    상기 제1 도전 라인과 상기 제1 레이어는 동일한 층에 제공되고, 상기 제3 도전 라인과 상기 제2 레이어는 동일한 층에 제공되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 화소에서 상기 하나의 제1 스캔 라인은 상기 컨택부를 통해 상기 하나의 제2-1 스캔 라인 및 상기 하나의 제2-2 스캔 라인 중 적어도 하나의 스캔 라인과 전기적으로 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 화소에서 상기 하나의 제1 스캔 라인은 상기 제1 절연층과 상기 제2 절연층을 순차적으로 관통하는 적어도 하나의 컨택 홀을 통해 상기 적어도 하나의 스캔 라인과 전기적으로 연결되고,
    상기 컨택 홀은 상기 컨택부인, 표시 장치.
  11. 제8 항에 있어서,
    상기 제2 화소에서 상기 하나의 제2-1 스캔 라인 및 상기 하나의 제2-2 스캔 라인은 상기 하나의 제1 스캔 라인과 전기적으로 연결되고 상기 하나의 제1 스캔 라인과 중첩하는, 표시 장치.
  12. 제8 항에 있어서,
    상기 제3 화소에서 상기 하나의 제2-1 스캔 라인 및 상기 하나의 제2-2 스캔 라인은 상기 하나의 제1 스캔 라인과 전기적으로 연결되지 않고 상기 하나의 제1 스캔 라인과 중첩하지 않는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 화소에서 상기 하나의 제2-1 스캔 라인은 상기 제1 전원 라인과 연결되고, 상기 하나의 제2-2 스캔 라인은 상기 제2 전원 라인과 연결되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제3 화소에서 상기 하나의 제2-1 스캔 라인과 상기 제1 전원 라인은 일체로 제공되고, 상기 하나의 제2-2 스캔 라인과 상기 제2 전원 라인은 일체로 제공되는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인은 상기 제1 전원 라인의 제1 레이어와 일체로 제공되고, 상기 하나의 제2-2 스캔 라인의 제1 도전 라인은 상기 제2 전원 라인의 제1 레이어와 일체로 제공되는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인의 적어도 일부는 상기 제1 전원 라인의 제1 레이어로 돌출되어 상기 제1 전원 라인의 제1 레이어와 일체로 제공되고,
    상기 제3 화소에서 상기 하나의 제2-2 스캔 라인의 제1 도전 라인의 적어도 일부는 상기 제2 전원 라인의 제1 레이어로 돌출되어 상기 제2 전원 라인의 제1 레이어와 일체로 제공되는, 표시 장치.
  17. 제15 항에 있어서,
    상기 제3 화소에서 상기 하나의 제2-1 스캔 라인의 제1 도전 라인은 상기 제1 전원 라인의 제1 레이어로 확장되어 상기 제1 전원 라인의 제1 레이어와 일체로 제공되고,
    상기 제3 화소에서 상기 하나의 제2-2 스캔 라인의 제1 도전 라인은 상기 제2 전원 라인의 제1 레이어로 확장되어 상기 제2 전원 라인의 제1 레이어와 일체로 제공되는, 표시 장치.
  18. 제7 항에 있어서,
    상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소 각각은,
    상기 기판 상에서 상기 제1 방향을 따라 구획되고 복수의 발광 소자들이 각각 배치되는 제1 발광 영역, 제2 발광 영역, 및 제3 발광 영역; 및
    상기 제1 내지 제3 발광 영역들 각각에 대응하도록 위치하며 상기 제1 방향으로 이격되게 위치한 제1 전극, 제2 전극, 제3 전극, 및 제4 전극을 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 발광 소자들은,
    상기 제1 및 제2 전극들 사이에 제공되어 상기 제1 및 제2 전극들과 전기적으로 연결되는 복수의 제1 발광 소자들; 및
    상기 제3 및 제4 전극들 사이에 제공되어 상기 제3 및 제4 전극들과 전기적으로 연결되는 복수의 제2 발광 소자들을 포함하고,
    상기 제1 화소, 상기 제2 화소, 및 상기 제3 화소 각각은,
    상기 제1 전극 상에 제공되어 상기 제1 전극과 상기 제1 발광 소자들 각각의 일 단부를 전기적으로 연결하는 제1 연결 전극;
    상기 제2 및 제4 전극들 상에 제공되어 상기 제1 발광 소자들 각각의 타 단부와 상기 제2 발광 소자들 각각의 일 단부를 전기적으로 연결하는 중간 전극; 및
    상기 제3 전극 상에 제공되어 상기 제3 전극과 상기 제2 발광 소자들 각각의 타 단부를 전기적으로 연결하는 제2 연결 전극을 더 포함하는, 표시 장치.
  20. 제1 항에 있어서,
    상기 제1 스캔 라인들과 상기 제2 스캔 라인들은 서로 교차하여 메쉬 형상을 이루는, 표시 장치.
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* Cited by examiner, † Cited by third party
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8957418B2 (en) * 2010-12-08 2015-02-17 Sharp Kabushiki Kaisha Semiconductor device and display apparatus
KR102020938B1 (ko) * 2012-12-03 2019-09-11 엘지디스플레이 주식회사 액정표시장치
KR102062917B1 (ko) * 2013-07-31 2020-01-07 엘지디스플레이 주식회사 네로우 베젤을 갖는 표시장치
US9679182B2 (en) * 2014-11-12 2017-06-13 Crucialtec Co., Ltd. Display apparatus capable of image scanning and driving method thereof
KR102542141B1 (ko) * 2016-06-30 2023-06-13 엘지디스플레이 주식회사 표시패널과 이를 이용한 표시장치
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102690987B1 (ko) * 2019-02-25 2024-08-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

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