KR102062917B1 - 네로우 베젤을 갖는 표시장치 - Google Patents

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Abstract

본 발명은 표시장치에 관한 것으로, 표시패널; 상기 표시패널에 연결된 상기 수직 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로가 실장된 연성회로기판; 상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로; 및 상기 연성회로기판에 연결된 상기 게이트 구동회로에 공급될 클럭신호를 전송하는 클럭신호 배선들이 형성된 인쇄회로보드를 포함한다.

Description

네로우 베젤을 갖는 표시장치{DISPLAY DEVICE HAVING NARROW BEZEL AND FABRICATING METHOD THEREOF}
본 발명은 네로우 베젤을 갖는 표시장치에 관한 것이다.
평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되고 있다.
평판 표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 줄여 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 할 수 있다. 일반적으로, 표시패널의 좌우 가장자리에 게이트 드라이브 IC(Integrated Circuit)가 배치된다. 따라서, 표시패널의 좌우 베젤 내에 게이트 드라이브 IC가 접합되는 영역, 게이트 드라이브 IC와 액티브 영역의 수평 게이트 라인들을 연결하는 게이트 링크(gate link) 영역 등이 확보되어야 한다. 이러한 평판 표시장치의 구조적 문제로 인하여 네로우 베젤을 구현하기가 어렵다.
본 발명은 베젤을 최소화할 수 있는 표시장치를 제공한다.
본 발명의 표시장치는 수직 데이터 라인들, 수직 게이트 라인들, 및 상기 수직 게이트 라인들과 연결된 수평 게이트 라인들을 포함하고, 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함하는 표시패널; 상기 표시패널에 연결된 상기 수직 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로가 실장된 연성회로기판; 상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로; 및 상기 연성회로기판에 연결된 상기 게이트 구동회로에 공급될 클럭신호를 전송하는 클럭신호 배선들이 형성된 인쇄회로보드를 포함한다.
본 발명은 수직 게이트 라인들에 게이트 펄스를 공급하기 위한 게이트 구동회로를 표시패널의 기판 상에 직접 형성함으로써 표시패널의 좌우 베젤을 최소화할 수 있다. 나아가, 본 발명은 게이트 구동회로에 입력되는 클럭신호 배선들을 인쇄회로보드(PCB)와 연성회로기판(COF) 상에 형성함으로써 클럭신호로 인한 데이터 전압의 왜곡을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 소스 드라이브 IC가 실장된 COF와 표시패널의 연결을 보여 주는 평면도이다.
도 3 및 도 4는 도 2에서 표시패널의 A 부분을 확대한 평면도들이다.
도 6 내지 도 9는 PCB와 COF에 형성된 클럭신호 배선의 다양한 실시예들을 보여 주는 평면도들이다.
도 10은 게이트 시프트 레지스터의 일예를 보여 주는 회로도이다.
도 11은 도 10에서 제N 스테이지를 상세히 보여 주는 회로도이다.
도 12는 도 11에 도시된 제N 스테이지의 동작을 보여 주는 파형도이다.
도 13 내지 도 17은 수직 게이트 라인들과 수평 게이트 라인들의 다양한 연결 방법을 보여 주는 평면도들이다.
도 18은 본 발명의 실시예에 따른 픽셀 어레이의 일 예를 보여 주는 도면이다.
도 19는 도 18과 같은 픽셀 어레이에 인가되는 데이터 전압과 게이트 펄스의 일예를 보여 주는 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 표시장치는 액정표시장치(LCD), 플라즈마 디스플레이 패널(PDP), 유기발광 표시장치(OLED), 전기영동 표시장치(EPD) 등의 평판 표시장치 기반으로 제작될 수 있다. 이하에서 표시장치의 일 예로 액정표시장치를 중심으로 설명하지만, 이에 한정되지 않는다. 예컨대, 본 발명의 표시장치는 픽셀들에 데이터 전압과 게이트전압(또는 스캔전압)이 인가되는 어떠한 평판 표시장치로도 제작될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 표시장치는 표시패널(PNL), 표시패널 구동회로, 타이밍 콘트롤러(Timing Controller: TCON) 등을 포함한다.
표시패널(PNL)의 액티브 영역(A/A)은 입력 영상 데이터를 표시한다. 액티브 영역(A/A)은 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 액정표시장치의 경우에, 표시패널(PNL)은 (Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 어떠한 구조의 액정모드로도 구현될 수 있다. 표시패널(PNL)은 트랜지스터(Thin Film Transistor) 어레이 기판, 컬러필터 어레이 기판, 및 그 기판들 사이에 형성된 액정층을 포함한다. 액티브 영역(A/A) 밖의 베젤(BZ)은 비표시 영역이다.
TFT 어레이 기판은 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들은 수직 데이터 라인들(VD), 수직 게이트 라인들(VG), 및 수직 공통 라인들(VC)을 포함한다. 수직 데이터 라인들(VD)에는 데이터 전압이 공급되고, 수직 게이트 라인들(VG)에는 데이터 전압에 동기되는 게이트 펄스가 공급된다. 수직 공통 라인들(VC)에는 공통전압(Vcom)이 공급된다.
수평 배선들은 수직 게이트 라인들(VG)을 통해 게이트 펄스를 전달 받는 수평 게이트 라인들(HG)을 포함한다. 수평 게이트 라인들(HG)은 수직 게이트 라인들(VG)과 연결되어 수직 게이트 라인들(VG)을 통해 게이트 펄스를 공급받는다.
TFT 어레이 기판에는 수직 데이터 라인들(VD)과 수평 게이트 라인들(HG)의 교차부마다 TFT들이 형성된다. TFT는 수평 게이트 라인(HG)으로부터의 게이트 펄스에 응답하여 수직 데이터 라인(VD)으로부터의 데이터 전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀들(Clc) 각각은 TFT를 통해 데이터 전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 픽셀들의 공통전극(2)은 수직 공통 라인들(VC)과 연결된다. 공통전압(Vcom)은 수직 공통 라인들(VC)을 통해 모든 픽셀들의 공통전극(2)에 인가된다. 공통전극(2)과 화소전극(1)은 ITO(Indium Tin Oxide)와 같은 투명전극으로 형성될 수 있다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 화소전극(1)에 연결되어 액정셀(Clc)의 전압을 1 프레임 기간 동안 유지시킨다. 컬러필터 어레이 기판은 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 컬러필터 어레이 기판과 TFT 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
표시패널 구동회로는 데이터전압을 출력하는 데이터 구동회로와, 게이트 펄스를 출력하는 게이트 구동회로를 포함한다.
데이터 구동회로는 다수의 소스 드라이브 IC(SIC)를 포함한다. 소스 드라이브 IC(SIC)는 도 2와 같이 COF(Chip on film), TCP(tape carrier packages) 등과 같은 연성회로기판 상에 실장될 수 있다. 이하에서, 연성회로기판을 COF로 설명하지만, 이에 한정되지 않는다.
소스 드라이브 IC(SIC)는 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생한다. COF의 입력 단자들은 ACF(Anisotropic Conductive Film)를 통해 인쇄회로보드(Printed Circuit Board, PCB)의 출력 단자들에 접합되고, COF의 출력 단자들은 표시패널(PNL)의 상단 또는 하단 베젤에서 ACF를 통해 TFT 어레이 기판의 데이터 패드 및 링크 영역(12)에 접합된다. COF의 출력 단자들은 TFT 어레이 기판 상에 형성된 데이터 패드에 1:1로 연결된다. 소스 드라이브 IC(SIC)로부터 출력된 데이터 전압은 COF의 출력단과 데이터 패드를 통해 수직 데이터 라인들(VD)에 공급된다. 공통전압(Vcom)은 COF의 더미 채널을 통해 수직 공통 라인들(VC)에 공급될 수 있다. COF의 더미 채널 출력 단자는 소스 드라이브 IC(SIC)에 연결되지 않고 공통전압(Vcom)을 출력하는 직류 전원 회로의 출력단에 연결된다. 직류 전원 회로는 직류-직류 변환기(DC-DC Converter)를 포함한 파워 IC(PIC)로 구현되어 PCB 상에 실장된다. 파워 IC(PIC)는 공통전압(Vcom), 게이트 하이 전압, 게이트 로우 전압, 감마기준전압 등 표시패널(PNL)의 구동에 필요한 직류 전원을 출력한다. 아날로그 감마보상전압은 감마기준전압으로부터 분압되어 소스 드라이브 IC(SIC)의 디지털-아날로그 변환기(DAC)에 입력된다.
게이트 구동회로는 도시하지 않은 레벨 시프터(Level shifter)와, 게이트 시프트 레지스터(Gate shift register, 이하 "GIP S/R"이라 함)를 포함한다.
레벨 시프터는 도면에서 생략되었다. 레벨 시프터는 본원 출원인에 의해 출원된 국내 특허 출원 10-2009-0131289(2009. 12. 24), 미국 특허 등록 8,405,595(2013/03/26) 등에 개시된 레벨 시프터로 구현될 수 있으나 이에 한정되지 않는다. 레벨 시프터는 타이밍 콘트롤러(TCON)와 게이트 시프트 레지스터(GIP S/R) 사이에 설치되어 타이밍 콘트롤러(TCON)로부터 입력되는 게이트 스타트 펄스, 게이트 시프트 클럭, 및 n 개의 클럭신호들의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(Gate High Voltage)과 게이트 로우 전압(Gate High Voltage)으로 레벨 시프팅한다. TTL 로직 레벨 전압은 0V와 3.3V 사이에서 스윙하는 전압이다. 게이트 하이 전압과 게이트 로우 전압은 시프트 레지스터(GIP S/R)와 표시패널(PNL)의 액티브 영역(A/A)에 형성된 TFT들의 동작 전압으로 설정된다. 예를 들어, 게이트 하이 전압은 대략 15V 이상의 전압이고, 게이트 로우 전압은 0V 이하의 전압이다.
게이트 시프트 레지스터(GIR S/R)는 게이트 인 패널(Gate In Panel, GIP) 공정으로 액티브 영역(A/A)의 픽셀 어레이와 함께 표시패널(PNL)의 TFT 어레이 기판 상에 직접 형성된다. 게이트 시프트 레지스터(GIP S/R)는 종속적으로 접속된 다수의 스테이지들을 포함한다. 게이트 시프트 레지스터(GIP S/R)의 스테이지들은 스타트 신호와 클럭신호를 입력 받아 게이트펄스를 발생하고 클럭신호에 응답하여 게이트펄스를 시프트시킴으로써 수직 게이트 라인들(VG)에 게이트 펄스를 순차적으로 공급한다. 게이트 시프트 레지스터(GIP S/R)는 도 2와 같이 소스 드라이브 IC(SIC)가 실정된 COF와 가까운 표시패널(PNL)의 상단 또는 하단 베젤 내에 형성된다. 따라서, 본 발명의 표시패널(PNL)에서 좌측 또는 우측 베젤(BZ)은 게이트 드라이브 IC 접합 영역과 게이트 링크 영역을 포함하지 않으므로 그 크기가 최소화될 수 있다.
타이밍 콘트롤러(TCON)는 호스트 시스템(SYSTEM)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브 IC들(SIC)에 전송한다. 타이밍 콘트롤러(TCON)는 호스트 시스템(SYSTEM)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(TCON)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 게이트 타이밍 제어신호는 클럭신호를 포함한다. 클럭신호는 레벨 시프터를 통해 레벨 시프팅되고 PCB와 COF 상에 형성된 클럭신호 배선들을 통해 게이트 시프트 레지스터(GIP S/R)에 공급될 수 있다.
호스트 시스템(Host System, SYSTEM)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(SYSTEM)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(SYSTEM)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(TCON)로 전송한다.
COF 내에 소스 드라이브 IC와 게이트 드라이브 IC를 함께 실장하는 방법이 고려될 수 있다. 표시패널(PNL)에서 게이트 라인들(VG, HG)의 개수는 수직 데이터 라인들(VD)의 개수 보다 훨씬 적다. 따라서, 표시패널(PNL)의 구동에 필요한 게이트 드라이브 IC의 개수는 소스 드라이브 IC 보다 적다. 이 때문에 COF에 소스 드라이브 IC와 게이트 드라이브 IC를 함께 실장하는 방법은 필요 이상으로 게이트 드라이브 IC를 사용하여 구동회로 비용을 상승시킬 수 있다.
게이트 시프트 레지스터(GIP S/R)에 입력되는 클럭신호 전압의 스윙폭은 데이터전압의 스윙폭에 비하여 크다. 이로 인하여, 클럭신호 배선이 COF의 출력 단자들에 연결된 데이터 패드(Data pad, 도 4의 DPAD) 또는 데이터 링크(Data link, 도 4의 DLINK)과 교차하면, 클럭신호 배선과 수직 데이터 라인(VD)의 커플링(Coupling)으로 인하여 클럭신호 전압에 의해 데이터전압이 왜곡될 수 있다. 데이터 패드(DPAD)는 데이터 링크(DLINK)를 경유하여 수직 데이터 라인(VD)에 연결된다. 데이터 패드는 소스 드라이브 IC(SIC)의 출력 단자 또는 COF의 출력 단자에 접촉하여 소스 드라이브 IC(SIC)로부터 출력되는 데이터 전압을 수직 데이터 라인(VD)에 공급한다. 데이터 링크들(DLINK)은 COF의 출력 단자들을 수직 데이터 라인(VD)의 끝단에 형성된 데이터 패드들(DPAD)에 1:1로 연결한다. 데이터 링크들 (DPAD)간의 간격(pitch)은 COF의 출력 단자들 간의 간격과 데이터 패드들 간의 간격을 보상하기 위하여 데이터 패드들에 가까울수록 넓어진다.
본 발명은 네로우 베젤을 구현하고 구동회로 비용을 줄이기 위하여 게이트 시프트 레지스터(GIP S/R)를 소스 드라이브 IC(SIC)와 가까운 표시패널(PNL)의 상단 또는 하단 베젤 내에서 GIP 공정을 이용하여 기판 상에 직접 형성한다. 또한, 본 발명은 데이터 전압의 왜곡을 방지하기 위하여, 도 3 내지 도 8과 같은 방법으로 클럭신호 배선들을 PCB 상에 형성하여 클럭신호 배선들을 데이터 패드(DPAD)와 데이터 링크(DLINK)로부터 분리시킨다. 따라서, 클럭신호 배선(31, 32)은 수직 데이터 라인(VD)에 연결된 데이터 패드(DPAD)와 데이터 링크(DLINK)와 교차되지 않는다. 그 결과, 클럭신호 배선(31, 32)과 수직 데이터 라인(VD)를 통해 표시패널(PNL)에 공급되는 데이터 신호는 게이트 시프트 레지스터(GIP S/R)의 클럭신호에 영향을 받지 않는다.
도 3 및 도 4는 도 2에서 표시패널(PNL)의 A 부분을 확대한 평면도들이다. 도 5는 도 3 및 도 4에 도시된 표시패널의 A 부분의 종단면 구조를 보여 주는 단면도이다.
도 3 내지 도 5를 참조하면, PCB에는 게이트 시프트 레지스터(GIP S/R)에 클럭신호(CLK1~6)를 공급하기 위한 클럭신호 배선들이 형성된다. 클럭신호 배선들은 수평 방향(도 1에서 x축 방향)을 따라 길게 연장되는 클럭 버스 라인들(31)과, 그 클럭 버스 라인(31)으로부터 분기되어 게이트 시프트 레지스터(GIP S/R)까지 연장된 클럭 링크들(32, CLINK)을 포함한다. PCB 상에 형성된 클럭 링크들(32)은 절연층을 사이에 두고 클럭 버스 라인들(31)과 분리되고, 콘택홀(32)을 통해 클럭 버스 라인들(31)과 연결된다. 클럭 링크들(32)은 PCB 상에서 절연층을 사이에 두고 클럭 버스 라인들(31)을 가로 지르고 COF와 표시패널(PNL)을 향해 수직 방향(도 1에서 y축 방향)을 따라 COF의 저면에 형성된 클럭 패드들(CPAD)에 연결된다.
PCB에 형성된 클럭 링크들(32)과 COF 내에 형성된 클럭 링크들(32)은 PCB의 출력 단자들에 COF의 입력 단자들이 ACF로 접착될 때 연결된다 COF 내에 형성되는 클럭 링크들(32)은 소스 드라이브 IC(SIC)나 그 출력 단자들과 접촉되지 않도록 COF의 저면을 따라 형성된다. 클럭 패드들(CPAD)은 표시패널(PNL)에 COF가 ACF로 접착되면, 표시패널(PNL)의 기판 상에 형성된 클러 패드들(CPAD)과 1:1로 접촉된다. 표시패널(PNL)의 기판 상에 형성된 클러 패드들(CPAD)은 클럭 링크들(CLINK)에 연결된다. 표시패널(PNL)의 기판 상에 형성된 클럭 링크들(CLINK)은 클럭 패드들(CPAD)과 게이트 시프트 레지스터(GIP S/R)의 클럭 입력 단자들을 연결한다. 따라서, 클럭신호(CLK1~6)는 클럭신호 배선들(31, 32, CLINK)을 따라 PCB, COF 및 표시패널(PNL)의 상단 또는 하단 베젤을 통해 게이트 시프트 레지스터(GIP S/R)에 공급된다.
표시패널(PNL)의 상단 또는 하단 베젤은 데이터 패드 및 링크 영역(이하, "DATA PAD & LINK 영역"이라 함)(12), 및 게이트 시프트 레지스터 영역(이하, "GIP S/R 영역"이라 함)(14)을 포함한다.
DATA PAD & LINK 영역(12)은 표시패널(PNL)의 상단 또는 하단 끝단 즉, 최외곽과 GIP S/R 영역(14) 사이에 위치한다. DATA PAD & LINK 영역(12)에는 데이터 패드들(13)이 형성되고 또한, 데이터 패드(DPAD)들과 수직 데이터 라인들(VD) 사이에 연결된 데이터 링크들(DLINK)이 형성된다. 또한, DATA PAD & LINK 영역(12)에는 클럭 패드들(CPAD)과 클럭 링크들(CLINK)이 형성된다. 클럭 링크들(CLINK)은 DATA PAD & LINK 영역(12)을 가로 질러 게이트 시프트 레지스터(GIP S/R)의 클럭 입력 단자들에 연결된다.
GIP S/R 영역(14)은 DATA PAD & LINK 영역(12)과 액티브 영역(A/A) 사이에 위치한다. GIP S/R 영역(14)에는 게이트 시프트 레지스터(GIP S/R)가 형성된다.
도 5에서, 밀봉재(Sealant, 22)는 컬러필터 어레이 기판(21)과 TFT 어레이 기판(23)을 접합한다. "BM"은 컬러필터 어레이 기판(21)의 가장자리에 형성된 블랙 매트릭스이다.
클럭신호 배선(31, 32, CLINK)는 도 4와 같이 데이터 패드(DPAD)와 데이터 링크(DLINK)와 교차되지 않으므로 수직 데이터 라인(VD)을 통해 액티브 영역(A/A)에 인가되는 데이터 전압에 영향을 주지 않는다.
도 6 내지 도 9는 PCB와 COF에 형성된 클럭신호 배선의 다양한 실시예들을 보여 주는 평면도들이다.
도 6을 참조하면, COF는 표시패널(PNL)의 길이와 유사하게 길게 제작될 수 있다. 이 경우에, 표시패널(PNL)에 한 개의 COF가 연결될 수 있다. 클럭신호 배선들(31, 32, CLINK)은 PCB, COF 및 표시패널의 기판 상에 형성된다. COF에는 클럭 링크(32)가 형성된다.
도 7을 참조하면, 표시패널(PNL)에 다수의 COF가 연결될 수 있다. 클럭신호 배선들(31, 32, CLINK)은 PCB, COF 및 표시패널의 기판 상에 형성된다. 다수의 COF 중에서 하나 이상의 COF에 클럭 링크들(32)이 형성될 수 있다.
도 8을 참조하면, 표시패널(PNL)에 다수의 COF가 연결될 수 있다. 클럭신호 배선들(31, 32, CLINK)은 PCB, COF 및 표시패널의 기판 상에 형성된다. 클럭 버스 라인들(31)은 PCB와 COF에 직렬로 연결되는 형태로 형성될 수 있다. COF에는 클럭 버스 라인들(31)과 그 클럭 버스 라은들(31)로부터 분기되는 클럭 링크들(32)이 형성될 수 있다. COF에 형성된 클럭 버스 라인들(31)은 소스 드라이브 IC와 중첩되지 않고 그 소스 드라이브 IC를 우회하는 형태로 형성될 수 있다.
도 9를 참조하면, 표시패널(PNL)의 크기가 커지면 그 표시패널에는 두 개의 PCB가 연결될 수 있다. 타이밍 콘트롤러(TCON)는 데이터 구동회로와 게이트 구동회로에 필요한 신호를 싱글 포트(single port)를 통해 출력하고 그 싱글 포트는 하나의 PCB에 연결된다. 이와 같은 PCB와 타이밍 콘트롤러(TCON)의 연결 방법은 대한민국 특허 등록 10-0855502(2008.08.26.), 미국 특허 8,289,258(2012.10.16.), 일본 특허 4750780(2011.05.27.) 등에서 알려져 있다. PCB들이 분리되어 있으면, PCB를 통해 클럭신호가 전달되기가 어렵다. 이 경우에, PCB들 사이에서 가깝게 배치된 COF들 각각에 형성된 클럭 버스 라인들(33)은 LOG 배선들(34)을 통해 연결될 수 있다. LOG 배선들(34)은 표시패널(PNL)의 상단 또는 하단 베젤에서 기판 상에 직접 형성된다. COF들과 표시패널(PNL)의 기판을 ACF 공정으로 접합하면, COF들에 형성된 클럭 버스 라인들(33)은 LOG 배선들을 통해 연결된다.
게이트 시프트 레지스터(GIP S/R)는 다양한 형태로 구현될 수 있다. 도 10 내지 도 12는 게이트 시프트 레지스터(GIP S/R)의 일 예를 나타내는 것으로, 이에 한정되지 않는다는 것에 주의하여야 한다. 도 10은 게이트 시프트 레지스터(GIP S/R)의 일예를 보여 주는 회로도이다. 도 11은 도 10에서 제N 스테이지(STn)를 상세히 보여 주는 회로도이다. 도 12는 도 11에 도시된 제N 스테이지(STn)의 동작을 보여 주는 파형도이다.
도 10 내지 도 12를 참조하면, 게이트 시프트 레지스터(GIP S/R)는 종속적으로 접속된 다수의 스테이지들(STn-2 ~ STn+2)을 포함하여 GIP 공정으로 표시패널(PNL)의 기판 상에 픽셀 어레이와 함께 직접 형성된다. 게이트 시프트 레지스터(GIP S/R)는 수직 게이트 라인들(VG)에 게이트 펄스를 순차적으로 공급한다. 게이트 시프트 레지스터(GIP S/R)는 소스 드라이브 IC(SIC)와 가까운 표시패널(PNL)의 상단 또는 하단의 기판 상에 형성된다. 게이트 시프트 레지스터(GIP S/R)는 레벨 시프터로부터 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 신호들(VST, CLK1~CLK4, VDD, VDDE, VDDO)를 입력받아 동작한다. 도 10에서, VDD는 고전위 전원 전압으로서 게이트 하이 전압으로 설정될 수 있다. 오드 게이트 하이 전압(VDDH)과 이븐 게이트 하이 전압(VDDL)은 게이트 시프트 레지스터(GIP S/R)의 스테이지들(STn-2 ~ STn+2) 각각에서 제1 및 제2 QB 노드들(QBO, QBE)에 인가되는 전압을 주기적으로 반전시켜 제1 및 제2 QB 노드들(QBO, QBE)의 전압이 게이트 전압으로 인가되는 풀다운 트랜지스터들(Pull-down transistor, T7O 및 T7E)의 직류 게이트 바이어스 스트레스(DC gate bias stress)를 보상한다. 오드 게이트 하이 전압(VDDH)은 도 12와 같이 기수 번째 프레임 기간(Odd Frame) 동안 게이트 하이 전압으로 발생되고 우수 번째 프레임 기간(Even Frame) 동안 게이트 로우 전압으로 발생될 수 있다. 이븐 게이트 하이 전압(VDDL)은 기수 번째 프레임 기간(Odd Frame) 동안 게이트 로우 전압으로 발생되고 우수 번째 프레임 기간(Even Frame) 동안 게이트 하이 전압으로 발생될 수 있다.
제N(N은 양의 정수) 스테이지(STN)의 스타트 단자에는 스타트 펄스(VST), 또는 제N-2 스테이지(STN-2)의 출력이 스타트 펄스(VST)로서 입력된다. 제N 스테이지(STN)의 리셋 단자에는 제N+2 스테이지(STN+2)의 출력(VNEXT)이 입력된다. 제N 스테이지(S수에는 게이트 하이 전압(VDD), 오드 게이트 하이 전압(VDDH), 이븐 게이트 하이 전압(VDDL), 게이트 로우 전압(VSS) 등의 전원 전압이 공급된다. 제N 스테이지(STN)의 출력 단자는 표시패널(PNL)의 제N 수직 게이트 라인과 연결된다. 제N 스테이지(STN)는 출력 단자를 사이에 두고 연결된 풀업 트랜지스터(T6) 및 풀다운 트랜지스터들(T7O, T7E)과, 풀업 트랜지스터(T6)를 제어하는 Q 노드(Q), 풀다운 트랜지스터들(T7O, T7E)를 제어하는 제1 출력단자에 연결된 풀다운 트랜지스터들(T7C, T7D)을 제어하는 제1 및 제2 QB 노드(QB1, QB2), 및 Q 노드(Q)와 QB 노드들을(QBO, QBE)의 전압을 스위칭하는 트랜지스터들(T1~T5E) 등을 포함한다.
제1 트랜지스터(T1)는 스타트 신호(VST) 또는 제n-2 스테이지(STn-1)의 출력을 제2 트랜지스터(T2)에 공급하는 다이오드로 동작한다. 제1 트랜지스터(T1)의 게이트전극과 드레인전극은 스타트 단자에 연결된다. 제1 트랜지스터(T1)의 소스전극은 제2 트랜지스터(T2)의 드레인전극에 연결된다. 제2 트랜지스터(T2)는 제1 클럭신호(CLK1)에 응답하여 스타트 신호(VST)의 전압을 Q 노드(Q)에 공급하여 Q 노드를 충전한다. 제2 트랜지스터(T2)의 게이트전극에는 제1 클럭신호(CLK1)가 입력된다. 제2 트랜지스터(T2)의 드레인전극은 제1 트랜지스터(T1)의 소스전극에 연결되고, 제2 트랜지스터(T2)의 소스전극은 Q 노드(Q)에 연결된다.
풀업 트랜지스터(T6)는 Q 노드(Q)가 충전된 상태에서 제2 클럭신호(CLK2)가 입력되면 턴온(turn-on)되어 제2 클럭신호(CLK2)의 전압으로 출력 단자(OUTN)를 충전시킨다. 풀업 트랜지스터(T6)의 드레인전극에는 제2 클럭신호(CLK2)가 입력된다. 풀업 트랜지스터(T6)의 게이트전극은 Q 노드(Q)에 연결되고, 풀업 트랜지스터(T6)의 소스전극은 출력 단자(OUTN)에 연결된다. 따라서, 제N 스테이지(STN)는 제2 클럭신호(CLK2)에 응답하여 게이트 펄스를 발생한다.
제3Q 트랜지스터(T1)는 제4 클럭신호(CLK4)에 응답하여 Q 노드(Q)를 방전시킨다. 제3Q 트랜지스터(T3Q)의 게이트전극에는 제4 클럭신호(CLK4)가 입력된다. 제3Q 트랜지스터(T3Q)의 드레인전극은 Q 노드(Q)에 연결되고, 그 소스전극은 저전위 전압원에 연결된다. 저전위 전압원은 게이트 로우 전압(VSS)을 발생한다.
제3O 트랜지스터(T3O)는 제1 QB 노드(QBO)가 충전될 때 그 제1 QB 노드(QBO)의 전압에 응답하여 턴-온되어 Q 노드(Q)를 방전시킨다. 제3O 트랜지스터(T3O)의 게이트전극은 제1 QB 노드(QBO)에 연결되고, 제3O 트랜지스터(T3O)의 드레인전극은 Q 노드(Q)에 연결된다. 제3O 트랜지스터(T3O)의 소스전극은 저전위 전압원에 연결된다. 제3E 트랜지스터(T3E)는 제2 QB 노드(QBE)가 충전될 때 그 제2 QB 노드(QBE)의 전압에 응답하여 턴-온되어 Q 노드(Q)를 방전시킨다. 제3E 트랜지스터(T3E)의 게이트전극은 제2 QB 노드(QBE)에 연결되고, 제3E 트랜지스터(T3E)의 드레인전극은 Q 노드(Q)에 연결된다. 제3E 트랜지스터(T3E)의 소스전극은 저전위 전압원에 연결된다.
제4O 트랜지스터(T4O)는 제4 클럭신호(CLK4)에 응답하여 제1 QB 노드(QBO)를 충전시켜 오드 게이트 하이 전압(VDDH)으로 제1 풀다운 트랜지스터(T7O)와 제3O 트랜지스터(T3O)를 턴온시킨다. 제4O 트랜지스터(T4O)의 게이트전극에는 제4 클럭신호(CLK4)가 입력되고, 그 드레인전극에는 오드 게이트 하이 전압(VDDH)이 입력된다. 제4O 트랜지스터(T4O)의 소스전극은 제1 QB 노드(QBO)에 연결된다. 제4E 트랜지스터(T4E)는 제4 클럭신호(CLK4)에 응답하여 제2 QB 노드(QBE)를 충전시켜 이븐 게이트 하이 전압(VDDL)으로 제2 풀다운 트랜지스터(T7E)와 제3E 트랜지스터(T3E)를 턴온시킨다. 제4E 트랜지스터(T4E)의 게이트전극에는 제4 클럭신호(CLK4)가 입력되고, 그 드레인전극에는 이븐 게이트 하이 전압(VDDL)이 입력된다. 제4E 트랜지스터(T4E)의 소스전극은 제2 QB 노드(QBE)에 연결된다. 따라서, 제4O 트랜지스터(T4O)는 기수 번째 프레임 기간에 제4 클럭신호(CLK4)에 응답하여 제1 QB 노드(QB)를 충전시킨다. 제4E 트랜지스터(T4E)는 기수 번째 프레임 기간에 제4 클럭신호(CLK4)에 응답하여 제1 QB 노드(QB)를 충전시킨다.
제5O 트랜지스터(T5O)는 스타트 신호(VST)에 응답하여 제1 QB 노드(QBO)를 방전시켜 제1 풀다운 트랜지스터(T7O)와 제3O 트랜지스터(T3O)를 턴오프시킨다. 제5O 트랜지스터(T5O)의 게이트전극에는 스타트 신호(VST)가 입력된다. 제5O 트랜지스터(T5O)의 드레인전극은 Q 노드에 연결되고, 그 소스전극은 저전위 전압원에 연결된다. 제5E 트랜지스터(T5E)는 스타트 신호(VST)에 응답하여 제2 QB 노드(QBE)를 방전시켜 제2 풀다운 트랜지스터(T7E)와 제3E 트랜지스터(T3E)를 턴오프시킨다. 제5E 트랜지스터(T5E)의 게이트전극에는 스타트 신호(VST)가 입력된다. 제5E 트랜지스터(T5E)의 드레인전극은 Q 노드에 연결되고, 그 소스전극은 저전위 전압원에 연결된다.
제1 풀다운 트랜지스터(T7O)는 기수 번째 프레임 기간 동안 제1 QB 노드(QBO)가 충전될 때 턴온되어 출력단자(OUTN)를 방전시킨다. 제1 풀다운 트랜지스터(T7O)의 게이트전극은 제1 QB 노드(QBO)에 연결된다. 제1 풀다운 트랜지스터(T7O)의 드레인전극은 출력단자(OUTN)에 연결되고, 제1 풀다운 트랜지스터(T7O)의 소스전극은 저전위 전압원에 연결된다. 제2 풀다운 트랜지스터(T7E)는 우수 번째 프레임 기간 동안 제2 QB 노드(QBE)가 충전될 때 턴온되어 출력단자(OUTN)를 방전시킨다. 제2 풀다운 트랜지스터(T7E)의 게이트전극은 제2 QB 노드(QBE)에 연결된다. 제2 풀다운 트랜지스터(T7E)의 드레인전극은 출력단자(OUTN)에 연결되고, 제2 풀다운 트랜지스터(T7E)의 소스전극은 저전위 전압원에 연결된다.
수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)은 절연층을 사이에 두고 분리된 금속층들로 형성된다. 예를 들어, 수평 게이트 라인들(HG)은 TFT 어레이 기판 상에 형성된 제1 금속 패턴으로 형성되고, 제1 금속 패턴은 절연층으로 덮여질 수 있다. 수직 게이트 라인들(VG)은 절연층 상에 형성되는 제2 금속 패턴으로 형성될 수 있다. 제N 수직 게이트 라인은 제N 수평 게이트 라인과 그 교차되는 게이트 콘택부(GC)에서 절연층을 관통하는 콘택홀(Contact hole)을 통해 제N 수평 게이트 라인에 연결될 수 있다. 표시패널(PNL)에서 수직 배선들의 개수는 수평 배선들 보다 많다. 따라서, 표시패널(PNL)에서 게이트 콘택부들(GC)은 도 13 내지 도 17과 같이 액티브 어레이(A/A)의 일부 영역에 형성될 수 있다.
게이트 펄스는 게이트 라인들(VG, HG)의 저항(R)과 기생 용량(C)으로 인하여 지연된다. 표시패널(PNL)의 크기가 커질수록 게이트 라인들(VG, HG)의 길이가 커지므로 게이트 펄스의 RC 딜레이(delay)는 더 커진다. 본 발명은 도 13 내지 도 16과 같이 2 개의 수직 게이트 라인들(VG)을 통해 한 개의 수평 게이트 라인(HG)의 양측에 게이트 펄스를 동시에 인가하는 더블 피딩(double feeding)으로 게이트 펄스의 지연을 보상할 수 있다. 본 발명은 표시패널(PNL)의 크기가 작거나 게이트 라인들(VG, HG)의 RC 딜레이가 작은 패널의 경우에, 도 17과 같이 1 개의 수직 게이트 라인(VG)을 통해 한 개의 수평 게이트 라인(HG)에 게이트 펄스를 인가할 수도 있다.
도 13 내지 도 17은 수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)의 다양한 연결 방법을 보여 주는 평면도들이다.
도 13 내지 도 16을 참조하면, 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/SR B)는 소스 드라이브 IC들(SIC)과 가깝게 배치되도록 표시패널(PNL)의 상단 또는 하단 베젤에 형성될 수 있다. 제1 게이트 시프트 레지스터(GIP S/R A)와 제2 게이트 시프트 레지스터(GIP S/SR B) 사이에는 게이트 시프트 레지스터가 없는 비 GIP 영역(NGIP)이 존재한다. 제1 게이트 시프트 레지스터(GIP S/R A)이 형성되는 제1 GIP S/R 영역을 수직으로 연장한 표시패널(PNL)의 좌측 영역에 제1 그룹의 수직 게이트 라인들(VG1a~VG4a)과 수직 데이터 라인들(VD)이 형성될 수 있다. 제2 게이트 시프트 레지스터(GIP S/R B)이 형성되는 제2 GIP S/R 영역을 수직으로 연장한 표시패널(PNL)의 우측 영역에 제2 그룹의 수직 게이트 라인들(VG1b~VG4b)과 수직 데이터 라인들(VD)이 형성될 수 있다. 제1 그룹에 속한 하나의 수직 게이트 라인(VG1a~VG4a)과, 제2 그룹에 속한 하나의 수직 게이트 라인(VG1b~VG4b)은 좌우 게이트 콘택부(GC)를 통해 하나의 수평 게이트 라인(HG1~HG4)에 연결되어 그 수평 게이트 라인(HG1~HG4)에 동시에 게이트 펄스를 공급한다. 따라서, 한 쌍의 수직 게이트 라인은 게이트펄스의 지연을 보상하기 위하여, 하나의 수평 게이트 라인 양측에 게이트 펄스를 인가한다.
액티브 영역(A/A) 내에서 비 GIP 영역(NGIP)을 수직으로 연장할 때 포함되는 액티브 영역(A/A)의 일부에는 수직 게이트 라인들(VG)이 없이 수직 데이터 라인(VD), 수직 공통 라인(VC), 그리고 기타 픽셀에 영향을 주지 않는 신호 배선이 형성될 수 있다.
수직 게이트 라인들(VG)과 수평 게이트 라인들(HG)은 게이트 콘택부(GC)를 통해 연결된다. 가까운 게이트 콘택부들(GC)을 잇는 가상의 게이트 콘택 라인(GCL)은 사다리꼴(또는 역 V자) 또는 V자 형태일 수 있다.
제1 게이트 시프트 레지스터(GIP S/R A)는 표시패널(PNL)의 좌측에 배치된 수직 게이트 라인들(VG1a~VG4a)에 게이트 펄스를 순차적으로 공급한다. 이와 동시에 제2 게이트 시프트 레지스터(GIP S/R B)는 타이밍 콘트롤러(TCON)의 제어 하에 제1 게이트 시프트 레지스터(GIP S/R A)에 동기하여 표시패널(PNL)의 우측에 배치된 수직 게이트 라인들(VG1a~VG4a)에 게이트 펄스를 순차적으로 공급한다. 도 13의 예에서, 제1 수직 게이트 라인쌍(VG1a, VG1b)을 통해 제1 수평 게이트 라인(HG1)의 양측에 게이트 펄스가 동시에 인가된 후에, 제2 수직 게이트 라인쌍(VG2a, VG2b)을 통해 제2 수평 게이트 라인(HG2)에 게이트 펄스가 동시에 인가된다. 이어서, 제3 수직 게이트 라인쌍(VG3a, VG3b)을 통해 제3 수평 게이트 라인(HG3)의 양측에 게이트 펄스가 동시에 인가된 후에, 제4 수직 게이트 라인쌍(VG4a, VG4b)을 통해 제4 수평 게이트 라인(HG4)에 게이트 펄스가 동시에 인가된다.
도 15를 참조하면, 표시패널(PNL)의 좌측과 우측 상단(또는 하단)에 제1 및 제2 비 GIP 영역(44a, 44b)이 확보된다. 제1 및 제2 비 GIP 영역(44a, 44b) 사이의 GIP S/R 영역(42)에 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)가 형성된다. 게이트 콘택 라인들(GCL)은 표시패널(PNL)의 상단에서 하단으로 갈수록 벌어지는 역 V자 형태로 형성될 수 있다. 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)는 게이트펄스의 지연을 보상하기 위하여 한 쌍의 수직 게이트 라인을 통해 수평 게이트 라인에 게이트펄스를 인가하고, 그 게이트 펄스를 미리 정해진 스캐닝 방향을 따라 시프트시킨다. 수직 게이트 라인들은 비 GIP 영역(44a, 44b)을 수직으로 연장한 액티브 영역(A/A)에 형성되지 않고 GIP S/R 영역(42)을 수직으로 연장한 액티브 영역(A/A)에 형성된다.
도 16을 참조하면, 표시패널(PNL)의 좌측과 우측 상단(또는 하단)에 제1 및 제2 비 GIP 영역(48a, 48b)이 확보된다. 제1 및 제2 비 GIP 영역(48a, 48b) 사이의 GIP S/R 영역(46)에 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)가 형성된다. 게이트 콘택 라인들(GCL)은 표시패널(PNL)의 상단에서 하단으로 갈수록 좁아지는 V자 형태로 형성될 수 있다. 제1 및 제2 게이트 시프트 레지스터(GIP S/R A, GIP S/R B)는 게이트펄스의 지연을 보상하기 위하여 한 쌍의 수직 게이트 라인을 통해 수평 게이트 라인에 게이트펄스를 인가하고, 그 게이트 펄스를 미리 정해진 스캐닝 방향을 따라 시프트시킨다. 수직 게이트 라인들은 비 GIP 영역(48a, 48b)을 수직으로 연장한 액티브 영역(A/A)에 형성되지 않고 GIP S/R 영역(46)을 수직으로 연장한 액티브 영역(A/A)에 형성된다.
도 17을 참조하면, 표시패널(PNL)의 좌측 또는 우측 상단(또는 하단)에 비 GIP 영역(54)이 확보된다. 비 GIP 영역(54)을 제외한 표시패널(PNL)의 상단에 확보된 GIP S/R 영역(52)에 게이트 시프트 레지스터(GIP S/R)가 형성된다. 수직 게이트 라인들과 수평 게이트 라인들은 게이트 콘택부(GC)를 통해 1:1로 연결된다. 게이트 시프트 레지스터(GIP S/R)는 수직 게이트 라인들에 게이트펄스를 순차적으로 공급한다. 수직 게이트 라인들은 비 GIP 영역(54)을 수직으로 연장한 액티브 영역(A/A)에 형성되지 않고 GIP S/R 영역(52)을 수직으로 연장한 액티브 영역(A/A)에 형성된다.
본 발명은 액티브 영역(A/A) 내에서 수직 배선들의 개수를 줄이고 소스 드라이브 IC(SIC)의 소비 전력을 줄이기 위하여 도 18과 같은 픽셀 어레이로 액티브 영역(A/A)을 형성할 수 있다. 본 발명의 픽셀 어레이 구조는 도 18에 한정되지 않는다는 것에 주의하여야 한다. 도 18에서, PIX1~PIX16은 화소전극이다. T1~T16은 TFT이다.
도 18 및 도 19를 참조하면, 수평 방향으로 이웃한 픽셀들 사이에는 한 개의 수직 배선만 존재한다. 예를 들어, 제1 및 제2 픽셀 전극들(PIX1, PIX2) 사이에는 제1 수직 게이트 라인(VG1)만 배치되고, 제2 및 제3 픽셀 전극들(PIX2, PIX3) 사이에는 제2 수직 데이터 라인(VD2)만 배치된다. 이러한 수직 배선들의 배치 방법은 수평 방향에서 이웃한 픽셀들 간에 형성되는 블랙 매트릭스의 폭을 줄일 수 있다.
본 발명은 도 14와 같은 픽셀 어레이를 이용하여 픽셀 어레이에서 도트 인버젼(Dot inversion) 형태로 데이터 전압의 극성을 반전시켜 플리커(flicker)를 최소화하고, 소스 드라이브 IC(SIC)의 출력 채널들을 통해 출력되는 전압의 극성을 변하게 하지 않으므로 소스 드라이브 IC(SIC)의 소비 전력과 발열양을 줄일 수 있다. 소스 드라이브 IC(SIC)는 기수 번째 프레임 기간 동안 기수 번째 출력 채널들을 통해 제1 극성으로 유지되는 데이터 전압을 출력하고, 우수 번째 출력 채널들을 통해 제2 극성으로 극성이 유지되는 데이터 전압을 출력한다. 이어서, 소스 드라이브 IC(SIC)는 우수 번째 프레임 기간 동안, 기수 번째 출력 채널들을 통해 제2 극성으로 유지되는 데이터 전압을 출력하고, 우수 번째 출력 채널들을 통해 제1 극성으로 극성이 유지되는 데이터 전압을 출력한다. 따라서, 소스 드라이브 IC(SIC)는 1 프레임 기간 동안 특정 출력 채널을 통해 출력되는 데이터 전압의 극성을 반전시키지 않고 이웃한 출력 채널들을 통해 출력되는 데이터 전압들의 극성을 반전시키는 컬럼 인버젼(Column inversion) 회로로 구현될 수 있다.
표시패널(PNL)의 제1 수평 라인에서 제1 수직 게이트 라인(VG1)을 사이에 두고 수평으로 이웃한 제1 및 제2 픽셀은 제1 수직 데이터 라인(VD1)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제1 픽셀이 제1 TFT(T1)를 통해 제1 극성의 데이터전압(+R)을 충전한 다음, 제2 픽셀이 제2 TFT(T2)를 통해 제1 극성의 데이터전압(+G)을 충전한다. 표시패널(PNL)의 제1 수평 라인에서 제3 수직 게이트 라인(VG3)을 사이에 두고 수평으로 이웃한 제3 및 제4 픽셀은 제2 수직 데이터 라인(VD2)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제4 픽셀이 제4 TFT(T4)를 통해 제2 극성의 데이터전압(-R)을 충전한 다음, 제3 픽셀이 제3 TFT(T3)를 통해 제2 극성의 데이터전압(-B)을 충전한다. 표시패널(PNL)의 제1 수평 라인에서 제5 수직 게이트 라인(VG5)을 사이에 두고 수평으로 이웃한 제5 및 제6 픽셀은 제3 수직 데이터 라인(VD3)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제6 픽셀이 제6 TFT(T6)를 통해 제1 극성의 데이터전압(+B)을 충전한 다음, 제5 픽셀이 제5 TFT(T5)를 통해 제1 극성의 데이터전압(+G)을 충전한다. 표시패널(PNL)의 제1 수평 라인에서 제1 수직 공통 라인(VC)을 사이에 두고 수평으로 이웃한 제7 및 제8 픽셀은 제4 수직 데이터 라인(VD4)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제7 픽셀이 제7 TFT(T7)를 통해 제2 극성의 데이터전압(-R)을 충전한 다음, 제8 픽셀이 제8 TFT(T8)를 통해 제2 극성의 데이터전압(-G)을 충전한다.
표시패널(PNL)의 제2 수평 라인에서 제1 수직 게이트 라인(VG1)을 사이에 두고 수평으로 이웃한 제9 및 제10 픽셀은 제2 수직 데이터 라인(VD2)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제9 픽셀이 제9 TFT(T9)를 통해 제2 극성의 데이터전압(-R)을 충전한 다음, 제10 픽셀이 제10 TFT(T10)를 통해 제2 극성의 데이터전압(-G)을 충전한다. 표시패널(PNL)의 제2 수평 라인에서 제3 수직 게이트 라인(VG3)을 사이에 두고 수평으로 이웃한 제11 및 제12 픽셀은 제3 수직 데이터 라인(VD3)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제12 픽셀이 제12 TFT(T12)를 통해 제1 극성의 데이터전압(+R)을 충전한 다음, 제11 픽셀이 제11 TFT(T11)를 통해 제1 극성의 데이터전압(+B)을 충전한다. 표시패널(PNL)의 제2 수평 라인에서 제5 수직 게이트 라인(VG5)을 사이에 두고 수평으로 이웃한 제13 및 제14 픽셀은 제4 수직 데이터 라인(VD4)을 통해 공급되는 제2 극성의 데이터전압을 연속으로 충전한다. 제14 픽셀이 제14 TFT(T14)를 통해 제2 극성의 데이터전압(-B)을 충전한 다음, 제13 픽셀이 제13 TFT(T13)를 통해 제2 극성의 데이터전압(-G)을 충전한다. 표시패널(PNL)의 제2 수평 라인에서 제1 수직 공통 라인(VC)을 사이에 두고 수평으로 이웃한 제15 및 제16 픽셀은 제5 수직 데이터 라인(VD5)을 통해 공급되는 제1 극성의 데이터전압을 연속으로 충전한다. 제15 픽셀이 제15 TFT(T15)를 통해 제1 극성의 데이터전압(+R)을 충전한 다음, 제16 픽셀이 제16 TFT(T16)를 통해 제1 극성의 데이터전압(+G)을 충전한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
PNL : 표시패널 10 : 표시패널 구동회로
12 : 타이밍 콘트롤러 14 : 호스트 시스템
VD : 수직 데이터 라인 VG : 수직 게이트 라인
VC : 수직 공통 라인 HG : 수평 게이트 라인

Claims (6)

  1. 수직 데이터 라인들, 수직 게이트 라인들, 및 상기 수직 게이트 라인들과 연결된 수평 게이트 라인들을 포함하고, 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이를 포함하는 표시패널;
    상기 표시패널에 연결된 상기 수직 데이터 라인들에 데이터 전압을 공급하는 복수 개의 데이터 구동회로가 각각 실장된 복수 개의 연성회로기판;
    상기 표시패널의 기판 상에 직접 형성되어 상기 수직 게이트 라인들에 게이트펄스를 공급하는 게이트 구동회로; 및
    상기 연성회로기판에 연결된 상기 게이트 구동회로에 공급될 클럭신호를 전송하는 클럭신호 배선들이 형성된 인쇄회로보드를 포함하고,
    각 연성회로기판은, 상기 클럭신호 배선에 연결되는 제1 클럭 링크; 및 상기 제1 클럭 링크들과 연결되는 제2 클럭 링크들을 포함하고,
    상기 제1 클럭 링크들은, 해당 연성회로기판의 저면을 따라 형성되고, 해당 연성회로기판에 실장된 데이터 구동회로를 우회하되 상기 표시패널에 가까운 쪽으로 우회하는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 표시패널의 상단 또는 하단 베젤에서, 상기 표시패널의 기판에는 상기 제2 클럭 링크들을 상기 게이트 구동회로에 연결하기 위한 제3 클럭 링크들이 형성되는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  5. 제 4 항에 있어서,
    상기 게이트 구동회로는,
    스타트 신호와 상기 클럭신호를 입력 받아 게이트펄스를 발생하고 상기 클럭신호에 응답하여 상기 게이트펄스를 시프트시키는 게이트 시프트 레지스터를 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
  6. 제 5 항에 있어서,
    상기 표시패널의 상단 또는 하단 베젤은 데이터 패드 및 링크 영역, 및 게이트 시프트 레지스터 영역을 포함하고,
    상기 데이터 패드 및 링크 영역은 상기 수직 데이터 라인들에 연결된 데이터 링크와 데이터 패드를 포함하고,
    상기 게이트 시프트 레지스터 영역은 상기 데이터 패드 및 링크 영역과, 상기 픽셀 어레이 사이에 형성된 상기 게이트 시프트 레지스터를 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시장치.
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