KR20220040576A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20220040576A
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이현섭
신동철
이강영
임계환
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삼성디스플레이 주식회사
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Abstract

표시 장치는 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 길이 방향으로 제1 단부와 제2 단부를 각각 구비한 복수의 발광 소자들; 상기 발광 소자들 각각의 일부를 노출하며, 상기 발광 소자들을 상기 길이 방향으로 고정하는 중간층; 상기 제1 및 제2 단부들 중 하나의 단부와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층; 상기 트랜지스터 상에 제공되며, 상기 트랜지스터와 전기적으로 연결된 제1 전극; 및 상기 제1 및 제2 단부들 중 나머지 단부와 전기적으로 연결되는 제2 전극을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 물질을 포함하고 서로 상이한 층에 제공될 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 출광 효율을 향상시킬 수 있는 표시 장치를 제공하는 데 목적이 있다.
또한, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 길이 방향으로 제1 단부와 제2 단부를 각각 구비한 복수의 발광 소자들; 상기 발광 소자들 각각의 일부를 노출하며, 상기 발광 소자들을 상기 길이 방향으로 고정하는 중간층; 상기 제1 및 제2 단부들 중 하나의 단부와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층; 상기 트랜지스터 상에 제공되며, 상기 트랜지스터와 전기적으로 연결된 제1 전극; 및 상기 제1 및 제2 단부들 중 나머지 단부와 전기적으로 연결되는 제2 전극을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 물질을 포함하고 서로 상이한 층에 제공될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 전극들 중 하나의 전극은 투명 도전성 물질을 포함할 수 있고, 상기 제1 및 제2 전극들 중 나머지 전극은 불투명 도전성 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 중간층은 경화성 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 화소 회로층은 상기 발광 소자들 및 상기 중간층 상에 위치할 수 있다. 상기 제1 전극은 상기 발광 소자들 상부에 위치하고, 상기 제2 전극은 상기 발광 소자들을 하부에 위치할 수 있으며, 상기 제1 전극은 상기 발광 소자들을 사이에 두고 상기 제2 전극 상에 위치할 수 있다.
일 실시예에 있어서, 상기 제1 전극은 투명 도전성 물질을 포함할 수 있고, 상기 제2 전극은 불투명 도전성 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부 방향으로 반사하는 반사 부재일 수 있다.
일 실시예에 있어서, 상기 발광 소자들 각각은, 상기 제1 전극과 접촉하여 상기 제1 전극과 전기적으로 연결되는 제1 반도체층; 상기 제2 전극과 접촉하여 상기 제2 전극과 전기적으로 연결되는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치한 활성층을 포함할 수 있다. 여기서, 상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층일 수 있고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
일 실시예에 있어서, 상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치할 수 있고, 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치할 수 있다. 또한, 상기 제1 반도체층은 상기 제1 단부에 위치할 수 있고, 상기 제2 반도체층은 상기 제2 단부에 위치할 수 있다.
일 실시예에 있어서, 상기 화소 회로층은 적어도 하나 이상의 절연층들을 포함할 수 있다. 상기 절연층들은 상기 발광 소자들과 중첩하는 영역에서 일부가 제거된 제1 개구부를 포함할 수 있다. 또한, 상기 제1 전극은 상기 제1 개구부 내에서 상기 발광 소자들 각각의 제1 단부 상에 배치할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 개구부 내에서 상기 제1 전극의 적어도 일부 상에 제공된 도전 패턴을 더 포함할 수 있다. 또한, 단면 상에서 볼 때, 상기 도전 패턴은 상기 발광 소자들과 중첩하지 않을 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 전극과 상기 화소 회로층 사이에 위치하고, 상기 발광 소자들의 주변을 둘러싸며 상기 제2 전극의 일부를 노출하는 제2 개구부를 포함하는 뱅크; 상기 제1 전극을 커버하는 제1 보호층; 상기 제1 보호층 상부에 위치한 제2 보호층; 및 상기 제2 전극을 커버하는 제3 보호층을 포함할 수 있다. 여기서, 상기 중간층은 상기 제2 개구부를 채우는 형태로 제공되며, 상기 발광 소자들 각각의 제1 단부를 노출하는 홈부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 개구부와 상기 제2 개구부는 서로 대응될 수 있다.
일 실시예에 있어서, 상기 중간층은 상기 제2 전극과 상기 화소 회로층 사이를 채우는 형태로 제공되며, 상기 발광 소자들 각각의 제1 단부를 노출할 수 있다.
일 실시예에 있어서, 상기 화소 회로층은 상기 뱅크와 상기 화소 회로층 사이에 제공되며, 상기 트랜지스터와 중첩하는 광 차단 부재를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 화소들이 제공된 기판을 더 포함할 수 있다. 여기서, 상기 화소 회로층은 상기 기판과 상기 발광 소자들 사이에 위치할 수 있고, 상기 제1 전극은 상기 발광 소자들 하부에 위치하고, 상기 제2 전극은 상기 발광 소자들 상부에 위치할 수 있으며, 상기 제2 전극은 상기 발광 소자들을 사이에 두고 상기 제1 전극 상에 위치할 수 있다.
일 실시예에 있어서, 상기 제1 전극은 불투명 도전성 물질을 포함할 수 있고, 상기 제2 전극은 투명 도전성 물질을 포함할 수 있다. 여기서, 상기 제1 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부로 반사하는 반사 부재일 수 있다.
일 실시예에 있어서, 상기 발광 소자들 각각은, 상기 제1 전극과 접촉하여 상기 제1 전극과 전기적으로 연결되며, p형 도펀트가 도핑된 p형 반도체층; 상기 제2 전극과 접촉하여 상기 제2 전극과 전기적으로 연결되며, n형 도펀트가 도핑된 n형 반도체층; 및 상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함할 수 있다. 여기서, 상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 하단부에 위치할 수 있고, 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 상단부에 위치할 수 있다. 또한, 상기 p형 반도체층은 상기 제1 단부에 위치할 수 있고, 상기 n형 반도체층은 상기 제2 단부에 위치할 수 있다.
상술한 표시 장치는, 제1 기판의 제1 면 상에 국부적으로 하부 전극을 형성하고, 상기 하부 전극 및 상기 제1 면 상에 전면적으로 보조 절연층을 형성하는 단계; 상기 하부 전극 상의 상기 보조 절연층을 노출하는 제1 개구부를 포함한 뱅크를 형성하는 단계; 용매 및 상기 용매 내에 분산된 발광 소자들을 포함한 내용물을 상기 제1 개구부 내에 공급하는 단계; 일면 상에 전면적으로 배치된 상부 전극을 포함한 제2 기판을 준비하고 상기 상부 전극이 상기 뱅크 및 상기 내용물과 마주보도록 상기 제2 기판을 상기 제1 기판 상부에 배치하는 단계; 상기 하부 전극과 상기 상부 전극 각각에 대응하는 정렬 신호를 인가하여 상기 하부 전극과 상기 상부 전극 사이에 수직 방향으로 전계를 형성하여 상기 발광 소자들 각각의 길이 방향이 상기 수직 방향과 평행하도록 상기 발광 소자들을 정렬하는 단계; 상기 용매를 경화하여 중간층을 형성하는 단계; 제1 레이저 리프트 오프 공정을 통해 상기 상부 전극을 포함한 상기 제2 기판을 제거하여 상기 중간층 및 상기 뱅크를 노출하는 단계; 상기 중간층 및 노출된 상기 뱅크 상에 적어도 하나 이상의 트랜지스터와 적어도 하나 이상의 절연층을 포함한 화소 회로층을 형성하는 단계; 상기 절연층의 일부를 제거하여 상기 중간층의 일부를 노출한 후, 노출된 상기 중간층의 일부를 제거하여 상기 발광 소자들 각각의 일 단부를 노출하는 단계; 노출된 상기 발광 소자들 일 단부와 전기적으로 연결되는 제1 전극을 형성하는 단계; 상기 제1 전극 상에 제1 보호층을 형성한 후, 상기 제1 기판의 상기 제1 면과 마주보는 제2 면이 상부를 향하도록 상기 제1 기판을 상하 회전한 후 제2 레이저 리프트 오프 공정으로 상기 하부 전극을 포함한 상기 제1 기판을 제거하여 상기 발광 소자들 각각의 타 단부를 노출하는 단계; 상기 발광 소자들 각각의 타 단부 상에 제2 전극을 형성하고 상기 제2 전극 상에 제2 보호층을 형성하는 단계; 및 상기 화소 회로층이 상부를 향하고 상기 발광 소자들이 하부를 향하도록 상기 제2 보호층을 상하 회전하는 단계를 포함하여 제조될 수 있다.
본 발명의 실시예에 따른 표시 장치 및 그의 제조 방법은 길이 방향으로 발광 소자들을 정렬하여 각 발광 소자에서 방출된 광의 손실을 줄여 화상 표시 방향으로 진행하는 광의 양(또는 세기)을 더욱 확보하여 출광 효율을 향상시킬 수 있다.
또한, 상술한 실시예에 따르면, 제1 전극(또는 화소 전극)과 제2 전극(또는 공통 전극) 사이에서 각 발광 소자가 차지하는 면적을 줄여 고해상도 및 고정세의 표시 장치가 용이하게 구현될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 화소를 개략적으로 도시한 단면도들이다.
도 8a 및 도 8b는 도 5의 EA1 부분의 개략적인 확대도들이다.
도 9 내지 도 23은 도 5의 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 24는 도 21의 제조 방법을 다른 실시예에 따라 나타내는 단면도이다.
도 25는 본 발명의 일 실시예에 따른 화소를 개략적으로 도시한 단면도이다.
도 26 및 도 27은 도 25의 EA2 부분의 개략적인 확대도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 위치하고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이(L) 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 산화타이타늄(TiOx) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함할 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(PenTile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 4에서는, 도 3에 도시된 화소들(PXL) 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 4를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 4에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 4에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 화소를 개략적으로 도시한 단면도들이며, 도 8a 및 도 8b는 도 5의 EA1 부분의 개략적인 확대도들이다.
본 발명의 일 실시예에 있어서는, 설명의 편의를 위해 단면 상에서의 화소 회로층(PCL)의 주요 면과 평행한 방향을 제1 방향(DR1)으로, 단면 상에서의 발광 소자들(LD)의 길이(L) 방향과 평행한 방향을 제3 방향(DR3)으로, 제1 및 제3 방향들(DR1, DR3)에 수직한 방향을 제2 방향(DR2)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 5 내지 도 8b에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에 있어서, 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미할 수 있고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 5 내지 도 8b를 참조하면, 일 실시예에 따른 화소(PXL)는 제3 절연층(INS3), 표시 소자층(DPL), 화소 회로층(PCL), 및 인캡층(ENC)을 포함할 수 있다. 제3 절연층(INS3), 표시 소자층(DPL), 화소 회로층(PCL), 및 인캡층(ENC)은 화소(PXL)가 제공되는 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA)과 상기 발광 영역(EMA)에 인접한 비발광 영역(NEMA)을 포함할 수 있다.
제3 절연층(INS3)은 표시 소자층(DPL)의 일면 상에 제공 및/또는 형성되어 상기 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 전극(CE)(또는 공통 전극)을 보호할 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제3 절연층(INS3)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 유기 재료를 포함한 유기 절연막일 수도 있다. 제3 절연층(INS3)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제3 절연층(INS3)은 제2 전극(CE)(또는 공통 전극)을 전면적으로 커버하도록 표시 소자층(DPL)의 일면(일 예로, 하부면) 상에 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 제2 전극(CE)(또는 공통 전극), 복수의 발광 소자들(LD), 및 중간층(CTL)을 포함할 수 있다. 표시 소자층(DPL)은 뱅크(BNK)를 선택적으로 구비할 수 있다.
제2 전극(CE)(또는 공통 전극)은 제3 절연층(INS3)의 일면 상에 전면적으로 제공될 수 있다. 제2 전극(CE)(또는 공통 전극)은 화소(PXL)와 그에 인접한 화소들(미도시)에 공통으로 제공되는 공통층일 수 있다. 일 실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 캐소드일 수 있다. 제2 전극(CE)(또는 공통 전극)은 도 4를 참고하여 설명한 제2 전극(EL2)과 동일한 구성일 수 있다. 이에 따라, 제2 전극(CE)(또는 공통 전극)이 제2 구동 전원(도 4의 'VSS' 참고)과 접속되어 상기 제2 구동 전원(VSS)의 전압이 상기 제2 전극(CE)(또는 공통 전극)으로 전달될 수 있다. 제2 전극(CE)(또는 공통 전극)은 별도의 연결 수단(일 예로, 컨택 홀 및 브릿지 전극 등)을 이용하여 비표시 영역(도 3의 'NDA' 참고)에 위치하는 구동 전압 배선(미도시)과 전기적으로 연결되어 상기 구동 전압 배선에 인가되는 제2 구동 전원(VSS)의 전압을 전달받을 수 있다. 실시예에 따라, 제2 전극(CE)(또는 공통 전극)은 외부의 구동부와 직접적으로 연결되어 상기 구동부로부터 제2 구동 전원(VSS)의 전압을 전달받을 수도 있다.
또한, 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 유도하는 광 가이드 부재(또는 반사 부재)일 수 있다. 이를 위하여 제2 전극(CE)(또는 공통 전극)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제2 전극(CE)(또는 공통 전극)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제2 전극(CE)(또는 공통 전극)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수 있다.
일 실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각의 일부와 접촉하여 상기 발광 소자들(LD) 각각과 전기적으로 연결될 수 있다. 일 예로, 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉하여 상기 발광 소자들(LD)과 전기적으로 연결될 수 있다.
뱅크(BNK)는 화소(PXL)의 비발광 영역(NEMA)에 위치할 수 있다. 뱅크(BNK)는 화소(PXL)와 그에 인접한 화소들(미도시) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 일 실시예에 있어서, 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자들(LD)을 포함한 용액(또는 혼합액)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 화소(PXL)의 화소 영역(PXA)에서 뱅크(BNK)의 하부에 위치한 구성, 일 예로, 제2 전극(CE)(또는 공통 전극)의 일부를 노출하는 제1 개구부(OPN1)를 포함할 수 있다. 일 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제1 개구부(OPN1)는 서로 대응될 수 있다. 상술한 뱅크(BNK)는 실시예에 따라 생략될 수도 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
화소(PXL)가 제공되는 화소 영역(PXA)(또는 발광 영역(EMA))에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 화소 영역(PX)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 방출할 수 있다. 일 실시예에 있어서, 발광 소자들(LD) 각각은 단파장대의 청색 광을 방출할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)이 순차적으로 적층된 발광 적층 패턴 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 일 실시예에 있어서, 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층이고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층이며, 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉하는 오믹 컨택 전극일 수 있다.
발광 소자들(LD) 각각은, 해당 발광 소자(LD)의 길이(L) 방향이 제3 방향(DR3)(또는 단면 상에서 볼 때 수직 방향)과 평행하도록 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이에 정렬될 수 있다.
일 실시예에 있어서, 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)는 동일한 선(또는 면) 상에 위치하지 않고 상이한 선(또는 면) 상에 위치할 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향으로 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 단면 상에서 볼 때, 제1 단부(EP1)는 해당 발광 소자(LD)의 길이(L) 방향으로 하단부에 위치하고, 제2 단부(EP2)는 해당 발광 소자(LD)의 길이(L) 방향으로 상단부에 위치할 수 있다. 제1 단부(EP1)는 제2 전극(CE)(또는 공통 전극)과 접촉하며, 제2 단부(EP2)는 화소 회로층(PCL)의 일부 구성, 일 예로, 제1 전극(PE)(또는 화소 전극)과 접촉할 수 있다.
발광 소자들(LD)은 화소(PXL)의 발광 영역(EMA)에서 중간층(CTL)에 의해 안정적으로 고정될 수 있다.
중간층(CTL)은 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이에 위치하며, 발광 소자들(LD)을 커버하는 형태로 제공될 수 있다. 중간층(CTL)은 화소(PXL)의 발광 영역(EMA)에 제공되며, 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이를 채우는 형태로 제공될 수 있다. 일 예로, 중간층(CTL)은, 도 5 및 도 7에 도시된 바와 같이, 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 표시 소자층(DPL)이 뱅크(BNK)를 구비하지 않을 경우, 중간층(CTL)은 도 6에 도시된 바와 같이, 화소(PXL)의 화소 영역(PXA)에서 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이를 전체적으로 채우는 형태로 제공될 수도 있다.
중간층(CTL)은 발광 소자들(LD)이 분산된 유동성의 용액(또는 혼합액)을 화소(PXL)의 발광 영역(EMA)에 공급(또는 투입)한 후, 발광 소자들(LD)을 정렬하는 과정에서 경화되어 형성 및/또는 제공될 수 있다. 중간층(CTL)은 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공되어 발광 소자들(LD)의 정렬이 완료된 이후 상기 제1 개구부(OPN1) 내에서 경화될 수 있다.
일 실시예에 있어서, 중간층(CTL)은 유기 물질로 이루어질 수 있다. 유기 물질은, 일 예로, UV 등과 같은 광에 의해 가교 및 경화되는 광중합 개시제를 포함한 광 경화성 수지 또는 열에 의해 경화 반응을 개시하는 열중합 개시제를 포함한 열 경화성 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 열 경화성 수지는 유기물로 구성된 에폭시 수지, 아미노 수지, 페놀 수지, 폴리에스테르 수지 등을 포함할 수 있다. 중간층(CTL)은 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)을 제3 방향(DR3)(또는 단면 상에서의 수직 방향)으로 정렬(또는 배치)한 후 UV와 같은 광 또는 열에 의해 경화될 수 있다. 이로 인하여, 중간층(CTL)은 제3 방향(DR3)으로 정렬된 발광 소자들(LD)을 안정적으로 고정하면서 발광 소자들(LD) 각각의 이탈을 방지할 수 있다.
중간층(CTL)은 제3 방향(DR3)으로 적절한 두께(d1), 일 예로, 10㎛ 정도의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 발광 소자들(LD) 각각의 길이(L) 보다 두꺼운 두께를 갖도록 설계될 수 있다. 일 실시예에 있어서, 중간층(CTL)은 발광 소자들(LD) 각각의 일부를 외부로 노출하는 홈부(HM)를 포함할 수 있다. 상기 홈부(HM)를 포함한 중간층(CTL)의 두께(d2)는 발광 소자들(LD) 각각의 길이(L)보다 작을 수(또는 얇을 수) 있다.
중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 일 단부, 일 예로 제2 단부(EP2)에는 제2 반도체층(13)과 추가 전극(15)이 위치할 수 있다.
실시예에 따라, 중간층(CTL)은 도 8b에 도시된 바와 같이, 발광 소자들(LD) 각각의 다른 일부를 외부로 노출하는 추가 홈부(AHM)를 포함할 수도 있다. 이때, 중간층(CTL)의 추가 홈부(AHM)에 의해 노출된 발광 소자들(LD) 각각의 다른 일부는 해당 발광 소자(LD)의 제1 단부(EP1)일 수 있다. 여기서, 상기 제1 단부(EP1)에는 제1 반도체층(11)이 위치할 수 있다. 이 경우, 홈부(HM) 및 추가 홈부(AHM)를 포함한 중간층(CTL)의 두께(d3)는 발광 소자들(LD) 각각의 길이(L)보다 더욱 작을 수(또는 얇을 수) 있다. 중간층(CTL)에 홈부(HM)를 형성하는 방법에 대한 상세한 설명은 도 18을 참고하여 후술하고, 중간층(CTL)에 추가 홈부(AHM)를 형성하는 방법에 대한 상세한 설명은 도 21 및 도 24를 참고하여 후술한다.
뱅크(BNK) 및 중간층(CTL) 상에는 화소 회로층(PCL)이 제공 및/또는 형성될 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 적어도 하나의 트랜지스터(T), 제1 전극(PE)(또는 화소 전극), 및 제1 절연층(INS1)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 실시예에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 구동 트랜지스터(Tdr)는 도 4를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터(Tsw)는 도 4를 참고하여 설명한 제2 트랜지스터(T2)일 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 하나의 전극일 수 있으며, 제2 단자(ET2)는 나머지 전극일 수 있다. 일 예로, 제1 단자(ET1)가 소스 전극이면, 제2 단자(ET2)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 트랜지스터(T)의 제1 및 제2 단자들(ET1, ET2)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)의 제1 단자(ET1)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 상기 트랜지스터(T)의 제2 단자(ET2)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 트랜지스터(T)의 제2 단자(ET2)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
화소 회로층(PCL)은 제2 개구부(OPN2)를 포함할 수 있다. 제2 개구부(OPN2)는 화소(PXL)의 발광 영역(EMA)에 대응되는 절연층들의 일부를 제거하는 방식으로 형성될 수 있다. 일 예로, 제2 개구부(OPN2)는 발광 영역(EMA)에서 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)이 제거됨으로써 형성될 수 있다. 일 실시예에 있어서, 제2 개구부(OPN2)는 제1 개구부(OPN1)에 대응될 수 있다. 이에 따라, 제1 개구부(OPN1)를 채우는 형태로 제공된 중간층(CTL)이 외부로 노출될 수 있다. 이때, 중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)가 노출될 수 있다.
제1 전극(PE)(또는 화소 전극)은 노출된 상기 발광 소자들(LD)의 각각의 제2 단부(EP2)와 접촉하도록 제2 개구부(OPN2) 내에 제공 및/또는 형성될 수 있다. 제1 전극(PE)(또는 화소 전극)은 제2 개구부(OPN2) 내에 제공되어 중간층(CTL)의 적어도 일부 및 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)와 접촉할 수 있다. 또한, 제1 전극(PE)(또는 화소 전극)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 접촉할 수 있다. 일 실시예에 있어서, 제1 전극(PE)(또는 화소 전극)은 애노드일 수 있다. 제1 전극(PE)(또는 화소 전극)은 도 4를 참고하여 설명한 제1 전극(EL1)과 동일한 구성일 수 있다.
제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각으로부터 방출되어 제2 전극(CE)(또는 공통 전극)에 의해 목적하는 방향으로 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 제1 전극(PE)(또는 화소 전극)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 전극(PE)(또는 화소 전극)의 재료가 상술한 실시예에 한정되는 것은 아니다.
제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제1 절연층(INS1)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제1 절연층(INS1)은 제1 전극(PE)(또는 화소 전극)을 포함한 화소 회로층(PCL)을 전체적으로 커버할 수 있다.
또한, 화소 회로층(PCL)은 바텀층(BML)을 더 포함할 수 있다.
바텀층(BML)은 발광 소자들(LD)에서 방출된 광이 트랜지스터들(T)로 진행하는 것을 차단하는 광 차단 부재로 활용될 수 있다. 바텀층(BML)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 다만, 바텀층(BML)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 바텀층(BML)은 광을 차단 또는 흡수하는 물질로 구성될 수도 있다. 일 예로, 바텀층(BML)은 블랙 매트릭스일 수도 있다.
실시예에 따라, 화소 회로층(PCL)은 도 7에 도시된 바와 같이 도전 패턴(CP)을 더 포함할 수도 있다.
도전 패턴(CP)은 제2 개구부(OPN2) 내에 제공되며 제1 전극(PE)(또는 화소 전극)의 일부 상에 제공 및/또는 형성될 수 있다. 일 예로, 도전 패턴(CP)은 발광 소자들(LD)(또는 화소(PXL)의 발광 영역(EMA))과 중첩하지 않도록 제2 개구부(OPN2)의 경사면에 위치한 제1 전극(PE)(또는 화소 전극) 상에만 제공될 수 있다. 도전 패턴(CP)은 발광 소자들(LD) 각각의 제2 단부(EP2)에서 방출된 광을 화상 표시 방향으로 가이드 하는 반사 부재로 활용될 수 있다. 이를 위하여, 도전 패턴(CP)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전 패턴(CP)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 일 예로, 도전 패턴(CP)은 제2 전극(CE)(또는 공통 전극)과 동일한 물질을 포함하거나 제2 전극(CE)(또는 공통 전극)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
화소 회로층(PCL) 상에는 인캡층(ENC)이 제공 및/또는 형성될 수 있다. 일 실시예에 있어서, 인캡층(ENC)은 제2 절연층(INS2) 및 보호필름(PTF)을 포함할 수 있다.
제2 절연층(INS2)은 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 제2 절연층(INS2)은 표시 장치의 화상 표시 방향으로 진행되는 광의 손실을 최소화하기 위하여 투명 절연 물질로 구성될 수 있다.
일 실시예에 있어서, 제2 절연층(INS2)은 일정 수준 이상의 두께를 갖도록 설계되어 그 하부에 배치된 구성들에 의한 단차를 완화시킬 수 있다. 이를 위하여 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 제공될 수 있다. 또한, 제2 절연층(INS2)은 표시 소자층(DPL)의 제2 전극(CE)(또는 공통 전극)을 형성하는 과정에서 화소 회로층(PCL)의 기구적 강도를 향상시키기 위한 보강 수단으로 활용될 수 있다.
보호 필름(PTF)은 제2 절연층(INS2) 상에 전면적으로 제공되어, 불순물 침투 방지, 외부 충격으로부터 완충 역할 등을 할 수 있다. 보호 필름(PTF)은 표시 장치의 최상단에 위치하며, 중간층(CTL)이 상부를 향하고 화소 회로층(PCL)이 하부를 향하는 경우 표시 장치의 최하단에 위치할 수 있다. 다시 말해, 보호 필름(PTF)은 제2 전극(CE)(또는 공통 전극)의 제조 공정 중에 화소 회로층(PCL)에 포함된 구성들 상에 부착되어 상기 구성들을 보호하며 일련의 공정들이 완료된 이후에 상기 구성들로부터 제거될 수 있다. 이러한 보호 필름(PTF)은 일 예로, 점착성(또는 접착성)을 갖는 PET 등을 포함한 수지(resin)로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 실시예에서, 발광 소자들(LD) 각각에서 제2 전극(CE)(또는 공통 전극)에 직접 접촉하여 상기 제2 전극(CE)(또는 공통 전극)과 전기적으로 연결된 제1 반도체층(11)이 해당 발광 소자(LD)의 길이(L) 방향으로 하단부에 위치하고, 제1 전극(PE)(또는 화소 전극)에 직접 접촉하여 상기 제1 전극(PE)(또는 화소 전극)과 전기적으로 연결된 제2 반도체층(13)이 해당 발광 소자(LD)의 길이(L) 방향으로 상단부에 위치할 수 있다.
제1 전원 라인(도 4의 'PL1' 참고)으로부터 화소 회로(PXC)를 경유하여 제2 전원 라인(도 4의 'PL2' 참고)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 화소 회로층(PCL)의 구동 트랜지스터(Tdr)를 통해 제1 전극(PE)(또는 화소 전극)으로 유입될 수 있다. 상기 구동 전류는 제1 전극(PE)(또는 화소 전극)과 직접 접촉하는(또는 연결되는) 발광 소자들(LD) 각각을 경유하여 제2 전극(CE)(또는 공통 전극)으로 흐르게 된다. 이에 따라, 발광 소자들(LD) 각각은 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상술한 바와 같이, 제1 전극(PE)(또는 화소 전극)은 구동 트랜지스터(Tdr)와 발광 소자들(LD)을 전기적으로 연결하는 애노드로 정의될 수 있고, 제2 전극(CE)(또는 공통 전극)은 제2 전원 라인(PL2)과 발광 소자들(LD)을 전기적으로 연결하는 캐소드로 정의될 수 있다.
상술한 실시예에 따르면, 발광 소자들(LD) 각각의 제1 단부(EP1)가 길이(L) 방향으로 하단부에 위치하고 해당 발광 소자(LD)의 제2 단부(EP2)가 길이(L) 방향으로 상단부에 위치함에 따라, 발광 소자들(LD) 각각이 제3 방향(DR3), 일 예로, 단면 상에서 수직 방향으로 정렬될 수 있다. 이에 따라, 발광 소자들(LD) 각각은 활성층(12)이 위치한 모든 영역에서 광을 방출할 수 있다. 특히, 각 발광 소자(LD)의 활성층(12)에서 방출되어 해당 발광 소자(LD)의 제1 단부(EP1)로 향하는 광은 제2 전극(CE)(또는 공통 전극)에 의해 반사되어 목적하는 방향(또는 표시 장치의 화상 표시 방향)으로 진행될 수 있다. 또한, 각 발광 소자(LD)의 활성층(12)에서 방출되어 해당 발광 소자(LD)의 제2 단부(EP2)로 향하는 광은 제1 전극(PE)(또는 공통 전극)을 그대로 투과하여 표시 장치의 화상 표시 방향으로 진행할 수 있다. 이에 따라, 발광 소자들(LD) 각각에서 방출되어 표시 장치의 화상 표시 방향으로 진행하는 광의 양(또는 세기)이 증가되어 화소(PXL)의 출광 효율이 향상될 수 있다.
또한, 상술한 실시예에 따르면, 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 중간층(CTL) 및 발광 소자들(LD)을 제외한 다른 구성들이 구비되지 않음에 따라 상기 발광 소자들(LD)에서 방출된 광이 상기 다른 구성들에 의해 분산되지 않고 표시 장치의 화상 표시 방향으로 진행될 수 있다. 이에 따라, 표시 장치의 화상 표시 방향으로 진행하는 광의 양(또는 세기)이 더욱 증가하여 화소(PXL)의 출광 효율이 더욱 향상될 수 있다.
추가적으로, 상술한 실시예에 따르면, 발광 소자들(LD)이 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에서 수직 방향으로 정렬됨에 따라 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA)) 내에서 발광 소자들(LD)이 차지하는 면적을 줄여 발광 소자들(LD)의 정렬 면적이 더욱 확보될 수 있다.
이에 더하여, 상술한 실시예에 따르면, 발광 소자들(LD)에서 방출되는 광을 목적하는 방향으로 유도하기 위한 지지 부재, 일 예로, 반사 격벽 등의 생략이 가능해져 화소 영역(PXA)의 공간 효율이 향상될 수 있다. 이에 따라, 화소(PXL)에 포함된 구성들 간의 공간적 제약, 일 예로, 화소(PXL)에 포함된 전극들 간의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약을 줄여 고해상도 및 고정세의 표시 장치가 용이하게 구현될 수 있다.
상술한 실시예에서 각 화소(PXL)는, 화소 회로층(PCL) 상부를 향하여 광을 방출하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 각 화소(PXL)는, 제3 절연층(INS3)의 배면을 향하여 광을 방출할 수도 있다. 이 경우, 제2 전극(CE)(또는 공통 전극)은 투명 도전성 물질로 구성될 수 있고, 제1 전극(PE)(또는 화소 전극)은 일정한 반사율을 갖는 불투명 금속으로 구성될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 제1 단부(EP1)에서 방출되는 광은 제3 절연층(INS3)을 그대로 투과할 수 있고 해당 발광 소자(LD)의 제2 단부(EP2)에서 방출되는 광은 제1 전극(PE)(또는 화소 전극)에 의해 목적하는 방향(제3 절연층(INS3)의 배면 방향)으로 반사될 수 있다. 결국, 각 화소(PXL)는 제3 절연층(INS3) 배면을 향하여 광을 방출할 수 있다. 여기서, 제1 전극(PE)(또는 화소 전극)이 발광 소자들(LD)에서 방출된 광을 제3 절연층(INS3)의 배면 방향으로 유도하는 광 가이드 부재(또는 반사 부재)일 수 있다.
도 9 내지 도 23은 도 5의 화소의 제조 방법을 순차적으로 나타낸 단면도들이며, 도 24는 도 21의 제조 방법을 다른 실시예에 따라 나타내는 단면도이다.
이하에서는, 도 9 내지 도 24을 참조하여 도 5에 도시된 일 실시예에 따른 화소를 제조 방법에 따라 순차적으로 설명한다.
도 5 및 도 9를 참조하면, 제1 면(SF1)에 하부 전극(LE)이 국부적으로 배치된 제1 기판(SUB1)을 준비한다. 이어, 하부 전극(LE)을 커버하는 제1 서브 절연층(SINS1)을 형성한다.
제1 기판(SUB1)은 절연 물질을 포함하는 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다. 가요성 기판은, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에 있어서, 제1 기판(SUB1)은 일련의 공정을 수행하는 동안 하부 전극(LE)과 발광 소자들(LD)을 지지하는 지지 기판일 수 있으며, 유리와 같은 경성 기판으로 구성될 수 있다.
일 실시예에 있어서, 하부 전극(LE)은 화소(PXL)에 발광 소자들(LD)을 정렬하기 위한 제1 정렬 전극일 수 있다. 하부 전극(LE)은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 하부 전극(LE)은 도 5 내지 도 8b를 참고하여 설명한 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 서브 절연층(SINS1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 실시예에 있어서, 제1 서브 절연층(SINS1)은 레이저를 이용한 기판 분리 공정에서 용이하게 박리될 수 있는 물질을 포함할 수 있다.
도 5, 도 9, 및 도 10을 참조하면, 제1 서브 절연층(SINS1) 상에 제1 개구부(OPN1)를 포함한 뱅크(BNK)를 형성한다.
뱅크(BNK)는 화소(PXL)와 그에 인접한 화소들(미도시) 사이의 화소 영역(PXA, 또는 발광 영역(EMA))을 정의하는 화소 정의막일 수 있다. 제1 개구부(OPN1)는 화소(PXL)의 발광 영역(EMA)에 대응되며, 발광 영역(EMA)에 해당하는 제1 서브 절연층(SINS1)을 노출할 수 있다. 제1 개구부(OPN1)는 발광 소자들(LD)이 공급(또는 투입)되는 영역일 수 있다.
도 5, 도 9 내지 도 11을 참조하면, 화소(PXL)의 발광 영역(EMA)에 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 투입한다. 일 예로, 제1 개구부(OPN1)에 의해 노출된 제1 서브 절연층(SINS1) 상부에 노즐을 배치하고 상기 노즐을 통해 내용물(INK)을 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)한다. 내용물(INK)은 용액 상태로 제공될 수 있다. 내용물(INK)은 유동성의 용매(SLV)와 용매(SLV) 내에 포함된(또는 분산된) 복수개의 발광 소자들(LD)을 포함하는 잉크일 수 있다. 용매(SLV)는 액상 또는 유동성이 있는 것으로 분산질에 해당하는 발광 소자들(LD)이 상기 용매(SLV) 내를 이동할 수 있는 정도의 점도를 가질 수 있다. 용매(SLV)는 전계 형성 수단에 의해 형성된 전계에 의해 발광 소자들(LD)이 용매(SLV) 내에서 용이하게 움직일 수 있는 물질을 포함할 수 있다. 일 실시예에 있어서, 용매(SLV)는 열 또는 광에 의해 경화되는 유기 물질을 포함할 수 있다. 용매(SLV)(또는 내용물(INK))는 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공될 수 있다.
도 5, 도 9 내지 도 12를 참조하면, 일 면 상에 상부 전극(UE)과 제2 서브 절연층(SINS2)이 전면적으로 배치된 제2 기판(SUB2)을 준비한 후, 뱅크(BNK)와 내용물(INK) 상에 제2 기판(SUB2)을 배치한다. 특히, 제2 기판(SUB2)은 그 일면 상에 배치된 상부 전극(UE)이 뱅크(BNK) 및 내용물(INK)을 향해 마주보도록 제1 기판(SUB1) 상부에 배치될 수 있다.
제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질을 포함하거나, 제1 기판(SUB1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 기판(SUB2)은 발광 소자들(LD)을 정렬하는 공정 중에 상부 전극(UE)을 안정적으로 지지하는 지지 기판일 수 있다. 일 실시예에 있어서, 뱅크(BNK)는 스페이서(미도시)와 함께 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간격을 유지할 수 있다. 만일, 뱅크(BNK)가 구비되지 않는 실시예에서는, 스페이서만을 통해 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간격을 유지할 수 있다.
제2 서브 절연층(SINS2)은 제1 서브 절연층(SINS1)과 동일한 물질을 포함할 수 있다. 제2 서브 절연층(SINS2)은 상부 전극(UE)을 커버하여 상기 상부 전극(UE)을 보호할 수 있다. 제2 서브 절연층(SINS2)은 레이저를 이용한 기판 분리 공정에서 용이하게 박리될 수 있는 물질을 포함할 수 있다. 실시예에 따라, 제2 서브 절연층(SINS2)은 생략될 수도 있다.
일 실시예에 있어서, 상부 전극(UE)은 화소(PXL)에 발광 소자들(LD)을 정렬하기 위한 제2 정렬 전극일 수 있다. 또한, 상부 전극(UE)은 하부 전극(LE)과 함께 내용물(INK)에 전계를 형성하는 전계 형성 수단일 수 있다. 이를 위하여, 상부 전극(UE)은 도전성 물질(또는 재료)을 포함할 수 있다. 상부 전극(UE)은 하부 전극(LE)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상부 전극(UE)은 제2 기판(SUB2)의 일면 상에 전면적으로 배치되고, 제1 기판(SUB1)의 제1 면(SF1) 상에 국부적으로 배치된 하부 전극(LE)이 위치하는 영역에서만 상기 하부 전극(LE)과 함께 제3 방향(DR3)(또는 단면 상에서 수직 방향)으로 전계를 형성할 수 있다. 상부 전극(UE)은 제3 방향(DR3)으로 내용물(INK)을 사이에 두고 하부 전극(LE) 상에 배치되어 상기 하부 전극(LE)과 중첩할 수 있다.
도 5, 도 9 내지 도 13을 참조하면, 외부의 정렬 패드(미도시)를 통해 하부 전극(LE)과 상부 전극(UE) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 하부 전극(LE)과 상부 전극(UE) 사이에 전계(E)를 형성한다.
하부 전극(LE)으로 인가된 정렬 신호와 상부 전극(UE)으로 인가된 정렬 신호는 하부 전극(LE)과 상부 전극(UE) 사이에 전계(E)를 형성할 수 있을 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 하부 전극(LE)과 상부 전극(UE) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 하부 전극(LE)과 상부 전극(UE) 사이에는 하부 전극(LE)과 상부 전극(UE)의 전위차에 따른 전계가 형성될 수 있다. 상술한 바와 같이, 하부 전극(LE)이 내용물(INK)을 사이에 두고 상부 전극(UE)의 하부에 위치함에 따라 하부 전극(LE)과 상부 전극(UE) 사이에 수직 방향으로 전계(E)가 형성될 수 있다.
수직 방향으로 형성된 전계(E)로 인하여, 유동성의 용매(SLV)에 분산된 발광 소자들(LD) 각각이 길이(L) 방향을 따라 정렬될 수 있다. 일 실시예에 있어서, 길이(L) 방향은 제3 방향(DR3)(또는 단면 상에서 수직 방향)과 평행할 수 있다. 일 예로, 발광 소자들(LD)은 해당 발광 소자(LD)의 길이(L) 방향(또는 수직 방향)으로 정렬될 수 있다.
수직 방향으로 형성된 전계(E)로 인하여 발광 소자들(LD)은 하부 전극(LE)과 상부 전극(UE) 사이에서 동일한 방향으로 정렬되어 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부가 하부 전극(LE)으로 향하고 나머지 단부가 상부 전극(UE)으로 향할 수 있다. 일 예로, 발광 소자들(LD) 각각의 제1 단부(EP1)가 하부 전극(LE)으로 향하고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)가 상부 전극(UE)으로 향할 수 있다. 일 실시예에 있어서, 제1 단부(EP1)에는 n형 도펀트가 도핑된 n형 반도체층이 위치할 수 있다. 또한, 제2 단부(EP2)에는 p형 도펀트가 도핑된 p형 반도체층 및 상기 p형 반도체층과 오믹 접촉하는 오믹 컨택 전극, 일 예로, 도 5 내지 도 8b를 참고하여 설명한 추가 전극(도 8a 및 도 8b의 '15' 참고)이 위치할 수 있다.
상술한 정렬 공정에서, 하부 전극(LE)이 개별 패턴의 형태로 제1 서브 절연층(SINS1) 상에 국부적으로 배치됨에 따라, 발광 소자들(LD)이 하부 전극(LE)이 위치하는 영역에만 집중적으로 정렬될 수 있다. 이에 따라, 하부 전극(LE)으로 향하는 각 발광 소자(LD)의 제1 단부(EP1)는 그에 인접한 발광 소자들(LD)의 제1 단부(EP1)와 밀접하게 위치할 수 있다. 이에 반하여, 상부 전극(UE)으로 향하는 각 발광 소자(LD)의 제2 단부(EP2)는 그에 인접한 발광 소자들(LD)의 제2 단부(EP2)와 일정 간격을 두고 이격되게 위치할 수 있다. 즉, 하나의 하부 전극(LE)과 상부 전극(UE) 사이에 위치한 다수의 발광 소자들(LD) 각각은 상기 하부 전극(LE)에서 인접한 발광 소자(LD)와 밀접하게 위치한 제1 단부(EP1) 및 상기 상부 전극(UE)에서 인접한 발광 소자(LD)와 이격되게 위치한 제2 단부(EP2)를 포함할 수 있다. 단면 상에서 볼 때, 하부 전극(LE)을 향하여 제1 단부들(EP1)이 뭉쳐 있고(또는 모여있고), 상부 전극(UE)을 향하여 제2 단부들(EP2)이 퍼져있는 형상으로 다수의 발광 소자들(LD)이 하부 전극(LE)과 상부 전극(UE) 사이에 정렬될 수 있다.
도 5, 도 9 내지 도 14를 참조하면, 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공된 용매(SLV)에 광을 조사하거나 열을 가하여 상기 용매(SLV)를 경화하여 중간층(CTL)을 형성한다. 용매(SLV)를 경화하여 형성한 중간층(CTL)은 길이(L) 방향으로 정렬된 발광 소자들(LD)을 더욱 안정적으로 고정할 수 있다. 이때, 중간층(CTL)이 발광 소자들(LD) 각각의 외주면(또는 표면)을 모두 커버함에 따라 발광 소자들(LD) 각각이 외부로 노출되지 않는다.
도 5, 도 9 내지 도 15를 참조하면, 기판 분리 공정에 의해 상부 전극(UE)을 포함한 제2 기판(SUB2)과 중간층(CTL)을 분리한다. 일 실시예에 있어서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 방식 등을 이용하여 진행될 수 있다. 제2 기판(SUB2)으로 레이저가 조사되면 제2 서브 절연층(SINS2)과 중간층(CTL)이 물리적으로 분리될 수 있다. 예시적으로, 제2 서브 절연층(SINS2)은 레이저가 조사되면 점착 기능을 잃을 수 있다. 상술한 기판 분리 공정에 의해 중간층(CTL) 및 뱅크(BNK)가 노출될 수 있다.
도 5, 도 9 내지 도 16을 참조하면, 화소(PXL)의 비발광 영역(NEMA)의 뱅크(BNK) 상에 바텀층(BML)을 형성한다.
바텀층(BML)은 발광 소자들(LD)에서 방출된 광이 그 상부에 위치한 화소 회로층(PCL)으로 유입되는 것을 차단할 수 있다. 일 예로, 바텀층(BML)은 일정한 반사율을 갖는 불투명 도전 물질을 포함하거나 광을 차단 및/또는 흡수하는 블랙 매트릭스를 포함할 수 있다.
도 5, 도 9 내지 도 17을 참조하면, 바텀층(BML), 뱅크(BNK), 및 중간층(CTL) 상에 적어도 하나의 트랜지스터(T) 및 제2 개구부(OPN2)를 포함한 절연층들을 형성한다. 일 실시예에 있어서, 절연층들은, 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 포함할 수 있다.
제2 개구부(OPN2)는 화소(PXL)의 발광 영역(EMA)에 대응되는 상술한 절연층들의 일부를 제거하여 형성될 수 있다. 제2 개구부(OPN2)는 뱅크(BNK)의 제1 개구부(OPN1)에 대응될 수 있다.
도 5, 도 9 내지 도 18을 참조하면, 식각 공정을 통해 제2 개구부(OPN2)에 의해 노출된 중간층(CTL)의 일부를 제거하여 발광 소자들(LD) 각각의 제2 단부(EP2)를 노출하는 홈부(HM)를 형성한다. 식각 공정은, 예를 들어, 유기 물질로 구성된 중간층(CTL)의 일부를 용이하게 제거하기 위하여 산소 플라즈마 분위기에서 이루어지는 애싱 공정이 적용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 식각 공정은 중간층(CTL)의 일부를 제거하면서 발광 소자들(LD)에 영향을 미치지 않는 범위 내에서 다양한 방식이 적용될 수 있다.
상술한 애싱 공정을 진행하여 중간층(CTL)의 일부를 제거하고 발광 소자들(LD) 각각의 제2 단부(EP2)를 외부로 노출시키는 경우, 상술한 애싱 공정에서 이용되는 플라즈마에 의하여 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치한 일부 구성이 영향을 받아 제거될 수도 있으나, 상기 제2 단부(EP2)에 추가 전극(15)이 위치함에 따라 상기 발광 소자들(LD) 각각은 상기 플라즈마에 직접적으로 영향을 받지 않을 수 있다.
상술한 애싱 공정을 진행하여 중간층(CTL)의 일부를 제거하고 발광 소자들(LD) 각각의 제2 단부(EP2)를 외부로 노출시키는 경우, 상기 제2 단부(EP2)와 후술할 공정에 의해 형성되는 제1 전극(PE)(또는 화소 전극) 사이의 접촉 면적이 더욱 확보될 수 있다.
도 5, 도 9 내지 도 19를 참조하면, 제2 개구부(OPN2) 내에 제1 전극(PE)(또는 화소 전극)을 형성한다. 제1 전극(PE)(또는 화소 전극)은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
제1 전극(PE)(또는 화소 전극)은 제2 개구부(OPN2) 내에 제공되어 외부로 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)와 접촉할 수 있다. 또한, 제1 전극(PE)(또는 화소 전극)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 접촉할 수 있다. 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 구동 트랜지스터(Tdr)를 전기적으로 연결할 수 있다.
일 실시예에 있어서, 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD)을 구동하기 위한 구동 전극으로 활용될 수 있다. 제1 전극(PE)(또는 화소 전극)은 애노드일 수 있다.
도 5, 도 9 내지 도 20을 참조하면, 제1 전극(PE)(또는 화소 전극) 및 제2 층간 절연층(ILD2) 상에 전면적으로 제1 절연층(INS1)을 형성한다. 제1 절연층(INS1)은 제1 전극(PE)(또는 화소 전극)을 커버하여 상기 제1 전극(PE)(또는 화소 전극)의 부식을 방지할 수 있다. 일 실시예에 있어서, 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다.
이어, 제1 절연층(INS1) 상에 인캡층(ENC)을 형성한다. 인캡층(ENC)은 제2 절연층(INS2) 및 보호 필름(PTF)을 포함할 수 있다.
제2 절연층(INS2)은 제1 절연층(INS1) 상에 형성되어 그 하부에 배치된 구성들, 일 예로, 화소 회로층(PCL)에 의한 단차를 완화시킬 수 있다. 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 일 실시예에 있어서, 제2 절연층(INS2)은 제2 전극(CE)(또는 공통 전극)을 제조하는 과정에서 화소 회로층(PCL)의 기구적 강도를 향상시킬 수 있다.
보호 필름(PTF)은 제2 절연층(INS2) 상에 전면적으로 제공되어, 불순물 침투 방지, 외부 충격으로부터 완충 역할 등을 할 수 있다.
도 5, 도 9 내지 도 21, 및 도 24를 참조하면, 하부 전극(LE)을 포함한 제1 기판(SUB1)을 제거하기 위하여, 제1 기판(SUB1)의 제1 면(SF1)이 하부를 향하고 상기 제1 면(SF1)과 마주보는 제2 면(SF2)이 상부를 향하도록 제1 기판(SUB1)을 상하 회전한다. 이에 따라, 제3 방향(DR3)으로 보호 필름(PTF)이 하부를 향할 수 있다.
연속하여, 기판 분리 공정을 진행하여 하부 전극(LE)을 포함한 제1 기판(SUB1)과 중간층(CTL)을 분리한다. 일 실시예에 있어서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 방식 등을 이용하여 진행될 수 있다. 제1 기판(SUB1)의 제2 면(SF2)으로 레이저가 조사되면 제1 서브 절연층(SINS1)과 중간층(CTL)이 물리적으로 분리될 수 있다. 예시적으로, 제1 서브 절연층(SINS1)은 레이저가 조사되면 점착 기능을 잃을 수 있다. 상술한 기판 분리 공정에 의해 뱅크(BNK)와 중간층(CTL)이 노출될 수 있다. 또한, 상술한 기판 분리 공정에 의해 발광 소자들(LD) 각각의 제1 단부(EP1)가 노출될 수 있다.
실시예에 따라, 상술한 기판 분리 공정을 진행한 후, 식각 공정을 통해 외부로 노출된 중간층(CTL)의 다른 일부를 제거하여 도 24에 도시된 바와 같이 발광 소자들(LD) 각각의 제1 단부(EP1)를 노출하는 추가 홈부(AHM)를 형성할 수도 있다. 상술한 식각 공정은, 예를 들어, 산소 플라즈마 분위기에서 이루어지는 애싱 공정이 적용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 애싱 공정을 진행하여 중간층(CTL)의 다른 일부를 제거하여 발광 소자들(LD) 각각의 제1 단부(EP1)를 외부로 노출시키는 경우, 상기 제1 단부(EP1)와 후술할 공정에 의해 형성되는 제2 전극(CE)(또는 공통 전극) 사이의 접촉 면적이 더욱 확보될 수 있다. 이에 따라, 중간층(CTL)의 제3 방향(DR3)으로의 두께가 보다 얇아지면서 발광 소자들(LD) 각각의 양 단부(EP1, EP2), 제1 전극(PE)(또는 화소 전극), 및 제2 전극(CE)(또는 공통 전극) 사이의 접촉이 더욱 용이해질 수 있다.
도 5, 도 9 내지 도 22를 참조하면, 뱅크(BNK)와 중간층(CTL) 상에 전면적으로 제2 전극(CE)(또는 공통 전극)을 형성한다.
제2 전극(CE)(또는 공통 전극)은 화소(PXL)와 그에 인접한 화소들(미도시)에 공통으로 제공되는 공통층이며, 제2 구동 전원(도 4의 'VSS' 참고)의 전압이 인가될 수 있다. 제2 전극(CE)(또는 공통 전극)은 노출된 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉할 수 있다. 제2 전극(CE)(또는 공통 전극)은 제1 전극(PE)(또는 화소 전극)과 함께 발광 소자들(LD)을 구동하기 위한 구동 전극으로 활용될 수 있다. 제2 전극(CE)(또는 공통 전극)은 캐소드일 수 있다.
일 실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 일정한 반사율을 갖는 불투명 도전 물질(또는 재료)을 포함할 수 있다. 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각의 제1 단부(EP1)로 진행하는 광을 표시 장치의 화상 표시 방향(일 예로, 전면 방향)으로 유도하는 광 가이드 부재(또는 반사 부재)로 활용될 수 있다.
제2 전극(CE)(또는 공통 전극) 상에 전면적으로 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 제2 전극(CE)(또는 공통 전극)을 전면적으로 커버하여 상기 제2 전극(CE)(또는 공통 전극)을 보호할 수 있다.
도 5, 도 9 내지 도 23을 참조하면, 제3 방향(DR3)으로 보호 필름(PTF)이 상부를 향하고 제2 전극(CE)(또는 공통 전극)이 하부를 향하도록 제3 절연층(INS3)을 상하 회전한다.
상술한 제조 공정을 통해 최종적으로 제조된 화소(PXL)는, 발광 소자들(LD)을 수직 방향으로 정렬하여 각 발광 소자(LD)의 활성층(도 8a 및 도 8b의 '12' 참고)이 위치한 모든 영역에서 광이 방출되게 함으로써 출광 효율이 더욱 향상될 수 있다.
도 25는 본 발명의 일 실시예에 따른 화소를 개략적으로 도시한 단면도이며, 도 26 및 도 27은 도 25의 EA2 부분의 개략적인 확대도들이다.
도 25 내지 도 27의 화소와 관련하여 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명의 일 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 25 내지 도 27에 있어서, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 25 내지 도 27을 참조하면, 일 실시예에 따른 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하는 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 기판(SUB)은 화소(PXL)가 제공되는 화소 영역(PXA)을 포함할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEMA)을 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL) 및 적어도 하나의 트랜지스터(T)를 포함한 화소 회로(도 4의 'PXC' 참고), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)을 포함할 수 있다. 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 및 제2 단자들(ET1, ET2)을 포함할 수 있다.
트랜지스터(T) 상에는 보호층(PSV)을 포함할 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)를 노출하도록 부분적으로 개구될 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 제1 전극(PE)(또는 화소 전극), 뱅크(BNK), 발광 소자들(LD), 중간층(CTL), 제2 전극(CE)(또는 공통 전극), 및 절연층(INS)을 포함할 수 있다.
제1 전극(PE)(또는 화소 전극)은 보호층(PSV) 상에 제공되며, 보호층(PSV)에 의해 노출된 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 접촉하여 상기 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 제1 전극(PE)(또는 화소 전극)은 화소(PXL)의 발광 영역(EMA)에 대응되도록 보호층(PSV) 상에 제공될 수 있다.
일 실시예에 있어서, 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 유도하는 광 가이드 부재(또는 반사 부재)일 수 있다. 이를 위하여, 제1 전극(PE)(또는 화소 전극)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는 불투명 금속을 포함할 수 있다. 제1 전극(PE)(또는 화소 전극)은 도 5 내지 도 8b를 참고하여 설명한 제2 전극(CE)(또는 공통 전극)과 동일한 물질을 포함하거나 제2 전극(CE)(또는 공통 전극)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각의 일 단부와 접촉하여 상기 발광 소자들(LD)과 전기적으로 연결될 수 있다. 일 예로, 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 접촉하여 상기 발광 소자들(LD)과 전기적으로 연결될 수 있다.
뱅크(BNK)는 화소(PXL)의 비발광 영역(NEMA)에 위치하며, 화소(PXL)와 그에 인접한 화소들(미도시) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물인 화소 정의막일 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다.
뱅크(BNK)는 적어도 하나의 차광 물질/또는 반사 물질을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들 사이에서 광이 새는 빛샘 불량을 방지할 수 있다. 뱅크(BNK)는 제1 전극(PE)(또는 화소 전극)의 일부를 노출하는 개구부(OPN)를 포함할 수 있다. 개구부(OPN)는 화소(PXL)의 발광 영역(EMA)에 대응될 수 있다.
발광 소자들(LD)은 화소(PXL)의 발광 영역(EMA)에 정렬 및/또는 제공될 수 있다. 발광 소자들(LD) 각각은 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
발광 소자들(LD) 각각은, 길이(L) 방향을 따라, 도 26에 도시된 바와 같이, 추가 전극(15), 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 순차적으로 적층된 발광 적층 패턴 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층이고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉하는 오믹 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 추가 전극(15)은 쇼트키 컨택 전극일 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각은, 길이(L) 방향을 따라, 도 27에 도시된 바와 같이, 제1 추가 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제2 추가 전극(16)이 순차적으로 적층된 발광 적층 패턴 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연막(14)을 포함할 수도 있다. 제1 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉하는 오믹 컨택 전극일 수 있고, 제2 추가 전극(16)은 제1 반도체층(11)과 오믹 접촉하는 오믹 컨택 전극일 수 있다.
발광 소자들(LD) 각각은, 해당 발광 소자(LD)의 길이(L) 방향이 제3 방향(DR3)(또는 단면 상에서 볼 때 수직 방향)과 평행하도록 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 정렬될 수 있다.
일 실시예에 있어서, 발광 소자들(LD) 각각은 길이(L) 방향으로 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 일 실시예에 있어서, 제1 단부(EP1)는 길이(L) 방향으로 해당 발광 소자(LD)의 상단부에 위치하고, 제2 단부(EP2)는 길이(L) 방향으로 해당 발광 소자(LD)의 하단부에 위치할 수 있다. 도 26에 도시된 바와 같이, 발광 소자들(LD) 각각의 제1 반도체층(11)이 해당 발광 소자(LD)의 제1 단부(EP1)에 위치하고, 상기 발광 소자들(LD) 각각의 제2 반도체층(13) 및 추가 전극(15)이 해당 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다. 이 경우, 발광 소자들(LD) 각각의 제1 반도체층(11)이 해당 발광 소자(LD)의 상단부에 위치하고, 발광 소자들(LD) 각각의 추가 전극(15)이 해당 발광 소자(LD)의 하단부에 위치할 수 있다. 또한, 도 27에 도시된 바와 같이, 발광 소자들(LD) 각각의 제1 반도체층(11) 및 제2 추가 전극(16)이 해당 발광 소자(LD)의 제1 단부(EP1)에 위치하고, 상기 발광 소자들(LD) 각각의 제2 반도체층(13) 및 제1 추가 전극(15)이 해당 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다. 이 경우, 발광 소자들(LD) 각각의 제2 추가 전극(16)이 해당 발광 소자(LD)의 상단부에 위치하고, 발광 소자들(LD) 각각의 제1 추가 전극(15)이 해당 발광 소자(LD)의 하단부에 위치할 수 있다.
중간층(CTL)은 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 위치하며, 발광 소자들(LD)을 커버하는 형태로 제공될 수 있다. 중간층(CTL)은 화소(PXL)의 발광 영역(EMA)에 제공되며, 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이를 채우는 형태로 제공될 수 있다. 일 예로, 중간층(CTL)은 뱅크(BNK)의 개구부(OPN)를 채우는 형태로 제공될 수 있다.
중간층(CTL)은 발광 소자들(LD)이 분산된 유동성의 용액(또는 혼합액)을 화소(PXL)의 발광 영역(EMA)에 공급(또는 투입)한 후, 발광 소자들(LD)을 정렬하는 과정에서 열 또는 광에 의해 경화되어 형성 및/또는 제공될 수 있다. 중간층(CTL)은 뱅크(BNK)의 개구부(OPN)를 채우는 형태로 제공되어 발광 소자들(LD)의 정렬이 완료된 이후 상기 개구부(OPN) 내에서 경화될 수 있다.
중간층(CTL)은, 일 예로, UV와 같은 광에 의해 가교 및 경화되는 광중합 개시제를 포함한 광 경화성 수지 또는 열에 의해 경화 반응을 개시하는 열중합 개시제를 포함한 열 경화성 고분자 수지 중 적어도 하나를 포함할 수 있다. 중간층(CTL)은 제3 방향(DR3)으로 정렬된 발광 소자들(LD)을 안정적으로 고정하면서 발광 소자들(LD) 각각의 이탈을 방지할 수 있다. 일 실시예에 있어서, 중간층(CTL)은 발광 소자들(LD) 각각의 상단부를 외부로 노출하는 홈부(HM)를 포함할 수 있다. 중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 상단부, 일 예로, 제1 단부(EP1)에는 도 26에 도시된 바와 같이 제1 반도체층(11)이 위치하거나 도 27에 도시된 바와 같이 제2 추가 전극(16)이 위치할 수 있다.
뱅크(BNK) 및 중간층(CTL) 상에 제2 전극(CE)(또는 공통 전극)이 전면적으로 제공 및/또는 형성될 수 있다.
제2 전극(CE)(또는 공통 전극)은 화소(PXL)와 그에 인접한 화소들에 공통으로 제공되는 공통층일 수 있다. 일 실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 캐소드일 수 있다. 제2 전극(CE)(또는 공통 전극)은 제2 구동 전원(도 4의 'VSS' 참고)과 접속되어 상기 제2 구동 전원(VSS)의 전압이 상기 제2 전극(CE)(또는 공통 전극)으로 전달될 수 있다.
제2 전극(CE)(또는 공통 전극)은 중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉할 수 있다. 일 예로, 제2 전극(CE)(또는 공통 전극)은 도 26에 도시된 바와 같이 발광 소자들(LD) 각각의 제1 반도체층(11)과 접촉하거나 또는 도 27에 도시된 바와 같이 발광 소자들(LD) 각각의 제2 추가 전극(16)과 접촉할 수 있다.
제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각으로부터 방출되어 제1 전극(PE)(또는 화소 전극)에 의해 목적하는 방향으로 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 제2 전극(CE)(또는 공통 전극)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 전극(CE)(또는 공통 전극)의 재료가 상술한 실시예에 한정되는 것은 아니다.
제2 전극(CE)(또는 공통 전극) 상에는 절연층(INS)이 제공 및/또는 형성될 수 있다.
절연층(INS)은 제2 전극(CE)(또는 공통 전극) 상에 제공 및/또는 형성되어 상기 제2 전극(CE)(또는 공통 전극)을 보호할 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 절연층(INS)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 절연층(INS)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 절연층(INS)은 유기 재료를 포함한 유기 절연막일 수도 있다. 절연층(INS)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
실시예에 따라, 표시 소자층(DPL)은 절연층(INS) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다.
다른 실시예에 따라, 절연층(INS) 상부에는 적어도 한 층의 오버코트층(일 예로, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
상술한 실시예에 따르면, 발광 소자들(LD)이 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에서 수직 방향(일 예로, 제3 방향(DR3))으로 정렬됨에 따라 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA)) 내에서 발광 소자들(LD)이 차지하는 면적을 줄여 발광 소자들(LD)의 정렬 면적이 더욱 확보될 수 있다.
또한, 상술한 실시예에 따르면, 발광 소자들(LD)에서 방출되는 광을 목적하는 방향으로 유도하기 위한 지지 부재, 일 예로, 반사 격벽 등의 생략이 가능해져 화소 영역(PXA)의 공간 효율이 향상될 수 있다. 이에 따라, 화소(PXL)에 포함된 구성들 간의 공간적 제약, 일 예로, 화소(PXL)에 포함된 전극들 간의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약을 줄여 고해상도 및 고정세의 표시 장치가 용이하게 구현될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
LD: 발광 소자 PXL: 화소
PCL: 화소 회로층 DPL: 표시 소자층
PE: 제1 전극 CE: 제2 전극
CTL: 중간층 T: 트랜지스터
OPN: 개구부 OPN1, OPN2: 제1 및 제2 개구부
SUB1, SUB2: 제1 및 제2 기판 LE: 하부 전극
UE: 상부 전극 BNK: 뱅크
INS1 ~ INS3: 제1 내지 제3 절연층 HM: 홈부
ENC: 인캡층 PTF: 보호 필름

Claims (20)

  1. 복수의 화소들을 포함하고,
    상기 화소들 각각은,
    길이 방향으로 제1 단부와 제2 단부를 각각 구비한 복수의 발광 소자들;
    상기 발광 소자들 각각의 일부를 노출하며, 상기 발광 소자들을 상기 길이 방향으로 고정하는 중간층;
    상기 제1 및 제2 단부들 중 하나의 단부와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층;
    상기 트랜지스터 상에 제공되며, 상기 트랜지스터와 전기적으로 연결된 제1 전극; 및
    상기 제1 및 제2 단부들 중 나머지 단부와 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 상이한 물질을 포함하고 서로 상이한 층에 제공되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 전극들 중 하나의 전극은 투명 도전성 물질을 포함하고, 상기 제1 및 제2 전극들 중 나머지 전극은 불투명 도전성 물질을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 중간층은 경화성 물질을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 화소 회로층은 상기 발광 소자들 및 상기 중간층 상에 위치하고,
    상기 제1 전극은 상기 발광 소자들 상부에 위치하고, 상기 제2 전극은 상기 발광 소자들을 하부에 위치하며,
    상기 제1 전극은 상기 발광 소자들을 사이에 두고 상기 제2 전극 상에 위치하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극은 투명 도전성 물질을 포함하고, 상기 제2 전극은 불투명 도전성 물질을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부 방향으로 반사하는 반사 부재인, 표시 장치.
  7. 제5 항에 있어서,
    상기 발광 소자들 각각은,
    상기 제1 전극과 접촉하여 상기 제1 전극과 전기적으로 연결되는 제1 반도체층;
    상기 제2 전극과 접촉하여 상기 제2 전극과 전기적으로 연결되는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 위치한 활성층을 포함하고,
    상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층이고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층인, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치하고, 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치하며,
    상기 제1 반도체층은 상기 제1 단부에 위치하고, 상기 제2 반도체층은 상기 제2 단부에 위치하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 화소 회로층은 적어도 하나 이상의 절연층들을 포함하고,
    상기 절연층들은 상기 발광 소자들과 중첩하는 영역에서 일부가 제거된 제1 개구부를 포함하고,
    상기 제1 전극은 상기 제1 개구부 내에서 상기 발광 소자들 각각의 제1 단부 상에 배치하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 개구부 내에서 상기 제1 전극의 적어도 일부 상에 제공된 도전 패턴을 더 포함하고,
    단면 상에서 볼 때, 상기 도전 패턴은 상기 발광 소자들과 중첩하지 않는, 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 전극과 상기 화소 회로층 사이에 위치하고, 상기 발광 소자들의 주변을 둘러싸며 상기 제2 전극의 일부를 노출하는 제2 개구부를 포함하는 뱅크;
    상기 제1 전극을 커버하는 제1 보호층;
    상기 제1 보호층 상부에 위치한 제2 보호층; 및
    상기 제2 전극을 커버하는 제3 보호층을 포함하고,
    상기 중간층은 상기 제2 개구부를 채우는 형태로 제공되며, 상기 발광 소자들 각각의 제1 단부를 노출하는 홈부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 개구부와 상기 제2 개구부는 서로 대응되는, 표시 장치.
  13. 제11 항에 있어서,
    상기 중간층은 상기 제2 전극과 상기 화소 회로층 사이를 채우는 형태로 제공되며, 상기 발광 소자들 각각의 제1 단부를 노출하는, 표시 장치.
  14. 제11 항에 있어서,
    상기 화소 회로층은 상기 뱅크와 상기 화소 회로층 사이에 제공되며, 상기 트랜지스터와 중첩하는 광 차단 부재를 더 포함하는, 표시 장치.
  15. 제3 항에 있어서,
    상기 화소들이 제공된 기판을 더 포함하고,
    상기 화소 회로층은 상기 기판과 상기 발광 소자들 사이에 위치하고,
    상기 제1 전극은 상기 발광 소자들 하부에 위치하고, 상기 제2 전극은 상기 발광 소자들 상부에 위치하며,
    상기 제2 전극은 상기 발광 소자들을 사이에 두고 상기 제1 전극 상에 위치하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 전극은 불투명 도전성 물질을 포함하고, 상기 제2 전극은 투명 도전성 물질을 포함하며,
    상기 제1 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부로 반사하는 반사 부재인, 표시 장치.
  17. 제16 항에 있어서,
    상기 발광 소자들 각각은,
    상기 제1 전극과 접촉하여 상기 제1 전극과 전기적으로 연결되며, p형 도펀트가 도핑된 p형 반도체층;
    상기 제2 전극과 접촉하여 상기 제2 전극과 전기적으로 연결되며, n형 도펀트가 도핑된 n형 반도체층; 및
    상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함하고,
    상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 하단부에 위치하고, 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 상단부에 위치하며,
    상기 p형 반도체층은 상기 제1 단부에 위치하고, 상기 n형 반도체층은 상기 제2 단부에 위치하는, 표시 장치.
  18. 제1 기판의 제1 면 상에 국부적으로 하부 전극을 형성하고, 상기 하부 전극 및 상기 제1 면 상에 전면적으로 보조 절연층을 형성하는 단계;
    상기 하부 전극 상의 상기 보조 절연층을 노출하는 제1 개구부를 포함한 뱅크를 형성하는 단계;
    용매 및 상기 용매 내에 분산된 발광 소자들을 포함한 내용물을 상기 제1 개구부 내에 공급하는 단계;
    일면 상에 전면적으로 배치된 상부 전극을 포함한 제2 기판을 준비하고 상기 상부 전극이 상기 뱅크 및 상기 내용물과 마주보도록 상기 제2 기판을 상기 제1 기판 상부에 배치하는 단계;
    상기 하부 전극과 상기 상부 전극 각각에 대응하는 정렬 신호를 인가하여 상기 하부 전극과 상기 상부 전극 사이에 수직 방향으로 전계를 형성하여 상기 발광 소자들 각각의 길이 방향이 상기 수직 방향과 평행하도록 상기 발광 소자들을 정렬하는 단계;
    상기 용매를 경화하여 중간층을 형성하는 단계;
    제1 레이저 리프트 오프 공정을 통해 상기 상부 전극을 포함한 상기 제2 기판을 제거하여 상기 중간층 및 상기 뱅크를 노출하는 단계;
    상기 중간층 및 노출된 상기 뱅크 상에 적어도 하나 이상의 트랜지스터와 적어도 하나 이상의 절연층을 포함한 화소 회로층을 형성하는 단계;
    상기 절연층의 일부를 제거하여 상기 중간층의 일부를 노출한 후, 노출된 상기 중간층의 일부를 제거하여 상기 발광 소자들 각각의 일 단부를 노출하는 단계;
    노출된 상기 발광 소자들 일 단부와 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 제1 보호층을 형성한 후, 상기 제1 기판의 상기 제1 면과 마주보는 제2 면이 상부를 향하도록 상기 제1 기판을 상하 회전한 후 제2 레이저 리프트 오프 공정으로 상기 하부 전극을 포함한 상기 제1 기판을 제거하여 상기 발광 소자들 각각의 타 단부를 노출하는 단계;
    상기 발광 소자들 각각의 타 단부 상에 제2 전극을 형성하고 상기 제2 전극 상에 제2 보호층을 형성하는 단계; 및
    상기 화소 회로층이 상부를 향하고 상기 발광 소자들이 하부를 향하도록 상기 제2 보호층을 상하 회전하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 전극은 투명 도전성 물질을 포함하고, 상기 제2 전극은 불투명 도전성 물질을 포함하는, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 발광 소자들 각각은,
    상기 제1 전극과 접촉하여 상기 제1 전극과 전기적으로 연결되며, p형 도펀트가 도핑된 p형 반도체층;
    상기 제2 전극과 접촉하여 상기 제2 전극과 전기적으로 연결되며, n형 도펀트가 도핑된 n형 반도체층;
    상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함하고,
    상기 일 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치하고, 상기 타 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치하며,
    상기 p형 반도체층은 상기 일 단부에 대응되고, 상기 n형 반도체층은 상기 타 단부에 대응되는, 표시 장치의 제조 방법.
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