WO2022065706A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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이현섭
신동철
이강영
임계환
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • the present invention provides a display device capable of improving light output efficiency.
  • the present invention provides a method of manufacturing the above-described display device.
  • a display device may include a plurality of pixels.
  • Each of the plurality of pixels may include: light emitting devices each having a first end and a second end disposed in a longitudinal direction; an intermediate layer exposing a portion of each of the light emitting devices and fixing each of the light emitting devices in the longitudinal direction; a pixel circuit layer including at least one transistor electrically connected to one of the first and second ends of each of the light emitting devices; a first electrode provided on the transistor and electrically connected to the transistor; and a second electrode electrically connected to the other end of the first and second ends of each of the light emitting devices.
  • the first electrode and the second electrode may include different materials and may be disposed on different layers.
  • One electrode of the first and second electrodes may include a transparent conductive material, and the other electrode of the first and second electrodes may include an opaque conductive material.
  • the intermediate layer may include a curable material.
  • the pixel circuit layer may be disposed on the light emitting devices and the intermediate layer.
  • the first electrode may be positioned above the light emitting elements
  • the second electrode may be positioned below the light emitting elements
  • the light emitting element may be positioned between the first electrode and the second electrode.
  • the first electrode may include a transparent conductive material
  • the second electrode may include an opaque conductive material
  • the second electrode may reflect the light emitted from the light emitting devices in an upper direction of the light emitting devices.
  • Each of the light emitting devices may include: a first semiconductor layer in contact with the first electrode and electrically connected to the first electrode; a second semiconductor layer in contact with the second electrode and electrically connected to the second electrode; and an active layer positioned between the first semiconductor layer and the second semiconductor layer.
  • the first semiconductor layer may be a p-type semiconductor layer doped with a p-type dopant
  • the second semiconductor layer may be an n-type semiconductor layer doped with an n-type dopant.
  • the first end of each of the light emitting devices may be located at an upper end of the corresponding light emitting device along the longitudinal direction, and the second end of each of the light emitting devices may be located at a lower end of the corresponding light emitting device along the longitudinal direction.
  • the first semiconductor layer may be located at the first end of each of the light emitting devices, and the second semiconductor layer may be located at the second end of each of the light emitting devices.
  • the pixel circuit layer may include at least one insulating layer.
  • the at least one insulating layer may include a first opening partially removed from a region overlapping the light emitting devices.
  • the first electrode may be disposed on the first end of each of the light emitting devices in the first opening of the at least one insulating layer.
  • the display device may further include a conductive pattern disposed on at least a portion of the first electrode in the first opening of the at least one insulating layer. Also, when viewed in cross-section, the conductive pattern may not overlap the light emitting devices.
  • the display device may include: a bank positioned between the second electrode and the pixel circuit layer, the bank surrounding the light emitting devices and including a second opening exposing a portion of the second electrode; a first protective layer overlapping the first electrode; a second passivation layer positioned on the first passivation layer; and a third protective layer overlapping the second electrode.
  • the intermediate layer is provided to fill the second opening of the bank, and may include a groove portion exposing a first end of each of the light emitting devices.
  • the first opening of the at least one insulating layer may coincide with the second opening of the bank.
  • the intermediate layer may be disposed between the second electrode and the pixel circuit layer, and may expose a first end of each of the light emitting devices.
  • the pixel circuit layer is provided between the bank and the pixel circuit layer, and may include a light blocking member overlapping the transistor.
  • the display device may further include a substrate on which the plurality of pixels are disposed.
  • the pixel circuit layer may be disposed between the substrate and the light emitting devices, the first electrode may be disposed under the light emitting devices, and the second electrode may be disposed above the light emitting devices, The elements may be positioned between the first electrode and the second electrode.
  • the first electrode may include an opaque conductive material
  • the second electrode may include a transparent conductive material.
  • the first electrode may reflect the light emitted from the light emitting devices to upper portions of the light emitting devices.
  • each of the light emitting devices a p-type semiconductor layer doped with a p-type dopant and in contact with the first electrode and electrically connected to the first electrode; an n-type semiconductor layer doped with an n-type dopant and in contact with the second electrode and electrically connected to the second electrode; and an active layer positioned between the p-type semiconductor layer and the n-type semiconductor layer.
  • the first end of each of the light emitting devices may be located at a lower end of the corresponding light emitting device along the longitudinal direction, and the second end of each of the light emitting devices is at an upper end of the corresponding light emitting device along the longitudinal direction.
  • the p-type semiconductor layer may be positioned at the first end of each of the light emitting devices, and the n-type semiconductor layer may be positioned at the second end of each of the light emitting devices.
  • the above-described display device may include: forming a lower electrode on a first surface of a first substrate, and forming an auxiliary insulating layer on the lower electrode and the first surface of the substrate; forming a bank including a first opening exposing the auxiliary insulating layer on the lower electrode; supplying a solvent and light emitting devices dispersed in the solvent into the first opening of the bank; preparing a second substrate including an upper electrode disposed on one surface and disposing the second substrate on the first substrate such that the upper electrode faces the bank and the solvent; By applying an alignment signal to each of the lower electrode and the upper electrode to form an electric field in a vertical direction between the lower electrode and the upper electrode, the light emitting elements are aligned so that the longitudinal direction of each of the light emitting elements is parallel to the vertical direction to do; curing the solvent to form an intermediate layer; exposing the intermediate layer and the bank by removing the second substrate including the upper electrode through a first laser lift-off process; forming a pixel circuit layer including at least one transistor and at least one
  • the first electrode may include a transparent conductive material
  • the second electrode may include an opaque conductive material
  • Each of the light emitting devices includes a p-type semiconductor layer doped with a p-type dopant, in contact with the first electrode, and electrically connected to the first electrode; an n-type semiconductor layer doped with an n-type dopant and in contact with the second electrode and electrically connected to the second electrode; It may include an active layer positioned between the p-type semiconductor layer and the n-type semiconductor layer.
  • the one end of each of the light emitting devices may be located at an upper end of the corresponding light emitting device along the longitudinal direction, and the other end of each of the light emitting devices may be located at the lower end of the corresponding light emitting device along the longitudinal direction.
  • the p-type semiconductor layer may coincide with the one end of each of the light emitting devices, and the n-type semiconductor layer may coincide with the other end of each of the light emitting devices.
  • the display device and the method for manufacturing the same align the light emitting elements in the longitudinal direction to reduce the loss of light emitted from each light emitting element to further secure the amount (or intensity) of light traveling in the image display direction to improve light output efficiency.
  • a high-resolution and high-definition display device can be easily realized by reducing the area occupied by each light emitting element between the first electrode (or pixel electrode) and the second electrode (or common electrode). there is.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment.
  • FIG. 2 is a schematic cross-sectional view of the light emitting device of FIG. 1 .
  • FIG. 3 is a schematic plan view of a display device according to an exemplary embodiment, for example, using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • FIG. 4 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 3 according to an embodiment.
  • 5 to 7 are cross-sectional views schematically illustrating a pixel according to an embodiment.
  • 8A and 8B are schematic enlarged views of a portion EA1 of FIG. 5 .
  • 9 to 23 are schematic cross-sectional views sequentially illustrating a method of manufacturing the pixel of FIG. 5 .
  • FIG. 24 is a schematic cross-sectional view illustrating the manufacturing method of FIG. 21 according to an embodiment.
  • 25 is a cross-sectional view schematically illustrating a pixel according to an embodiment.
  • 26 and 27 are schematic enlarged views of part EA2 of FIG. 25 .
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be “under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • the certain component is directly connected to the other component, or another component (eg, a 'third component')
  • a certain element eg 'first element'
  • a certain element is “directly connected” or “directly connected” to another element (eg 'second element').
  • connected it may be understood that no other element (eg, a 'third element') exists between the certain element and the other element.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment
  • FIG. 2 is a schematic cross-sectional view of the light emitting device of FIG. 1 .
  • the type and/or shape of the light emitting device is not limited to the embodiment shown in FIGS. 1 and 2 .
  • the light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and an active layer interposed between the first and second semiconductor layers 11 and 13 ( 12) may be included.
  • the light emitting device LD may implement a light emitting stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include one end (or lower end) and the other end (or upper end) along the extending direction.
  • any one of the first and second semiconductor layers 11 and 13 is formed, and at the other end (or upper end) of the light emitting device LD, the first and second semiconductor layers 11 and 13 are disposed.
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be positioned.
  • the first semiconductor layer 11 is positioned at one end (or lower end) of the light emitting device LD
  • the second semiconductor layer 13 is positioned at the other end (or upper end) of the light emitting device LD. can do.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a long rod-like shape (eg, an aspect ratio greater than 1) in the length L direction or a bar-like shape.
  • a length L of the light emitting device LD in the length L direction may be greater than a diameter D or a width of a cross-section thereof.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L thereof may be about 1 ⁇ m to 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, Sn, or the like. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 and a lower surface exposed to the outside along the length L direction of the light emitting device LD.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer (not shown), a strain reinforcing layer, and a well layer. It can be repeatedly stacked as a unit of The strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 in the length L direction of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. It may include a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the length L direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 includes at least one or more layers, for example, a cladding layer and/or a tensile strain barrier reducing (TSBR) layer. may further include.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer for reducing a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, p-AlGaInP, or the like, but is not limited thereto.
  • the light emitting device LD includes an additional electrode (not shown) disposed on the second semiconductor layer 13 in addition to the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 described above. , hereinafter referred to as a 'first additional electrode') may be further included.
  • a 'first additional electrode' may be further included.
  • one other additional electrode (not shown, hereinafter referred to as a 'second additional electrode') disposed on one end of the first semiconductor layer 11 may be further included.
  • first and second additional electrodes may be an ohmic contact electrode, but is not limited thereto.
  • the first and second additional electrodes may be Schottky contact electrodes.
  • the first and second additional electrodes may include a conductive material.
  • the first and second additional electrodes may be formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include, but is not limited to, an opaque metal used.
  • the first and second additional electrodes include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium zinc oxide (indium gallium).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium zinc oxide indium gallium
  • a transparent conductive oxide such as zinc oxide (IGZO) or indium tin zinc oxide (ITZO) may be included.
  • first and second additional electrodes may be the same as or different from each other.
  • the first and second additional electrodes may be substantially transparent or translucent. Accordingly, the light generated by the light emitting device LD may pass through each of the first and second additional electrodes to be emitted to the outside of the light emitting device LD.
  • the light generated by the light emitting device LD is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD without passing through the first and second additional electrodes.
  • the first and second additional electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted, and may be provided to cover only a portion of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit between the light emitting devices LD. As long as the active layer 12 can prevent a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may be provided to completely surround the outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in the form of completely surrounding the outer peripheral surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but is not limited thereto.
  • the insulating layer 14 may include the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the first additional electrode
  • Each of the outer circumferential surfaces may be entirely surrounded.
  • the insulating layer 14 may not entirely surround the outer circumferential surface of the first additional electrode or surround only a portion of the outer circumferential surface of the first additional electrode and may not surround the rest of the outer circumferential surface of the first additional electrode. .
  • a first additional electrode is disposed at the other end (or upper end) of the light emitting device LD, and a second additional electrode is disposed at one end (or lower end) of the light emitting device LD.
  • the insulating layer 14 may expose at least one region of each of the first and second additional electrodes.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 is made of silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and titanium oxide (TiO x ). It may include one or more insulating materials selected from the group, but is not limited thereto, and various materials having insulating properties may be used as the material of the insulating layer 14 .
  • the insulating layer 14 may be provided in the form of a single layer or may be provided in the form of a multilayer including at least a double layer.
  • the first layer and the second layer may be composed of different materials (or materials), , can be formed by different processes.
  • the first layer and the second layer may include the same material.
  • the light emitting device LD may be implemented as a light emitting pattern having a core-shell structure.
  • the above-described first semiconductor layer 11 may be located in a core, for example, a center (or center) of the light emitting device LD, and the active layer 12 is an outer peripheral surface of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may be provided and/or formed to surround the active layer 12 .
  • the light emitting device LD may further include an additional electrode (not shown) surrounding at least one side of the second semiconductor layer 13 .
  • the light emitting device LD may further include an insulating layer 14 provided on an outer circumferential surface of a light emitting pattern having a core-shell structure and including a transparent insulating material.
  • the light emitting device LD implemented as a light emitting pattern having a core-shell structure may be manufactured by a growth method.
  • the above-described light emitting device LD may be used as a light emitting source (or light source) of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting elements LD may be surface-treated so that the elements LD may be uniformly sprayed without agglomeration in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.
  • FIG. 3 is a schematic plan view of a display device according to an exemplary embodiment, for example, using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • FIG. 3 for convenience, the structure of the display device is briefly illustrated centered on the display area DA where an image is displayed.
  • the display device includes a substrate SUB, a plurality of pixels PXL provided on the substrate SUB and each including at least one light emitting device LD, and the substrate. It may include a driving unit provided on the SUB and driving the pixels PXL, and a wiring unit electrically connecting the pixels PXL and the driving unit.
  • Display devices are smartphones, televisions, tablet PCs, mobile phones, video phones, e-book readers, desktop PCs, laptop PCs, netbook computers, workstations, servers, PDA, PMP (portable multimedia player), MP3 players, medical devices,
  • the embodiment may be applied to any electronic device in which a display surface is applied to at least one surface, such as a camera or a wearable device.
  • a display device may be classified into a passive matrix type display device and an active matrix type display device according to a driving method of the light emitting device LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting device LD, and a switching transistor that transmits a data signal to the driving transistor. can do.
  • the display device may be provided in various shapes and, for example, may be provided in a rectangular plate shape having two pairs of sides parallel to each other, but embodiments are not limited thereto.
  • the display device When the display device is provided in a rectangular plate shape, one pair of sides of the two pairs of sides may be provided longer than the other pair of sides.
  • the display device has a rectangular shape having a pair of long sides and a pair of short sides is shown.
  • a direction perpendicular to the extension direction of the long side and the short side is indicated as a third direction DR3.
  • a corner portion in which one long side and one short side contact (or meet) may have a round shape, but the embodiment is not limited thereto.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a portion of a wiring part electrically connecting the pixels PXL and the driver are provided. For convenience, only one pixel PXL is illustrated in FIG. 3 , but a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround a circumference (or an edge) of the display area DA.
  • a wiring unit connected to the pixels PXL and a driving unit electrically connected to the wiring unit and driving the pixels PXL may be provided.
  • the wiring unit may electrically connect the driver and the pixels PXL.
  • the wiring unit provides a signal to each pixel PXL and is a fan-out line electrically connected to signal lines electrically connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like.
  • the wiring unit is a fan-out (fan-out) electrically connected to signal lines electrically connected to each pixel PXL, for example, a control line, a sensing line, etc. in order to compensate for a change in electrical characteristics of each pixel PXL in real time out) line.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may serve as the display area DA to arrange the pixels PXL, and the remaining area on the substrate SUB may serve as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a periphery of the display area DA (or adjacent to the display area DA). ) may include a non-display area NDA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure or a PenTile arrangement structure, but the exemplary embodiment is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale and may be connected in parallel to adjacent light emitting devices, but embodiments are not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL is at least one light source driven by a predetermined signal (eg, a scan signal and a data signal, etc.) and/or a predetermined power (eg, a first driving power supply and a second driving power supply) , for example, the light emitting device LD shown in FIG. 1 may be included.
  • a predetermined signal eg, a scan signal and a data signal, etc.
  • a predetermined power eg, a first driving power supply and a second driving power supply
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the driver may provide a predetermined signal and a predetermined power to each pixel PXL through a wiring unit, and thus may control driving of the pixel PXL.
  • the driver may include a scan driver, a light emission driver, a data driver, and a timing controller.
  • FIG. 4 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 3 according to an exemplary embodiment.
  • FIG. 4 illustrates an electrical connection relationship between components included in a pixel PXL that can be applied to an active display device according to an exemplary embodiment.
  • the types of components included in the pixel PXL to which the embodiment may be applied are not limited thereto.
  • pixels PXL not only components included in each of the pixels PXL illustrated in FIG. 3 , but also regions in which the components are provided are referred to as pixels PXL.
  • one pixel may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal.
  • the pixel PXL may further selectively include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU is disposed between the first power line PL1 to which the voltage of the first driving power VDD is applied and the second power line PL2 to which the voltage of the second driving power VSS is applied.
  • the light emitting unit EMU may have a first electrode EL1 electrically connected to the first driving power VDD via the pixel circuit PXC and the first power line PL1 , or a “first alignment electrode” "), the second electrode EL2 or “second alignment electrode” electrically connected to the second driving power source VSS through the second power supply line PL2, and the first and second electrodes EL1 , EL2 may include a plurality of light emitting elements LD electrically connected in parallel to each other in the same direction.
  • the first electrode EL1 may be an anode
  • the second electrode EL2 may be a cathode.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end electrically connected to the first driving power VDD through the first electrode EL1 and a second end through the second electrode EL2 . It may include the other end electrically connected to the driving power supply (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • each light emitting element LD electrically connected in parallel in the same direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied. may constitute each effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through each of the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting element LDr is electrically connected in parallel between the first and second electrodes EL1 and EL2 together with the light emitting elements LD constituting the effective light sources, and the light emitting elements LD. It may be electrically connected between the first and second electrodes EL1 and EL2 in a direction opposite to .
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2 , and thus the reverse direction A current does not substantially flow through the light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be electrically connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is in the display area DA
  • the pixel circuit PXC may be electrically connected to the i-th scan line Si and the j-th data line Dj.
  • the pixel circuit PXC may be electrically connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • a first terminal of the first transistor T1 (or driving transistor) may be electrically connected to a first driving power source VDD, and a second terminal may be electrically connected to a first electrode EL1 of each of the light emitting elements LD. may be electrically connected.
  • the gate electrode of the first transistor T1 may be electrically connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • a first terminal of the second transistor T2 may be electrically connected to the j-th data line Dj, and the second terminal may be electrically connected to the first node N1.
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the second transistor T2 may be electrically connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage capable of turning on the second transistor T2 is supplied from the i-th scan line Si, and the j-th data line Dj is turned on. and the first node N1 are electrically connected.
  • the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the third transistor T3 may be electrically connected between the first transistor T1 and the j-th sensing line SENj.
  • a first terminal of the third transistor T3 may be electrically connected to a first terminal (eg, a source electrode) of the first transistor T1 electrically connected to the first electrode EL1 and , a second terminal of the third transistor T3 may be electrically connected to a j-th sensing line SENj.
  • the gate electrode of the third transistor T3 may be electrically connected to the i-th control line CLi.
  • the third transistor T3 is turned on by the control signal of the gate-on voltage supplied to the i-th control line CLi for a predetermined sensing period, so that the j-th sensing line SENj and the first transistor T1 are turned on. ) is electrically connected.
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • One electrode of the storage capacitor Cst may be electrically connected to the first driving power VDD, and the other electrode may be electrically connected to the first node N1 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 and maintain the charged voltage until the data signal of the next frame is supplied.
  • FIG. 4 illustrates an embodiment in which all of the first to third transistors T1 to T3 are N-type transistors, but the embodiment is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • FIG. 4 an embodiment in which the light emitting unit EMU is electrically connected between the pixel circuit PXC and the second driving power supply VSS is disclosed, but the light emitting unit EMU has the first driving power supply It may be electrically connected between VDD and the pixel circuit PXC.
  • the pixel circuit PXC includes at least one transistor device such as a transistor device for initializing the first node N1 and/or a transistor device for controlling the emission time of the light emitting devices LD, or Other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • FIG. 4 illustrates an embodiment in which all of the light emitting elements LD constituting each light emitting unit EMU are electrically connected in parallel
  • the embodiment is not limited thereto.
  • the light emitting unit EMU may be configured to include at least one series stage including a plurality of light emitting elements LD electrically connected to each other in parallel.
  • the light emitting unit EMU may be configured in a series/parallel mixed structure.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU may have an i-th scan line Si, a j-th data line Dj, and a first driving power VDD. ) to which the first power line PL1 is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be electrically connected (or directly electrically connected). .
  • FIGS. 8A and 8B are schematic enlarged views of a portion EA1 of FIG. 5 .
  • a direction parallel to the main surface of the pixel circuit layer PCL on the cross-section is the first direction DR1 , and the length L direction of the light emitting devices LD on the cross-section.
  • a direction parallel to is indicated as a third direction DR3
  • a direction perpendicular to the first and third directions DR1 and DR3 is indicated as a second direction DR2 .
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • one pixel PXL is simplified, such as showing each electrode as a single-layer electrode and each insulating layer as only a single-layer insulating layer, but the embodiment is not limited thereto.
  • connection between two components may mean that both an electrical connection and a physical connection are used inclusively.
  • formed and/or provided on the same layer may mean formed in the same process, and “formed and/or provided on different layers” means formed in different processes. can mean
  • the pixel PXL may include a third insulating layer INS3 , a display device layer DPL, a pixel circuit layer PCL, and an encapsulation layer ENC. there is.
  • the third insulating layer INS3 , the display element layer DPL, the pixel circuit layer PCL, and the encapsulation layer ENC may be positioned in the pixel area PXA in which the pixel PXL is provided.
  • the pixel area PXA may include an emission area EMA from which light is emitted and a non-emission area NEMA adjacent to the emission area EMA.
  • the third insulating layer INS3 is provided and/or formed on one surface of the display element layer DPL to form a part of the display element layer DPL, for example, the second electrode CE (or a common electrode). can protect
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material.
  • the third insulating layer INS3 includes at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ) can do.
  • the material of the third insulating layer INS3 is not limited to the above-described embodiments.
  • the third insulating layer INS3 may be an organic insulating layer including an organic material.
  • the third insulating layer INS3 may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the third insulating layer INS3 may be provided and/or formed on one surface (eg, a lower surface) of the display device layer DPL to completely cover the second electrode CE (or the common electrode).
  • the display element layer DPL may include a second electrode CE (or a common electrode), a plurality of light emitting elements LD, and an intermediate layer CTL.
  • the display element layer DPL may selectively include a bank BNK.
  • the second electrode CE (or the common electrode) may be entirely provided on one surface of the third insulating layer INS3 .
  • the second electrode CE (or the common electrode) may be a common layer provided in common to the pixel PXL and pixels (not shown) adjacent thereto.
  • the second electrode CE (or the common electrode) may be a cathode.
  • the second electrode CE (or the common electrode) may have the same configuration as the second electrode EL2 described with reference to FIG. 4 . Accordingly, the second electrode CE (or the common electrode) is electrically connected to the second driving power source (refer to 'VSS' in FIG. 4 ) so that the voltage of the second driving power source VSS is increased by the second electrode CE ) (or common electrode).
  • the second electrode CE (or common electrode) is a driving voltage line (not shown) positioned in a non-display area (refer to 'NDA' in FIG. 3 ) using a separate connection means (eg, a contact hole and a bridge electrode). time) and may receive the voltage of the second driving power VSS applied to the driving voltage line.
  • the second electrode CE (or the common electrode) may be electrically connected to (or directly electrically connected to) an external driver to receive the voltage of the second driving power VSS from the driver.
  • the second electrode CE (or common electrode) is a light guide member (or a reflective member) that guides light emitted from the light emitting devices LD in an image display direction (eg, a front direction) of the display device. ) can be
  • the second electrode CE (or the common electrode) may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal.
  • the opaque metal for example, silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), titanium (Ti), and a metal such as alloys thereof may be included.
  • the second electrode CE (or common electrode) may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (indium gallium zinc oxide, IGZO), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium zinc oxide indium gallium zinc oxide
  • IGZO indium gallium zinc oxide
  • a conductive oxide such as indium tin zinc oxide (ITZO)
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • the second electrode CE (or the common electrode) may come in contact with a portion of each of the light emitting devices LD to be electrically connected to each of the light emitting devices LD.
  • the second electrode CE (or the common electrode) may contact the first end EP1 of each of the light emitting devices LD and may be electrically connected to the light emitting devices LD.
  • the bank BNK may be located in the non-emission area NEMA of the pixel PXL.
  • the bank BNK is a structure defining (or dividing) the pixel area PXA or the emission area EMA of the pixel PXL and adjacent pixels (not shown), and may be, for example, a pixel defining layer.
  • the bank BNK defines a light emitting area EMA to which the light emitting devices LD are to be supplied in the process of supplying (or inputting) the light emitting devices LD to the pixel PXL. It may be a pixel defining layer or a dam structure.
  • the light emitting area EMA of the pixel PXL is partitioned by the bank BNK, so that the light emitting area EMA contains a desired amount and/or type of light emitting devices LD (or a mixed solution). This may be supplied (or input).
  • the bank BNK may include at least one light blocking material and/or a reflective material to prevent light leakage failure between the pixel PXL and pixels adjacent thereto.
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides resin, and the like, but embodiments are not limited thereto.
  • a reflective material layer may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • the bank BNK has a configuration positioned below the bank BNK in the pixel area PXA of the pixel PXL, for example, a first opening OPN1 exposing a portion of the second electrode CE (or common electrode). ) may be included.
  • the emission area EMA of the pixel PXL and the first opening OPN1 of the bank BNK may correspond to each other.
  • the above-described bank BNK may be omitted in the embodiment.
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale, as an example of a microminiature using a material having an inorganic crystal structure.
  • Each of the light emitting devices LD may be a micro light emitting diode manufactured by an etching method or a micro light emitting diode manufactured by a growth method.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the pixel area PXA (or the light emitting area EMA) in which the pixel PXL is provided, but in the pixel area PX
  • the number of aligned and/or provided light emitting devices LD is not limited thereto. In an embodiment, the number of light emitting devices LD arranged and/or provided in the pixel area PXA may be variously changed.
  • Each of the light emitting devices LD may emit any one of color light and/or white light. In an embodiment, each of the light emitting devices LD may emit blue light in a short wavelength band, but the embodiment is not limited thereto.
  • Each of the light emitting devices LD has a light emitting stacking pattern in which a first semiconductor layer 11 , an active layer 12 , a second semiconductor layer 13 , and an additional electrode 15 are sequentially stacked along a length L direction. and an insulating layer 14 surrounding an outer circumferential surface of the light-emitting stacked pattern.
  • the first semiconductor layer 11 is an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer 13 is a p-type semiconductor layer doped with a p-type dopant
  • the additional electrode 15 may be an ohmic contact electrode in ohmic contact with the second semiconductor layer 13 .
  • Each of the light emitting elements LD has a second electrode CE (or a common electrode) such that a length L direction of the corresponding light emitting element LD is parallel to the third direction DR3 (or a vertical direction when viewed in cross-section). ) and the pixel circuit layer PCL.
  • first end EP1 and the second end EP2 of each of the light emitting devices LD may not be positioned on the same line (or plane) but may be positioned on different lines (or planes).
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2 facing each other in the length L direction. When viewed in cross-section, the first end EP1 is positioned at the lower end in the length L direction of the light emitting device LD, and the second end EP2 is at the upper end in the length L direction of the light emitting device LD.
  • the first end EP1 is in electrical contact with the second electrode CE (or the common electrode), and the second end EP2 is a part of the pixel circuit layer PCL, for example, the first electrode PE. (or the pixel electrode) may be in electrical contact.
  • the light emitting elements LD may be stably fixed by the intermediate layer CTL in the light emitting area EMA of the pixel PXL.
  • the intermediate layer CTL is positioned between the second electrode CE (or the common electrode) and the pixel circuit layer PCL, and may be provided to cover the light emitting devices LD.
  • the intermediate layer CTL is provided in the emission area EMA of the pixel PXL, and may be provided to fill a space between the second electrode CE (or the common electrode) and the pixel circuit layer PCL.
  • the intermediate layer CTL may be provided to fill the first opening OPN1 of the bank BNK.
  • the embodiment is not limited thereto.
  • the intermediate layer CTL is formed in the second electrode CE (or common) in the pixel area PXA of the pixel PXL, as shown in FIG. 6 . electrode) and the pixel circuit layer PCL may be provided in the form of filling the entire space.
  • the intermediate layer CTL supplies (or injects) a fluid solution (or mixed solution) in which the light emitting elements LD are dispersed to the light emitting area EMA of the pixel PXL, and then aligns the light emitting elements LD. It may be formed and/or provided cured in the process.
  • the intermediate layer CTL is provided to fill the first opening OPN1 of the bank BNK and may be cured in the first opening OPN1 after alignment of the light emitting devices LD is completed.
  • the intermediate layer CTL may be formed of an organic material.
  • the organic material may include, for example, at least one of a photocurable resin including a photopolymerization initiator that is crosslinked and cured by light such as UV, or a thermosetting polymer resin including a thermal polymerization initiator that initiates a curing reaction by heat.
  • the thermosetting resin may include an epoxy resin composed of an organic material, an amino resin, a phenol resin, a polyester resin, and the like.
  • the intermediate layer CTL aligns (or arranges) the light emitting devices LD in the light emitting area EMA of the pixel PXL in the third direction DR3 (or the vertical direction on the cross-section), It can be cured by heat. For this reason, the intermediate layer CTL may prevent separation of each of the light emitting devices LD while stably fixing the light emitting devices LD aligned in the third direction DR3 .
  • the intermediate layer CTL may have an appropriate thickness d1 in the third direction DR3, for example, about 10 ⁇ m, but the embodiment is not limited thereto.
  • the intermediate layer CTL may be designed to have a thickness greater than the length L of each of the light emitting devices LD.
  • the intermediate layer CTL may include a groove HM exposing a portion of each of the light emitting devices LD to the outside. The thickness d2 of the intermediate layer CTL including the groove portion HM may be smaller (or thinner) than the length L of each of the light emitting devices LD.
  • the second semiconductor layer 13 and the additional electrode 15 may be positioned at one end, for example, the second end EP2 of each of the light emitting devices LD exposed by the groove HM of the intermediate layer CTL. there is.
  • the intermediate layer CTL may include an additional groove portion AHM exposing other portions of each of the light emitting devices LD to the outside.
  • the other portion of each of the light emitting devices LD exposed by the additional groove AHM of the intermediate layer CTL may be the first end EP1 of the corresponding light emitting device LD.
  • the first semiconductor layer 11 may be positioned at the first end EP1 .
  • the thickness d3 of the intermediate layer CTL including the groove portion HM and the additional groove portion AHM may be smaller (or thinner) than the length L of each of the light emitting devices LD.
  • a pixel circuit layer PCL may be provided and/or formed on the bank BNK and the intermediate layer CTL.
  • the pixel circuit layer PCL may include a buffer layer BFL, at least one transistor T, a first electrode PE (or a pixel electrode), and a first insulating layer INS1 .
  • the buffer layer BFL may prevent impurities from diffusing into the transistor T included in the pixel circuit PXC.
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted in some embodiments.
  • the transistor T may include a driving transistor Tdr for controlling driving currents of the light emitting devices LD and a switching transistor Tsw electrically connected to the driving transistor Tdr.
  • the pixel circuit PXC may further include circuit elements that perform other functions in addition to the driving transistor Tdr and the switching transistor Tsw.
  • the driving transistor Tdr may be the first transistor T1 described with reference to FIG. 4
  • the switching transistor Tsw may be the second transistor T2 described with reference to FIG. 4 .
  • the driving transistor Tdr and the switching transistor Tsw when collectively named, they will be referred to as a transistor T or transistors T.
  • Each of the driving transistor Tdr and the switching transistor Tsw may include a semiconductor pattern SCL, a gate electrode GE, a first terminal ET1 , and a second terminal ET2 .
  • the first terminal ET1 may be one of the source electrode and the drain electrode, and the second terminal ET2 may be the other electrode.
  • the second terminal ET2 may be a drain electrode.
  • the semiconductor pattern SCL may be provided and/or formed on the buffer layer BFL.
  • the semiconductor pattern SCL may include a first contact area electrically contacting the first terminal ET1 and a second contact area electrically contacting the second terminal ET2 .
  • a region between the first contact region and the second contact region may be a channel region. This channel region may overlap the gate electrode GE of the corresponding transistor T.
  • the semiconductor pattern SCL may be a semiconductor pattern made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region is, for example, a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided and/or formed on the gate insulating layer GI to correspond to the channel region of the semiconductor pattern SCL.
  • the gate electrode GE may be provided on the gate insulating layer GI to overlap the channel region of the semiconductor pattern SCL.
  • the gate electrode GE is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Double or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or silver (Ag) to form a single film alone or a mixture thereof or to reduce wiring resistance can be formed with
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • Each of the first terminal ET1 and the second terminal ET2 is provided and/or formed on the second interlayer insulating layer ILD2 , and includes the gate insulating layer GI and the first and second interlayer insulating layers ILD1 .
  • ILD2 may be in electrical contact with the first contact region and the second contact region of the semiconductor pattern SCL through a contact hole sequentially penetrating the ILD2 .
  • the first terminal ET1 may electrically contact the first contact area of the semiconductor pattern SCL
  • the second terminal ET2 may electrically contact the second contact area of the semiconductor pattern SCL.
  • Each of the first and second terminals ET1 and ET2 may include the same or similar material as that of the gate electrode GE, or may include one or more materials selected from materials exemplified as a material of the gate electrode GE. there is.
  • the first interlayer insulating layer ILD1 may include the same or similar material as the gate insulating layer GI, or may include one or more materials selected from the exemplified materials of the gate insulating layer GI.
  • a second interlayer insulating layer ILD2 may be provided and/or formed on the first interlayer insulating layer ILD1 .
  • the second interlayer insulating layer ILD2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second interlayer insulating layer ILD2 may include the same or similar material as the first interlayer insulating layer ILD1, but the embodiment is not limited thereto.
  • the second interlayer insulating layer ILD2 may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the first and second terminals ET1 and ET2 of the transistor T sequentially pass through the gate insulating layer GI and the first and second interlayer insulating layers ILD1 and ILD2.
  • the first terminal ET1 of the transistor T may be a first contact region adjacent to the channel region of the corresponding semiconductor pattern SCL
  • the second terminal ET2 of the transistor T is the It may be a second contact region adjacent to the channel region of the corresponding semiconductor pattern SCL.
  • the second terminal ET2 of the transistor T may be electrically connected to the light emitting devices LD of the corresponding pixel PXL through a separate connection means such as a bridge electrode.
  • the transistors T may be low-temperature polysilicon thin film transistors, but the embodiment is not limited thereto.
  • the transistors T may be formed of an oxide semiconductor thin film transistor.
  • the transistors T are thin film transistors having a top gate structure has been described as an example, but the embodiment is not limited thereto, and the structures of the transistors T may be variously changed. there is.
  • the pixel circuit layer PCL may include a second opening OPN2 .
  • the second opening OPN2 may be formed by removing a portion of the insulating layers corresponding to the emission area EMA of the pixel PXL.
  • the second opening OPN2 may be formed by removing the buffer layer BFL, the gate insulating layer GI, and the first and second interlayer insulating layers ILD1 and ILD2 from the emission area EMA.
  • the second opening OPN2 may correspond to the first opening OPN1 or may coincide with the first opening OPN1 . Accordingly, the intermediate layer CTL provided to fill the first opening OPN1 may be exposed to the outside.
  • the second end EP2 of each of the light emitting devices LD exposed by the groove HM of the intermediate layer CTL may be exposed.
  • the first electrode PE (or the pixel electrode) may be provided and/or formed in the second opening OPN2 to be in electrical contact with each of the exposed second ends EP2 of the light emitting devices LD. .
  • the first electrode PE (or pixel electrode) is provided in the second opening OPN2 to electrically contact at least a portion of the intermediate layer CTL and the exposed second end EP2 of each of the light emitting devices LD. can
  • the first electrode PE (or the pixel electrode) may be in electrical contact with the second terminal ET2 of the driving transistor Tdr.
  • the first electrode PE (or the pixel electrode) may be an anode.
  • the first electrode PE (or the pixel electrode) may have the same configuration or structure as the first electrode EL1 described with reference to FIG. 4 .
  • the first electrode PE (or the pixel electrode) emits light from each of the light emitting elements LD and reflects the light reflected in a desired direction by the second electrode CE (or the common electrode) to display an image of the display device without loss. It may be composed of a variety of transparent conductive materials (or materials) to allow it to proceed in a direction.
  • the first electrode PE (or the pixel electrode) may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • At least one of various transparent conductive materials (or materials) including (indium gallium zinc oxide, IGZO), indium tin zinc oxide (ITZO), etc. may be configured to be transparent or translucent.
  • the material of the first electrode PE (or the pixel electrode) is not limited to the above-described embodiment.
  • the first insulating layer INS1 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the first insulating layer INS1 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the first insulating layer INS1 may entirely cover the pixel circuit layer PCL including the first electrode PE (or the pixel electrode) or may entirely overlap the pixel circuit layer PCL.
  • the pixel circuit layer PCL may further include a bottom layer BML.
  • the bottom layer BML may be used as a light blocking member that blocks light emitted from the light emitting devices LD from proceeding to the transistors T.
  • the bottom layer BML may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal.
  • the material of the bottom layer BML is not limited to the above-described embodiment.
  • the bottom layer BML may be formed of a material that blocks or absorbs light.
  • the bottom layer BML may be a black matrix.
  • the pixel circuit layer PCL may further include a conductive pattern CP as shown in FIG. 7 .
  • the conductive pattern CP is provided in the second opening OPN2 and may be provided and/or formed on a portion of the first electrode PE (or the pixel electrode).
  • the conductive pattern CP is positioned on the inclined surface of the second opening OPN2 so as not to overlap the light emitting elements LD (or the light emitting area EMA of the pixel PXL) (or may be provided only on the pixel electrode).
  • the conductive pattern CP may be used as a reflective member for guiding the light emitted from the second end EP2 of each of the light emitting elements LD in the image display direction.
  • the conductive pattern CP may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive pattern CP may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal.
  • the conductive pattern CP may include the same or similar material to the second electrode CE (or common electrode) or one selected from materials exemplified as a constituent material of the second electrode CE (or common electrode). It may include more than one substance.
  • An encaps layer ENC may be provided and/or formed on the pixel circuit layer PCL.
  • the encap layer ENC may include a second insulating layer INS2 and a protective film PTF.
  • the second insulating layer INS2 may be provided and/or formed on the first insulating layer INS1 .
  • the second insulating layer INS2 may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). .
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylene ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the second insulating layer INS2 may be formed of a transparent insulating material to minimize loss of light traveling in the image display direction of the display device.
  • the second insulating layer INS2 may be designed to have a thickness greater than or equal to a predetermined level to reduce a step difference due to components disposed thereunder.
  • the second insulating layer INS2 may be provided as an organic insulating layer including an organic material.
  • the second insulating layer INS2 may be used as a reinforcing means to improve the mechanical strength of the pixel circuit layer PCL in the process of forming the second electrode CE (or common electrode) of the display device layer DPL.
  • the protective film PTF may be entirely provided on the second insulating layer INS2 to prevent impurity penetration and serve as a buffer from external impact.
  • the protective film PTF is positioned at the top of the display device, and may be positioned at the bottom of the display device when the intermediate layer CTL faces upward and the pixel circuit layer PCL faces downward.
  • the protective film PTF is attached to the components included in the pixel circuit layer PCL during the manufacturing process of the second electrode CE (or the common electrode) to protect the components, and after a series of processes are completed may be removed from the above configurations.
  • the protective film (PTF) may be made of, for example, a resin including PET having adhesiveness (or adhesiveness), but the embodiment is not limited thereto.
  • each of the light emitting elements LD is electrically connected to the second electrode CE (or the common electrode) by contacting (or directly in contact with) the second electrode CE (or the common electrode).
  • the first semiconductor layer 11 is positioned at the lower end in the length L direction of the light emitting device LD, and is in contact with (or directly in contact with) the first electrode PE (or the pixel electrode) and the first electrode (
  • the second semiconductor layer 13 electrically connected to the PE) (or the pixel electrode) may be positioned at the upper end in the length L direction of the corresponding light emitting device LD.
  • each of the light emitting elements LD may emit light with a luminance corresponding to the distributed current.
  • the first electrode PE (or the pixel electrode) may be defined as an anode electrically connecting the driving transistor Tdr and the light emitting devices LD
  • the second electrode CE (or the common electrode) electrode
  • the cathode that electrically connects the second power line PL2 and the light emitting devices LD.
  • each of the light emitting elements LD is positioned at the lower end in the length L direction, and the second end EP2 of the corresponding light emitting element LD is located at the length L direction.
  • each of the light emitting elements LD may be aligned in the third direction DR3 , for example, in a vertical direction in a cross-section. Accordingly, each of the light emitting devices LD may emit light in all regions where the active layer 12 is located.
  • Light emitted from the active layer 12 of each light emitting element LD and directed to the first end EP1 of the light emitting element LD is reflected by the second electrode CE (or common electrode) in a desired direction ( or the image display direction of the display device).
  • Light emitted from the active layer 12 of each light emitting element LD and directed to the second end EP2 of the corresponding light emitting element LD passes through the first electrode PE (or the common electrode) as it is and displays an image of the display device. You can proceed in the direction indicated. Accordingly, the amount (or intensity) of light emitted from each of the light emitting elements LD and traveling in the image display direction of the display device is increased, so that the light output efficiency of the pixel PXL may be improved.
  • the light emitted from the light emitting elements LD may proceed in the image display direction of the display device without being dispersed by the other components. Accordingly, the amount (or intensity) of light traveling in the image display direction of the display device may further increase, so that the light output efficiency of the pixel PXL may be further improved.
  • the light emitting devices LD are vertically aligned between the first electrode PE (or the pixel electrode) and the second electrode CE (or the common electrode), the pixel PXL ), the area occupied by the light emitting elements LD in the pixel area PXA (or the light emitting area EMA) may be reduced, so that the alignment area of the light emitting elements LD may be further secured.
  • a support member for guiding light emitted from the light emitting devices LD in a desired direction for example, a reflective barrier rib, etc.
  • a spatial constraint between components included in the pixel PXL for example, a CD (critical dimension, 'line width of each electrode or a width of a gap between the electrodes') between electrodes included in the pixel PXL) constraint
  • each pixel PXL emits light toward an upper portion of the pixel circuit layer PCL in the above-described embodiment, the embodiment is not limited thereto.
  • each pixel PXL may emit light toward the rear surface of the third insulating layer INS3 .
  • the second electrode CE (or the common electrode) may be made of a transparent conductive material, and the first electrode PE (or the pixel electrode) may be made of an opaque metal having a constant reflectance. Accordingly, light emitted from the first end EP1 of each of the light emitting elements LD may pass through the third insulating layer INS3 as it is, and emitted from the second end EP2 of the corresponding light emitting element LD.
  • the emitted light may be reflected by the first electrode PE (or the pixel electrode) in a desired direction (the rear direction of the third insulating layer INS3 ).
  • each pixel PXL may emit light toward the rear surface of the third insulating layer INS3 .
  • the first electrode PE (or the pixel electrode) may be a light guide member (or a reflective member) that guides light emitted from the light emitting devices LD in the rear direction of the third insulating layer INS3 .
  • FIG. 9 to 23 are schematic cross-sectional views sequentially illustrating a method of manufacturing the pixel of FIG. 5
  • FIG. 24 is a schematic cross-sectional view illustrating the method of manufacturing the pixel of FIG. 21 according to an embodiment.
  • the first substrate SUB1 in which the lower electrode LE is locally disposed on the first surface SF1 is prepared.
  • a first sub insulating layer SINS1 covering the lower electrode LE or overlapping the lower electrode LE is formed.
  • the first substrate SUB1 may be a rigid substrate or a flexible substrate including an insulating material.
  • the rigid substrate may be, for example, one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide.
  • the first substrate SUB1 may be a support substrate that supports the lower electrode LE and the light emitting devices LD during a series of processes, and may be formed of a rigid substrate such as glass. .
  • the lower electrode LE may be a first alignment electrode for aligning the light emitting devices LD in the pixel PXL.
  • the lower electrode LE may include a conductive material (or material).
  • the lower electrode LE may include the same or similar material to the gate electrode GE described with reference to FIGS. 5 to 8B , or at least one material selected from materials exemplified as constituent materials of the gate electrode GE. may include
  • the first sub insulating layer SINS1 may be an inorganic insulating layer including an inorganic material.
  • the first sub insulating layer SINS1 may include a material that can be easily peeled off in a substrate separation process using a laser.
  • a bank BNK including a first opening OPN1 is formed on the first sub insulating layer SINS1 .
  • the bank BNK may be a pixel defining layer defining the pixel area PXA or the emission area EMA between the pixel PXL and pixels (not shown) adjacent thereto.
  • the first opening OPN1 corresponds to the emission area EMA of the pixel PXL or coincides with the emission area EMA of the pixel PXL, and the first sub insulating layer SINS1 corresponding to the emission area EMA can be exposed.
  • the first opening OPN1 may be a region to which the light emitting devices LD are supplied (or input).
  • the light emitting elements LD are injected into the light emitting area EMA of the pixel PXL using an inkjet printing method or the like.
  • a nozzle is disposed on the first sub insulating layer SINS1 exposed by the first opening OPN1 , and the content INK is introduced into the emission area EMA of the pixel PXL through the nozzle (or supply).
  • the contents INK may be provided in a solution state.
  • the content INK may be an ink including a fluid solvent SLV and a plurality of light emitting devices LD included (or dispersed) in the solvent SLV.
  • the solvent SLV is liquid or fluid, and may have a viscosity such that the light emitting devices LD corresponding to the dispersoid can move in the solvent SLV.
  • the solvent SLV may include a material in which the light emitting devices LD can easily move in the solvent SLV by the electric field formed by the electric field forming means.
  • the solvent SLV may include an organic material that is cured by heat or light.
  • the solvent SLV (or the contents INK) may be provided in the form of filling the first opening OPN1 of the bank BNK.
  • the bank BNK and A second substrate SUB2 is disposed on the contents INK.
  • the second substrate SUB2 may be disposed on the first substrate SUB1 so that the upper electrode UE disposed on one surface faces the bank BNK and the contents INK.
  • the second substrate SUB2 may include the same material as or similar to that of the first substrate SUB1 , or may include one or more materials selected from the exemplified materials of the first substrate SUB1 .
  • the second substrate SUB2 may be a support substrate that stably supports the upper electrode UE during the process of aligning the light emitting devices LD.
  • the bank BNK may maintain a distance between the first substrate SUB1 and the second substrate SUB2 together with a spacer (not shown). In an embodiment in which the bank BNK is not provided, a distance between the first substrate SUB1 and the second substrate SUB2 may be maintained through only a spacer.
  • the second sub insulating layer SINS2 may include the same or similar material to the first sub insulating layer SINS1 .
  • the second sub insulating layer SINS2 may cover the upper electrode UE or overlap the upper electrode UE to protect the upper electrode UE.
  • the second sub insulating layer SINS2 may include a material that can be easily peeled off in a substrate separation process using a laser. In an embodiment, the second sub insulating layer SINS2 may be omitted.
  • the upper electrode UE may be a second alignment electrode for aligning the light emitting devices LD in the pixel PXL.
  • the upper electrode UE may be an electric field forming means for forming an electric field in the content INK together with the lower electrode LE.
  • the upper electrode UE may include a conductive material (or material).
  • the upper electrode UE may include the same or similar material to the lower electrode LE, but the embodiment is not limited thereto.
  • the upper electrode UE is entirely disposed on one surface of the second substrate SUB2 , and only in a region where the lower electrode LE locally disposed on the first surface SF1 of the first substrate SUB1 is located.
  • An electric field may be formed together with the lower electrode LE in the third direction DR3 (or a direction perpendicular to the cross-section).
  • the upper electrode UE may be disposed on the lower electrode LE in the third direction DR3 with the contents INK therebetween to overlap the lower electrode LE.
  • the alignment signal applied to the lower electrode LE and the alignment signal applied to the upper electrode UE have a voltage difference sufficient to form an electric field E between the lower electrode LE and the upper electrode UE and/or Alternatively, they may be signals having a phase difference.
  • alternating current or direct current power having a predetermined voltage and period is repeatedly applied to each of the lower electrode LE and the upper electrode UE several times, the lower electrode ( An electric field may be formed according to a potential difference between the LE) and the upper electrode UE.
  • the electric field E in the vertical direction between the lower electrode LE and the upper electrode UE. can be formed.
  • each of the light emitting devices LD dispersed in the fluid solvent SLV may be aligned along the length L direction.
  • the length L direction may be parallel to the third direction DR3 (or a direction perpendicular to the cross-section).
  • the light emitting devices LD may be aligned in the length L direction (or vertical direction) of the corresponding light emitting device LD.
  • the light emitting elements LD are aligned in the same direction between the lower electrode LE and the upper electrode UE, and first and second ends of the light emitting elements LD, respectively.
  • One end of the ones EP1 and EP2 may face the lower electrode LE and the other end may face the upper electrode UE.
  • the first end EP1 of each of the light emitting elements LD may face the lower electrode LE
  • the second end EP2 of each of the light emitting elements LD may face the upper electrode UE.
  • an n-type semiconductor layer doped with an n-type dopant may be positioned at the first end EP1 .
  • a p-type semiconductor layer doped with a p-type dopant and an ohmic contact electrode in ohmic contact with the p-type semiconductor layer for example, an additional electrode ( '15' in FIGS. 8A and 8B) may be located.
  • the light emitting devices LD are disposed only in the region where the lower electrode LE is located. can be sorted intensively. Accordingly, the first end EP1 of each light emitting device LD facing the lower electrode LE may be closely positioned with the first end EP1 of the light emitting devices LD adjacent thereto. In contrast, the second end EP2 of each light emitting device LD facing the upper electrode UE may be spaced apart from the second end EP2 of the light emitting devices LD adjacent thereto at a predetermined distance. .
  • each of the plurality of light emitting devices LD positioned between one lower electrode LE and one upper electrode UE has a first end positioned closely with the light emitting device LD adjacent to the lower electrode LE.
  • the first ends EP1 are clustered (or clustered) toward the lower electrode LE, and the second ends EP2 are spread toward the upper electrode UE.
  • the elements LD may be aligned between the lower electrode LE and the upper electrode UE.
  • the solvent SLV is cured by irradiating light or heat to the solvent SLV provided in the form of filling the first opening OPN1 of the bank BNK to cure the intermediate layer ( CTL) is formed.
  • the intermediate layer CTL formed by curing the solvent SLV may more stably fix the light emitting devices LD aligned in the length L direction. As the intermediate layer CTL covers all of the outer circumferential surface (or surface) of each of the light emitting devices LD or overlaps the outer circumferential surface (or surface) of each of the light emitting devices LD, each of the light emitting devices LD is exposed to the outside doesn't happen
  • the second substrate SUB2 including the upper electrode UE and the intermediate layer CTL are separated by a substrate separation process.
  • the substrate separation process may be performed using a laser lift-off method or the like.
  • the second sub insulating layer SINS2 and the intermediate layer CTL may be physically separated.
  • the second sub insulating layer SINS2 may lose its adhesive function when laser is irradiated.
  • the intermediate layer CTL and the bank BNK may be exposed by the above-described substrate separation process.
  • the bottom layer BML is formed on the bank BNK of the non-emission area NEMA of the pixel PXL.
  • the bottom layer BML may block light emitted from the light emitting devices LD from flowing into the pixel circuit layer PCL disposed thereon.
  • the bottom layer BML may include an opaque conductive material having a constant reflectance or a black matrix that blocks and/or absorbs light.
  • insulating layers including at least one transistor T and a second opening OPN2 are formed on the bottom layer BML, the bank BNK, and the middle layer CTL. do.
  • the insulating layers may include a buffer layer BFL, a gate insulating layer GI, and first and second interlayer insulating layers ILD1 and ILD2.
  • the second opening OPN2 may be formed by removing a portion of the above-described insulating layers corresponding to the emission area EMA of the pixel PXL.
  • the second opening OPN2 may correspond to the first opening OPN1 of the bank BNK or may coincide with the first opening OPN1 of the bank BNK.
  • a portion of the intermediate layer CTL exposed by the second opening OPN2 is removed through an etching process to remove the second end EP2 of each of the light emitting devices LD.
  • An exposed groove portion HM is formed.
  • an ashing process performed in an oxygen plasma atmosphere in order to easily remove a portion of the intermediate layer (CTL) made of an organic material may be applied, but the embodiment is not limited thereto.
  • various methods may be applied to the etching process within a range that does not affect the light emitting devices LD while removing a portion of the intermediate layer CTL.
  • each of the light emitting elements LD is It may not be directly affected by the plasma.
  • a contact area between the formed first electrodes PE may be further secured.
  • a first electrode PE (or a pixel electrode) is formed in the second opening OPN2 .
  • the first electrode PE (or the pixel electrode) may include a transparent conductive material (or material).
  • the first electrode PE (or pixel electrode) may be provided in the second opening OPN2 to electrically contact the second end EP2 of each of the light emitting devices LD exposed to the outside. Also, the first electrode PE (or the pixel electrode) may be in electrical contact with the second terminal ET2 of the driving transistor Tdr. The first electrode PE (or the pixel electrode) may electrically connect the second end EP2 of each of the light emitting devices LD and the driving transistor Tdr.
  • the first electrode PE (or the pixel electrode) may be used as a driving electrode for driving the light emitting devices LD.
  • the first electrode PE (or the pixel electrode) may be an anode.
  • the first insulating layer INS1 is completely formed on the first electrode PE (or the pixel electrode) and the second interlayer insulating layer ILD2 .
  • the first insulating layer INS1 covers the first electrode PE (or the pixel electrode) or overlaps the first electrode PE (or the pixel electrode) to cause corrosion of the first electrode PE (or the pixel electrode). can prevent
  • the first insulating layer INS1 may include an inorganic insulating layer including an inorganic material.
  • the encaps layer ENC is formed on the first insulating layer INS1 .
  • the encap layer ENC may include a second insulating layer INS2 and a protective film PTF.
  • the second insulating layer INS2 may be formed on the first insulating layer INS1 to reduce a step difference caused by the components disposed thereunder, for example, the pixel circuit layer PCL.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material.
  • the second insulating layer INS2 may improve the mechanical strength of the pixel circuit layer PCL in the process of manufacturing the second electrode CE (or the common electrode).
  • the protective film PTF may be entirely provided on the second insulating layer INS2 to prevent impurity penetration and serve as a buffer from external impact.
  • the first surface SF1 of the first substrate SUB1 moves downward.
  • the first substrate SUB1 is vertically rotated so that the second surface SF2 facing the first surface SF1 and facing the first surface SF1 faces upward. Accordingly, the protective film PTF may face downward in the third direction DR3 .
  • a substrate separation process is performed to separate the first substrate SUB1 including the lower electrode LE and the intermediate layer CTL.
  • the substrate separation process may be performed using a laser lift-off method or the like.
  • the first sub insulating layer SINS1 and the intermediate layer CTL may be physically separated.
  • the first sub insulating layer SINS1 may lose its adhesion function when laser is irradiated.
  • the bank BNK and the intermediate layer CTL may be exposed by the above-described substrate separation process.
  • the first end EP1 of each of the light emitting devices LD may be exposed by the above-described substrate separation process.
  • another portion of the intermediate layer CTL exposed to the outside through an etching process is removed to remove the first first of each of the light emitting devices LD as shown in FIG. 24 .
  • An additional groove portion AHM exposing the end portion EP1 may be formed.
  • the above-described etching process may be, for example, an ashing process performed in an oxygen plasma atmosphere, but the embodiment is not limited thereto.
  • a second electrode CE (or a common electrode) is formed over the bank BNK and the intermediate layer CTL.
  • the second electrode CE (or common electrode) is a common layer provided in common to the pixel PXL and adjacent pixels (not shown), and the voltage of the second driving power source (refer to 'VSS' in FIG. 4 ) is can be authorized
  • the second electrode CE (or the common electrode) may be in electrical contact with the exposed first end EP1 of each of the light emitting devices LD.
  • the second electrode CE (or common electrode) may be used as a driving electrode for driving the light emitting devices LD together with the first electrode PE (or pixel electrode).
  • the second electrode CE (or the common electrode) may be a cathode.
  • the second electrode CE (or the common electrode) may include an opaque conductive material (or material) having a constant reflectance.
  • the second electrode CE (or common electrode) is a light guide member that guides light traveling to the first end EP1 of each of the light emitting elements LD in the image display direction (eg, the front direction) of the display device. (or a reflective member).
  • a third insulating layer INS3 is formed entirely on the second electrode CE (or the common electrode).
  • the third insulating layer INS3 entirely covers the second electrode CE (or the common electrode) or overlaps the second electrode CE (or the common electrode) to the second electrode CE (or the common electrode). can protect
  • the third insulating layer INS3 is such that the protective film PTF faces upward in the third direction DR3 and the second electrode CE (or common electrode) faces downward. ) is rotated up and down.
  • the light emitting devices LD are aligned in a vertical direction so that the active layer of each light emitting device LD (refer to '12' in FIGS. 8A and 8B ) is located.
  • Light output efficiency may be further improved by allowing light to be emitted from all areas.
  • FIG. 25 is a cross-sectional view schematically illustrating a pixel according to an embodiment, and FIGS. 26 and 27 are schematic enlarged views of a portion EA2 of FIG. 25 .
  • first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • the pixel PXL may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • the substrate SUB may be a rigid substrate or a flexible substrate including a transparent insulating material.
  • the substrate SUB may include a pixel area PXA in which a pixel PXL is provided.
  • the pixel area PXA may include an emission area EMA and a non-emission area NEMA.
  • the pixel circuit layer PCL may include a buffer layer BFL, a pixel circuit including at least one transistor T (refer to 'PXC' in FIG. 4 ), and a protection layer PSV.
  • the buffer layer BFL may prevent impurities from diffusing into the transistor T.
  • the transistor T may include a driving transistor Tdr for controlling driving currents of the light emitting devices LD and a switching transistor Tsw electrically connected to the driving transistor Tdr.
  • Each of the driving transistor Tdr and the switching transistor Tsw may include a semiconductor pattern SCL, a gate electrode GE, and first and second terminals ET1 and ET2.
  • a passivation layer PSV may be included on the transistor T.
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the passivation layer PSV may be partially opened to expose the second terminal ET2 of the driving transistor Tdr.
  • a display device layer DPL may be provided and/or formed on the passivation layer PSV.
  • the display device layer DPL includes a first electrode PE (or a pixel electrode), a bank BNK, light emitting devices LD, an intermediate layer CTL, a second electrode CE (or a common electrode), and an insulating layer. It may include a layer (INS).
  • the first electrode PE (or pixel electrode) is provided on the passivation layer PSV, and is in electrical contact with the second terminal ET2 of the driving transistor Tdr exposed by the passivation layer PSV to drive the driving It may be electrically connected to the transistor Tdr.
  • the first electrode PE (or the pixel electrode) may be provided on the passivation layer PSV to correspond to the emission area EMA of the pixel PXL.
  • the first electrode PE (or the pixel electrode) is a light guide member (or reflection) that guides the light emitted from the light emitting devices LD in an image display direction (eg, a front direction) of the display device. absent) may be.
  • the first electrode PE (or the pixel electrode) may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal.
  • the first electrode PE (or pixel electrode) may include the same or similar material to the second electrode CE (or common electrode) described with reference to FIGS. 5 to 8B , or the second electrode CE (or common electrode). ) may include one or more materials selected from those exemplified as constituent materials.
  • the first electrode PE may electrically contact one end of each of the light emitting devices LD to be electrically connected to the light emitting devices LD.
  • the first electrode PE may electrically contact the second end EP2 of each of the light emitting devices LD to be electrically connected to the light emitting devices LD.
  • the bank BNK is located in the non-emission area NEMA of the pixel PXL, and defines the pixel area PXA or the light emission area EMA of the pixel PXL and adjacent pixels (not shown). partition) may be a pixel defining layer.
  • the bank BNK is a pixel defining layer or a dam defining a light emitting area EMA to which the light emitting devices LD are to be supplied in the process of supplying (or inputting) the light emitting devices LD to the pixel PXL. It may be a structure.
  • the bank BNK may include at least one light blocking material/or a reflective material to prevent light leakage failure between the pixel PXL and pixels adjacent thereto.
  • the bank BNK may include an opening OPN exposing a portion of the first electrode PE (or the pixel electrode).
  • the opening OPN may correspond to the emission area EMA of the pixel PXL.
  • the light emitting elements LD may be aligned and/or provided in the light emitting area EMA of the pixel PXL.
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale.
  • an additional electrode 15 , a second semiconductor layer 13 , an active layer 12 , and a first semiconductor layer ( 11) may include a sequentially stacked light emitting stacked pattern and an insulating film 14 surrounding an outer circumferential surface of the light emitting stacked pattern.
  • the first semiconductor layer 11 may be an n-type semiconductor layer doped with an n-type dopant
  • the second semiconductor layer 13 may be a p-type semiconductor layer doped with a p-type dopant.
  • the additional electrode 15 may be an ohmic contact electrode in ohmic contact with the second semiconductor layer 13 , but the embodiment is not limited thereto. In an embodiment, the additional electrode 15 may be a Schottky contact electrode.
  • each of the light emitting devices LD, along the length (L) direction, as shown in FIG. 27 , a first additional electrode 15 , a second semiconductor layer 13 , and an active layer 12 , , a first semiconductor layer 11 , and a second additional electrode 16 may include a light-emitting stacked pattern sequentially stacked, and an insulating layer 14 surrounding an outer circumferential surface of the light-emitting stacked pattern.
  • the first additional electrode 15 may be an ohmic contact electrode in ohmic contact with the second semiconductor layer 13
  • the second additional electrode 16 may be an ohmic contact electrode in ohmic contact with the first semiconductor layer 11 .
  • Each of the light emitting elements LD has a first electrode PE (or a pixel electrode) such that a length L direction of the corresponding light emitting element LD is parallel to the third direction DR3 (or a vertical direction when viewed in cross-section). ) and the second electrode CE (or common electrode).
  • each of the light emitting devices LD may include a first end EP1 and a second end EP2 facing each other in the length L direction.
  • the first end EP1 is located at the upper end of the light emitting element LD in the length L direction
  • the second end EP2 is the lower end of the light emitting element LD in the length L direction.
  • the first semiconductor layer 11 of each of the light emitting devices LD is located at the first end EP1 of the corresponding light emitting device LD
  • the first semiconductor layer 11 of each of the light emitting devices LD The second semiconductor layer 13 and the additional electrode 15 may be positioned at the second end EP2 of the corresponding light emitting device LD.
  • the first semiconductor layer 11 of each of the light emitting elements LD is located on the upper end of the corresponding light emitting element LD, and the additional electrode 15 of each of the light emitting elements LD is located on the lower end of the corresponding light emitting element LD.
  • the first semiconductor layer 11 and the second additional electrode 16 of each of the light emitting devices LD are disposed at the first end EP1 of the corresponding light emitting device LD.
  • the second semiconductor layer 13 and the first additional electrode 15 of each of the light emitting devices LD may be disposed at the second end EP2 of the corresponding light emitting device LD.
  • the second additional electrode 16 of each of the light emitting elements LD is located at an upper end of the corresponding light emitting element LD, and the first additional electrode 15 of each of the light emitting elements LD is disposed on the corresponding light emitting element LD. It may be located at the bottom.
  • the intermediate layer CTL is positioned between the first electrode PE (or the pixel electrode) and the second electrode CE (or the common electrode), and covers the light emitting devices LD or overlaps the light emitting devices LD. It may be provided in the form of The intermediate layer CTL is provided in the light emitting area EMA of the pixel PXL, and may be provided to fill a space between the first electrode PE (or the pixel electrode) and the second electrode CE (or the common electrode). there is. For example, the intermediate layer CTL may be provided to fill the opening OPN of the bank BNK.
  • the intermediate layer CTL supplies (or injects) a fluid solution (or mixed solution) in which the light emitting elements LD are dispersed to the light emitting area EMA of the pixel PXL, and then aligns the light emitting elements LD. It may be formed and/or provided by being cured by heat or light in the process.
  • the intermediate layer CTL is provided to fill the opening OPN of the bank BNK and may be cured in the opening OPN after alignment of the light emitting devices LD is completed.
  • the intermediate layer (CTL) may include at least one of a photocurable resin including a photopolymerization initiator that is crosslinked and cured by light such as UV, or a thermosetting polymer resin including a thermal polymerization initiator that initiates a curing reaction by heat. there is.
  • the intermediate layer CTL may prevent separation of each of the light emitting devices LD while stably fixing the light emitting devices LD aligned in the third direction DR3 .
  • the intermediate layer CTL may include a groove HM exposing upper ends of each of the light emitting devices LD to the outside. As shown in FIG.
  • the first semiconductor layer 11 is positioned at the upper end of each of the light emitting devices LD exposed by the groove HM of the intermediate layer CTL, for example, the first end EP1 , or As shown in FIG. 27 , the second additional electrode 16 may be positioned.
  • a second electrode CE (or a common electrode) may be provided and/or formed entirely on the bank BNK and the intermediate layer CTL.
  • the second electrode CE may be a common layer provided in common to the pixel PXL and pixels adjacent thereto.
  • the second electrode CE (or the common electrode) may be a cathode.
  • the second electrode CE (or common electrode) is electrically connected to a second driving power source (refer to 'VSS' in FIG. 4 ) so that the voltage of the second driving power source VSS is adjusted to the second electrode CE (or common electrode).
  • the second electrode CE (or the common electrode) may be in electrical contact with the first end EP1 of each of the light emitting devices LD exposed by the groove HM of the intermediate layer CTL.
  • the second electrode CE (or the common electrode) may electrically contact the first semiconductor layer 11 of each of the light emitting devices LD as shown in FIG. 26 or as shown in FIG. 27 .
  • Each of the light emitting elements LD may be in electrical contact with the second additional electrode 16 .
  • the second electrode CE (or common electrode) emits light from each of the light emitting elements LD and reflects light reflected in a desired direction by the first electrode PE (or pixel electrode) to display an image of the display device without loss It may be composed of various transparent conductive materials (or materials) to allow it to proceed in a direction.
  • the second electrode CE (or the common electrode) may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • At least one of various transparent conductive materials (or materials) including (indium gallium zinc oxide, IGZO), indium tin zinc oxide (ITZO), etc. may be configured to be transparent or translucent.
  • the material of the second electrode CE (or the common electrode) is not limited to the above-described embodiment.
  • An insulating layer INS may be provided and/or formed on the second electrode CE (or the common electrode).
  • the insulating layer INS may be provided and/or formed on the second electrode CE (or the common electrode) to protect the second electrode CE (or the common electrode).
  • the insulating layer INS may be an inorganic insulating layer including an inorganic material.
  • the insulating layer INS may include at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). there is.
  • the material of the insulating layer INS is not limited to the above-described embodiments.
  • the insulating layer INS may be an organic insulating layer including an organic material.
  • the insulating layer INS may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the display device layer DPL may be configured to selectively further include an optical layer in addition to the insulating layer INS.
  • the display device layer DPL may further include a color conversion layer including color conversion particles that convert light emitted from the light emitting devices LD into light of a specific color.
  • At least one overcoat layer (eg, a layer for planarizing the upper surface of the display device layer DPL) may be further disposed on the insulating layer INS.
  • the light emitting devices LD are disposed in a vertical direction (eg, in the third direction DR3 ) between the first electrode PE (or the pixel electrode) and the second electrode CE (or the common electrode). )), the area occupied by the light emitting elements LD in the pixel area PXA (or the light emitting area EMA) of the pixel PXL is reduced, so that the alignment area of the light emitting elements LD is further secured.
  • a support member for guiding the light emitted from the light emitting devices LD in a desired direction for example, a reflective barrier rib, etc.
  • a spatial constraint between components included in the pixel PXL for example, a CD (critical dimension, 'line width of each electrode or a width of a gap between the electrodes') between electrodes included in the pixel PXL) constraint

Abstract

표시 장치는 복수의 화소들을 포함할 수 있다. 상기 복수의 화소들 각각은, 길이 방향으로 배치된 제1 단부와 제2 단부를 각각 구비한 발광 소자들; 상기 발광 소자들 각각의 일부를 노출하며, 상기 발광 소자들 각각을 상기 길이 방향으로 고정하는 중간층; 상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 하나의 단부와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층; 상기 트랜지스터 상에 제공되며, 상기 트랜지스터와 전기적으로 연결된 제1 전극; 및 상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 나머지 단부와 전기적으로 연결되는 제2 전극을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 물질을 포함하고 서로 상이한 층에 배치될 수 있다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 출광 효율을 향상시킬 수 있는 표시 장치를 제공한다.
또한, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공한다.
실시예에 따른 표시 장치는, 복수의 화소들을 포함할 수 있다. 상기 복수의 화소들 각각은, 길이 방향으로 배치된 제1 단부와 제2 단부를 각각 구비한 발광 소자들; 상기 발광 소자들 각각의 일부를 노출하며, 상기 발광 소자들 각각을 상기 길이 방향으로 고정하는 중간층; 상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 하나의 단부와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층; 상기 트랜지스터 상에 제공되며, 상기 트랜지스터와 전기적으로 연결된 제1 전극; 및 상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 나머지 단부와 전기적으로 연결되는 제2 전극을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 물질을 포함하고 서로 상이한 층에 배치될 수 있다.
상기 제1 및 제2 전극들 중 하나의 전극은 투명 도전성 물질을 포함할 수 있고, 상기 제1 및 제2 전극들 중 나머지 전극은 불투명 도전성 물질을 포함할 수 있다.
상기 중간층은 경화성 물질을 포함할 수 있다.
상기 화소 회로층은 상기 발광 소자들 및 상기 중간층 상에 위치할 수 있다. 상기 제1 전극은 상기 발광 소자들 상부에 위치하고, 상기 제2 전극은 상기 발광 소자들을 하부에 위치할 수 있으며, 상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 위치할 수 있다.
상기 제1 전극은 투명 도전성 물질을 포함할 수 있고, 상기 제2 전극은 불투명 도전성 물질을 포함할 수 있다.
상기 제2 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부 방향으로 반사할 수 있다.
상기 발광 소자들 각각은, 상기 제1 전극과 접촉하고 상기 제1 전극과 전기적으로 연결되는 제1 반도체층; 상기 제2 전극과 접촉하고 상기 제2 전극과 전기적으로 연결되는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치한 활성층을 포함할 수 있다. 여기서, 상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층일 수 있고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
상기 발광 소자들 각각의 상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치할 수 있고, 상기 발광 소자들 각각의 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치할 수 있다. 또한, 상기 제1 반도체층은 상기 발광 소자들 각각의 상기 제1 단부에 위치할 수 있고, 상기 제2 반도체층은 상기 발광 소자들 각각의 상기 제2 단부에 위치할 수 있다.
상기 화소 회로층은 적어도 하나의 절연층을 포함할 수 있다. 상기 적어도 하나의 절연층은 상기 발광 소자들과 중첩하는 영역에서 일부가 제거된 제1 개구부를 포함할 수 있다. 또한, 상기 제1 전극은 상기 적어도 하나의 절연층의 상기 제1 개구부 내에서 상기 발광 소자들 각각의 제1 단부 상에 배치할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 적어도 하나의 절연층의 상기 제1 개구부 내에서 상기 제1 전극의 적어도 일부 상에 배치된 도전 패턴을 더 포함할 수 있다. 또한, 단면 상에서 볼 때, 상기 도전 패턴은 상기 발광 소자들과 중첩하지 않을 수 있다.
상기 표시 장치는 상기 제2 전극과 상기 화소 회로층 사이에 위치하고, 상기 발광 소자들의 주변을 둘러싸며 상기 제2 전극의 일부를 노출하는 제2 개구부를 포함하는 뱅크; 상기 제1 전극과 중첩하는 제1 보호층; 상기 제1 보호층 상부에 위치한 제2 보호층; 및 상기 제2 전극과 중첩하는 제3 보호층을 포함할 수 있다. 여기서, 상기 중간층은 상기 뱅크의 상기 제2 개구부를 채우는 형태로 제공되며, 상기 발광 소자들 각각의 제1 단부를 노출하는 홈부를 포함할 수 있다.
상기 적어도 하나의 절연층의 상기 제1 개구부는 상기 뱅크의 상기 제2 개구부와 일치할 수 있다.
상기 중간층은 상기 제2 전극과 상기 화소 회로층 사이에 배치되며, 상기 발광 소자들 각각의 제1 단부를 노출할 수 있다.
일 실시예에 있어서, 상기 화소 회로층은 상기 뱅크와 상기 화소 회로층 사이에 제공되며, 상기 트랜지스터와 중첩하는 광 차단 부재를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 복수의 화소들이 배치된 기판을 더 포함할 수 있다.
상기 화소 회로층은 상기 기판과 상기 발광 소자들 사이에 위치할 수 있고, 상기 제1 전극은 상기 발광 소자들 하부에 위치하고, 상기 제2 전극은 상기 발광 소자들 상부에 위치할 수 있으며, 상기 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이에 위치할 수 있다.
일 실시예에 있어서, 상기 제1 전극은 불투명 도전성 물질을 포함할 수 있고, 상기 제2 전극은 투명 도전성 물질을 포함할 수 있다. 여기서, 상기 제1 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부로 반사할 수 있다.
일 실시예에 있어서, 상기 발광 소자들 각각은, p형 도펀트가 도핑되고 상기 제1 전극과 접촉하며 상기 제1 전극과 전기적으로 연결된 p형 반도체층; n형 도펀트가 도핑되고 상기 제2 전극과 접촉하며 상기 제2 전극과 전기적으로 연결된 n형 반도체층; 및 상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함할 수 있다. 상기 발광 소자들 각각의 상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 하단부에 위치할 수 있고, 상기 발광 소자들 각각의 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 상단부에 위치할 수 있다. 또한, 상기 p형 반도체층은 상기 발광 소자들 각각의 상기 제1 단부에 위치할 수 있고, 상기 n형 반도체층은 상기 발광 소자들 각각의 상기 제2 단부에 위치할 수 있다.
상술한 표시 장치는, 제1 기판의 제1 면 상에 하부 전극을 형성하고, 상기 하부 전극 및 상기 기판의 상기 제1 면 상에 보조 절연층을 형성하는 단계; 상기 하부 전극 상의 상기 보조 절연층을 노출하는 제1 개구부를 포함한 뱅크를 형성하는 단계; 용매 및 상기 용매 내에 분산된 발광 소자들을 상기 뱅크의 상기 제1 개구부 내에 공급하는 단계; 일면 상에 배치된 상부 전극을 포함한 제2 기판을 준비하고 상기 상부 전극이 상기 뱅크 및 상기 용매와 마주보도록 상기 제2 기판을 상기 제1 기판 상부에 배치하는 단계; 상기 하부 전극과 상기 상부 전극 각각에 정렬 신호를 인가하여 상기 하부 전극과 상기 상부 전극 사이에 수직 방향으로 전계를 형성하여 상기 발광 소자들 각각의 길이 방향이 상기 수직 방향과 평행하도록 상기 발광 소자들을 정렬하는 단계; 상기 용매를 경화하여 중간층을 형성하는 단계; 제1 레이저 리프트 오프 공정을 통해 상기 상부 전극을 포함한 상기 제2 기판을 제거하여 상기 중간층 및 상기 뱅크를 노출하는 단계; 상기 중간층 및 노출된 상기 뱅크 상에 적어도 하나의 트랜지스터와 적어도 하나의 절연층을 포함한 화소 회로층을 형성하는 단계; 상기 적어도 하나의 절연층의 일부를 제거하여 상기 중간층의 일부를 노출하는 단계; 노출된 상기 중간층의 일부를 제거하여 상기 발광 소자들 각각의 일 단부를 노출하는 단계; 노출된 상기 발광 소자들 일 단부와 전기적으로 연결되는 제1 전극을 형성하는 단계; 상기 제1 전극 상에 제1 보호층을 형성하는 단계; 상기 제1 기판의 상기 제1 면과 마주보는 제2 면이 상부를 향하도록 상기 제1 기판을 상하 회전하는 단계; 제2 레이저 리프트 오프 공정으로 상기 하부 전극을 포함한 상기 제1 기판을 제거하여 상기 발광 소자들 각각의 타 단부를 노출하는 단계; 상기 발광 소자들 각각의 타 단부 상에 제2 전극을 형성하고 상기 제2 전극 상에 제2 보호층을 형성하는 단계; 및 상기 화소 회로층이 상부를 향하고 상기 발광 소자들이 하부를 향하도록 상기 제2 보호층을 상하 회전하는 단계를 포함하여 제조될 수 있다.
상기 제1 전극은 투명 도전성 물질을 포함하고, 상기 제2 전극은 불투명 도전성 물질을 포함할 수 있다.
상기 발광 소자들 각각은 p형 도펀트가 도핑되고 상기 제1 전극과 접촉하며 상기 제1 전극과 전기적으로 연결된 p형 반도체층; n형 도펀트가 도핑되고 상기 제2 전극과 접촉하며 상기 제2 전극과 전기적으로 연결된 n형 반도체층; 상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함할 수 있다. 상기 발광 소자들 각각의 상기 일 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치할 수 있고, 상기 발광 소자들 각각의 상기 타 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치할 수 있다. 상기 p형 반도체층은 상기 발광 소자들 각각의 상기 일 단부와 일치하고, 상기 n형 반도체층은 상기 발광 소자들 각각의 타 단부와 일치할 수 있다.
실시예에 따른 표시 장치 및 그의 제조 방법은 길이 방향으로 발광 소자들을 정렬하여 각 발광 소자에서 방출된 광의 손실을 줄여 화상 표시 방향으로 진행하는 광의 양(또는 세기)을 더욱 확보하여 출광 효율을 향상시킬 수 있다.
일 예로, 상술한 실시예에 따르면, 제1 전극(또는 화소 전극)과 제2 전극(또는 공통 전극) 사이에서 각 발광 소자가 차지하는 면적을 줄여 고해상도 및 고정세의 표시 장치가 용이하게 구현될 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 개략적인 단면도이다.
도 3은 실시예에 따른 표시 장치를 도시한 것으로, 예를 들어, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
도 5 내지 도 7은 실시예에 따른 화소를 개략적으로 도시한 단면도들이다.
도 8a 및 도 8b는 도 5의 EA1 부분의 개략적인 확대도들이다.
도 9 내지 도 23은 도 5의 화소의 제조 방법을 순차적으로 나타낸 개략적인 단면도들이다.
도 24는 도 21의 제조 방법을 실시예에 따라 나타내는 개략적인 단면도이다.
도 25는 실시예에 따른 화소를 개략적으로 도시한 단면도이다.
도 26 및 도 27은 도 25의 EA2 부분의 개략적인 확대도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 개략적인 단면도이다.
실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 위치하고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(일 예로, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 실시예에 있어서, 길이(L) 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에서, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 예를 들어, 실시예에서, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)이 더 포함될 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 실시예에서, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에서, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에서, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 예를 들어, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 예를 들어, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에서, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 예를 들어, 실시예에서 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 예를 들어, 실시예에서, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 산화타이타늄(TiOx) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에서, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함할 수도 있다.
실시예에서, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 예를 들어 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 실시예에서, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 실시예에 따른 표시 장치를 도시한 것으로, 예를 들어, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 전기적으로 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 실시예가 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 실시예가 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있으나, 실시예가 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 전기적으로 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 전기적으로 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 전기적으로 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 전기적으로 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(PenTile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 실시예가 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 실시예가 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 4에서는, 도 3에 도시된 화소들(PXL) 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 4를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 예를 들어, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에서, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 전기적으로 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬로 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 전기적으로 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬로 전기적으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 전기적으로 연결된 실시예를 도시하였으나, 실시예가 이에 한정되지는 않는다. 실시예에서, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 전기적으로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 전기적으로 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 전기적으로 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 전기적으로 접속될 수 있다. 예를 들어, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 전기적으로 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 전기적으로 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 전기적으로 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접전기적으로 속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 전기적으로 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 전기적으로 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 전기적으로 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 전기적으로 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 전기적으로 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 전기적으로 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 전기적으로 접속될 수 있고, 다른 전극은 제1 노드(N1)에 전기적으로 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 4에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 실시예가 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 예를 들어, 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 전기적으로 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 전기적으로 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
예를 들어, 도 4에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 전기적으로 연결된 실시예를 도시하였으나, 실시예가 이에 한정되지는 않는다. 실시예에서, 발광 유닛(EMU)은 서로 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 예를 들어, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
실시예에 적용될 수 있는 화소(PXL)의 구조가 도 4에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 전기적으로 접속(또는 직접 전기적으로 접속)될 수도 있다.
도 5 내지 도 7은 실시예에 따른 화소를 개략적으로 도시한 단면도들이며, 도 8a 및 도 8b는 도 5의 EA1 부분의 개략적인 확대도들이다.
실시예에 있어서는, 설명의 편의를 위해 단면 상에서의 화소 회로층(PCL)의 주요 면과 평행한 방향을 제1 방향(DR1)으로, 단면 상에서의 발광 소자들(LD)의 길이(L) 방향과 평행한 방향을 제3 방향(DR3)으로, 제1 및 제3 방향들(DR1, DR3)에 수직한 방향을 제2 방향(DR2)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 5 내지 도 8b에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 실시예가 이에 한정되는 것은 아니다.
실시예에 있어서, 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
예를 들어, 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미할 수 있고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 5 내지 도 8b를 참조하면, 실시예에 따른 화소(PXL)는 제3 절연층(INS3), 표시 소자층(DPL), 화소 회로층(PCL), 및 인캡층(ENC)을 포함할 수 있다. 제3 절연층(INS3), 표시 소자층(DPL), 화소 회로층(PCL), 및 인캡층(ENC)은 화소(PXL)가 제공되는 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA)과 상기 발광 영역(EMA)에 인접한 비발광 영역(NEMA)을 포함할 수 있다.
제3 절연층(INS3)은 표시 소자층(DPL)의 일면 상에 제공 및/또는 형성되어 상기 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 전극(CE)(또는 공통 전극)을 보호할 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제3 절연층(INS3)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에서, 제3 절연층(INS3)은 유기 재료를 포함한 유기 절연막일 수도 있다. 제3 절연층(INS3)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제3 절연층(INS3)은 제2 전극(CE)(또는 공통 전극)을 전면적으로 커버하도록 표시 소자층(DPL)의 일면(일 예로, 하부면) 상에 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 제2 전극(CE)(또는 공통 전극), 복수의 발광 소자들(LD), 및 중간층(CTL)을 포함할 수 있다. 표시 소자층(DPL)은 뱅크(BNK)를 선택적으로 구비할 수 있다.
제2 전극(CE)(또는 공통 전극)은 제3 절연층(INS3)의 일면 상에 전면적으로 제공될 수 있다. 제2 전극(CE)(또는 공통 전극)은 화소(PXL)와 그에 인접한 화소들(미도시)에 공통으로 제공되는 공통층일 수 있다. 실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 캐소드일 수 있다. 제2 전극(CE)(또는 공통 전극)은 도 4를 참고하여 설명한 제2 전극(EL2)과 동일한 구성일 수 있다. 이에 따라, 제2 전극(CE)(또는 공통 전극)이 제2 구동 전원(도 4의 'VSS' 참고)과 전기적으로 접속되어 상기 제2 구동 전원(VSS)의 전압이 상기 제2 전극(CE)(또는 공통 전극)으로 전달될 수 있다. 제2 전극(CE)(또는 공통 전극)은 별도의 연결 수단(일 예로, 컨택 홀 및 브릿지 전극 등)을 이용하여 비표시 영역(도 3의 'NDA' 참고)에 위치하는 구동 전압 배선(미도시)과 전기적으로 연결되어 상기 구동 전압 배선에 인가되는 제2 구동 전원(VSS)의 전압을 전달받을 수 있다. 실시예에서, 제2 전극(CE)(또는 공통 전극)은 외부의 구동부와 전기적으로 연결되어(또는 직접 전기적으로 연결되어) 상기 구동부로부터 제2 구동 전원(VSS)의 전압을 전달받을 수도 있다.
예를 들어, 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 유도하는 광 가이드 부재(또는 반사 부재)일 수 있다. 이를 위하여 제2 전극(CE)(또는 공통 전극)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에서, 제2 전극(CE)(또는 공통 전극)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제2 전극(CE)(또는 공통 전극)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수 있다.
실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각의 일부와 접촉하여 상기 발광 소자들(LD) 각각과 전기적으로 연결될 수 있다. 일 예로, 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각의 제1 단부(EP1)와 접촉하여 상기 발광 소자들(LD)과 전기적으로 연결될 수 있다.
뱅크(BNK)는 화소(PXL)의 비발광 영역(NEMA)에 위치할 수 있다. 뱅크(BNK)는 화소(PXL)와 그에 인접한 화소들(미도시) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 실시예에 있어서, 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자들(LD)을 포함한 용액(또는 혼합액)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하여 화소(PXL)와 그에 인접한 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 있어서, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 화소(PXL)의 화소 영역(PXA)에서 뱅크(BNK)의 하부에 위치한 구성, 일 예로, 제2 전극(CE)(또는 공통 전극)의 일부를 노출하는 제1 개구부(OPN1)를 포함할 수 있다. 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제1 개구부(OPN1)는 서로 대응될 수 있다. 상술한 뱅크(BNK)는 실시예에서 생략될 수도 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
화소(PXL)가 제공되는 화소 영역(PXA)(또는 발광 영역(EMA))에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 화소 영역(PX)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 있어서, 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 방출할 수 있다. 실시예에 있어서, 발광 소자들(LD) 각각은 단파장대의 청색 광을 방출할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
발광 소자들(LD) 각각은 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)이 순차적으로 적층된 발광 적층 패턴 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 실시예에 있어서, 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층이고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층이며, 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉하는 오믹 컨택 전극일 수 있다.
발광 소자들(LD) 각각은, 해당 발광 소자(LD)의 길이(L) 방향이 제3 방향(DR3)(또는 단면 상에서 볼 때 수직 방향)과 평행하도록 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이에 정렬될 수 있다.
실시예에 있어서, 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)는 동일한 선(또는 면) 상에 위치하지 않고 상이한 선(또는 면) 상에 위치할 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향으로 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 단면 상에서 볼 때, 제1 단부(EP1)는 해당 발광 소자(LD)의 길이(L) 방향으로 하단부에 위치하고, 제2 단부(EP2)는 해당 발광 소자(LD)의 길이(L) 방향으로 상단부에 위치할 수 있다. 제1 단부(EP1)는 제2 전극(CE)(또는 공통 전극)과 전기적으로 접촉하며, 제2 단부(EP2)는 화소 회로층(PCL)의 일부 구성, 일 예로, 제1 전극(PE)(또는 화소 전극)과 전기적으로 접촉할 수 있다.
발광 소자들(LD)은 화소(PXL)의 발광 영역(EMA)에서 중간층(CTL)에 의해 안정적으로 고정될 수 있다.
중간층(CTL)은 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이에 위치하며, 발광 소자들(LD)을 커버하는 형태로 제공될 수 있다. 중간층(CTL)은 화소(PXL)의 발광 영역(EMA)에 제공되며, 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이를 채우는 형태로 제공될 수 있다. 일 예로, 중간층(CTL)은, 도 5 및 도 7에 도시된 바와 같이, 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공될 수 있다. 다만, 실시예가 이에 한정되는 것은 아니다. 표시 소자층(DPL)이 뱅크(BNK)를 구비하지 않을 경우, 중간층(CTL)은 도 6에 도시된 바와 같이, 화소(PXL)의 화소 영역(PXA)에서 제2 전극(CE)(또는 공통 전극)과 화소 회로층(PCL) 사이를 전체적으로 채우는 형태로 제공될 수도 있다.
중간층(CTL)은 발광 소자들(LD)이 분산된 유동성의 용액(또는 혼합액)을 화소(PXL)의 발광 영역(EMA)에 공급(또는 투입)한 후, 발광 소자들(LD)을 정렬하는 과정에서 경화되어 형성 및/또는 제공될 수 있다. 중간층(CTL)은 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공되어 발광 소자들(LD)의 정렬이 완료된 이후 상기 제1 개구부(OPN1) 내에서 경화될 수 있다.
실시예에 있어서, 중간층(CTL)은 유기 물질로 이루어질 수 있다. 유기 물질은, 일 예로, UV 등과 같은 광에 의해 가교 및 경화되는 광중합 개시제를 포함한 광 경화성 수지 또는 열에 의해 경화 반응을 개시하는 열중합 개시제를 포함한 열 경화성 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 열 경화성 수지는 유기물로 구성된 에폭시 수지, 아미노 수지, 페놀 수지, 폴리에스테르 수지 등을 포함할 수 있다. 중간층(CTL)은 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)을 제3 방향(DR3)(또는 단면 상에서의 수직 방향)으로 정렬(또는 배치)한 후 UV와 같은 광 또는 열에 의해 경화될 수 있다. 이로 인하여, 중간층(CTL)은 제3 방향(DR3)으로 정렬된 발광 소자들(LD)을 안정적으로 고정하면서 발광 소자들(LD) 각각의 이탈을 방지할 수 있다.
중간층(CTL)은 제3 방향(DR3)으로 적절한 두께(d1), 일 예로, 10㎛ 정도의 두께를 가질 수 있으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 중간층(CTL)은 발광 소자들(LD) 각각의 길이(L) 보다 두꺼운 두께를 갖도록 설계될 수 있다. 실시예에 있어서, 중간층(CTL)은 발광 소자들(LD) 각각의 일부를 외부로 노출하는 홈부(HM)를 포함할 수 있다. 상기 홈부(HM)를 포함한 중간층(CTL)의 두께(d2)는 발광 소자들(LD) 각각의 길이(L)보다 작을 수(또는 얇을 수) 있다.
중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 일 단부, 일 예로 제2 단부(EP2)에는 제2 반도체층(13)과 추가 전극(15)이 위치할 수 있다.
실시예에 있어서, 중간층(CTL)은 도 8b에 도시된 바와 같이, 발광 소자들(LD) 각각의 다른 일부를 외부로 노출하는 추가 홈부(AHM)를 포함할 수도 있다. 중간층(CTL)의 추가 홈부(AHM)에 의해 노출된 발광 소자들(LD) 각각의 다른 일부는 해당 발광 소자(LD)의 제1 단부(EP1)일 수 있다. 여기서, 상기 제1 단부(EP1)에는 제1 반도체층(11)이 위치할 수 있다. 홈부(HM) 및 추가 홈부(AHM)를 포함한 중간층(CTL)의 두께(d3)는 발광 소자들(LD) 각각의 길이(L)보다 더욱 작을 수(또는 얇을 수) 있다. 중간층(CTL)에 홈부(HM)를 형성하는 방법에 대한 상세한 설명은 도 18을 참고하여 후술하고, 중간층(CTL)에 추가 홈부(AHM)를 형성하는 방법에 대한 상세한 설명은 도 21 및 도 24를 참고하여 후술한다.
뱅크(BNK) 및 중간층(CTL) 상에는 화소 회로층(PCL)이 제공 및/또는 형성될 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 적어도 하나의 트랜지스터(T), 제1 전극(PE)(또는 화소 전극), 및 제1 절연층(INS1)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 실시예에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 구동 트랜지스터(Tdr)는 도 4를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 스위칭 트랜지스터(Tsw)는 도 4를 참고하여 설명한 제2 트랜지스터(T2)일 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 하나의 전극일 수 있으며, 제2 단자(ET2)는 나머지 전극일 수 있다. 일 예로, 제1 단자(ET1)가 소스 전극이면, 제2 단자(ET2)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 전기적으로 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 전기적으로 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 전기적으로 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 전기적으로 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 전기적으로 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일하거나 유사한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일하거나 유사한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 있어서, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일하거나 유사한 물질을 포함할 수 있으나, 실시예가 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 트랜지스터(T)의 제1 및 제2 단자들(ET1, ET2)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 트랜지스터(T)의 제1 단자(ET1)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 상기 트랜지스터(T)의 제2 단자(ET2)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 트랜지스터(T)의 제2 단자(ET2)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
실시예에 있어서, 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터일 수 있으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 실시예가 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
화소 회로층(PCL)은 제2 개구부(OPN2)를 포함할 수 있다. 제2 개구부(OPN2)는 화소(PXL)의 발광 영역(EMA)에 대응되는 절연층들의 일부를 제거하는 방식으로 형성될 수 있다. 일 예로, 제2 개구부(OPN2)는 발광 영역(EMA)에서 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)이 제거됨으로써 형성될 수 있다. 실시예에 있어서, 제2 개구부(OPN2)는 제1 개구부(OPN1)에 대응되거나 상기 제1 개구부(OPN1)와 일치할 수 있다. 이에 따라, 제1 개구부(OPN1)를 채우는 형태로 제공된 중간층(CTL)이 외부로 노출될 수 있다. 중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)가 노출될 수 있다.
제1 전극(PE)(또는 화소 전극)은 노출된 상기 발광 소자들(LD)의 각각의 제2 단부(EP2)와 전기적으로 접촉하도록 제2 개구부(OPN2) 내에 제공 및/또는 형성될 수 있다. 제1 전극(PE)(또는 화소 전극)은 제2 개구부(OPN2) 내에 제공되어 중간층(CTL)의 적어도 일부 및 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)와 전기적으로 접촉할 수 있다. 제1 전극(PE)(또는 화소 전극)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 전기적으로 접촉할 수 있다. 실시예에 있어서, 제1 전극(PE)(또는 화소 전극)은 애노드일 수 있다. 제1 전극(PE)(또는 화소 전극)은 도 4를 참고하여 설명한 제1 전극(EL1)과 동일한 구성 또는 구조일 수 있다.
제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각으로부터 방출되어 제2 전극(CE)(또는 공통 전극)에 의해 목적하는 방향으로 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 제1 전극(PE)(또는 화소 전극)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 전극(PE)(또는 화소 전극)의 재료가 상술한 실시예에 한정되는 것은 아니다.
제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제1 절연층(INS1)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제1 절연층(INS1)은 제1 전극(PE)(또는 화소 전극)을 포함한 화소 회로층(PCL)을 전체적으로 커버하거나 상기 화소 회로층(PCL)과 전체적으로 중첩할 수 있다.
화소 회로층(PCL)은 바텀층(BML)을 더 포함할 수 있다.
바텀층(BML)은 발광 소자들(LD)에서 방출된 광이 트랜지스터들(T)로 진행하는 것을 차단하는 광 차단 부재로 활용될 수 있다. 바텀층(BML)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 다만, 바텀층(BML)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 있어서, 바텀층(BML)은 광을 차단 또는 흡수하는 물질로 구성될 수도 있다. 일 예로, 바텀층(BML)은 블랙 매트릭스일 수도 있다.
실시예에 있어서, 화소 회로층(PCL)은 도 7에 도시된 바와 같이 도전 패턴(CP)을 더 포함할 수도 있다.
도전 패턴(CP)은 제2 개구부(OPN2) 내에 제공되며 제1 전극(PE)(또는 화소 전극)의 일부 상에 제공 및/또는 형성될 수 있다. 일 예로, 도전 패턴(CP)은 발광 소자들(LD)(또는 화소(PXL)의 발광 영역(EMA))과 중첩하지 않도록 제2 개구부(OPN2)의 경사면에 위치한 제1 전극(PE)(또는 화소 전극) 상에만 제공될 수 있다. 도전 패턴(CP)은 발광 소자들(LD) 각각의 제2 단부(EP2)에서 방출된 광을 화상 표시 방향으로 가이드 하는 반사 부재로 활용될 수 있다. 이를 위하여, 도전 패턴(CP)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전 패턴(CP)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 불투명 금속을 포함할 수 있다. 일 예로, 도전 패턴(CP)은 제2 전극(CE)(또는 공통 전극)과 동일하거나 유사한 물질을 포함하거나 제2 전극(CE)(또는 공통 전극)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
화소 회로층(PCL) 상에는 인캡층(ENC)이 제공 및/또는 형성될 수 있다. 실시예에 있어서, 인캡층(ENC)은 제2 절연층(INS2) 및 보호필름(PTF)을 포함할 수 있다.
제2 절연층(INS2)은 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 제2 절연층(INS2)은 표시 장치의 화상 표시 방향으로 진행되는 광의 손실을 최소화하기 위하여 투명 절연 물질로 구성될 수 있다.
실시예에 있어서, 제2 절연층(INS2)은 일정 수준 이상의 두께를 갖도록 설계되어 그 하부에 배치된 구성들에 의한 단차를 완화시킬 수 있다. 이를 위하여 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 제공될 수 있다. 제2 절연층(INS2)은 표시 소자층(DPL)의 제2 전극(CE)(또는 공통 전극)을 형성하는 과정에서 화소 회로층(PCL)의 기구적 강도를 향상시키기 위한 보강 수단으로 활용될 수 있다.
보호 필름(PTF)은 제2 절연층(INS2) 상에 전면적으로 제공되어, 불순물 침투 방지, 외부 충격으로부터 완충 역할 등을 할 수 있다. 보호 필름(PTF)은 표시 장치의 최상단에 위치하며, 중간층(CTL)이 상부를 향하고 화소 회로층(PCL)이 하부를 향하는 경우 표시 장치의 최하단에 위치할 수 있다. 다시 말해, 보호 필름(PTF)은 제2 전극(CE)(또는 공통 전극)의 제조 공정 중에 화소 회로층(PCL)에 포함된 구성들 상에 부착되어 상기 구성들을 보호하며 일련의 공정들이 완료된 이후에 상기 구성들로부터 제거될 수 있다. 이러한 보호 필름(PTF)은 일 예로, 점착성(또는 접착성)을 갖는 PET 등을 포함한 수지(resin)로 이루어질 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상술한 실시예에서, 발광 소자들(LD) 각각에서 제2 전극(CE)(또는 공통 전극)에 접촉하여(또는 직접 접촉하여) 상기 제2 전극(CE)(또는 공통 전극)과 전기적으로 연결된 제1 반도체층(11)이 해당 발광 소자(LD)의 길이(L) 방향으로 하단부에 위치하고, 제1 전극(PE)(또는 화소 전극)에 접촉하여(또는 직접 접촉하여) 상기 제1 전극(PE)(또는 화소 전극)과 전기적으로 연결된 제2 반도체층(13)이 해당 발광 소자(LD)의 길이(L) 방향으로 상단부에 위치할 수 있다.
제1 전원 라인(도 4의 'PL1' 참고)으로부터 화소 회로(PXC)를 경유하여 제2 전원 라인(도 4의 'PL2' 참고)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 화소 회로층(PCL)의 구동 트랜지스터(Tdr)를 통해 제1 전극(PE)(또는 화소 전극)으로 유입될 수 있다. 상기 구동 전류는 제1 전극(PE)(또는 화소 전극)과 직접 전기적으로 접촉하는(또는 전기적으로 연결되는) 발광 소자들(LD) 각각을 경유하여 제2 전극(CE)(또는 공통 전극)으로 흐르게 된다. 이에 따라, 발광 소자들(LD) 각각은 분배된 전류에 대응하는 휘도로 발광할 수 있다. 상술한 바와 같이, 제1 전극(PE)(또는 화소 전극)은 구동 트랜지스터(Tdr)와 발광 소자들(LD)을 전기적으로 연결하는 애노드로 정의될 수 있고, 제2 전극(CE)(또는 공통 전극)은 제2 전원 라인(PL2)과 발광 소자들(LD)을 전기적으로 연결하는 캐소드로 정의될 수 있다.
상술한 실시예에 따르면, 발광 소자들(LD) 각각의 제1 단부(EP1)가 길이(L) 방향으로 하단부에 위치하고 해당 발광 소자(LD)의 제2 단부(EP2)가 길이(L) 방향으로 상단부에 위치함에 따라, 발광 소자들(LD) 각각이 제3 방향(DR3), 일 예로, 단면 상에서 수직 방향으로 정렬될 수 있다. 이에 따라, 발광 소자들(LD) 각각은 활성층(12)이 위치한 모든 영역에서 광을 방출할 수 있다. 각 발광 소자(LD)의 활성층(12)에서 방출되어 해당 발광 소자(LD)의 제1 단부(EP1)로 향하는 광은 제2 전극(CE)(또는 공통 전극)에 의해 반사되어 목적하는 방향(또는 표시 장치의 화상 표시 방향)으로 진행될 수 있다. 각 발광 소자(LD)의 활성층(12)에서 방출되어 해당 발광 소자(LD)의 제2 단부(EP2)로 향하는 광은 제1 전극(PE)(또는 공통 전극)을 그대로 투과하여 표시 장치의 화상 표시 방향으로 진행할 수 있다. 이에 따라, 발광 소자들(LD) 각각에서 방출되어 표시 장치의 화상 표시 방향으로 진행하는 광의 양(또는 세기)이 증가되어 화소(PXL)의 출광 효율이 향상될 수 있다.
예를 들어, 상술한 실시예에 따르면, 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 중간층(CTL) 및 발광 소자들(LD)을 제외한 다른 구성들이 구비되지 않음에 따라 상기 발광 소자들(LD)에서 방출된 광이 상기 다른 구성들에 의해 분산되지 않고 표시 장치의 화상 표시 방향으로 진행될 수 있다. 이에 따라, 표시 장치의 화상 표시 방향으로 진행하는 광의 양(또는 세기)이 더욱 증가하여 화소(PXL)의 출광 효율이 더욱 향상될 수 있다.
추가적으로, 상술한 실시예에 따르면, 발광 소자들(LD)이 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에서 수직 방향으로 정렬됨에 따라 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA)) 내에서 발광 소자들(LD)이 차지하는 면적을 줄여 발광 소자들(LD)의 정렬 면적이 더욱 확보될 수 있다.
예를 들어, 상술한 실시예에 따르면, 발광 소자들(LD)에서 방출되는 광을 목적하는 방향으로 유도하기 위한 지지 부재, 일 예로, 반사 격벽 등의 생략이 가능해져 화소 영역(PXA)의 공간 효율이 향상될 수 있다. 이에 따라, 화소(PXL)에 포함된 구성들 간의 공간적 제약, 일 예로, 화소(PXL)에 포함된 전극들 간의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약을 줄여 고해상도 및 고정세의 표시 장치가 용이하게 구현될 수 있다.
상술한 실시예에서 각 화소(PXL)는, 화소 회로층(PCL) 상부를 향하여 광을 방출하는 것으로 설명하였으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 각 화소(PXL)는, 제3 절연층(INS3)의 배면을 향하여 광을 방출할 수도 있다. 제2 전극(CE)(또는 공통 전극)은 투명 도전성 물질로 구성될 수 있고, 제1 전극(PE)(또는 화소 전극)은 일정한 반사율을 갖는 불투명 금속으로 구성될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 제1 단부(EP1)에서 방출되는 광은 제3 절연층(INS3)을 그대로 투과할 수 있고 해당 발광 소자(LD)의 제2 단부(EP2)에서 방출되는 광은 제1 전극(PE)(또는 화소 전극)에 의해 목적하는 방향(제3 절연층(INS3)의 배면 방향)으로 반사될 수 있다. 결국, 각 화소(PXL)는 제3 절연층(INS3) 배면을 향하여 광을 방출할 수 있다. 여기서, 제1 전극(PE)(또는 화소 전극)이 발광 소자들(LD)에서 방출된 광을 제3 절연층(INS3)의 배면 방향으로 유도하는 광 가이드 부재(또는 반사 부재)일 수 있다.
도 9 내지 도 23은 도 5의 화소의 제조 방법을 순차적으로 나타낸 개략적인 단면도들이며, 도 24는 도 21의 제조 방법을 실시예에 따라 나타내는 개략적인 단면도이다.
이하에서는, 도 9 내지 도 24을 참조하여 도 5에 도시된 실시예에 따른 화소를 제조 방법에 따라 순차적으로 설명한다.
도 5 및 도 9를 참조하면, 제1 면(SF1)에 하부 전극(LE)이 국부적으로 배치된 제1 기판(SUB1)을 준비한다. 이어, 하부 전극(LE)을 커버하거나 또는 하부 전극(LE)과 중첩하는 제1 서브 절연층(SINS1)을 형성한다.
제1 기판(SUB1)은 절연 물질을 포함하는 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다. 가요성 기판은, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 실시예에 있어서, 제1 기판(SUB1)은 일련의 공정을 수행하는 동안 하부 전극(LE)과 발광 소자들(LD)을 지지하는 지지 기판일 수 있으며, 유리와 같은 경성 기판으로 구성될 수 있다.
실시예에 있어서, 하부 전극(LE)은 화소(PXL)에 발광 소자들(LD)을 정렬하기 위한 제1 정렬 전극일 수 있다. 하부 전극(LE)은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 하부 전극(LE)은 도 5 내지 도 8b를 참고하여 설명한 게이트 전극(GE)과 동일하거나 유사한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 서브 절연층(SINS1)은 무기 재료를 포함한 무기 절연막일 수 있다. 실시예에 있어서, 제1 서브 절연층(SINS1)은 레이저를 이용한 기판 분리 공정에서 용이하게 박리될 수 있는 물질을 포함할 수 있다.
도 5, 도 9, 및 도 10을 참조하면, 제1 서브 절연층(SINS1) 상에 제1 개구부(OPN1)를 포함한 뱅크(BNK)를 형성한다.
뱅크(BNK)는 화소(PXL)와 그에 인접한 화소들(미도시) 사이의 화소 영역(PXA, 또는 발광 영역(EMA))을 정의하는 화소 정의막일 수 있다. 제1 개구부(OPN1)는 화소(PXL)의 발광 영역(EMA)에 대응되거나 화소(PXL)의 발광 영역(EMA)과 일치하며, 발광 영역(EMA)에 해당하는 제1 서브 절연층(SINS1)을 노출할 수 있다. 제1 개구부(OPN1)는 발광 소자들(LD)이 공급(또는 투입)되는 영역일 수 있다.
도 5, 도 9 내지 도 11을 참조하면, 화소(PXL)의 발광 영역(EMA)에 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 투입한다. 일 예로, 제1 개구부(OPN1)에 의해 노출된 제1 서브 절연층(SINS1) 상부에 노즐을 배치하고 상기 노즐을 통해 내용물(INK)을 화소(PXL)의 발광 영역(EMA)에 투입(또는 공급)한다. 내용물(INK)은 용액 상태로 제공될 수 있다. 내용물(INK)은 유동성의 용매(SLV)와 용매(SLV) 내에 포함된(또는 분산된) 복수개의 발광 소자들(LD)을 포함하는 잉크일 수 있다. 용매(SLV)는 액상 또는 유동성이 있는 것으로 분산질에 해당하는 발광 소자들(LD)이 상기 용매(SLV) 내를 이동할 수 있는 정도의 점도를 가질 수 있다. 용매(SLV)는 전계 형성 수단에 의해 형성된 전계에 의해 발광 소자들(LD)이 용매(SLV) 내에서 용이하게 움직일 수 있는 물질을 포함할 수 있다. 실시예에 있어서, 용매(SLV)는 열 또는 광에 의해 경화되는 유기 물질을 포함할 수 있다. 용매(SLV)(또는 내용물(INK))는 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공될 수 있다.
도 5, 도 9 내지 도 12를 참조하면, 일 면 상에 상부 전극(UE)과 제2 서브 절연층(SINS2)이 전면적으로 배치된 제2 기판(SUB2)을 준비한 후, 뱅크(BNK)와 내용물(INK) 상에 제2 기판(SUB2)을 배치한다. 예를 들어, 제2 기판(SUB2)은 그 일면 상에 배치된 상부 전극(UE)이 뱅크(BNK) 및 내용물(INK)을 향해 마주보도록 제1 기판(SUB1) 상부에 배치될 수 있다.
제2 기판(SUB2)은 제1 기판(SUB1)과 동일하거나 유사한 물질을 포함하거나, 제1 기판(SUB1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 기판(SUB2)은 발광 소자들(LD)을 정렬하는 공정 중에 상부 전극(UE)을 안정적으로 지지하는 지지 기판일 수 있다. 실시예에 있어서, 뱅크(BNK)는 스페이서(미도시)와 함께 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간격을 유지할 수 있다. 만일, 뱅크(BNK)가 구비되지 않는 실시예에서는, 스페이서만을 통해 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 간격을 유지할 수 있다.
제2 서브 절연층(SINS2)은 제1 서브 절연층(SINS1)과 동일하거나 유사한 물질을 포함할 수 있다. 제2 서브 절연층(SINS2)은 상부 전극(UE)을 커버하거나 상기 상부 전극(UE)과 중첩하여 상기 상부 전극(UE)을 보호할 수 있다. 제2 서브 절연층(SINS2)은 레이저를 이용한 기판 분리 공정에서 용이하게 박리될 수 있는 물질을 포함할 수 있다. 실시예에 있어서, 제2 서브 절연층(SINS2)은 생략될 수도 있다.
실시예에 있어서, 상부 전극(UE)은 화소(PXL)에 발광 소자들(LD)을 정렬하기 위한 제2 정렬 전극일 수 있다. 예를 들어, 상부 전극(UE)은 하부 전극(LE)과 함께 내용물(INK)에 전계를 형성하는 전계 형성 수단일 수 있다. 이를 위하여, 상부 전극(UE)은 도전성 물질(또는 재료)을 포함할 수 있다. 상부 전극(UE)은 하부 전극(LE)과 동일하거나 유사한 물질을 포함할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상부 전극(UE)은 제2 기판(SUB2)의 일면 상에 전면적으로 배치되고, 제1 기판(SUB1)의 제1 면(SF1) 상에 국부적으로 배치된 하부 전극(LE)이 위치하는 영역에서만 상기 하부 전극(LE)과 함께 제3 방향(DR3)(또는 단면 상에서 수직 방향)으로 전계를 형성할 수 있다. 상부 전극(UE)은 제3 방향(DR3)으로 내용물(INK)을 사이에 두고 하부 전극(LE) 상에 배치되어 상기 하부 전극(LE)과 중첩할 수 있다.
도 5, 도 9 내지 도 13을 참조하면, 외부의 정렬 패드(미도시)를 통해 하부 전극(LE)과 상부 전극(UE) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 하부 전극(LE)과 상부 전극(UE) 사이에 전계(E)를 형성한다.
하부 전극(LE)으로 인가된 정렬 신호와 상부 전극(UE)으로 인가된 정렬 신호는 하부 전극(LE)과 상부 전극(UE) 사이에 전계(E)를 형성할 수 있을 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 하부 전극(LE)과 상부 전극(UE) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 하부 전극(LE)과 상부 전극(UE) 사이에는 하부 전극(LE)과 상부 전극(UE)의 전위차에 따른 전계가 형성될 수 있다. 상술한 바와 같이, 하부 전극(LE)이 내용물(INK)을 사이에 두고 상부 전극(UE)의 하부에 위치함에 따라 하부 전극(LE)과 상부 전극(UE) 사이에 수직 방향으로 전계(E)가 형성될 수 있다.
수직 방향으로 형성된 전계(E)로 인하여, 유동성의 용매(SLV)에 분산된 발광 소자들(LD) 각각이 길이(L) 방향을 따라 정렬될 수 있다. 실시예에 있어서, 길이(L) 방향은 제3 방향(DR3)(또는 단면 상에서 수직 방향)과 평행할 수 있다. 일 예로, 발광 소자들(LD)은 해당 발광 소자(LD)의 길이(L) 방향(또는 수직 방향)으로 정렬될 수 있다.
수직 방향으로 형성된 전계(E)로 인하여 발광 소자들(LD)은 하부 전극(LE)과 상부 전극(UE) 사이에서 동일한 방향으로 정렬되어 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부가 하부 전극(LE)으로 향하고 나머지 단부가 상부 전극(UE)으로 향할 수 있다. 일 예로, 발광 소자들(LD) 각각의 제1 단부(EP1)가 하부 전극(LE)으로 향하고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)가 상부 전극(UE)으로 향할 수 있다. 실시예에 있어서, 제1 단부(EP1)에는 n형 도펀트가 도핑된 n형 반도체층이 위치할 수 있다. 예를 들어, 제2 단부(EP2)에는 p형 도펀트가 도핑된 p형 반도체층 및 상기 p형 반도체층과 오믹 접촉하는 오믹 컨택 전극, 일 예로, 도 5 내지 도 8b를 참고하여 설명한 추가 전극(도 8a 및 도 8b의 '15' 참고)이 위치할 수 있다.
상술한 정렬 공정에서, 하부 전극(LE)이 개별 패턴의 형태로 제1 서브 절연층(SINS1) 상에 국부적으로 배치됨에 따라, 발광 소자들(LD)이 하부 전극(LE)이 위치하는 영역에만 집중적으로 정렬될 수 있다. 이에 따라, 하부 전극(LE)으로 향하는 각 발광 소자(LD)의 제1 단부(EP1)는 그에 인접한 발광 소자들(LD)의 제1 단부(EP1)와 밀접하게 위치할 수 있다. 이에 반하여, 상부 전극(UE)으로 향하는 각 발광 소자(LD)의 제2 단부(EP2)는 그에 인접한 발광 소자들(LD)의 제2 단부(EP2)와 일정 간격을 두고 이격되게 위치할 수 있다. 예를 들어, 하나의 하부 전극(LE)과 상부 전극(UE) 사이에 위치한 다수의 발광 소자들(LD) 각각은 상기 하부 전극(LE)에서 인접한 발광 소자(LD)와 밀접하게 위치한 제1 단부(EP1) 및 상기 상부 전극(UE)에서 인접한 발광 소자(LD)와 이격되게 위치한 제2 단부(EP2)를 포함할 수 있다. 단면 상에서 볼 때, 하부 전극(LE)을 향하여 제1 단부들(EP1)이 뭉쳐 있고(또는 모여있고), 상부 전극(UE)을 향하여 제2 단부들(EP2)이 퍼져있는 형상으로 다수의 발광 소자들(LD)이 하부 전극(LE)과 상부 전극(UE) 사이에 정렬될 수 있다.
도 5, 도 9 내지 도 14를 참조하면, 뱅크(BNK)의 제1 개구부(OPN1)를 채우는 형태로 제공된 용매(SLV)에 광을 조사하거나 열을 가하여 상기 용매(SLV)를 경화하여 중간층(CTL)을 형성한다. 용매(SLV)를 경화하여 형성한 중간층(CTL)은 길이(L) 방향으로 정렬된 발광 소자들(LD)을 더욱 안정적으로 고정할 수 있다. 중간층(CTL)이 발광 소자들(LD) 각각의 외주면(또는 표면)을 모두 커버하거나 발광 소자들(LD) 각각의 외주면(또는 표면)과 중첩함에 따라 발광 소자들(LD) 각각이 외부로 노출되지 않는다.
도 5, 도 9 내지 도 15를 참조하면, 기판 분리 공정에 의해 상부 전극(UE)을 포함한 제2 기판(SUB2)과 중간층(CTL)을 분리한다. 실시예에 있어서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 방식 등을 이용하여 진행될 수 있다. 제2 기판(SUB2)으로 레이저가 조사되면 제2 서브 절연층(SINS2)과 중간층(CTL)이 물리적으로 분리될 수 있다. 예시적으로, 제2 서브 절연층(SINS2)은 레이저가 조사되면 점착 기능을 잃을 수 있다. 상술한 기판 분리 공정에 의해 중간층(CTL) 및 뱅크(BNK)가 노출될 수 있다.
도 5, 도 9 내지 도 16을 참조하면, 화소(PXL)의 비발광 영역(NEMA)의 뱅크(BNK) 상에 바텀층(BML)을 형성한다.
바텀층(BML)은 발광 소자들(LD)에서 방출된 광이 그 상부에 위치한 화소 회로층(PCL)으로 유입되는 것을 차단할 수 있다. 일 예로, 바텀층(BML)은 일정한 반사율을 갖는 불투명 도전 물질을 포함하거나 광을 차단 및/또는 흡수하는 블랙 매트릭스를 포함할 수 있다.
도 5, 도 9 내지 도 17을 참조하면, 바텀층(BML), 뱅크(BNK), 및 중간층(CTL) 상에 적어도 하나의 트랜지스터(T) 및 제2 개구부(OPN2)를 포함한 절연층들을 형성한다. 실시예에 있어서, 절연층들은, 버퍼층(BFL), 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 포함할 수 있다.
제2 개구부(OPN2)는 화소(PXL)의 발광 영역(EMA)에 대응되는 상술한 절연층들의 일부를 제거하여 형성될 수 있다. 제2 개구부(OPN2)는 뱅크(BNK)의 제1 개구부(OPN1)에 대응되거나 뱅크(BNK)의 제1 개구부(OPN1)와 일치할 수 있다.
도 5, 도 9 내지 도 18을 참조하면, 식각 공정을 통해 제2 개구부(OPN2)에 의해 노출된 중간층(CTL)의 일부를 제거하여 발광 소자들(LD) 각각의 제2 단부(EP2)를 노출하는 홈부(HM)를 형성한다. 식각 공정은, 예를 들어, 유기 물질로 구성된 중간층(CTL)의 일부를 용이하게 제거하기 위하여 산소 플라즈마 분위기에서 이루어지는 애싱 공정이 적용될 수 있으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 식각 공정은 중간층(CTL)의 일부를 제거하면서 발광 소자들(LD)에 영향을 미치지 않는 범위 내에서 다양한 방식이 적용될 수 있다.
상술한 애싱 공정을 진행하여 중간층(CTL)의 일부를 제거하고 발광 소자들(LD) 각각의 제2 단부(EP2)를 외부로 노출시키는 경우, 상술한 애싱 공정에서 이용되는 플라즈마에 의하여 발광 소자들(LD) 각각의 제2 단부(EP2)에 위치한 일부 구성이 영향을 받아 제거될 수도 있으나, 상기 제2 단부(EP2)에 추가 전극(15)이 위치함에 따라 상기 발광 소자들(LD) 각각은 상기 플라즈마에 직접적으로 영향을 받지 않을 수 있다.
상술한 애싱 공정을 진행하여 중간층(CTL)의 일부를 제거하고 발광 소자들(LD) 각각의 제2 단부(EP2)를 외부로 노출시키는 경우, 상기 제2 단부(EP2)와 후술할 공정에 의해 형성되는 제1 전극(PE)(또는 화소 전극) 사이의 접촉 면적이 더욱 확보될 수 있다.
도 5, 도 9 내지 도 19를 참조하면, 제2 개구부(OPN2) 내에 제1 전극(PE)(또는 화소 전극)을 형성한다. 제1 전극(PE)(또는 화소 전극)은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
제1 전극(PE)(또는 화소 전극)은 제2 개구부(OPN2) 내에 제공되어 외부로 노출된 발광 소자들(LD) 각각의 제2 단부(EP2)와 전기적으로 접촉할 수 있다. 또한, 제1 전극(PE)(또는 화소 전극)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 전기적으로 접촉할 수 있다. 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 구동 트랜지스터(Tdr)를 전기적으로 연결할 수 있다.
실시예에 있어서, 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD)을 구동하기 위한 구동 전극으로 활용될 수 있다. 제1 전극(PE)(또는 화소 전극)은 애노드일 수 있다.
도 5, 도 9 내지 도 20을 참조하면, 제1 전극(PE)(또는 화소 전극) 및 제2 층간 절연층(ILD2) 상에 전면적으로 제1 절연층(INS1)을 형성한다. 제1 절연층(INS1)은 제1 전극(PE)(또는 화소 전극)을 커버하거나 제1 전극(PE)(또는 화소 전극)과 중첩하여 상기 제1 전극(PE)(또는 화소 전극)의 부식을 방지할 수 있다. 실시예에 있어서, 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다.
제1 절연층(INS1) 상에 인캡층(ENC)을 형성한다. 인캡층(ENC)은 제2 절연층(INS2) 및 보호 필름(PTF)을 포함할 수 있다.
제2 절연층(INS2)은 제1 절연층(INS1) 상에 형성되어 그 하부에 배치된 구성들, 일 예로, 화소 회로층(PCL)에 의한 단차를 완화시킬 수 있다. 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 실시예에 있어서, 제2 절연층(INS2)은 제2 전극(CE)(또는 공통 전극)을 제조하는 과정에서 화소 회로층(PCL)의 기구적 강도를 향상시킬 수 있다.
보호 필름(PTF)은 제2 절연층(INS2) 상에 전면적으로 제공되어, 불순물 침투 방지, 외부 충격으로부터 완충 역할 등을 할 수 있다.
도 5, 도 9 내지 도 21, 및 도 24를 참조하면, 하부 전극(LE)을 포함한 제1 기판(SUB1)을 제거하기 위하여, 제1 기판(SUB1)의 제1 면(SF1)이 하부를 향하고 상기 제1 면(SF1)과 마주보는 제2 면(SF2)이 상부를 향하도록 제1 기판(SUB1)을 상하 회전한다. 이에 따라, 제3 방향(DR3)으로 보호 필름(PTF)이 하부를 향할 수 있다.
연속하여, 기판 분리 공정을 진행하여 하부 전극(LE)을 포함한 제1 기판(SUB1)과 중간층(CTL)을 분리한다. 실시예에 있어서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 방식 등을 이용하여 진행될 수 있다. 제1 기판(SUB1)의 제2 면(SF2)으로 레이저가 조사되면 제1 서브 절연층(SINS1)과 중간층(CTL)이 물리적으로 분리될 수 있다. 예시적으로, 제1 서브 절연층(SINS1)은 레이저가 조사되면 점착 기능을 잃을 수 있다. 상술한 기판 분리 공정에 의해 뱅크(BNK)와 중간층(CTL)이 노출될 수 있다. 예를 들어, 상술한 기판 분리 공정에 의해 발광 소자들(LD) 각각의 제1 단부(EP1)가 노출될 수 있다.
실시예에 있어서, 상술한 기판 분리 공정을 진행한 후, 식각 공정을 통해 외부로 노출된 중간층(CTL)의 다른 일부를 제거하여 도 24에 도시된 바와 같이 발광 소자들(LD) 각각의 제1 단부(EP1)를 노출하는 추가 홈부(AHM)를 형성할 수도 있다. 상술한 식각 공정은, 예를 들어, 산소 플라즈마 분위기에서 이루어지는 애싱 공정이 적용될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상술한 애싱 공정을 진행하여 중간층(CTL)의 다른 일부를 제거하여 발광 소자들(LD) 각각의 제1 단부(EP1)를 외부로 노출시키는 경우, 상기 제1 단부(EP1)와 후술할 공정에 의해 형성되는 제2 전극(CE)(또는 공통 전극) 사이의 접촉 면적이 더욱 확보될 수 있다. 이에 따라, 중간층(CTL)의 제3 방향(DR3)으로의 두께가 보다 얇아지면서 발광 소자들(LD) 각각의 양 단부(EP1, EP2), 제1 전극(PE)(또는 화소 전극), 및 제2 전극(CE)(또는 공통 전극) 사이의 접촉이 더욱 용이해질 수 있다.
도 5, 도 9 내지 도 22를 참조하면, 뱅크(BNK)와 중간층(CTL) 상에 전면적으로 제2 전극(CE)(또는 공통 전극)을 형성한다.
제2 전극(CE)(또는 공통 전극)은 화소(PXL)와 그에 인접한 화소들(미도시)에 공통으로 제공되는 공통층이며, 제2 구동 전원(도 4의 'VSS' 참고)의 전압이 인가될 수 있다. 제2 전극(CE)(또는 공통 전극)은 노출된 발광 소자들(LD) 각각의 제1 단부(EP1)와 전기적으로 접촉할 수 있다. 제2 전극(CE)(또는 공통 전극)은 제1 전극(PE)(또는 화소 전극)과 함께 발광 소자들(LD)을 구동하기 위한 구동 전극으로 활용될 수 있다. 제2 전극(CE)(또는 공통 전극)은 캐소드일 수 있다.
실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 일정한 반사율을 갖는 불투명 도전 물질(또는 재료)을 포함할 수 있다. 제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각의 제1 단부(EP1)로 진행하는 광을 표시 장치의 화상 표시 방향(일 예로, 전면 방향)으로 유도하는 광 가이드 부재(또는 반사 부재)로 활용될 수 있다.
제2 전극(CE)(또는 공통 전극) 상에 전면적으로 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 제2 전극(CE)(또는 공통 전극)을 전면적으로 커버하거나 제2 전극(CE)(또는 공통 전극)과 중첩하여 상기 제2 전극(CE)(또는 공통 전극)을 보호할 수 있다.
도 5, 도 9 내지 도 23을 참조하면, 제3 방향(DR3)으로 보호 필름(PTF)이 상부를 향하고 제2 전극(CE)(또는 공통 전극)이 하부를 향하도록 제3 절연층(INS3)을 상하 회전한다.
상술한 제조 공정을 통해 최종적으로 제조된 화소(PXL)는, 발광 소자들(LD)을 수직 방향으로 정렬하여 각 발광 소자(LD)의 활성층(도 8a 및 도 8b의 '12' 참고)이 위치한 모든 영역에서 광이 방출되게 함으로써 출광 효율이 더욱 향상될 수 있다.
도 25는 실시예에 따른 화소를 개략적으로 도시한 단면도이며, 도 26 및 도 27은 도 25의 EA2 부분의 개략적인 확대도들이다.
도 25 내지 도 27의 화소와 관련하여 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다. 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 25 내지 도 27에 있어서, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 25 내지 도 27을 참조하면, 실시예에 따른 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하는 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 기판(SUB)은 화소(PXL)가 제공되는 화소 영역(PXA)을 포함할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEMA)을 포함할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL) 및 적어도 하나의 트랜지스터(T)를 포함한 화소 회로(도 4의 'PXC' 참고), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다.
트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 전기적으로 연결된 스위칭 트랜지스터(Tsw)을 포함할 수 있다. 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 및 제2 단자들(ET1, ET2)을 포함할 수 있다.
트랜지스터(T) 상에는 보호층(PSV)을 포함할 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
실시예에 있어서, 보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)를 노출하도록 부분적으로 개구될 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 제1 전극(PE)(또는 화소 전극), 뱅크(BNK), 발광 소자들(LD), 중간층(CTL), 제2 전극(CE)(또는 공통 전극), 및 절연층(INS)을 포함할 수 있다.
제1 전극(PE)(또는 화소 전극)은 보호층(PSV) 상에 제공되며, 보호층(PSV)에 의해 노출된 구동 트랜지스터(Tdr)의 제2 단자(ET2)와 전기적으로 접촉하여 상기 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 제1 전극(PE)(또는 화소 전극)은 화소(PXL)의 발광 영역(EMA)에 대응되도록 보호층(PSV) 상에 제공될 수 있다.
실시예에 있어서, 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 유도하는 광 가이드 부재(또는 반사 부재)일 수 있다. 이를 위하여, 제1 전극(PE)(또는 화소 전극)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는 불투명 금속을 포함할 수 있다. 제1 전극(PE)(또는 화소 전극)은 도 5 내지 도 8b를 참고하여 설명한 제2 전극(CE)(또는 공통 전극)과 동일하거나 유사한 물질을 포함하거나 제2 전극(CE)(또는 공통 전극)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각의 일 단부와 전기적으로 접촉하여 상기 발광 소자들(LD)과 전기적으로 연결될 수 있다. 일 예로, 제1 전극(PE)(또는 화소 전극)은 발광 소자들(LD) 각각의 제2 단부(EP2)와 전기적으로 접촉하여 상기 발광 소자들(LD)과 전기적으로 연결될 수 있다.
뱅크(BNK)는 화소(PXL)의 비발광 영역(NEMA)에 위치하며, 화소(PXL)와 그에 인접한 화소들(미도시) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물인 화소 정의막일 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 상기 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다.
뱅크(BNK)는 적어도 하나의 차광 물질/또는 반사 물질을 포함하여 화소(PXL)와 그에 인접한 화소들 사이에서 광이 새는 빛샘 불량을 방지할 수 있다. 뱅크(BNK)는 제1 전극(PE)(또는 화소 전극)의 일부를 노출하는 개구부(OPN)를 포함할 수 있다. 개구부(OPN)는 화소(PXL)의 발광 영역(EMA)에 대응될 수 있다.
발광 소자들(LD)은 화소(PXL)의 발광 영역(EMA)에 정렬 및/또는 제공될 수 있다. 발광 소자들(LD) 각각은 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
발광 소자들(LD) 각각은, 길이(L) 방향을 따라, 도 26에 도시된 바와 같이, 추가 전극(15), 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 순차적으로 적층된 발광 적층 패턴 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연막(14)을 포함할 수 있다. 제1 반도체층(11)은 n형 도펀트가 도핑된 n형 반도체층이고, 제2 반도체층(13)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉하는 오믹 컨택 전극일 수 있으나, 실시예가 이에 한정되는 것은 아니다. 실시예에 있어서, 추가 전극(15)은 쇼트키 컨택 전극일 수도 있다.
실시예에 있어서, 발광 소자들(LD) 각각은, 길이(L) 방향을 따라, 도 27에 도시된 바와 같이, 제1 추가 전극(15), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제2 추가 전극(16)이 순차적으로 적층된 발광 적층 패턴 및 상기 발광 적층 패턴의 외주면을 둘러싸는 절연막(14)을 포함할 수도 있다. 제1 추가 전극(15)은 제2 반도체층(13)과 오믹 접촉하는 오믹 컨택 전극일 수 있고, 제2 추가 전극(16)은 제1 반도체층(11)과 오믹 접촉하는 오믹 컨택 전극일 수 있다.
발광 소자들(LD) 각각은, 해당 발광 소자(LD)의 길이(L) 방향이 제3 방향(DR3)(또는 단면 상에서 볼 때 수직 방향)과 평행하도록 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 정렬될 수 있다.
실시예에 있어서, 발광 소자들(LD) 각각은 길이(L) 방향으로 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 실시예에 있어서, 제1 단부(EP1)는 길이(L) 방향으로 해당 발광 소자(LD)의 상단부에 위치하고, 제2 단부(EP2)는 길이(L) 방향으로 해당 발광 소자(LD)의 하단부에 위치할 수 있다. 도 26에 도시된 바와 같이, 발광 소자들(LD) 각각의 제1 반도체층(11)이 해당 발광 소자(LD)의 제1 단부(EP1)에 위치하고, 상기 발광 소자들(LD) 각각의 제2 반도체층(13) 및 추가 전극(15)이 해당 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다. 발광 소자들(LD) 각각의 제1 반도체층(11)이 해당 발광 소자(LD)의 상단부에 위치하고, 발광 소자들(LD) 각각의 추가 전극(15)이 해당 발광 소자(LD)의 하단부에 위치할 수 있다. 예를 들어, 도 27에 도시된 바와 같이, 발광 소자들(LD) 각각의 제1 반도체층(11) 및 제2 추가 전극(16)이 해당 발광 소자(LD)의 제1 단부(EP1)에 위치하고, 상기 발광 소자들(LD) 각각의 제2 반도체층(13) 및 제1 추가 전극(15)이 해당 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다. 발광 소자들(LD) 각각의 제2 추가 전극(16)이 해당 발광 소자(LD)의 상단부에 위치하고, 발광 소자들(LD) 각각의 제1 추가 전극(15)이 해당 발광 소자(LD)의 하단부에 위치할 수 있다.
중간층(CTL)은 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에 위치하며, 발광 소자들(LD)을 커버하거나 발광 소자들(LD)과 중첩하는 형태로 제공될 수 있다. 중간층(CTL)은 화소(PXL)의 발광 영역(EMA)에 제공되며, 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이를 채우는 형태로 제공될 수 있다. 일 예로, 중간층(CTL)은 뱅크(BNK)의 개구부(OPN)를 채우는 형태로 제공될 수 있다.
중간층(CTL)은 발광 소자들(LD)이 분산된 유동성의 용액(또는 혼합액)을 화소(PXL)의 발광 영역(EMA)에 공급(또는 투입)한 후, 발광 소자들(LD)을 정렬하는 과정에서 열 또는 광에 의해 경화되어 형성 및/또는 제공될 수 있다. 중간층(CTL)은 뱅크(BNK)의 개구부(OPN)를 채우는 형태로 제공되어 발광 소자들(LD)의 정렬이 완료된 이후 상기 개구부(OPN) 내에서 경화될 수 있다.
중간층(CTL)은, 일 예로, UV와 같은 광에 의해 가교 및 경화되는 광중합 개시제를 포함한 광 경화성 수지 또는 열에 의해 경화 반응을 개시하는 열중합 개시제를 포함한 열 경화성 고분자 수지 중 적어도 하나를 포함할 수 있다. 중간층(CTL)은 제3 방향(DR3)으로 정렬된 발광 소자들(LD)을 안정적으로 고정하면서 발광 소자들(LD) 각각의 이탈을 방지할 수 있다. 실시예에 있어서, 중간층(CTL)은 발광 소자들(LD) 각각의 상단부를 외부로 노출하는 홈부(HM)를 포함할 수 있다. 중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 상단부, 일 예로, 제1 단부(EP1)에는 도 26에 도시된 바와 같이 제1 반도체층(11)이 위치하거나 도 27에 도시된 바와 같이 제2 추가 전극(16)이 위치할 수 있다.
뱅크(BNK) 및 중간층(CTL) 상에 제2 전극(CE)(또는 공통 전극)이 전면적으로 제공 및/또는 형성될 수 있다.
제2 전극(CE)(또는 공통 전극)은 화소(PXL)와 그에 인접한 화소들에 공통으로 제공되는 공통층일 수 있다. 실시예에 있어서, 제2 전극(CE)(또는 공통 전극)은 캐소드일 수 있다. 제2 전극(CE)(또는 공통 전극)은 제2 구동 전원(도 4의 'VSS' 참고)과 전기적으로 접속되어 상기 제2 구동 전원(VSS)의 전압이 상기 제2 전극(CE)(또는 공통 전극)으로 전달될 수 있다.
제2 전극(CE)(또는 공통 전극)은 중간층(CTL)의 홈부(HM)에 의해 노출된 발광 소자들(LD) 각각의 제1 단부(EP1)와 전기적으로 접촉할 수 있다. 일 예로, 제2 전극(CE)(또는 공통 전극)은 도 26에 도시된 바와 같이 발광 소자들(LD) 각각의 제1 반도체층(11)과 전기적으로 접촉하거나 또는 도 27에 도시된 바와 같이 발광 소자들(LD) 각각의 제2 추가 전극(16)과 전기적으로 접촉할 수 있다.
제2 전극(CE)(또는 공통 전극)은 발광 소자들(LD) 각각으로부터 방출되어 제1 전극(PE)(또는 화소 전극)에 의해 목적하는 방향으로 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 제2 전극(CE)(또는 공통 전극)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 전극(CE)(또는 공통 전극)의 재료가 상술한 실시예에 한정되는 것은 아니다.
제2 전극(CE)(또는 공통 전극) 상에는 절연층(INS)이 제공 및/또는 형성될 수 있다.
절연층(INS)은 제2 전극(CE)(또는 공통 전극) 상에 제공 및/또는 형성되어 상기 제2 전극(CE)(또는 공통 전극)을 보호할 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 절연층(INS)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 절연층(INS)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 있어서, 절연층(INS)은 유기 재료를 포함한 유기 절연막일 수도 있다. 절연층(INS)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
실시예에 있어서, 표시 소자층(DPL)은 절연층(INS) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다.
실시예에 따라, 절연층(INS) 상부에는 적어도 한 층의 오버코트층(일 예로, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
상술한 실시예에 따르면, 발광 소자들(LD)이 제1 전극(PE)(또는 화소 전극)과 제2 전극(CE)(또는 공통 전극) 사이에서 수직 방향(일 예로, 제3 방향(DR3))으로 정렬됨에 따라 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA)) 내에서 발광 소자들(LD)이 차지하는 면적을 줄여 발광 소자들(LD)의 정렬 면적이 더욱 확보될 수 있다.
예를 들어, 상술한 실시예에 따르면, 발광 소자들(LD)에서 방출되는 광을 목적하는 방향으로 유도하기 위한 지지 부재, 일 예로, 반사 격벽 등의 생략이 가능해져 화소 영역(PXA)의 공간 효율이 향상될 수 있다. 이에 따라, 화소(PXL)에 포함된 구성들 간의 공간적 제약, 일 예로, 화소(PXL)에 포함된 전극들 간의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약을 줄여 고해상도 및 고정세의 표시 장치가 용이하게 구현될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 복수의 화소들을 포함하고,
    상기 복수의 화소들 각각은,
    길이 방향으로 배치된 제1 단부와 제2 단부를 각각 구비한 발광 소자들;
    상기 발광 소자들 각각의 일부를 노출하며, 상기 발광 소자들 각각을 상기 길이 방향으로 고정하는 중간층;
    상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 하나의 단부와 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층;
    상기 트랜지스터 상에 제공되며, 상기 트랜지스터와 전기적으로 연결된 제1 전극; 및
    상기 발광 소자들 각각의 상기 제1 및 제2 단부들 중 나머지 단부와 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 상이한 물질을 포함하고 서로 상이한 층에 배치되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 전극들 중 하나의 전극은 투명 도전성 물질을 포함하고, 상기 제1 및 제2 전극들 중 나머지 전극은 불투명 도전성 물질을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 중간층은 경화성 물질을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 화소 회로층은 상기 발광 소자들 및 상기 중간층 상에 위치하고,
    상기 제1 전극은 상기 발광 소자들 상부에 위치하고, 상기 제2 전극은 상기 발광 소자들을 하부에 위치하며,
    상기 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 위치하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극은 투명 도전성 물질을 포함하고, 상기 제2 전극은 불투명 도전성 물질을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부 방향으로 반사하는, 표시 장치.
  7. 제5 항에 있어서,
    상기 발광 소자들 각각은,
    상기 제1 전극과 접촉하고 상기 제1 전극과 전기적으로 연결되는 제1 반도체층;
    상기 제2 전극과 접촉하고 상기 제2 전극과 전기적으로 연결되는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 위치한 활성층을 포함하고,
    상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층이고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층인, 표시 장치.
  8. 제7 항에 있어서,
    상기 발광 소자들 각각의 상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치하고, 상기 발광 소자들 각각의 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치하며,
    상기 제1 반도체층은 상기 발광 소자들 각각의 상기 제1 단부에 위치하고, 상기 제2 반도체층은 상기 발광 소자들 각각의 상기 제2 단부에 위치하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 화소 회로층은 적어도 하나의 절연층들을 포함하고,
    상기 적어도 하나의 절연층은 상기 발광 소자들과 중첩하는 영역에서 일부가 제거된 제1 개구부를 포함하고,
    상기 제1 전극은 상기 적어도 하나의 절연층의 상기 제1 개구부 내에서 상기 발광 소자들 각각의 제1 단부 상에 배치하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 적어도 하나의 절연층의 상기 제1 개구부 내에서 상기 제1 전극의 적어도 일부 상에 배치된 도전 패턴을 더 포함하고,
    단면 상에서 볼 때, 상기 도전 패턴은 상기 발광 소자들과 중첩하지 않는, 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 전극과 상기 화소 회로층 사이에 위치하고, 상기 발광 소자들의 주변을 둘러싸며 상기 제2 전극의 일부를 노출하는 제2 개구부를 포함하는 뱅크;
    상기 제1 전극과 중첩하는 제1 보호층;
    상기 제1 보호층 상부에 위치한 제2 보호층; 및
    상기 제2 전극과 중첩하는 제3 보호층을 포함하고,
    상기 중간층은 상기 뱅크의 상기 제2 개구부를 채우는 형태로 제공되며, 상기 발광 소자들 각각의 제1 단부를 노출하는 홈부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 적어도 하나의 절연층의 상기 제1 개구부는 상기 뱅크의 상기 제2 개구부와 일치하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 중간층은 상기 제2 전극과 상기 화소 회로층 사이에 배치되며, 상기 발광 소자들 각각의 제1 단부를 노출하는, 표시 장치.
  14. 제11 항에 있어서,
    상기 화소 회로층은 상기 뱅크와 상기 화소 회로층 사이에 제공되며, 상기 트랜지스터와 중첩하는 광 차단 부재를 포함하는, 표시 장치.
  15. 제3 항에 있어서,
    상기 복수의 화소들이 배치된 기판을 더 포함하고,
    상기 화소 회로층은 상기 기판과 상기 발광 소자들 사이에 위치하고,
    상기 제1 전극은 상기 발광 소자들 하부에 위치하고, 상기 제2 전극은 상기 발광 소자들 상부에 위치하며,
    상기 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이에 위치하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 전극은 불투명 도전성 물질을 포함하고, 상기 제2 전극은 투명 도전성 물질을 포함하며,
    상기 제1 전극은 상기 발광 소자들에서 방출된 광을 상기 발광 소자들 상부로 반사하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 발광 소자들 각각은,
    p형 도펀트가 도핑되고 상기 제1 전극과 접촉하며 상기 제1 전극과 전기적으로 연결되는 p형 반도체층;
    n형 도펀트가 도핑되고 상기 제2 전극과 접촉하며 상기 제2 전극과 전기적으로 연결되는 n형 반도체층; 및
    상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함하고,
    상기 발광 소자들 각각의 상기 제1 단부는 상기 길이 방향을 따라 해당 발광 소자의 하단부에 위치하고,
    상기 발광 소자들 각각의 상기 제2 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 상단부에 위치하며,
    상기 p형 반도체층은 상기 발광 소자들 각각의 상기 제1 단부에 위치하고, 상기 n형 반도체층은 상기 발광 소자들 각각의 상기 제2 단부에 위치하는, 표시 장치.
  18. 제1 기판의 제1 면 상에 하부 전극을 형성하고, 상기 하부 전극 및 상기 기판의 상기 제1 면 상에 보조 절연층을 형성하는 단계;
    상기 하부 전극 상의 상기 보조 절연층을 노출하는 제1 개구부를 포함한 뱅크를 형성하는 단계;
    용매 및 상기 용매 내에 분산된 발광 소자들을 상기 뱅크의 상기 제1 개구부 내에 공급하는 단계;
    일면 상에 배치된 상부 전극을 포함한 제2 기판을 준비하고 상기 상부 전극이 상기 뱅크 및 상기 용매와 마주보도록 상기 제2 기판을 상기 제1 기판 상부에 배치하는 단계;
    상기 하부 전극과 상기 상부 전극 각각에 정렬 신호를 인가하여 상기 하부 전극과 상기 상부 전극 사이에 수직 방향으로 전계를 형성하여 상기 발광 소자들 각각의 길이 방향이 상기 수직 방향과 평행하도록 상기 발광 소자들을 정렬하는 단계;
    상기 용매를 경화하여 중간층을 형성하는 단계;
    제1 레이저 리프트 오프 공정을 통해 상기 상부 전극을 포함한 상기 제2 기판을 제거하여 상기 중간층 및 상기 뱅크를 노출하는 단계;
    상기 중간층 및 노출된 상기 뱅크 상에 적어도 하나의 트랜지스터와 적어도 하나의 절연층을 포함한 화소 회로층을 형성하는 단계;
    상기 적어도 하나의 절연층의 일부를 제거하여 상기 중간층의 일부를 노출하는 단계;
    노출된 상기 중간층의 일부를 제거하여 상기 발광 소자들 각각의 일 단부를 노출하는 단계;
    노출된 상기 발광 소자들 일 단부와 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 제1 보호층을 형성하는 단계;
    상기 제1 기판의 상기 제1 면과 마주보는 제2 면이 상부를 향하도록 상기 제1 기판을 상하 회전하는 단계;
    제2 레이저 리프트 오프 공정으로 상기 하부 전극을 포함한 상기 제1 기판을 제거하여 상기 발광 소자들 각각의 타 단부를 노출하는 단계;
    상기 발광 소자들 각각의 타 단부 상에 제2 전극을 형성하고 상기 제2 전극 상에 제2 보호층을 형성하는 단계; 및
    상기 화소 회로층이 상부를 향하고 상기 발광 소자들이 하부를 향하도록 상기 제2 보호층을 상하 회전하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 전극은 투명 도전성 물질을 포함하고, 상기 제2 전극은 불투명 도전성 물질을 포함하는, 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 발광 소자들 각각은,
    p형 도펀트가 도핑되고, 상기 제1 전극과 접촉하며 상기 제1 전극과 전기적으로 연결된 p형 반도체층;
    n형 도펀트가 도핑되고, 상기 제2 전극과 접촉하며 상기 제2 전극과 전기적으로 연결된 n형 반도체층;
    상기 p형 반도체층과 상기 n형 반도체층 사이에 위치한 활성층을 포함하고,
    상기 발광 소자들 각각의 일 단부는 상기 길이 방향을 따라 해당 발광 소자의 상단부에 위치하고,
    상기 발광 소자들 각각의 타 단부는 상기 길이 방향을 따라 상기 해당 발광 소자의 하단부에 위치하며,
    상기 p형 반도체층은 상기 발광 소자들 각각의 상기 일 단부와 일치하고, 상기 n형 반도체층은 상기 발광 소자들 각각의 상기 타 단부와 일치하는, 표시 장치의 제조 방법.
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