WO2022240094A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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WO2022240094A1
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transistor
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김지훈
양신혁
조재설
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • An object of the present invention is to provide a display device having a simplified structure and manufacturing method, and a manufacturing method thereof.
  • a display device includes a substrate; a first bank pattern and a second bank pattern disposed on the substrate and spaced apart from each other; a gate insulating layer covering the first bank pattern; A first electrode and a second electrode positioned with the first bank pattern interposed in the thickness direction of the substrate, electrically connected to the first electrode and the second electrode and disposed on a side surface of the first bank pattern a first transistor including a first semiconductor pattern and a first gate electrode positioned to correspond to the first semiconductor pattern with the first semiconductor pattern and the gate insulating layer interposed therebetween; a light emitting element electrically connected to the first transistor and having a first end and a second end; a first pixel electrode contacting a first end of the light emitting element; and a second pixel electrode contacting the second end of the light emitting element.
  • the first bank pattern and the second bank pattern may be formed of a material including an inorganic material.
  • the second transistor may further include a second transistor electrically connected to the first transistor, wherein the second transistor includes a first electrode and a second transistor disposed on the substrate with the second bank pattern interposed therebetween in a thickness direction of the substrate. an electrode, a second semiconductor pattern electrically connected to the first electrode and the second electrode and disposed on a side surface of the second bank pattern, and the second semiconductor pattern with the second semiconductor pattern and the gate insulating layer interposed therebetween; A second gate electrode positioned to correspond to the pattern may be included.
  • the first semiconductor pattern may be positioned along one side of the first bank pattern, and the second semiconductor pattern may be positioned along one side of the second bank pattern.
  • the light emitting element may be positioned between the other side of the first bank pattern and the other side of the second bank pattern.
  • first storage electrode positioned along the other side surface of the first bank pattern and the top surface of the substrate; and a second storage electrode positioned to overlap the first storage electrode, wherein the first storage electrode and the second storage electrode may constitute a storage capacitor.
  • the gate insulating layer may be positioned between the first storage electrode and the second storage electrode.
  • the first storage electrode may be electrically connected to the first gate electrode.
  • the second storage electrode may be a first alignment electrode for aligning the light emitting device.
  • a driving voltage line positioned along the other surface of the second bank pattern and the upper surface of the substrate; and a second alignment electrode positioned on the driving voltage wire.
  • a first insulating layer overlapping the first alignment electrode and the second alignment electrode may be further included.
  • a second electrode of the first transistor is electrically connected to the first alignment electrode through a first contact hole of the gate insulating layer, and the first alignment electrode is electrically connected to the first alignment electrode through a second contact hole of the first insulating layer. It may be electrically connected to the first pixel electrode.
  • the driving voltage line is electrically connected to the second alignment electrode through a third contact hole of the gate insulating layer, and the second alignment electrode is electrically connected to the second pixel electrode through a fourth contact hole of the first insulating layer. can be electrically connected to
  • the light emitting device may have a nano-scale to micro-scale size.
  • a method of manufacturing a display device includes forming a first conductor on a substrate; forming a bank pattern on the substrate and the first conductor to at least partially overlap the first conductor; forming a second conductor on the substrate and the bank pattern; forming a semiconductor pattern on a side surface of the bank pattern; forming a gate insulating layer to overlap at least a portion of the first conductor, the second conductor, and the semiconductor pattern; forming a third conductor on the gate insulating layer; forming a first insulating layer to overlap the third conductor; arranging light emitting elements on the first insulating layer; forming a first pixel electrode to electrically contact a first end of the light emitting element; and forming a second pixel electrode to electrically contact a second end of the light emitting element.
  • one side of the bank pattern may be formed.
  • the aligning of the light emitting elements may be formed on the first insulating layer corresponding to the other side of the bank pattern.
  • Forming the gate insulating layer may include etching the gate insulating layer to expose at least a portion of an upper surface of the second conductor.
  • Forming the first insulating layer may include etching the first insulating layer to expose at least a portion of an upper surface of the third conductor.
  • the third conductor includes a first alignment electrode and a second alignment electrode for aligning the light emitting element, the first pixel electrode is electrically connected to the first alignment electrode, and the second pixel electrode is It may be formed to be electrically connected to the second alignment electrode.
  • a space limitation of a high-resolution display device may be overcome by efficiently utilizing a space of a pixel area including a vertical transistor.
  • Effects according to an embodiment are not limited by the contents exemplified above, and more various effects are included in the present specification.
  • FIG. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel of a display device according to an exemplary embodiment.
  • FIG 3 is a perspective view schematically illustrating a light emitting element included in one pixel of a display device according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view schematically illustrating a display device according to an exemplary embodiment.
  • 5 to 18 are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 19 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • FIG. 20 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • 21 to 23 are cross-sectional views schematically illustrating a display device according to an exemplary embodiment.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
  • the terms “include” or “have” are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that it does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof.
  • a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where it is “directly on” the other part, but also the case where another part is present in the middle.
  • the direction in which it is formed is not limited to the upper direction, but includes those formed in the lateral or lower direction.
  • a part such as a layer, film, region, plate, etc. is said to be “under” another part, this includes not only the case where it is “directly below” the other part, but also the case where another part exists in the middle.
  • a horizontal direction is indicated as a first direction DR1
  • a vertical direction perpendicular to the horizontal direction is indicated as a second direction DR2
  • a direction perpendicular to the first and second directions DR1 and DR2. is indicated in the third direction (DR3).
  • the terms “about” or “approximately” include the stated value, the measurement in question and the error associated with the measurement of a particular quantity (ie, the limits of the measurement system). For example, “about” can mean within one or more standard deviations or within ⁇ 30%, 20%, 10%, 5% of a specified value.
  • contact may include physical and/or electrical contact, connection, or coupling.
  • FIG. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment.
  • a display device 1000 may include a substrate SUB and a pixel PXL provided on the substrate SUB.
  • the substrate SUB may be implemented as a rigid substrate or a flexible substrate, and may include a transparent insulating material to transmit light.
  • the rigid substrate may be one of an organic substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymeric organic material and a plastic substrate.
  • the flexible substrate is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • the substrate SUB includes a display area DA displaying an image and a non-display area NDA surrounding the display area DA without displaying an image.
  • the display area DA may be an area where the pixels PXL are provided.
  • the non-display area NDA is provided with a driving unit (not shown) for driving the pixels PXL, a wiring unit (not shown) electrically connecting the pixels PXL and the driving unit, and a plurality of pads PAD. can be an area.
  • the pixel PXL includes at least one light emitting element (LD) driven by a predetermined signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, first driving power and second driving power). , FIG. 2).
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • the light emitting elements LD may have a nanoscale or microscale size and may be electrically connected in parallel with adjacent light emitting elements LD, but the present invention is not limited thereto.
  • the driving unit provides a predetermined signal and a predetermined power to each pixel PXL through a wiring unit, and thus controls driving of the pixel PXL.
  • the driver may include a scan driver, a light emitting driver, a data driver, and a timing controller.
  • the wiring unit may electrically connect the driving unit and the pixels PXL.
  • the wiring unit provides signals to each pixel PXL and includes signal lines electrically connected to each pixel PXL, for example, a fan-out line electrically connected to a scan line, a data line, an emission control line, etc. can be In addition, in order to compensate for the change in electrical characteristics of each pixel PXL in real time, the wiring unit electrically connects signal lines to each pixel PXL, for example, a fan-out signal electrically connected to a control line, a sensing line, etc. out) line.
  • the pad PAD is positioned on one side of the display device 1000 and can be electrically connected to a circuit board capable of transmitting signals and voltages from the outside through a wiring unit. Referring to FIG. 1 , the pads PAD are illustrated as being positioned below the display device 1000, but the present invention is not limited thereto.
  • a plurality of pixels PXL may be substantially provided in the display area DA.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure or a PENTILETM arrangement structure, but the present invention is not limited thereto.
  • the display device 1000 is a smart phone, a television, a tablet PC, a mobile phone, a video phone, an e-book reader, a desktop PC, a laptop PC, a netbook computer, a workstation, a server, a personal digital assistant (PDA), It can be applied to electronic devices having a display surface applied to at least one surface, such as a portable multimedia player (PMP), MP3 player, medical device, camera, or wearable device.
  • PMP portable multimedia player
  • MP3 player MP3 player
  • medical device camera, or wearable device.
  • the display device 1000 is illustrated as having a rectangular shape having two pairs of sides parallel to each other, but the present invention is not limited thereto. Depending on the embodiment, the display device may be implemented in various shapes such as a rectangle with rounded corners, a square, and a circle.
  • FIG. 2 is a circuit diagram illustrating an electrical connection relationship between components included in one pixel of a display device according to an exemplary embodiment.
  • one pixel PXL may include at least one transistor T1 , T2 , and T3 , at least one capacitor Cst and CLD, and a light source unit LSU. .
  • the at least one transistor T1 , T2 , and T3 includes a first transistor T1 , a second transistor T2 , and a third transistor T3 .
  • the first transistor T1 is a driving transistor for controlling the driving current Id applied to the light source unit LSU and is electrically connected between the first driving power source VDD and the light source unit LSU. Specifically, the first electrode of the first transistor T1 is electrically connected to the first driving power supply VDD, the second electrode of the first transistor T1 is connected to the second node N2, and the first A gate electrode of the transistor T1 is electrically connected to the first node N1.
  • the first transistor T1 generates a driving current Id applied from the first driving power supply VDD to the light source unit LSU through the second node N2 according to the voltage applied to the first node N1. can control.
  • the first electrode of the first transistor T1 may be a drain electrode, and the second electrode of the first transistor T1 may be a source electrode, but is not limited thereto.
  • the first electrode may be a drain electrode, and the second electrode may be a source electrode.
  • the second transistor T2 is a switching transistor that selects and activates the pixel PXL in response to a scan signal, and is electrically connected between the data line DL and the first node N1. Specifically, the first electrode of the second transistor T2 is electrically connected to the data line DL, the second electrode of the second transistor T2 is electrically connected to the first node N1, and the second electrode of the second transistor T2 is electrically connected to the first node N1. A gate electrode of the transistor T2 is electrically connected to the scan line SC. The second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SC, and connects the data line DL and the first node N1.
  • a gate-on voltage eg, a high level voltage
  • the first node N1 is a point where the second electrode of the second transistor T2 and the gate electrode of the first transistor T1 are electrically connected, and the second transistor T2 is a point of the first transistor T1.
  • a data voltage may be transmitted to the gate electrode.
  • the third transistor T3 is a sensing transistor for externally compensating the pixel PXL and is electrically connected between the sensing line SL and the light source unit LSU. Specifically, the first electrode of the third transistor T3 is electrically connected to the sensing line SL, the second electrode of the third transistor T3 is electrically connected to the second node N2, and the third A gate electrode of the transistor T3 is electrically connected to the sensing control line SS.
  • the third transistor T3 is turned on when a sensing control signal of a gate-on voltage (eg, a high level voltage) is supplied from the sensing control line SS, so that the sensing line SL and the light source unit LSU are turned on. ) is electrically connected.
  • a sensing control signal of a gate-on voltage eg, a high level voltage
  • the third transistor T3 obtains a sensing signal through the sensing line SL by electrically connecting the first transistor T1 to the sensing line SL, and uses the sensing signal to reach the threshold of the first transistor T1.
  • the characteristics of each pixel PXL including voltage may be detected.
  • Information about the characteristics of each pixel PXL may be used to convert image data so that a characteristic deviation between the pixels PXL can be compensated for.
  • the first electrode of the third transistor T3 is electrically connected to the initialization power supply INT.
  • the third transistor T3 is an initialization transistor capable of initializing the second node N2 and, when turned on by a sensing control signal, transmits the voltage of the initialization power supply INT to the second node N2. . Accordingly, the second storage electrode of the storage capacitor Cst electrically connected to the second node N2 may be initialized.
  • the at least one capacitor includes a storage capacitor Cst and a light source capacitor CLD.
  • a first storage electrode of the storage capacitor Cst is electrically connected to the first node N1, and a second storage electrode is electrically connected to the second node N2.
  • the storage capacitor Cst is charged with a data voltage corresponding to a data signal supplied to the first node N1 during one frame period. Accordingly, the storage capacitor Cst may store a voltage (eg, a data voltage) of the gate electrode of the first transistor T1 .
  • the first electrode of the light source capacitor CLD is electrically connected to the first pixel electrode ET1 of the light source unit LSU, and the second electrode is electrically connected to the second pixel electrode ET2 of the light source unit LSU. do.
  • the light source capacitor CLD may store a voltage applied to the first pixel electrode ET1 of the light emitting element LD for one frame.
  • the light source unit LSU includes the first power line PL1 , the second power line PL2 , the first pixel electrode ET1 , the second pixel electrode ET2 , the first pixel electrode ET1 and the second pixel electrode ET1 .
  • a light emitting element LD electrically connected between the electrodes ET2 may be included.
  • the voltage of the first driving power source VDD may be applied to the first power line PL1
  • the voltage of the second driving power source VSS may be applied to the second power line PL2 .
  • the first pixel electrode ET1 may be electrically connected to the first driving power source VDD via the first transistor T1 and the first power line PL1, and the second pixel electrode ET2 may be connected to the second power source. It may be electrically connected to the second driving power source VSS through line PL2.
  • the first pixel electrode ET1 may be an anode and the second pixel electrode ET2 may be a cathode.
  • Each of the light emitting elements LD included in the light source unit LSU has one end (or first end) electrically connected to the first driving power source VDD through the first pixel electrode ET1 and the second pixel electrode ET1. The other end (or the second end) electrically connected to the second driving power source VSS through the electrode ET2 may be included.
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the first driving power supply VDD may be set to a high-potential power supply
  • the second driving power supply VSS may be set to a low-potential power supply.
  • a potential difference between the first driving power source VDD and the second driving power source VSS may be set to be higher than or equal to the threshold voltage of the light emitting elements LD during the light emitting period of the pixel PXL.
  • the light emitting element LD electrically connected in parallel in the same direction (eg, forward direction) between the first pixel electrode ET1 and the second pixel electrode ET2 to which voltages of different potentials are supplied is effective.
  • a light source can be configured. These effective light sources may be gathered to form the light source unit LSU of the pixel PXL.
  • the light source unit LSU may further include at least one ineffective light source, for example, a reverse light emitting device LDrv, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting device LDrv is electrically connected in parallel between the first pixel electrode ET1 and the second pixel electrode ET2 together with the light emitting devices LD constituting the effective light sources, and the light emitting device LD It is electrically connected between the first pixel electrode ET1 and the second pixel electrode ET2 in the opposite direction to the field.
  • the reverse light emitting device LDrv maintains an inactive state even when a predetermined driving voltage (eg, forward driving voltage) is applied between the first pixel electrode ET1 and the second pixel electrode ET2. Accordingly, current does not substantially flow through the reverse light emitting device LDrv.
  • a predetermined driving voltage eg, forward driving voltage
  • the light emitting elements LD of the light source unit LSU may emit light with a luminance corresponding to the driving current Id supplied through the first transistor T1.
  • the driving current Id supplied to the light source unit LSU may be divided and flowed to each of the light emitting elements LD. Accordingly, while each light emitting element LD emits light with a luminance corresponding to a current flowing therethrough, the light source unit LSU may emit light with a luminance corresponding to the driving current Id.
  • the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • the light source unit LSU is electrically connected between the first transistor T1 and the second driving power supply VSS, but the light source unit LSU is the first driving power supply VDD ) and the first transistor T1 may be electrically connected.
  • FIG. 2 illustrates an embodiment in which light emitting elements LD constituting each light source unit LSU are all electrically connected in parallel
  • the present invention is not limited thereto.
  • the light source unit LSU may be configured to include at least one serial stage including light emitting devices LDs connected in parallel with each other. That is, the light source unit LSU may have a serial/parallel hybrid structure.
  • the size of an individual pixel area in which the pixel PXL is located is gradually reduced.
  • a space required for the pixel PXL may further increase. Therefore, in the present invention, various embodiments related to a pixel structure capable of efficiently utilizing a limited pixel area will be disclosed, and detailed descriptions thereof will be described later.
  • 3 is a perspective view schematically illustrating a light emitting element included in one pixel of a display device according to an exemplary embodiment. 3 illustrates a pillar-shaped light emitting device, the type and/or shape of the light emitting device according to the present invention is not limited thereto.
  • the light emitting device LD includes a first semiconductor layer 11, a second semiconductor layer 13, and between the first semiconductor layer 11 and the second semiconductor layer 13. It includes an active layer 12 located on.
  • the light emitting device LD may be formed of a laminate in which the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 are sequentially stacked along the length L direction.
  • the light emitting element LD may have one end (or first end) and the other end (or second end) along the length direction L. have.
  • one of the first semiconductor layer 11 and the second semiconductor layer 13 is disposed at one end (or first end) of the light emitting element LD, and the other end (or first end) of the light emitting element LD ( Alternatively, the other one of the first semiconductor layer 11 and the second semiconductor layer 13 may be disposed at the second end).
  • the light emitting device LD may be a rod-shaped light emitting diode manufactured in a rod shape.
  • “rod-like” means a rod-like shape long in the length (L) direction (ie, an aspect ratio greater than 1), such as a circular column or polygonal column, or a bar shape. (bar-like shape), and the shape of its cross section is not particularly limited.
  • the length L of the light emitting element LD may be greater than the diameter D (or the width of the cross section).
  • the light emitting device LD may have a size as small as a nanoscale or microscale.
  • Each of the light emitting devices LD may have a diameter D and/or a length L ranging from a nanoscale to a microscale.
  • the length L of the light emitting device LD may be about 100 nm to 10 ⁇ m
  • the diameter D of the light emitting device LD may be about 2 ⁇ m to 6 ⁇ m
  • the light emitting device LD may have a diameter D of about 2 ⁇ m to 6 ⁇ m.
  • the aspect ratio of may range from about 1.2 to about 100.
  • the size of the light emitting element LD is not limited thereto.
  • the size of the light emitting element LD may be variously changed according to design conditions of various devices using the light emitting device using the light emitting element LD as a light source, for example, a display device.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material selected from among InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an n-type semiconductor doped with a first conductive dopant such as Si, Ge, or Sn. may contain layers.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and the first semiconductor layer 11 may be formed of various other materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multi-quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed above and/or below the active layer 12 .
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and InAlGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the light emitting element LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting element LD, the light emitting element LD emits light as electron-hole pairs are coupled in the active layer 12 .
  • the light emitting element LD can be used as a light source for various light emitting devices including the pixel PXL of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material selected from among InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant such as Mg, Zn, Ca, Sr, or Ba. It may include a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and other various materials may constitute the second semiconductor layer 13 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 are each described as being composed of one layer, but the present invention is not limited thereto.
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 according to the material of the active layer 12 is at least one or more layers, for example, a cladding layer and / or TSBR (tensile strain barrier reducing) It may contain more layers.
  • the TSBR layer may be a strain relief layer disposed between semiconductor layers having different lattice structures and serving as a buffer to reduce a difference in lattice constant.
  • the TSBR layer may be composed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting device LD further includes an insulating layer 14 provided on a surface thereof.
  • the insulating film 14 may be formed on the surface of the light emitting device LD to surround the outer circumferential surface of the active layer 12, and may further surround one region of the first semiconductor layer 11 and the second semiconductor layer 13.
  • the insulating film 14 is one end of each of the first semiconductor layer 11 and the second semiconductor layer 13 located at both ends of the light emitting element LD in the length (L) direction, for example, two bottom surfaces of a cylinder. (Upper and lower surfaces of the light emitting element LD) may be exposed without being covered.
  • the insulating layer 14 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), titanium strontium oxide (SrTiOx), cobalt oxide (CoxOy), magnesium oxide (MgO), zinc oxide (ZnO), ruthenium oxide (RuOx), nickel oxide (NiO), tungsten oxide (WOx), tantalum oxide (TaOx), gadolinium oxide ( GdOx), zirconium oxide (ZrOx), gallium oxide (GaOx), vanadium oxide (VxOy), ZnO:Al, ZnO:B, InxOy:H, niobium oxide (NbxOy), magnesium fluoride (MgFx), aluminum fluoride ( AlFx), alucone polymer film, titanium nitride (SiNx
  • the insulating layer 14 may be provided in the form of a single layer or a multiple layer including at least a double layer.
  • the first layer and the second layer may be composed of different materials (or materials), and different can be formed through a process.
  • the first layer and the second layer may include the same material (or material).
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the insulating layer 14 .
  • the light emitting element LD includes one or more phosphor layers, active layers, semiconductor layers, and/or electrodes disposed on one end of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13. may additionally include.
  • An electrode (not shown) that may be disposed on one side of the light emitting element LD may be an Ohmic contact electrode or a Schottky contact electrode, but is not limited thereto.
  • the electrode may include a metal or a metal oxide, and for example, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, oxides or alloys thereof, and the like may be used alone or in combination.
  • the electrode may be substantially transparent or translucent. Accordingly, light generated from the light emitting element LD may pass through the electrode and be emitted to the outside of the light emitting element LD.
  • the active layer 12 is electrically connected to at least one electrode (eg, both ends of the light emitting element LD), not shown. At least one contact electrode among connected contact electrodes) may be prevented from being shorted. Accordingly, electrical stability of the light emitting element LD may be secured.
  • the insulating film 14 on the surface of the light emitting element LD, surface defects of the light emitting element LD can be minimized to improve lifespan and efficiency.
  • an unwanted short circuit between the light emitting elements LD can be prevented from occurring even when the light emitting elements LD are disposed in close proximity to each other. have.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when the light emitting elements LD are mixed in a liquid solution (or solvent) and supplied to each light emitting region (eg, the light emitting region of each pixel), the light emitting elements LD are non-uniformly aggregated in the solution. Each of the light emitting devices LD may be surface-treated so that the light emitting elements LD can be uniformly dispersed.
  • FIG. 4 is a cross-sectional view schematically illustrating a display device according to an exemplary embodiment. Specifically, FIG. 4 is a cross-sectional view taken along lines IV-IV and IV'-IV' of FIG. 1 . 4 illustrates a structure of a pixel PXL in a partial area of the display area DA and a structure of a pad PAD in a partial area of the non-display area NDA.
  • the cross-sectional view of FIG. 4 shows a cross-sectional view taken along the first direction DR1 in FIG. 1 , but the present invention is not limited thereto. Lines IV-IV and IV'-IV' of FIG. 4 may be positioned side by side along the second direction DR2 in FIG. 1, and the cross-sectional view of FIG. 4 is a cross-sectional view taken along the second direction DR2 in FIG. can be
  • the display device includes a substrate SUB, a first conductor SD1, a bank pattern WAL, a second conductor SD2, a semiconductor layer, and a third conductor SD3. ), a bank BNK, a light emitting element LD, a first pixel electrode ET1, a second pixel electrode ET2, and a plurality of insulating layers GI, INS1, INS2, INS3, and INS4. .
  • the substrate SUB may be a rigid substrate or a flexible substrate, and may include a transparent insulating material to transmit light.
  • a buffer layer (not shown) may be positioned on the substrate SUB to prevent impurities from diffusing into a transistor, which will be described later.
  • the buffer layer may be an inorganic insulating layer composed of a single layer or multiple layers including at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the transistor includes a first transistor T1 and a second transistor T2 electrically connected to the first transistor T1.
  • the first transistor T1 may correspond to the driving transistor T1 described with reference to FIG. 2
  • the second transistor T2 may correspond to the switching transistor T2 described with reference to FIG. 2 .
  • the first transistor T1 and the second transistor T2 include semiconductor patterns A1 and A2, gate electrodes G1 and G2, first electrodes D1 and D2, and second electrodes S1 and S2, respectively. can do.
  • the first electrode may be a drain electrode and the second electrode may be a source electrode, but the present invention is not limited thereto.
  • the first electrode may be a source electrode, and the second electrode may be a drain electrode.
  • the first conductor SD1 may be positioned on the substrate SUB and may include a first electrode of a transistor.
  • the first conductor SD1 includes the first electrode D1 of the first transistor T1 and the first electrode D2 of the second transistor T2.
  • a barrier rib (eg, a bank pattern) WAL is positioned on the first conductor SD1 and the substrate SUB.
  • the barrier rib WAL may be made of a material including an inorganic material.
  • the barrier rib WAL may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the barrier rib WAL may have a trapezoidal or rectangular shape in which the width of the upper side (or upper surface) is smaller than the width of the lower side (or lower side) in cross section, but the present invention is not limited thereto.
  • the barrier rib WAL may include a curved surface having a cross section such as a semi-elliptical shape, a semi-circular shape (or a hemispherical shape), and the like.
  • the shape of the barrier rib WAL is not limited to the above-described embodiments, and depends on the shape of the first electrode D1 of the first transistor T1 and the second electrode D2 of the second transistor T2. It can be implemented in various ways.
  • the barrier rib WAL includes a first barrier rib (or first bank pattern) WAL1 and a second barrier rib (or second bank pattern) WAL2 .
  • the first barrier rib WAL1 is positioned to at least partially overlap the first electrode D1 of the first transistor T1, and the second barrier rib WAL2 overlaps at least a portion of the first electrode D2 of the second transistor T2. They can be positioned so that they overlap.
  • the first barrier rib WAL1 separates the first electrode D1 and the second electrode S1 of the first transistor T1, and the second barrier rib WAL2 separates the first electrode D2 of the second transistor T2.
  • the second electrode S2 may be spaced apart. That is, the first barrier rib WAL1 may maintain a distance between the first electrode D1 and the second electrode S1 of the first transistor T1, and the second barrier rib WAL2 may maintain a distance between the first electrode D1 and the second electrode S1 of the first transistor T1. A gap between the second electrode D2 and the second electrode S2 may be maintained.
  • the first barrier rib WAL1 may be referred to as a first spacer, and the second barrier rib WAL2 may be referred to as a second spacer.
  • the second conductor SD2 is positioned on the barrier rib WAL and/or the substrate SUB.
  • the second conductor SD2 includes the second electrode S1 of the first transistor T1, the second electrode S2 of the second transistor T2, the first storage electrode CE1, and the driving voltage line DVL. , and a first pad electrode PE1.
  • the second electrode S1 of the first transistor T1, the second electrode S2 of the second transistor T2, the first storage electrode CE1, and the driving voltage line DVL are part of the display area DA. can be located in the area.
  • the first pad electrode PE1 may be positioned in a partial area of the non-display area NDA.
  • the second electrode S1 of the first transistor T1 and the second electrode S2 of the second transistor T2 may be respectively positioned on the upper surface of the barrier rib WAL. That is, the second electrode S1 of the first transistor T1 extends through the first barrier rib WAL1 in the thickness direction (or the third direction DR3) of the substrate SUB of the first transistor T1. It may be spaced apart from the first electrode D1, and the second electrode S2 of the second transistor T2 is disposed in the thickness direction (or in the third direction) of the substrate SUB with the second barrier rib WAL2 therebetween. (DR3)) may be spaced apart from the first electrode D2 of the second transistor T2.
  • the first storage electrode CE1 is spaced apart from the second electrode S1 of the first transistor T1 and directly positioned on the upper surface of the substrate SUB. In one embodiment, the first storage electrode CE1 may be positioned along the other side surface of the first barrier rib WAL1 and the upper surface of the substrate SUB.
  • the first storage electrode CE1 may constitute a storage capacitor Cst together with a second storage electrode CE2 to be described later. Also, although not shown, the first storage electrode CE1 may be electrically connected to the first gate electrode G1 of the first transistor T1 to be described later through an external wire. Accordingly, as described with reference to FIG. 2 , the storage capacitor Cst may store a voltage (eg, a data voltage) of the gate electrode of the first transistor T1 .
  • a voltage eg, a data voltage
  • the driving voltage line DVL is spaced apart from the second electrode S2 of the second transistor T2 and directly positioned on the upper surface of the substrate SUB.
  • the driving voltage line DVL may be positioned along the other side surface of the second barrier rib WAL2 and the upper surface of the substrate SUB.
  • the driving voltage line DVL and the first storage electrode CE1 may face each other between the first barrier rib WAL1 and the second barrier rib WAL2 and may be spaced apart from each other.
  • the driving voltage line DVL may have the same configuration as the second power line PL2 described with reference to FIG. 2 . Accordingly, the voltage of the second driving power source VSS ( FIG. 2 ) may be applied to the driving voltage line DVL.
  • the display device may further include a first power line electrically connected to the first driving power source VDD ( FIG. 2 ).
  • the first power line may be electrically connected to a first pixel electrode ET1 described later, and the driving voltage line DVL may be electrically connected to a second pixel electrode ET2 described later.
  • the first pad electrode PE1 is a part of the electrodes of the pad PAD ( FIG. 1 ) and may be directly positioned on the upper surface of the substrate SUB. Also, according to exemplary embodiments, the first pad electrode PE1 may be omitted.
  • the semiconductor layer is located on the side of the barrier rib WAL.
  • the semiconductor layer is positioned between the first electrodes D1 and D2 and the second electrodes S1 and S2 of the transistor, and is positioned to at least partially overlap the first electrodes D1 and D2 and the second electrodes S1 and S2. .
  • the semiconductor layer includes a first semiconductor pattern A1 of the first transistor T1 and a second semiconductor pattern A2 of the second transistor T2.
  • the first semiconductor pattern A1 may be positioned along one side of the first barrier rib WAL1 between the first electrode D1 and the second electrode S1 of the first transistor T1.
  • the second semiconductor pattern A2 may be positioned along one side of the second barrier rib WAL2 between the first electrode D2 and the second electrode S2 of the second transistor T2.
  • the first semiconductor pattern A1 and the second semiconductor pattern A2 include a drain region electrically connected to the first electrodes D1 and D2, a source region electrically connected to the second electrodes S1 and S2, and A channel region between the drain region and the source region may be included.
  • the channel region may overlap the first gate electrode G1 and the second gate electrode G2, respectively.
  • drain regions of the first semiconductor pattern A1 and the second semiconductor pattern A2 may directly contact the first electrodes D1 and D2, and the first semiconductor pattern A1 and the second semiconductor pattern A2 may directly contact the first electrodes D1 and D2.
  • a source region of the pattern A2 may directly contact the second electrodes S1 and S2.
  • drain regions of the first and second semiconductor patterns A1 and A2 may be physically and/or electrically connected to the first electrodes D1 and D2 through a contact hole penetrating the insulating layer.
  • Source regions of the first semiconductor pattern A1 and the second semiconductor pattern A2 may be physically and/or electrically connected to the second electrodes S1 and S2 through contact holes penetrating the insulating film.
  • the first semiconductor pattern A1 and the second semiconductor pattern A2 may be semiconductor patterns made of polysilicon, amorphous silicon, or an oxide semiconductor.
  • the first semiconductor pattern A1 and the second semiconductor pattern A2 are disposed in an oblique direction with respect to a plane extending in the first and second directions DR1 and DR2 with respect to the substrate SUB, respectively. It can be said that it constitutes a vertical channel.
  • the first semiconductor pattern A1 and the second semiconductor pattern A2 constituting the vertical channel may secure a channel length along the lateral direction of the corresponding barrier rib WAL. Accordingly, the first transistor T1 and the second transistor T2 reduce the area occupied by the first transistor T1 and the second transistor T2 in each pixel region regardless of the channel length of the semiconductor pattern. can do.
  • since the first transistor T1 and the second transistor T2 are configured as vertical transistors, space in the pixel area can be efficiently utilized. That is, the pixel structure according to an exemplary embodiment may be usefully applied to a high-resolution display device or the like.
  • first transistor T1 and the second transistor T2 having a vertical channel are disposed side by side on a plane extending in the first and second directions DR1 and DR2 with respect to the substrate SUB.
  • a characteristic change of the first transistor T1 and the second transistor T2 hardly occurs or a characteristic change may occur to an insignificant degree even when the shape is deformed such as bending or folding.
  • the gate insulating layer GI is positioned on the semiconductor layer to cover or overlap the first conductor SD1 , the semiconductor layer, the second conductor SD2 , and the substrate SUB.
  • the gate insulating layer GI may partially expose an upper surface of the second electrode S1 of the first transistor T1.
  • the exposed upper surface of the second electrode S1 of the first transistor T1 may be physically and/or electrically connected to a first alignment electrode AIG1 to be described later through the first contact hole CH1.
  • the gate insulating layer GI may partially expose an upper surface of the driving voltage line DVL.
  • An upper surface of the exposed driving voltage line DVL may be physically and/or electrically connected to a second alignment electrode AIG2 to be described later through the second contact hole CH2.
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a double or multiple layer.
  • the third conductor SD3 is positioned on the gate insulating layer GI.
  • the third conductor SD3 is a group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof. It may be composed of a single film alone or a mixture thereof selected from.
  • the third conductor SD3 may be formed of a double or multi-layer structure of molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), or silver (Ag), which are low resistance materials. .
  • the third conductor SD3 includes the first gate electrode G1 of the first transistor T1, the second gate electrode G2 of the second transistor T2, and the first alignment electrode AIG1 (or the second gate electrode G1). storage electrode CE2), second alignment electrode AIG2, and second pad electrode PE2.
  • the second alignment electrode AIG2 may be positioned in a partial area of the display area DA, and the second pad electrode PE2 may be positioned in a partial area of the non-display area NDA.
  • the first gate electrode G1 of the first transistor T1 is positioned on the gate insulating layer GI positioned on one side of the first barrier rib WAL1 to correspond to the first semiconductor pattern A1.
  • the second gate electrode G2 of the second transistor T2 is positioned on the gate insulating layer GI positioned on one side of the second barrier rib WAL2 to correspond to the second semiconductor pattern A2.
  • the first alignment electrode AIG1 is positioned on the gate insulating layer GI to correspond to the first storage electrode CE1.
  • the first alignment electrode AIG1 is for aligning the light emitting device LD together with the second alignment electrode AIG2, and the light emitting device LD is placed on the first alignment electrode AIG1 and the second alignment electrode AIG2.
  • a voltage may be applied to align.
  • the first alignment electrode AIG1 forms the storage capacitor Cst together with the first storage electrode CE1 at a portion overlapping the first storage electrode CE1 with the gate insulating layer GI interposed therebetween.
  • the first alignment electrode AIG1 may be referred to as the second storage electrode CE2.
  • the storage capacitor Cst may correspond to the storage capacitor Cst described with reference to FIG. 2 .
  • the space in which the storage capacitor Cst is formed may be reduced by integrally implementing the second storage electrode CE2 constituting the storage capacitor Cst with the first alignment electrode AIG1. Accordingly, efficiency of space utilization in the pixel area where the pixel PXL is located can be effectively applied to a display device realized with high resolution.
  • the second alignment electrode AIG2 is positioned on the gate insulating layer GI to correspond to the driving voltage line DVL.
  • the second alignment electrode AIG2 may be physically and/or electrically connected to the driving voltage line DVL through the second contact hole CH2 formed in the gate insulating layer GI.
  • the second pad electrode PE2 is an electrode constituting a part of the electrodes of the pad PAD and is positioned on the gate insulating layer GI to correspond to the first pad electrode PE1.
  • the first insulating layer INS1 is positioned on the third conductor SD3 to cover or overlap the gate insulating layer GI and the third conductor SD3.
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). This is not limited to this.
  • the first insulating layer INS1 may be formed of an inorganic insulating film that is advantageous for protecting the light emitting element LD.
  • the first insulating layer INS1 may partially expose an upper surface of the first alignment electrode AIG1.
  • An exposed upper surface of the first alignment electrode AIG1 may be physically and/or electrically connected to a first pixel electrode ET1 to be described later through a third contact hole CH3 .
  • the first insulating layer INS1 may partially expose an upper surface of the second alignment electrode AIG2.
  • An exposed upper surface of the second alignment electrode AIG2 may be physically and/or electrically connected to a second pixel electrode ET2 to be described later through a fourth contact hole CH4 .
  • the first insulating layer INS1 may partially expose the upper surface of the second pad electrode PE2.
  • the exposed second pad electrode PE2 may be physically and/or electrically connected to a third pad electrode PE3 to be described later through the first opening OP1.
  • the bank BNK is positioned on the first insulating layer INS1 in the display area DA.
  • the bank BNK may be a structure defining (or partitioning) a pixel area or light emitting area of each pixel PXL and adjacent pixels PXL adjacent thereto.
  • the bank BNK prevents the solution in which the light emitting elements LD are mixed from flowing into adjacent pixels PXL or provides a certain amount to each pixel PXL area. It may be a dam structure that controls the solution to be supplied.
  • the bank BNK is configured to include at least one light-blocking material and/or a reflective material to prevent light leakage between a corresponding pixel PXL and adjacent pixels PXL.
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimide resin, etc., but the present invention is not limited thereto.
  • a reflective material layer (or reflective layer) may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • the light emitting element LD is positioned on the first insulating layer INS1.
  • the light emitting element LD may be positioned in the first insulating layer INS1 between the banks BNK so that the direction of the length L ( FIG. 3 ) is parallel to the first direction DR1 .
  • the light emitting element LD may be positioned on the first insulating layer INS1 positioned between the other side surface of the first barrier rib WAL1 and the other side surface of the second barrier rib WAL2 . Since the light emitting element LD is located on a different side from the first semiconductor pattern A1 and the second semiconductor pattern A2 with the first and second barrier ribs WAL1 and WAL2 interposed therebetween, the inkjet printing device In the forming process by the above process, the first semiconductor pattern A1 and the second semiconductor pattern A2 may not be affected.
  • the first barrier rib WAL1 and the second barrier rib WAL2 prevent a solution in which the light emitting elements LD are mixed from flowing into the adjacent pixel PXL, or It can be controlled so that a certain amount of solution is supplied to the pixel (PXL) area of .
  • the first partition wall WAL1 and the second partition wall WAL2 may serve as a dam structure together with the aforementioned bank BNK.
  • the first end EP1 of the light emitting element LD may be positioned to at least partially overlap an edge of the first alignment electrode AIG1, and the second end EP2 of the light emitting element LD may be positioned to overlap the edge of the first alignment electrode AIG1.
  • AIG2 may be positioned to overlap at least a portion of the edge.
  • the first end EP1 of the light emitting element LD may not overlap the edge of the first alignment electrode AIG1, and the second end EP2 of the light emitting element LD may be second aligned. It may not overlap with the edge of electrode AIG2.
  • the second insulating layer INS2 is positioned on the top surface of the light emitting element LD and covers the bank BNK.
  • the second insulating layer INS2 covers a portion of the upper surface of the light emitting element LD, and may expose the first end EP1 and the second end EP2 of the light emitting element LD.
  • the second insulating layer INS2 may stably fix the light emitting element LD. If there is an empty space between the first insulating layer INS1 and the light emitting device LD before forming the second insulating layer INS2, the empty space may be at least partially filled by the second insulating layer INS2. .
  • the second insulating layer INS2 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the second insulating layer INS2 may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). This is not limited to this.
  • the second insulating layer INS2 may be formed of an inorganic insulating film that is advantageous for protecting the light emitting element LD.
  • the first pixel electrode ET1 is positioned on the second insulating layer INS2, the light emitting element LD, and the first insulating layer INS1.
  • the first pixel electrode ET1 may contact the first end EP1 of the light emitting element LD and may be physically and/or electrically connected to the first end EP1 of the light emitting element LD. Also, the first pixel electrode ET1 may be physically and/or electrically connected to the first alignment electrode AIG1 through the third contact hole CH3. Accordingly, a first driving voltage VDD ( FIG. 2 ) is applied from the second electrode S1 of the first transistor T1 to the first end EP1 of the light emitting element LD through the first pixel electrode ET1. may be authorized.
  • VDD FIG. 2
  • the first pixel electrode ET1 transmits light emitted from the light emitting element LD and reflected by the first alignment electrode AIG1 in an image display direction (eg, the third direction DR3) of the display device without loss. It can be composed of various transparent conductive materials in order to proceed.
  • the first pixel electrode ET1 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide (ITO). oxide, IGZO), indium tin zinc oxide (ITZO), and the like, and includes at least one of various transparent conductive materials (or materials), and is substantially transparent or translucent to satisfy a predetermined light transmittance (or transmittance). can be configured.
  • the material of the first pixel electrode ET1 is not limited to the above-described embodiment.
  • the first pixel electrode ET1 may be made of various opaque conductive materials (or materials).
  • the first pixel electrode ET1 may be formed of a single layer or a multilayer.
  • the third insulating layer INS3 is positioned on the second insulating layer INS2 and the first pixel electrode ET1 and covers or overlaps at least a portion of the second insulating layer INS2 and the first pixel electrode ET1. do.
  • the third insulating layer INS3 is positioned to cover a portion of the second insulating layer INS2 positioned on the light emitting element LD, and exposes the second end EP2 of the light emitting element LD. INS2) is located above.
  • the third insulating layer INS3 covers the upper and side surfaces of the second insulating layer INS2 covering one bank BNK, and extends to partially cover the first pixel electrode ET1 and the second insulating layer INS2. positioned to cover
  • the third insulating layer INS3 is positioned only on the upper surface of the second insulating layer INS2 covering the other bank BNK, and thus the second insulating layer INS2 covering the other bank BNK.
  • the third insulating layer INS3 may not be located on the side surface.
  • the third insulating layer INS3 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the third insulating layer INS3 may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). This is not limited to this.
  • the third insulating layer INS3 may be provided in the non-display area NDA and positioned over the first insulating layer INS1 including the first opening OP1.
  • the third insulating layer INS3 may include an opening corresponding to the first opening OP1 to expose at least a portion of the second pad electrode PE2.
  • the second pixel electrode ET2 is positioned on the first insulating layer INS1 , the second insulating layer INS2 , the third insulating layer INS3 , the second alignment electrode AIG2 , and the light emitting element LD.
  • the second pixel electrode ET2 may be positioned to overlap at least a portion of the third insulating layer INS3 and the light emitting element LD.
  • the second pixel electrode ET2 may contact the second end EP2 of the light emitting element LD and may be physically and/or electrically connected to the second end EP2 of the light emitting element LD. Also, the second pixel electrode ET2 may be physically and/or electrically connected to the second alignment electrode AIG2 through the fourth contact hole CH4 . Accordingly, the second driving voltage VSS ( FIG. 2 ) may be applied from the driving voltage line DVL to the second end EP2 of the light emitting element LD through the second pixel electrode ET2 .
  • the second pixel electrode ET2 transmits light emitted from the light emitting element LD and reflected by the second alignment electrode AIG2 in the image display direction (eg, the third direction DR3) of the display device without loss. It can be composed of various transparent conductive materials in order to proceed.
  • the second pixel electrode ET2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide (ITO). oxide, IGZO), indium tin zinc oxide (ITZO), and the like, and includes at least one of various transparent conductive materials (or materials), and is substantially transparent or translucent to satisfy a predetermined light transmittance (or transmittance). can be configured.
  • the material of the second pixel electrode ET2 is not limited to the above-described embodiment.
  • the second pixel electrode ET2 may be made of various opaque conductive materials (or materials).
  • the second pixel electrode ET2 may be formed of a single layer or a multilayer.
  • the third pad electrode PE3 is positioned on the second pad electrode PE2 and the first insulating layer INS1.
  • the third pad electrode PE3 is formed in the non-display area NDA, but may be formed of the same process and the same material as the second pixel electrode ET2 formed in the display area DA.
  • the present invention is not limited thereto, and according to embodiments, the third pad electrode PE3 may be formed in a different process from that of the second pixel electrode ET2 and may be provided on different layers.
  • the third pad electrode PE3 may directly contact the second pad electrode PE2 through the first opening OP1 of the first insulating layer INS1. Accordingly, the third pad electrode PE3 may be physically and/or electrically connected to the second pad electrode PE2.
  • the third pad electrode PE3 may be formed of a double layer that is electrically connected to the second pad electrode PE2 to reduce wiring resistance, thereby minimizing distortion due to signal delay.
  • the fourth insulating layer INS4 is positioned over the display area DA and the non-display area NDA.
  • the fourth insulating layer INS4 is positioned to entirely cover or overlap the third insulating layer INS3 and the second pixel electrode ET2 in the display area DA, and the first insulating layer in the non-display area NDA. It is positioned so as to entirely cover (INS1) and at least a part of the third pad electrode PE3.
  • the fourth insulating layer INS4 may include a second opening OP2 partially exposing an upper surface of the third pad electrode PE3.
  • An anisotropic conductive film (not shown), a flexible printed circuit board (not shown), or the like may be attached to the third pad electrode PE3 exposed through the second opening OP2 . Accordingly, a data signal, a scan signal, and the like may be applied to the third pad electrode PE3 from the external driving substrate.
  • the fourth insulating layer INS4 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the fourth insulating layer INS4 may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). This is not limited to this.
  • the fourth insulating layer INS4 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the insulating layer may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the fourth insulating layer INS4 may cover the display area DA as a whole to block moisture or moisture from entering the display area DA including the light emitting elements LD.
  • the display device may further include an optical layer selectively on the fourth insulating layer INS4.
  • the display device may further include a color conversion layer including color conversion particles that convert light emitted from the light emitting device LD into light of a specific color.
  • a display device further including an optical layer will be described with reference to FIGS. 20 to 22 below.
  • At least one overcoat layer (eg, a layer for planarizing the upper surface of the display device) may be further disposed on the fourth insulating layer INS4 .
  • 5 to 18 are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • a first conductor SD1 including the first electrode D1 of the first transistor T1 and the first electrode D2 of the second transistor is formed on the substrate SUB of the display device. is formed According to an embodiment, after a buffer layer (not shown) is formed on the substrate SUB, the first conductor SD1 may be formed on the buffer layer.
  • the first electrode D1 of the first transistor T1 and the first electrode D2 of the second transistor may be disposed in the display area DA and spaced apart from each other.
  • the first electrode D1 of the first transistor T1 and the first electrode D2 of the second transistor may include the same material and may be formed by a process using the same mask.
  • a barrier rib WAL including a first barrier rib WAL1 and a second barrier rib WAL2 is formed on the first conductor SD1 .
  • the first barrier rib WAL1 may be formed to at least partially overlap the first electrode D1 of the first transistor T1 and the substrate SUB, and the second barrier rib WAL2 may include the first electrode of the second transistor ( D2) and the substrate SUB may be formed to at least partially overlap.
  • the first barrier rib WAL1 and the second barrier rib WAL2 may be disposed in the display area DA. Also, the first barrier rib WAL1 and the second barrier rib WAL2 may be formed of an inorganic material.
  • the second electrode S1 of the first transistor T1, the second electrode S2 of the second transistor T2, the first storage electrode CE1, and the driving voltage line DVL ), and the second conductor SD2 including the first pad electrode PE1 is formed on the barrier rib WAL and the substrate SUB.
  • the second electrode S1 of the first transistor T1, the second electrode S2 of the second transistor T2, the first storage electrode CE1, and the driving voltage line DVL are provided in the display area DA.
  • the first pad electrode PE1 may be formed to be disposed in the non-display area NDA.
  • the second electrode S1 of the first transistor T1 and the second electrode S2 of the second transistor T2 may be disposed on the upper surface of the barrier rib WAL.
  • the first storage electrode CE1 and the driving voltage line DVL may be formed on the substrate SUB to contact side surfaces of the first and second barrier ribs WAL1 and WAL2 , respectively.
  • the first storage electrode CE1 and the driving voltage line DVL may face each other with the first barrier rib WAL1 and the second barrier rib WAL2 interposed therebetween.
  • the first pad electrode PE1 may be directly formed on the substrate SUB.
  • the second electrode S1 of the first transistor T1, the second electrode S2 of the second transistor T2, the first storage electrode CE1, the driving voltage line DVL, and the first pad electrode PE1 includes the same material and can be formed using the same mask.
  • the present invention is not limited thereto, and according to embodiments, the second electrode S1 of the first transistor T1, the second electrode S2 of the second transistor T2, the first storage electrode CE1, At least one of the driving voltage line DVL and the first pad electrode PE1 includes a different material and may be formed by another process using a different mask. Also, the first pad electrode PE1 may not be formed.
  • a semiconductor layer including a first semiconductor pattern A1 and a second semiconductor pattern A2 is formed on a portion of the second conductor SD2.
  • the first semiconductor pattern A1 may be formed along one side of the first barrier rib WAL1 between the first electrode D1 and the second electrode S1 of the first transistor T1.
  • the second semiconductor pattern A2 may be formed along one side of the second barrier rib WAL2 between the first electrode D2 and the second electrode S2 of the second transistor T2. Accordingly, the drain regions of the first semiconductor pattern A1 and the second semiconductor pattern A2 may directly contact the first electrodes D1 and D2, and the first semiconductor pattern A1 and the second semiconductor pattern ( The source region of A2) may directly contact the second electrodes S1 and S2.
  • a gate insulating layer GI is formed on the semiconductor layer to cover the first conductor SD1 , the semiconductor layer, the second conductor SD2 , and the substrate SUB.
  • the gate insulating layer GI may be formed over the entire area of the display area DA and the non-display area NDA.
  • the first contact hole CH1 and the second contact hole are formed in the gate insulating layer GI so that the upper surface of the second electrode S1 and the upper surface of the driving voltage line DVL of the first transistor T1 are partially exposed.
  • CH2 can be formed. Portions of the gate insulating layer GI corresponding to the first and second contact holes CH1 and CH2 may be removed by a photo lithography process or the like.
  • the first gate electrode G1 of the first transistor T1, the second gate electrode G2 of the second transistor T2, and the first alignment electrode are formed on the gate insulating layer GI.
  • the second alignment electrode AIG2 may be disposed in the display area DA, and the second pad electrode PE2 may be disposed in the non-display area NDA.
  • the first gate electrode G1 of the first transistor T1, the second gate electrode G2 of the second transistor T2, the first alignment electrode AIG1, and the second alignment electrode AIG2 are provided. It can form by the same process using the same mask. Accordingly, the first gate electrode G1 of the first transistor T1, the second gate electrode G2 of the second transistor T2, the first alignment electrode AIG1, and the second alignment electrode AIG2 are separately provided. In the process of, it is possible to reduce the process time and cost compared to the case of forming using a separate mask.
  • the present invention is not limited thereto, and according to embodiments, the first gate electrode G1 of the first transistor T1, the second gate electrode G2 of the second transistor T2, and the first alignment electrode AIG1 ) (or, at least one of the second storage electrode CE2), the second alignment electrode AIG2, and the second pad electrode PE2 include a different material and may be formed by another process using a different mask. have.
  • a first insulating layer INS1 is formed on the third conductor SD3 to cover or overlap the gate insulating layer GI and the third conductor SD3.
  • the first insulating layer INS1 may be formed over the display area DA and the non-display area NDA.
  • third contact holes CH3 and fourth contact holes CH4 are formed in the first insulating layer INS1 so that the top surfaces of the first alignment electrode AIG1 and the second alignment electrode AIG2 are partially exposed.
  • the first opening OP1 may be formed to partially expose an upper surface of the second pad electrode PE2. Portions of the first insulating layer INS1 corresponding to the third contact hole CH3 , the fourth contact hole CH4 , and the first opening OP1 may be removed by a photo lithography process or the like. .
  • a bank BNK is formed on the first insulating layer INS1.
  • the two banks BNK are formed to be disposed in the display area DA, and in order to classify each pixel area, the light emitting element LD is disposed with an area between the two banks BNK interposed therebetween. It can be made of two.
  • a light emitting element LD is formed on the first insulating layer INS1.
  • the inkjet printing device may jet a solution including a plurality of light emitting devices LD between two banks BNK.
  • the solution may include a solvent and a solid component.
  • the solvent may include acetone, water, alcohol, propylene glycol methyl ether acetate (PGMEA), toluene, and the like, and may be vaporized or volatilized at room temperature or by heat.
  • the plurality of light emitting elements LD included in the solid content may be disposed on the first insulating layer INS1.
  • the light emitting element LD may be formed on the first insulating layer INS1 corresponding to the other side surfaces of the first and second barrier ribs WAL1 and WAL2 . Accordingly, in the formation process by the inkjet printing apparatus, the first and second semiconductor patterns A1 and A2 may not be affected.
  • the light emitting element LD is aligned on the first insulating layer INS1 corresponding between the first alignment electrode AIG1 and the second alignment electrode AIG2.
  • the light emitting elements LD may be stably arranged between the first alignment electrode AIG1 and the second alignment electrode AIG2 by evaporating the solution or removing the solution in another way.
  • the first end EP1 of the light emitting element LD may be arranged to face the edge of the first alignment electrode AIG1
  • the second end EP2 of the light emitting element LD may be arranged to face the second alignment electrode ( AIG2) may be arranged to face the edge.
  • a second insulating layer INS2 is formed on the light emitting element LD and the bank BNK.
  • the second insulating layer INS2 may be formed to be disposed in the display area DA.
  • the second insulating layer INS2 is formed on the upper surface of the light emitting element LD so that the first end EP1 and the second end EP2 of the light emitting element LD are exposed, thereby stably stably stabilizing the light emitting element LD. can be fixed. Also, the second insulating layer INS2 may be formed on the two banks BNK to cover top and side surfaces of the two banks BNK.
  • the second insulating layer INS2 may be formed using a halftone mask, and includes the second insulating layer INS2 covering a portion of the light emitting element LD and the second insulating layer INS2 covering the bank BNK. may have different thicknesses.
  • a first pixel electrode ET1 is formed on the second insulating layer INS2, the light emitting element LD, and the first insulating layer INS1.
  • the first pixel electrode ET1 may be formed to be disposed in the display area DA.
  • the first pixel electrode ET1 may be formed to contact the side surface of the second insulating layer INS2 and the first end EP1 of the light emitting element LD, and the third contact hole of the first insulating layer INS1. It may be formed to be electrically connected to the first alignment electrode AIG1 through (CH3).
  • a third insulating layer INS3 is formed on the second insulating layer INS2 and the first pixel electrode ET1.
  • the third insulating layer INS3 may be formed to be disposed in the display area DA.
  • the third insulating layer INS3 covers the upper and side surfaces of the second insulating layer INS2 covering one bank BNK, and extends to partially cover the first pixel electrode ET1 and the second insulating layer INS2. It can be formed to cover. At this time, the third insulating layer INS3 may cover a portion of the second insulating layer INS2 so that the second end EP2 of the light emitting element LD may be exposed.
  • the third insulating layer INS3 may be formed only on the upper surface of the second insulating layer INS2 to cover or overlap the other bank BNK. In this case, the third insulating layer INS3 may not be formed on the side surface of the second insulating layer INS2 covering the other bank BNK.
  • a second pixel electrode ET2 and a third pad electrode PE3 are formed.
  • the second pixel electrode ET2 includes the side surface of the third insulating layer INS3, the second end EP2 of the light emitting element LD, the side surface of the second insulating layer INS2, and the first It may be formed to contact the upper surface of the insulating layer INS1.
  • the second pixel electrode ET2 may be formed to contact the second alignment electrode AIG2 through the fourth contact hole CH4 formed in the first insulating layer INS1.
  • the third pad electrode PE3 may be formed to contact the second pad electrode PE2 through the first opening OP1 of the first insulating layer INS1.
  • the second pixel electrode ET2 and the third pad electrode PE3 may be formed of the same material in the same process, the second pixel electrode ET2 and the third pad electrode PE3 are formed using a separate mask. It is possible to reduce process time and cost compared to the case of forming.
  • the present invention is not limited thereto.
  • the third pad electrode PE3 may be formed in a process different from that of the second pixel electrode ET2 and may be provided on different layers.
  • a fourth insulating layer INS4 is formed over the display area DA and the non-display area NDA.
  • the fourth insulating layer INS4 may be formed to entirely cover the third insulating layer INS3 and the second pixel electrode ET2.
  • the fourth insulating layer INS4 may entirely cover the first insulating layer INS1 and expose at least a portion of the third pad electrode PE3.
  • An anisotropic conductive film (not shown), a flexible printed circuit board (not shown), or the like may be attached to the second opening OP2 of the fourth insulating layer INS4 where the third pad electrode PE3 is exposed.
  • FIG. 19 a schematic cross-sectional view of a display device according to an exemplary embodiment will be described with reference to FIG. 19 .
  • FIG. 19 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • the display device shown in FIG. 19 according to an exemplary embodiment shows a portion of the pixels PXL positioned in the display area DA of FIG. 1 .
  • the display device includes a substrate SUB, a first conductor SD1, a barrier rib WAL, a second conductor SD2, a semiconductor layer, and a third conductor SD3. , a bank BNK, a light emitting element LD, a first pixel electrode ET1, a second pixel electrode ET2, and insulating layers GI, INS1, INS2, INS3, and INS4.
  • the first pixel electrode ET1 is positioned on the second insulating layer INS2, the light emitting element LD, and the first insulating layer INS1.
  • the second pixel electrode ET2 is positioned on the second insulating layer INS2, the light emitting element LD, and the first insulating layer INS1.
  • the first pixel electrode ET1 and the second pixel electrode ET2 are spaced apart from each other along the first direction DR1. Specifically, one end (or first end) of the first pixel electrode ET1 and one end of the second pixel electrode ET2 are positioned on the second insulating layer INS2, and one end of the first pixel electrode ET1 The end and one end of the second pixel electrode ET2 may be spaced apart from each other on the second insulating layer INS2.
  • the third insulating layer INS3 is positioned on the second insulating layer INS2, the first pixel electrode ET1, and the second pixel electrode ET2, and includes the second insulating layer INS2 and the first pixel electrode ET1. , and positioned to cover or overlap the second pixel electrode ET2.
  • the third insulating layer INS3 may be positioned to cover a portion of the first insulating layer INS1. have.
  • the third insulating layer INS3 covers the top and side surfaces of the second insulating layer INS2 covering one bank BNK and extends to cover the top surface of the first pixel electrode ET1, and the light emitting element LD It partially covers the upper surface of the second insulating layer INS2 located thereon.
  • the third insulating layer INS3 covers the upper and side surfaces of the second insulating layer INS2 covering the other bank BNK and extends to cover the upper surface of the second pixel electrode ET2.
  • the fourth insulating layer INS4 is positioned on the third insulating layer INS3 and entirely covers the upper surface of the third insulating layer INS3.
  • the fourth insulating layer INS4 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the insulating layer may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the fourth insulating layer INS4 may cover the display area DA as a whole to block moisture or moisture from entering the display area DA including the light emitting elements LD.
  • the display device may further include an optical layer selectively on the fourth insulating layer INS4.
  • the display device may further include a color conversion layer including color conversion particles that convert light emitted from the light emitting device LD into light of a specific color.
  • a display device further including an optical layer will be described with reference to FIGS. 20 to 22 below.
  • FIGS. 21 to 23 are cross-sectional views schematically illustrating a display device according to an exemplary embodiment.
  • the display device further includes a color conversion layer (CCL), a thin film encapsulation layer (TFE), and the like in the structure of the pixel (PXL) located in the display area (DA) of FIG. 4 .
  • CCL color conversion layer
  • TFE thin film encapsulation layer
  • the color conversion layer CCL is positioned on the fourth insulating layer INS4 corresponding to the upper portion of the light emitting element LD.
  • the color conversion layer CCL includes color conversion particles (eg, quantum dots (QDs) of a predetermined color) for converting light of a first color emitted from the light emitting device LD into light of a second color. .
  • QDs quantum dots
  • the pixel PXL when at least one pixel PXL is set as a red (or green) pixel PXL and a blue light emitting element LD is disposed as a light source of the pixel PXL, the pixel PXL
  • a color conversion layer (CCL) including a red (or green) quantum dot (QD) for converting blue light into red (or green) light may be disposed on the top of the .
  • a red (or green) color filter CF may be disposed on the color conversion layer CCL.
  • a cover layer (CVL) for protecting the color conversion layer (CCL) is positioned on the color conversion layer (CCL) and the fourth insulating layer (INS4).
  • a first light-blocking pattern LBP1 is disposed on the cover layer CVL corresponding to the outside of the color conversion layer CCL.
  • FIG. 19 discloses an embodiment in which the first light-blocking pattern LBP1 is formed after the color conversion layer CCL is first formed, the present invention is not limited thereto.
  • the order of forming the color conversion layer CCL and the first light-blocking pattern LBP1 may vary according to a process method applied to the formation of the color conversion layer CCL, performance of equipment, and the like.
  • a planarization layer PLL may be positioned on the cover layer CVL and the first light blocking pattern LBP1 .
  • the planarization layer PLL may planarize upper surfaces of the color conversion layer CCL and the first light blocking pattern LBP1 and may include an organic material or an inorganic material.
  • the color filter CF is disposed on a light emitting area in which light is emitted from each pixel PXL.
  • the color filter CF includes a color filter material capable of selectively transmitting light of a color corresponding to the color of each pixel PXL.
  • a second light blocking pattern LBP2 may be disposed outside the color filter CF.
  • a thin film encapsulation layer TFE is positioned on the color filter CF and the second light blocking pattern LBP2 .
  • the thin film encapsulation layer may be formed of a single layer or multiple layers.
  • the thin film encapsulation layer TFE may include insulating layers covering the color filter CF and the second light blocking pattern LBP2 .
  • the thin film encapsulation layer TFE may include at least one inorganic layer and at least one organic layer.
  • the thin film encapsulation layer (TFE) may have a structure in which inorganic layers and organic layers are alternately stacked.
  • the thin film encapsulation layer TFE includes a first encapsulation layer ENC1 , a second encapsulation layer ENC2 , and a third encapsulation layer ENC3 .
  • the first encapsulation layer ENC1 may be positioned over at least a portion of the display area DA ( FIG. 4 ) and the non-display area NDA ( FIG. 4 ).
  • the second encapsulation layer ENC2 is disposed on the first encapsulation layer ENC1 and may be positioned over at least a portion of the display area DA and the non-display area NDA.
  • the third encapsulation layer ENC3 is disposed on the second encapsulation layer ENC2 and may be positioned over at least a portion of the display area DA and the non-display area NDA.
  • the first encapsulation layer ENC1 , the second encapsulation layer ENC2 , and the third encapsulation layer ENC3 may be formed of an inorganic film including an inorganic material
  • the second encapsulation layer ENC2 may be formed of an organic material. It may be made of an organic film including.
  • the display device includes a pixel PXL structure positioned in the display area DA of FIG. 4 , a color conversion layer CCL, a thin film encapsulation layer TFE, and the like. may further include.
  • a pixel PXL structure positioned in the display area DA of FIG. 4
  • a color conversion layer CCL positioned in the display area DA of FIG. 4
  • a thin film encapsulation layer TFE may further include.
  • overlapping descriptions with those of FIG. 4 will be omitted and differences will be mainly described.
  • three pixels PXL emitting different colors are arranged adjacent to each other in the first direction DR1 .
  • the pixel PXL disposed at the center of the first direction DR1 may be set as the second pixel PXL2 emitting green light, and the pixel PXL disposed at the left side may emit red light. It may be set as 1 pixel PXL1, and the pixel PXL disposed on the right side may be set as a third pixel PXL3 emitting blue light.
  • the present invention is not limited thereto, and light emitted from each pixel PXL may be variously changed.
  • the color conversion layer CCL is positioned on the fourth insulating layer INS4 corresponding to the upper portion of the light emitting element LD.
  • the color conversion layer CCL includes color conversion particles (eg, quantum dots (QDs) of a predetermined color) for converting light of a first color emitted from the light emitting device LD into light of a second color. .
  • QDs quantum dots
  • a red quantum dot QDr is disposed above the first pixel PXL1 emitting red light
  • a green quantum dot QDg is disposed above the second pixel PXL2 emitting green light.
  • light scattering particles SCT are disposed above the third pixel PXL3 emitting blue light to transmit the light emitted from the light emitting element LD as it is.
  • the light scattering particles (SCT) may be titanium dioxide (TiO 2 ), titanium oxide (TixOy) or silica (Silica), etc., but are not limited thereto.
  • the light scattering particles SCT may be disposed above the first pixel PXL1 and may also be disposed above the second pixel PXL2 .
  • red quantum dots QDr and light scattering particles SCT may be disposed above the first pixel PXL1 emitting red light, and the second pixel PXL2 emitting green light may be disposed.
  • Green quantum dots (QDg) and light scattering particles (SCT) may be disposed on the top.
  • a cover layer (CVL) for protecting the color conversion layer (CCL) is positioned on the color conversion layer (CCL) and the fourth insulating layer (INS4).
  • a first light-blocking pattern LBP1 is disposed on the cover layer CVL corresponding to the outside of the color conversion layer CCL.
  • the first light blocking pattern LBP1 may be disposed between two adjacent pixels PXL.
  • one first light blocking pattern LBP1 may be disposed between the first pixel PXL1 and the second pixel PXL2, and another first light blocking pattern LBP1 may be disposed between the second pixel PXL2.
  • the third pixel PXL3 is positioned on the color conversion layer (CCL) and the fourth insulating layer (INS4).
  • a first light-blocking pattern LBP1 is disposed on the cover layer CVL corresponding to the outside of the color conversion layer CCL.
  • the first light blocking pattern LBP1 may be disposed between two adjacent pixels PXL.
  • one first light blocking pattern LBP1 may be
  • a planarization layer PLL may be positioned on the cover layer CVL and the first light blocking pattern LBP1 .
  • the planarization layer PLL may planarize upper surfaces of the color conversion layer CCL and the first light blocking pattern LBP1 and may include an organic material or an inorganic material.
  • the color filter CF is disposed on a light emitting area in which light is emitted from each pixel PXL.
  • the color filter CF includes a color filter material capable of selectively transmitting light of a color corresponding to the color of each pixel PXL.
  • a red color filter CFr is disposed above the first pixel PXL1 emitting red light
  • a green color filter CFg is disposed above the second pixel PXL2 emitting green light
  • a blue color filter CFb may be disposed above the third pixel PXL3 emitting blue light.
  • a black matrix BM is disposed between the color filters CF disposed in each pixel PXL.
  • the black matrix BM includes a plurality of stacked color filters CF.
  • the black matrix BM includes a part of a red color filter CFr, a part of a green color filter CFg, and a part of a blue color filter CFb stacked on the light blocking pattern area BP.
  • a red color filter CFr, a green color filter CFg, and a blue color filter are included in the light blocking pattern area BP between the first pixel PXL1 and the second pixel PXL2.
  • CFb is disposed, and this color filter (CF) functions as a black matrix (BM).
  • the red color filter CFr positioned in the light blocking pattern area BP between the first pixel PXL1 and the second pixel PXL2 may be a portion of the red color filter CFr extending from the first pixel PXL1.
  • the green color filter CFg may be a part of the green color filter CFg extending from the second pixel PXL2 .
  • the red color filter CFr, the green color filter CFg, and the blue color filter are disposed in the third direction DR3 in the light blocking pattern area BP between the first pixel PXL1 and the second pixel PXL2.
  • (CFb) may be sequentially stacked.
  • a red color filter CFr, a green color filter CFg, and a blue color filter CFb are disposed in the light blocking pattern area BP between the second pixel PXL2 and the third pixel PXL3.
  • the color filter functions as a black matrix (BM).
  • the green color filter CFg positioned in the light blocking pattern area BP between the second pixel PXL2 and the third pixel PXL3 may be a part of the green color filter CFg extending from the second pixel PXL2.
  • the blue color filter CFb may be a part of the blue color filter CFb extending from the third pixel PXL3 .
  • the red color filter CFr, the green color filter CFg, and the blue color filter are disposed in the third direction DR3 in the light blocking pattern area BP between the second pixel PXL2 and the third pixel PXL3.
  • (CFb) may be sequentially stacked.
  • a red color filter CFr, a green color filter CFg, and a blue color filter CFg are included in the light blocking pattern area BP between the first pixel PXL1 and the second pixel PXL2.
  • a color filter CFb is disposed, and this color filter CF functions as a black matrix BM.
  • the red color filter CFr positioned in the light blocking pattern area BP between the first pixel PXL1 and the second pixel PXL2 may be a portion of the red color filter CFr extending from the first pixel PXL1.
  • the green color filter CFg may be a part of the green color filter CFg located in the second pixel PXL2 .
  • the blue color filter CFb may be a part of the blue color filter CFb located in the third pixel PXL3 .
  • a red color filter CFr, a green color filter CFg, and a blue color filter CFb are disposed in the light blocking pattern area BP between the second pixel PXL2 and the third pixel PXL3, and these color filters functions as a black matrix (BM).
  • the green color filter CFg positioned in the light blocking pattern area BP between the second pixel PXL2 and the third pixel PXL3 may be a part of the green color filter CFg extending from the second pixel PXL2.
  • the blue color filter CFb may be a part of the blue color filter CFb located in the third pixel PXL3 .
  • the red color filter CFr may be a part of the red color filter CFr located in the first pixel PXL1.
  • a thin film encapsulation layer TFE' may be positioned on the color filter CF.
  • the thin film encapsulation layer TFE' may be formed of a single layer or a multi-layered film.
  • the thin film encapsulation layer TFE′ may include two insulating layers covering the color filter CF. At least one layer may include an inorganic layer and at least one layer may include an organic layer. Also, both layers may include an inorganic film.
  • the thin film encapsulation layer TFE' includes a first encapsulation layer ENC1' and a second encapsulation layer ENC2'.
  • at least one layer of the first encapsulation layer ENC1′ and the second encapsulation layer ENC2′ may be an inorganic layer, and the other layer may be an organic layer.
  • both the first encapsulation layer ENC1' and the second encapsulation layer ENC2' may be inorganic films.
  • the display device may further include a low refractive index organic layer LR and a low refractive index capping layer LRC in the structure of FIG. 21 .
  • a low refractive index organic layer LR and a low refractive index capping layer LRC in the structure of FIG. 21 .
  • the low refractive index organic layer LR is positioned on the planarization layer PLL.
  • the low refractive index organic layer LR may be positioned to entirely cover the planarization layer PLL.
  • the low refractive index organic layer LR may include an organic material.
  • it is formed of a single film containing organic materials such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, and polyimide resin.
  • organic materials such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, and polyimide resin.
  • the present invention is not limited thereto.
  • the low refractive index capping layer LRC may be positioned on the low refractive index organic layer LR and entirely cover the low refractive index organic layer LR.
  • the low refractive index capping layer LRC may be positioned between the low refractive index organic layer LR and the color filter CF.
  • the low refractive index capping layer LRC may include an organic material.
  • a single layer including an organic material such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin may be formed.
  • it may be formed of an organic material having a higher refractive index than the low refractive organic layer LR.
  • the present invention is not limited thereto.
  • light efficiency of the pixel PXL may be secured by including the low refractive organic layer LR and the low refractive capping layer LRC.

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Abstract

표시 장치는 기판; 상기 기판 위에 위치하며, 서로 이격되게 배치하는 제1 뱅크 패턴 및 제2 뱅크 패턴; 상기 제1 뱅크 패턴과 중첩하는 게이트 절연층; 상기 기판의 두께 방향으로 상기 제1 뱅크 패턴을 사이에 두고 상기 기판 상에 위치하는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극에 연결되며 상기 제1 뱅크 패턴의 측면에 배치되는 제1 반도체 패턴, 및 상기 제1 반도체 패턴과 상기 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴에 대응되도록 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터; 상기 제1 트랜지스터와 연결되며, 제1 단부 및 제2 단부를 갖는 발광 소자; 상기 발광 소자의 제1 단부와 접촉하는 제1 화소 전극; 및 상기 발광 소자의 제2 단부와 접촉하는 제2 화소 전극을 포함한다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 구조 및 제조 방법이 단순화된 표시 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 기판; 상기 기판 위에 위치하며, 서로 이격되게 배치하는 제1 뱅크 패턴 및 제2 뱅크 패턴; 상기 제1 뱅크 패턴을 덮는 게이트 절연층; 상기 기판의 두께 방향으로 상기 제1 뱅크 패턴을 사이에 두고 위치하는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되며 상기 제1 뱅크 패턴의 측면에 배치되는 제1 반도체 패턴, 및 상기 제1 반도체 패턴과 상기 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴에 대응되도록 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터; 상기 제1 트랜지스터와 전기적으로 연결되며, 제1 단부 및 제2 단부를 갖는 발광 소자; 상기 발광 소자의 제1 단부와 접촉하는 제1 화소 전극; 및 상기 발광 소자의 제2 단부와 접촉하는 제2 화소 전극을 포함한다.
상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴은 무기 재료를 포함하는 물질로 이루어질 수 있다.
상기 제1 트랜지스터와 전기적으로 연결되는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는, 상기 기판의 두께 방향으로 상기 제2 뱅크 패턴을 사이에 두고 상기 기판 상에 위치하는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되며 상기 제2 뱅크 패턴의 측면에 배치되는 제2 반도체 패턴, 및 상기 제2 반도체 패턴과 상기 게이트 절연층을 사이에 두고 상기 제2 반도체 패턴에 대응되도록 위치하는 제2 게이트 전극을 포함할 수 있다.
상기 제1 반도체 패턴은 상기 제1 뱅크 패턴의 일측면을 따라 위치하고, 상기 제2 반도체 패턴은 상기 제2 뱅크 패턴의 일측면을 따라 위치할 수 있다.
상기 발광 소자는 상기 제1 뱅크 패턴의 타측면과 상기 제2 뱅크 패턴의 타측면 사이에 위치할 수 있다.
상기 제1 뱅크 패턴의 타측면 및 상기 기판의 상면을 따라 위치하는 제1 스토리지 전극; 및 상기 제1 스토리지 전극과 중첩하도록 위치하는 제2 스토리지 전극을 더 포함하고, 상기 제1 스토리지 전극 및 상기 제2 스토리지 전극은 스토리지 커패시터를 구성할 수 있다.
상기 게이트 절연층은 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이에 위치할 수 있다.
상기 제1 스토리지 전극은 상기 제1 게이트 전극과 전기적으로 연결될 수 있다.
상기 제2 스토리지 전극은 상기 발광 소자를 정렬하는 제1 정렬 전극일 수 있다.
상기 제2 뱅크 패턴의 타측면 및 상기 기판의 상면을 따라 위치하는 구동 전압 배선; 및 상기 구동 전압 배선 위에 위치하는 제2 정렬 전극을 더 포함할 수 있다.
상기 제1 정렬 전극 및 상기 제2 정렬 전극과 중첩하는 제1 절연층을 더 포함할 수 있다.
상기 제1 트랜지스터의 제2 전극은 상기 게이트 절연층의 제1 컨택홀을 통해 상기 제1 정렬 전극에 전기적으로 연결되고, 상기 제1 정렬 전극은 상기 제1 절연층의 제2 컨택홀을 통해 상기 제1 화소 전극에 전기적으로 연결될 수 있다.
상기 구동 전압 배선은 상기 게이트 절연층의 제3 컨택홀을 통해 상기 제2 정렬 전극에 전기적으로 연결되고, 상기 제2 정렬 전극은 상기 제1 절연층의 제4 컨택홀을 통해 상기 제2 화소 전극에 전기적으로 연결될 수 있다.
상기 발광 소자는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 제1 도전체를 형성하는 단계; 상기 기판 및 상기 제1 도전체 위에 상기 제1 도전체와 적어도 일부 중첩하도록 뱅크 패턴을 형성하는 단계; 상기 기판 및 상기 뱅크 패턴 위에 제2 도전체를 형성하는 단계; 상기 뱅크 패턴의 측면에 반도체 패턴을 형성하는 단계; 상기 제1 도전체, 상기 제2 도전체 및 상기 반도체 패턴의 적어도 일부와 중첩하도록 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 제3 도전체를 형성하는 단계; 상기 제3 도전체와 중첩하도록 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 발광 소자를 정렬하는 단계; 상기 발광 소자의 제1 단부와 전기적으로 접촉하도록 제1 화소 전극을 형성하는 단계; 및 상기 발광 소자의 제2 단부와 전기적으로 접촉하도록 제2 화소 전극을 형성하는 단계를 포함한다.
상기 반도체 패턴을 형성하는 단계는 상기 뱅크 패턴의 일측에 형성할 수 있다.
상기 발광 소자를 정렬하는 단계는 상기 뱅크 패턴의 타측에 대응하는 상기 제1 절연층 위에 형성할 수 있다.
상기 게이트 절연층을 형성하는 단계는, 상기 제2 도전체의 상면이 적어도 일부 노출되도록 상기 게이트 절연층을 식각하는 단계를 포함할 수 있다.
상기 제1 절연층을 형성하는 단계는, 상기 제3 도전체의 상면이 적어도 일부 노출되도록 상기 제1 절연층을 식각하는 단계를 포함할 수 있다.
상기 제3 도전체는 상기 발광 소자를 정렬하는 제1 정렬 전극 및 제2 정렬 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 정렬 전극과 전기적으로 연결되도록 형성하며, 상기 제2 화소 전극은 상기 제2 정렬 전극과 전기적으로 연결되도록 형성할 수 있다.
일 실시예에 따르면, 수직형 트랜지스터를 포함하여, 화소 영역의 공간을 효율적으로 활용함으로써, 고해상도 표시장치 등에서의 공간 제약을 극복할 수 있다.
또한, 각 화소에 구비된 트랜지스터의 채널 길이는 충분히 확보하면서도 휘어짐과 같은 형태 변형에 의해 트랜지스터의 특성이 크게 변화되는 것을 방지할 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 한 화소에 포함되는 구성 요소들의 전기적 연결 관계를 도시한 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 한 화소에 포함되는 발광 소자를 개략적으로 도시한 사시도이다.
도 4는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 5 내지 도 18은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 19는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 20은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 21 내지 도 23은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.
이하에서는, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명한다.
이하, 가로 방향은 제1 방향(DR1)으로 표시하였고, 가로 방향에 수직인 세로 방향은 제2 방향(DR2)으로 표시하였으며, 제1 방향(DR1) 및 제2 방향(DR2)에 수직인 방향은 제3 방향(DR3)으로 표시하였다.
본 명세서에 사용된 용어 "약" 또는 "대략"은 언급된 값을 포함하며, 해당 측정 및 특정 수량의 측정과 관련된 오류(즉, 측정 시스템의 한계). 예를 들어, "약"은 하나 이상의 표준 편차 이내 또는 명시된 값의 ± 30%, 20%, 10%, 5% 이내를 의미할 수 있다.
"접촉", "연결된" 및 "접속된"이라는 용어는 물리적 및/또는 전기적 접촉, 연결 또는 결합을 포함할 수 있음을 이해할 것이다.
"~ 중 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 그룹에서 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
본 명세서에서 달리 정의되거나 암시되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술 및 개시의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며 또는 여기에 명확하게 정의되지 않는 한 이상적 또는 지나치게 형식적으로 해석되어서는 안 된다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1000)는 기판(SUB), 및 기판(SUB) 상에 제공되는 화소(PXL)를 포함할 수 있다.
기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판으로 구현될 수 있고, 투명한 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 구체적으로, 경성 기판은 유기 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다. 또한, 가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)은 영상을 표시하는 표시 영역(DA) 및 영상을 표시하지 않고 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함한다.
표시 영역(DA)은 화소(PXL)가 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부(미도시), 화소(PXL)들과 구동부를 전기적으로 연결하는 배선부(미도시), 및 복수의 패드(PAD)가 제공되는 영역일 수 있다.
화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나 이상의 발광 소자(LD, 도 2)를 포함할 수 있다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자(LD)들과 서로 병렬로 전기적으로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
배선부는 구동부와 화소(PXL)들을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 전기적으로 연결되는 팬아웃(Fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 전기적으로 연결되는 팬아웃(Fan-out) 라인일 수 있다.
패드(PAD)는 표시 장치(1000)의 일측에 위치하며, 배선부를 통해 외부로부터 신호들과 전압들을 전달할 수 있는 회로 기판과 전기적으로 연결될 수 있다. 도 1을 참고하면, 패드(PAD)들은 표시 장치(1000)의 하부에 위치하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
도 1에서는 하나의 화소(PXL)만이 도시되었으나, 실질적으로 복수의 화소(PXL)가 표시 영역(DA)에 제공될 수 있다. 본 실시예에서, 화소(PXL)들은 스트라이프(stripe) 배열 구조 또는 펜타일(PENTILE ™) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
본 실시예에 따른 표시 장치(1000)는 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치에 적용될 수 있다.
본 실시예에 따른 표시 장치(1000)는 서로 평행한 두 쌍의 변들을 가지는 직사각형의 형상을 가지는 것으로 도시되었으나, 본 발명은 이에 한정되는 것이 아니다. 실시예에 따라, 표시 장치는 모서리가 라운드 형상인 직사각형, 정사각형, 원형 등 다양한 형상으로 구현될 수 있다.
이하에서는, 도 2를 참조하여 일 실시예에 따른 표시 장치의 한 화소의 연결 관계를 살펴본다.
도 2는 일 실시예에 따른 표시 장치의 한 화소에 포함되는 구성 요소들의 전기적 연결 관계를 도시한 회로도이다.
도 2를 참조하면, 일 실시예에 따른 한 화소(PXL)는 적어도 하나의 트랜지스터(T1, T2, T3), 적어도 하나의 커패시터(Cst, CLD), 및 광원 유닛(LSU)을 포함할 수 있다.
적어도 하나의 트랜지스터(T1, T2, 및 T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 포함한다.
제1 트랜지스터(T1)는 광원 유닛(LSU)으로 인가되는 구동 전류(Id)를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 광원 유닛(LSU) 사이에 전기적으로 연결된다. 구체적으로, 제1 트랜지스터(T1)의 제1 전극은 제1 구동 전원(VDD)과 전기적으로 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통해 광원 유닛(LSU)으로 인가되는 구동 전류(Id)를 제어할 수 있다. 일 실시예에서, 제1 트랜지스터(T1)의 제1 전극은 드레인 전극이고, 제1 트랜지스터(T1)의 제2 전극은 소스 전극일 수 있으며, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결된다. 구체적으로, 제2 트랜지스터(T2)의 제1 전극은 데이터 라인(DL)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SC)에 전기적으로 연결된다. 이러한 제2 트랜지스터(T2)는 스캔 라인(SC)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결한다. 여기서, 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 전극과 제1 트랜지스터(T1)의 게이트 전극이 전기적으로 연결된 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압을 전달할 수 있다.
제3 트랜지스터(T3)는 화소(PXL)에 외부 보상을 하기 위한 센싱 트랜지스터로써, 센싱 라인(SL)과 광원 유닛(LSU) 사이에 전기적으로 연결된다. 구체적으로, 제3 트랜지스터(T3)의 제1 전극은 센싱 라인(SL)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제2 노드(N2)에 전기적으로 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 센싱 제어 라인(SS)에 전기적으로 연결된다. 이러한 제3 트랜지스터(T3)는 센싱 제어 라인(SS)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호가 공급될 때 턴-온되어, 센싱 라인(SL)과 광원 유닛(LSU)을 전기적으로 연결한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SL)에 전기적으로 연결함으로써, 센싱 라인(SL)을 통해 센싱 신호를 획득하고, 센싱 신호를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 화소(PXL)들 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는데 이용될 수 있다.
또한, 제3 트랜지스터(T3)의 제1 전극은 초기화 전원(INT)에 전기적으로 연결된다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 센싱 제어 신호에 의해 턴-온될 때, 초기화 전원(INT)의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화 될 수 있다.
적어도 하나의 커패시터는 스토리지 커패시터(Cst) 및 광원 커패시터(CLD)를 포함한다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 전기적으로 연결되고, 제2 스토리지 전극은 제2 노드(N2)에 전기적으로 연결된다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압(예를 들어, 데이터 전압)을 저장할 수 있다.
광원 커패시터(CLD)의 제1 전극은 광원 유닛(LSU)의 제1 화소 전극(ET1)에 전기적으로 연결되고, 제2 전극은 광원 유닛(LSU)의 제2 화소 전극(ET2)에 전기적으로 연결된다. 이러한 광원 커패시터(CLD)는 한 프레임 동안 발광 소자(LD)의 제1 화소 전극(ET1)에 인가되는 전압을 저장할 수 있다.
광원 유닛(LSU)은 제1 전원 라인(PL1), 제2 전원 라인(PL2), 제1 화소 전극(ET1), 제2 화소 전극(ET2), 및 제1 화소 전극(ET1)과 제2 화소 전극(ET2) 사이에 전기적으로 연결된 발광 소자(LD)를 포함할 수 있다.
제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있고, 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다.
제1 화소 전극(ET1)은 제1 트랜지스터(T1) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제2 화소 전극(ET2)은 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 화소 전극(ET1)은 애노드(anode)일 수 있고, 제2 화소 전극(ET2)은 캐소드(cathode)일 수 있다.
광원 유닛(LSU)에 포함된 발광 소자(LD)들 각각은, 제1 화소 전극(ET1)을 통해 제1 구동 전원(VDD)에 전기적으로 연결되는 일 단부(또는 제1 단부) 및 제2 화소 전극(ET2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 타 단부(또는 제2 단부)를 포함할 수 있다.
제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 공급되는 제1 화소 전극(ET1)과 제2 화소 전극(ET2) 사이에 동일한 방향(일 예로, 순 방향)으로 전기적으로 병렬 연결된 발광 소자(LD)는 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDrv)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDrv)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 화소 전극(ET1)과 제2 화소 전극(ET2) 사이에 전기적으로 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향으로 제1 화소 전극(ET1)과 제2 화소 전극(ET2) 사이에 전기적으로 연결된다. 이러한 역방향 발광 소자(LDrv)는 제1 화소 전극(ET1)과 제2 화소 전극(ET2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 전류가 흐르지 않게 된다.
광원 유닛(LSU)의 발광 소자(LD)들은 제1 트랜지스터(T1)를 통해 공급되는 구동 전류(Id)에 대응하는 휘도로 발광할 수 있다. 광원 유닛(LSU)으로 공급되는 구동 전류(Id)는 발광 소자(LD)들 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류(Id)에 대응하는 휘도의 광을 방출할 수 있다.
도 2에서는 제1 내지 제3 트랜지스터들(T1~T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 제1 내지 제3 트랜지스터들(T1~T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다.
또한, 도 2에서는 광원 유닛(LSU)이 제1 트랜지스터(T1)와 제2 구동 전원(VSS)의 사이에 전기적으로 접속되는 실시예를 개시하였으나, 광원 유닛(LSU)은 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 사이에 전기적으로 접속될 수도 있다.
또한, 도 2에서는 각각의 광원 유닛(LSU)을 구성하는 발광 소자(LD)들이 모두 병렬로 전기적으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 광원 유닛(LSU)은 서로 병렬로 연결된 발광 소자(LD)들을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수도 있다.
표시 장치가 고해상도로 구현되는 추세에 따라, 화소(PXL)가 위치하는 개별 화소 영역의 크기는 점점 감소되고 있다. 하지만, 표시 장치에서 요구되는 특성 조건을 확보하기 위해서는 제1, 제2, 제3 트랜지스터들(T1, T2, T3) 및/또는 스토리지 커패시터(Cst)의 크기를 감소시키는 데에 한계가 있을 수 있다. 화소(PXL)에 하나 이상의 트랜지스터 및/또는 커패시터 등이 더 포함되는 경우, 화소(PXL)가 필요로 하는 공간은 더 증가할 수 있다. 이에, 본 발명에서는 제한된 화소 영역을 효율적으로 활용할 수 있는 화소 구조와 관련된 다양한 실시예들을 개시하기로 하며, 이에 대한 상세한 설명은 후술하기로 한다.
이하에서는 도 3을 참조하여, 전술한 발광 소자의 구조에 대하여 살펴본다.
도 3은 일 실시예에 따른 표시 장치의 한 화소에 포함되는 발광 소자를 개략적으로 도시한 사시도이다. 도 3에서는 기둥 형상의 발광 소자를 도시하였으나, 본 발명에 의한 발광 소자의 종류 및/또는 형상은 이에 한정되지 않는다.
도 3을 참조하면, 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 반도체층(11)과 제2 반도체층(13) 사이에 위치하는 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
발광 소자(LD)의 연장 방향을 길이 방향(L)이라고 하면, 발광 소자(LD)는 길이 방향(L)을 따라 일 단부(또는 제1 단부)와 타 단부(또는 제2 단부)를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일 단부(또는 제1 단부)에는 제1 반도체층(11) 및 제2 반도체층(13) 중 하나가 배치되고, 발광 소자(LD)의 타 단부(또는 제2 단부)에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, “막대형”이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비(aspect ratio)가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 일례로, 발광 소자(LD)의 길이(L)는 약 100 nm 내지 10㎛ 일 수 있고, 발광 소자(LD)의 직경(D)은 약 2㎛ 내지 6㎛ 일 수 있으며, 발광 소자(LD)의 종횡비는 약 1.2 내지 약 100 사이의 범위일 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소(PXL)를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
상술한 실시예에서는, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연막(14)을 더 포함한다. 절연막(14)은 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(11) 및 제2 반도체층(13)의 일 영역을 더 둘러쌀 수 있다. 실시예에 따라, 절연막(14)은 길이(L) 방향에서 발광 소자(LD)의 양단에 위치한 제1 반도체층(11) 및 제2 반도체층(13) 각각의 일단, 일 예로 원기둥의 두 밑면(발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수도 있다.
실시예에 따라, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 티타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(14)의 재료로 사용될 수 있다. 즉, 절연막(14)의 구성 물질이 특별히 한정되지는 않으며, 절연막(14)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일례로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 제1 레이어와 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 제1 레이어와 제2 레이어는 동일한 물질(또는 재료)을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 절연막(14) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극을 추가적으로 포함할 수 있다.
발광 소자(LD)의 일단 측면에 배치될 수 있는 전극(미도시)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 전극은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연막(14)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 전기적으로 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연막(14)이 형성되면, 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 발광 소자(LD)들을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이하에서는, 도 4를 참조하여, 일 실시예에 따른 표시 장치의 구체적인 구조를 살펴본다.
도 4는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 구체적으로, 도 4는 도 1의 IV-IV, IV'-IV'선을 따라 자른 단면도이다. 도 4는 표시 영역(DA)에서 일부 영역의 화소(PXL) 구조 및 비표시 영역(NDA)에서 일부 영역의 패드(PAD) 구조를 도시하고 있다. 도 4의 단면도는 도 1에서 제1 방향(DR1)을 따라 자른 단면도를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 도 4의 IV-IV, IV'-IV'선은 도 1에서 제2 방향(DR2)을 따라 나란하게 위치할 수 있으며, 도 4의 단면도는 도 1에서 제2 방향(DR2)을 따라 자른 단면도일 수 있다.
도 4를 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB), 제1 도전체(SD1), 뱅크 패턴(WAL), 제2 도전체(SD2), 반도체층, 제3 도전체(SD3), 뱅크(BNK), 발광 소자(LD), 제1 화소 전극(ET1), 제2 화소 전극(ET2), 및 복수의 절연층(GI, INS1, INS2, INS3, INS4)을 포함할 수 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있고, 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다.
기판(SUB) 위에는 후술하는 트랜지스터에 불순물이 확산되는 것을 방지할 수 있는 버퍼층(미도시)이 위치할 수 있다. 버퍼층은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함하는 단일막 또는 다중막으로 구성되는 무기 절연막일 수 있다.
트랜지스터는 제1 트랜지스터(T1) 및 제1 트랜지스터(T1)에 전기적으로 연결된 제2 트랜지스터(T2)를 포함한다. 제1 트랜지스터(T1)는 도 2를 참조하여 설명한 구동 트랜지스터(T1)에 대응될 수 있고, 제2 트랜지스터(T2)는 도 2를 참조하여 설명한 스위칭 트랜지스터(T2)에 대응될 수 있다.
제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 각각 반도체 패턴(A1, A2), 게이트 전극(G1, G2), 제1 전극(D1, D2), 제2 전극(S1, S2)을 포함할 수 있다. 일 실시예에서, 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있으며, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.
제1 도전체(SD1)는 기판(SUB) 위에 위치하고, 트랜지스터의 제1 전극을 포함할 수 있다. 일 실시예에서, 제1 도전체(SD1)는 제1 트랜지스터(T1)의 제1 전극(D1) 및 제2 트랜지스터(T2)의 제1 전극(D2)을 포함한다.
제1 도전체(SD1) 및 기판(SUB) 위에는 격벽(예: 뱅크 패턴)(WAL)이 위치한다. 격벽(WAL)은 무기 재료를 포함하는 물질로 이루어질 수 있다. 예를 들면, 격벽(WAL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
격벽(WAL)은 단면상 윗변(또는, 상면)의 너비가 아랫변(또는, 하면)의 너비보다 작은 사다리꼴 형상 또는 직사각형 형상을 가질 수 있으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 격벽(WAL)은 반타원 형상, 반원 형상(또는, 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 격벽(WAL)의 형상은 상술한 실시예들에 한정되는 것은 아니며, 제1 트랜지스터(T1)의 제1 전극(D1), 제2 트랜지스터(T2)의 제2 전극(D2) 등의 형상에 따라 다양하게 구현될 수 있다.
격벽(WAL)은 제1 격벽(또는 제1 뱅크 패턴)(WAL1) 및 제2 격벽(또는, 제2 뱅크 패턴)(WAL2)을 포함한다. 제1 격벽(WAL1)은 제1 트랜지스터(T1)의 제1 전극(D1)과 적어도 일부 중첩하도록 위치하고, 제2 격벽(WAL2)은 제2 트랜지스터(T2)의 제1 전극(D2)과 적어도 일부 중첩하도록 위치할 수 있다.
제1 격벽(WAL1)은 제1 트랜지스터(T1)의 제1 전극(D1)과 제2 전극(S1)을 이격시키고, 제2 격벽(WAL2)은 제2 트랜지스터(T2)의 제1 전극(D2)과 제2 전극(S2)을 이격시킬 수 있다. 즉, 제1 격벽(WAL1)은 제1 트랜지스터(T1)의 제1 전극(D1)과 제2 전극(S1) 사이의 간격을 유지할 수 있고, 제2 격벽(WAL2)은 제2 트랜지스터(T2)의 제2 전극(D2)과 제2 전극(S2) 사이의 간격을 유지할 수 있다. 제1 격벽(WAL1)은 제1 스페이서라 지칭할 수 있고, 제2 격벽(WAL2)은 제2 스페이서라 지칭할 수 있다.
제2 도전체(SD2)는 격벽(WAL) 및/또는 기판(SUB) 위에 위치한다. 제2 도전체(SD2)는 제1 트랜지스터(T1)의 제2 전극(S1), 제2 트랜지스터(T2)의 제2 전극(S2), 제1 스토리지 전극(CE1), 구동 전압 배선(DVL), 및 제1 패드 전극(PE1)을 포함한다.
제1 트랜지스터(T1)의 제2 전극(S1), 제2 트랜지스터(T2)의 제2 전극(S2), 제1 스토리지 전극(CE1), 구동 전압 배선(DVL)은 표시 영역(DA)의 일부 영역에 위치할 수 있다. 제1 패드 전극(PE1)은 비표시 영역(NDA)의 일부 영역에 위치할 수 있다.
제1 트랜지스터(T1)의 제2 전극(S1) 및 제2 트랜지스터(T2)의 제2 전극(S2)은 각각 격벽(WAL)의 상면에 위치할 수 있다. 즉, 제1 트랜지스터(T1)의 제2 전극(S1)은 제1 격벽(WAL1)을 사이에 두고 기판(SUB)의 두께 방향(또는 제3 방향(DR3))으로 제1 트랜지스터(T1)의 제1 전극(D1)과 이격하여 위치할 수 있고, 제2 트랜지스터(T2)의 제2 전극(S2)은 제2 격벽(WAL2)을 사이에 두고 기판(SUB)의 두께 방향(또는 제3 방향(DR3))으로 제2 트랜지스터(T2)의 제1 전극(D2)과 이격하여 위치할 수 있다.
제1 스토리지 전극(CE1)은 제1 트랜지스터(T1)의 제2 전극(S1)과 이격하여, 기판(SUB)의 상면에 직접 위치한다. 일 실시예에서, 제1 스토리지 전극(CE1)은 제1 격벽(WAL1)의 타측면과 기판(SUB)의 상면을 따라 위치할 수 있다.
제1 스토리지 전극(CE1)은 후술하는 제2 스토리지 전극(CE2)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 또한, 도시되지 않았지만, 제1 스토리지 전극(CE1)은 외부의 배선을 통해 후술하는 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다. 이에 따라, 도 2를 참고로 설명한 바와 같이, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압(예를 들어, 데이터 전압)을 저장할 수 있다.
구동 전압 배선(DVL)은 제2 트랜지스터(T2)의 제2 전극(S2)과 이격하여, 기판(SUB)의 상면에 직접 위치한다. 일 실시예에서, 구동 전압 배선(DVL)은 제2 격벽(WAL2)의 타측면과 기판(SUB)의 상면을 따라 위치할 수 있다. 예를 들어, 구동 전압 배선(DVL)과 제1 스토리지 전극(CE1)은 제1 격벽(WAL1)과 제2 격벽(WAL2) 사이에서 서로 마주보고, 이격하여 위치할 수 있다.
구동 전압 배선(DVL)은 도 2를 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 구동 전원(VSS, 도 2)의 전압이 구동 전압 배선(DVL)으로 인가될 수 있다.
도면에 도시되지 않았으나, 표시 장치는 제1 구동 전원(VDD, 도 2)에 전기적으로 연결된 제1 전원 라인을 더 포함할 수 있다. 제1 전원 라인은 후술하는 제1 화소 전극(ET1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 후술하는 제2 화소 전극(ET2)과 전기적으로 연결될 수 있다.
제1 패드 전극(PE1)은 패드(PAD, 도 1)의 전극 중 일부로써, 기판(SUB)의 상면에 직접 위치할 수 있다. 또한, 실시예에 따라 제1 패드 전극(PE1)은 생략될 수도 있다.
반도체층은 격벽(WAL)의 측면에 위치한다. 반도체층은 트랜지스터의 제1 전극(D1, D2)과 제2 전극(S1, S2) 사이에 위치하고, 제1 전극(D1, D2) 및 제2 전극(S1, S2)과 적어도 일부 중첩하도록 위치한다.
반도체층은 제1 트랜지스터(T1)의 제1 반도체 패턴(A1), 및 제2 트랜지스터(T2)의 제2 반도체 패턴(A2)을 포함한다.
제1 반도체 패턴(A1)은 제1 트랜지스터(T1)의 제1 전극(D1)과 제2 전극(S1) 사이에서, 제1 격벽(WAL1)의 일측면을 따라 위치할 수 있다. 제2 반도체 패턴(A2)은 제2 트랜지스터(T2)의 제1 전극(D2)과 제2 전극(S2) 사이에서, 제2 격벽(WAL2)의 일측면을 따라 위치할 수 있다.
제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)은 각각 제1 전극(D1, D2)과 전기적으로 연결되는 드레인 영역, 제2 전극(S1, S2)과 전기적으로 연결되는 소스 영역, 및 드레인 영역과 소스 영역 사이의 채널 영역을 포함할 수 있다. 채널 영역은 각각 제1 게이트 전극(G1), 제2 게이트 전극(G2)과 중첩할 수 있다.
일 실시예에서, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)의 드레인 영역은 제1 전극(D1, D2)과 직접 접촉할 수 있고, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)의 소스 영역은 제2 전극(S1, S2)과 직접 접촉할 수 있다.
실시예에 따라, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)의 드레인 영역은 절연막을 관통하는 컨택홀을 통해 제1 전극(D1, D2)과 물리적 및/또는 전기적으로 연결될 수 있고, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)의 소스 영역은 절연막을 관통하는 컨택홀을 통해 제2 전극(S1, S2)과 물리적 및/또는 전기적으로 연결될 수 있다. 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)은 각각 기판(SUB)을 기준으로 제1 방향(DR1)과 제2 방향(DR2)으로 연장되는 평면에 대한 사선 방향으로 배치되는바, 수직형 채널을 구성한다고 할 수 있다. 수직형 채널을 구성하는 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)은 각각 대응하는 격벽(WAL)의 측면 방향을 따라, 채널 길이를 확보할 수 있다. 이에 따라, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 반도체 패턴의 채널 길이와 무관하게, 각각의 화소 영역 내에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 차지하는 면적을 축소할 수 있다. 일 실시예에 따르면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 수직형 트랜지스터로 구성함으로써, 화소 영역의 공간을 효율적으로 활용할 수 있다. 즉, 일 실시예에 따른 화소 구조는 고해상도 표시 장치 등에 유용하게 적용될 수 있다.
또한, 수직형 채널을 가진 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 기판(SUB)을 기준으로 제1 방향(DR1)과 제2 방향(DR2)으로 연장되는 평면 상에 나란하게 배치되는 수평형 채널을 가진 트랜지스터보다 휘어짐이나 접힘 등과 같은 형태 변형 시에도, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 특성 변화가 거의 발생하지 않거나, 특성 변화가 미미한 정도로 발생할 수 있다.
게이트 절연층(GI)은 제1 도전체(SD1), 반도체층, 제2 도전체(SD2) 및 기판(SUB)을 덮거나 중첩하도록, 반도체층 위에 위치한다.
게이트 절연층(GI)은 제1 트랜지스터(T1)의 제2 전극(S1)의 상면을 부분적으로 노출할 수 있다. 노출된 제1 트랜지스터(T1)의 제2 전극(S1)의 상면은 제1 컨택홀(CH1)을 통해 후술하는 제1 정렬 전극(AIG1)과 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 게이트 절연층(GI)은 구동 전압 배선(DVL)의 상면을 부분적으로 노출할 수 있다. 노출된 구동 전압 배선(DVL)의 상면은 제2 컨택홀(CH2)을 통해 후술하는 제2 정렬 전극(AIG2)과 물리적 및/또는 전기적으로 연결될 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있고, 이중막 이상의 다중막으로 제공될 수도 있다.
제3 도전체(SD3)는 게이트 절연층(GI) 위에 위치한다. 제3 도전체(SD3)는 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막으로 구성될 수 있다. 또한, 제3 도전체(SD3)는 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 구성될 수 있다.
제3 도전체(SD3)는 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2), 제1 정렬 전극(AIG1)(또는, 제2 스토리지 전극(CE2)), 제2 정렬 전극(AIG2), 및 제2 패드 전극(PE2)을 포함한다.
제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2), 제1 정렬 전극(AIG1)(또는, 제2 스토리지 전극(CE2)), 제2 정렬 전극(AIG2)은 표시 영역(DA)의 일부 영역에 위치하고, 제2 패드 전극(PE2)은 비표시 영역(NDA)의 일부 영역에 위치할 수 있다.
제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 반도체 패턴(A1)과 대응되도록 제1 격벽(WAL1)의 일측면에 위치하는 게이트 절연층(GI) 위에 위치한다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 반도체 패턴(A2)과 대응되도록 제2 격벽(WAL2)의 일측면에 위치하는 게이트 절연층(GI) 위에 위치한다.
제1 정렬 전극(AIG1)은 제1 스토리지 전극(CE1)과 대응되도록 게이트 절연층(GI) 위에 위치한다. 제1 정렬 전극(AIG1)은 제2 정렬 전극(AIG2)과 함께 발광 소자(LD)를 정렬시키기 위한 것으로, 제1 정렬 전극(AIG1) 및 제2 정렬 전극(AIG2)에는 발광 소자(LD)를 정렬시키기 위한 전압이 인가될 수 있다.
또한, 제1 정렬 전극(AIG1)은 게이트 절연층(GI)을 사이에 두고 제1 스토리지 전극(CE1)과 중첩하는 부분에서, 제1 스토리지 전극(CE1)과 함께 스토리지 커패시터(Cst)를 구성한다. 이 때, 제1 정렬 전극(AIG1)은 제2 스토리지 전극(CE2)이라 할 수 있다. 스토리지 커패시터(Cst)는 도 2를 참조하여 설명한 스토리지 커패시터(Cst)에 대응될 수 있다.
일 실시예에 따르면, 스토리지 커패시터(Cst)를 구성하는 제2 스토리지 전극(CE2)을 제1 정렬 전극(AIG1)과 일체로 구현함으로써, 스토리지 커패시터(Cst)가 형성되는 공간을 축소할 수 있다. 이에 따라, 화소(PXL)가 위치하는 화소 영역에서 공간 활용의 효율성을 높여, 고해상도로 구현되는 표시 장치 등에 유용하게 적용될 수 있다.
제2 정렬 전극(AIG2)은 구동 전압 배선(DVL)과 대응되도록 게이트 절연층(GI) 위에 위치한다. 제2 정렬 전극(AIG2)은 게이트 절연층(GI)에 형성된 제2 컨택홀(CH2)을 통해, 구동 전압 배선(DVL)과 물리적 및/또는 전기적으로 연결될 수 있다.
제2 패드 전극(PE2)은 패드(PAD)의 전극 중 일부분을 구성하는 전극으로써, 제1 패드 전극(PE1)과 대응되도록 게이트 절연층(GI) 위에 위치한다.
제1 절연층(INS1)은 게이트 절연층(GI) 및 제3 도전체(SD3)를 덮거나 중첩되도록, 제3 도전체(SD3) 위에 위치한다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 절연층(INS1)은 발광 소자(LD)를 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다.
제1 절연층(INS1)은 제1 정렬 전극(AIG1)의 상면을 부분적으로 노출할 수 있다. 노출된 제1 정렬 전극(AIG1)의 상면은 제3 컨택홀(CH3)을 통해 후술하는 제1 화소 전극(ET1)과 물리적 및/또는 전기적으로 연결될 수 있다.
제1 절연층(INS1)은 제2 정렬 전극(AIG2)의 상면을 부분적으로 노출할 수 있다. 노출된 제2 정렬 전극(AIG2)의 상면은 제4 컨택홀(CH4)을 통해 후술하는 제2 화소 전극(ET2)과 물리적 및/또는 전기적으로 연결될 수 있다.
또한, 비표시 영역(NDA)에서 제1 절연층(INS1)은 제2 패드 전극(PE2)의 상면을 부분적으로 노출할 수 있다. 노출된 제2 패드 전극(PE2)은 제1 개구부(OP1)를 통해 후술하는 제3 패드 전극(PE3)과 물리적 및/또는 전기적으로 연결될 수 있다.
뱅크(BNK)는 표시 영역(DA)에서 제1 절연층(INS1) 위에 위치한다. 뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 인접 화소(PXL)들 각각의 화소 영역 또는 발광 영역을 정의(또는 구획)하는 구조물일 수 있다. 또한, 뱅크(BNK)는 발광 소자(LD)들을 공급하는 단계에서, 발광 소자(LD)들이 혼합된 용액이 인접한 화소(PXL)로 유입되는 것을 방지하거나, 각각의 화소(PXL) 영역에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 해당 화소(PXL)와 그에 인접한 화소(PXL)들 사이에서 빛이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층(또는 반사 층)이 별도로 제공 및/또는 형성될 수도 있다.
발광 소자(LD)는 제1 절연층(INS1) 위에 위치한다. 발광 소자(LD)는 길이(L, 도 3) 방향이 제1 방향(DR1)과 평행하도록 뱅크(BNK)들 사이의 제1 절연층(INS1)에 위치할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 격벽(WAL1)의 타측면과 제2 격벽(WAL2)의 타측면 사이에 위치하는 제1 절연층(INS1) 위에 위치할 수 있다. 발광 소자(LD)는 제1 격벽(WAL1) 및 제2 격벽(WAL2)을 사이에 두고 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)과 각각 다른 측면에 위치하므로, 잉크젯 프린팅 장치에 의한 형성 공정에서, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)에 영향을 미치지 않을 수 있다.
또한, 발광 소자(LD)들을 공급하는 단계에서, 제1 격벽(WAL1) 및 제2 격벽(WAL2)은 발광 소자(LD)들이 혼합된 용액이 인접한 화소(PXL)로 유입되는 것을 방지하거나, 각각의 화소(PXL) 영역에 일정량의 용액이 공급되도록 제어할 수 있다. 제1 격벽(WAL1) 및 제2 격벽(WAL2)은 전술한 뱅크(BNK)와 함께 댐 구조물의 역할을 할 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제1 정렬 전극(AIG1)의 가장자리에 적어도 일부 중첩하도록 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)는 제2 정렬 전극(AIG2)의 가장자리에 적어도 일부 중첩하도록 위치할 수 있다. 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)는 제1 정렬 전극(AIG1)의 가장자리와 중첩하지 않을 수 있고, 발광 소자(LD)의 제2 단부(EP2)는 제2 정렬 전극(AIG2)의 가장자리와 중첩하지 않을 수도 있다.
제2 절연층(INS2)은 발광 소자(LD)의 상면에 위치하고, 뱅크(BNK)를 덮도록 위치한다. 제2 절연층(INS2)은 발광 소자(LD)의 상면 일부를 커버하며, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)를 안정적으로 고정시킬 수 있다. 제2 절연층(INS2) 형성 이전에 제1 절연층(INS1)과 발광 소자(LD)의 사이에 빈 공간이 존재할 경우, 빈 공간은 제2 절연층(INS2)에 의해 적어도 부분적으로 채워질 수 있다.
제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 절연층(INS2)은 발광 소자(LD)를 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다.
제1 화소 전극(ET1)은 제2 절연층(INS2), 발광 소자(LD), 및 제1 절연층(INS1) 위에 위치한다.
제1 화소 전극(ET1)은 발광 소자(LD)의 제1 단부(EP1)에 접촉하여, 발광 소자(LD)의 제1 단부(EP1)와 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 제1 화소 전극(ET1)은 제3 컨택홀(CH3)을 통해 제1 정렬 전극(AIG1)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 화소 전극(ET1)을 통해 제1 트랜지스터(T1)의 제2 전극(S1)으로부터 발광 소자(LD)의 제1 단부(EP1)에 제1 구동 전압(VDD, 도 2)이 인가될 수 있다.
제1 화소 전극(ET1)은 발광 소자(LD)로부터 방출되어 제1 정렬 전극(AIG1)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 화소 전극(ET1)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 화소 전극(ET1)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 화소 전극(ET1)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 화소 전극(ET1)은 단일막 또는 다중막으로 형성될 수 있다.
제3 절연층(INS3)은 제2 절연층(INS2)과 제1 화소 전극(ET1) 위에 위치하고, 제2 절연층(INS2)의 적어도 일부분과 제1 화소 전극(ET1)을 덮거나 중첩하도록 위치한다. 제3 절연층(INS3)은 발광 소자(LD) 위에 위치하는 제2 절연층(INS2)의 일부분을 덮도록 위치하고, 발광 소자(LD)의 제2 단부(EP2)가 노출되도록 제2 절연층(INS2) 위에 위치한다.
제3 절연층(INS3)은 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 상면 및 측면을 덮고, 연장되어 제1 화소 전극(ET1) 및 제2 절연층(INS2)의 일부를 덮도록 위치한다.
또한, 제3 절연층(INS3)은 다른 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 상면 위에만 위치하여, 다른 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 측면에는 제3 절연층(INS3)이 위치하지 않을 수 있다.
제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 절연층(INS3)은 비표시 영역(NDA)에 제공되어 제1 개구부(OP1)를 포함한 제1 절연층(INS1) 위에 위치할 수 있다. 이 경우, 제3 절연층(INS3)은 제1 개구부(OP1)에 대응하는 개구부를 포함하여 제2 패드 전극(PE2)의 적어도 일부분을 노출할 수 있다.
제2 화소 전극(ET2)은 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 정렬 전극(AIG2), 및 발광 소자(LD) 위에 위치한다. 제2 화소 전극(ET2)은 제3 절연층(INS3) 및 발광 소자(LD)의 적어도 일부와 중첩하도록 위치할 수 있다.
제2 화소 전극(ET2)은 발광 소자(LD)의 제2 단부(EP2)에 접촉하여, 발광 소자(LD)의 제2 단부(EP2)와 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(ET2)은 제4 컨택홀(CH4)을 통해 제2 정렬 전극(AIG2)과 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제2 화소 전극(ET2)을 통해 구동 전압 배선(DVL)으로부터 발광 소자(LD)의 제2 단부(EP2)에 제2 구동 전압(VSS, 도 2)이 인가될 수 있다.
제2 화소 전극(ET2)은 발광 소자(LD)로부터 방출되어 제2 정렬 전극(AIG2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제2 화소 전극(ET2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 화소 전극(ET2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제2 화소 전극(ET2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제2 화소 전극(ET2)은 단일막 또는 다중막으로 형성될 수 있다.
제3 패드 전극(PE3)은 제2 패드 전극(PE2) 및 제1 절연층(INS1) 위에 위치한다. 제3 패드 전극(PE3)은 비표시 영역(NDA)에 형성되나, 표시 영역(DA)에 형성되는 제2 화소 전극(ET2)과 동일한 공정, 동일한 재료로 형성될 수 있다. 본 발명은 이에 한정되는 것이 아니며, 실시예에 따라, 제3 패드 전극(PE3)은 제2 화소 전극(ET2)과 상이한 공정으로 형성되어, 서로 상이한 층에 제공될 수도 있다.
제3 패드 전극(PE3)은 제1 절연층(INS1)의 제1 개구부(OP1)를 통해 제2 패드 전극(PE2)과 직접 접촉할 수 있다. 이에 따라, 제3 패드 전극(PE3)은 제2 패드 전극(PE2)과 물리적 및/또는 전기적으로 연결될 수 있다. 제3 패드 전극(PE3)은 제2 패드 전극(PE2)과 전기적으로 연결되어 배선 저항을 줄임으로써, 신호 지연에 의한 왜곡을 최소화하는 이중 레이어로 구성될 수 있다.
제4 절연층(INS4)은 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 위치한다. 제4 절연층(INS4)은 표시 영역(DA)에서 제3 절연층(INS3) 및 제2 화소 전극(ET2)을 전면적으로 덮거나 중첩하도록 위치하며, 비표시 영역(NDA)에서 제1 절연층(INS1)을 전면적으로 덮고, 제3 패드 전극(PE3)의 적어도 일부를 덮도록 위치한다.
제4 절연층(INS4)은 제3 패드 전극(PE3)의 상면을 부분적으로 노출하는 제2 개구부(OP2)를 포함할 수 있다. 제2 개구부(OP2)에서 노출된 제3 패드 전극(PE3)에는 이방성 도전 필름(미도시), 연성 인쇄 회로 기판(미도시) 등이 부착될 수 있다. 이에 따라, 제3 패드 전극(PE3)에는 외부 구동 기판으로부터, 데이터 신호, 스캔 신호 등이 인가될 수 있다.
제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제4 절연층(INS4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 절연층은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 영역(DA)을 전체적으로 커버하여, 외부로부터 수분 또는 습기 등이 발광 소자(LD)들을 포함한 표시 영역(DA)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 장치는 제4 절연층(INS4) 위에 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 장치는 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수도 있다. 광학층을 더 포함하는 표시 장치는 이하 도 20 내지 22에서 살펴본다.
다른 실시예에 따라, 제4 절연층(INS4) 상부에는 적어도 한 층의 오버코트층(일 예로, 표시 장치의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
이하에서는, 도 5 내지 도 18을 참조하여, 도 4의 표시 장치의 제조 방법을 구체적으로 살펴본다.
도 5 내지 도 18은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
먼저, 도 5를 참조하면, 표시 장치의 기판(SUB) 위에 제1 트랜지스터(T1)의 제1 전극(D1) 및 제2 트랜지스터의 제1 전극(D2)을 포함하는 제1 도전체(SD1)를 형성된다. 실시예에 따라, 기판(SUB) 위에 버퍼층(미도시)이 형성된 후, 버퍼층 위에 제1 도전체(SD1)가 형성될 수도 있다.
제1 트랜지스터(T1)의 제1 전극(D1)과 제2 트랜지스터의 제1 전극(D2)은 표시 영역(DA)에 배치되고, 서로 이격하여 형성될 수 있다. 제1 트랜지스터(T1)의 제1 전극(D1) 및 제2 트랜지스터의 제1 전극(D2)은 동일한 물질을 포함하고, 동일한 마스크를 이용한 공정에 의해 형성될 수 있다.
도 5 및 도 6을 참조하면, 제1 도전체(SD1) 위에 제1 격벽(WAL1)및 제2 격벽(WAL2)을 포함하는 격벽(WAL)을 형성한다.
제1 격벽(WAL1)은 제1 트랜지스터(T1)의 제1 전극(D1) 및 기판(SUB)과 적어도 일부 중첩하도록 형성될 수 있고, 제2 격벽(WAL2)은 제2 트랜지스터의 제1 전극(D2) 및 기판(SUB)과 적어도 일부 중첩하도록 형성될 수 있다.
제1 격벽(WAL1) 및 제2 격벽(WAL2)은 표시 영역(DA)에 배치되도록 형성될 수 있다. 또한, 제1 격벽(WAL1) 및 제2 격벽(WAL2)은 무기 재료로 이루어진 물질로 형성될 수 있다.
도 5 내지 도 7을 참조하면, 제1 트랜지스터(T1)의 제2 전극(S1), 제2 트랜지스터(T2)의 제2 전극(S2), 제1 스토리지 전극(CE1), 구동 전압 배선(DVL), 및 제1 패드 전극(PE1)을 포함하는 제2 도전체(SD2)를 격벽(WAL)과 기판(SUB) 위에 형성한다.
제1 트랜지스터(T1)의 제2 전극(S1), 제2 트랜지스터(T2)의 제2 전극(S2), 제1 스토리지 전극(CE1), 및 구동 전압 배선(DVL)은 표시 영역(DA)에 배치되도록 형성될 수 있고, 제1 패드 전극(PE1)은 비표시 영역(NDA)에 배치되도록 형성될 수 있다.
제1 트랜지스터(T1)의 제2 전극(S1)과 제2 트랜지스터(T2)의 제2 전극(S2)은 각각 대응하는 격벽(WAL)의 상면에 배치되도록 형성될 수 있다.
제1 스토리지 전극(CE1)과 구동 전압 배선(DVL)은 각각 제1 격벽(WAL1) 및 제2 격벽(WAL2)의 측면과 접촉하도록 기판(SUB) 위에 형성될 수 있다. 제1 스토리지 전극(CE1)과 구동 전압 배선(DVL)은 제1 격벽(WAL1) 및 제2 격벽(WAL2)을 사이에 두고 서로 마주보도록 형성될 수 있다.
제1 패드 전극(PE1)은 기판(SUB) 위에 직접 형성될 수 있다.
제1 트랜지스터(T1)의 제2 전극(S1), 제2 트랜지스터(T2)의 제2 전극(S2), 제1 스토리지 전극(CE1), 구동 전압 배선(DVL), 및 제1 패드 전극(PE1)은 동일한 물질을 포함하며, 동일한 마스크를 이용하여 형성될 수 있다. 본 발명은 이에 한정되는 것은 아니며, 실시예에 따라, 제1 트랜지스터(T1)의 제2 전극(S1), 제2 트랜지스터(T2)의 제2 전극(S2), 제1 스토리지 전극(CE1), 구동 전압 배선(DVL), 및 제1 패드 전극(PE1) 중 적어도 하나는 상이한 물질을 포함하며, 상이한 마스크를 이용하는 다른 공정에 의해 형성될 수도 있다. 또한, 제1 패드 전극(PE1)은 형성되지 않을 수도 있다.
도 5 내지 도 8을 참조하면, 제2 도전체(SD2)의 일부분 위에 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)을 포함하는 반도체층을 형성한다.
제1 반도체 패턴(A1)은 제1 트랜지스터(T1)의 제1 전극(D1)과 제2 전극(S1) 사이에서, 제1 격벽(WAL1)의 일측면을 따라 형성될 수 있다. 제2 반도체 패턴(A2)은 제2 트랜지스터(T2)의 제1 전극(D2)과 제2 전극(S2) 사이에서, 제2 격벽(WAL2)의 일측면을 따라 형성될 수 있다. 이에 따라, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)의 드레인 영역은 제1 전극(D1, D2)과 직접 접촉할 수 있고, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)의 소스 영역은 제2 전극(S1, S2)과 직접 접촉할 수 있다.
도 5 내지 도 9를 참조하면, 제1 도전체(SD1), 반도체층, 제2 도전체(SD2) 및 기판(SUB)을 덮도록, 반도체층 위에 게이트 절연층(GI)을 형성한다. 게이트 절연층(GI)은 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 전면적으로 형성될 수 있다.
이후, 제1 트랜지스터(T1)의 제2 전극(S1)의 상면과 구동 전압 배선(DVL)의 상면이 부분적으로 노출되도록 게이트 절연층(GI)에 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 형성할 수 있다. 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 대응되는 게이트 절연층(GI)의 일 부분은 포토 리소그래피(Photo Lithography) 공정 등에 의해 제거될 수 있다.
도 5 내지 도 10을 참조하면, 게이트 절연층(GI) 위에 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2), 제1 정렬 전극(AIG1)(또는, 제2 스토리지 전극(CE2)), 제2 정렬 전극(AIG2), 및 제2 패드 전극(PE2)을 포함하는 제3 도전체(SD3)를 형성한다.
제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2), 제1 정렬 전극(AIG1)(또는, 제2 스토리지 전극(CE2)), 제2 정렬 전극(AIG2)은 표시 영역(DA)에 배치되도록 형성될 수 있고, 제2 패드 전극(PE2)은 비표시 영역(NDA)에 배치되도록 형성될 수 있다.
일 실시예에서는 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2)과 제1 정렬 전극(AIG1), 제2 정렬 전극(AIG2)을 동일한 마스크를 이용하여, 동일한 공정에 의해 형성할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2)과 제1 정렬 전극(AIG1), 제2 정렬 전극(AIG2)을 별도의 공정에서, 별도의 마스크를 이용하여 형성하는 경우보다 공정 시간 및 비용을 절감할 수 있다.
본 발명은 이에 한정되는 것은 아니며, 실시예에 따라, 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2), 제1 정렬 전극(AIG1)(또는, 제2 스토리지 전극(CE2)), 제2 정렬 전극(AIG2), 및 제2 패드 전극(PE2) 중 적어도 하나는 상이한 물질을 포함하며, 상이한 마스크를 이용하는 다른 공정에 의해 형성될 수도 있다.
도 5 내지 도 11을 참조하면, 게이트 절연층(GI), 제3 도전체(SD3)를 덮거나 중첩하도록, 제3 도전체(SD3) 위에 제1 절연층(INS1)을 형성한다. 제1 절연층(INS1)은 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 전면적으로 형성될 수 있다.
이후, 제1 정렬 전극(AIG1)의 상면과 제2 정렬 전극(AIG2)의 상면이 부분적으로 노출되도록 제1 절연층(INS1)에 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 형성할 수 있다. 또한, 제2 패드 전극(PE2)의 상면이 부분적으로 노출되도록 제1 개구부(OP1)를 형성할 수 있다. 제3 컨택홀(CH3), 제4 컨택홀(CH4), 및 제1 개구부(OP1)에 대응되는 제1 절연층(INS1)의 일 부분은 포토 리소그래피(Photo Lithography) 공정 등에 의해 제거될 수 있다.
도 5 내지 도 12를 참조하면, 제1 절연층(INS1) 위에 뱅크(BNK)를 형성한다. 두 개의 뱅크(BNK)는 표시 영역(DA)에 배치되도록 형성되고, 각 화소 영역을 구분하기 위하여, 발광 소자(LD)는 상기 두 개의 뱅크(BNK) 사이에 배치될 수 있는 영역을 사이에 두고 두 개로 형성될 수 있다.
도 5 내지 도 13을 참조하면, 제1 절연층(INS1) 위에 발광 소자(LD)를 형성한다.
발광 소자(LD)는 적어도 하나 이상일 수 있고, 복수의 발광 소자(LD)는 잉크젯 프린팅 장치에서 분사되는 용액(미도시)에 포함될 수 있다. 잉크젯 프린팅 장치는 두 개의 뱅크(BNK) 사이에 복수의 발광 소자(LD)를 포함하는 용액을 분사할 수 있다. 용액은 솔벤트와 고형분을 포함할 수 있고, 일 예로, 솔벤트는 아세톤, 물, 알코올, PGMEA(propylene glycol methyl ether acetate), 톨루엔 등으로 이루어지며, 상온 또는 열에 의해 기화되거나 휘발되는 물질일 수 있다. 이에 따라, 고형분에 포함되는 복수의 발광 소자(LD)가 제1 절연층(INS1) 위에 배치될 수 있다.
발광 소자(LD)는 제1 격벽(WAL1) 및 제2 격벽(WAL2)의 타측면에 대응하는 제1 절연층(INS1) 위에 형성될 수 있다. 이에 따라, 잉크젯 프린팅 장치에 의한 형성 공정에서, 제1 반도체 패턴(A1) 및 제2 반도체 패턴(A2)에 영향을 미치지 않을 수 있다.
용액이 분사된 후, 제1 정렬 전극(AIG1)과 제2 정렬 전극(AIG2)에 소정의 정렬 전압(또는, 정렬 신호)이 인가되면, 제1 정렬 전극(AIG1)과 제2 정렬 전극(AIG2) 사이에 전계가 형성되면서, 제1 정렬 전극(AIG1)과 제2 정렬 전극(AIG2) 사이에 대응되는 제1 절연층(INS1) 위에 발광 소자(LD)가 정렬하게 된다.
발광 소자(LD)가 정렬된 이후에는, 용액을 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 정렬 전극(AIG1)과 제2 정렬 전극(AIG2) 사이에 발광 소자(LD)를 안정적으로 배열할 수 있다. 여기서, 발광 소자(LD)의 제1 단부(EP1)는 제1 정렬 전극(AIG1)의 가장자리를 향하도록 배열될 수 있고, 발광 소자(LD)의 제2 단부(EP2)는 제2 정렬 전극(AIG2)의 가장자리를 향하도록 배열될 수 있다.
도 5 내지 도 14를 참조하면, 발광 소자(LD) 및 뱅크(BNK) 위에 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 표시 영역(DA)에 배치되도록 형성될 수 있다.
제2 절연층(INS2)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)가 노출되도록, 발광 소자(LD)의 상면에 형성됨으로써, 발광 소자(LD)를 안정적으로 고정시킬 수 있다. 또한, 제2 절연층(INS2)은 두 개의 뱅크(BNK)의 상면 및 측면을 덮도록 두 개의 뱅크(BNK) 위에 형성될 수 있다.
제2 절연층(INS2)은 하프톤 마스크를 이용하여 형성될 수 있는바, 발광 소자(LD)의 일부분을 덮는 제2 절연층(INS2)과 뱅크(BNK)를 덮는 제2 절연층(INS2)의 두께는 서로 다를 수 있다.
도 5 내지 도 15를 참조하면, 제2 절연층(INS2), 발광 소자(LD), 및 제1 절연층(INS1) 위에 제1 화소 전극(ET1)을 형성한다. 제1 화소 전극(ET1)은 표시 영역(DA) 내에 배치되도록 형성될 수 있다.
제1 화소 전극(ET1)은 제2 절연층(INS2)의 측면 및 발광 소자(LD)의 제1 단부(EP1)에 접촉하도록 형성될 수 있고, 제1 절연층(INS1)의 제3 컨택홀(CH3)을 통해 제1 정렬 전극(AIG1)과 전기적으로 연결되도록 형성될 수 있다.
도 5 내지 도 16을 참조하면, 제2 절연층(INS2), 및 제1 화소 전극(ET1) 위에 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 표시 영역(DA) 내에 배치되도록 형성될 수 있다.
제3 절연층(INS3)은 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 상면 및 측면을 덮고, 연장되어 제1 화소 전극(ET1) 및 제2 절연층(INS2)의 일부를 덮을 수 있도록 형성될 수 있다. 이 때, 발광 소자(LD)의 제2 단부(EP2)가 노출될 수 있도록 제3 절연층(INS3)은 제2 절연층(INS2)의 일부분을 덮을 수 있다.
또한, 제3 절연층(INS3)은 다른 하나의 뱅크(BNK)를 덮거나 중첩하도록 제2 절연층(INS2)의 상면 위에만 형성될 수 있다. 이 때, 다른 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 측면에는 제3 절연층(INS3)이 형성되지 않을 수 있다.
도 5 내지 도 17을 참조하면, 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 발광 소자(LD), 및 제3 도전체(SD3)의 일부분 위에 제2 화소 전극(ET2) 및 제3 패드 전극(PE3)을 형성한다.
표시 영역(DA)에서 제2 화소 전극(ET2)은 제3 절연층(INS3)의 측면, 발광 소자(LD)의 제2 단부(EP2), 제2 절연층(INS2)의 측면, 및 제1 절연층(INS1)의 상면과 접촉하도록 형성될 수 있다. 표시 영역(DA)에서 제2 화소 전극(ET2)은 제1 절연층(INS1)에 형성된 제4 컨택홀(CH4)을 통해 제2 정렬 전극(AIG2)과 접촉하도록 형성될 수 있다.
비표시 영역(NDA)에서 제3 패드 전극(PE3)은 제1 절연층(INS1)의 제1 개구부(OP1)를 통해 제2 패드 전극(PE2)과 접촉하도록 형성될 수 있다.
제2 화소 전극(ET2)과 제3 패드 전극(PE3)은 동일한 공정, 동일한 재료로 형성될 수 있으므로, 별도의 마스크를 이용하여, 제2 화소 전극(ET2)과 제3 패드 전극(PE3)을 형성하는 경우보다 공정 시간 및 비용을 절감할 수 있다.
본 발명은 이에 한정되는 것이 아니다. 실시예에 따라, 제3 패드 전극(PE3)은 제2 화소 전극(ET2)과 상이한 공정으로 형성되어, 서로 상이한 층에 제공될 수도 있다.
도 5 내지 도 18을 참조하면, 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 제4 절연층(INS4)을 형성한다.
표시 영역(DA)에서, 제4 절연층(INS4)은 제3 절연층(INS3) 및 제2 화소 전극(ET2)을 전면적으로 덮도록 형성될 수 있다.
비표시 영역(NDA)에서, 제4 절연층(INS4)은 제1 절연층(INS1)을 전면적으로 덮고, 제3 패드 전극(PE3)의 적어도 일부를 노출하도록 형성될 수 있다.
제3 패드 전극(PE3)이 노출된 제4 절연층(INS4)의 제2 개구부(OP2)에는 이방성 도전 필름(미도시), 연성 인쇄 회로 기판(미도시) 등이 부착될 수 있다.
이하에는 도 19를 참조하여, 일 실시예에 따른 표시 장치의 개략적인 단면도를 살펴본다.
도 19는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 19에 도시된, 일 실시예에 따른 표시 장치는 도 1의 표시 영역(DA)에 위치하는 화소(PXL)의 일부를 도시한 것이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB), 제1 도전체(SD1), 격벽(WAL), 제2 도전체(SD2), 반도체층, 제3 도전체(SD3), 뱅크(BNK), 발광 소자(LD), 제1 화소 전극(ET1), 제2 화소 전극(ET2), 및 절연층(GI, INS1, INS2, INS3, INS4)을 포함할 수 있다.
도 19에 도시된 표시 장치는 도 4의 표시 영역(DA)에 위치하는 화소(PXL)와 유사한바, 이하에서는, 도 4와 중복된 설명은 생략하고 차이점을 중심으로 설명한다.
제1 화소 전극(ET1)은 제2 절연층(INS2), 발광 소자(LD), 및 제1 절연층(INS1) 위에 위치한다. 제2 화소 전극(ET2)은 제2 절연층(INS2), 발광 소자(LD), 및 제1 절연층(INS1) 위에 위치한다. 제1 화소 전극(ET1)과 제2 화소 전극(ET2)은 제1 방향(DR1)을 따라 서로 이격하여 위치한다. 구체적으로, 제1 화소 전극(ET1)의 일 단부(또는 제1 단부)와 제2 화소 전극(ET2)의 일 단부는 제2 절연층(INS2) 위에 위치하고, 제1 화소 전극(ET1)의 일 단부와 제2 화소 전극(ET2)의 일 단부는 제2 절연층(INS2) 위에서 서로 이격하여 위치할 수 있다.
제3 절연층(INS3)은 제2 절연층(INS2), 제1 화소 전극(ET1), 및 제2 화소 전극(ET2) 위에 위치하고, 제2 절연층(INS2), 제1 화소 전극(ET1), 및 제2 화소 전극(ET2)을 덮거나 중첩하도록 위치한다. 제1 화소 전극(ET1) 및/또는 제2 화소 전극(ET2)의 길이 및/또는 위치에 따라, 제3 절연층(INS3)은 제1 절연층(INS1)의 일부 영역을 덮도록 위치할 수도 있다.
제3 절연층(INS3)은 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 상면 및 측면을 덮고, 연장되어 제1 화소 전극(ET1)의 상면을 덮으며, 발광 소자(LD) 위에 위치하는 제2 절연층(INS2)의 상면을 일부 덮는다. 또한, 제3 절연층(INS3)은 다른 하나의 뱅크(BNK)를 덮는 제2 절연층(INS2)의 상면 및 측면을 덮고, 연장되어 제2 화소 전극(ET2)의 상면을 덮는다.
제4 절연층(INS4)은 제3 절연층(INS3) 위에 위치하고, 제3 절연층(INS3)의 상면을 전면적으로 덮도록 위치한다.
제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 절연층은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 영역(DA)을 전체적으로 커버하여, 외부로부터 수분 또는 습기 등이 발광 소자(LD)들을 포함한 표시 영역(DA)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 장치는 제4 절연층(INS4) 위에 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 장치는 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수도 있다. 광학층을 더 포함하는 표시 장치는 이하 도 20 내지 22에서 살펴본다.
도 20은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이고, 도 21 내지 도 23은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도들이다.
먼저, 도 20을 참조하면, 일 실시예에 따른 표시 장치는 도 4의 표시 영역(DA)에 위치하는 화소(PXL) 구조에서, 컬러 변환층(CCL), 박막 봉지층(TFE) 등을 더 포함할 수 있다. 이하에서는, 도 4와 중복된 설명은 생략하고 차이점을 중심으로 설명한다.
컬러 변환층(CCL)은 발광 소자(LD)의 상부에 대응하는 제4 절연층(INS4) 위에 위치한다. 컬러 변환층(CCL)은 발광 소자(LD)로부터 방출되는 제1 색의 광을 제2 색의 광으로 변환하기 위한 컬러 변환 입자들(일 예로, 소정 색의 퀀텀 닷(QD))을 포함한다.
예를 들어, 적어도 하나의 화소(PXL)가 적색(또는, 녹색)의 화소(PXL)로 설정되고, 화소(PXL)의 광원으로써 청색의 발광 소자(LD)가 배치되었을 경우, 화소(PXL)의 상부에는, 청색의 광을 적색(또는, 녹색)의 광으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 컬러 변환층(CCL)이 배치될 수 있다. 그리고, 컬러 변환층(CCL)의 상부에는 적색(또는, 녹색)의 컬러 필터(CF)가 배치될 수 있다.
컬러 변환층(CCL) 및 제4 절연층(INS4) 위에는 컬러 변환층(CCL)을 보호하기 위한 커버층(CVL)이 위치한다. 또한, 컬러 변환층(CCL)의 외곽에 대응하는 커버층(CVL) 위에는 제1 차광 패턴(LBP1)이 배치된다. 도 19에서는 컬러 변환층(CCL)이 먼저 형성된 이후 제1 차광 패턴(LBP1)이 형성되는 실시예를 개시하였으나, 본 발명은 이제 한정되지 않는다. 예를 들면, 컬러 변환층(CCL)의 형성에 적용되는 공정 방식, 설비의 성능 등에 따라 컬러 변환층(CCL)과 제1 차광 패턴(LBP1)의 형성 순서가 달라질 수 있다.
커버층(CVL) 및 제1 차광 패턴(LBP1) 위에는 평탄화막(PLL)이 위치할 수 있다. 평탄화막(PLL)은 컬러 변환층(CCL) 및 제1 차광 패턴(LBP1)의 상면을 평탄화할 수 있고, 유기 물질 또는 무기 물질을 포함할 수 있다.
컬러 필터(CF)는 각각의 화소(PXL)에서 광이 방출되는 발광 영역 상에 배치된다. 이러한 컬러 필터(CF)는 각 화소(PXL)의 색에 대응하는 색의 빛을 선택적으로 투과시킬 수 있는 컬러 필터 물질을 포함한다. 컬러 필터(CF)의 외곽에는 제2 차광 패턴(LBP2)이 배치될 수 있다.
컬러 필터(CF) 및 제2 차광 패턴(LBP2) 위에는 박막 봉지층(TFE)이 위치한다.
박막 봉지층(TFE)은 단일층 또는 다중층의 막으로 이루어질 수 있다. 일 실시예에서, 박막 봉지층(TFE)은 컬러 필터(CF) 및 제2 차광 패턴(LBP2)을 커버하는 절연막들을 포함할 수 있다. 일 예로, 박막 봉지층(TFE)은 적어도 한 층의 무기막 및 적어도 한 층의 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFE)은 무기막 및 유기막이 교번적으로 적층된 구조를 가질 수 있다.
일 실시예에서, 박막 봉지층(TFE)은 제1 봉지층(ENC1), 제2 봉지층(ENC2), 및 제3 봉지층(ENC3)을 포함한다.
제1 봉지층(ENC1)은 표시 영역(DA, 도 4)과 비표시 영역(NDA, 도 4)의 적어도 일부에 걸쳐 위치할 수 있다. 제2 봉지층(ENC2)은 제1 봉지층(ENC1) 상에 배치되며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제3 봉지층(ENC3)은 제2 봉지층(ENC2) 상에 배치되며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 일 실시예에서, 제1 봉지층(ENC1), 제2 봉지층(ENC2) 및 제3 봉지층(ENC3)은 무기 물질을 포함한 무기막으로 이루어질 수 있고, 제2 봉지층(ENC2)은 유기 물질을 포함한 유기막으로 이루어질 수 있다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치는 도 4의 표시 영역(DA)에 위치하는 화소(PXL) 구조에서, 컬러 변환층(CCL), 및 박막 봉지층(TFE) 등을 더 포함할 수 있다. 이하에서는, 도 4와 중복된 설명은 생략하고 차이점을 중심으로 설명한다.
일 실시예에서는, 제1 방향(DR1)으로 서로 인접하게 배열된 각각 다른 색을 방출하는 3개의 화소(PXL)들을 도시하였다. 제1 방향(DR1)을 기준으로 중앙에 배치된 화소(PXL)는 녹색 광을 방출하는 제2 화소(PXL2)로 설정될 수 있고, 좌측에 배치된 화소(PXL)는 적색 광을 방출하는 제1 화소(PXL1)로 설정될 수 있으며, 우측에 배치된 화소(PXL)는 청색 광을 방출하는 제3 화소(PXL3)로 설정될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 각 화소(PXL)가 방출하는 광은 다양하게 변경될 수 있다.
컬러 변환층(CCL)은 발광 소자(LD)의 상부에 대응하는 제4 절연층(INS4) 위에 위치한다. 컬러 변환층(CCL)은 발광 소자(LD)로부터 방출되는 제1 색의 광을 제2 색의 광으로 변환하기 위한 컬러 변환 입자들(일 예로, 소정 색의 퀀텀 닷(QD))을 포함한다.
예를 들면, 적색 광을 방출하는 제1 화소(PXL1)의 상부에는 적색의 퀀텀 닷(QDr)이 배치되고, 녹색 광을 방출하는 제2 화소(PXL2)의 상부에는 녹색의 퀀텀 닷(QDg)이 배치된다. 또한, 청색 광을 방출하는 제3 화소(PXL3)의 상부에는 발광 소자(LD)에서 방출되는 광을 그대로 투과시키기 위한, 광 산란 입자(SCT)들이 배치된다. 여기서, 광 산란 입자(SCT)들은 이산화 티타늄(TiO2)을 비롯한 티타늄 산화물(TixOy) 또는 실리카(Silica)등 일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 광 산란 입자(SCT)들은 제1 화소(PXL1)의 상부에 배치될 수 있고, 제2 화소(PXL2)의 상부에도 배치될 수 있다. 예를 들어, 적색 광을 방출하는 제1 화소(PXL1)의 상부에는 적색의 퀀텀 닷(QDr) 및 광 산란 입자(SCT)들이 배치될 수 있고, 녹색 광을 방출하는 제2 화소(PXL2)의 상부에는 녹색의 퀀텀 닷(QDg) 및 광 산란 입자(SCT)들이 배치될 수 있다.
컬러 변환층(CCL) 및 제4 절연층(INS4) 위에는 컬러 변환층(CCL)을 보호하기 위한 커버층(CVL)이 위치한다. 또한, 컬러 변환층(CCL)의 외곽에 대응하는 커버층(CVL) 위에는 제1 차광 패턴(LBP1)이 배치된다. 제1 차광 패턴(LBP1)은 인접하는 두 개의 화소(PXL) 사이에 배치될 수 있다. 예를 들면, 하나의 제1 차광 패턴(LBP1)은 제1 화소(PXL1)와 제2 화소(PXL2) 사이에 배치될 수 있고, 다른 하나의 제1 차광 패턴(LBP1)은 제2 화소(PXL2)와 제3 화소(PXL3) 사이에 배치될 수 있다.
커버층(CVL) 및 제1 차광 패턴(LBP1) 위에는 평탄화막(PLL)이 위치할 수 있다. 평탄화막(PLL)은 컬러 변환층(CCL) 및 제1 차광 패턴(LBP1)의 상면을 평탄화할 수 있고, 유기 물질 또는 무기 물질을 포함할 수 있다.
컬러 필터(CF)는 각각의 화소(PXL)에서 광이 방출되는 발광 영역 상에 배치된다. 이러한 컬러 필터(CF)는 각 화소(PXL)의 색에 대응하는 색의 빛을 선택적으로 투과시킬 수 있는 컬러 필터 물질을 포함한다.
일 실시예에서, 적색 광을 방출하는 제1 화소(PXL1)의 상부에는 적색 컬러 필터(CFr)가 배치되고, 녹색 광을 방출하는 제2 화소(PXL2)의 상부에는 녹색 컬러 필터(CFg)가 배치되며, 청색 광을 방출하는 제3 화소(PXL3)의 상부에는 청색 컬러 필터(CFb)가 배치될 수 있다.
각각의 화소(PXL)에 배치된 컬러 필터(CF)들 사이에는 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 복수개로 적층된 컬러 필터(CF)를 포함한다. 구체적으로, 블랙 매트릭스(BM)는 차광 패턴 영역(BP)에 적층된 적색 컬러 필터(CFr)의 일부, 녹색 컬러 필터(CFg)의 일부, 및 청색 컬러 필터(CFb)의 일부를 포함한다.
예를 들면, 도 21을 참조하면, 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 차광 패턴 영역(BP)에는 적색 컬러 필터(CFr), 녹색 컬러 필터(CFg), 및 청색 컬러 필터(CFb)가 배치되고, 이러한 컬러 필터(CF)는 블랙 매트릭스(BM)로써 기능한다. 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 차광 패턴 영역(BP)에 위치하는 적색 컬러 필터(CFr)는 제1 화소(PXL1)에서 연장된 적색 컬러 필터(CFr)의 일 부분일 수 있고, 녹색 컬러 필터(CFg)는 제2 화소(PXL2)에서 연장된 녹색 컬러 필터(CFg)의 일 부분일 수 있다. 이에 따라, 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 차광 패턴 영역(BP)에는 제3 방향(DR3)으로 적색 컬러 필터(CFr), 녹색 컬러 필터(CFg), 및 청색 컬러 필터(CFb)가 순차적으로 적층될 수 있다.
또한, 제2 화소(PXL2)와 제3 화소(PXL3) 사이의 차광 패턴 영역(BP)에는 적색 컬러 필터(CFr), 녹색 컬러 필터(CFg), 및 청색 컬러 필터(CFb)가 배치되고, 이러한 컬러 필터는 블랙 매트릭스(BM)로써 기능한다. 제2 화소(PXL2)와 제3 화소(PXL3) 사이의 차광 패턴 영역(BP)에 위치하는 녹색 컬러 필터(CFg)는 제2 화소(PXL2)에서 연장된 녹색 컬러 필터(CFg)의 일 부분일 수 있고, 청색 컬러 필터(CFb)는 제3 화소(PXL3)에서 연장된 청색 컬러 필터(CFb)의 일 부분일 수 있다. 이에 따라, 제2 화소(PXL2)와 제3 화소(PXL3) 사이의 차광 패턴 영역(BP)에는 제3 방향(DR3)으로 적색 컬러 필터(CFr), 녹색 컬러 필터(CFg), 및 청색 컬러 필터(CFb)가 순차적으로 적층될 수 있다.
또한, 예를 들어, 도 22를 참조하면, 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 차광 패턴 영역(BP)에는 적색 컬러 필터(CFr), 녹색 컬러 필터(CFg), 및 청색 컬러 필터(CFb)가 배치되고, 이러한 컬러 필터(CF)는 블랙 매트릭스(BM)로써 기능한다. 제1 화소(PXL1)와 제2 화소(PXL2) 사이의 차광 패턴 영역(BP)에 위치하는 적색 컬러 필터(CFr)는 제1 화소(PXL1)에서 연장된 적색 컬러 필터(CFr)의 일 부분일 수 있고, 녹색 컬러 필터(CFg)는 제2 화소(PXL2)에 위치한 녹색 컬러 필터(CFg)의 일 부분일 수 있다. 청색 컬러 필터(CFb)는 제3 화소(PXL3)에 위치한 청색 컬러 필터(CFb)의 일 부분일 수 있다.
제2 화소(PXL2)와 제3 화소(PXL3) 사이의 차광 패턴 영역(BP)에는 적색 컬러 필터(CFr), 녹색 컬러 필터(CFg), 및 청색 컬러 필터(CFb)가 배치되고, 이러한 컬러 필터는 블랙 매트릭스(BM)로써 기능한다. 제2 화소(PXL2)와 제3 화소(PXL3) 사이의 차광 패턴 영역(BP)에 위치하는 녹색 컬러 필터(CFg)는 제2 화소(PXL2)에서 연장된 녹색 컬러 필터(CFg)의 일 부분일 수 있고, 청색 컬러 필터(CFb)는 제3 화소(PXL3)에 위치한 청색 컬러 필터(CFb)의 일 부분일 수 있다. 적색 컬러 필터(CFr)는 제1 화소(PXL1)에 위치한 적색 컬러 필터(CFr)의 일 부분일 수 있다.
컬러 필터(CF) 위에는 박막 봉지층(TFE')이 위치할 수 있다. 박막 봉지층(TFE')은 단일층 또는 다중층의 막으로 이루어질 수 있다.
일 실시예에서, 박막 봉지층(TFE')은 컬러 필터(CF)를 덮는 두 개층의 절연막을 포함할 수 있다. 적어도 한 층은 무기막 및 적어도 한 층은 유기막을 포함할 수 있다. 또한, 두 개의 층은 모두 무기막을 포함할 수도 있다.
박막 봉지층(TFE')은 제1 봉지층(ENC1') 및 제2 봉지층(ENC2')을 포함한다. 일 실시예에서, 제1 봉지층(ENC1') 및 제2 봉지층(ENC2') 중 적어도 하나의 층은 무기막일 수 있고, 다른 하나의 층은 유기막일 수 있다. 또한, 제1 봉지층(ENC1') 및 제2 봉지층(ENC2')이 모두 무기막일 수도 있다.
도 23을 참조하면, 일 실시예에 따른 표시 장치는 도 21의 구조에서 저굴절 유기층(LR), 및 저굴절 캡핑층(LRC)을 더 포함할 수 있다. 이하에서는, 도 21과 중복된 설명은 생략하고 차이점을 중심으로 설명한다.
저굴절 유기층(LR)은 평탄화막(PLL) 위에 위치한다. 저굴절 유기층(LR)은 평탄화막(PLL)을 전면적으로 덮도록 위치할 수 있다.
저굴절 유기층(LR)은 유기 물질을 포함할 수 있다. 일 예로, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질을 포함하는 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
저굴절 캡핑층(LRC)은 저굴절 유기층(LR) 위에 위치하고, 저굴절 유기층(LR)을 전면적으로 덮도록 위치할 수 있다. 예를 들어, 저굴절 캡핑층(LRC)은 저굴절 유기층(LR)과 컬러 필터(CF) 사이에 위치할 수 있다.
저굴절 캡핑층(LRC)은 유기 물질을 포함할 수 있다. 일 예로, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등 유기 물질을 포함하는 단일막으로 형성될 수 있으나, 저굴절 유기층(LR) 보다 높은 굴절률을 갖는 유기 물질로 형성될 수 있다. 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서는, 저굴절 유기층(LR) 및 저굴절 캡핑층(LRC)을 포함함에 따라, 화소(PXL)의 광효율을 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 위에 위치하며, 서로 이격되게 배치하는 제1 뱅크 패턴 및 제2 뱅크 패턴;
    상기 제1 뱅크 패턴과 중첩하는 게이트 절연층;
    상기 기판의 두께 방향으로 상기 제1 뱅크 패턴을 사이에 두고 상기 기판 상에 위치하는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되며 상기 제1 뱅크 패턴의 측면에 배치되는 제1 반도체 패턴, 및 상기 제1 반도체 패턴과 상기 게이트 절연층을 사이에 두고 상기 제1 반도체 패턴에 대응되도록 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터와 전기적으로 연결되며, 제1 단부 및 제2 단부를 갖는 발광 소자;
    상기 발광 소자의 제1 단부와 전기적으로 접촉하는 제1 화소 전극; 및
    상기 발광 소자의 제2 단부와 전기적으로 접촉하는 제2 화소 전극을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴 각각은 무기 재료를 포함하는 물질로 이루어진 표시 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터와 전기적으로 연결되는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는,
    상기 기판의 두께 방향으로 상기 제2 뱅크 패턴을 사이에 두고 상기 기판 상에 위치하는 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되며 상기 제2 뱅크 패턴의 측면에 배치되는 제2 반도체 패턴, 및 상기 제2 반도체 패턴과 상기 게이트 절연층을 사이에 두고 상기 제2 반도체 패턴에 대응되도록 위치하는 제2 게이트 전극을 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 뱅크 패턴의 일측면을 따라 위치하고, 상기 제2 반도체 패턴은 상기 제2 뱅크 패턴의 일측면을 따라 위치하는 표시 장치.
  5. 제4항에 있어서,
    상기 발광 소자는 상기 제1 뱅크 패턴의 타측면과 상기 제2 뱅크 패턴의 타측면 사이에 위치하는 표시 장치.
  6. 제4항에 있어서,
    상기 제1 뱅크 패턴의 타측면 및 상기 기판의 상면을 따라 위치하는 제1 스토리지 전극; 및
    상기 제1 스토리지 전극과 중첩하도록 위치하는 제2 스토리지 전극을 더 포함하고,
    상기 제1 스토리지 전극 및 상기 제2 스토리지 전극은 스토리지 커패시터를 구성하는 표시 장치.
  7. 제6항에 있어서,
    상기 게이트 절연층은 상기 제1 스토리지 전극과 상기 제2 스토리지 전극 사이에 위치하는 표시 장치.
  8. 제6항에 있어서,
    상기 제1 스토리지 전극은 상기 제1 게이트 전극과 전기적으로 연결되는 표시 장치.
  9. 제6항에 있어서,
    상기 제2 스토리지 전극은 상기 발광 소자를 정렬하는 제1 정렬 전극인 표시 장치.
  10. 제9항에 있어서,
    상기 제2 뱅크 패턴의 타측면 및 상기 기판의 상면을 따라 위치하는 구동 전압 배선; 및
    상기 구동 전압 배선 위에 위치하는 제2 정렬 전극을 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 정렬 전극 및 상기 제2 정렬 전극과 중첩하는 제1 절연층을 더 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 트랜지스터의 제2 전극은 상기 게이트 절연층의 제1 컨택홀을 통해 상기 제1 정렬 전극에 전기적으로 연결되고,
    상기 제1 정렬 전극은 상기 제1 절연층의 제2 컨택홀을 통해 상기 제1 화소 전극에 전기적으로 연결되는 표시 장치.
  13. 제11항에 있어서,
    상기 구동 전압 배선은 상기 게이트 절연층의 제3 컨택홀을 통해 상기 제2 정렬 전극에 전기적으로 연결되고,
    상기 제2 정렬 전극은 상기 제1 절연층의 제4 컨택홀을 통해 상기 제2 화소 전극에 전기적으로 연결되는 표시 장치.
  14. 제1항에 있어서,
    상기 발광 소자는 나노 스케일 내지 마이크로 스케일의 크기를 가진 표시 장치.
  15. 기판 위에 제1 도전체를 형성하는 단계;
    상기 기판 및 상기 제1 도전체 위에 상기 제1 도전체와 적어도 일부 중첩하도록 뱅크 패턴을 형성하는 단계;
    상기 기판 및 상기 뱅크 패턴 위에 제2 도전체를 형성하는 단계;
    상기 뱅크 패턴의 측면에 반도체 패턴을 형성하는 단계;
    상기 제1 도전체, 상기 제2 도전체 및 상기 반도체 패턴의 적어도 일부와 중첩하는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 제3 도전체를 형성하는 단계;
    상기 제3 도전체와 중첩하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 발광 소자를 정렬하는 단계;
    상기 발광 소자의 제1 단부와 전기적으로 접촉하도록 제1 화소 전극을 형성하는 단계; 및
    상기 발광 소자의 제2 단부와 전기적으로 접촉하도록 제2 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 반도체 패턴을 형성하는 단계는 상기 뱅크 패턴의 일측에 형성하는 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 발광 소자를 정렬하는 단계는 상기 뱅크 패턴의 타측에 대응하는 상기 제1 절연층 위에 형성하는 표시 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 게이트 절연층을 형성하는 단계는,
    상기 제2 도전체의 상면이 적어도 일부 노출되도록 상기 게이트 절연층을 식각하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 절연층을 형성하는 단계는,
    상기 제3 도전체의 상면이 적어도 일부 노출되도록 상기 제1 절연층을 식각하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제3 도전체는 상기 발광 소자를 정렬하는 제1 정렬 전극 및 제2 정렬 전극을 포함하고,
    상기 제1 화소 전극은 상기 제1 정렬 전극과 전기적으로 연결되도록 형성하며,
    상기 제2 화소 전극은 상기 제2 정렬 전극과 전기적으로 연결되도록 형성하는 표시 장치의 제조 방법.
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