WO2021045413A1 - 표시 장치 - Google Patents

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WO2021045413A1
WO2021045413A1 PCT/KR2020/011060 KR2020011060W WO2021045413A1 WO 2021045413 A1 WO2021045413 A1 WO 2021045413A1 KR 2020011060 W KR2020011060 W KR 2020011060W WO 2021045413 A1 WO2021045413 A1 WO 2021045413A1
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light emitting
light
disposed
pixel
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PCT/KR2020/011060
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오원식
문수미
조현민
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삼성디스플레이 주식회사
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    • G09G2330/021—Power management, e.g. power saving

Definitions

  • a display device for solving the above problem includes: a first connection electrode extending in a first direction and electrically connected to a first power line to which a first power is applied, and the first connection electrode A second connection electrode spaced apart from and electrically connected to a second power line to which a second power is applied, a first electrode extending from the first connection electrode, and extending from the second connection electrode, and A second electrode disposed side by side at a predetermined interval, and a plurality of light emitting devices having a first end electrically connected to the first electrode and a second end electrically connected to the second electrode, wherein the second electrode
  • the first electrode and the second electrode include a bent portion.
  • Each of the light-emitting devices may be a rod-shaped light-emitting diode having a nano-scale to micro-scale size.
  • the plurality of light emitting devices may be connected in series and in parallel.
  • the first island electrode and the second island electrode may include a bent portion.
  • the viewing angle of the display device may be improved while the degree of alignment of the micro-light emitting devices is improved.
  • FIG. 7 is a plan view illustrating an example of sub-pixels included in the display device of FIG. 4.
  • FIG. 13 is a view for explaining the shapes of the first electrode and the second electrode of FIG. 12.
  • FIG. 14 is a plan view illustrating still another example of sub-pixels included in the display device of FIG. 4.
  • 20A to 20D are circuit diagrams illustrating another example of a unit pixel included in the sub-pixel of FIG. 5.
  • FIGS. 1A and 1B are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment of the present invention.
  • a rod-shaped light emitting device LD having a circular column shape is illustrated, but the type and/or shape of the light emitting device LD according to the present invention is not limited thereto.
  • the light emitting device LD may have a size as small as nano-scale to micro-scale, for example, a diameter (D) and/or a length (L) in a nano-scale or micro-scale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light-emitting element LD may be variously changed according to design conditions of various devices using the light-emitting device using the light-emitting device LD as a light source, for example, a display device.
  • the insulating film INF has one end of each of the first and second conductivity type semiconductor layers 11 and 13 positioned at both ends of the light emitting element LD in the longitudinal direction, for example, two planes of a cylinder (ie, The upper and lower surfaces) can be exposed without covering.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device in particular, a display panel PNL provided in the display device is illustrated in FIG. 4.
  • the structure of the display panel PNL is schematically illustrated in FIG. 4 with the display area DA as the center.
  • at least one driving circuit unit for example, at least one of a scan driver and a data driver
  • a plurality of wires may be further disposed on the display panel PNL.
  • the pixel PXL is at least one light-emitting element LD driven by a corresponding scan signal and a data signal, for example, at least one bar-shaped light-emitting diode according to any one of the embodiments of FIGS. 1A to 3B. It may include.
  • the pixel PXL may include a plurality of rod-shaped light emitting diodes having a size as small as nano-scale to micro-scale and connected in parallel with each other.
  • the plurality of rod-shaped light emitting diodes may constitute a light source of the pixel PXL.
  • the first sub-pixel SPX1 may be connected to the scan line Si and the data line Dj, and may also be connected to the first power line and the second power line.
  • a first power VDD is applied to the first power line
  • a second power VSS is applied to the second power line
  • each of the first and second power lines is connected to a plurality of sub-pixels. It can be wiring.
  • the first and second power sources VDD and VSS may have different potentials so that the first sub-pixel SPX1 emits light, and the first power VDD is higher than the voltage level of the second power VSS. It can have a high voltage level.
  • Each of the unit pixels SSPX1 to SSPXk may be connected to the scan line Si and the data line Dj, and may also be connected to a first power line and a second power line.
  • Each of the unit pixels SSPX1 to SSPXk may emit light with a luminance corresponding to a data signal transmitted through the data line Dj in response to a scanning signal transmitted through the scanning line Si.
  • the unit pixels SSPX1 to SSPXk may include substantially the same pixel structure or pixel circuit.
  • the unit pixel SSPX may include a light source unit LSU that emits light with a luminance corresponding to a data signal.
  • the unit pixel SSPX may selectively further include a pixel circuit PXC for driving the light source unit LSU.
  • the storage capacitor Cst may be connected between the first power VDD and the first node N1.
  • the storage capacitor Cst may store a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • the first sub-pixel SPX1 includes a first electrode ELT1 and a second electrode ELT2 disposed to be spaced apart from each other in the first sub-pixel area SPA1, and first and second electrodes. At least one light emitting device LD connected between the second electrodes ELT1 and ELT2 may be included.
  • each of the light emitting devices LD may be a light emitting diode having a small size, such as a nanoscale to a microscale, using a material having an inorganic crystal structure.
  • each of the light-emitting elements LD may be an ultra-small bar-type light-emitting diode having a size of a nano-scale to a micro-scale, as shown in any one of FIGS. 1A to 3B.
  • the type of the light emitting devices LD applicable to the present invention is not limited thereto.
  • the light emitting device LD is formed by a growth method, and for example, may be a light emitting diode having a core-shell structure having a size of a nanoscale to a microscale.
  • the light emitting elements LD are self-aligned between the second electrodes ELT1 and ELT2. After the light-emitting elements LD are aligned, the solvent is volatilized or removed in any other way, thereby stably arranging the light-emitting elements LD between the first and second electrodes ELT1 and ELT2. I can.
  • the light-emitting elements LD are formed as first and second electrodes. It is possible to stably connect between them (ELT1, ELT2).
  • At least one signal line and/or power line connected to the sub-pixel SPX may be disposed on the same layer as one electrode of circuit elements constituting the pixel circuit PXC.
  • the power line PL may be disposed on the same layer as the gate electrode GE of each of the first and second transistors T1 and T2.
  • the structure and/or location of the second power line PL may be variously changed.
  • a bank BNK may be disposed on the first insulating layer INS1.
  • the bank BNK is formed between other sub-pixels so as to surround the emission area EMA of the sub-pixel SPX to form a pixel defining layer that partitions the emission area EMA of the sub-pixel SPX. I can.
  • the third insulating layer INS3 includes first and second partition walls PW1 and PW2, first and second electrodes ELT1 and ELT2, light-emitting elements LD, and first and second contact electrodes.
  • second contact electrodes CNE1 and CNE2 and may be formed and/or disposed on one surface of the base layer SUB1 on which the bank BNK is formed.
  • the third insulating layer INS3 may include a thin film encapsulation layer including at least one inorganic layer and/or an organic layer, but is not limited thereto.
  • at least one overcoat layer (not shown) may be further disposed on the third insulating layer INS3.
  • a fourth insulating layer INS4 may be disposed in the sub-pixel area SPA in which the first contact electrode CNE1 is disposed. According to an embodiment, the fourth insulating layer INS4 may cover the second insulating layer INS2 and the first contact electrode CNE1 disposed in the sub-pixel area SPA.
  • the first electrode ELT1 and the second electrode ELT2 may have a curved shape including an inflection point INFL.
  • curved portions between adjacent inflection points INFL may have a circular arc shape.
  • the first electrode ELT1 and the second electrode ELT2 may have a shape in which an electrode having a circular rim shape is divided into quarters or two, and then recombined.
  • Portions (HARC: ARC3, ARC4) of the first electrode ELT1 and the second electrode ELT2 may have a semicircular arc shape, and the remaining portions ARC1 and ARC2 may have a quadrant arc shape.
  • the first electrode ELT1 and the second electrode ELT2 extend by repeatedly connecting the first electrode ELT1 and the second electrode ELT2 of FIG. 12 in the second direction DR2 Can be
  • the first electrode ELT1 and the second electrode ELT2 may each include portions having different widths.
  • the width may be wider than that of an adjacent portion.
  • first electrode ELT1 and the second electrode ELT2 can be configured in various shapes by combining the arc shape of a quadrant by applying the embodiments of FIGS. 12 and 13.
  • the illustrated shapes of FIGS. 18 and 19 are merely exemplary, and the shape is not limited to that shown.
  • One light source unit LSU may include light-emitting elements LD connected in series. Since the light-emitting elements LD are connected in series, voltage distribution efficiency can be improved, and capacity design of the first transistor T1 or the driving transistor can be facilitated. In addition, the light-emitting elements LD are connected in a mixed form of series and parallel, so that power loss in lead resistance can be improved. In the drawing, it is shown that the three light-emitting elements LD are connected in series, but the number is not limited thereto.
  • each of the sub-pixels will be described as an example as having one unit pixel.
  • FIGS. 21 to 30 are plan views illustrating various examples of sub-pixels (unit pixels) to which FIGS. 20A to 20D may be applied. Since the shapes of the first electrode and the second electrode of FIGS. 21 to 30 may have the shapes of FIGS. 7, 10 to 12, and 14 to 19, respectively, redundant descriptions related thereto will be omitted.
  • the common circuit PXC_C may include a second transistor T2.
  • the first electrode ELT1 is disposed in each of the sub-emission regions EMA_S1, EMA_S2, and EMA_S3, and the second electrode ELT2 covers the entire emission region EMA, that is, horizontally across the sub-emission regions.
  • the first island electrode ILT1 and the second island electrode ILT2 are disposed across the first and second island electrodes ELT1 and ELT2 in the corresponding sub-emitting region (for example, the first sub-emitting region EMA_S1). ) Can be placed between.

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Abstract

표시 장치가 제공된다. 상기 표시 장치는, 제1 방향으로 연장하며, 제1 전원이 인가되는 제1 전원선에 전기적으로 연결되는 제1 연결 전극, 상기 제1 연결 전극과 이격되고, 제2 전원이 인가되는 제2 전원선에 전기적으로 연결되는 제2 연결 전극, 상기 제1 연결 전극으로부터 연장하는 제1 전극, 상기 제2 연결 전극으로부터 연장하고, 상기 제1 전극과 소정의 간격을 두고 나란히 배치되는 제2 전극, 및 제1 단부가 상기 제1 전극에 전기적으로 연결되고, 제2 단부가 상기 제2 전극에 전기적으로 연결되는 복수의 발광 소자들을 포함하되, 상기 제1 전극 및 상기 제2 전극은 구부러진 부분을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 포함하는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
초소형의 발광 소자를 조명, 디스플레이에 등에 활용하기 위해, 초소형의 발광 소자와 상기 초소형의 발광 소자에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용목적, 전극이 차지하는 공간의 감소 또는 제조방법과 연관되어 초소형의 발광 소자와 전극의 배치 관계는 다양하게 연구되고 있다.
초소형의 발광 소자와 전극의 배치 방식은, 전극에 초소형의 발광 소자를 직접 성장시키는 방식과 초소형의 발광 소자를 별도로 독립성장 시킨 후, 상기 초소형의 발광 소자를 전극에 배치하는 방식으로 분류할 수 있다. 후자의 방법의 경우, 일반적인 크기의 발광 소자라면 직립시켜 전극과 연결할 수 있지만, 발광 소자 소자가 나노 단위의 초소형일 경우, 상기 발광 소자를 전극에 직립시키기가 어렵다는 문제점이 있다.
본 발명이 해결하려는 과제는, 초소형의 발광 소자들의 정렬도가 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 시야각이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1 방향으로 연장하며, 제1 전원이 인가되는 제1 전원선에 전기적으로 연결되는 제1 연결 전극, 상기 제1 연결 전극과 이격되고, 제2 전원이 인가되는 제2 전원선에 전기적으로 연결되는 제2 연결 전극, 상기 제1 연결 전극으로부터 연장하는 제1 전극, 상기 제2 연결 전극으로부터 연장하고, 상기 제1 전극과 소정의 간격을 두고 나란히 배치되는 제2 전극, 및 제1 단부가 상기 제1 전극에 전기적으로 연결되고, 제2 단부가 상기 제2 전극에 전기적으로 연결되는 복수의 발광 소자들을 포함하되, 상기 제1 전극 및 상기 제2 전극은 구부러진 부분을 포함한다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 진행하도록 각각 상기 제1 연결 전극과 상기 제2 연결 전극으로부터 연장할 수 있다.
상기 구부러진 부분은 상기 제1 방향으로 돌출된 형상일 수 있다.
상기 제1 전극 및 상기 제2 전극은 곡선 형상 또는 지그재그 형상일 수 있다.
상기 제1 전극 및 상기 제2 전극은 복수개의 사분원의 호들이 연결된 형상일 수 있다.
상기 제1 전극 및 상기 제2 전극은 복수개의 사분원의 호들이 연결된 형상인 부분을 포함하되, 상기 연결된 부분에서 변곡점을 포함할 수 있다.
상기 각 발광 소자는 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
상기 복수의 발광 소자들 중 적어도 일부는 상기 제1 전극 및 상기 제2 전극이 연장하는 방향의 법선 방향으로 길이 방향이 되도록 정렬될 수 있다.
상기 제1 전극 또는 상기 제2 전극은 폭이 다른 부분을 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 제1 연결 전극 또는 상기 제2 연결 전극과 직접 연결되지 않는 적어도 하나의 아일랜드 전극을 포함할 수 있다.
상기 복수의 발광 소자 중 일부는 상기 제1 전극과 상기 적어도 하나의 아일랜드 전극 사이에 배치되고, 상기 복수의 발광 소자 중 다른 일부는 상기 제2 전극과 상기 적어도 하나의 아일랜드 전극 사이에 배치될 수 있다.
상기 적어도 하나의 아일랜드 전극은 상기 제1 전극 및 상기 제2 전극과 소정의 간격을 두고 나란히 배치될 수 있다.
상기 적어도 하나의 아일랜드 전극은 구부러진 부분을 포함할 수 있다.
상기 복수의 발광 소자들은 직렬 및 병렬 연결될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장하는 직선 부분을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 발광 영역을 포함하는 기판, 상기 기판의 발광 영역 상에 배치되는 제1 전극, 상기 기판의 발광 영역 상에서 상기 제1 전극과 동일한 층에 배치되고, 상기 제1 전극에 마주하되, 상호 이격되어 전기적으로 분리된 제2 전극, 및 평면상 상기 제1 전극과 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하되, 상기 제1 전극 및 상기 제2 전극은 평면상 구부러진 부분을 포함할 수 있다.
상기 표시 장치는, 상기 각 발광 소자의 제1 단부와 상기 제1 전극을 연결하는 제1 컨택 전극, 및 상기 각 발광 소자의 제2 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치되는 제1 아일랜드 전극 및 제2 아일랜드 전극을 더 포함하되, 상기 제1 전극, 상기 제1 아일랜드 전극, 상기 제2 아일랜드 전극 및 상기 제2 전극의 간격은 동일할 수 있다.
상기 제1 전극, 상기 제1 아일랜드 전극, 상기 제2 아일랜드 전극 및 상기 제2 전극은 서로 나란하게 배치될 수 있다.
상기 제1 아일랜드 전극 및 상기 제2 아일랜드 전극은 구부러진 부분을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 표시 장치는 초소형의 발광 소자들의 정렬도가 개선되면서도 시야각이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 5는 도 4의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도이다.
도 6a 내지 도 6d는 도 5의 서브 화소에 포함된 단위 화소의 일 예를 나타내는 회로도들이다.
도 7은 도 4의 표시 장치에 포함된 서브 화소들의 일 예를 나타내는 평면도이다.
도 8은 도 7의 서브 화소들 중 제1 서브 화소의 일 예를 나타내는 평면도이다.
도 9a 내지 도 9d는 도 8의 I-I'선을 따라 자른 단위 화소의 일 예를 나타내는 단면도들이다.
도 10은 도 4의 표시 장치에 포함된 서브 화소의 다른 예를 나타내는 평면도이다.
도 11은 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예를 나타내는 평면도이다.
도 12는 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예를 나타내는 평면도이다.
도 13은 도 12의 제1 전극과 제2 전극의 형상을 설명하기 위한 도면이다.
도 14는 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예를 나타내는 평면도이다.
도 15 내지 도 17은 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예들을 나타내는 평면도이다.
도 18 및 도 19는 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예들을 나타내는 평면도이다.
도 20a 내지 도 20d는 도 5의 서브 화소에 포함된 단위 화소의 다른 예를 나타내는 회로도들이다.
도 21 내지 도 30은 도 20a 내지 도 20d이 적용될 수 있는 서브 화소(단위 화소)의 다양한 예들을 나타내는 평면도이다.
도 31은 도 5의 서브 화소에 포함된 단위 화소의 또 다른 예를 나타내는 회로도이다.
도 32는 도 31의 서브 화소의 일 예를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)의 타입과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 발광 소자(LD)는 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)이 형성됨으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 나아가, 발광 소자(LD)에 절연성 피막(INF)이 형성됨으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)이 유동성의 용액(또는, 용매)에 혼합되어 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급될 때, 발광 소자들(LD)이 용액 내에서 불균일하게 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않는 비발광 영역과 구별될 수 있다.
실시예들에 따라, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 4에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 4를 참조하면, 표시 패널(PNL)은, 베이스 층(SUB1)(또는, 기판)과, 베이스 층(SUB1) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 베이스 층(SUB1)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB1)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB1)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB1)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB1)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 복수의 서브 화소들을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색으로 발광하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 4에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PX)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
실시예들에서, 서브 화소들(SPX1, SPX2, SPX3) 각각은 복수의 단위 화소들을 포함할 수 있다.
도 5는 도 4의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도이다. 도 5에는 도 4의 표시 장치에 포함된 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)이 도시되어 있다. 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 대응하는 데이터선들(Dj, Dj+1, Dj+2)에 각각 연결된다는 점을 제외하고, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 상호 실질적으로 동일하므로, 제1 서브 화소(SPX1)를 중심으로 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 설명하기로 한다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 주사선들(Si-1, Si)(단, i는 양의 정수) 및 데이터선들(Dj, Dj+1, Dj+2)(단, j는 양의 정수)에 의해 구획된 영역들에 각각 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제i-1 및 제i 주사선들(Si-1, Si) 및 제j 및 제j+1 데이터선들(Dj, Dj+1)에 의해 구획된 영역에 배치될 수 있다. 다만, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 배치가 이에 한정되는 것은 아니다.
제1 서브 화소(SPX1)는 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 여기서, 제1 전원선에는 제1 전원(VDD)이 인가되고, 제2 전원선에는 제2 전원(VSS)이 인가되며, 제1 및 제2 전원선들 각각은 복수의 서브 화소들에 연결되는 공통 배선일 수 있다. 제1 및 제2 전원들(VDD, VSS)은 제1 서브 화소(SPX1)가 발광할 수 있도록 서로 다른 전위를 가질 수 있으며, 제1 전원(VDD)은 제2 전원(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다.
실시예들에서, 제1 서브 화소(SPX1)는 적어도 하나의 단위 화소들(SSPX1 내지 SSPXk)(단, k는 자연수)을 포함할 수 있다.
단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si)을 통해 전송되는 주사 신호에 응답하여 데이터선(Dj)을 통해 전송되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 단위 화소들(SSPX1 내지 SSPXk)은 상호 실질적으로 동일한 화소 구조 또는 화소 회로를 포함할 수 있다.
즉, 제1 서브 화소(SPX1)는 하나의 주사 신호 및 하나의 데이터 신호에 응답하여 상호 독립적으로 발광하는 단위 화소들(SSPX1 내지 SSPXk)을 포함할 수 있다.
일 실시예에서, 단위 화소들(SSPX1 내지 SSPXk)(또는, 서브 화소들(SPX1 내지 SPX3)) 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 단위 화소의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 단위 화소는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 장치의 화소로 구성될 수 있다.
도 6a 내지 도 6d는 도 5의 서브 화소에 포함된 단위 화소의 일 예를 나타내는 회로도들이다.
도 6a에 도시된 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)은 실질적으로 동일 또는 유사한 구조를 가지며, 도 6b 내지 도 6d에 도시된 단위 화소(SSPX)는 도 6a의 제1 서브 화소(SPX1)에 구비된 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk) 중 어느 하나일 수 있다. 따라서, 도 6a 내지 도 6d에서는 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)을 포괄하여 단위 화소(SSPX)로 지칭하기로 한다.
먼저 도 6a를 참조하면, 단위 화소(SSPX)는 데이터 신호에 대응하는 휘도로 발광하는 광원 유닛(LSU)을 포함할 수 있다. 또한, 단위 화소(SSPX)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 단위 화소(SSPX)(또는, 제1 서브 화소(SPX1))의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 6a에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 단위 화소(SSPX)가 단일의 발광 소자(LD)(예를 들어, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 광원)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC) 및 제1 전원선을 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극 및 제2 전원선을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA, 도 4 참조)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(즉, 제1 서브 화소(SPX1))에 대응하는 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 예를 들어, 제1 서브 화소(SPX1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 단위 화소(SSPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호에 응답하여 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
프레임 기간마다 데이터선(Dj)으로 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 6a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 6b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 단위 화소(SSPX)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 6a의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 6b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압 레벨을 가진 데이터 신호가 공급될 수 있다.
도 6b에 도시된 단위 화소(SSPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 6a의 단위 화소(SSPX)와 실질적으로 유사하다. 따라서, 도 6b의 단위 화소(SSPX)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 예를 들어, 화소 회로(PXC)는 도 6c에 도시된 실시예와 같이 구성될 수도 있다.
도 6c를 참조하면, 화소 회로(PXC)는 해당 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)(또는, 이에 포함된 단위 화소(SSPX))의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 일 전극(예를 들어, 소스 전극)은 제5 트랜지스터(T5)를 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(예를 들어, 해당 서브 화소(SPX)의 제1 전극)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint)(또는, 초기화 전원을 전송하는 제3 전원선)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급할 수 있다. 이 경우, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 제1 전극의 전압이 초기화될 수 있다.
제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 6c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
실시예에 따라 화소 회로(PXC)는 데이터선(Dj) 외에 다른 배선에 더 연결될 수 있다.
도 6d를 참조하면, 화소 회로(PXC)는 센싱선(SENj)에 연결될 수 있다. 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 내지 T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)는, 도 6b를 참조하여 설명한 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 트랜지스터(T3)는 센싱선(SENj)과 제2 노드(N2) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 주사선(S1)과 다른 제2 주사선(S2)(예를 들어, j번째 주사선(Sj)과 다른 j+1번째 주사선(Sj+1))에 연결될 수 있다.
광원 유닛(LSU)은 제2 노드(N2) 및 제2 전원선(즉, 제2 전원(VSS)이 인가된 전원선) 사이에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 주사선(S2)으로부터 전송되는 게이트-온 전압의 주사 신호에 응답하여 턴-온되어, 센싱선(SENj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
예를 들어, 제1 트랜지스터(T1)에 기준 전압에 대응하는 구동 전류가 흐르는 상태에서 제3 트랜지스터(T3)가 턴온되는 경우, 제1 트랜지스터(T1)를 통해 흐르는 구동 전류가 제3 트랜지스터(T3) 및 센싱선(SENj)을 통해 외부 센싱 장치에 제공되며, 상기 구동 전류에 기초하여 제1 트랜지스터(T1)의 특성(예를 들어, Vth)에 대응하는 신호가 센싱선(SENj)을 통해 외부로 출력될 수 있다.
또한, 본 발명에 적용될 수 있는 단위 화소(SSPX)의 구조가 도 6a 내지 도 6d에 도시된 실시예들에 한정되지는 않으며, 단위 화소(SSPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 단위 화소(SSPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 단위 화소(SSPX)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수도 있다.
도 7은 도 4의 표시 장치에 포함된 서브 화소들의 일 예를 나타내는 평면도이다. 도 8은 도 7의 서브 화소들 중 제1 서브 화소의 일 예를 나타내는 평면도이다. 도 7에는 서브 화소들(SPX1 내지 SPX3)에 포함된 발광 유닛(LSU, 도 6a 내지 도 6d 참조)(또는, 발광 소자층)을 중심으로 서브 화소들(SPX1 내지 SPX3)의 구조가 도시되어 있다. 제1 내지 제3 서브 화소들(SPX1 내지 SPX3)은 상호 실질적으로 동일하므로, 제1 서브 화소(SPX1)를 중심으로 발광 유닛(LSU)을 설명하기로 한다. 또한, 일 서브 화소 내 단위 화소들은 동일한 전기적 신호를 받으므로, 본 실시예에서 서브 화소들이 각각 하나의 단위 화소를 갖는 것으로 예로서 설명한다.
도 7 및 도 8을 참조하면, 제1 서브 화소(SPX1)는, 제1 서브 화소 영역(SPA1)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
실시예에 따라, 제1 내지 제3 서브 화소들(SPX1 내지 SPX3)에 각각 포함된 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 동일한 색상 또는 상이한 색상들의 빛을 방출할 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 적색으로 발광하는 적색 발광 다이오드이고, 각각의 제2 발광 소자(LD2)는 녹색으로 발광하는 녹색 발광 다이오드이며, 각각의 제3 발광 소자(LD3)는 청색으로 발광하는 청색 발광 다이오드 일 수 있다.
다른 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 일부의 상부에는 해당 서브 화소(SPX)에서 방출되는 빛의 색상을 변환하기 위한 광 변환층 및/또는 컬러 필터가 배치될 수도 있다.
실시예에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)은 제1 서브 화소 영역(SPA1)에 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 이격되어 나란히(평행하게) 배치될 수 있다.
실시예들에서, 하나의 서브 화소 영역 당 하나의 발광 영역을 정의할 수 있다. 발광 영역은 비발광 영역에 의해 구분될 수 있다. 명확히 도시하진 않았지만, 비발광 영역에는 발광 소자(LD)로부터 발산된 광이 다른 영역으로 투과되는 것을 차단하는 화소 정의막(또는, 뱅크, 차광 패턴) 등이 중첩되도록 배치될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 제1 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 즉, 제1 전극(ELT1)은 제1 연결 전극(CNL1)(또는, 제1 연결선)으로부터 연장될 수 있다. 제1 전극(ELT1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다.
제1 연결 전극(CNL1)은 도 6a, 6c 및 도 6d를 참조하여 설명한 제1 전원선(즉, 제1 전원(VDD)이 인가된 전원선)에 접속될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)에 연결될 수 있다. 제2 전극(ELT2)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 즉, 제2 전극(ELT2)은 제2 방향(DR2)으로 연장하는 제2 연결 전극(CNL2)(또는, 제2 연결선)으로부터 연장될 수 있다. 제2 전극(ELT2)과 제2 연결 전극(CNL2)이 일체로 형성되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다.
제2 연결 전극(CNL2)은 도 6a, 6c 및 도 6d를 참조하여 설명한 제2 전원선(즉, 제2 전원(VSS)이 인가된 전원선)에 접속될 수 있다.
제1 연결 전극(CNL1)과 제2 연결 전극(CNL2)은 소정의 간격만큼 이격될 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 연결 전극(CNL1)과 제2 연결 전극(CNL2) 사이에 형성될 수 있다.
제1 연결 전극(CNL1)은 화소 회로(PXC)(또는, 제1 트랜지스터(T1))에 접속될 수 있다. 예를 들어, 제1 연결 전극(CNL1)은 화소 회로(PXC)(또는, 제1 트랜지스터(T1))와 컨택홀(CH)을 통해 연결될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 명확히 도시하진 않았지만, 일 예로, 제1 전극(ELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 제2 전극은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
한편, 제1 전극(ELT1)과 제2 전극(ELT2)은 각각 굴곡진 형태일 수 있다. 예를 들어, 제1 연결 전극(CNL1)과 제2 연결 전극(CNL2)의 형상이 제1 방향(DR1)으로 연장되는 형상임을 가정하면, 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 대체로 연장하되, 제1 방향(DR1)으로 굴곡을 형성할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)은 곡선 형태(예, 'U'자나 'S'자 형태), 또는 지그재그의 형태(예, 'V'자나 'W'자 형태)일 수 있다. 즉, 제1 전극(ELT1)과 제2 전극(ELT2)은 일 방향(예를 들어, 제2 방향(DR2))으로만 연장되는 직선이 아닌, 대체로 일 방향(예를 들어, 제2 방향(DR2))으로만 연장하면서 적어도 일 부분에서 상기 연장 방향과 교차하는 방향(예를 들어, 제1 방향(DR1))으로 돌출되도록 구부러진 부분을 포함할 수 있다. 상기 구부러진 부분은 곡선으로 이루어지거나, 서로 다른 두 방향으로 연장되는 직선이 만나 이루어질 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
도 8을 참조하면, 제1 격벽(PW1)은 제1 전극(ELT1)의 일 영역과 중첩하여 제1 전극(ELT1)의 하부에 배치되고, 제2 격벽(PW2)은 제2 전극(ELT2)의 일 영역과 중첩하여 제2 전극(ELT2)의 하부에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 격벽(PW1) 상에 배치되어 제1 격벽(PW1)에 의해 베이스 층(SUB1)의 높이 방향(또는, 두께 방향)으로 돌출되고, 제2 전극(ELT2)은 제2 격벽(PW2) 상에 배치되어 제2 격벽(PW2)에 의해 베이스 층(SUB1)의 높이 방향으로 돌출될 수 있다. 제1 격벽(PW1) 및 제2 격벽(PW2) 또한, 중첩되는 제1 전극(ELT1) 및 제2 전극(ELT2)의 형상에 따라 구부러진 부분을 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 대향하도록 배치된 발광 영역(EMA)에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 8에서 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)이 연장하는 방향의 법선 방향으로 정렬(발광 소자들(LD)의 길이 방향이 제1 및 제2 전극들(ELT1, ELT2)이 연장하는 방향의 법선 방향으로 정렬)된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 제1 및 제2 전극들(ELT1, ELT2)이 연장하는 방향 및 법선 방향의 사선 방향으로 배열될 수도 있다.
발광 소자들(LD) 각각은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예컨대, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1)에 전기적으로 연결되고, 발광 소자들(LD) 각각의 제2 단부는 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD) 각각의 제1 단부는 제1 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD)의 제1 단부가 제1 전극(ELT1)과 직접적으로 접촉되어, 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부는 제2 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 발광 소자들(LD) 각각의 제2 단부가 제2 전극(ELT2)과 직접적으로 접촉되어, 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다. 다만, 본 발명에 적용될 수 있는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 성장 방식으로 형성되며, 일 예로 나노 스케일 내지 마이크로 스케일의 크기를 가진 코어-쉘 구조의 발광 다이오드일 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 서브 화소(SPX)의 발광 영역(EMA)에 공급될 수 있다. 또한, 발광 소자들(LD)은 발광 영역(EMA) 내 동시에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 전압이 공급되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 소자들(LD)의 제1 단부 및 제2 단부 상에 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 및 베이스 층(SUB1) 사이에는 별도의 회로 소자, 배선 등이 배치되지 않으므로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되는 단계에서 회로 소자, 도전 패턴 등에 기인한 간섭을 배제시킬 수 있다. 따라서, 발광 소자들(LD)의 정렬 효율이 상대적으로 향상될 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부 및 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제1 단부를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부 및 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
발광 영역(EMA)에 배치된 발광 소자들(LD)이 모여 해당 단위 화소(및 서브 화소(SPX))의 광원을 구성할 수 있다. 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
한편, 각 발광 소자(LD)가 방출하는 빛은 방향성을 지닐 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 일 방향으로 연장하지 않고, 구부러진 부분을 포함하므로, 제1 및 제2 전극들(ELT1, ELT2)이 연장하는 방향의 법선 방향으로 배열되는 발광 소자(LD)들은 정렬되는 위치에 따라 여러 방향으로 배열될 수 있다. 이에 따라, 표시 장치의 시야각이 개선될 수 있다.
도 9a 내지 도 9d는 도 8의 I-I'선을 따라 자른 단위 화소의 일 예를 나타내는 단면도들이다. 도 9a 내지 도 9d에는 표시 패널(PNL)에 구성된 어느 하나의 서브 화소 영역(SPA)(예를 들어, 제1 서브 화소 영역(SPA1))이 도시되어 있다. 실시예에 따라, 앞서 설명한 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 설명의 편의상, 도 9a 내지 도 9d에서는, 제1 서브 화소(SPX1)를 중심으로, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 구조를 포괄적으로 설명하기로 한다.
먼저 도 9a를 참조하면, 베이스 층(SUB1) 상의 각 서브 화소 영역(SPA)에는 화소 회로층(PCL) 및 표시 소자층(LDL)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL) 및 표시 소자층(LDL)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 서브 화소들(SPX)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 표시 소자층(LDL)은 서브 화소들(SPX)(또는, 단위 화소(SSPX))의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 베이스 층(SUB1) 상의 제1 서브 화소 영역(SPA1)에는, 베이스 층(SUB1)의 일면으로부터, 해당 제1 서브 화소(SPX1)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 제1 서브 화소(SPX1)에 구비되는 적어도 하나의 발광 소자(LD), 일 예로, 복수의 제1 발광 소자들(LD1)을 포함하는 표시 소자층(LDL)이 순차적으로 배치될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 제1 서브 화소 영역(SPA1)에 형성되어 제1 서브 화소(SPX1)(또는, 제1 단위 화소(SSPX1))의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 제1 서브 화소 영역(SPA1)에 배치된 복수의 트랜지스터들, 일 예로 도 6a의 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 도 9a에 도시되지 않았으나 화소 회로층(PCL)은, 서브 화소 영역(SPA)에 배치된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 5에 도시된 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 제1 전원(VDD) 및 제2 전원(VSS)을 각각 전달하는 제1 전원선(미도시) 및 제2 전원선(PL))을 포함할 수 있다.
실시예에 따라, 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 베이스 층(SUB1)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 9a에서는 제1 및 제2 트랜지스터들(T1, T2)이, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 서브 화소 영역(SPA)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(SUB1)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 6a에 도시된 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 컨택홀(CH)을 통해, 패시베이션막(PSV)의 상부에 배치된 발광 유닛(LSU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
도시하진 않았지만, 실시예에 따라, 서브 화소(SPX)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 전원선(PL)은 제1 및 제2 트랜지스터들(T1, T2) 각각의 게이트 전극(GE)과 동일한 층 상에 배치될 수 있다. 다만, 제2 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
표시 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 격벽(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 9a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 예로, 도 9b에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 각각 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 발광 영역(EMA)에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 전극들(ELT1, ELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 표시 소자층(LDL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(SUB1)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 도 9a에 도시된 바와 같이 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 절연층(INS1)은 생략될 수도 있다.
제1 절연층(INS1)이 형성된 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 영역(EMA)에 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(SPX)의 발광 영역(EMA)을 둘러싸도록 다른 서브 화소들 사이에 형성되어, 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)의 제1 높이보다 높은 제2 높이를 가지도록 형성될 수 있다. 이 경우, 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 서브 화소(SPX)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
뱅크(BNK)는, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것을 차단하도록 형성될 수 있다. 이를 위해, 뱅크(BNK)는, 각 서브 화소(SPX)의 발광 소자들(LD)에서 방출된 빛이 뱅크(BNK)를 투과하는 것을 차단하도록 형성될 수 있다.
실시예들에 따라, 뱅크(BNK)는, 서브 발광 영역들(EMA_S1, EMA_S2, 도 7 참조) 사이에는 배치되지 않을 수 있으나, 이에 한정되는 것은 아니다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(INS2)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 9a에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 9a에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 접촉되도록 제1 단부들(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 접촉되도록 제2 단부들(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)가 형성된 베이스 층(SUB1)의 일면 상에 형성 및/또는 배치될 수 있다. 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제3 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
실시예들에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)는 상호 다른 층들에 배치될 수 있다.
도 9c를 참조하면, 제1 컨택 전극(CNE1)은 제2 절연층(INS2)이 배치된 서브 화소 영역(SPA)에 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)의 일 영역과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)에 의해, 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)이 배치된 서브 화소 영역(SPA)에는 제4 절연층(INS4)이 배치될 수 있다. 실시예에 따라, 제4 절연층(INS4)은 해당 서브 화소 영역(SPA)에 배치된 제2 절연층(INS2) 및 제1 컨택 전극(CNE1)을 커버할 수 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3)과 유사하게, 제4 절연층(INS4)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제4 절연층(INS4)은 제1 내지 제3 절연층들(INS1, INS2, INS3)과 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부와 동일한 절연 물질을 포함할 수도 있다.
제4 절연층(INS4)이 배치된 각각의 서브 화소 영역(SPA)에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)의 일 영역과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)에 의해, 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 9c에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 다른 예로, 도 9d에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다.
다음으로, 다른 실시예에 따른 표시 장치에 대해 설명하기로 한다. 이하에서는, 제1 서브 화소(SPX1)를 중심으로 발광 유닛(LSU)을 설명하기로 한다. 또한, 도 1 내지 도 9와 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 10은 도 4의 표시 장치에 포함된 서브 화소의 다른 예를 나타내는 평면도이다. 도 10의 제1 서브 화소(SPX1)는 발광 영역(EMA)을 제외하고, 도 7의 제1 서브 화소(SPX1)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 10을 참조하면, 본 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)은 지그재그 형상일 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 방향(DR1) 및 제2 방향(DR2)의 사선 방향으로 진행하는 직선 부분들(STR1, STR2)을 포함할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)은 서로 다른 방향으로 연장하는 직선 부분들(STR1, STR2) 포함할 수 있다. 서로 다른 방향으로 연장하되, 인접한 두 직선 부분(STR1, STR2)은 서로 만나 구부러진 부분을 형성할 수 있다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)이 연장하는 방향의 법선 방향으로 배열되고, 배열된 위치에 따라 배열 방향이 달라질 수 있다. 이에 따라, 표시 장치의 시야각이 개선될 수 있다.
도 11은 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예를 나타내는 평면도이다.
도 11을 참조하면, 본 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 방향(DR1) 및 제2 방향(DR2)의 사선 방향으로 연장하는 직선 부분들(STR1, STR2) 및 제2 방향(DR2)으로 연장하는 직선 부분들(STR3)을 포함할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)은 사선 방향으로 연장하는 두 직선 부분(STR1, STR2) 사이에 제2 방향(DR2)으로 연장하는 직선 부분(STR3)을 포함할 수 있다.
발광 소자들(LD)은 배열된 위치에 따라 배열 방향이 달라질 수 있다. 이에 따라, 앞선 실시예들과 마찬가지로, 표시 장치의 시야각이 개선될 수 있다.
도 12는 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예를 나타내는 평면도이다. 도 13은 도 12의 제1 전극과 제2 전극의 형상을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)은 변곡점(INFL)을 포함하는 곡선 형상일 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)에서, 인접한 변곡점(INFL) 사이의 곡선 부분들은 원호(circular arc)의 형상일 수 있다. 예를 들어, 제1 전극(ELT1)과 제2 전극(ELT2)은 원형 테두리 형상을 갖는 전극을 사분 또는 이분하여 다시 결합한 형태일 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)의 일부분(HARC: ARC3, ARC4)은 반원의 호 형상이고, 나머지 부분(ARC1, ARC2)은 사분원의 호 형상일 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)은 각각 양 단부는 사분원의 호 형상으로 이루어 진 부분(ARC1, ARC2)과 상기 사분원의 호 형상으로 이루어 진 부분(ARC1, ARC2) 사이에 반원의 호 형상으로 이루어진 부분(HARC: ARC3, ARC4)이 연결된 형태일 수 있다.
발광 소자들(LD)은 배열된 위치에 따라 배열 방향이 달라질 수 있다. 이에 따라, 앞선 실시예들과 마찬가지로, 표시 장치의 시야각이 개선될 수 있다.
도 14는 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예를 나타내는 평면도이다.
도 14를 참조하면, 본 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)은 도 12의 실시예 대비, 각각 양 단부는 사분원의 호 형상으로 이루어 지고, 상기 단부 사이에 반원의 호 형상이 복수개 연결된 형태인 점에서 차이가 있다.
본 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)은 도 12의 제1 전극(ELT1)과 제2 전극(ELT2)을 제2 방향(DR2)으로 반복적으로 연결하여 연장하는 형태일 수 있다.
발광 소자들(LD)은 배열된 위치에 따라 배열 방향이 달라질 수 있다. 이에 따라, 앞선 실시예들과 마찬가지로, 표시 장치의 시야각이 개선될 수 있다. 본 실시예에 따라, 서브 화소의 발광 영역의 크기를 조절할 수 있다.
도 15 내지 도 17은 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예들을 나타내는 평면도이다. 도면에서, 발광 소자를 생략해 도시했다.
도 15 내지 도 17을 참조하면, 실시예에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)은 각각 폭이 다른 부분을 포함할 수 있다. 예를 들어, 제1 전극(ELT1)과 제2 전극(ELT2)의 양단 및/또는 변곡점이 형성된 부분에서 인접한 부분 보다 폭이 더 넓을 수 있다.
발광 소자들은 배열된 위치에 따라 배열 방향이 달라질 수 있다. 이에 따라, 앞선 실시예들과 마찬가지로, 표시 장치의 시야각이 개선될 수 있다. 도 17의 실시예와 같이, 도 16의 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)을 반복 연결하여 서브 화소의 발광 영역의 크기를 조절할 수 있다.
도 18 및 도 19는 도 4의 표시 장치에 포함된 서브 화소의 또 다른 예들을 나타내는 평면도이다. 도면에서, 발광 소자를 생략해 도시했다.
본 실시예에 따른 제1 전극(ELT1)과 제2 전극(ELT2)은 도 12 및 도 13의 실시예를 응용하여, 사분원의 호 형상을 결합하여, 다양한 형상으로 구성할 수 있음을 나타낸다. 도 18 및 도 19의 도시된 형상은 예시적인 것에 불과하고, 도시된 것에 형상이 제한되는 것은 아니다.
도 20a 내지 도 20d는 도 5의 서브 화소에 포함된 단위 화소의 다른 예를 나타내는 회로도들이다.
도 20a 내지 도 20d를 참조하면, 도 6a 내지 도 6d의 회로도 대비, 광원 유닛(LSU)의 배치에 그 차이가 있다. 일 광원 유닛(LSU) 내 발광 소자들(LD)은 직렬 및 병렬의 혼합 형태로 연결될 수 있다.
일 광원 유닛(LSU)은 직렬 연결된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)이 직렬로 연결됨으로써, 전압 분배 효율이 개선되고, 제1 트랜지스터(T1, 또는, 구동 트랜지스터)의 용량 설계가 용이해질 수 있다. 또한, 발광 소자들(LD)은 직렬 및 병렬의 혼합 형태로 연결되어, 도선 저항 전력 손실을 개선할 수 있다. 도면에서, 3개의 발광 소자들(LD)이 직렬로 연결됨을 도시했으나, 개수에 제한되는 것은 아니다.
이하에서, 도 21 내지 도 30을 참조하여, 도 20a 내지 도 20d의 회로도가 적용될 수 있는 발광 영역 내 전극의 형태를 설명한다. 이하의 실시예들에서 서브 화소들이 각각 하나의 단위 화소를 갖는 것으로 예로서 설명한다.
도 21 내지 도 30은 도 20a 내지 도 20d이 적용될 수 있는 서브 화소(단위 화소)의 다양한 예들을 나타내는 평면도이다. 도 21 내지 도 30의 제1 전극과 제2 전극의 형상은 각각 도 7, 도 10 내지 도 12 및 도 14 내지 도 19의 형상을 가질 수 있으므로, 이와 관련된 중복된 설명은 생략하기로 한다.
본 실시예들에서 제1 전극(ELT1)과 제2 전극(ELT2)은 각각 제1 연결 전극(CNL1) 및 제2 연결 전극(CNL2)으로부터 연장되거나 직접 연결된 전극으로 정의될 수 있다.
제1 전극(ELT1)과 제2 전극(ELT2)은 소정 간격만큼 이격되어 나란히 배치될 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치되는 적어도 하나의 아일랜드 전극(ILT1, ILT2)을 포함할 수 있다. 본 실시예에서, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 두개의 아일랜드 전극(ILT1, ILT2)으로서, 제1 아일랜드 전극(ILT1)과 제2 아일랜드 전극(ILT2)이 배치되는 것을 예로서 설명한다. 실시예가 아일랜드 전극(ILT1, ILT2)의 개수 및 형태에 제한되는 것은 아니다.
제1 아일랜드 전극(ILT1)과 제2 아일랜드 전극(ILT2)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에서, 제1 전극(ELT1), 제2 전극(ELT2), 제1 아일랜드 전극(ILT1) 및 제2 아일랜드 전극(ILT2)이 소정의 간격을 갖도록 이격되어 서로 나란히(평행하게) 배치될 수 있다.
실시예에 따라, 제1 전극(ELT1), 제2 전극(ELT2), 제1 아일랜드 전극(ILT1) 및 제2 아일랜드 전극(ILT2)이 이루는 간격은 동일할 수 있다.
실시예에 따라, 제1 아일랜드 전극(ILT1) 및 제2 아일랜드 전극(ILT2)은 제1 전극(ELT1), 제2 전극(ELT2)과 동일층에 배치될 수 있다. 제1 아일랜드 전극(ILT1) 및 제2 아일랜드 전극(ILT2)은 제1 전극(ELT1), 제2 전극(ELT2)과 함께 패터닝되어 형성될 수 있다.
제1 아일랜드 전극(ILT1) 및 제2 아일랜드 전극(ILT2)은 제1 연결 전극(CNL1) 및 제2 연결 전극(CNL2)과 직접 연결되지는 않지만, 제1 전극(ELT1), 제2 전극(ELT2)과의 사이에 배치된 발광 소자들(LD)에 의해 제1 연결 전극(CNL1) 및 제2 연결 전극(CNL2)과 전기적으로 연결될 수 있다.
발광 소자들(LD)은 배열된 위치에 따라 배열 방향이 달라질 수 있다. 이에 따라, 앞선 실시예들과 마찬가지로, 표시 장치의 시야각이 개선될 수 있다. 또한, 표시 장치는 발광 소자들(LD)이 직렬 및 병렬의 혼합 형태로 연결됨으로써 나타나는 상술한 효과들을 가질 수 있다.
도 31은 도 5의 서브 화소에 포함된 단위 화소의 또 다른 예를 나타내는 회로도이다. 도 32는 도 31의 서브 화소의 일 예를 나타내는 평면도이다. 본 실시예에서 서브 화소들이 각각 3개의 단위 화소를 갖는 것으로 예로서 설명한다.
도 31을 참조하면, 서브 화소(SPX)는 데이터 신호에 대응하는 휘도로 발광하는 발광 소자들(LD1 내지 LDk)을 포함할 수 있다. 또한, 서브 화소(SPX)는, 발광 소자들(LD1 내지 LDk)을 각각 독립적으로 구동하기 위한 서브 화소 회로들(PXC_S1 내지 PXC_Sk) 및 공통 회로(PXC_C)를 포함할 수 있다.
서브 화소(SPX)의 공통 회로(PXC_C)는 주사선(Si)을 통해 제공되는 주사 신호에 응답하여 데이터선(Dj)으로부터 제공되는 데이터 신호를 서브 화소 회로들(PXC_S1 내지 PXC_Sk)에 제공할 수 있다.
공통 회로(PXC_C)는 제2 트랜지스터(T2)를 포함할 수 있다.
서브 화소 회로들(PXC_S1 내지 PXC_Sk) 각각은 공통 회로(PXC_C)로부터 제공된 데이터 신호를 저장하고, 저장된 데이터 신호에 대응하는 구동 전류를 해당 발광 소자(즉, 발광 소자들(LD1 내지 LDk) 중 하나)에 제공할 수 있다.
실시예에 따라, 서브 화소 회로들(PXC_S1 내지 PXC_Sk)은 도 6d를 참조하여 설명한 제1 트랜지스터(T1), 제3 트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
예를 들어, 제1 서브 화소 회로(PXC_S1)는 공통 회로(PXC_C)로부터 제공된 데이터 신호에 대응하는 제1 구동 전류를 제1 발광 소자 스트링(LDS1)(또는, 제1 서브 광원 유닛)에 제공할 수 있다. 유사하게, 제2 서브 화소 회로(PXC_S2)는 공통 회로(PXC_C)로부터 제공된 데이터 신호에 대응하는 제2 구동 전류를 제2 발광 소자 스트링(LDS2)에 제공하며, 제k 서브 화소 회로(PXC_Sk)는 공통 회로(PXC_C)로부터 제공된 데이터 신호에 대응하는 제k 구동 전류를 제k 발광 소자 스트링(LDSk)에 제공할 수 있다. 일 발광 소자 스트링은 3개의 발광 소자들이 직렬 연결된 것을 예시했다.
서브 화소 회로들(PXC_S1 내지 PXC_Sk) 각각은, 데이터 신호를 스토리지 커패시터에 저장하며, 해당 데이터 신호에 대응하는 구동 전류를 해당 발광 소자(즉, 발광 소자들(LD1 내지 LDk) 중 대응하는 발광 소자)에 제공할 수 있다. 따라서, 발광 소자들(LD1 내지 LDk)는 보다 균일하게 발광할 수 있다.
도 32를 참조하면, 발광 영역(EMA)은 제1 내지 제3 서브 발광 영역들(EMA)로 구분될 수 있다.
실시예들에서, 제1 전극(ELT1)은 서브 발광 영역들(EMA_S1, EMA_S2, EMA_S3) 각각에 배치되고, 제2 전극(ELT2)은 발광 영역(EMA) 전체에, 즉, 서브 발광 영역들을 가로질러 배치되며, 제1 아일랜드 전극(ILT1) 및 제2 아일랜드 전극(ILT2)은 해당 서브 발광 영역(예를 들어, 제1 서브 발광 영역(EMA_S1))에서 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다.
제1 전극(ELT1), 제2 전극(ELT2) 및 아일랜드 전극들(ILT1, ILT2) 각각은 단일층 또는 다중층 구조를 가질 수 있다. 또한, 제1 전극(ELT1), 제2 전극(ELT2) 및 아일랜드 전극들(ILT1, ILT2) 각각은 해당 전극과 중첩하여 배치된 격벽에 의해 상부 방향(또는, 베이스 층(SUB1)의 높이 방향, 두께 방향)으로 돌출될 수 있다.
발광 소자들(LD)은 제1 전극(ELT1), 제2 전극(ELT2) 및 아일랜드 전극들(ILT1, ILT2) 중 상호 인접한 2개의 전극들 사이에 각각 배치되고, 인접한 2개의 전극들에 각각 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제1 전극(ELT1)과 인접한 제1 아일랜드 전극(ILT1) 사이에 발광 소자(LD)가 배치되고, 발광 소자(LD)의 제1 단부는 제1 전극(ELT1)에 전기적으로 연결되며, 발광 소자(LD)의 제2 단부는 제1 아일랜드 전극(ILT1)에 전기적으로 연결될 수 있다. 유사하게, 제1 아일랜드 전극(ILT1) 및 제1 아일랜드 전극(ILT1)과 인접한 제2 아일랜드 전극(ILT2) 사이에 발광 소자(LD)가 배치되고, 발광 소자(LD)의 제1 단부는 제1 아일랜드 전극(ILT1)에 전기적으로 연결되며, 발광 소자(LD)의 제2 단부는 제1 아일랜드 전극(ILT1)에 전기적으로 연결될 수 있다. 유사하게, 제2 아일랜드 전극(ILT2) 및 제2 아일랜드 전극(ILT2)과 인접한 제2 전극 사이에 발광 소자(LD)가 배치되고, 발광 소자(LD)의 제1 단부는 제2 아일랜드 전극(ILT2)에 전기적으로 연결되며, 발광 소자(LD)의 제2 단부는 제2 전극에 전기적으로 연결될 수 있다. 이와 같은 방식으로, 제1 서브 발광 영역(EMA_S1) 내 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 사이에 상호 직렬 연결될 수 있다.
제1 전극(ELT1), 제2 전극(ELT2) 및 아일랜드 전극들(ILT1, ILT2)은 구부러진 부분을 포함하며 연장될 수 있다. 제1 전극(ELT1), 제2 전극(ELT2) 및 아일랜드 전극들(ILT1, ILT2)의 형상은 앞서 설명한 실시예와 같이 다양한 형상으로 제공될 수 있다.
한편, 도 32에서 하나의 서브 발광 영역(예를 들어, 제1 서브 발광 영역(EMA_S1)) 내 발광 소자들(LD)은 직렬 연결된 것으로 도시되어 있으나, 발광 소자들(LD)이 이에 한정되는 것은 아니다. 예를 들어, 하나의 서브 발광 내에서 발광 소자들(LD) 중 적어도 일부는 다른 발광 소자들에 병렬 연결될 수도 있다. 즉, 도 32에서 하나의 서브 발광 영역 내 발광 소자들(LD)은 직/병렬 연결이 혼합된 연결 구조를 가지고 배열될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 방향으로 연장하며, 제1 전원이 인가되는 제1 전원선에 전기적으로 연결되는 제1 연결 전극;
    상기 제1 연결 전극과 이격되고, 제2 전원이 인가되는 제2 전원선에 전기적으로 연결되는 제2 연결 전극;
    상기 제1 연결 전극으로부터 연장하는 제1 전극;
    상기 제2 연결 전극으로부터 연장하고, 상기 제1 전극과 소정의 간격을 두고 나란히 배치되는 제2 전극; 및
    제1 단부가 상기 제1 전극에 전기적으로 연결되고, 제2 단부가 상기 제2 전극에 전기적으로 연결되는 복수의 발광 소자들을 포함하되,
    상기 제1 전극 및 상기 제2 전극은 구부러진 부분을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 진행하도록 각각 상기 제1 연결 전극과 상기 제2 연결 전극으로부터 연장하는 표시 장치.
  3. 제2 항에 있어서,
    상기 구부러진 부분은 상기 제1 방향으로 돌출된 형상인 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 곡선 형상 또는 지그재그 형상인 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 복수개의 사분원의 호들이 연결된 형상인 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 복수개의 사분원의 호들이 연결된 형상인 부분을 포함하되,
    상기 연결된 부분에서 변곡점을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 각 발광 소자는 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 발광 소자들 중 적어도 일부는 상기 제1 전극 및 상기 제2 전극이 연장하는 방향의 법선 방향으로 길이 방향이 되도록 정렬되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전극 또는 상기 제2 전극은 폭이 다른 부분을 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 제1 연결 전극 또는 상기 제2 연결 전극과 직접 연결되지 않는 적어도 하나의 아일랜드 전극을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 발광 소자 중 일부는 상기 제1 전극과 상기 적어도 하나의 아일랜드 전극 사이에 배치되고,
    상기 복수의 발광 소자 중 다른 일부는 상기 제2 전극과 상기 적어도 하나의 아일랜드 전극 사이에 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 적어도 하나의 아일랜드 전극은 상기 제1 전극 및 상기 제2 전극과 소정의 간격을 두고 나란히 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 적어도 하나의 아일랜드 전극은 구부러진 부분을 포함하는 표시 장치.
  14. 제10 항에 있어서,
    상기 복수의 발광 소자들은 직렬 및 병렬 연결되는 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장하는 직선 부분을 더 포함하는 표시 장치.
  16. 발광 영역을 포함하는 기판;
    상기 기판의 발광 영역 상에 배치되는 제1 전극;
    상기 기판의 발광 영역 상에서 상기 제1 전극과 동일한 층에 배치되고, 상기 제1 전극에 마주하되, 상호 이격되어 전기적으로 분리된 제2 전극; 및
    평면상 상기 제1 전극과 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하되,
    상기 제1 전극 및 상기 제2 전극은 평면상 구부러진 부분을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 각 발광 소자의 제1 단부와 상기 제1 전극을 연결하는 제1 컨택 전극; 및
    상기 각 발광 소자의 제2 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 더 포함하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 제1 아일랜드 전극 및 제2 아일랜드 전극을 더 포함하되,
    상기 제1 전극, 상기 제1 아일랜드 전극, 상기 제2 아일랜드 전극 및 상기 제2 전극의 간격은 동일한 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극, 상기 제1 아일랜드 전극, 상기 제2 아일랜드 전극 및 상기 제2 전극은 서로 나란하게 배치되는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 아일랜드 전극 및 상기 제2 아일랜드 전극은 구부러진 부분을 포함하는 표시 장치.
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