WO2020105824A1 - 발광 장치 및 이를 구비하는 표시 장치 - Google Patents

발광 장치 및 이를 구비하는 표시 장치

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WO2020105824A1
WO2020105824A1 PCT/KR2019/006027 KR2019006027W WO2020105824A1 WO 2020105824 A1 WO2020105824 A1 WO 2020105824A1 KR 2019006027 W KR2019006027 W KR 2019006027W WO 2020105824 A1 WO2020105824 A1 WO 2020105824A1
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light emitting
electrode
emitting diode
disposed
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임현덕
강종혁
조현민
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삼성디스플레이 주식회사
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Definitions

  • An embodiment of the present invention relates to a light emitting device and a display device having the same.
  • a technical object of the present invention is to provide a light emitting device including a light emitting diode and a display device having the same.
  • a light emitting device the light emitting region;
  • An insulating pattern disposed in the light emitting region and including at least one recess and a protrusion surrounding the recess;
  • a first electrode disposed on the insulating pattern and overlapping a first region of the concave portion and a protrusion around the first region;
  • a second electrode disposed on the insulating pattern so as to be spaced apart from the first electrode in a first direction and overlapping a second region of the concave portion and a protrusion around the second region;
  • a light emitting diode disposed inside the concave portion and electrically connected between the first electrode and the second electrode.
  • the concave portion may include an inclined surface having a slope in a predetermined angular range in an edge region adjacent to the protrusion.
  • each of the first electrode and the second electrode may include a bent portion bent on an upper portion and a lower portion of the inclined surface.
  • the concave portion may have a circular shape, an elliptical shape, a polygonal shape, or a shape in which they are combined when viewed on a plane.
  • the recess may include an opening.
  • the concave portion may have a width greater than the length of the light emitting diode along the first direction.
  • the concave portion may have the same width along the first direction and a second direction orthogonal to the first direction.
  • the light emitting diode may be a rod-shaped light emitting diode including first and second ends located at both ends in the longitudinal direction.
  • the light emitting device may include: a first contact electrode disposed on one region of the first end and the first electrode of the light emitting diode to electrically connect the first end to the first electrode; And a second contact electrode disposed on one region of the second end and the second electrode of the light emitting diode and electrically connecting the second end to the second electrode.
  • the light emitting device may further include a first insulating layer interposed between the first and second electrodes and the light emitting diode and exposing a region of each of the first and second electrodes. Can be.
  • the light emitting device may further include a reflective electrode disposed on the first insulating layer to be adjacent to the light emitting diode and including an opening corresponding to the light emitting diode.
  • each of the first electrode and the second electrode extends along a second direction crossing the first direction, and the reflective electrode crosses the first electrode and the second electrode so that the first electrode It may include at least one first direction pattern portion extending along the direction.
  • the insulating pattern includes a plurality of recesses dispersed at predetermined intervals, and at least one light emitting diode may be disposed inside each of the recesses.
  • a display device includes a display area; And pixels arranged in the display area.
  • the pixel may include an insulating pattern disposed in each light emitting area, and including at least one concave portion and a protrusion surrounding the concave portion; A first electrode disposed on the insulating pattern and overlapping a first region of the concave portion and a protrusion around the first region; A second electrode disposed on the insulating pattern so as to be spaced apart from the first electrode in a first direction and overlapping a second region of the concave portion and a protrusion around the second region; And a light emitting diode disposed inside the concave portion and electrically connected between the first electrode and the second electrode.
  • the concave portion includes an inclined surface having an inclination of a predetermined angle range in an edge region adjacent to the protruding portion, and each of the first electrode and the second electrode is bent on the upper and lower portions of the inclined surface. It may include a bent portion.
  • the concave portion may have a circular shape, an elliptical shape, a polygonal shape, or a shape in which they are combined when viewed on a plane.
  • the recess may include an opening.
  • the concave portion may have a width greater than the length of the light emitting diode along the first direction.
  • the pixel may include a first insulating layer interposed between the first and second electrodes and the light emitting diode and including an opening exposing a region of each of the first and second electrodes; And a reflective electrode disposed on the first insulating layer adjacent to the light emitting diode and including an opening corresponding to the light emitting diode.
  • the insulating pattern includes a plurality of recesses distributed at predetermined intervals in the light emitting area, and at least one light emitting diode may be disposed inside each of the recesses.
  • a light emitting device and a display device having the same it is possible to improve the efficiency of light emitted from each light emitting area and improve alignment of light emitting diodes.
  • FIGS. 1A and 1B are perspective and cross-sectional views showing a light emitting diode according to an embodiment of the present invention.
  • FIGS. 2A and 2B are perspective and cross-sectional views showing a light emitting diode according to an embodiment of the present invention.
  • 3A and 3B are perspective and cross-sectional views showing a light emitting diode according to an embodiment of the present invention.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • 5A to 5C are circuit diagrams each showing a light emitting device according to an embodiment of the present invention, and for example, different embodiments of active pixels including the light emitting device.
  • 6A and 6B are plan views each showing a light emitting device according to an embodiment of the present invention, and for example, different embodiments of pixels including a light source unit composed of the light emitting device.
  • FIG. 7 is a plan view illustrating an insulation pattern according to the embodiments of FIGS. 6A and 6B.
  • FIG. 8A and 8B are cross-sectional views each showing a light emitting device according to an embodiment of the present invention, and for example, different embodiments of cross sections corresponding to lines I to I 'of FIG. 6B are shown.
  • FIG. 9 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, an embodiment of a cross section corresponding to lines II to II 'of FIG. 6B.
  • FIG. 10 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, shows an embodiment of a cross section corresponding to the line III to III 'of FIG. 6B.
  • FIG. 11 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and an example of a pixel including a light source unit composed of the light emitting device is shown.
  • FIG. 12 is a plan view showing an insulation pattern according to the embodiment of FIG. 11.
  • 13A and 13B are cross-sectional views each showing a light emitting device according to an embodiment of the present invention, for example, showing different embodiments of cross sections corresponding to lines IV to IV 'of FIG. 11.
  • FIG. 14 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, an embodiment of a cross section corresponding to lines V to V 'in FIG. 11.
  • FIG. 15 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, one embodiment of a cross section corresponding to line VI to VI 'in FIG. 11.
  • 16 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and an example of a pixel including a light source unit composed of the light emitting device is shown.
  • FIG. 17 is a plan view showing an insulation pattern according to the embodiment of FIG. 16.
  • FIGS. 16 and 17 are plan views illustrating a light emitting device according to an exemplary embodiment of the present invention, and for example, shows a modified example related to the insulating patterns of FIGS. 16 and 17.
  • FIG. 19 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and an example of a pixel including a light source unit composed of the light emitting device is shown.
  • FIG. 20 is a plan view illustrating an insulating pattern according to the embodiment of FIG. 19.
  • FIG. 21 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and for example, shows a modified example related to the insulating patterns of FIGS. 19 and 20.
  • FIG. 22 is a plan view showing a light emitting device according to an embodiment of the present invention, and an example of a pixel including a light source unit composed of the light emitting device is shown.
  • FIG. 23 is a plan view illustrating a reflective electrode according to the embodiment of FIG. 22.
  • FIG. 24 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, and for example, shows an embodiment of a cross section corresponding to the line XX 'in FIG. 22.
  • 1A and 1B, 2A and 2B, and 3A and 3B are perspective and cross-sectional views, respectively, showing a light emitting diode LD according to an embodiment of the present invention.
  • 1A to 3B illustrate a circular column-shaped bar-shaped light emitting diode LD, but the type and / or shape of the light emitting diode LD according to the present invention is not limited thereto.
  • a light emitting diode LD includes a first conductivity type semiconductor layer 11 and a second conductivity type semiconductor layer 13, and the first and And an active layer 12 interposed between the second conductivity type semiconductor layers 11 and 13.
  • the light emitting diode LD may be formed of a stacked body in which the first conductivity type semiconductor layer 11, the active layer 12, and the second conductivity type semiconductor layer 13 are sequentially stacked along the length L direction. have.
  • the light emitting diode LD may be provided in a rod shape extending along one direction.
  • the extending direction of the light emitting diode LD is the length L direction
  • the light emitting diode LD may have one end and the other end along the length L direction.
  • one of the first and second conductivity type semiconductor layers 11 and 13 is disposed at one end of the light emitting diode LD, and the first and first are disposed at the other end of the light emitting diode LD.
  • the other one of the 2 conductive semiconductor layers 11 and 13 may be disposed.
  • the light emitting diode LD may be a bar type light emitting diode manufactured in a rod shape.
  • the term "rod-shaped" means a rod-like shape, or a bar-like shape that is long (ie, having an aspect ratio greater than 1) in the length L direction, such as a circular pillar or a polygonal pillar. shape), and the shape of the cross section is not particularly limited.
  • the length L of the light emitting diode LD may be greater than its diameter D (or the width of the cross section).
  • the light emitting diode LD may have a size as small as nanoscale to microscale, for example, a diameter (D) and / or a length (L) in a nanoscale or microscale range, respectively.
  • the size of the light emitting diode LD in the present invention is not limited thereto.
  • the size of the light emitting diode LD may be variously changed according to design conditions such as various devices using the light emitting device using the light emitting diode LD as a light source, for example, a display device.
  • the first conductivity-type semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first conductivity type semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN semiconductor materials, and n doped with a first conductive dopant such as Si, Ge, Sn, etc. Type semiconductor layers.
  • the material constituting the first conductivity type semiconductor layer 11 is not limited thereto, and the first conductivity type semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is disposed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on the top and / or bottom of the active layer 12.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN, AlInGaN may be used to form the active layer 12, and in addition, various materials may constitute the active layer 12.
  • the light emitting diode LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting diode LD, the light emitting diode LD emits light while an electron-hole pair is combined in the active layer 12.
  • the light emitting diode LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the second conductivity type semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first conductivity type semiconductor layer 11.
  • the second conductivity type semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductivity type semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and a p-type semiconductor layer doped with a second conductive dopant such as Mg. It can contain.
  • the material constituting the second conductivity-type semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductivity-type semiconductor layer 13.
  • the light emitting diode LD may further include an insulating coating INF provided on the surface.
  • the insulating film INF may be formed on the surface of the light emitting diode LD so as to surround at least the outer circumferential surface of the active layer 12.
  • one region of the first and second conductivity type semiconductor layers 11 and 13 may be further added. Can be surrounded.
  • the insulating film INF may expose both ends of the light emitting diode LD having different polarities.
  • the insulating film INF may have two bases of one end of each of the first and second conductive semiconductor layers 11 and 13 positioned at both ends of the light emitting diode LD in the length L direction, for example, a cylinder. 1A and 1B, the upper and lower surfaces of the light emitting diode LD may be exposed without being covered.
  • the insulating film INF may include at least one insulating material of SiO 2 , Si 3 N 4 , Al 2 O 3, and TiO 2 , but is not limited thereto. That is, the constituent material of the insulating coating INF is not particularly limited, and the insulating coating INF may be composed of various known insulating materials.
  • the light emitting diode LD further includes additional components in addition to the first conductivity type semiconductor layer 11, the active layer 12, the second conductivity type semiconductor layer 13 and / or the insulating coating INF. can do.
  • the light emitting diode LD may include one or more phosphor layers, active layers, and semiconductors disposed on one side of the first conductivity type semiconductor layer 11, the active layer 12, and / or the second conductivity type semiconductor layer 13.
  • a layer and / or electrode layer may additionally be included.
  • the light emitting diode LD may further include at least one electrode layer 14 disposed on one side of the second conductivity type semiconductor layer 13 as illustrated in FIGS. 2A and 2B.
  • the light emitting diode LD may further include at least one other electrode layer 15 disposed on one side of the first conductivity type semiconductor layer 11 as shown in FIGS. 3A and 3B. have.
  • each of the electrode layers 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • each of the electrode layers 14 and 15 may include a metal or a metal oxide, for example, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, and oxides or alloys thereof, alone or It can be used by mixing.
  • the electrode layers 14 and 15 may be substantially transparent or translucent. Accordingly, light generated in the light emitting diode LD may pass through the electrode layers 14 and 15 and be emitted to the outside of the light emitting diode LD.
  • the insulating coating INF may or may not at least partially surround the outer circumferential surfaces of the electrode layers 14 and 15. That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers 14 and 15.
  • the insulating coating INF is formed to expose both ends of the light emitting diodes LD having different polarities, for example, at least one region of the electrode layers 14 and 15 may be exposed.
  • an insulating coating INF may not be provided.
  • an insulating coating INF is provided on the surface of the light emitting diode LD, particularly the surface of the active layer 12, at least one electrode (for example, both ends of the light emitting diode LD) in which the active layer 12 is not shown Short circuit and the like). Accordingly, electrical stability of the light emitting diode LD can be secured.
  • an insulating film INF on the surface of the light emitting diode LD, surface defects of the light emitting diode LD can be minimized to improve life and efficiency.
  • an insulating film INF is formed on each light emitting diode LD, an unwanted short circuit between the light emitting diodes LD occurs even when a plurality of light emitting diodes LD are disposed close to each other. It can be prevented from occurring.
  • the light emitting diode LD may be manufactured through a surface treatment process.
  • a plurality of light emitting diodes (LD) are mixed with a fluid solution (or a solvent) and supplied to each light emitting region (eg, the light emitting region of each pixel), the light emitting diodes LD are Each light emitting diode LD can be surface-treated so that it can be uniformly dispersed without being unevenly aggregated in the solution.
  • the surface of the light emitting diodes LD may be coated using a predetermined material.
  • the light emitting device including the light emitting diode LD may be used in various types of devices that require a light source, including a display device.
  • a display device For example, at least one micro light emitting diode LD is disposed in each pixel area of the display panel, for example, a plurality of micro light emitting diodes LD having a size of nano-scale to micro-scale, respectively. It is possible to configure a light source (or light source unit).
  • the application field of the light emitting diode LD in the present invention is not limited to the display device.
  • the light emitting diode (LD) can be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device particularly a display panel PNL provided in the display device.
  • the pixels PXL of the display panel PNL may include respective light emitting devices, and the light emitting devices may include at least one light emitting diode LD.
  • the structure of the display panel PNL will be briefly illustrated in FIG. 4 centering on the display area DA.
  • at least one driving circuit unit (not shown, for example, at least one of the scanning driver and the data driver) and / or a plurality of wirings may be further disposed on the display panel PNL.
  • the display panel PNL may include a base layer BSL and a plurality of pixels PXL disposed on the base layer BSL.
  • the display panel PNL and the base layer BSL for forming the display area may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA. have.
  • the pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA is disposed in the central area of the display panel PNL, and the non-display area NDA may be disposed in the edge area of the display panel PNL to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the base layer BSL may constitute a base member of the display panel PNL.
  • the base layer (BSL) may be a rigid or flexible substrate or film, the material or physical properties are not particularly limited.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, a flexible substrate made of plastic or metal (or a thin film), or an insulating layer of at least one layer, the material and / or physical properties of It is not limited.
  • the base layer (BSL) may be transparent, but is not limited thereto.
  • the base layer (BSL) may be a transparent, translucent, opaque, or reflective base member.
  • the base layer BSL includes a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA disposed outside the display area DA. It can contain. Various wirings and / or built-in circuit units connected to the pixels PXL of the display area DA may be disposed in the non-display area NDA.
  • the pixels PXL may be disposed to be dispersed in the display area DA.
  • the pixels PXL may be arranged in the display area DA in a stripe or pen tile arrangement structure.
  • the present invention is not limited to this.
  • the pixels PXL may be arranged in the display area DA in various arrangement structures currently known.
  • Each pixel PXL is at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and / or a power source (eg, first and second power sources), for example, FIGS. 1A to 1
  • the light emitting diode LD may be included.
  • each pixel PXL may include at least one light emitting diode LD having a size as small as nanoscale to microscale.
  • each pixel PXL may include a plurality of rod-type light emitting diodes connected in parallel with each other between the pixel electrodes and / or power lines.
  • the plurality of rod-shaped light emitting diodes may constitute a light emitting device (eg, a light source or light source unit of each pixel PXL) of each pixel PXL.
  • each pixel PXL may be configured as an active pixel.
  • the type, structure, and / or driving method of the pixels PXL that can be applied to the display device of the present invention is not particularly limited.
  • each pixel PXL may be composed of pixels of various currently known passive or active light emitting display devices.
  • each pixel PXL illustrated in FIGS. 5A to 5C may be any one of the pixels PXL provided on the display panel PNL of FIG. 4, and the pixels PXL are The structures may be substantially the same or similar to each other.
  • a pixel PXL includes a light source unit LSU for generating light having a luminance corresponding to a data signal, and a driving unit for driving the light source unit LSU. It may include a pixel circuit (PXC).
  • the light source unit LSU may constitute a light emitting device according to an embodiment of the present invention.
  • the light source unit LSU may include a plurality of light emitting diodes LD electrically connected between the first power supply VDD and the second power supply VSS.
  • the light emitting diodes LD may be connected to each other in parallel, but the present invention is not limited thereto.
  • a plurality of light emitting diodes LD may be connected in a direct / parallel mixed structure.
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting diodes LD emit light.
  • the first power supply VDD may be set as a high potential power supply
  • the second power supply VSS may be set as a low potential power supply.
  • the potential difference between the first and second power sources VDD and VSS may be set to at least a threshold voltage of the light emitting diodes LD during the light emission period of the pixel PXL.
  • the light emitting diodes LD constituting the light source unit LSU of each pixel PXL have the same direction (eg, forward direction) between the first power supply VDD and the second power supply VSS. ), but the present invention is not limited thereto.
  • some of the light emitting diodes LD are connected in the first direction (eg, forward direction) between the first and second power sources VDD and VSS, and the other part is It may be connected in two directions (eg, reverse direction).
  • at least one pixel PXL is a single light emitting diode (eg, a single effective light emitting diode connected in the forward direction between the first and second power sources VDD and VSS) (LD ).
  • one end of the light emitting diodes LD constituting each light source unit LSU is also referred to as a first electrode (“first pixel electrode” or “first alignment electrode”) of the light source unit LSU.
  • first pixel electrode or “first alignment electrode”
  • first alignment electrode the first electrode
  • the other end of the light emitting diodes LD is formed through a second electrode (also referred to as a "second pixel electrode” or “second alignment electrode”) and a second power line PL2 of the light source unit LSU. 2 It can be commonly connected to the power supply VSS.
  • Each light source unit LSU may emit light with luminance corresponding to a driving current supplied through the corresponding pixel circuit PXC. Accordingly, a predetermined image may be displayed in the display area DA.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is a display area It may be connected to the i-th scan line Si and the j-th data line Dj of (DA).
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first transistor (also referred to as “driving transistor”) T1 is connected between the first power source VDD and the first electrode of the light source unit LSU.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the second transistor (also referred to as "switching transistor") T2 is connected between the data line Dj and the first node N1.
  • the gate electrode of the second transistor T2 is connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low level voltage) is supplied from the scan line Si to turn on the data line Dj and the first node N1. Connect electrically.
  • a gate-on voltage eg, a low level voltage
  • the data signal of the corresponding frame is supplied to the data line Dj for each frame period, and the data signal is transmitted to the first node N1 via the second transistor T2. Accordingly, the voltage corresponding to the data signal is charged in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst is connected to the first power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are both shown as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be N-type transistors.
  • the pixel PXL illustrated in FIG. 5B is substantially similar in structure and operation to the pixel PXL of FIG. 5A except that the connection position of some circuit elements is changed according to the change of the transistor type. Therefore, a detailed description of the pixel PXL in FIG. 5B will be omitted.
  • the structure of the pixel circuit PXC is not limited to the embodiment shown in FIGS. 5A and 5B. That is, the pixel circuit PXC may be composed of pixel circuits of various structures and / or driving methods currently known. For example, the pixel circuit PXC may be configured as in the embodiment shown in FIG. 5C.
  • the pixel circuit PXC may be further connected to at least one other scan line (or control line) in addition to the scan line Si of the corresponding horizontal line.
  • the pixel circuit PXC of the pixel PXL disposed in the i-th row of the display area DA is connected to the i-1th scan line Si-1 and / or the i + 1th scan line Si + 1. It can be further connected.
  • the pixel circuit PXC may be further connected to third and other power sources in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power source Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first transistor T1 is connected between the first power source VDD and the first electrode of the light source unit LSU.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the second transistor T2 is connected between the data line Dj and one electrode of the first transistor T1. Then, the gate electrode of the second transistor T2 is connected to the corresponding scan line Si. The second transistor T2 is turned on when the scan signal of the gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to one electrode of the first transistor T1. . Therefore, when the second transistor T2 is turned on, the data signal supplied from the data line Dj is transferred to the first transistor T1.
  • the third transistor T3 is connected between the other electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the scan line Si.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied from the scan line Si to connect the first transistor T1 in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power source Vint. Further, the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1th scan line Si-1. The fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1, so that the voltage of the initialization power supply Vint is the first node N1. To deliver.
  • the voltage of the initialization power supply Vint may be equal to or less than the minimum voltage of the data signal.
  • the fifth transistor T5 is connected between the first power supply VDD and the first transistor T1. Further, the gate electrode of the fifth transistor T5 is connected to the corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when a light emission control signal of a gate-off voltage (eg, a high voltage) is supplied to the light emission control line Ei, and is turned on in other cases.
  • a gate-off voltage eg, a high voltage
  • the sixth transistor T6 is connected between the first transistor T1 and the first electrode of the light source unit LSU. Further, the gate electrode of the sixth transistor T6 is connected to a corresponding emission control line, for example, the i-th emission control line Ei. The sixth transistor T6 is turned off when a light emission control signal having a gate-off voltage is supplied to the light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between the first electrode of the light source unit LSU and the initialization power source Vint.
  • the gate electrode of the seventh transistor T7 is connected to any one of the scan lines of the next stage, for example, the i + 1th scan line Si + 1.
  • the seventh transistor T7 is turned on when a scan signal having a gate-on voltage is supplied to the i + 1th scan line Si + 1 to turn on the voltage of the initialization power source Vint of the light source unit LSU. It is supplied to the first electrode.
  • the storage capacitor Cst is connected between the first power supply VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • transistors included in the pixel circuit PXC for example, the first to seventh transistors T1 to T7 are all illustrated as P-type transistors, but the present invention is not limited thereto. .
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • each pixel PXL may have various structures currently known.
  • the pixel circuit PXC included in each pixel PXL may be composed of pixel circuits of various structures and / or driving methods currently known.
  • each pixel PXL may be configured inside a passive light emitting display device or the like. In this case, the pixel circuit PXC is omitted, and each of the first and second electrodes of the light source unit LSU may be directly connected to the scan line Si, data line Dj, power line and / or control line, etc. have.
  • FIGS. 6A and 6B are plan views each showing a light emitting device according to an embodiment of the present invention, for example, showing different embodiments of a pixel PXL including a light source unit LSU composed of the light emitting device.
  • the pixel PXL may be any one pixel PXL illustrated in FIGS. 4 to 5C, but is not limited thereto.
  • 7 is a plan view illustrating an insulating pattern INP according to the embodiments of FIGS. 6A and 6B.
  • FIGS. 6A and 6B show only the display element layer on which the light source unit LSU is disposed, but each pixel PXL is a circuit element (eg, FIGS. 5A to 5A) for controlling the light source unit LSU.
  • a pixel circuit PXC of 5c may be selectively further included.
  • the light source unit LSU may have a predetermined power line (eg, first and / or second) through the first and second contact holes CH1 and CH2.
  • Power lines PL1, PL2, circuit elements e.g., at least one circuit element constituting the pixel circuit PXC
  • / or signal lines e.g., scan line Si and / or data line Dj
  • the present invention is not limited to this, for example, in another embodiment of the present invention, at least one of the first and second electrodes ELT1 and ELT2 provided in the light emitting device is shown. , It may be directly connected to a predetermined power line and / or signal line without passing through a contact hole and / or intermediate wiring.
  • a light emitting device and a pixel PXL including the light emitting device include a predetermined light emitting area EMA and at least one disposed in the light emitting area EMA. It includes a first electrode ELT1, at least one second electrode ELT2, and at least one light emitting diode LD connected between the first and second electrodes ELT1 and ELT2.
  • the pixel PXL may include a plurality of light emitting diodes LD connected in series and / or in parallel with each other between the first and second electrodes ELT1 and ELT2.
  • the pixel PXL further includes an insulating pattern INP disposed in the emission area EMA so as to overlap the first and second electrodes ELT1 and ELT2.
  • the insulating pattern INP may be disposed under the first and second electrodes ELT1 and ELT2 and the light emitting diodes LD.
  • the pixel PXL may include at least one first contact electrode CNE1 overlapping each first electrode ELT1, and / or at least one second contact overlapping each second electrode ELT2.
  • the electrode CNE2 may be further selectively included.
  • the pixel PXL according to an embodiment may not include the first and second contact electrodes CNE1 and CNE2 as illustrated in FIG. 6A.
  • the light emitting diodes LD may be directly connected to the first and second electrodes ELT1 and ELT2.
  • the pixel PXL according to another embodiment may include first and second contact electrodes CNE1 and CNE2 as illustrated in FIG. 6B.
  • the light emitting diodes LD are connected to the first and second electrodes ELT1 and ELT2 through the first and second contact electrodes CNE1 and CNE2, or the first and second contact electrodes (CNE1, CNE2) and both the first and second electrodes ELT1 and ELT2 may be directly connected.
  • the light emitting area EMA is an effective light emitting diode that is intactly connected between the light emitting diodes LD (particularly, the first and second electrodes ELT1 and ELT2) constituting the light source unit LSU of the pixel PXL. Field) may be disposed.
  • the light emitting region EMA may be surrounded by a bank of light-shielding and / or reflective (not referred to as "pixel-defining film") not shown.
  • the insulating pattern INP may include at least one concave portion RCS and a protrusion PTS surrounding the concave portion RCS.
  • the insulating pattern INP may include a plurality of recesses RCS distributed at predetermined intervals in the first and second directions DR1 and DR2, respectively, in the emission area EMA.
  • the recesses RCS may be uniformly dispersed in the light emitting area EMA.
  • the recesses RCS may be uniformly distributed at predetermined intervals along the first and / or second directions DR1 and DR2, respectively.
  • the plurality of recesses RCS may be non-uniformly distributed in the insulating pattern INP.
  • each concave portion RCS may be disposed in an area including a region between the first and second electrodes ELT1 and ELT2.
  • each recess RCS is greater than the length of each light emitting diode LD along at least the first direction DR1. It may have a first width W1.
  • the second width W2 may be the same as the first width W1.
  • each recess (RCS) when viewed on a plane, may have a circular shape.
  • the shape of the concave portion RCS may be variously changed according to embodiments.
  • each recess (RCS) when viewed on a plane, may have a circular shape, an elliptical shape, a polygonal shape, or a shape in which they are combined.
  • the surface of the insulating pattern INP may have an uneven profile.
  • First and second electrodes ELT1 and ELT2 and light emitting diodes LD may be disposed on the insulating pattern INP.
  • the first electrode ELT1 and the second electrode ELT2 may be disposed to be spaced apart from each other such that at least one region faces each other.
  • the first and second electrodes ELT1 and ELT2 are spaced apart by a predetermined distance along the first direction DR1 on the base layer (BSL in FIG. 4) on which the insulating pattern INP is disposed. Can be deployed.
  • the first and second electrodes ELT1 and ELT2 are spaced apart by a predetermined distance along the first direction DR1 in the emission area EMA, and cross each of the first directions DR1 (for example, , Orthogonal) may have a bar shape extending along the second direction DR2.
  • the present invention is not limited thereto, and shapes and / or mutual arrangement relationships of the first and second electrodes ELT1 and ELT2 may be variously changed.
  • each of the first and second electrodes ELT1 and ELT2 may be composed of a single layer or multiple layers.
  • each of the first electrodes ELT1 may include at least one reflective electrode layer, and may additionally further include at least one transparent electrode layer and / or a conductive capping layer.
  • each second electrode ELT2 includes at least one reflective electrode layer, and may additionally further include at least one transparent electrode layer and / or a conductive capping layer.
  • the first electrode ELT1 is a predetermined circuit element (eg, at least one transistor constituting a pixel circuit PXC) through the first connection electrode CNL1 and the first contact hole CH1. , May be electrically connected to a power line (eg, a first power line PL1) and / or a signal line (eg, a scanning line Si, a data line Dj, or a predetermined control line).
  • a power line eg, a first power line PL1
  • a signal line eg, a scanning line Si, a data line Dj, or a predetermined control line.
  • the first electrode ELT1 may be electrically connected to a predetermined circuit element disposed under the first connection electrode CNL1 and the first contact hole CH1.
  • the first electrode ELT1 may be directly connected to a predetermined power line or signal line without passing through the first connection electrode CNL1, the first contact hole CH1, and / or circuit elements.
  • the first electrode ELT1 may be integrally or non-integrated to the predetermined power line or signal line.
  • the first electrode ELT1 and the first connection electrode CNL1 may extend in different directions. For example, when the first connection electrode CNL1 extends along the first direction DR1, the first electrode ELT1 follows the second direction DR2 crossing the first direction DR1. Can be extended.
  • the first electrode ELT1 and the first connection electrode CNL1 may be integrally connected to each other.
  • the first electrode ELT1 may be formed by branching at least one branch from the first connection electrode CNL1.
  • the first connection electrode CNL1 may be regarded as a region of the first electrode ELT1.
  • the present invention is not limited to this.
  • the first electrode ELT1 and the first connection electrode CNL1 may be individually formed, and may be electrically connected to each other through at least one contact hole or via d hole.
  • the second electrode ELT2 is a predetermined circuit element (eg, at least one transistor constituting a pixel circuit PXC) through the second connection electrode CNL2 and the second contact hole CH2. , May be electrically connected to a power line (eg, the second power line PL2) and / or a signal line (eg, a scan line Si, a data line Dj, or a predetermined control line).
  • a power line eg, the second power line PL2
  • a signal line eg, a scan line Si, a data line Dj, or a predetermined control line.
  • the second electrode ELT2 may be electrically connected to the second power line PL2 disposed under the second connection electrode CNL2 and the second contact hole CH2.
  • the second electrode ELT2 may be directly connected to a predetermined power line or signal line without passing through the second connection electrode CNL2 and / or the second contact hole CH2.
  • the second electrode ELT2 may be integrally or non-integrated to the predetermined power line or signal line.
  • the second electrode ELT2 and the second connection electrode CNL2 may extend in different directions.
  • the second connection electrode CNL2 extends along the first direction DR1
  • the second electrode ELT2 follows the second direction DR2 crossing the first direction DR1. Can be extended.
  • the second electrode ELT2 and the second connection electrode CNL2 may be integrally connected to each other.
  • the second electrode ELT2 may be formed by branching at least one branch from the second connection electrode CNL2.
  • the second connection electrode CNL2 may be regarded as a region of the second electrode ELT2.
  • the present invention is not limited to this.
  • the second electrode ELT2 and the second connection electrode CNL2 may be formed separately, and may be electrically connected to each other through at least one contact hole or via hole.
  • the first and second electrodes ELT1 and ELT2 are formed on the insulating pattern INP so as to overlap with different regions of at least one recess RCS formed in the insulating pattern INP.
  • each of the first electrodes ELT1 may include a first region AR1 and at least one of a plurality of concave portions RCS formed in an insulating pattern INP of at least one concave portion RCS. ) It may overlap the surrounding protrusion (PTS).
  • each second electrode ELT2 may overlap the second area AR2 of the at least one concave part RCS and the protrusion PTS around the second area AR2.
  • each second area AR2 may be an area opposite to each first area AR1.
  • each concave portion RCS is located on the opposite side of the first region AR1 and the first region AR1 and the first electrode ELT1, and is located on the opposite side of the first region AR1.
  • a second region AR2 overlapping the corresponding second electrode ELT2 may be included.
  • the first and second electrodes ELT1 and ELT2 may include irregularities corresponding to the shape of the insulating pattern INP.
  • the first and second electrodes ELT1 and ELT2 are recessed in a downward direction in an area corresponding to the concave portion RCS of the insulating pattern INP, and the protrusion PTS of the insulating pattern INP. It may protrude upward in the region corresponding to.
  • the first and second electrodes ELT1 and ELT2 are inclined or curved surfaces corresponding to the profile of the insulating pattern INP in the boundary region between the concave portion RCS and the protruding portion PTS of the insulating pattern INP. Can have
  • At least one light emitting diode LD may be disposed in each light emitting area EMA in which the insulating pattern INP and the first and second electrodes ELT1 and ELT2 are disposed.
  • at least one light emitting diode LD may be disposed inside each recess RCS.
  • the at least one light emitting diode LD may be disposed on the concave portion RCS so as to be surrounded by any one concave portion RCS.
  • At least one light emitting diode LD may be disposed inside each of the recesses RCS.
  • the present invention is not limited to this.
  • at least one light emitting diode LD may be disposed only inside some of the plurality of recesses RCS.
  • Each light emitting diode LD may be electrically connected between the first and second electrodes ELT1 and ELT2 corresponding to each other.
  • each light emitting diode LD may be a rod-shaped light emitting diode having a longitudinal direction.
  • the light emitting diode LD is located at one end in the longitudinal direction and is electrically connected to the first electrode ELT1, the first end EP1 is located at the other end in the longitudinal direction, and the second electrode ELT2. It may include a second end (EP2) that is electrically connected to.
  • each light emitting diode LD is in an area (for example, the inside of each recess RCS) in which the first and second electrodes ELT1 and ELT2 corresponding to each other are disposed to face each other,
  • the first and second electrodes ELT1 and ELT2 may be horizontally arranged along the first direction DR1.
  • FIGS. 6A and 6B show that the light emitting diodes LD are uniformly arranged in one direction, for example, the first direction DR1, but the present invention is not limited thereto.
  • at least one of the light emitting diodes LD may be arranged in a diagonal direction or the like between the first and second electrodes ELT1 and ELT2.
  • at least one ineffective light emission that is not completely connected between the first and second electrodes ELT1 and ELT2 is disposed in each light emitting area EMA and / or its vicinity. Further diodes may be arranged.
  • each light emitting diode may be a light-emitting diode of a small size, for example, nano-scale to micro-scale, using an inorganic crystal structure material.
  • each light emitting diode LD may be an ultra-compact rod-shaped light emitting diode having a diameter (D) and / or a length (L) in a nano-scale to micro-scale range, as shown in FIGS. 1A to 3B. Can be.
  • the size of the light emitting diode LD may be variously changed according to design conditions of each light emitting device, for example, the pixel PXL.
  • the first end EP1 of the light emitting diodes (eg, effective light emitting diodes fully connected between the first and second electrodes ELT1 and ELT2) LD is a first contact electrode ( CNE1) is electrically connected to the first electrode ELT1, and the second end EP2 of the light emitting diodes LD is electrically connected to the second electrode ELT2 via the second contact electrode CNE2. Can be connected to.
  • at least one of the first and second ends EP1 and EP2 of the light emitting diodes LD is in direct contact with the first and / or second electrodes ELT1 and ELT2, so that the first It may be electrically connected to the first and / or second electrodes ELT1 and ELT2.
  • the light emitting diodes LD may be prepared in a form dispersed in a predetermined solution, and supplied to the light emitting area EMA using an inkjet method or the like.
  • the light emitting diodes LD may be mixed with a volatile solvent and supplied to each light emitting area EMA.
  • a predetermined alignment voltage or alignment signal
  • an electric field is formed between the first and second electrodes ELT1 and ELT2.
  • Light emitting diodes LD are aligned between the first and second electrodes ELT1 and ELT2.
  • first contact electrodes CNE1 and second contact electrodes CNE2 may be formed on both ends of the light emitting diodes LD, for example, the first and second ends EP1 and EP2, respectively. Accordingly, the light emitting diodes LD may be more stably connected between the first and second electrodes ELT1 and ELT2.
  • the first contact electrode CNE1 is disposed on at least one region of the first end EP1 and the first electrode ELT1 of the light emitting diodes LD, so that the light emitting diodes LD
  • the first end EP1 and the first electrode ELT1 are electrically connected.
  • the second contact electrode CNE2 is disposed on at least one region of the second end EP2 and the second electrode ELT2 of the light emitting diodes LD, so that the second contact electrode CNE2 is the second of the light emitting diodes LD.
  • the end EP2 and the second electrode ELT2 are electrically connected.
  • first and second contact electrodes CNE1 and CNE2 fix the first and second ends EP1 and EP2 of each of the light emitting diodes LD, thereby aligning the light emitting diodes LD. It can be prevented from deviating from.
  • the first end EP1 of the light emitting diodes LD is connected to the first power source VDD via the first electrode ELT1 and / or the pixel circuit PXC, and the like, and the second electrode ELT2 and / or Alternatively, when the second end EP2 of the light emitting diodes LD is connected to the second power source VSS via the second power line PL2 or the like, between the first and second electrodes ELT1 and ELT2.
  • At least one light emitting diode LD connected in the forward direction emits light with a luminance corresponding to the driving current supplied from the pixel circuit PXC or the like. Accordingly, the pixel PXL can emit light.
  • FIG. 8A and 8B are cross-sectional views each showing a light emitting device according to an embodiment of the present invention, and for example, different embodiments of cross sections corresponding to lines I to I 'of FIG. 6B are shown.
  • Figure 9 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, shows an embodiment of a cross section corresponding to the line II ⁇ II 'of Figure 6b.
  • a light emitting device (eg, a pixel PXL including a light source unit LSU composed of the light emitting device) includes a base layer BSL, The insulating pattern INP, which is sequentially arranged and / or formed on one surface of the base layer BSL, the first and second electrodes ELT1 and ELT2, the first insulating layer INS1, and at least one light emitting diode ( LD), the second insulating layer INS2, the first and second contact electrodes CNE1 and CNE2, and the third insulating layer INS3.
  • the light emitting device may further include a pixel circuit layer PCL between the base layer BSL and the insulating pattern INP.
  • the pixel circuit layer PCL may include at least one circuit element (eg, at least one transistor and / or capacitor) constituting the pixel circuit PXC, at least one power line, and / or signal line. However, when the light emitting device is directly connected to the first and second power lines PL1 and PL2 (or predetermined signal lines), the pixel circuit layer PCL may be omitted.
  • the pixel circuit layer PCL may be omitted.
  • the insulating pattern INP may include an insulating material including an inorganic material or an organic material.
  • the insulating pattern INP may include at least one layer of an inorganic film including various inorganic insulating materials currently known, including SiNx or SiOx.
  • the insulating pattern INP may include at least one organic film and / or photoresist film including various organic insulating materials currently known, or a single layer or multiple layers of organic / inorganic materials. It may be composed of an insulator. That is, in an embodiment of the present invention, the constituent material in the insulating pattern INP may be variously changed.
  • the insulating pattern INP may function as a reflective member.
  • the insulation pattern INP guides light emitted from each light emitting diode LD in a desired direction along with the first and second electrodes ELT1 and ELT2 provided thereon, thereby inducing the pixel PXL. It can function as a reflective member that improves light efficiency.
  • the insulating pattern INP includes at least one concave portion RCS in which a light emitting diode LD or the like is disposed, and a protruding portion PTS surrounding the concave portion RCS.
  • an inclined surface having a slope in a predetermined angle ⁇ range may be included.
  • the insulating pattern INP may include a recessed portion RCS that is cut at an angle ⁇ of approximately 40 to 50 degrees. In this case, light emitted from both ends of the light emitting diodes LD, that is, the first and second ends EP1 and EP2 is induced to proceed in the front direction (eg, the front direction of the display panel PNL). can do. Accordingly, the light efficiency of each light emitting device and the pixel PXL including the light emitting device can be improved.
  • the present invention is not limited to this, and the shape of the insulating pattern INP may be variously changed.
  • the inclination range of the inclined surface may be changed, or at least one region of the insulating pattern INP may be dug to have a gentle curved surface to form the recessed portion RCS.
  • the insulating pattern INP in order to form a bend on the surface of the insulating pattern INP, is patterned at different heights for each region through at least two mask processes during the formation of the insulating pattern INP.
  • the insulating pattern INP may be patterned to different heights for each region through one mask process using a halftone mask. Accordingly, a concave portion RCS and a protrusion PTS can be formed on the surface of the insulating pattern INP. That is, the process of forming the insulating pattern INP is not particularly limited, and may be variously changed according to embodiments.
  • the height difference between the concave portion RCS and the protrusion PTS may be set to sufficiently accommodate each light emitting diode LD inside the concave portion RCS.
  • the insulating pattern INP may entirely surround the light emitting diode LD disposed inside the recess RCS.
  • the first and second electrodes ELT1 and ELT2 are spaced apart from each other on the insulating pattern INP.
  • the first and second electrodes ELT1 and ELT2 are bar-shaped and spaced apart at regular intervals along the first direction DR1 as shown in FIGS. 6A and 6B. It may be composed of electrodes, in which case ease of processing can be secured. However, the shapes of the first and second electrodes ELT1 and ELT2 may be variously changed according to embodiments.
  • Each of the first and second electrodes ELT1 and ELT2 may include at least one conductive material.
  • each of the first and second electrodes ELT1 and ELT2 is Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, ITO, IZO , ZnO, may include at least one material of a conductive oxide such as ITZO, a conductive polymer such as PEDOT, but is not limited thereto.
  • each of the first and second electrodes ELT1 and ELT2 may be composed of a single layer or multiple layers.
  • each of the first and second electrodes ELT1 and ELT2 may include at least one reflective electrode layer.
  • each of the first and second electrodes ELT1 and ELT2 covers at least one transparent electrode layer disposed above and / or below the reflective electrode layer, and covers the upper portion of the reflective electrode layer and / or transparent electrode layer. At least one of the at least one conductive capping layer may be selectively included.
  • the reflective electrode layers of the first and second electrodes ELT1 and ELT2 may be made of a conductive material having a constant reflectance.
  • the reflective electrode layer may include at least one of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof, but is not limited thereto. That is, the reflective electrode layer may be made of various reflective conductive materials.
  • the first and second electrodes ELT1 and ELT2 have first or second ends EP1 and EP2 of the light emitting diodes LD while having inclined or curved surfaces corresponding to the shape of the insulating pattern INP.
  • the light emitted from the first and second ends EP1 and EP2 of each of the light emitting diodes LD is reflected by the first and second electrodes ELT1 and ELT2 to further display the panel. It may proceed in the front direction of the (PNL) (eg, an upper direction of the base layer BSL). Accordingly, the efficiency of light emitted from the light emitting diodes LD may be improved.
  • the transparent electrode layers of the first and second electrodes ELT1 and ELT2 may be formed of various transparent electrode materials.
  • the transparent electrode layer may include ITO, IZO or ITZO, but is not limited thereto.
  • each of the first and second electrodes ELT1 and ELT2 may be composed of a triple layer having a stacked structure of ITO / Ag / ITO.
  • RC delay signal delay
  • each of the first and second electrodes ELT1 and ELT2 includes a conductive capping layer covering the reflective electrode layer and / or the transparent electrode layer, the first due to defects generated in the manufacturing process of the pixel PXL, etc. And preventing the reflective electrode layers of the second electrodes ELT1 and ELT2 from being damaged.
  • the conductive capping layer may be selectively included in the first and second electrodes ELT1 and ELT2, and may be omitted depending on the embodiment.
  • the conductive capping layer may be regarded as a component of each of the first and second electrodes ELT1 and ELT2, or as a separate component disposed on the first and second electrodes ELT1 and ELT2. It may be considered.
  • the first and second electrodes ELT1 and ELT2 corresponding to each other may be disposed to face each other with at least one recess RCS interposed therebetween. Also, the first and second electrodes ELT1 and ELT2 may be disposed on an insulating pattern INP so as to overlap with one other region of the recess RCS.
  • the first and second electrodes ELT1 and ELT2 may have a curve that conforms to the surface profile of the insulating pattern INP.
  • each of the first and second electrodes ELT1 and ELT2 has a first and a bent shape on an upper portion and a lower portion of an inclined surface connecting the concave portion RCS and the protruding portion PTS of the insulating pattern INP.
  • the second bent portions BP1 and BP2 may be included.
  • the first bent portions BP1 formed on the first electrode ELT1 may have a shape that is symmetrical to the second bent portions BBP2 formed on the second electrode ELT2. It is not limited.
  • the first and second electrodes ELT1 and ELT2 include the first and second bent portions BP1 and BP2, respectively, the first and second electrodes are aligned in the alignment of the light emitting diodes LD.
  • the electric field generated between the fields ELT1 and ELT2 is more concentrated in the first and second bent portions BP1 and BP2. Accordingly, a larger number of light emitting diodes LD may be moved between and / or around the recess RCS to be arranged between the first and second electrodes ELT1 and ELT2. Accordingly, alignment efficiency of the light emitting diodes LD may be increased.
  • the first insulating layer INS1 is formed to cover one region of the first and second electrodes ELT1 and ELT2, and exposes another region of the first and second electrodes ELT1 and ELT2. It includes an opening. In one embodiment, the first insulating layer INS1 may be formed to primarily cover the first and second electrodes ELT1 and ELT2. After the light emitting diodes LD are supplied and aligned on the first insulating layer INS1 (eg, on the first insulating layer INS1 on the recess RCS), the first insulating layer INS1 ) Is partially opened to expose the first and second electrodes ELT1 and ELT2 at predetermined first and second contact portions CNT1 and CNT2, respectively, as shown in FIG. 8A, or illustrated in FIG. 8B As described above, it may be patterned in the form of individual patterns that are locally disposed under the light emitting diode LD.
  • the first insulating layer INS1 is interposed between the first and second electrodes ELT1 and ELT2 and each light emitting diode LD, and the first and second electrodes ELT1 and ELT2 are interposed. Each one area can be exposed.
  • the first insulating layer INS1 is formed to cover the first and second electrodes ELT1 and ELT2 after the first and second electrodes ELT1 and ELT2 are formed, so that the first and second electrodes
  • the second electrodes ELT1 and ELT2 may be prevented from being damaged or metals may be precipitated.
  • the first insulating layer INS1 can stably support each light emitting diode LD.
  • a plurality of light emitting diodes LD may be supplied and aligned to each light emitting area EMA on which the first insulating layer INS1 is formed.
  • a plurality of light emitting diodes LD are supplied to each light emitting area EMA through an inkjet method or the like, and at least some of the light emitting diodes LD may be arranged inside the recesses RCS. have.
  • At least one light emitting diode LD may be disposed inside each recess RCS.
  • the light emitting diode LD is disposed on the first insulating layer INS1 on the concave portion RCS of the insulating pattern INP, and the concave portion RCS of the insulating pattern INP and / or It may be surrounded by an inclined surface (or curved surface) of the first and second electrodes ELT1 and ELT2 located on the upper portion. That is, according to the exemplary embodiment, the concave portion RCS of the insulating pattern INP and the first and second electrodes ELT1 and ELT2 may entirely surround the side surface of the light emitting diode LD.
  • the device may proceed in a front direction (eg, a front direction in which an image is displayed).
  • the first end EP1 of the light emitting diode LD arranged in the first direction DR1 including a predetermined error angle range is insulated.
  • the inclined surface (or curved surface) formed on the first electrode ELT1 may be disposed by the pattern INP.
  • the second end EP2 of the light emitting diode LD may be disposed to face an inclined surface (or curved surface) formed on the second electrode ELT2 by the insulating pattern INP.
  • Each light emitting diode LD emits light through the first and second ends EP1 and EPT2, so that the light emitted from the light emitting diode LD is in a more frontal direction (eg, FIGS.
  • each light emitting area EMA is disposed between the first and second electrodes ELT1 and ELT2 in a diagonal direction or the like, the light emitting diode LD When is located inside the concave portion RCS, light emitted from the light emitting diode LD may be directed toward the front side. According to the embodiment of the present invention, more light emitted from the light emitting diodes LD can be emitted in a desired direction. Accordingly, it is possible to improve the efficiency of light emitted from each light emitting area EMA.
  • the second insulating layer INS2 is disposed on the light emitting diodes LD, particularly, at least one of the light emitting diodes LD aligned between the first and second electrodes ELT1 and ELT2.
  • the first and second ends EP1 and EP2 of the light emitting diode LD may be exposed.
  • the second insulating layer INS2 does not cover the first and second ends EP1 and EP2 of the light emitting diode LD, and is partially disposed only on one region of the light emitting diode LD.
  • the second insulating layer INS2 may be formed in an independent pattern on each light emitting area EMA, but is not limited thereto.
  • the space when a space between the first insulating layer INS1 and the light emitting elements LD exists before the formation of the second insulating layer INS2, the space May be filled in the process of forming the second insulating layer INS2.
  • the first insulating layer INS1 is composed of at least one inorganic insulating layer
  • the first insulating layer INS1 is a profile of the lower surface between the first and second electrodes ELT1 and ELT2. It may be formed concave along.
  • the light emitting elements LD When the light emitting elements LD having a length greater than the width of the groove formed in the first insulating layer INS1 are disposed on the first insulating layer INS1 in the horizontal direction, the light emitting elements LD A separation space may be formed between the and the first insulating layer INS1. However, the space may include an insulating material for forming the second insulating layer INS2 in a subsequent process step, for example, a process step of forming the second insulating layer INS2 on top of the light emitting elements LD. It may be filled as it flows. As described above, when a portion of the second insulating layer INS2 flows into the lower portion of the light emitting elements LD and fills the space under the light emitting elements LD, the light emitting elements LD can be more stably supported. have.
  • the first and second contact electrodes CNE1 and CNE2 are on the first and second electrodes ELT1 and ELT2 and the first and second ends EP1 and EP2 of the light emitting diodes LD. Can be deployed.
  • the first and second contact electrodes CNE1 and CNE2 may be disposed on the same layer as each other as illustrated in FIG. 8A.
  • the first and second contact electrodes CNE1 and CNE2 may be formed using the same conductive material in the same process, but are not limited thereto.
  • the first and second contact electrodes CNE1 and CNE2 may be disposed on different layers, as shown in FIG. 8B.
  • the first and second contact electrodes CNE1 and CNE2 may be formed using the same or different conductive materials in different processes.
  • at least one insulating layer for example, on the contact electrode disposed on the lower layer, for example, the first contact electrode CNE1
  • the fourth insulating layer INS4
  • the first and second contact electrodes CNE1 and CNE2 connect the first and second ends EP1 and EP2 of the light emitting diodes LD to the first and second electrodes ELT1 and ELT2, respectively. Connect electrically.
  • the first contact electrode CNE1 may be disposed on the first electrode ELT1 so as to contact each of the first electrodes ELT1.
  • the first contact electrode CNE1 is the first electrode (eg, the first contact portion CNT1) on one region of the first electrode ELT1 not covered by the first insulating layer INS1. ELT1).
  • the first contact electrode CNE1 is in contact with at least one light emitting diode LD adjacent to the first electrode ELT1, for example, the first end EP1 of each of the plurality of light emitting diodes LD. It may be disposed on the first end (EP1).
  • the first contact electrode CNE1 may be disposed to cover at least one region of the first end EP1 of each of the light emitting diodes LD and the corresponding first electrode ELT1. Accordingly, the first end EP1 of each of the light emitting diodes LD may be electrically connected to the first electrode ELT1.
  • the second contact electrode CNE2 may be disposed on the second electrode ELT2 to be in contact with each second electrode ELT2.
  • the second contact electrode CNE2 is formed on the second electrode (for example, the second contact part CNT2) on one region of the second electrode ELT2 not covered by the first insulating layer INS1. ELT2).
  • the second contact electrode CNE2 is in contact with at least one light emitting diode LD adjacent to the second electrode ELT2, for example, the second end EP2 of each of the plurality of light emitting diodes LD. It may be disposed on the second end (EP2).
  • the second contact electrode CNE2 may be disposed to cover the second end EP2 of each of the light emitting diodes LD and at least one region of the second electrode ELT2 corresponding thereto. Accordingly, the second end EP2 of each of the light emitting diodes LD may be electrically connected to the second electrode ELT2.
  • the first and second contact electrodes CNE1 and CNE2 when the first and second contact electrodes CNE1 and CNE2 are not provided, the first and second ends EP1 and EP2 of the light emitting diodes LD are respectively The first and second electrodes ELT1 and ELT2 may be directly contacted.
  • the first insulating layer INS1 may not be interposed between the first and second ends EP1 and EP2 of the light emitting diodes LD and the first and second electrodes ELT1 and ELT2. .
  • the third insulating layer INS3 includes an insulating pattern INP, first and second electrodes ELT1, ELT2, light emitting diodes LD, and first and second contact electrodes CNE1 and CNE2.
  • the base layer (BSL) on which the insulating pattern INP, the first and second electrodes ELT1 and ELT2, the light emitting diodes LD, and the first and second contact electrodes CNE1 and CNE2 are formed to cover ) May be formed and / or disposed on one side.
  • the third insulating layer INS3 may include a thin film encapsulation layer including at least one inorganic film and / or organic film.
  • each of the first to fourth insulating layers INS1, INS2, INS3, and INS4 may be composed of a single layer or multiple layers, and includes at least one inorganic insulating material and / or organic insulating material can do.
  • each of the first to fourth insulating layers INS1, INS2, INS3, and INS4 may include various types of organic / inorganic insulating materials currently known, including SiNx, and the first to fourth insulating layers.
  • the constituent materials of each of the insulating layers INS1, INS2, INS3, and INS4 are not particularly limited.
  • first to fourth insulating layers INS1, INS2, INS3, and INS4 may include different insulating materials, or at least one of the first to fourth insulating layers INS1, INS2, INS3, and INS4. Some of them may contain the same insulating material.
  • FIG. 10 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, shows an embodiment of a cross section corresponding to the line III to III 'of FIG. 6B.
  • FIG. 10 shows some circuit elements and / or wirings disposed in the pixel circuit layer (PCL), as well as the pixel circuit layer (PCL) and a display element layer thereon (eg, a light source unit) (LSU) constituting the light emitting diode (LD) layer is disposed (DPL) connection structure is shown.
  • LSU light source unit
  • DPL light emitting diode
  • a light emitting device may include a pixel circuit layer (PCL) disposed between the base layer (BSL) and the display element layer (DPL).
  • PCL pixel circuit layer
  • the pixel circuit layer PCL may be formed on one surface of the base layer BSL
  • the display element layer DPL may be formed on one surface of the base layer BSL on which the pixel circuit layer PCL is formed.
  • the pixel circuit layer PCL may include a pixel circuit for controlling the display element layer DPL, for example, any pixel circuit PXC shown in FIGS. 5A to 5C and / or wires connected thereto. have.
  • the pixel circuit layer PCL may include first and second transistors T1 and T2 of FIG. 5A.
  • the pixel circuit layer PCL includes the storage capacitor Cst shown in FIGS. 5A to 5C and various signal lines (eg, a scan line Si and a data line) connected to each pixel circuit PXC. Dj)), and various power lines (eg, first and second power lines PL1 and PL2) connected to the pixel circuit PXC and / or the light source unit LSU.
  • a plurality of transistors provided in each pixel circuit PXC may have substantially the same or similar cross-sectional structure.
  • the present invention is not limited to this.
  • at least some of the plurality of transistors may have different types and / or structures.
  • the pixel circuit layer includes a plurality of insulating layers.
  • the pixel circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and a passivation film PSV sequentially stacked on one surface of the base layer BSL. Can be.
  • the pixel circuit layer PCL may additionally further include at least one light blocking pattern (not shown) or the like disposed under the at least some transistors.
  • the buffer layer BFL can prevent impurities from diffusing into each circuit element.
  • the buffer layer BFL may be composed of a single layer, or may be composed of multiple layers of at least two or more layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or may be formed of different materials. Meanwhile, the buffer layer BFL may be omitted depending on the embodiment.
  • Each of the first and second transistors T1 and T2 includes a semiconductor layer SCL, a gate electrode GE, and first and second transistor electrodes ET1 and ET2. Meanwhile, according to an embodiment, in FIG. 10, each of the first and second transistors T1 and T2 includes first and second transistor electrodes ET1 and ET2 formed separately from the semiconductor layer SCL. Although an example is shown, the present invention is not limited to this. For example, in another embodiment of the present invention, first and / or second transistor electrodes ET1 and ET2 provided in at least one transistor disposed in each pixel area are integrated with each semiconductor layer SCL. It may be configured.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may be disposed between the base layer BSL on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor layer SCL includes a first region contacting each of the first transistor electrodes ET1, a second region contacting each of the second transistor electrodes ET2, and between the first and second regions. It may include a channel region located in. According to an embodiment, one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like. Further, the channel region of the semiconductor layer SCL may be an intrinsic semiconductor as an impurity-doped semiconductor pattern, and the first and second regions of the semiconductor layer SCL may each be a semiconductor pattern doped with a predetermined impurity. have.
  • the gate electrode GE may be disposed on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • the gate electrode GE may be disposed between the gate insulating layer GI and the interlayer insulating layer ILD to overlap with at least one region of the semiconductor layer SCL.
  • the first and second transistor electrodes ET1 and ET2 may be disposed on each semiconductor layer SCL and the gate electrode GE with at least one interlayer insulating layer ILD interposed therebetween. .
  • the first and second transistor electrodes ET1 and ET2 may be disposed between the interlayer insulating layer ILD and the passivation film PSV.
  • the first and second transistor electrodes ET1 and ET2 may be electrically connected to each semiconductor layer SCL.
  • the first and second transistor electrodes ET1 and ET2 are the first of each semiconductor layer SCL through the respective contact holes passing through the gate insulating layer GI and the interlayer insulating layer ILD. And second regions.
  • At least one transistor provided in the pixel circuit PXC may be connected to any one pixel electrode.
  • one of the first and second transistor electrodes ET1 and ET2 of the first transistor T1 may pass through the passivation film PSV through the first contact hole CH1, and the passivation film PSV ) May be electrically connected to the first electrode ELT1 and / or the first connection electrode CNL1 of the light source unit LSU.
  • At least one signal line and / or power line connected to each pixel PXL may be disposed on the same layer as one electrode of circuit elements constituting the pixel circuit PXC.
  • the second power line PL2 for supplying the second power source VSS is disposed on the same layer as the gate electrodes GE of the first and second transistors T1 and T2, so that the first power line PL2 is
  • the bridge pattern BRP disposed on the same layer as the second transistor electrodes ET1 and ET2 and at least one second contact hole CH2 penetrating the passivation film PSV, the passivation film ( PSV) may be electrically connected to the second electrode ELT2 and / or the second connection electrode CNL2 of the light source unit LSU.
  • the structure and / or location of the second power line PL2 may be variously changed.
  • the display element layer DPL may include a light source unit LSU for each of the pixels PXL.
  • the display element layer DPL is at least electrically connected between at least one first electrode ELT1 and second electrode ELT2 and the first and second electrodes ELT1 and EPT2.
  • One light emitting diode LD may be included.
  • the display element layer DPL may further include at least one conductive layer and / or an insulating layer.
  • the display element layer DPL includes an insulating pattern INP disposed in each light emitting area EMA and at least one pair of first and second electrodes disposed on the insulating pattern INP ( ELT1 and ELT2, and a plurality of light emitting diodes LD disposed between the first and second electrodes ELT1 and ELT2, wherein the first and second light emitting diodes LD are respectively included.
  • the first and second contact electrodes CNE1 and CNE2 disposed on the ends EP1 and EP2 may be selectively further included.
  • the display element layer DPL includes the first to third insulating layers INS1, INS2, and INS3 sequentially disposed in the display element layer DPL, and the fourth insulating layer INS4 illustrated in FIG. 8B. ) May optionally further include. Since the structure of the display element layer DPL has been described in detail with reference to FIGS. 6A to 9, a detailed description thereof will be omitted.
  • the lower portion of the first and second electrodes ELT1 and ELT2 is provided with at least one recessed part RCS, for example, insulation with a plurality of recessed parts RCS.
  • the pattern INP is arranged.
  • at least one light emitting diode LD is disposed inside at least one of the concave portions RCS, and the first end EP1 and the second end EP2 of the light emitting diode LD are respectively first electrodes. (ELT1) and the second electrode (ELT2) are electrically connected.
  • side surfaces of the light emitting diode LD including the first and second ends EP1 and EP2 may be surrounded by an insulating pattern INP and first and second electrodes ELT1 and ELT2. have. Accordingly, it is possible to improve the efficiency of light emitted from each light emitting area EMA.
  • the insulating pattern INP includes the concave portion RCS
  • the light emitting diodes LD may be more intensively disposed inside each recess RCS. Accordingly, the light emitting diodes LD may be more easily disposed in a desired area.
  • the first and second electrodes ELT1 and ELT2 correspond to first and first electrodes corresponding to the shape of the insulating pattern INP in a region corresponding to the recesses RCS. 2 may include bent portions BP1 and BP2.
  • the first and second electrodes ELT1 and ELT2 include the first and second bent portions BP1 and BP2
  • the light emitting diodes LD are supplied to each light emitting area EMA, and
  • the electric field is the first and second bent portions BP1, BP2) can be more concentrated around.
  • alignment efficiency of the light emitting diodes LD may be increased. That is, according to the embodiment of the present invention, it is possible to more effectively align the light emitting diodes LD in a desired position. Accordingly, the alignment degree of the light emitting diodes LD may be improved.
  • 11 is a plan view illustrating a light emitting device according to an embodiment of the present invention, and shows an example of a pixel PXL including a light source unit LSU composed of the light emitting device as an example.
  • 12 is a plan view illustrating an insulation pattern INP according to the embodiment of FIG. 11.
  • 13A and 13B are cross-sectional views each showing a light emitting device according to an embodiment of the present invention, for example, showing different embodiments of cross sections corresponding to lines IV to IV 'of FIG. 11.
  • 14 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, an embodiment of a cross section corresponding to lines V to V 'in FIG. 11.
  • FIG. 15 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, for example, one embodiment of a cross section corresponding to line VI to VI 'in FIG. 11.
  • the same reference numerals are assigned to similar or identical structures to the embodiments of FIGS. 6A to 10, and detailed descriptions thereof will be omitted.
  • the insulating pattern INP may include at least one opening OPN.
  • the insulating pattern INP may include a plurality of openings OPN corresponding to each recess RCS.
  • each concave portion RCS according to the embodiment of FIGS. 6A to 10 may be changed to include an opening OPN as illustrated in FIGS. 11 to 15.
  • the bottom surface of each concave portion RCS is opened, so that the concave portion RCS may include an opening OPN.
  • the side surfaces of the light emitting diodes LD connected between the first and second electrodes ELT1 and ELT2 are connected to the insulating pattern INP and the first and second electrodes ELT1 and ELT2. Can be surrounded by Accordingly, it is possible to improve the efficiency of light emitted from each light emitting area EMA.
  • the insulating pattern INP includes the concave portions RCS, the light emitting diodes LD are more intensively disposed inside each concave portion RCS, and the alignment of the light emitting diodes LD is performed. Efficiency can be further improved. Accordingly, the alignment degree of the light emitting diodes LD may be improved.
  • FIGS. 16 to 18 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and shows an example of a pixel PXL including a light source unit LSU composed of the light emitting device as an example.
  • 17 is a plan view illustrating an insulating pattern INP 'according to the embodiment of FIG. 16.
  • 18 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and shows an example of a modification related to the insulating pattern INP 'of FIGS. 16 and 17.
  • FIGS. 16 to 18 the same reference numerals are assigned to similar or identical components to the above-described embodiments, and detailed descriptions thereof will be omitted.
  • the insulating pattern INP ' may include a rectangular concave portion RCS'.
  • the insulation pattern INP ' may include a plurality of recesses RCS' each having a square shape.
  • the at least one recess RCS ' may selectively include an opening OPN'.
  • each opening OPN ' may have a shape corresponding to each concave portion RCS'.
  • the opening OPN ' may have a size corresponding to each recess RCS' and may have a square shape.
  • FIGS. 19 is a plan view illustrating a light emitting device according to an embodiment of the present invention, and shows an example of a pixel PXL including a light source unit LSU composed of the light emitting device as an example.
  • 20 is a plan view showing an insulating pattern (INP ") according to the embodiment of Figure 19.
  • Figure 21 is a plan view showing a light emitting device according to an embodiment of the present invention, for example, the insulating pattern of Figures 19 and 20 ( INP ").
  • INP insulating pattern
  • the insulation pattern INP may include a rhombus-shaped recess RCS".
  • the insulating pattern INP may include a plurality of recesses RCS" each having a rhombus shape.
  • the at least one recess RCS may selectively include an opening OPN".
  • each opening OPN may have a shape corresponding to each recess RCS.
  • the opening OPN has a size corresponding to each recess RCS" and may have a rhombus shape.
  • each recess (RCS, RCS ', RCS ") and / or opening (OPN, OPN', OPN”) can be varied.
  • each recess (RCS, RCS ', RCS ") and / or opening (OPN, OPN', OPN”) may have a circular shape, a square shape, or a rhombus shape.
  • each of the concave portions RCS, RCS ', RCS "and / or the openings OPN, OPN', OPN” may have other shapes.
  • each recess (RCS, RCS ', RCS ") and / or opening (OPN, OPN', OPN”) has an elliptical shape, a square shape and a rhombus shape It may have a different polygonal shape.
  • each recess (RCS, RCS ', RCS ") and / or opening (OPN, OPN', OPN”) is a shape in which a circular or elliptical shape and a polygonal shape are combined. , For example, may have a shape including a side of a straight line and a side of a curve in a complex manner.
  • each recess RCS, RCS ', RCS
  • OPN openings
  • OPN', OPN openings
  • respective recesses RCS, RCS ', RCS according to the size or structure of each light emitting region EMA, the first and second electrodes ELT1, ELT2, and / or the light emitting diodes LD.
  • "" And / or the size of the openings OPN, OPN ', OPN may be varied.
  • FIG. 22 is a plan view illustrating a light emitting device according to an exemplary embodiment of the present invention, and shows an example of a pixel PXL including a light source unit LSU composed of the light emitting device as an example.
  • 23 is a plan view illustrating a reflective electrode REF according to the embodiment of FIG. 22.
  • 24 is a cross-sectional view showing a light emitting device according to an embodiment of the present invention, and for example, shows an embodiment of a cross section corresponding to the line XX 'in FIG. 22.
  • the same reference numerals are assigned to similar or identical components to the above-described embodiments, for example, the embodiments of FIGS. 6A to 10, and detailed description thereof will be omitted.
  • a light emitting device and a pixel PXL including the light emitting device include a reflective electrode (or a reflective pattern layer) disposed around the light emitting diodes LD ( REF).
  • the reflective electrode REF is disposed on the first insulating layer INS1 to be adjacent to the light emitting diodes LD, and may include an opening OPNr corresponding to the light emitting diodes LD. have.
  • the reflective electrode REF may include at least one opening OPNr partially overlapping each of the at least one recess RCS.
  • the reflective electrode REF may include at least one first direction pattern portion PAT1 extending along a direction intersecting the first and second electrodes ELT1 and ELT2.
  • the reflective electrode REF may include a plurality of first direction pattern portions PAT1 extending along the first direction DR1 and disposed parallel to each other so as to be orthogonal to the first and second electrodes ELT1 and ELT2, respectively.
  • the reflective electrode REF may include second direction pattern portions PAT2 connecting the first direction pattern portions PAT1 to each other.
  • the first and second direction pattern portions PAT1 and PAT2 may be integrally connected to each other, but are not limited thereto.
  • the reflective electrode REF may be electrically isolated from the first and second electrodes ELT1 and ELT2 and the light emitting diodes LD.
  • a fifth insulating layer INS5 may be disposed on the reflective electrode REF.
  • the reflective electrode REF may be floating and remain electrically isolated, or may be connected to a predetermined reference power supply.
  • the reflectance of light emitted from the light emitting diodes LD may be increased.
  • the reflectance of light emitted from the light emitting diodes LD may be increased. Accordingly, the efficiency of light emitted from each light emitting area EMA can be further improved.

Landscapes

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Abstract

본 발명의 일 실시예에 의한 발광 장치는, 발광 영역; 상기 발광 영역에 배치되며, 적어도 하나의 오목부와, 상기 오목부를 둘러싸는 돌출부를 포함하는 절연 패턴; 상기 절연 패턴 상에 배치되며, 상기 오목부의 제1 영역과 상기 제1 영역 주변의 돌출부와 중첩되는 제1 전극; 제1 방향을 따라 상기 제1 전극으로부터 소정 간격 이격되도록 상기 절연 패턴 상에 배치되며, 상기 오목부의 제2 영역과 상기 제2 영역 주변의 돌출부와 중첩되는 제2 전극; 및 상기 오목부의 내부에 배치되며, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는 발광 다이오드를 포함한다.

Description

발광 장치 및 이를 구비하는 표시 장치
본 발명의 실시예는 발광 장치 및 이를 구비하는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 상기 발광 다이오드를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 다이오드들을 제조하고, 상기 초소형의 발광 다이오드들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 구비될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 다이오드를 포함한 발광 장치 및 이를 구비하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 장치는, 발광 영역; 상기 발광 영역에 배치되며, 적어도 하나의 오목부와, 상기 오목부를 둘러싸는 돌출부를 포함하는 절연 패턴; 상기 절연 패턴 상에 배치되며, 상기 오목부의 제1 영역과 상기 제1 영역 주변의 돌출부와 중첩되는 제1 전극; 제1 방향을 따라 상기 제1 전극으로부터 소정 간격 이격되도록 상기 절연 패턴 상에 배치되며, 상기 오목부의 제2 영역과 상기 제2 영역 주변의 돌출부와 중첩되는 제2 전극; 및 상기 오목부의 내부에 배치되며, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는 발광 다이오드를 포함한다.
실시예에 따라, 상기 오목부는, 상기 돌출부에 인접한 가장자리 영역에서 소정 각도 범위의 기울기를 가진 경사면을 포함할 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 전극 각각은, 상기 경사면의 상단부와 하단부 상에서 꺾인 형태의 절곡부를 포함할 수 있다.
실시예에 따라, 상기 오목부는, 평면 상에서 보았을 때, 원 형상, 타원 형상, 다각 형상, 또는 이들이 결합된 형상을 가질 수 있다.
실시예에 따라, 상기 오목부는 개구부를 포함할 수 있다.
실시예에 따라, 상기 오목부는, 상기 제1 방향을 따라 상기 발광 다이오드의 길이보다 큰 폭을 가질 수 있다.
실시예에 따라, 상기 오목부는, 상기 제1 방향과, 상기 제1 방향에 직교하는 제2 방향을 따라 동일한 폭을 가질 수 있다.
실시예에 따라, 상기 발광 다이오드는 길이 방향의 양단에 위치한 제1 단부 및 제2 단부를 포함하는 막대형 발광 다이오드일 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 발광 다이오드의 상기 제1 단부 및 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 다이오드의 상기 제2 단부 및 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 제1 및 제2 전극들과 상기 발광 다이오드의 사이에 개재되며 상기 제1 및 제2 전극들 각각의 일 영역을 노출하는 제1 절연층을 더 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 발광 다이오드와 인접하도록 상기 제1 절연층 상에 배치되며 상기 발광 다이오드에 대응하는 개구부를 포함한 반사 전극을 더 포함할 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며, 상기 반사 전극은 상기 제1 전극 및 상기 제2 전극과 교차하도록 상기 제1 방향을 따라 연장되는 적어도 하나의 제1 방향 패턴부를 포함할 수 있다.
실시예에 따라, 상기 절연 패턴은 소정 간격으로 분산된 다수의 오목부들을 포함하며, 상기 오목부들 각각의 내부에는 적어도 하나의 발광 다이오드가 배치될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역; 및 상기 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 각각의 발광 영역에 배치되며, 적어도 하나의 오목부와, 상기 오목부를 둘러싸는 돌출부를 포함하는 절연 패턴; 상기 절연 패턴 상에 배치되며, 상기 오목부의 제1 영역과 상기 제1 영역 주변의 돌출부와 중첩되는 제1 전극; 제1 방향을 따라 상기 제1 전극으로부터 소정 간격 이격되도록 상기 절연 패턴 상에 배치되며, 상기 오목부의 제2 영역과 상기 제2 영역 주변의 돌출부와 중첩되는 제2 전극; 및 상기 오목부의 내부에 배치되며, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는 발광 다이오드를 포함한다.
실시예에 따라, 상기 오목부는, 상기 돌출부에 인접한 가장자리 영역에서 소정 각도 범위의 기울기를 가진 경사면을 포함하며, 상기 제1 전극 및 상기 제2 전극 각각은, 상기 경사면의 상단부와 하단부 상에서 꺾인 형태의 절곡부를 포함할 수 있다.
실시예에 따라, 상기 오목부는, 평면 상에서 보았을 때, 원 형상, 타원 형상, 다각 형상, 또는 이들이 결합된 형상을 가질 수 있다.
실시예에 따라, 상기 오목부는 개구부를 포함할 수 있다.
실시예에 따라, 상기 오목부는, 상기 제1 방향을 따라 상기 발광 다이오드의 길이보다 큰 폭을 가질 수 있다.
실시예에 따라, 상기 화소는, 상기 제1 및 제2 전극들과 상기 발광 다이오드의 사이에 개재되며 상기 제1 및 제2 전극들 각각의 일 영역을 노출하는 개구부를 포함한 제1 절연층; 및 상기 발광 다이오드와 인접하도록 상기 제1 절연층 상에 배치되며 상기 발광 다이오드에 대응하는 개구부를 포함한 반사 전극 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 상기 절연 패턴은 상기 발광 영역에 소정 간격으로 분산된 다수의 오목부들을 포함하며, 상기 오목부들 각각의 내부에는 적어도 하나의 발광 다이오드가 배치될 수 있다.
본 발명의 다양한 실시예들에 의한 발광 장치 및 이를 구비하는 표시 장치에 따르면, 각각의 발광 영역으로부터 방출되는 광의 효율을 향상시킴과 더불어, 발광 다이오드들의 정렬도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 발광 장치를 나타내는 회로도로서, 일 예로 상기 발광 장치를 포함하는 능동형 화소에 대한 서로 다른 실시예를 나타낸다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛을 포함하는 화소에 대한 서로 다른 실시예를 나타낸다.
도 7은 도 6a 및 도 6b의 실시예들에 의한 절연 패턴을 나타내는 평면도이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅰ~Ⅰ'선에 대응하는 단면의 서로 다른 실시예를 나타낸다.
도 9는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 10은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅲ~Ⅲ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 11은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛을 포함하는 화소의 실시예를 나타낸다.
도 12는 도 11의 실시예에 의한 절연 패턴을 나타내는 평면도이다.
도 13a 및 도 13b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11의 Ⅳ~Ⅳ'선에 대응하는 단면의 서로 다른 실시예를 나타낸다.
도 14는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11의 Ⅴ~Ⅴ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 15는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11의 Ⅵ~Ⅵ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 16은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛을 포함하는 화소의 실시예를 나타낸다.
도 17은 도 16의 실시예에 의한 절연 패턴을 나타내는 평면도이다.
도 18은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 도 16 및 도 17의 절연 패턴과 관련한 변경 실시예를 나타낸다.
도 19는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛을 포함하는 화소의 실시예를 나타낸다.
도 20은 도 19의 실시예에 의한 절연 패턴을 나타내는 평면도이다.
도 21은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 도 19 및 도 20의 절연 패턴과 관련한 변경 실시예를 나타낸다.
도 22는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛을 포함하는 화소의 실시예를 나타낸다.
도 23은 도 22의 실시예에 의한 반사 전극을 나타내는 평면도이다.
도 24는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 22의 Ⅶ~Ⅶ'선에 대응하는 단면의 일 실시예를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 다이오드(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명에 의한 발광 다이오드(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 다이오드(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 다이오드(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 다이오드(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 다이오드(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 다이오드(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 다이오드(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 다이오드(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 다이오드(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 다이오드(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 다이오드(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 다이오드(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 다이오드(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 다이오드(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 다이오드(LD)의 발광을 제어함으로써, 상기 발광 다이오드(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 다이오드(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 다이오드(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 다이오드(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 다이오드(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 a 및 도 1b에서, 발광 다이오드(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 다이오드(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 다이오드(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 다이오드(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 다이오드(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 다이오드(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 다이오드(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 다이오드(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 다이오드(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 다이오드(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 다이오드(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 다이오드(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 다이오드(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 다이오드(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 다이오드들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 다이오드들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 다이오드(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 다이오드들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 다이오드들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 다이오드(LD)를 표면 처리할 수 있다. 일 예로, 소정의 재료를 이용하여 발광 다이오드들(LD)의 표면을 코팅할 수 있다.
상술한 발광 다이오드(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 다이오드(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 다이오드들(LD)을 배치하고, 이를 통해 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 다이오드(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 다이오드(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 상기 표시 패널(PNL)의 화소들(PXL)은 각각의 발광 장치를 포함하고, 상기 발광 장치는 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 구성된 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 및 제2 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 다이오드(LD)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 화소 전극들 및/또는 전원선들의 사이에 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 상기 복수의 막대형 발광 다이오드들은 각 화소(PXL)의 발광 장치(일 예로, 각 화소(PXL)의 광원 또는 광원 유닛)를 구성할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 회로도로서, 일 예로 상기 발광 장치를 포함하는 능동형 화소(PXL)에 대한 서로 다른 실시예를 나타낸다. 실시예에 따라, 도 5a 내지 도 5c에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)과, 상기 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다. 상기 광원 유닛(LSU)은 본 발명의 일 실시예에 의한 발광 장치를 구성할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 다이오드들(LD)을 포함할 수 있다. 일 실시예에서, 상기 발광 다이오드들(LD)은 서로 병렬로 연결될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 다이오드들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 다이오드들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 다이오드들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 다이오드들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 다이오드들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 제1 방향(일 예로, 순방향)으로 연결되고, 다른 일부는 제2 방향(일 예로, 역방향)으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 다이오드(일 예로, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 발광 다이오드)(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 다이오드들(LD)의 일 단부는 상기 광원 유닛(LSU)의 제1 전극("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함)을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 다이오드들(LD)의 다른 단부는 상기 광원 유닛(LSU)의 제2 전극("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터("구동 트랜지스터"라고도 함)(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터("스위칭 트랜지스터"라고도 함)(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 5b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로, 상기 발광 장치로 구성된 광원 유닛(LSU)을 포함하는 화소(PXL)에 대한 서로 다른 실시예를 나타낸다. 실시예에 따라, 상기 화소(PXL)는 도 4 내지 도 5c에 도시된 어느 하나의 화소(PXL)일 수 있으나, 이에 한정되지는 않는다. 도 7은 도 6a 및 도 6b의 실시예들에 의한 절연 패턴(INP)을 나타내는 평면도이다.
편의상, 도 6a 및 도 6b에서는 광원 유닛(LSU)이 배치되는 표시 소자층만을 도시하였으나, 각각의 화소(PXL)는 상기 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 5a 내지 도 5c의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 선택적으로 더 포함할 수 있다. 또한, 실시예에 따라 도 6a 및 도 6b에서는 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 발광 장치에 구비된 제1 및 제2 전극들(ELT1, ELT2)) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 6a 내지 도 7을 참조하면, 본 발명의 일 실시예에 의한 발광 장치 및 이를 포함하는 화소(PXL)는, 소정의 발광 영역(EMA)과, 상기 발광 영역(EMA)에 배치된 적어도 하나의 제1 전극(ELT1)과, 적어도 하나의 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 다이오드(LD)를 포함한다. 일 예로, 화소(PXL)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 직렬 및/또는 병렬로 연결된 복수의 발광 다이오드들(LD)을 포함할 수 있다. 또한, 화소(PXL)는, 제1 및 제2 전극들(ELT1, ELT2)과 중첩되도록 발광 영역(EMA)에 배치된 절연 패턴(INP)을 더 포함한다. 실시예에 따라, 절연 패턴(INP)은 제1 및 제2 전극들(ELT1, ELT2) 및 발광 다이오드들(LD)의 하부에 배치될 수 있다.
추가적으로, 화소(PXL)는, 각각의 제1 전극(ELT1)과 중첩되는 적어도 하나의 제1 컨택 전극(CNE1), 및/또는 각각의 제2 전극(ELT2)과 중첩되는 적어도 하나의 제2 컨택 전극(CNE2)을 선택적으로 더 포함할 수 있다. 예를 들어, 일 실시예에 의한 화소(PXL)는, 도 6a에 도시된 바와 같이 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함하지 않을 수 있다. 이 경우, 발광 다이오드들(LD)은 제1 및 제2 전극들(ELT1, ELT2)에 직접 연결될 수 있다. 다른 실시예에 의한 화소(PXL)는, 도 6b에 도시된 바와 같이 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 이 경우, 발광 다이오드들(LD)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해 제1 및 제2 전극들(ELT1, ELT2)에 연결되거나, 또는 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 제1 및 제2 전극들(ELT1, ELT2)에 모두 직접적으로 연결될 수 있다.
발광 영역(EMA)은, 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 다이오드들(LD)(특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되는 유효 발광 다이오드들)이 배치되는 영역일 수 있다. 이러한 발광 영역(EMA)은 도시되지 않은 차광성 및/또는 반사성의 뱅크("화소 정의막"이라고도 함)에 의해 둘러싸일 수 있다.
절연 패턴(INP)은, 적어도 하나의 오목부(RCS)와, 상기 오목부(RCS)를 둘러싸는 돌출부(PTS)를 포함할 수 있다. 일 예로, 절연 패턴(INP)은, 발광 영역(EMA) 내에 각각 제1 방향(DR1) 및 제2 방향(DR2)을 따라 소정 간격으로 분산된 복수의 오목부들(RCS)을 포함할 수 있다. 일 실시예에서, 오목부들(RCS)은 발광 영역(EMA) 내에 균일하게 분산될 수 있다. 예를 들면, 오목부들(RCS)은 제1 및/또는 제2 방향(DR1, DR2)을 따라 각각 소정 간격으로 균일하게 분포할 수 있다. 다른 실시예에서, 복수의 오목부들(RCS)은 절연 패턴(INP) 내에 불균일하게 분산될 수도 있다.
실시예에 따라, 각각의 오목부(RCS)는, 제1 및 제2 전극들(ELT1, ELT2) 사이의 일 영역을 포함하는 영역에 배치될 수 있다. 또한, 적어도 하나의 발광 다이오드(LD)가 제1 및 제2 전극들(ELT1, ELT2)과 교차하는 제1 방향(일 예로, 가로 방향 또는 X 방향)(DR1)을 따라 배치되어 서로 대응하는 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된다고 할 때, 각각의 오목부(RCS)는 적어도 제1 방향(DR1)을 따라 각각의 발광 다이오드(LD)의 길이보다 큰 제1 폭(W1)을 가질 수 있다. 또한, 일 실시예에서, 각각의 오목부(RCS)는, 제1 방향(DR1)과 교차하는(일 예로, 직교하는) 제2 방향(일 예로, 세로 방향 또는 Y 방향)(DR2)을 따라 상기 제1 폭(W1)과 동일한 제2 폭(W2)을 가질 수 있다. 일 예로, 각각의 오목부(RCS)는, 평면 상에서 보았을 때, 원형의 형상을 가질 수 있다. 다만, 오목부(RCS)의 형상은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 각각의 오목부(RCS)는, 평면 상에서 보았을 때, 원 형상, 타원 형상, 다각 형상, 또는 이들이 결합된 형상을 가질 수 있다.
오목부(RCS) 및 돌출부(PTS)에 의해, 절연 패턴(INP)의 표면은 요철 형상의 프로파일을 가질 수 있다. 상기 절연 패턴(INP)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드들(LD)이 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 적어도 일 영역이 마주하도록 서로 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 절연 패턴(INP)이 배치된 베이스 층(도 4의 BSL) 상에 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되어, 각각 상기 제1 방향(DR1)과 교차하는(일 예로, 직교하는) 제2 방향(DR2)을 따라 연장되는 바 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 각각의 제1 전극(ELT1)은 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 유사하게, 각각의 제2 전극(ELT2)은 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1) 및 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1) 및 제1 컨택홀(CH1)을 통해, 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결될 수 있다. 또는, 다른 실시예에서, 제1 전극(ELT1)은 제1 연결 전극(CNL1), 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극(ELT1)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제1 연결 전극(CNL1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 일체로 연결되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 개별적으로 형성되어, 적어도 하나의 컨택홀 또는 비아d홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2) 및 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2) 및 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 또는, 다른 실시예에서, 제2 전극(ELT2)은 제2 연결 전극(CNL2) 및/또는 제2 컨택홀(CH2) 등을 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극(ELT2)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 일체로 연결되는 경우, 제2 연결 전극(CNL2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 별개로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은, 절연 패턴(INP)에 형성된 적어도 하나의 오목부(RCS)의 서로 다른 일 영역과 중첩되도록 상기 절연 패턴(INP) 상에 배치될 수 있다. 일 예로, 각각의 제1 전극(ELT1)은, 절연 패턴(INP)에 형성된 복수의 오목부들(RCS) 중 적어도 하나의 오목부(RCS)의 제1 영역(AR1)과 상기 제1 영역(AR1) 주변의 돌출부(PTS)와 중첩될 수 있다. 그리고, 각각의 제2 전극(ELT2)은, 상기 적어도 하나의 오목부(RCS)의 제2 영역(AR2)과 상기 제2 영역(AR2) 주변의 돌출부(PTS)와 중첩될 수 있다. 실시예에 따라, 각각의 제2 영역(AR2)은, 각각의 제1 영역(AR1)에 대향되는 영역일 수 있다. 예를 들어, 각각의 오목부(RCS)는, 제1 전극(ELT1)과 중첩되는 제1 영역(AR1)과, 상기 제1 영역(AR1)의 반대편에 위치하며 상기 제1 전극(ELT1)에 대응하는 제2 전극(ELT2)과 중첩되는 제2 영역(AR2)을 포함할 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2)은, 절연 패턴(INP)의 형상에 대응하는 요철부를 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은, 절연 패턴(INP)의 오목부(RCS)에 대응하는 영역에서 하부 방향으로 함몰되고, 상기 절연 패턴(INP)의 돌출부(PTS)에 대응하는 영역에서 상부 방향으로 돌출될 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은, 절연 패턴(INP)의 오목부(RCS)와 돌출부(PTS)의 경계 영역에서 상기 절연 패턴(INP)의 프로파일에 대응하는 경사면 또는 곡면을 가질 수 있다.
절연 패턴(INP)과 제1 및 제2 전극들(ELT1, ELT2)이 배치된 각각의 발광 영역(EMA)에는 적어도 하나의 발광 다이오드(LD)가 배치될 수 있다. 예를 들어, 각각의 오목부(RCS)의 내부에는, 적어도 하나의 발광 다이오드(LD)가 배치될 수 있다. 일 예로, 상기 적어도 하나의 발광 다이오드(LD)는, 어느 하나의 오목부(RCS)에 의해 둘러싸이도록 상기 오목부(RCS) 상에 배치될 수 있다.
일 실시예에서, 절연 패턴(INP)이 복수의 오목부들(RCS)을 포함한다고 할 때, 상기 오목부들(RCS) 각각의 내부에는 적어도 하나의 발광 다이오드(LD)가 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 복수의 오목부들(RCS) 중 일부의 내부에만 적어도 하나의 발광 다이오드(LD)가 배치될 수도 있다.
각각의 발광 다이오드(LD)는 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 발광 다이오드(LD)는 길이 방향을 가지는 막대형 발광 다이오드일 수 있다. 또한, 상기 발광 다이오드(LD)는, 길이 방향의 일단에 위치되며 제1 전극(ELT1)에 전기적으로 연결되는 제1 단부(EP1)와, 상기 길이 방향의 다른 일단에 위치되며 제2 전극(ELT2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 각각의 발광 다이오드(LD)는 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)이 서로 마주하도록 배치된 영역(일 예로, 각각의 오목부(RCS)의 내부)에서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 제1 방향(DR1)을 따라 가로로 배열될 수 있다.
한편, 도 6a 및 도 6b에서는 발광 다이오드들(LD)이 어느 하나의 방향, 일 예로, 제1 방향(DR1)으로 균일하게 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 다이오드들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 사선 방향 등으로 배열될 수도 있다. 또는, 도 6a 및 도 6b에는 도시하지 않았으나, 각각의 발광 영역(EMA) 및/또는 그 주변에는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 않은 적어도 하나의 비유효 발광 다이오드가 더 배치될 수도 있다.
실시예에 따라, 각각의 발광 다이오드(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 각각의 발광 다이오드(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 다이오드일 수 있다. 다만, 상기 발광 다이오드(LD)의 크기는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
일 실시예에서, 발광 다이오드들(일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결된 유효 발광 다이오드들)(LD)의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 경유하여 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 다이오드들(LD)의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 경유하여 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나가, 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 접촉되어 상기 제1 및/또는 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 다이오드들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 발광 다이오드들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압(또는, 정렬 신호)을 인가하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)이 정렬하게 된다. 발광 다이오드들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 다이오드들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다. 이에 따라, 상기 발광 다이오드들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 발광 다이오드들(LD)의 제1 단부(EP1) 및 제1 전극(ELT1)의 적어도 일 영역 상에 배치되어, 상기 발광 다이오드들(LD)의 제1 단부(EP1)와 제1 전극(ELT1)을 전기적으로 연결한다. 유사하게, 제2 컨택 전극(CNE2)은 발광 다이오드들(LD)의 제2 단부(EP2) 및 제2 전극(ELT2)의 적어도 일 영역 상에 배치되어, 상기 발광 다이오드들(LD)의 제2 단부(EP2)와 제2 전극(ELT2)을 전기적으로 연결한다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 다이오드들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 고정함으로써, 발광 다이오드들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제1 전극(ELT1) 및/또는 화소 회로(PXC) 등을 경유하여 발광 다이오드들(LD)의 제1 단부(EP1)가 제1 전원(VDD)에 연결되고, 제2 전극(ELT2) 및/또는 제2 전원선(PL2) 등을 경유하여 발광 다이오드들(LD)의 제2 단부(EP2)가 제2 전원(VSS)에 연결되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 다이오드(LD)가 화소 회로(PXC) 등으로부터 공급되는 구동 전류에 대응하는 휘도로 발광하게 된다. 이에 따라, 화소(PXL)가 빛을 방출할 수 있게 된다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅰ~Ⅰ'선에 대응하는 단면의 서로 다른 실시예를 나타낸다. 그리고, 도 9는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅱ~Ⅱ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 6a 내지 도 9를 참조하면, 본 발명의 일 실시예에 의한 발광 장치(일 예로, 상기 발광 장치로 구성된 광원 유닛(LSU)을 포함하는 화소(PXL))는, 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 순차적으로 배치 및/또는 형성된 절연 패턴(INP), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 적어도 하나의 발광 다이오드(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함한다. 또한, 실시예에 따라, 상기 발광 장치는, 베이스 층(BSL)과 절연 패턴(INP)의 사이에, 화소 회로층(PCL)을 선택적으로 더 포함할 수 있다.
화소 회로층(PCL)은 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자(일 예로, 적어도 하나의 트랜지스터 및/또는 커패시터), 적어도 하나의 전원선 및/또는 신호선 등을 포함할 수 있다. 다만, 발광 장치가 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우 등에는, 화소 회로층(PCL)이 생략될 수도 있다.
절연 패턴(INP)은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴(INP)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 절연 패턴(INP)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 절연 패턴(INP)에서 구성 물질은 다양하게 변경될 수 있다.
또한, 일 실시예에서, 절연 패턴(INP)은 반사 부재로 기능할 수 있다. 일 예로, 절연 패턴(INP)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 다이오드(LD)에서 출사되는 광을 원하는 방향으로 유도하여 각 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
실시예에 따라, 절연 패턴(INP)은, 발광 다이오드(LD) 등이 배치되는 적어도 하나의 오목부(RCS)와 이를 둘러싸는 돌출부(PTS)를 포함하며, 상기 오목부(RCS)는 돌출부(PTS)에 인접한 외곽 영역(BOD)에서 소정 각도(θ) 범위의 기울기를 가진 경사면을 포함할 수 있다. 일 실시예에서, 절연 패턴(INP)은 대략 40도 내지 50도의 각도(θ)로 파인 오목부(RCS)를 포함할 수 있다. 이 경우, 발광 다이오드들(LD)의 양 단부, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 빛이 정면 방향(일 예로, 표시 패널(PNL)의 전면 방향)으로 진행하도록 유도할 수 있다. 이에 따라, 각각의 발광 장치 및 이를 포함한 화소(PXL)의 광 효율을 향상시킬 수 있다.
다만, 본 발명이 이에 한정되지는 않으며, 절연 패턴(INP)의 형상은 다양하게 변경될 수 있다. 예를 들어, 본 발명의 다른 실시예에서는, 경사면의 기울기 범위가 변경되거나, 또는 절연 패턴(INP)의 적어도 일 영역이 완만한 곡면을 가지도록 파여 오목부(RCS)가 형성될 수도 있다.
실시예에 따라, 절연 패턴(INP)의 표면에 굴곡을 형성하기 위하여, 상기 절연 패턴(INP)의 형성 과정에서 적어도 두 번의 마스크 공정을 거쳐 절연 패턴(INP)을 영역별로 서로 다른 높이로 패터닝하거나, 또는 하프톤 마스크를 이용한 한 번의 마스크 공정을 거쳐 절연 패턴(INP)을 영역별로 서로 다른 높이로 패터닝할 수 있다. 이에 따라, 절연 패턴(INP)의 표면에 오목부(RCS)와 돌출부(PTS)를 형성할 수 있다. 즉, 절연 패턴(INP)의 형성 공정이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 오목부(RCS)와 돌출부(PTS)의 높이 차는, 상기 오목부(RCS)의 내부에 각각의 발광 다이오드(LD)를 충분히 수용할 수 있을 정도로 설정될 수 있다. 이 경우, 절연 패턴(INP)이, 오목부(RCS)의 내부에 배치된 발광 다이오드(LD)를 측면에서 전체적으로 둘러쌀 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은, 절연 패턴(INP) 상에 서로 이격되어 배치된다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은 도 6a 및 도 6b에 도시된 바와 같이, 제1 방향(DR1)을 따라 일정한 간격만큼 이격되어 서로 평행하게 배치되는 바 형상의 전극들로 구성될 수 있으며, 이 경우 공정의 용이성을 확보할 수 있다. 다만, 제1 및 제2 전극들(ELT1, ELT2)의 형상은 실시예에 따라 다양하게 변경될 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 일정한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 다이오드들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 절연 패턴(INP)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 다이오드들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 다이오드들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 다이오드들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
실시예에 따라, 서로 대응하는 제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 오목부(RCS)를 사이에 두고 서로 마주하도록 배치될 수 있다. 또한, 상기 제1 및 제2 전극들(ELT1, ELT2)은, 상기 오목부(RCS)의 서로 다른 일 영역과 중첩되도록 절연 패턴(INP) 상에 배치될 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2)은 절연 패턴(INP)의 표면 프로파일에 부합되는 굴곡을 가질 수 있다. 예를 들어, 상기 제1 및 제2 전극들(ELT1, ELT2) 각각은 절연 패턴(INP)의 오목부(RCS)와 돌출부(PTS)를 연결하는 경사면의 상단부와 하단부 상에서 꺾인 형태의 제1 및 제2 절곡부들(BP1, BP2)을 포함할 수 있다. 실시예에 따라, 제1 전극(ELT1)에 형성되는 제1 절곡부들(BP1)은, 제2 전극(ELT2)에 형성되는 제2 절곡부들(BP2)과 대칭을 이루는 형태를 가질 수 있으나, 이에 한정되지는 않는다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 각각 제1 및 제2 절곡부들(BP1, BP2)을 포함하게 되면, 발광 다이오드들(LD)의 정렬 단계에서 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 발생하는 전계가 제1 및 제2 절곡부들(BP1, BP2)에 보다 집중되게 된다. 따라서, 보다 많은 개수의 발광 다이오드들(LD)이 오목부(RCS)의 내부 및/또는 그 주변으로 이동하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열될 수 있다. 이에 따라, 발광 다이오드들(LD)의 정렬 효율을 높일 수 있다.
제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함한다. 일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에(일 예로, 오목부(RCS) 상의 제1 절연층(INS1) 상에) 발광 다이오드들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 도 8a에 도시된 바와 같이 각각 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구되거나, 도 8b에 도시된 바와 같이 발광 다이오드(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 각각의 발광 다이오드(LD)의 사이에 개재되되, 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 상기 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 상기 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 다이오드(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)이 형성된 각각의 발광 영역(EMA)에는 복수의 발광 다이오드들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 다이오드들(LD)이 공급되고, 상기 발광 다이오드들(LD) 중 적어도 일부는 오목부들(RCS)의 내부에 정렬될 수 있다.
예를 들어, 각각의 오목부(RCS)의 내부에는 적어도 하나의 발광 다이오드(LD)가 배치될 수 있다. 일 예로, 상기 발광 다이오드(LD)는, 절연 패턴(INP)의 오목부(RCS) 상에서 제1 절연층(INS1) 상에 배치되어, 절연 패턴(INP)의 오목부(RCS) 및/또는 그 상부에 위치한 제1 및 제2 전극들(ELT1, ELT2)의 경사면(또는, 곡면)에 의해 둘러싸일 수 있다. 즉, 실시예에 따라, 절연 패턴(INP)의 오목부(RCS)와 제1 및 제2 전극들(ELT1, ELT2)이 상기 발광 다이오드(LD)의 측면을 전면적으로 둘러쌀 수 있다. 이에 따라, 상기 발광 다이오드(LD)로부터 방출되는 빛이 절연 패턴(INP)의 오목부(RCS)와 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어, 발광 장치 및 이를 포함하는 표시 장치의 정면 방향(일 예로, 영상이 표시되는 전면 방향)으로 진행할 수 있다.
특히, 오목부들(RCS)에 배치되는 발광 다이오드들(LD) 중, 소정의 오차 각도 범위를 포함하여 제1 방향(DR1)으로 배열된 발광 다이오드(LD)의 제1 단부(EP1)는, 절연 패턴(INP)에 의해 제1 전극(ELT1)에 형성된 경사면(또는, 곡면)과 마주하도록 배치될 수 있다. 또한, 상기 발광 다이오드(LD)의 제2 단부(EP2)는, 절연 패턴(INP)에 의해 제2 전극(ELT2)에 형성된 경사면(또는, 곡면)과 마주하도록 배치될 수 있다. 각각의 발광 다이오드(LD)는 제1 및 제2 단부들(EP1, EPT2)을 통해 빛을 방출하며, 따라서 상기 발광 다이오드(LD)로부터 방출되는 빛이 보다 정면 방향(일 예로, 도 8a 내지 도 9의 단면도에서 베이스 층(BSL)의 상부 방향)으로 향할 수 있다. 또한, 각각의 발광 영역(EMA)에 배치되는 적어도 하나의 발광 다이오드(LD)가 제1 및 제2 전극들(ELT1, ELT2)의 사이에, 사선 방향 등으로 배치되더라도, 상기 발광 다이오드(LD)가 오목부(RCS)의 내부에 위치할 경우, 상기 발광 다이오드(LD)로부터 방출되는 빛이 보다 정면 방향으로 향할 수 있다. 이러한 본 발명의 실시예에 의하면, 발광 다이오드들(LD)로부터 방출되는 광을 원하는 방향으로 보다 많이 방출할 수 있다. 이에 따라, 각각의 발광 영역(EMA)으로부터 방출되는 광의 효율을 향상시킬 수 있다.
제2 절연층(INS2)은, 발광 다이오드들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 적어도 하나의 발광 다이오드(LD)의 상부에 배치되며, 상기 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 상기 발광 다이오드(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 상기 발광 다이오드(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 제2 절연층(INS2)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
한편, 도 8a 및 도 8b에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 공간은 제2 절연층(INS2)을 형성하는 과정에서 채워질 수도 있다. 일 예로, 제1 절연층(INS1)이 적어도 한 층의 무기 절연막으로 구성될 경우, 상기 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 하부면의 프로파일을 따라 오목하게 형성될 수 있다. 이러한 제1 절연층(INS1) 상에, 상기 제1 절연층(INS1)에 형성된 홈의 폭보다 큰 길이를 가지는 발광 소자들(LD)이 가로 방향으로 배치될 경우, 상기 발광 소자들(LD)과 제1 절연층(INS1)의 사이에는 이격 공간이 형성될 수 있다. 다만, 상기 공간은, 후속 공정 단계, 일 예로 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하는 공정 단계에서, 상기 제2 절연층(INS2)을 형성하기 위한 절연 물질이 유입되면서 채워질 수도 있다. 이와 같이 제2 절연층(INS2)의 일부가 발광 소자들(LD)의 하부로 유입되어 발광 소자들(LD) 하부의 공간을 채우게 되면, 상기 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 8a에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 8b에 도시된 바와 같이 서로 다른 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 다른 공정에서, 동일 또는 상이한 도전 물질을 이용하여 형성될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)이 서로 다른 층에 배치될 경우, 보다 하부 층에 배치된 컨택 전극, 일 예로 제1 컨택 전극(CNE1) 상에는 적어도 한 층의 절연층(일 예로, 제4 절연층(INS4))이 형성될 수 있다.
이러한 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2)을 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결한다.
예를 들어, 제1 컨택 전극(CNE1)은, 각각의 제1 전극(ELT1)과 접촉되도록 상기 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역(일 예로, 제1 컨택부(CNT1)) 상에서 상기 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 제1 전극(ELT1)에 인접한 적어도 하나의 발광 다이오드(LD), 일 예로 복수의 발광 다이오드들(LD) 각각의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 다이오드들(LD) 각각의 제1 단부(EP1)와 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 상기 발광 다이오드들(LD) 각각의 제1 단부(EP1)가 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 각각의 제2 전극(ELT2)과 접촉되도록 상기 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역(일 예로, 제2 컨택부(CNT2)) 상에서 상기 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제2 전극(ELT2)에 인접한 적어도 하나의 발광 다이오드(LD), 일 예로 복수의 발광 다이오드들(LD) 각각의 제2 단부(EP2)와 접촉되도록 상기 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 다이오드들(LD) 각각의 제2 단부(EP2)와 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 상기 발광 다이오드들(LD) 각각의 제2 단부(EP2)가 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
한편, 도 6a의 실시예에서와 같이 제1 및 제2 컨택 전극들(CNE1, CNE2)이 제공되지 않을 경우, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 직접 접촉될 수도 있다. 이 경우, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2)과 제1 및 제2 전극들(ELT1, ELT2)의 사이에는 제1 절연막(INS1)이 개재되지 않을 수도 있다.
제3 절연층(INS3)은, 절연 패턴(INP), 제1 및 제2 전극들(ELT1, ELT2), 발광 다이오드들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 상기 절연 패턴(INP), 제1 및 제2 전극들(ELT1, ELT2), 발광 다이오드들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 베이스 층(BSL)의 일면 상에 형성 및/또는 배치될 수 있다. 실시예에 따라, 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있다.
실시예에 따라, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 상기 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)은 서로 다른 절연 물질을 포함하거나, 또는 상기 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6b의 Ⅲ~Ⅲ'선에 대응하는 단면의 일 실시예를 나타낸다. 실시예에 따라, 도 10에서는 화소 회로층(PCL)에 배치되는 일부 회로 소자 및/또는 배선을 도시함과 아울러, 상기 화소 회로층(PCL)과 그 상부의 표시 소자층(일 예로, 광원 유닛(LSU)을 구성하는 발광 다이오드들(LD)이 배치되는 층)(DPL)과의 연결 구조를 도시하였다. 도 10에서, 도 6a 내지 도 9와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6a 내지 도 10을 참조하면, 본 발명의 일 실시예에 의한 발광 장치는, 베이스 층(BSL)과 표시 소자층(DPL)의 사이에 배치된 화소 회로층(PCL)을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 형성되고, 표시 소자층(DPL)은 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 형성될 수 있다.
화소 회로층(PCL)은 표시 소자층(DPL)을 제어하기 위한 화소 회로, 일 예로, 도 5a 내지 도 5c 등에 도시된 어느 하나의 화소 회로(PXC) 및/또는 이에 연결되는 배선들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 도 5a의 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 또한, 상기 화소 회로층(PCL)은 도 5a 내지 도 5c 등에 도시된 스토리지 커패시터(Cst)와, 각각의 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 각종 전원선들(일 예로, 제1 및 제2 전원선들(PL1, PL2))을 더 포함할 수 있다.
실시예에 따라, 각각의 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
추가적으로, 화소 회로층(PCL)은 복수의 절연층들을 포함한다. 일 예로, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션막(PSV)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 적어도 일부의 트랜지스터의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 선택적으로 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 포함한다. 한편, 실시예에 따라 도 10에서는 제1 및 제2 트랜지스터들(T1, T2) 각각이, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(ET1, ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연층(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 각각의 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터는 어느 하나의 화소 전극에 연결될 수 있다. 일 예로, 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 광원 유닛(LSU)의 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 제1 및 제2 트랜지스터들(T1, T2)의 게이트 전극들(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)에 전기적으로 연결될 수 있다. 다만, 제2 전원선(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 적어도 하나의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, EPT2)의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 또한, 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들면, 표시 소자층(DPL)은 각각의 발광 영역(EMA)에 배치된 절연 패턴(INP)과, 상기 절연 패턴(INP) 상에 배치된 적어도 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 복수의 발광 다이오드들(LD)을 포함하며, 상기 발광 다이오드들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 선택적으로 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 표시 소자층(DPL)은 순차적으로 배치된 제1 내지 제3 절연층들(INS1, INS2, INS3)을 포함하며, 도 8b에 도시된 제4 절연층(INS4)을 선택적으로 더 포함할 수 있다. 표시 소자층(DPL)의 구조는, 도 6a 내지 도 9를 참조하여 상세히 설명하였으므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 6a 내지 도 10의 실시예에 의하면, 제1 및 제2 전극들(ELT1, ELT2)의 하부에는, 적어도 하나의 오목부(RCS), 일 예로, 복수의 오목부들(RCS)을 구비한 절연 패턴(INP)이 배치된다. 그리고, 오목부들(RCS) 중 적어도 하나의 내부에는 적어도 하나의 발광 다이오드(LD)가 배치되며, 상기 발광 다이오드(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 단부들(EP1, EP2)을 포함하여 상기 발광 다이오드(LD)의 측면은 절연 패턴(INP) 및 제1 및 제2 전극들(ELT1, ELT2)에 의해 둘러싸일 수 있다. 이에 따라, 각각의 발광 영역(EMA)으로부터 방출되는 광의 효율을 향상시킬 수 있다.
또한, 절연 패턴(INP)이 오목부(RCS)를 포함함으로써, 발광 다이오드들(LD)을 발광 영역(EMA)에 공급하는 과정에서 상기 발광 다이오드들(LD)과 함께 공급된 용매를 제거할 때, 발광 다이오드들(LD)이 각각의 오목부(RCS)의 내부에 보다 집중적으로 배치될 수 있다. 이에 따라, 발광 다이오드들(LD)을 원하는 영역에 보다 용이하게 배치할 수 있다.
추가적으로, 도 6a 내지 도 10의 실시예에 의하면, 제1 및 제2 전극들(ELT1, ELT2)은 오목부들(RCS)에 대응하는 영역에서 절연 패턴(INP)의 형상에 대응하는 제1 및 제2 절곡부들(BP1, BP2)을 포함할 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 절곡부들(BP1, BP2)을 포함하게 되면, 각각의 발광 영역(EMA)에 발광 다이오드들(LD)을 공급하고 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압을 인가하여 상기 발광 다이오드들(LD)의 정렬을 위한 전계를 형성할 때, 상기 전계가 제1 및 제2 절곡부들(BP1, BP2)의 주변에 보다 집중될 수 있다. 이에 따라, 발광 다이오드들(LD)의 정렬 효율을 높일 수 있다. 즉, 본 발명의 실시예에 의하면, 보다 많은 개수의 발광 다이오드들(LD)을 원하는 위치에 보다 효과적으로 정렬할 수 있게 된다. 이에 따라, 발광 다이오드들(LD)의 정렬도를 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛(LSU)을 포함하는 화소(PXL)의 실시예를 나타낸다. 도 12는 도 11의 실시예에 의한 절연 패턴(INP)을 나타내는 평면도이다. 도 13a 및 도 13b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11의 Ⅳ~Ⅳ'선에 대응하는 단면의 서로 다른 실시예를 나타낸다. 도 14는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11의 Ⅴ~Ⅴ'선에 대응하는 단면의 일 실시예를 나타낸다. 도 15는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11의 Ⅵ~Ⅵ'선에 대응하는 단면의 일 실시예를 나타낸다. 도 11 내지 도 15의 실시예에서, 도 6a 내지 도 10의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11 내지 도 15를 참조하면, 절연 패턴(INP)은 적어도 하나의 개구부(OPN)를 포함할 수 있다. 일 예로, 절연 패턴(INP)은 각각의 오목부(RCS)에 대응하는 복수의 개구부들(OPN)을 포함할 수 있다.
예를 들어, 도 6a 내지 도 10의 실시예에 의한 각각의 오목부(RCS)는, 도 11 내지 도 15에 도시된 바와 같이 개구부(OPN)를 포함하도록 변경될 수 있다. 일 예로, 각각의 오목부(RCS)의 바닥면이 개구됨으로써, 상기 오목부(RCS)가 개구부(OPN)를 포함할 수 있다.
상술한 실시예에서도, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 발광 다이오드들(LD)의 측면은 절연 패턴(INP) 및 제1 및 제2 전극들(ELT1, ELT2)에 의해 둘러싸일 수 있다. 이에 따라, 각각의 발광 영역(EMA)으로부터 방출되는 광의 효율을 향상시킬 수 있다.
또한, 절연 패턴(INP)이 오목부(RCS)를 포함함으로써, 발광 다이오드들(LD)을 각각의 오목부(RCS)의 내부에 보다 집중적으로 배치함과 더불어, 발광 다이오드들(LD)의 정렬 효율을 보다 높일 수 있다. 이에 따라, 발광 다이오드들(LD)의 정렬도를 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛(LSU)을 포함하는 화소(PXL)의 실시예를 나타낸다. 도 17은 도 16의 실시예에 의한 절연 패턴(INP')을 나타내는 평면도이다. 도 18은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 도 16 및 도 17의 절연 패턴(INP')과 관련한 변경 실시예를 나타낸다. 도 16 내지 도 18에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 16 내지 도 18을 참조하면, 절연 패턴(INP')은 사각형상의 오목부(RCS')를 포함할 수 있다. 일 예로, 절연 패턴(INP')은 각각이 정사각 형상을 가지는 복수의 오목부들(RCS')을 포함할 수 있다. 또한, 실시예에 따라, 적어도 하나의 오목부(RCS')는 개구부(OPN')를 선택적으로 포함할 수 있다. 실시예에 따라, 각각의 개구부(OPN')는 각각의 오목부(RCS')에 대응하는 형상을 가질 수 있다. 일 예로, 상기 개구부(OPN')는 각각의 오목부(RCS')에 대응하는 크기를 가지며 정사각 형상을 가질 수 있다.
도 19는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛(LSU)을 포함하는 화소(PXL)의 실시예를 나타낸다. 도 20은 도 19의 실시예에 의한 절연 패턴(INP")을 나타내는 평면도이다. 도 21은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 도 19 및 도 20의 절연 패턴(INP")과 관련한 변경 실시예를 나타낸다. 도 19 내지 도 21에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 19 내지 도 21을 참조하면, 절연 패턴(INP")은 마름모 형상의 오목부(RCS")를 포함할 수 있다. 일 예로, 절연 패턴(INP")은 각각이 마름모 형상을 가지는 복수의 오목부들(RCS")을 포함할 수 있다. 또한, 실시예에 따라, 적어도 하나의 오목부(RCS")는 개구부(OPN")를 선택적으로 포함할 수 있다. 실시예에 따라, 각각의 개구부(OPN")는 각각의 오목부(RCS")에 대응하는 형상을 가질 수 있다. 일 예로, 상기 개구부(OPN")는 각각의 오목부(RCS")에 대응하는 크기를 가지며 마름모 형상을 가질 수 있다.
도 6a 내지 도 21의 실시예들에서와 같이, 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")의 형상은 다양하게 변경될 수 있다. 일 예로, 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")는 원 형상, 정사각 형상 또는 마름모 형상을 가질 수 있다. 또한, 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")는, 그 외에 다른 형상을 가질 수 있다. 예를 들어, 본 발명의 다른 실시예에서는, 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")가 타원 형상을 가지거나, 정사각 형상 및 마름모 형상을 제외한 다른 다각 형상을 가질 수 있다. 또는, 본 발명의 또 다른 실시예에서는, 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")가, 원 또는 타원 형상과 다각 형상이 결합된 형상, 일 예로, 직선의 변과 곡선의 변을 복합적으로 포함하는 형상을 가질 수도 있다.
또한, 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")의 크기는 다양하게 변경될 수 있다. 예를 들어, 각각의 발광 영역(EMA), 제1 및 제2 전극들(ELT1, ELT2) 및/또는 발광 다이오드들(LD)의 크기나 구조 등에 따라 각각의 오목부(RCS, RCS', RCS") 및/또는 개구부(OPN, OPN', OPN")의 크기가 다양하게 변경될 수 있다.
도 22는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성된 광원 유닛(LSU)을 포함하는 화소(PXL)의 실시예를 나타낸다. 도 23은 도 22의 실시예에 의한 반사 전극(REF)을 나타내는 평면도이다. 도 24는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 22의 Ⅶ~Ⅶ'선에 대응하는 단면의 일 실시예를 나타낸다. 도 22 내지 도 24에서, 앞서 설명한 실시예들, 일 예로 도 6a 내지 도 10의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 22 내지 도 24를 참조하면, 본 발명의 일 실시예에 의한 발광 장치 및 이를 포함하는 화소(PXL)는, 발광 다이오드들(LD)의 주변에 배치된 반사 전극(또는, 반사성 패턴층)(REF)을 더 포함할 수 있다.
일 실시예에서, 반사 전극(REF)은 발광 다이오드들(LD)과 인접하도록 제1 절연층(INS1) 상에 배치되며, 상기 발광 다이오드들(LD)에 대응하는 개구부(OPNr)를 포함할 수 있다. 일 예로, 반사 전극(REF)은, 각각 적어도 하나의 오목부(RCS)와 부분적으로 중첩되는 적어도 하나의 개구부(OPNr)를 포함할 수 있다.
예를 들어, 반사 전극(REF)은, 제1 및 제2 전극들(ELT1, ELT2)과 교차하는 방향을 따라 연장되는 적어도 하나의 제1 방향 패턴부(PAT1)를 포함할 수 있다. 일 예로, 반사 전극(REF)은, 제1 및 제2 전극들(ELT1, ELT2)과 직교하도록 각각 제1 방향(DR1)을 따라 연장되며 서로 평행하게 배치되는 복수의 제1 방향 패턴부들(PAT1)을 포함할 수 있다. 또한, 상기 반사 전극(REF)은, 제1 방향 패턴부들(PAT1)을 서로 연결하는 제2 방향 패턴부들(PAT2)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 방향 패턴부들(PAT1, PAT2)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 반사 전극(REF)은 제1 및 제2 전극들(ELT1, ELT2) 및 발광 다이오드들(LD)로부터 전기적으로 격리될 수 있다. 이를 위해, 반사 전극(REF)의 상부에는 제5 절연층(INS5)이 배치될 수 있다. 이러한 반사 전극(REF)은 플로우팅되어 전기적으로 격리된 상태를 유지하거나, 또는 소정의 레퍼런스 전원에 연결될 수 있다.
도 22 내지 도 24의 실시예에 의하면, 발광 다이오드들(LD)의 주변에 추가적인 반사 전극(REF)을 형성함으로써, 상기 발광 다이오드들(LD)로부터 방출되는 광의 반사율을 높일 수 있다. 일 예로, 제2 방향(DR2) 상에서도, 발광 다이오드들(LD)로부터 방출되는 광의 반사율을 높일 수 있다. 이에 따라, 각각의 발광 영역(EMA)에서 방출되는 광의 효율을 더욱 향상시킬 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 발광 영역;
    상기 발광 영역에 배치되며, 적어도 하나의 오목부와, 상기 오목부를 둘러싸는 돌출부를 포함하는 절연 패턴;
    상기 절연 패턴 상에 배치되며, 상기 오목부의 제1 영역과 상기 제1 영역 주변의 돌출부와 중첩되는 제1 전극;
    제1 방향을 따라 상기 제1 전극으로부터 소정 간격 이격되도록 상기 절연 패턴 상에 배치되며, 상기 오목부의 제2 영역과 상기 제2 영역 주변의 돌출부와 중첩되는 제2 전극; 및
    상기 오목부의 내부에 배치되며, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는 발광 다이오드를 포함하는 발광 장치.
  2. 제1항에 있어서,
    상기 오목부는, 상기 돌출부에 인접한 가장자리 영역에서 소정 각도 범위의 기울기를 가진 경사면을 포함하는 발광 장치.
  3. 제2항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 경사면의 상단부와 하단부 상에서 꺾인 형태의 절곡부를 포함하는 발광 장치.
  4. 제1항에 있어서,
    상기 오목부는, 평면 상에서 보았을 때, 원 형상, 타원 형상, 다각 형상, 또는 이들이 결합된 형상을 가지는 발광 장치.
  5. 제1항에 있어서,
    상기 오목부는, 개구부를 포함하는 발광 장치.
  6. 제1항에 있어서,
    상기 오목부는, 상기 제1 방향을 따라 상기 발광 다이오드의 길이보다 큰 폭을 가지는 발광 장치.
  7. 제1항에 있어서,
    상기 오목부는, 상기 제1 방향과, 상기 제1 방향에 직교하는 제2 방향을 따라 동일한 폭을 가지는 발광 장치.
  8. 제1항에 있어서,
    상기 발광 다이오드는 길이 방향의 양단에 위치한 제1 단부 및 제2 단부를 포함하는 막대형 발광 다이오드인 발광 장치.
  9. 제8항에 있어서,
    상기 발광 다이오드의 상기 제1 단부 및 상기 제1 전극의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 다이오드의 상기 제2 단부 및 상기 제2 전극의 일 영역 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 발광 장치.
  10. 제1항에 있어서,
    상기 제1 및 제2 전극들과 상기 발광 다이오드의 사이에 개재되며, 상기 제1 및 제2 전극들 각각의 일 영역을 노출하는 제1 절연층을 더 포함하는 발광 장치.
  11. 제10항에 있어서,
    상기 발광 다이오드와 인접하도록 상기 제1 절연층 상에 배치되며, 상기 발광 다이오드에 대응하는 개구부를 포함한 반사 전극을 더 포함하는 발광 장치.
  12. 제10항에 있어서,
    상기 제1 전극 및 상기 제2 전극은, 각각 상기 제1 방향과 교차하는 제2 방향을 따라 연장되며,
    상기 반사 전극은, 상기 제1 전극 및 상기 제2 전극과 교차하도록 상기 제1 방향을 따라 연장되는 적어도 하나의 제1 방향 패턴부를 포함하는 발광 장치.
  13. 제1항에 있어서,
    상기 절연 패턴은, 소정 간격으로 분산된 다수의 오목부들을 포함하며,
    상기 오목부들 각각의 내부에는, 적어도 하나의 발광 다이오드가 배치된 발광 장치.
  14. 표시 영역; 및
    상기 표시 영역에 배치된 화소를 포함하며,
    상기 화소는,
    각각의 발광 영역에 배치되며, 적어도 하나의 오목부와, 상기 오목부를 둘러싸는 돌출부를 포함하는 절연 패턴;
    상기 절연 패턴 상에 배치되며, 상기 오목부의 제1 영역과 상기 제1 영역 주변의 돌출부와 중첩되는 제1 전극;
    제1 방향을 따라 상기 제1 전극으로부터 소정 간격 이격되도록 상기 절연 패턴 상에 배치되며, 상기 오목부의 제2 영역과 상기 제2 영역 주변의 돌출부와 중첩되는 제2 전극; 및
    상기 오목부의 내부에 배치되며, 상기 제1 전극과 상기 제2 전극의 사이에 전기적으로 연결되는 발광 다이오드를 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 오목부는, 상기 돌출부에 인접한 가장자리 영역에서 소정 각도 범위의 기울기를 가진 경사면을 포함하며,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 경사면의 상단부와 하단부 상에서 꺾인 형태의 절곡부를 포함하는 표시 장치.
  16. 제14항에 있어서,
    상기 오목부는, 평면 상에서 보았을 때, 원 형상, 타원 형상, 다각 형상, 또는 이들이 결합된 형상을 가지는 표시 장치.
  17. 제14항에 있어서,
    상기 오목부는, 개구부를 포함하는 표시 장치.
  18. 제14항에 있어서,
    상기 오목부는, 상기 제1 방향을 따라 상기 발광 다이오드의 길이보다 큰 폭을 가지는 표시 장치.
  19. 제14항에 있어서,
    상기 화소는,
    상기 제1 및 제2 전극들과 상기 발광 다이오드의 사이에 개재되며, 상기 제1 및 제2 전극들 각각의 일 영역을 노출하는 개구부를 포함한 제1 절연층; 및
    상기 발광 다이오드와 인접하도록 상기 제1 절연층 상에 배치되며, 상기 발광 다이오드에 대응하는 개구부를 포함한 반사 전극 중 적어도 하나를 더 포함하는 표시 장치.
  20. 제14항에 있어서,
    상기 절연 패턴은, 상기 발광 영역에 소정 간격으로 분산된 다수의 오목부들을 포함하며,
    상기 오목부들 각각의 내부에는, 적어도 하나의 발광 다이오드가 배치된 표시 장치.
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