WO2020209484A1 - 화소, 이를 구비한 표시 장치 및 그의 제조 방법 - Google Patents

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이원호
강종혁
임현덕
조현민
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Definitions

  • Embodiments of the present invention relate to a pixel, a display device including the same, and a method of manufacturing the same.
  • a technology for manufacturing a microscopic light emitting device using a material having a highly reliable inorganic crystal structure and manufacturing a light emitting device using the light emitting device has been developed.
  • technologies for manufacturing a plurality of micro-light emitting devices having a size as small as nanoscale to micro-scale, and configuring light sources of various light-emitting devices such as pixels of a display device by using the micro-light emitting devices have been developed.
  • the technical problem to be achieved by the present invention is to provide a pixel including a light emitting element, a display device including the same, and a manufacturing method thereof.
  • a pixel according to an exemplary embodiment of the present invention includes a plurality of electrode pairs including first and second sub-electrodes which are sequentially arranged along a first direction, each of which is successively arranged along the first direction; A plurality of light-emitting elements electrically connected between the first and second sub-electrodes of each electrode pair; A first connection electrode electrically connected between the first sub-electrode of the first electrode pair and the first power source; And a second connection electrode electrically connected between the second sub-electrode of the last electrode pair and the second power source.
  • the second sub-electrodes of the remaining electrode pairs excluding the last electrode pair are disposed to be spaced apart from the first sub-electrodes of the subsequent electrode pair with at least one first or second sub-electrode therebetween, and the second sub-electrode of the subsequent electrode pair. 1 It is electrically connected to the sub electrode.
  • the two electrode pairs that are continuously arranged among the electrode pairs are first and second sub-electrodes constituting each electrode pair so that each of the first sub-electrodes or each of the second sub-electrodes are adjacent to each other.
  • the electrodes may be arranged in opposite directions to each other.
  • the first and second sub-electrodes constituting each odd-numbered electrode pair among the electrode pairs are sequentially disposed along the first direction, and each of the electrode pairs constitutes an even-numbered electrode pair.
  • the first and second sub-electrodes may be arranged in reverse order along the first direction.
  • each of the light emitting devices includes: a first end electrically connected to the first sub-electrode of the one electrode pair; And a second end electrically connected to the second sub-electrode of the electrode pair.
  • each of the light-emitting elements are a P-type end and an N-type end, respectively, and each of the light-emitting elements is between the first and second sub-electrodes of the one electrode pair. Can be connected in the forward direction.
  • the pixel is a plurality of first contact electrodes that are individually disposed on the first sub-electrodes of each of the electrode pairs to electrically connect each first sub-electrode to a first end of an adjacent light emitting device ; And a plurality of second contact electrodes individually disposed on the second sub-electrodes of each of the electrode pairs to electrically connect each second sub-electrode to a second end of an adjacent light emitting device.
  • the second sub-electrodes of the electrode pairs other than the last electrode pair may be electrically connected to the first sub-electrodes of the subsequent electrode pairs through respective intermediate connection electrodes.
  • each of the intermediate connection electrodes may integrally extend from any one of the second sub-electrode of the remaining electrode pair and the first sub-electrode of the subsequent electrode pair.
  • the first or second contact electrode disposed on the other sub-electrode of the second sub-electrode of the remaining electrode pair and the first sub-electrode of the subsequent electrode pair crosses the first direction. It may include a protrusion protruding along the second direction and electrically connected to each of the intermediate connection electrodes.
  • each of the first and second sub-electrodes of the electrode pairs includes a reflective electrode layer including a reflective conductive material, and each of the first and second contact electrodes is transparent including a transparent conductive material. It may include an electrode layer.
  • the pixel includes a light-emitting area in which the electrode pairs and the light-emitting elements are disposed and is surrounded by an opaque bank, and the first direction may be a longitudinal direction of the light-emitting area.
  • the electrode pairs are composed of three or more electrode pairs, and the light-emitting elements may be distributed and disposed at three or more series stages including each electrode pair to be connected to each other in a series/parallel mixed structure.
  • the pixel includes a light-emitting area in which the electrode pairs and the light-emitting elements are disposed and is surrounded by an opaque bank, and the first direction may be a transverse direction of the light-emitting area.
  • the electrode pairs may be composed of two or more electrode pairs including first and second sub-electrodes respectively extending in the longitudinal direction of the light emitting area.
  • the pixel includes: a first dummy electrode disposed adjacent to the first electrode pair and electrically isolated; And at least one of second dummy electrodes disposed adjacent to the last electrode pair and electrically isolated.
  • the pixel may further include a plurality of partition walls disposed under at least one of the first and second sub-electrodes of the electrode pairs, respectively.
  • some of the barrier ribs are, respectively, in common with two first or second sub-electrodes continuously disposed along the first direction among the first and second sub-electrodes of the electrode pairs. It may be disposed under the two first or second sub-electrodes to overlap.
  • the barrier ribs may be individually separated and disposed under each of the first and second sub-electrodes of the electrode pairs.
  • a display device includes pixels disposed in the display area.
  • the pixels may include a plurality of electrode pairs including a first sub-electrode and a second sub-electrode sequentially arranged along a first direction, each of which is successively disposed along the first direction; A plurality of light-emitting elements electrically connected between the first and second sub-electrodes of each electrode pair; A first connection electrode electrically connected between the first sub-electrode of the first electrode pair and the first power source; And a second connection electrode electrically connected between the second sub-electrode of the last electrode pair and the second power source.
  • the second sub-electrodes of the remaining electrode pairs excluding the last electrode pair of the pixel are disposed to be spaced apart from the first sub-electrode of the subsequent electrode pair with at least one first or second sub-electrode therebetween, and the subsequent electrode pair Is electrically connected to the first sub-electrode.
  • a method of manufacturing a display device includes a plurality of electrode pairs including a pair of first and second sub-electrodes, respectively, and sequentially arranged along a first direction in a light emitting area of each pixel, And forming first and second alignment lines connected to first and second sub-electrodes of the electrode pairs, respectively; Supplying a plurality of light-emitting elements to the light-emitting region and supplying alignment signals to the first and second alignment lines to align the light-emitting elements; Separately separating the first and second sub-electrodes; And reconnecting the first and second sub-electrodes so that the aligned light emitting elements are connected in a forward direction between the first and second sub-electrodes of each electrode pair.
  • each double electrode by continuously arranging first or second sub-electrodes of successive electrode pairs and integrally connecting the first or second sub-electrodes of the successive electrode pairs Form a pattern.
  • each of the double electrode patterns is separated into respective first or second sub-electrodes.
  • a display device having the same, and a method of manufacturing the same, a light source unit is constructed by efficiently utilizing the light emitting elements supplied to the emission area of each pixel, and the light source unit is constructed.
  • Light-emitting elements may be more evenly arranged between the electrode pairs. Accordingly, while improving the luminous efficiency and luminance of each pixel, the defective rate can be reduced.
  • FIGS. 1A and 1B are perspective and cross-sectional views illustrating a light emitting device according to an embodiment of the present invention.
  • FIGS. 2A and 2B are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment of the present invention.
  • 3A and 3B are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment of the present invention.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • 5A to 5G are circuit diagrams each illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIGS. 6A and 6B are circuit diagrams each illustrating a pixel according to an exemplary embodiment of the present invention. As an example, exemplary embodiments of each pixel in which an open defect occurs due to different causes are illustrated.
  • FIG. 7 is a plan view illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 8 to 11 are plan views each illustrating a pixel according to an exemplary embodiment of the present invention, and as an example, show different exemplary embodiments of the pixel of FIG. 7.
  • FIG. 12A to 12D are cross-sectional views illustrating a pixel according to an exemplary embodiment of the present invention, respectively, illustrating different exemplary embodiments of a cross section of a pixel corresponding to lines I to I'of FIG. 11.
  • FIG. 13 is a cross-sectional view illustrating a pixel according to an exemplary embodiment of the present invention. As an example, a cross-sectional view of a pixel corresponding to lines II to II' of FIG. 11 is illustrated.
  • FIG. 14 and 15 are plan views, respectively, illustrating a pixel according to an exemplary embodiment of the present invention, and as an example, show different exemplary embodiments of the pixel of FIG. 7.
  • 16A to 16D are plan views sequentially illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention, and as an example, illustrate an embodiment of a method of manufacturing a display device including a pixel of FIG. 11.
  • 1A and 1B, 2A and 2B, and 3A and 3B are perspective and cross-sectional views, respectively, illustrating a light emitting device LD according to an exemplary embodiment of the present invention.
  • 1A to 3B illustrate a rod-shaped light emitting device LD having a circular column shape, but the type and/or shape of the light emitting device LD according to the present invention is not limited thereto.
  • a light emitting device LD includes a first conductivity type semiconductor layer 11 and a second conductivity type semiconductor layer 13, and the first and It includes an active layer 12 interposed between the second conductivity type semiconductor layers 11 and 13.
  • the light emitting device LD may include a first conductivity type semiconductor layer 11, an active layer 12, and a second conductivity type semiconductor layer 13 sequentially stacked along the length L direction.
  • the light emitting device LD may be provided in a bar shape extending along one direction.
  • the extending direction of the light emitting element LD is the length L direction
  • the light emitting element LD may have one end and the other end along the length L direction.
  • one of the first and second conductivity type semiconductor layers 11 and 13 may be disposed at one end of the light emitting device LD.
  • the other one of the first and second conductivity type semiconductor layers 11 and 13 may be disposed at the other end of the light emitting device LD.
  • the light emitting device LD may be a rod-shaped light emitting diode manufactured in a rod shape on a wafer substrate through an etching method, but is not limited thereto.
  • the term "rod-shaped” is a rod-like shape that is long in the length (L) direction (that is, an aspect ratio is greater than 1), such as a circular column or a polygonal column, or a bar-like shape. shape), and the shape of the cross-section is not particularly limited.
  • the length L of the light emitting element LD may be larger than the diameter D (or the width of the cross section).
  • the light emitting device LD may have a size as small as nanoscale to microscale.
  • each of the light emitting devices LD may have a diameter (D) and/or a length (L) in the nanoscale to microscale range.
  • the size of the light emitting device LD in the present invention is not limited thereto.
  • the size of the light-emitting element LD may be variously changed according to design conditions of various devices that use the light-emitting device using the light-emitting device LD as a light source, for example, a display device.
  • the first conductivity-type semiconductor layer 11 may include at least one N-type semiconductor layer, for example.
  • the first conductivity type semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and is doped with a first conductivity type dopant such as Si, Ge, Sn, etc. It may include an N-type semiconductor layer.
  • the material constituting the first conductivity type semiconductor layer 11 is not limited thereto, and the first conductivity type semiconductor layer 11 may be formed of various other materials.
  • the active layer 12 is disposed on the first conductivity type semiconductor layer 11 and may be formed in a single or multi-quantum well (MQW) structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and/or under the active layer 12.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the light-emitting element LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting element LD, the electron-hole pairs are coupled in the active layer 12 to cause the light emitting element LD to emit light.
  • the light-emitting element LD can be used as a light source for various light-emitting devices including pixels of a display device.
  • the second conductivity type semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first conductivity type semiconductor layer 11.
  • the second conductivity-type semiconductor layer 13 may include at least one P-type semiconductor layer.
  • the second conductivity-type semiconductor layer 13 includes at least one semiconductor material among InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and a P-type semiconductor layer doped with a second conductivity-type dopant such as Mg It may include.
  • the material constituting the second conductivity type semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductivity type semiconductor layer 13.
  • the light emitting device LD may further include an insulating film INF provided on the surface.
  • the insulating film INF may be formed on the surface of the light emitting device LD so as to surround at least the outer circumferential surface of the active layer 12, and in addition, one region of the first and second conductivity type semiconductor layers 11 and 13 is further formed. I can surround it.
  • the insulating film INF may expose both ends of the light emitting device LD having different polarities.
  • the insulating film INF is formed at one end of each of the first and second conductivity type semiconductor layers 11 and 13 positioned at both ends of the light emitting device LD in the length L direction, for example, two bottom surfaces of a cylinder. (In FIGS. 1A and 1B, the upper and lower surfaces of the light emitting device LD) may be exposed without covering.
  • the insulating film INF may include at least one insulating material of silicon dioxide (SiO 2 ), silicon nitride (Si 3 N 4 ), aluminum oxide (Al 2 O 3 ) and titanium dioxide (TiO 2 )
  • SiO 2 silicon dioxide
  • Si 3 N 4 silicon nitride
  • Al 2 O 3 aluminum oxide
  • TiO 2 titanium dioxide
  • the constituent material of the insulating film INF is not particularly limited, and the insulating film INF may be made of various currently known insulating materials.
  • the light emitting device LD further includes additional components in addition to the first conductivity type semiconductor layer 11, the active layer 12, the second conductivity type semiconductor layer 13 and/or the insulating film INF. can do.
  • the light emitting device LD may include at least one phosphor layer, an active layer, or a semiconductor disposed on one end of the first conductive type semiconductor layer 11, the active layer 12 and/or the second conductive type semiconductor layer 13 A layer and/or an electrode layer may be additionally included.
  • the light emitting device LD may further include at least one electrode layer 14 disposed on one end side of the second conductivity type semiconductor layer 13 as shown in FIGS. 2A and 2B.
  • the light emitting device LD may further include at least one other electrode layer 15 disposed at one end side of the first conductivity type semiconductor layer 11 as shown in FIGS. 3A and 3B. have.
  • each of the electrode layers 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • each of the electrode layers 14 and 15 may include a metal or a metal oxide.
  • each of the electrode layers 14 and 15 is chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), oxides or alloys thereof, Indium Tin Oxide (ITO) , Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), and transparent electrode materials such as Indium Tin Zinc Oxide (ITZO) may be formed alone or in combination.
  • the electrode layers 14 and 15 may be substantially transparent or translucent. Accordingly, light generated by the light emitting device LD may pass through the electrode layers 14 and 15 and be emitted to the outside of the light emitting device LD.
  • the insulating film INF may or may not at least partially surround the outer circumferential surfaces of the electrode layers 14 and 15. That is, the insulating film INF may be selectively formed on the surface of the electrode layers 14 and 15. In addition, the insulating film INF is formed to expose both ends of the light emitting device LD having different polarities, and for example, at least one region of the electrode layers 14 and 15 may be exposed. Alternatively, in another embodiment, the insulating film INF may not be provided.
  • connection may mean a physical and/or electrical connection (or connection) generically. In addition, this may mean a direct and/or indirect connection (or connection) and an integral or non-integral connection.
  • the insulating film INF on the surface of the light-emitting element LD, surface defects of the light-emitting element LD can be minimized, thereby improving lifespan and efficiency.
  • the insulating film INF is formed on each light-emitting element LD, an undesired short circuit between the light-emitting elements LD is prevented even when a plurality of light-emitting elements LD are disposed in close contact with each other. It can be prevented from occurring.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a surface treatment process For example, when a plurality of light-emitting elements LD are mixed with a fluid solution (or a solvent) and supplied to each light-emitting area (for example, a light-emitting area of each pixel), the light-emitting elements LD
  • Each light emitting device LD may be surface-treated so that it can be uniformly dispersed without uneven aggregation in the solution.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the hydrophobic material may be a material containing fluorine to exhibit hydrophobicity.
  • the hydrophobic material may be applied to the light emitting devices LD in the form of a self-assembled monolayer (SAM).
  • SAM self-assembled monolayer
  • the hydrophobic material may include octadecyl trichlorosilane, fluoroalkyl trichlorosilane, perfluoroalkyl triethoxysilane, or the like.
  • the hydrophobic material may be a commercially available fluorine-containing material such as Teflon TM or Cytop TM , or a material corresponding thereto.
  • the light-emitting device including the light-emitting element LD described above can be used in various types of devices that require a light source, including a display device.
  • a display device For example, at least one micro-light-emitting device LD, for example, a plurality of micro-light-emitting devices LD each having a nano-scale or micro-scale size, is disposed in each pixel area of the display panel, and the micro-light-emitting device
  • the light source (or light source unit) of each pixel can be configured by using the fields LD.
  • the field of application of the light emitting element LD is not limited to the display device.
  • the light-emitting element LD may also be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device in particular, a display panel PNL provided in the display device is illustrated.
  • each of the pixels PXL of the display panel PNL may include at least one light emitting device LD.
  • the structure of the display panel PNL is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit for example, at least one of a scan driver and a data driver
  • a plurality of wires may be further disposed on the display panel PNL.
  • a display panel PNL may include a base layer BSL and a plurality of pixels PXL disposed on the base layer BSL.
  • the display panel PNL and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA. have.
  • pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may be disposed in a central area of the display panel PNL, and the non-display area NDA may be disposed in an edge area of the display panel PNL so as to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may constitute a screen on which an image is displayed.
  • the base layer BSL may constitute a base member of the display panel PNL.
  • the base layer (BSL) may be a rigid or flexible substrate or film, and its material or physical properties are not particularly limited.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, a flexible substrate made of plastic or metal (or a thin film), or an insulating film of at least one layer, and its material and/or physical properties are particularly It is not limited.
  • the base layer BSL may be transparent, but is not limited thereto.
  • the base layer BSL may be a transparent, translucent, opaque, or reflective base member.
  • the base layer BSL may be defined as the display area DA so that the pixels PXL are disposed, and the other area may be defined as the non-display area NDA.
  • the base layer BSL includes a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA disposed outside the display area DA.
  • Can include.
  • Various wires and/or built-in circuit units connected to the pixels PXL of the display area DA may be disposed in the non-display area NDA.
  • the pixels PXL may be disposed in each pixel area of the display area DA.
  • the pixels PXL may be arranged in the display area DA in a stripe or pentile arrangement structure, but the present invention is not limited thereto.
  • the pixels PXL may be arranged in the display area DA in various currently known arrangement structures.
  • Each pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, a first power source and a second power source).
  • a predetermined control signal eg, a scan signal and a data signal
  • a predetermined power source eg, a first power source and a second power source.
  • each pixel PXL is a light-emitting device LD according to any one of the embodiments of FIGS. 1A to 3B, for example, at least one having a size as small as nanoscale to microscale, respectively. It may include a micro-bar type light emitting device (LD).
  • LD micro-bar type light emitting device
  • the type of the light emitting element LD that can be used as a light source of the pixel PXL in the exemplary embodiment of the present invention is not limited thereto.
  • each pixel PXL may include a light emitting device having a core-shell structure manufactured by a growth method.
  • the light emitting device having a core-shell structure may be a light emitting device having a micro-core-shell structure having a size as small as nanoscale to microscale, but the size of the light emitting device having the core-shell structure is not limited thereto. Does not.
  • each pixel PXL may be configured as an active pixel.
  • the type, structure and/or driving method of the pixels PXL applicable to the display device of the present invention are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active display device of various structures and/or driving methods known at present.
  • FIGS. 5A to 5G are circuit diagrams each illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 5A to 5G illustrate different embodiments of a pixel PXL that can be applied to an active display device.
  • the types of the pixel PXL and the display device to which the exemplary embodiment of the present invention can be applied are not limited thereto.
  • each pixel PXL illustrated in FIGS. 5A to 5G may be any one of pixels PXL provided in the display panel PNL of FIG. 4, and the pixels PXL are They may have substantially the same or similar structure to each other.
  • a pixel PXL includes a light source unit LSU for generating light having a luminance corresponding to a data signal. Further, the pixel PXL may selectively further include a pixel circuit PXC for driving the light source unit LSU.
  • the light source unit LSU electrically connects the plurality of light emitting elements LD and the light emitting elements LD between the first power source VDD and the second power source VSS.
  • a first electrode ET1 and a second electrode ET2 may be included.
  • the light source unit LSU includes a first electrode ET1 connected to a first power source VDD, a second electrode ET2 connected to a second power source VSS, and the first and second A plurality of light-emitting elements LD connected in parallel in the same direction may be included between the two electrodes ET1 and ET2.
  • the first electrode ET1 may be an anode electrode
  • the second electrode ET2 may be a cathode electrode.
  • each of the light emitting elements LD has a P-type end connected to the first power VDD through at least the first electrode ET1 and a second power supply through at least the second electrode ET2. It may include an N-type end connected to the (VSS).
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting elements LD can emit light.
  • the first power source VDD may be set as a high-potential power source
  • the second power source VSS may be set as a low-potential power source.
  • a potential difference between the first and second power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting elements LD during the emission period of the pixel PXL.
  • the light emitting devices LD may be connected in parallel in the forward direction between the first and second power sources VDD and VSS through the first and second electrodes ET1 and ET2.
  • each light emitting element LD connected in the forward direction between the first and second power sources VDD and VSS constitutes each effective light source, and these effective light sources are gathered to form a light source unit LSU of the pixel PXL. ) Can be configured.
  • each pixel PXL may further include a pixel circuit PXC electrically connected between the first or second power sources VDD and VSS and the light source unit LSU.
  • a pixel circuit PXC electrically connected between the first or second power sources VDD and VSS and the light source unit LSU.
  • one end (for example, a P-type end) of the light emitting elements LD constituting each light source unit LSU is a first electrode ET1 ("first pixel electrode) of the light source unit LSU. It is commonly connected to the pixel circuit PXC through "), and may be electrically connected to the first power VDD through the pixel circuit PXC and the first power line PL1.
  • the other end (for example, the N-type end) of the light emitting elements LD is commonly connected to the second electrode ET2 (also referred to as “second pixel electrode”) of the light source unit LSU, and the The second electrode ET2 of the light source unit LSU and the second power line PL2 may be electrically connected to the second power source VSS.
  • the light-emitting elements LD may emit light with a luminance corresponding to a driving current supplied through the pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to a gray scale value of the frame data to the light source unit LSU.
  • the driving current supplied to the light source unit LSU may divide and flow to the light emitting elements LD connected in the forward direction. Accordingly, while each light emitting element LD emits light with a luminance corresponding to the current flowing therethrough, the light source unit LSU may emit light having a luminance corresponding to the driving current.
  • the light source unit LSU may further include at least one non-effective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one reverse light emitting element LDrv may be further connected between the first and second electrodes ET1 and ET2 of the light source unit LSU.
  • Each of the reverse light emitting elements LDrv is connected in parallel between the first and second electrodes ET1 and ET2 together with the light emitting elements LD constituting effective light sources, and the light emitting elements LD It may be connected between the first and second electrodes ET1 and ET2 in a direction opposite to.
  • the N-type end of the reverse light-emitting element LDrv is connected to the first power source VDD via the first electrode ET1
  • the P-type end of the reverse light-emitting element LDrv is a second electrode ( It may be connected to the second power source VSS via ET2).
  • the reverse light emitting element LDrv maintains an inactive state even when a predetermined driving voltage (for example, a forward driving voltage) is applied between the first and second electrodes ET1 and ET2. Current does not substantially flow through the reverse light emitting device LDrv.
  • a predetermined driving voltage for example, a forward driving voltage
  • the first and second electrodes Light-emitting elements supplied to each pixel region (for example, a light emitting region of each pixel PXL) by controlling an alignment signal (or alignment voltage) applied to the ET1 and ET2 or forming a magnetic field It is possible to control the (LD) to be more deflected and aligned in one direction (for example, in the forward direction).
  • the first and second electrodes of each pixel PXL may be deflected and aligned so that a greater number of light-emitting elements LD are connected in a forward direction.
  • all of the light emitting elements LD are connected in the forward direction between the first and second electrodes ET1 and ET2, or between the first and second electrodes ET1 and ET2.
  • the number of connected light emitting devices LD may be greater than the number of at least one reverse light emitting device LDrv.
  • the light-emitting elements that is, light-emitting elements LD, LDrv
  • the first and second electrodes ET1 and ET2 i.e., forward and/or reversely connected light-emitting elements LD, LDrv
  • LD light-emitting elements
  • LDrv light-emitting elements connected in a forward direction
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the pixel PXL.
  • the pixel circuit PXC of the pixel PXL is the display area It may be connected to the i-th scanning line Si and the j-th data line Dj of (DA).
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first transistor T1 (also referred to as a “driving transistor”) is connected between the first power source VDD and the light source unit LSU.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the second transistor T2 (also referred to as a "switching transistor") is connected between the data line Dj and the first node N1. Further, the gate electrode of the second transistor T2 is connected to the scanning line Si. The second transistor T2 is turned on when a scan signal having a gate-on voltage (for example, a low level voltage) is supplied from the scan line Si, and thus the data line Dj and the first node N1 are turned on. Connect electrically.
  • a gate-on voltage for example, a low level voltage
  • a data signal of a corresponding frame is supplied to the data line Dj, and the data signal is transmitted to the first node N1 via the second transistor T2. Accordingly, a voltage corresponding to the data signal is charged in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst is connected to the first power source VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are all P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 may be changed to an N-type transistor.
  • both of the first and second transistors T1 and T2 may be N-type transistors.
  • the gate-on voltage of the scan signal for writing the data signal supplied to the data line Dj to the pixel PXL in each frame period may be a high level voltage.
  • the voltage of the data signal for turning on the first transistor T1 may be a voltage of a level opposite to that of the embodiment of FIG. 5A.
  • a data signal having a higher voltage may be supplied as the grayscale value to be expressed increases.
  • the pixel PXL shown in FIG. 5B has its configuration and configuration, except that the voltage level of some circuit elements and control signals (for example, a scan signal and a data signal) is changed according to a change in the type of the transistor.
  • the operation is substantially similar to the pixel PXL of FIG. 5A. Accordingly, a detailed description of the pixel PXL of FIG. 5B will be omitted.
  • the structure of the pixel circuit PXC is not limited to the exemplary embodiments shown in FIGS. 5A and 5B. That is, the pixel circuit PXC may be composed of pixel circuits of various structures and/or driving methods known at present. For example, the pixel circuit PXC may be configured as in the embodiment shown in FIG. 5C.
  • the pixel circuit PXC may be further connected to at least one other scan line (or control line) in addition to the scan line Si of the corresponding horizontal line.
  • the pixel circuit PXC of the pixel PXL arranged in the i-th row of the display area DA is on the i-1th scan line Si-1 and/or the i+1th scan line Si+1. More can be connected.
  • the pixel circuit PXC may be further connected to other power sources in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power supply Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first transistor T1 is connected between the first power source VDD and the light source unit LSU.
  • one electrode (for example, a source electrode) of the first transistor T1 is connected to the first power VDD through the fifth transistor T5 and the first power line PL1, and the first transistor
  • the other electrode (for example, the drain electrode) of (T1) is one electrode of the light source unit LSU (for example, the first pixel electrode and/or the first pixel electrode of the pixel PXL) via the sixth transistor T6. Contact electrode).
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 controls the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the second transistor T2 is connected between the data line Dj and one electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the corresponding scan line Si.
  • the second transistor T2 is turned on when a scan signal having a gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to one electrode of the first transistor T1. Accordingly, when the second transistor T2 is turned on, the data signal supplied from the data line Dj is transferred to the first transistor T1.
  • the third transistor T3 is connected between the other electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the corresponding scan line Si.
  • the third transistor T3 is turned on when a scan signal having a gate-on voltage is supplied from the scan line Si to connect the first transistor T1 in a diode shape.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1th scan line Si-1.
  • the fourth transistor T4 is turned on when a scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1 to convert the voltage of the initialization power Vint to the first node N1. Deliver.
  • a voltage of the initialization power Vint for initializing the gate voltage of the first transistor T1 may be less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first power source VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to the corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when a light emission control signal of a gate-off voltage (for example, a high level voltage) is supplied to the light emission control line Ei, and is turned on in other cases.
  • a gate-off voltage for example, a high level voltage
  • the sixth transistor T6 is connected between the first transistor T1 and the light source unit LSU.
  • the gate electrode of the sixth transistor T6 is connected to the corresponding emission control line, for example, the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when the light emission control signal of the gate-off voltage is supplied to the light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one electrode of the light source unit LSU (eg, the first pixel electrode ET1 of the pixel PXL) and the initialization power supply Vint.
  • the gate electrode of the seventh transistor T7 is connected to one of the scan lines of the next stage (next horizontal pixel column), for example, to the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1, and the voltage of the initialization power Vint is applied to the light source unit LSU. It is supplied to the electrode.
  • a control signal for controlling the operation of the seventh transistor T7 may be variously changed.
  • the gate electrode of the seventh transistor T7 may be connected to the scan line of the corresponding horizontal line, that is, the i-th scan line Si.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i-th scan line Si to supply the voltage of the initialization power Vint to one electrode of the light source unit LSU. I can.
  • the storage capacitor Cst is connected between the first power VDD and the first node N1.
  • the storage capacitor Cst stores a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • transistors included in the pixel circuit PXC for example, the first to seventh transistors T1 to T7 are all illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • each light source unit LSU that is, the light emitting elements LD
  • the present invention is not limited thereto.
  • the light source unit LSU of each pixel PXL may be configured to include a plurality of serial stages successively connected to each other.
  • FIGS. 5D to 5G a detailed description of a configuration similar to or identical to the embodiment of FIGS. 5A to 5C (for example, the pixel circuit PXC) will be omitted.
  • the light source unit LSU may include a plurality of light emitting devices connected in series with each other.
  • the light source unit LSU includes first, second, and third light-emitting elements that are connected in series in a forward direction between a first power source VDD and a second power source VSS to configure each effective light source.
  • LD1, LD2, LD3 first, second, and third light-emitting elements that are connected in series in a forward direction between a first power source VDD and a second power source VSS to configure each effective light source.
  • LD1, LD2, LD3 the corresponding light emitting device
  • the first light emitting device LD1 the second light emitting device LD2, or the first light emitting device. 3
  • At least one of the first, second, and third light-emitting elements LD1, LD2, and LD3 is arbitrarily referred to, or the first, second, and third light-emitting elements LD1, LD2, LD3 When referred to generically, it will be referred to as a light-emitting element LD or light-emitting elements LD.
  • the P-type end of the first light-emitting element LD1 is connected to the first power source VDD through a first electrode ET1 of the light source unit LSU, and the N-type end of the first light-emitting element LD1 is It may be connected to the P-type end of the second light emitting element LD2 through the 1-2 intermediate electrode IET1-2 connected between the first and second series ends.
  • the P-type end of the second light-emitting device LD2 is connected to the N-type end of the first light-emitting device LD1, and the N-type end of the second light-emitting device LD2 is between the second and third series ends.
  • the P-type end of the third light-emitting device LD3 is connected to the N-type end of the second light-emitting device LD2, and the N-type end of the third light-emitting device LD3 is a second electrode of the light source unit LSU. It may be connected to the second power VSS through ET2 and the second power line PL2.
  • the first, second, and third light emitting elements LD1, LD2, and LD3 may be connected in series between the first and second electrodes ET1 and ET2 of the light source unit LSU. .
  • FIG. 5D an example in which the light emitting devices LD are connected in a three-stage serial structure is illustrated, but the present invention is not limited thereto.
  • two light-emitting elements LD may be connected in a two-stage series structure, or four or more light-emitting elements LD may be connected in a series structure of four or more stages.
  • a light source unit having a structure in which the light-emitting elements LD are connected in series In the LSU, the voltage applied between the first and second electrodes ET1 and ET2 is increased compared to the light source unit LSU having a structure in which the light emitting elements LD are connected in parallel, and the light source unit ( The magnitude of the driving current flowing through LSU) can be reduced. Accordingly, when the light source unit LSU of each pixel PXL is configured in a series structure, the panel current flowing through the display panel PNL can be reduced as the display device is driven. Thereby, power consumption can be reduced.
  • At least one serial end may include a plurality of light emitting devices LD connected in parallel with each other.
  • the light source unit LSU may be configured in a series/parallel mixed structure.
  • the light source unit LSU may be configured as in the embodiments of FIGS. 5E to 5G.
  • FIGS. 5E to 5G only the light-emitting elements LD that are connected in the forward direction between the first and second power sources VDD and VSS to constitute effective light sources of the light source unit LSU will be shown.
  • each pixel PXL illustrated in FIGS. 5E to 5G may further include one or more reverse light emitting devices LDrv described in the previous embodiments.
  • the number of the reverse light emitting elements LDrv is It may be smaller than the number of effective light sources, that is, the light emitting elements LD disposed in the forward direction in the pixel PXL.
  • the structure of the light source unit LSU according to the embodiments of FIGS. 5E to 5G will be described with a focus on the light emitting elements LD constituting the effective light sources of the light source unit LSU.
  • the light source unit LSU may include a plurality of series terminals sequentially connected between the first and second power sources VDD and VSS.
  • each serial end may include one or more light emitting devices LD connected in a forward direction between first and second sub-electrodes constituting an electrode pair of the corresponding serial end.
  • the light source unit LSU may include first to third series terminals sequentially connected between the first and second power sources VDD and VSS.
  • Each of the first to third serial stages may include first and second sub-electrodes (SET1[1] and SET2[1], SET1[2] and SET2[2] constituting an electrode pair of the corresponding serial stage, or SET1[3] and SET2[3]) and respective first and second sub-electrodes SET1[1] and SET2[1], SET1[2] and SET2[2], or SET1[3] and SET2 It may include one or more light-emitting elements LD connected in the forward direction between [3]).
  • the first sub-electrode of the first electrode pair (for example, the first sub-electrode SET1[1] of the first series end) may be an anode electrode of the light source unit LSU.
  • the second sub-electrode of the last electrode pair (for example, the second sub-electrode SET2[3] of the third series end) may be a cathode electrode of the light source unit LSU.
  • the first series end (or, also referred to as “first end”) includes a pair of first and second sub-electrodes SET1[1] and SET2[1], and the pair of It may include one or more first light emitting devices LD1 electrically connected between the first and second sub-electrodes SET1[1] and SET2[1].
  • the first series end includes a first sub-electrode SET1[1] connected to the first power VDD via a pixel circuit PXC, and the first sub-electrode SET1[1].
  • a second sub-electrode (SET2[1]) that forms an electrode pair of the first series terminal and is connected to the second power source (VSS), and the first and second sub-electrodes SET1[1] and SET2[ 1]) may include a plurality of first light-emitting elements LD1 electrically connected therebetween.
  • the P-type end of each of the first light emitting devices LD1 is electrically connected to the first sub-electrode SET1[1] of the first serial end, and each of the first light emitting devices LD1 The N-type end of may be electrically connected to the second sub-electrode SET2[1] of the first series end.
  • the first light-emitting elements LD1 are connected in parallel between the first and second sub-electrodes SET1[1] and SET2[1] of the first serial end, and the first and second The first and second power sources VDD and VSS may be connected in a forward direction through the sub electrodes SET1[1] and SET2[1].
  • the second series end (or, also referred to as “second end”) includes a pair of first and second sub-electrodes SET1[2] and SET2[2], and the pair of One or more second light emitting devices LD2 electrically connected between the first and second sub-electrodes SET1[2] and SET2[2] may be included.
  • the second series end includes a first series end and a first sub-electrode SET1[2] connected to the first power supply VDD through a pixel circuit PXC, and the like, and the first sub-electrode.
  • the second sub-electrodes SET2[2] which form an electrode pair of the second series terminal together with (SET1[2]), are connected to the second power VSS, and the first and second sub-electrodes SET1
  • a plurality of second light emitting devices LD2 electrically connected between [2] and SET2[2]) may be included.
  • the P-type end of each of the second light emitting devices LD2 is electrically connected to the first sub-electrode SET1[2] of the second serial end, and each of the second light emitting devices LD2
  • the N-type end of may be electrically connected to the second sub-electrode SET2[2] of the second series end.
  • the second light-emitting elements LD2 are connected in parallel between the first and second sub-electrodes SET1[2] and SET2[2] of the second serial end, and the first and second The first and second power sources VDD and VSS may be connected in a forward direction through the sub electrodes SET1[2] and SET2[2].
  • the second sub-electrode SET2[1] of the first series end and the first sub-electrode SET1[2] of the second series end may be integrally or non-integrally connected to each other.
  • the second sub-electrode SET2[1] of the first series end and the first sub-electrode SET1[2] of the second series end may form an intermediate electrode connecting the first and second series ends. have.
  • a third series end (or, also referred to as “third end”) includes a pair of first and second sub-electrodes SET1[3] and SET2[3], and the pair of At least one third light emitting device LD3 electrically connected between the first and second sub-electrodes SET1[3] and SET2[3] may be included.
  • the third series end is connected to the first power source VDD through the preceding series ends (ie, first and second series ends) and the pixel circuit PXC.
  • SET2[3] a second sub-electrode that forms an electrode pair of a third series terminal together with the first sub-electrode (SET1[3]) and is connected to a second power supply (VSS), and the A plurality of third light emitting devices LD3 electrically connected between the first and second sub-electrodes SET1[3] and SET2[3] may be included.
  • each of the third light-emitting elements LD3 is electrically connected to the first sub-electrode SET1[3] of the third series end, and each of the third light-emitting elements LD3
  • the N-type end of may be electrically connected to the second sub-electrode SET2[3] of the third series end. That is, the third light-emitting elements LD3 are connected in parallel between the first and second sub-electrodes SET1[3] and SET2[3] of the third series end, and the first and second The first and second power sources VDD and VSS may be connected in a forward direction through the sub electrodes SET1[3] and SET2[3].
  • each of the first, second, and third light-emitting elements LD1, LD2, LD3 disposed at the first, second, and third series ends may be the same or different from each other, and the first,
  • the number of the second and third light emitting devices LD1, LD2, and LD3 is not particularly limited.
  • the second sub-electrode SET2[2] of the second series end and the first sub-electrode SET1[3] of the third series end may be integrally or non-integrally connected to each other.
  • the second sub-electrode SET2[2] of the second series end and the first sub-electrode SET1[3] of the third series end may form an intermediate electrode connecting the second and third series ends. have.
  • the second sub-electrode SET2[2] of the second serial end and the first sub-electrode SET1[3] of the third serial end are integrally connected, they are referred to as separate sub-electrodes. Without distinction, it may be regarded as different areas of one intermediate electrode.
  • the first and second sub-electrodes SET1[1] to SET1[3] and SET2[1] to SET2[3] arranged at each serial end are arranged in a plurality of light source units LSU. Electrode pairs can be configured.
  • At least one of the first sub-electrodes SET1[1] to SET1[3] (also referred to as “first electrodes”) disposed at each serial end is arbitrarily referred to, or the When collectively referring to the first sub-electrodes SET1[1] to SET1[3] disposed at each serial end, the first sub-electrode SET1 (also referred to as the “first electrode”) or the first sub-electrode It will be referred to as electrodes SET1.
  • At least one second sub-electrode from among the second sub-electrodes SET2[1] to SET2[3] (also referred to as “second electrodes”) disposed at each serial end is arbitrarily referred to, or the When collectively referring to the second sub-electrodes SET2[1] to SET2[3] disposed at each serial end, the second sub-electrode SET2 (also referred to as the “second electrode”) or the second sub-electrode It will be referred to as electrodes SET2.
  • the driving current/voltage conditions can be easily adjusted according to the desired product specifications.
  • I can. For example, assuming that the same luminance is expressed by using light-emitting elements LD of the same condition (for example, the same size and/or number), the light-emitting elements LD are combined in series/parallel In the connected light source unit LSU, the driving current can be reduced compared to the light source unit LSU having a structure in which all light emitting elements LD are connected in parallel as in the embodiments of FIGS. 5A to 5C.
  • the driving voltage applied to both ends of the light source unit LSU can be reduced.
  • the path through which the driving current can flow in the pixel PXL is blocked. May cause dark spot defects.
  • the series A driving current may flow through the other light emitting device LD. Accordingly, defects of the pixel PXL can be prevented or reduced.
  • a pixel PXL including a light source unit LSU having a three-stage serial/parallel hybrid structure is exemplarily disclosed, but the present invention is not limited thereto.
  • the pixel PXL according to another exemplary embodiment of the present invention may include a light source unit LSU configured with only two-stage serial/parallel mixed structure as shown in FIG. 5F.
  • the pixel PXL according to another embodiment of the present invention may include a light source unit LSU configured in a series/parallel mixed structure of 4 or more stages. That is, the pixel PXL according to an embodiment of the present invention may include a light source unit LSU having a series/parallel structure including at least two series stages, and the number of series stages varies according to the embodiment. can be changed. As an example, the pixel PXL may include a light source unit LSU having a 6-stage serial/parallel mixed structure as shown in FIG. 5G.
  • the light source unit LSU may include first to sixth series terminals sequentially connected between the first and second power sources VDD and VSS.
  • Each of the first to sixth series ends includes a first sub-electrode SET1 and a second sub-electrode SET2 constituting an electrode pair of a corresponding series end, and each of the first and second sub-electrodes SET1, It may include one or more light emitting devices LD connected in the forward direction between SET2).
  • the first series end includes a pair of first and second sub-electrodes SET1[1] and SET2[1], and the first and second sub-electrodes SET1[1] and SET2. [1]) may include one or more first light-emitting elements LD1 (eg, a plurality of first light-emitting elements LD1) electrically connected between them.
  • the remaining series ends may have a structure similar to that of the first series ends.
  • the second series end includes a pair of first and second sub-electrodes SET1[2] and SET2[2], and the first and second sub-electrodes SET1[2] and SET2[ 2]), one or more second light-emitting elements LD2 (for example, a plurality of second light-emitting elements LD2) electrically connected therebetween.
  • the third series end includes a pair of first and second sub-electrodes SET1[3] and SET2[3], and the first and second sub-electrodes SET1[3] and SET2[3].
  • the fourth series end includes a pair of first and second sub-electrodes SET1[4] and SET2[4], and the first and second sub-electrodes SET1[4] and SET2[4]. It may include one or more fourth light emitting devices LD4 (for example, a plurality of fourth light emitting devices LD4) electrically connected between them.
  • the fifth series end includes a pair of first and second sub-electrodes SET1[5] and SET2[5], and the first and second sub-electrodes SET1[5] and SET2[5].
  • the sixth series end includes a pair of first and second sub-electrodes SET1[6] and SET2[6], and the first and second sub-electrodes SET1[6] and SET2[6]
  • One or more sixth light-emitting elements LD6 (for example, a plurality of sixth light-emitting elements LD6) electrically connected therebetween may be included.
  • the K-th (K is a natural number) serial end of the light source unit LSU, each of the first and second sub-electrodes SET1[K] and SET2[K], and the first and second It may include one or more K-th light emitting devices LDK electrically connected between the sub-electrodes SET1[K] and SET2[K].
  • two sub-electrodes that are connected to each other between the respective series ends may be connected integrally or non-integrated to form each intermediate electrode.
  • the second sub-electrode SET2[1] of the first series end and the first sub-electrode SET1[2] of the second series end constitute an intermediate electrode connecting the first and second series ends.
  • the second sub-electrode SET2[2] of the second serial end and the first sub-electrode SET1[3] of the third serial end may constitute an intermediate electrode connecting the second and third series ends.
  • the second sub-electrode SET2[3] of the third series end and the first sub-electrode SET1[4] of the fourth series end constitute an intermediate electrode connecting the third and fourth series ends
  • the second sub-electrode SET2[4] of the fourth series end and the first sub-electrode SET1[5] of the fifth series end may constitute an intermediate electrode connecting the fourth and fifth series ends.
  • the second sub-electrode SET2[5] of the fifth series end and the first sub-electrode SET1[6] of the sixth series end may constitute an intermediate electrode connecting the fifth and sixth series ends. have.
  • the light source unit LSU of each pixel PXL may be configured in a series/parallel structure including a plurality of series stages. Accordingly, the luminance of the light emitting devices LD and the luminance of the pixels PXL may be improved.
  • the pixel PXL may include a pixel circuit PXC and/or a light source unit LSU having various structures.
  • the structure of the pixel PXL applicable to the present invention is not limited to the exemplary embodiments of FIGS. 5A to 5G, and each pixel PXL may have various currently known structures.
  • the pixel circuit PXC included in each pixel PXL may be configured with pixel circuits of various structures and/or driving methods that are currently known.
  • each pixel PXL may be configured inside a passive display device or the like.
  • the pixel circuit PXC is omitted, and the first and second electrodes ET1 and ET2 of the light source unit LSU (or the first sub-electrode SET1 of the first series stage and the last series stage are The second sub-electrode SET2 may be directly connected to a scan line Si, a data line Dj, a power line, and/or a control line, respectively.
  • FIGS. 6A and 6B are circuit diagrams each illustrating a pixel PXL according to an exemplary embodiment of the present invention, and as an example, show examples of each pixel PXL in which an open failure occurs due to different causes.
  • an open defect that may occur in the pixel PXL according to the embodiment of FIG. 5E will be exemplarily disclosed. Description will be omitted.
  • any light emitting element LD is completely connected in the forward direction between a pair of first and second sub-electrodes SET1 and SET2 constituting at least one serial stage. If not, an open defect may occur in the pixel PXL. Accordingly, the pixel PXL may be expressed as a dark spot.
  • the light emitting element LD is not connected in the forward direction between the first and second sub-electrodes SET1[2] and SET2[2] of the second series end. , Only the reverse light emitting device LDrv may be connected. In this case, the first and second sub-electrodes SET1[2] and SET2[2] are not electrically connected to each other, and each remains as floating electrodes. Accordingly, an open failure may occur in the second series terminal, and a current path through which the driving current I may flow may be blocked.
  • no light emitting element LD may be completely connected between the first and second sub-electrodes SET1[2] and SET2[2] of the second series terminal.
  • the first and second sub-electrodes SET1[2] and SET2[2] are not electrically connected to each other, and each remains as floating electrodes. Accordingly, an open failure may occur in the second series terminal, and a current path through which the driving current I may flow may be blocked.
  • FIGS. 6A and 6B a pixel PXL in which an open defect occurs at the second serial terminal is disclosed as an example.
  • the pixel PXL having a light source unit LSU having a serial structure is a pair of first and first 2
  • a light source unit LSU having a serial/parallel hybrid structure is a pair of first and first 2
  • the light source unit LSU by efficiently utilizing the light emitting elements LD supplied to the light emitting region of each pixel PXL as a structure that can be optimized for a deflection alignment method through embodiments to be described later.
  • a pixel (PXL) and a display device having a structure capable of constituting a, and a manufacturing method thereof will be disclosed.
  • the pixel PXL illustrated in FIG. 7 may be any one of the pixels PXL illustrated in FIGS. 4 to 5G.
  • the pixel PXL shown in FIG. 7 may be a pixel PXL corresponding to the embodiment of FIG. 5G.
  • the pixels PXL disposed in the display area (DA of FIG. 4) may have substantially the same or similar structure to each other.
  • the pixel PXL may optionally further include a circuit element for controlling the light source unit LSU (for example, at least one circuit element constituting the pixel circuit PXC of FIGS. 5A to 5G).
  • the circuit element may be disposed on a different layer from the light source unit LSU.
  • the circuit element may be disposed on a pixel circuit layer disposed on one surface of the base layer BSL, and the light source unit LSU may be disposed on a display element layer disposed on the pixel circuit layer.
  • each light source unit LSU is provided with a predetermined power line (eg, first and/or second power supply) through the first and second contact holes CH1 and CH2.
  • a predetermined power line eg, first and/or second power supply
  • a circuit element for example, at least one circuit element constituting the pixel circuit PXC
  • a signal line for example, a scan line Si and/or a data line Dj
  • the present invention is not limited thereto.
  • At least one of the first and second sub-electrodes SET1 and SET2 of each pixel PXL is Alternatively, the first connection electrode CNE1 and/or the second connection electrode CNE2 connected to the at least one sub-electrode may be provided with a predetermined power line and/or without passing through a contact hole and/or an intermediate wiring. It can also be connected directly to the signal line.
  • a pixel PXL includes a plurality of electrode pairs each including a pair of first sub-electrodes SET1 and second sub-electrodes SET2, Any one of the plurality of light-emitting elements LD and the first sub-electrodes SET1 electrically connected between each pair of first and second sub-electrodes SET1 and SET2 (for example, the first One of the first connection electrode CNE1 and the second sub-electrodes SET2 connected to the first sub-electrode SET1[1] of the second electrode pair (for example, the second sub-electrode of the last electrode pair ( It may include a second connection electrode CNE2 connected to SET2[6])).
  • the first sub-electrode SET1 of the first electrode pair may be the first sub-electrode SET1[1] of the first series end, and the second sub-electrode SET2 of the last electrode pair is the last. It may be the second sub-electrode SET2[6] of the series end (for example, the sixth series end).
  • the pixel PXL is an opaque bank BNK surrounding each light emitting area EMA in which the plurality of electrode pairs and the light emitting elements LD are disposed, and disposed in each light emitting area EMA.
  • a plurality of first contact electrodes CET1 individually disposed on the first sub-electrode SET1 of each of the plurality of electrode pairs and the second sub-electrode SET2 of each of the plurality of electrode pairs are individually
  • a plurality of disposed second contact electrodes CET2 and at least one intermediate connection electrode CNEi connected between two consecutive serial ends may be further included.
  • the light emitting area EMA of each pixel PXL may be an area defined and/or partitioned by the bank BNK.
  • the emission area EMA may be an area in which the first and second sub-electrodes SET1 and SET2 corresponding to a plurality of serial ends of the pixel PXL and the light-emitting elements LD are disposed. have.
  • the bank BNK is an outer area of the pixels PXL and/or between the pixels PXL so as to surround the emission area EMA of each of the pixels PXL disposed in the display area DA. Can be placed.
  • the bank BNK may have a plurality of openings corresponding to each of the emission regions EMA of the pixels PXL, and may be formed in a mesh shape in the display area DA.
  • the bank BNK includes a light-shielding and/or reflective opaque material, thereby preventing light leakage between adjacent pixels PXL.
  • the bank BNK also functions as a dam structure that divides each light-emitting area EMA to which the light-emitting elements LD should be supplied when supplying the light-emitting elements LD to each pixel PXL. can do.
  • a plurality of electrode pairs constituting each of the plurality of series ends may be sequentially disposed along any one direction.
  • a pair of first and second sub-electrodes SET1 and SET2 constituting each serial stage may be continuously disposed along any one direction.
  • each pixel PXL may include a plurality of electrode pairs sequentially arranged in the first direction DR1 in each light emitting region EMA.
  • each of the electrode pairs may include a first sub-electrode SET1 and a second sub-electrode SET2 that are continuously disposed along the first direction DR1.
  • the first direction DR1 is a longitudinal direction (also referred to as “vertical direction” or “length direction”) of the light emitting area EMA, and has a longer length than the transverse direction of the light emitting area EMA. I can. In this case, a larger number of electrode pairs can be disposed inside each pixel PXL. Accordingly, it is possible to configure a light source unit (LSU) including a larger number of serial stages.
  • LSU light source unit
  • each light source unit LSU is composed of three or more electrode pairs, and the The light-emitting elements LD constituting the effective light sources of the light source unit LSU are distributedly arranged in three or more series stages including each electrode pair, and may be connected to each other in a series/parallel mixed structure.
  • each pixel PXL as shown in FIGS. 5E and 7, is sequentially arranged along the first direction DR1 and includes six electrode pairs constituting the first to sixth series stages, respectively. can do.
  • each light source unit LSU may be variously changed according to exemplary embodiments.
  • the light source unit LSU of each pixel PXL is configured in a series/parallel structure including a plurality of series stages, the light emission rate of the light emitting elements LD is improved and the pixel PXL is Brightness can be improved.
  • each of the first and second sub-electrodes SET1 and SET2 may have a shape extending along a second direction DR2 crossing the first direction DR1.
  • the second direction DR2 may be a transverse direction of the light emitting area EMA, but is not limited thereto.
  • the second direction DR2 may be a diagonal direction including a diagonal direction of the light emitting area EMA.
  • each of the first and second sub-electrodes SET1 and SET2 may be formed as a bar-shaped electrode extending in the second direction DR2.
  • the shapes of the first and second sub-electrodes SET1 and SET2 may be variously changed.
  • at least one of the first and second sub-electrodes SET1 and SET2 is formed in a bar shape that extends in a diagonal direction inclined with respect to the longitudinal and transverse directions of the light emitting area EMA.
  • at least one area may have a bent or bent shape.
  • the number of electrode pairs (that is, the number of serial stages) disposed in each light emitting area EMA may be variously changed according to design conditions.
  • the number of electrode pairs including each of the first and second sub-electrodes SET1 and SET2 is determined by the shape and/or size (area, length, width, etc.) of the light emitting area EMA.
  • the first and second sub-electrodes SET1 and SET2 may be variously designed according to the shape and/or size of each.
  • two electrode pairs that are continuously arranged are each of the first sub-electrodes SET1 or each of the second sub-electrodes SET2.
  • the first and second sub-electrodes SET1 and SET2 constituting each electrode pair may be arranged in opposite directions to each other so that they are adjacent to each other.
  • first and second sub-electrodes SET1 and SET2 constituting each odd-numbered electrode pair are in the first direction
  • First and second sub-electrodes SET1 and SET2 that are sequentially disposed along the DR1 and constitute each even-numbered electrode pair among the electrode pairs are in the first direction DR1.
  • the first sub-electrode SET1[1] of the first series end and the second sub-electrode of the first series end sequentially along the first direction DR1 ( SET2[1]), a second sub-electrode (SET2[2]) of a second series end, a first sub-electrode (SET1[2]) of the second series end, and a first sub-electrode (SET1) of a third series end [3]), the second sub-electrode SET2[3] of the third series end, the second sub-electrode SET2[4] of the fourth series end, and the first sub-electrode SET1 of the fourth series end [4]), the first sub-electrode (SET1[5]) of the fifth series end, the second sub-electrode (SET2[5]) of the fifth series end, and the second sub-electrode (
  • the first sub-electrodes SET1 or the second sub-electrodes SET2 of two consecutive electrode pairs are first manufactured to be integrally or non-integrated with each other to align the light-emitting elements LD The same alignment signals can be supplied to each other. Further, the first sub-electrodes SET1 or the second sub-electrodes SET2 of the two consecutive electrode pairs may be separated from each other after the alignment of the light emitting elements LD is completed. A detailed description of this will be described later.
  • a pair of first and second sub-electrodes SET1 and SET2 constituting each serial stage may be disposed to be spaced apart from each other at uniform intervals in each light emitting area EMA. Accordingly, the light-emitting elements LD may be more uniformly distributed and/or aligned in each light-emitting area EMA.
  • the present invention is not limited thereto, and an arrangement interval of the first and second sub-electrodes SET1 and SET2 may be changed in various forms.
  • each of the second sub-electrodes SET2 of the remaining electrode pairs excluding the last electrode pair is the first of the subsequent electrode pair with at least one first or second sub-electrode SET1 and SET2 interposed therebetween. It is disposed to be spaced apart from the sub-electrode SET1, and may be electrically connected to the first sub-electrode SET1 of the subsequent electrode pair.
  • the second sub-electrodes SET2[1] to SET2[5] of the first to fifth serial stages are respectively disposed with the first or second sub-electrodes SET1 and SET2 of the subsequent serial stages interposed therebetween.
  • each of the second sub-electrodes SET2 of the remaining electrode pairs except for the last electrode pair may be integrally or non-integrally connected to the first sub-electrode SET1 of the subsequent electrode pair.
  • At least one light-emitting element LD may be connected between the first and second sub-electrodes SET1 and SET2 of each serial terminal.
  • a plurality of first light emitting devices LD1 may be connected in parallel between the first and second sub-electrodes SET1[1] and SET2[1] of the first serial terminal.
  • a plurality of second light-emitting elements LD2 may be connected in parallel.
  • only a single light emitting element LD may be connected between the first and second sub-electrodes SET1 and SET2 of any
  • each light-emitting device LD may be a micro-sized light-emitting device using a material having an inorganic crystal structure, for example, having a size as small as nano-scale to micro-scale.
  • each light-emitting device LD may be an ultra-small bar-type light-emitting device having a size ranging from nanoscale to microscale, as shown in FIGS. 1A to 3B.
  • the size, type, and shape of the light emitting devices LD may be variously changed.
  • each of the light emitting devices LD is disposed in a region in which a pair of first and second sub-electrodes SET1 and SET2 face each other, and the first and second sub-electrodes SET1 , SET2) are uniformly arranged vertically along the first direction DR1, but the present invention is not limited thereto.
  • at least one of the light emitting devices LD may be arranged and/or connected in a diagonal direction between the first and second sub-electrodes SET1 and SET2.
  • FIG. 7 each of the light emitting devices LD is disposed in a region in which a pair of first and second sub-electrodes SET1 and SET2 face each other, and the first and second sub-electrodes SET1 , SET2) are uniformly arranged vertically along the first direction DR1, but the present invention is not limited thereto.
  • at least one of the light emitting devices LD may be arranged and/or connected in a diagonal direction between the first and
  • At least one reverse light emitting element LDrv connected in a reverse direction between a pair of first and second sub-electrodes SET1 and SET2
  • At least one light-emitting device that is further disposed or is not fully connected between the pair of first and second sub-electrodes SET1 and SET2 (for example, another non-effective light source other than the reverse light-emitting device LDrv) ) May be arranged.
  • the light-emitting elements LD are prepared in a form dispersed in a predetermined solution, and each pixel area (for example, a bank BNK) disposed between adjacent pixels PXL ("pixel definition May be supplied to each light-emitting area surrounded by a film).
  • the light-emitting elements LD may be supplied to each pixel area through an inkjet method, a slit coating method, or various other methods.
  • the light emitting elements LD may be mixed with a volatile solvent and supplied to the light emitting area EMA of each pixel PXL through an inkjet method or a slit coating method.
  • the first and second sub-electrodes SET1 and SET2 of each pixel PXL when a predetermined alignment signal (or alignment voltage) is applied to the first and second sub-electrodes SET1 and SET2 of each pixel PXL, the first and second sub-electrodes SET1 and SET2 As an electric field is formed between ), the light emitting elements LD are aligned between the first and second sub-electrodes SET1 and SET2. After the light-emitting elements LD are aligned, the solvent is volatilized or removed in any other way to stably arrange the light-emitting elements LD between the first and second sub-electrodes SET1 and SET2. I can.
  • a predetermined alignment signal or alignment voltage
  • Each of the light-emitting elements LD has a first end EP1 electrically connected to the first sub-electrode SET1 of one electrode pair, and a second sub-electrode SET2 of the one electrode pair. It may include a second end EP2.
  • the first end EP1 of each of the light emitting devices LD may be a P-type end
  • the second end EP2 may be an N-type end. That is, each of the light emitting devices LD may be connected in a forward direction between the first and second sub-electrodes SET1 and SET2 of one electrode pair.
  • the first end EP1 of each of the light emitting devices LD is directly connected to the first sub-electrode SET1 of one electrode pair or through each of the first contact electrodes CET1. It may be connected to the first sub-electrode SET1 of any one electrode pair.
  • the second end EP2 of each of the light emitting devices LD is directly connected to the second sub-electrode SET2 of any one electrode pair, or through each second contact electrode CET2. It may be connected to the second sub-electrode SET2 of one electrode pair.
  • the light emitting elements LD connected in the forward direction between the first and second sub-electrodes SET1 and SET2 of each electrode pair may constitute effective light sources of each serial stage.
  • the first connection electrode CNE1 is between the first sub-electrode SET1 of the first electrode pair (for example, the first sub-electrode SET1[1] of the first serial terminal) and the first power supply VDD. Can be electrically connected to For example, one end of the first connection electrode CNE1 is connected to the first sub-electrode SET1[1] of the first electrode pair, and the other end of the first connection electrode CNE1 is a first contact hole CH1 It may be connected to the first power source VDD through the like.
  • the first connection electrode CNE1 may be integrally or non-integrally connected with the first sub-electrode SET1[1] of the first electrode pair.
  • the first connection electrode CNE1 and the first sub-electrode SET1[1] of the first electrode pair are integrally connected, the first connection electrode CNE1 and the first sub-electrode SET1 of the first electrode pair are connected to each other. [1]) can also be regarded as one electrode, wiring, or different areas of a pattern.
  • each pixel PXL may further include a pixel circuit PXC connected between the first connection electrode CNE1 and the first power VDD.
  • the pixel circuit PXC is disposed under each light source unit LSU, and is connected to the first connection electrode CNE1 of the light source unit LSU through the first contact hole CH1. I can.
  • the first connection electrode CNE1 may be connected to a signal line to which a predetermined first driving signal is supplied through the first contact hole CH1 or the like. In another embodiment, the first connection electrode CNE1 may be directly connected to the first power line PL1 or a predetermined signal line without passing through the first contact hole CH1 and/or a circuit element. In this case, the first connection electrode CNE1 may be integrally or non-integrally connected to the first power line PL1 or a predetermined signal line.
  • the first connection electrode CNE1 may receive a first power VDD or a first driving signal (for example, a scan signal, a data signal, or some other control signal) during a period in which the display device is driven.
  • a first driving signal for example, a scan signal, a data signal, or some other control signal
  • the second connection electrode CNE2 may be electrically connected between the second sub-electrode SET2 of the last electrode pair (for example, the second sub-electrode SET2 of the last series terminal) and the second power supply VDD2. have.
  • one end of the second connection electrode CNE2 is connected to the second sub-electrode SET2 (for example, the second sub-electrode SET2[6] of the sixth series end) of the last electrode pair, and 2
  • the other end of the connection electrode CNE2 may be connected to the second power source VSS through a second contact hole CH2 or the like.
  • the second connection electrode CNE2 is integrally or non-integrated with the second sub-electrode SET2 of the last electrode pair (for example, the second sub-electrode SET2[6] of the sixth series end). Can be connected.
  • the second connection electrode CNE2 and the second sub-electrode SET2 of the last electrode pair are integrally connected, the second connection electrode CNE2 and the second sub-electrode SET2 of the last electrode pair are formed as one electrode. , Wiring, or different regions of the pattern.
  • the second connection electrode CNE2 includes a second contact hole CH2, a predetermined circuit element (eg, at least one transistor constituting the pixel circuit PXC), and a power line (eg, a first 2 It may be electrically connected to the power line PL2) and/or a signal line (for example, a scan line Si, a data line Dj, or a predetermined control line).
  • a predetermined circuit element eg, at least one transistor constituting the pixel circuit PXC
  • a power line eg, a first 2 It may be electrically connected to the power line PL2
  • a signal line for example, a scan line Si, a data line Dj, or a predetermined control line.
  • the second connection electrode CNE2 may be connected to the second power line PL2 disposed under the second contact hole CH2 through the second contact hole CH2.
  • the second connection electrode CNE2 is the second power line PL2 or a predetermined signal line (for example, a predetermined second power line PL2) without passing through the second contact hole CH2 and/or a circuit element. It may be directly connected to a signal line to which a driving signal is supplied). In this case, the second connection electrode CNE2 may be integrally or non-integrally connected to the second power line PL2 or a predetermined signal line.
  • the second connection electrode CNE2 may receive a second power VSS or a second driving signal (for example, a scan signal, a data signal, or a predetermined other control signal) during a period in which the display device is driven.
  • a second driving signal for example, a scan signal, a data signal, or a predetermined other control signal
  • the first contact electrodes CET1 are individually disposed on the first sub-electrode SET1 of each of the electrode pairs, so that each first sub-electrode SET1 is adjacent to the first end EP1 of the light emitting element LD. ) Can be electrically connected. For example, on the first sub-electrodes SET1[1] to SET1[6] of the first to sixth series ends, the first contact electrodes CET1[1] to the first to sixth series ends, respectively. CET1[6]) can be deployed.
  • the first contact electrodes CET1[1] to CET1[6] of the first to sixth series ends are first sub-electrodes SET1[1] to SET1[6] of the first to sixth series ends. ) May be electrically connected to the first ends EP1 of the first to sixth light emitting devices LD1 to LD6, respectively.
  • the first contact electrodes CET1 may be selectively formed according to embodiments. According to an embodiment, when the pixel PXL does not include the first contact electrodes CET1, the first sub-electrodes SET1 may be directly connected to each of the light-emitting elements LD.
  • the second contact electrodes CET2 are individually disposed on the second sub-electrode SET2 of each of the electrode pairs, so that each second sub-electrode SET2 is adjacent to the second end EP2 of the light-emitting element LD. ) Can be electrically connected. For example, on the second sub-electrodes SET2[1] to SET2[6] of the first to sixth series ends, the second contact electrodes CET2[1] to the first to sixth series ends, respectively. CET2[6]) can be deployed. The second contact electrodes CET2[1] to CET2[6] of the first to sixth series ends are second sub-electrodes SET2[1] to SET2[6] of the first to sixth series ends. ) May be electrically connected to the second end portions EP2 of the first to sixth light emitting devices LD1 to LD6, respectively.
  • the second contact electrodes CET2 may be selectively formed according to embodiments.
  • the second sub-electrodes SET2 may be directly connected to each of the light emitting devices LD.
  • the light-emitting elements LD can be more stably connected between the first and second sub-electrodes SET1 and SET2.
  • the second sub-electrodes SET2 of the remaining electrode pairs except for the last electrode pair may be electrically connected to the first sub-electrode SET1 of the subsequent electrode pair through each intermediate connection electrode CNEi.
  • each intermediate connection electrode CNEi integrally extends from any one of the second sub-electrode SET2 of each of the remaining electrode pairs and the first sub-electrode SET1 of the subsequent electrode pair. Can be.
  • first or second contact electrodes CET1 and CET2 disposed on the other of the second sub-electrode SET2 of each of the remaining electrode pairs and the first sub-electrode SET1 of the subsequent electrode pair are , May include a protrusion PRT protruding from one end along the second direction DR2 and electrically connected to each intermediate connection electrode CNEi.
  • the second sub-electrode SET2[1] of the first serial stage and the first sub-electrode SET1[2] of the second serial stage are the second sub-electrode SET2[ 1]) From the protrusion (PRT) integrally extending from the second contact electrode (CET2[1]) of the first series end disposed on the top and the first sub-electrode (SET1[2]) of the second series end. They may be electrically connected to each other through a first intermediate connection electrode CNEi1 extending integrally.
  • the protrusion PRT and the first intermediate connection electrode CNEi1 may be electrically connected to each other through the first contact portion CNT1.
  • each of the contact portions CNT including the first contact portion CNT1 may be implemented as a contact hole, but is not limited thereto.
  • the second sub-electrode SET2[2] of the second serial stage and the first sub-electrode SET1[3] of the third serial stage are formed from the second sub-electrode SET2[2] of the second serial stage. From the second intermediate connection electrode CNEi2 extending integrally and the first contact electrode CET1[3] of the third series end disposed on the first sub-electrode SET1[3] of the third series end. They may be electrically connected to each other through the integrally extended protrusions PRT. According to an exemplary embodiment, the protrusion PRT and the second intermediate connection electrode CNEi2 may be electrically connected to each other through the second contact portion CNT2.
  • the second sub-electrode SET2[3] of the third series end and the first sub-electrode SET1[4] of the fourth series end are the second sub-electrode SET2[3] of the third series end. ]) integrally extending from the second contact electrode (CET2[3]) of the third series end (PRT) and from the first sub-electrode (SET1[4]) of the fourth series end They may be electrically connected to each other through the third intermediate connection electrode CNEi3 extending to.
  • the protrusion PRT and the third intermediate connection electrode CNEi3 may be electrically connected to each other through the third contact portion CNT3.
  • the second sub-electrode SET2[4] of the fourth serial stage and the first sub-electrode SET1[5] of the fifth serial stage are formed from the second sub-electrode SET2[4] of the fourth serial stage.
  • the protrusion PRT and the fourth intermediate connection electrode CNEi4 may be electrically connected to each other through the fourth contact part CNT4.
  • the second sub-electrode SET2[5] of the fifth series end and the first sub-electrode SET1[6] of the sixth series end are on the second sub-electrode SET2[5] of the fifth series end.
  • the protrusion (PRT) integrally extending from the second contact electrode (CET2[5]) of the fifth series end disposed in the, and the first sub-electrode (SET1[6]) of the sixth series end. They may be electrically connected to each other through the fifth intermediate connection electrode CNEi5.
  • the protrusion PRT and the fifth intermediate connection electrode CNEi5 may be electrically connected to each other through the fifth contact part CNT5.
  • first to fifth intermediate connection electrodes CNEi1 to CNEi5 may be alternately disposed on different sides (eg, left and right) of the light emitting area EMA. Accordingly, even if the first to fifth intermediate connection electrodes CNEi1 to CNEi5 are all formed on the same layer, short circuiting of them can be prevented.
  • the pixel PXL includes a plurality of electrode pairs that are sequentially disposed along a predetermined first direction DR1 to form each serial end.
  • Each electrode pair includes a pair of first and second sub-electrodes SET1 and SET2 that are continuously disposed along the first direction DR1.
  • the second sub-electrode SET2 of the remaining electrode pairs excluding the last electrode pair is interposed between at least one first or second sub-electrode SET1, SET2, and the first sub-electrode SET1 of the subsequent electrode pair is interposed therebetween.
  • the electrode pairs disposed in each light emitting area EMA are the first sub-electrodes SET1 or the second sub-electrodes SET2 of two consecutively disposed electrode pairs to be adjacent to each other.
  • Each of the first and second sub-electrodes SET1 and SET2 may be disposed in opposite directions with respect to the direction DR1.
  • the second sub-electrode SET2 of the remaining electrode pair may be electrically connected to the first sub-electrode SET1 of the subsequent electrode pair through each intermediate connection electrode CNEi or the like.
  • the light emitting elements LD supplied to the light emitting region EMA of each pixel PXL are efficiently utilized to include a plurality of serial stages.
  • a light source unit for example, a light source unit (LSU) of a series/parallel mixture structure
  • light-emitting elements LD are more evenly arranged between electrode pairs corresponding to each of the series stages. can do.
  • the light emitting elements LD may be connected in the same direction between any pair of first and second sub-electrodes SET1 and SET2, respectively.
  • the first ends EP1 of each of the light emitting devices LD are disposed toward one of the first sub-electrodes SET1, and the second ends EP2 of each of the light emitting devices LD ) May deflect and align the light-emitting elements LD so as to be disposed toward any one second sub-electrode SET2 adjacent to the one first sub-electrode SET1.
  • the ratios at which the light emitting elements LD are aligned in the forward and reverse directions between the pair of first and second sub-electrodes SET1 and SET2 are substantially the same. Or it could be similar.
  • approximately 80% or more (ideally 100%) of the light-emitting elements LD supplied to the light-emitting area EMA of each pixel PXL are the first and second sub-electrodes. It can be sorted in the forward direction between them (SET1, SET2).
  • each of the first sub-electrodes SET1 and the second sub-electrodes SET2 are separated from each other, and a plurality of electrode pairs can be connected in series with each other.
  • the sub-electrodes may be reconnected. Accordingly, by connecting the light-emitting elements LD supplied to the light-emitting area EMA of each pixel PXL in the forward direction as much as possible between the first and second sub-electrodes SET1 and SET2, the light-emitting elements ( LD) utilization efficiency can be improved.
  • the reverse light emitting element LDrv it is possible to block or reduce the leakage current through the reverse light emitting element LDrv.
  • a series/parallel mixing including a larger number of series stages A light source unit (LSU) of the structure can be configured.
  • equipment for supplying the light-emitting elements LD to each light-emitting area EMA for example, an inkjet nozzle, along the longitudinal direction of the light-emitting area EMA (eg, the longitudinal direction of the pixel PXL).
  • a light-emitting element mixture eg, light-emitting element ink
  • droplets of a light-emitting element mixture including the light-emitting elements LD may spread to the left and right along the transverse direction of the light-emitting area EMA.
  • the light-emitting elements LD are non-uniformly distributed along the horizontal direction of the light-emitting area EMA, they may be relatively uniformly distributed along the vertical direction of the light-emitting area EMA. Therefore, between the serial stages, the distribution variation (for example, the number variation) of the light emitting elements LD may be reduced, and the light emitting elements LD may be relatively uniformly distributed in each of the serial stages. .
  • the pixel PXL and the display device including the same it is possible to reduce the defect rate while improving the luminous efficiency and luminance of each pixel PXL.
  • FIGS. 8 to 11 are plan views each illustrating a pixel PXL according to an exemplary embodiment of the present invention, and as an example, show different exemplary embodiments of the pixel PXL of FIG. 7.
  • components similar or identical to those of the at least one embodiment described above including the embodiment of FIG. 7 are denoted by the same reference numerals, and detailed descriptions thereof will be omitted.
  • each protrusion PRT extending from any one of the first or second contact electrodes CET1 and CET2, respectively, for connection with each intermediate connection electrode CNEi.
  • each of the protrusions PRT has a narrower width than the first or second contact electrodes CET1 and CET2 connected thereto, as in the embodiment of FIG. , It may have substantially the same width as the first or second contact electrodes CET1 and CET2 connected thereto.
  • each protrusion PRT is integrally formed with any one of the first or second contact electrodes CET1 and CET2, and each intermediate connection electrode CNEi is Pixels PXL having a structure capable of simplifying a manufacturing process by being integrally formed with any one of the first or second sub-electrodes SET1 and SET2 are illustrated.
  • the present invention is not limited thereto.
  • at least one of the protrusions PRT and/or the intermediate connection electrode CNEi may include the first and second sub-electrodes SET1 and SET2 and the first and second contact electrodes ( In a process different from CET1, CET2), it may be formed in a different layer than these. That is, depending on the embodiment, the connection structure between the series ends may be variously changed.
  • the pixel PXL is disposed to be adjacent to a first electrode pair (for example, the first and second sub-electrodes SET1[1] and SET2[1] of the first serial end).
  • a second dummy electrode disposed adjacent to the first dummy electrode DET1 and the last electrode pair (for example, the first and second sub-electrodes SET1[6] and SET2[6] of the sixth series end) It may further include at least one of (DET2).
  • Each of the first and second dummy electrodes DET1 and DET2 may be electrically isolated floating electrodes.
  • the first dummy electrode DET1 may be disposed adjacent to the first or second sub-electrodes SET1[1] and SET2[1] of the first electrode pair.
  • the first dummy electrode The DET1 may be disposed in an outer area (for example, an upper outer area) of the emission area EMA so as to be adjacent to the first sub-electrode SET1[1] of the first electrode pair.
  • the first dummy electrode DET1 is first manufactured in a state connected to the first sub-electrode SET1[1] of the first electrode pair, and after the alignment of the light emitting elements LD is completed, the first dummy electrode DET1 is It may be separated from and electrically isolated from the first sub-electrode SET1[1] of the second electrode pair.
  • the second dummy electrode DET2 is the first or second sub-electrodes SET1 and SET2 of the last electrode pair, for example, the first or second sub-electrodes SET1[6] and SET2[6] of the sixth series stage. ]).
  • the second dummy electrode DET2 may be disposed in another outer area (eg, lower outer area) of the light emitting area EMA so as to be adjacent to the first sub-electrode SET1[6] of the sixth series end.
  • the second dummy electrode DET2 is first manufactured in a state connected to the first sub-electrode SET1[6] of the sixth series end, and after the alignment of the light emitting elements LD is completed, the second dummy electrode DET2 is 6 It may be separated from the first sub-electrode SET1[6] of the series terminal and electrically isolated.
  • the pixel PXL includes a first dummy contact electrode DCET1 disposed on the first dummy electrode DET1 and a second dummy contact electrode DCET2 disposed on the second dummy electrode DET2. ) May be optionally further included.
  • the first dummy contact electrode DCET1 is electrically connected to the first dummy electrode DET1 to form a multi-layered floating electrode
  • the second dummy contact electrode DCET2 is a second dummy electrode ( DET2) can be electrically connected to form a multi-layered floating electrode.
  • the first and second dummy contact electrodes DCET1 and DCET2 are formed together with the first and second contact electrodes CET1 and CET2, and may have individual patterns separated therefrom.
  • the pixel PXL may further include a plurality of partition walls PW disposed in each light emitting area EMA.
  • Each of the barrier ribs PW may be disposed under the at least one first sub-electrode SET1 or the at least one second sub-electrode SET2.
  • the respective partition walls PW having individual patterns may be disposed under the first sub-electrode SET1[6] of the sixth series end.
  • partition walls overlapping the plurality of first or second sub-electrodes SET1 and SET2, respectively, under the remaining sub-electrodes, for example, the first and second sub-electrodes SET1 and SET2 arranged in the middle. (PW) can be deployed.
  • each of the barrier ribs PW arranged in the middle of the light emitting area EMA has two first or second sub-electrodes SET1 and SET2 (i.e., Under the two first or second sub-electrodes SET1 and SET2 so as to overlap each other in common with the first or second sub-electrodes SET1 and SET2 of two consecutive serial ends Can be placed.
  • the barrier ribs PW may be individually separated and disposed under each of the first and second sub electrodes SET1 and SET2. That is, the shape, size and/or arrangement structure of the partition walls PW may be variously changed according to exemplary embodiments.
  • the first and second sub-electrodes SET1 and SET2 are disposed in the area where the barrier ribs PW are disposed. ) May protrude upward. Accordingly, light emitted from both ends of the light emitting devices LD facing the first and second sub-electrodes SET1 and SET2, that is, the first and second ends EP1 and EP2, is more It can be controlled to face the front direction of the display device.
  • Each pixel PXL according to the above-described embodiments has a structure that can be optimized for a deflection alignment method like the pixel PXL according to the embodiment of FIG. 7, and the effect according to the embodiment of FIG. 7 can be obtained.
  • a light source unit including a plurality of serial stages by efficiently utilizing the light-emitting elements LD supplied to the light-emitting area EMA of each pixel PXL (
  • the light emitting elements LD may be uniformly arranged at each of the serial stages. Accordingly, while improving the luminous efficiency and luminance of each pixel PXL, it is possible to reduce the defective rate.
  • 12A to 12D are cross-sectional views each illustrating a pixel PXL according to an exemplary embodiment of the present invention. As an example, different exemplary embodiments of the cross-section of the pixel PXL corresponding to lines I to I′ of FIG. 11 are illustrated. Show. 12A to 12D illustrate a cross-sectional structure of each of the first light-emitting elements LD1 and each pixel PXL around the periphery of the first light-emitting element LD1, and the pixels PXL have respective serial ends. May have substantially the same or similar cross-sectional structure.
  • a pixel PXL and a display device including the same include a plurality of light emitting elements LD disposed in the light emitting area EMA of each pixel PXL. ) And a display device layer DPL.
  • the pixel PXL and the display device including the same may selectively further include a pixel circuit layer PCL.
  • the pixel PXL and the display device including the same may further include a pixel circuit layer PCL disposed between the base layer BSL and the display element layer DPL.
  • the pixel circuit layer PCL may include at least one circuit element electrically connected to the light emitting elements LD of the pixel PXL.
  • the pixel circuit layer PCL may include at least one circuit element constituting the pixel circuit PXC of each pixel PXL.
  • the pixel circuit layer PCL includes a plurality of transistors T and storage capacitors Cst, which are disposed in each pixel area and constitute each pixel circuit PXC.
  • each pixel circuit It may further include at least one power line and/or signal line connected to the (PXC) and/or light source unit (LSU).
  • the pixel circuit layer ( PCL) may be omitted.
  • FIGS. 12A to 12D only one transistor T among circuit elements and wirings disposed on the pixel circuit layer PCL is illustrated as a representative.
  • the planar/cross-sectional structure of the pixel circuit layer PCL may be variously changed, and the position and cross-sectional structure of each transistor T may be variously changed according to exemplary embodiments.
  • the pixel circuit layer PCL may include a plurality of insulating layers disposed between respective electrodes and/or wires.
  • the pixel circuit layer PCL includes a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and a passivation layer PSV sequentially stacked on one surface of the base layer BSL.
  • the pixel circuit layer PCL may further include at least one light blocking pattern (not shown) disposed below at least some of the transistors T.
  • the buffer layer BFL may prevent diffusion of impurities into each circuit element.
  • the buffer layer BFL may be formed of a single layer, but may be formed of at least two or more multiple layers. When the buffer layer BFL is provided as multiple layers, each layer may be formed of the same material or may be formed of different materials. Meanwhile, depending on the embodiment, the buffer layer BFL may be omitted.
  • Each transistor T includes a semiconductor layer SCL, a gate electrode GE, and first and second transistor electrodes TE1 and TE2.
  • FIGS. 12A to 12D an embodiment in which each transistor T includes first and second transistor electrodes TE1 and TE2 formed separately from the semiconductor layer SCL is shown.
  • the present invention is not limited thereto.
  • the first and/or second transistor electrodes TE1 and TE2 provided in at least one transistor T disposed in each pixel region are each semiconductor layer SCL ) And may be integrated.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may be disposed between the base layer BSL on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor layer SCL includes a first region in contact with each first transistor electrode TE1, a second region in contact with each second transistor electrode TE2, and between the first and second regions. It may include a channel region located at. According to an embodiment, one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like. Further, the channel region of the semiconductor layer SCL may be an intrinsic semiconductor as a semiconductor pattern that is not doped with impurities, and the first and second regions of the semiconductor layer SCL may each be a semiconductor pattern doped with a predetermined impurity. have.
  • the gate electrode GE may be disposed on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • the gate electrode GE may be disposed between the gate insulating layer GI and the interlayer insulating layer ILD to overlap at least one region of the semiconductor layer SCL.
  • the first and second transistor electrodes TE1 and TE2 may be disposed on each semiconductor layer SCL with at least one interlayer insulating layer ILD interposed therebetween.
  • the first and second transistor electrodes TE1 and TE2 are disposed on different ends of the semiconductor layer SCL with the gate insulating layer GI and the interlayer insulating layer ILD interposed therebetween. Can be.
  • These first and second transistor electrodes TE1 and TE2 may be electrically connected to respective semiconductor layers SCL.
  • the first and second transistor electrodes TE1 and TE2 are formed through respective contact holes penetrating through the gate insulating layer GI and the interlayer insulating layer ILD. Can be connected to 2 areas.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode, and the other may be a drain electrode.
  • At least one transistor T provided in the pixel circuit PXC may be connected to at least one pixel electrode.
  • one of the first and second transistor electrodes TE1 and TE2 of the first transistor T1 shown in FIG. 5G is a contact hole passing through the passivation layer PSV ( As an example, through the first contact hole CH1 and the first connection electrode CNE1 on the passivation layer PSV, the first first sub-electrode SET1 (for example, the It may be electrically connected to the first sub-electrode SET1[1] of one serial end.
  • At least one signal line and/or power line connected to each pixel PXL may be disposed on the same layer as one electrode of circuit elements constituting the pixel circuit PXC.
  • the scan line Si of each pixel PXL is disposed on the same layer as the gate electrodes GE of the transistors T
  • the data line Dj of each pixel PXL is the transistors T
  • the first and/or second power lines PL1 and PL2 are disposed on the same layer as the gate electrodes GE of the transistors T or the first and second transistor electrodes TE1 and TE2. Can be.
  • the display device layer DPL may include a light source unit LSU of each of the pixels PXL.
  • the display element layer DPL includes first and second sub-electrodes SET1 and SET2 of each of a plurality of electrode pairs disposed in the emission area EMA of each pixel PXL, and the first And a plurality of light emitting devices LD arranged between the second sub-electrodes SET1 and SET2.
  • the display element layer DPL includes barrier ribs PW for protruding one region of the first and second sub-electrodes SET1 and SET2 in an upward direction, and the light emitting elements LD as first and second The first and second contact electrodes CET1 and CET2 for more stably connecting between the second sub-electrodes SET1 and SET2 may be selectively further included.
  • the display device layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display device layer DPL includes partition walls PW that are sequentially disposed and/or formed on the base layer BSL and/or the pixel circuit layer PCL, and the first and second sub-electrodes SET1 and SET2, a first insulating layer INS1, light emitting devices LD, an insulating pattern INP, first and second contact electrodes CET1 and CET2, and a second insulating layer INS2 It may include.
  • the barrier ribs PW may be disposed to be spaced apart from each other in the light emitting area EMA of each pixel PXL.
  • the barrier ribs PW may protrude from the base layer BSL and/or the pixel circuit layer PCL in the height direction of the base layer BSL.
  • the partition walls PW may have substantially the same height, but the present invention is not limited thereto.
  • the partition walls PW may be disposed between the base layer BSL and/or the pixel circuit layer PCL and each of the first or second sub electrodes SET1 and SET2.
  • the barrier ribs PW may be disposed adjacent to the first and second ends EP1 and EP2 of the light emitting devices LD.
  • each of the barrier ribs PW may be disposed to face the first and/or second end portions EP1 and EP2 of adjacent light emitting devices LD.
  • the partition walls PW may have various shapes.
  • the partition walls PW may have a trapezoidal cross section whose width becomes narrower toward the top, as illustrated in FIGS. 12A and 12C.
  • each of the partition walls PW may have an inclined surface at least on one side.
  • the barrier ribs PW may have a semicircular or semi-elliptical cross-section whose width becomes narrower toward the top.
  • each of the partition walls PW has a curved surface on at least one side thereof, and at least one electrode (or sub-electrode) and/or an insulating layer disposed on the partition walls PW is formed of the partition walls PW. ) May have a curved surface.
  • the shape of the partition walls PW is not particularly limited, and this may be variously changed.
  • at least one of the partition walls PW may be omitted or the position thereof may be changed.
  • the partition walls PW may include an insulating material including at least one inorganic material and/or an organic material.
  • the barrier ribs PW may include at least one layer of an inorganic layer including various currently known inorganic insulating materials, such as silicon nitride (SiNx) or silicon oxide (SiOx).
  • the barrier ribs PW include at least one organic layer and/or a photoresist layer including various types of organic insulating materials, or a single layer or multiple layers including organic/inorganic materials. It may also consist of a layer of insulator. That is, in the embodiment of the present invention, the material constituting the partition walls PW may be variously changed.
  • the partition walls PW may function as reflective members.
  • Each of the first and second sub-electrodes SET1 and SET2 may be disposed on the partition walls PW. These first and second sub-electrodes SET1 and SET2 may be disposed to be spaced apart from each other in each pixel area (especially, each light emitting area EMA).
  • the first and second sub-electrodes SET1 and SET2 disposed on each of the barrier ribs PW may have a shape corresponding to the shape of each of the barrier ribs PW.
  • the first and second sub-electrodes SET1 and SET2 may protrude in the height direction of the base layer BSL while having an inclined or curved surface corresponding to each of the partition walls PW.
  • each of the first and second sub-electrodes SET1 and SET2 may be formed substantially flat on the passivation layer PSV.
  • Each of the first and second sub-electrodes SET1 and SET2 may include at least one conductive material.
  • each of the first and second sub-electrodes SET1 and SET2 is silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), and nickel.
  • Ni neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), etc.
  • At least one metal or an alloy containing the same Conductivity such as ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), ZnO (Zinc Oxide), AZO (Antimony Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnO (Zinc Oxide), SnO 2 (Tin Oxide) It may include at least one conductive material among conductive polymers such as oxide and PEDOT, but is not limited thereto.
  • each of the first and second sub-electrodes SET1 and SET2 may include other conductive materials, such as carbon nanotubes or graphene.
  • each of the first and second sub-electrodes SET1 and SET2 may have conductivity by including at least one of various conductive materials, and the constituent material is not particularly limited.
  • each of the first and second sub-electrodes SET1 and SET2 may be formed of the same conductive material, or they may include at least one different conductive material.
  • each of the first and second sub-electrodes SET1 and SET2 may be configured as a single layer or multiple layers.
  • each of the first and second sub-electrodes SET1 and SET2 may include a reflective electrode layer including a reflective conductive material.
  • each of the first and second sub-electrodes SET1 and SET2 covers at least one transparent electrode layer disposed above and/or below the reflective electrode layer, and an upper portion of the reflective electrode layer and/or the transparent electrode layer. It may optionally further include at least one of the at least one conductive capping layer.
  • the reflective electrode layer of each of the first and second sub-electrodes SET1 and SET2 may be formed of a conductive material having a uniform reflectance.
  • the reflective electrode layer is silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir). ), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), etc., but may be composed of at least one metal or an alloy including the same among various metal materials, but is not limited thereto. That is, the reflective electrode layer may be formed of various reflective conductive materials.
  • each of the first and second sub-electrodes SET1 and SET2 includes a reflective electrode layer, light emitted from both ends of each of the light emitting devices LD, that is, the first and second ends EP1 and EP2, is The image can be further advanced in the direction in which it is displayed (for example, in the front direction).
  • first and second sub-electrodes SET1 and SET2 have an inclined or curved surface corresponding to the shape of each of the barrier ribs PW, the first and second ends EP1 and EP1 of the light emitting elements LD, EP2), light emitted from the first and second ends EP1 and EP2 of each of the light-emitting elements LD is reflected by the first and second sub-electrodes SET1 and SET2. Further, it may proceed in the front direction of the display panel PNL (for example, an upper direction of the base layer BSL). Accordingly, the efficiency of light emitted from the light emitting devices LD may be improved.
  • each of the first and second sub-electrodes SET1 and SET2 may be formed of various transparent conductive materials.
  • the transparent electrode layer may include ITO, IZO, or ITZO, but is not limited thereto.
  • each of the first and second sub-electrodes SET1 and SET2 may be configured as a triple layer having a stacked structure of ITO/Ag/ITO.
  • RC delay signal delay
  • each of the first and second sub-electrodes SET1 and SET2 includes a conductive capping layer covering the reflective electrode layer and/or the transparent electrode layer, it is reduced due to defects occurring in the manufacturing process of the pixel PXL. Damage to the reflective electrode layer of the first and second sub-electrodes SET1 and SET2 may be prevented.
  • the conductive capping layer may be selectively included in the first and second sub-electrodes SET1 and SET2, and may be omitted depending on embodiments.
  • the conductive capping layer is regarded as a component of each of the first and second sub-electrodes SET1 and SET2, or a separate component disposed on the first and second sub-electrodes SET1 and SET2 It can also be considered an element.
  • a first insulating layer INS1 may be disposed on one region of the first and second sub-electrodes SET1 and SET2.
  • the first insulating layer INS1 is formed to cover a region of the first and second sub-electrodes SET1 and SET2, and the first and second sub-electrodes SET1 and SET2 It may include an opening exposing another area.
  • the first insulating layer INS1 may expose first and second sub-electrodes SET1 and SET2 in predetermined first and second contact regions CNP1 and CNP2, respectively.
  • the first insulating layer INS1 may not be formed, and in this case, the light emitting device is directly on one end of the passivation layer PSV and/or the first and second sub-electrodes SET1 and SET2. Fields LD may be arranged.
  • the first insulating layer INS1 may be formed to primarily cover the first and second sub-electrodes SET1 and SET2 entirely. After the light emitting devices LD are supplied and aligned on the first insulating layer INS1, the first insulating layer INS1 is formed in one area (eg, first and second, respectively) on the partition walls PW. The second contact regions CNP1 and CNP2 may be partially opened to expose the first and second sub-electrodes SET1 and SET2.
  • the first insulating layer INS1 is patterned in the form of an individual pattern that is locally disposed under the light-emitting elements LD after supply and alignment of the light-emitting elements LD are completed. It could be.
  • the first insulating layer INS1 is interposed between the first and second sub-electrodes SET1 and SET2 and the light emitting elements LD, and the first and second sub-electrodes SET1 and SET2 ) At least one area of each can be exposed.
  • This first insulating layer INS1 is formed to cover the first and second sub-electrodes SET1 and SET2 after the first and second sub-electrodes SET1 and SET2 are formed. Damage to the first and second sub-electrodes SET1 and SET2 or precipitation of metal may be prevented.
  • the first insulating layer INS1 may stably support each light emitting device LD.
  • the first insulating layer INS1 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the first insulating layer INS1 includes various types of organic/inorganic insulating materials currently known, including silicon nitride (SiNx), silicon oxide (SiOx), or aluminum oxide (Al 2 O 3 ).
  • the material of the first insulating layer INS1 is not particularly limited.
  • a plurality of light emitting devices LD may be supplied and aligned in each pixel area in which the first insulating layer INS1 is formed, particularly, in the light emitting area EMA of each pixel PXL.
  • a plurality of light-emitting elements LD are supplied to each light-emitting area EMA through an inkjet method or a slit coating method, and the light-emitting elements LD include first and second sub-electrodes SET1.
  • the first and second sub-electrodes SET1 and SET2 may be aligned with a direction by a predetermined alignment signal (or alignment voltage) applied to SET2.
  • At least some of the light emitting devices LD have both ends in the longitudinal direction, that is, the first and second ends EP1 and EP2 are a pair of first and second sub-electrodes. It may be disposed in the horizontal direction between the pair of first and second sub-electrodes SET1 and SET2 so as to overlap with SET1 and SET2. In addition, according to an embodiment, some of the light emitting elements LD may be disposed in a diagonal direction between the pair of first and second sub-electrodes SET1 and SET2.
  • At least some of the light emitting devices LD overlap the first and second sub-electrodes SET1 and SET2 between the pair of first and second sub-electrodes SET1 and SET2 It is disposed so as not to be, but may be connected to the first and second sub-electrodes SET1 and SET2 through each of the first contact electrode CET1 and the second contact electrode CET2.
  • An insulating pattern INP may be disposed on one region of the light emitting devices LD.
  • the insulating pattern INP is a region including a central region of each of the light emitting elements LD while exposing the first and second ends EP1 and EP2 of each of the light emitting elements LD. It can be partially placed on top only.
  • the insulating pattern INP may be formed as an independent pattern on each light emitting area EMA, but is not limited thereto.
  • the insulating pattern INP may be omitted depending on embodiments, and in this case, both ends of the first and second contact electrodes CET1 and CET2 may be directly disposed on the light emitting devices LD.
  • the insulating pattern INP may be composed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the insulating pattern (INP) including silicon nitride (SiNx), silicon oxide (SiOx), aluminum oxide (Al 2 O 3 ), photoresist (PR) material, etc.
  • An insulating material may be included, and a material constituting the insulating pattern INP is not particularly limited.
  • the insulating pattern INP When the insulating pattern INP is formed on the light-emitting elements LD after the alignment of the light-emitting elements LD is completed, it is possible to prevent the light-emitting elements LD from being separated from the aligned positions.
  • the spaced space may be filled with an insulating material introduced in the process of forming the insulating pattern INP. Accordingly, the light emitting devices LD may be more stably supported.
  • the insulating pattern INP may be formed only on the top of the light emitting devices LD, or may be formed on both the top and bottom of the light emitting devices LD.
  • Both ends of the light emitting devices LD not covered by the insulating pattern INP that is, the first and second ends EP1 and EP2 are respectively first and second contact electrodes CET1 and CET2 Can be covered by
  • one end of each of the first and second contact electrodes CET1 and CET2 has an insulating pattern INP interposed therebetween, and the first and second ends EP1 and EP1 of the light-emitting elements LD EP2) can be spaced apart from each other.
  • the first and second contact electrodes CET1 and CET2 may be simultaneously formed on the same layer on one surface of the base layer BSL as shown in FIGS. 12A and 12B. Accordingly, the manufacturing process of the pixel PXL and the display device including the same can be simplified. As an example, compared to the case where the first and second contact electrodes CET1 and CET2 are formed through each mask process, the number of mask processes required for forming the pixel PXL is reduced, and the first and second contacts The electrodes CET1 and CET2 can be formed more easily.
  • first and second contact electrodes CET1 and CET2 may be sequentially formed in different layers on one surface of the base layer BSL as shown in FIGS. 12C and 12D.
  • a third insulating layer INS3 may be additionally disposed between the first and second contact electrodes CET1 and CET2. That is, the positions and mutual arrangement relationships of the first and second contact electrodes CET1 and CET2 may be variously changed.
  • first and second contact electrodes CET1 and CET2 are exposed areas of the first and second sub-electrodes SET1 and SET2, respectively (for example, the first and second contact areas CNP1 and CNP2). ) May be disposed above the first and second sub-electrodes SET1 and SET2.
  • first and second contact electrodes CET1 and CET2 are in contact with the first and second sub-electrodes SET1 and SET2 in the first and second contact regions CNP1 and CNP2, respectively. It may be disposed on at least one area of the first and second sub-electrodes SET1 and SET2.
  • first and second contact electrodes CET1 and CET2 are electrically connected to the first and second sub-electrodes SET1 and SET2, respectively, and the first and second contact electrodes CET1 and CET2 ), the first and second sub-electrodes SET1 and SET2 may be electrically connected to the first and second ends EP1 and EP2 of the light-emitting elements LD, respectively.
  • the first and second contact electrodes CET1 and CET2 may be made of various transparent conductive materials.
  • the first and second contact electrodes CET1 and CET2 may include a transparent electrode layer including at least one of various transparent conductive materials including ITO, IZO, and ITZO.
  • the light-emitting elements e.g., through each of the first and second ends EP1 and EP2
  • Light emitted from LD may pass through the first and second contact electrodes CET1 and CET2 to be emitted to the outside of the display device.
  • a second insulating layer INS2 may be disposed on the first and second contact electrodes CET1 and CET2.
  • the second insulating layer INS2 includes barrier ribs PW, first and second sub-electrodes SET1 and SET2, light emitting devices LD, insulating pattern INP, and first and second sub-electrodes SET1 and SET2.
  • the barrier ribs PW, the first and second sub-electrodes SET1 and SET2 the light-emitting elements LD, the insulating pattern INP, and the second sub-electrodes SET1 and SET2 are covered.
  • the first and second contact electrodes CET1 and CET2 may be entirely formed and/or disposed on the display area DA of the base layer BSL on which the first and second contact electrodes CET1 and CET2 are formed.
  • the second insulating layer INS2 may be entirely formed on the display area DA so as to cover the banks BNK surrounding each light emitting area EMA, but is not limited thereto. Does not.
  • the second insulating layer INS2 may include at least one layer of an inorganic layer and/or an organic layer.
  • the second insulating layer INS2 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the second insulating layer INS2 may include various types of currently known organic/inorganic insulating materials, such as silicon nitride (SiNx) or silicon oxide (SiOx), and the second insulating layer INS2 )
  • the constituent material is not particularly limited.
  • the second insulating layer INS2 may include a thin film encapsulation layer having a multilayer structure.
  • the second insulating layer INS2 includes at least two inorganic insulating layers and at least one organic insulating layer interposed between the at least two inorganic insulating layers. It can be composed of layers. However, the material and/or structure of the second insulating layer INS2 may be variously changed.
  • at least one overcoat layer and/or an encapsulation substrate, which is not shown, may be further disposed on the second insulating layer INS2.
  • FIG. 13 is a cross-sectional view illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • a cross-sectional view of a pixel PXL corresponding to lines II to II' of FIG. 11 is illustrated.
  • the structure of the pixel PXL will be schematically illustrated with the display element layer DPL as the center.
  • components similar or identical to those of the above-described embodiments are denoted by the same reference numerals, and detailed descriptions thereof will be omitted.
  • the light-emitting elements LD disposed at different serial ends may be spaced apart from each other with at least two sub-electrodes interposed therebetween.
  • the first light-emitting element LD1 arranged between the first and second sub-electrodes SET1[1] and SET2[1] of the first serial stage is adjacent to each other.
  • the second sub-electrodes SET2[1] and SET2[2] of the serial stages are interposed, and the first and second sub-electrodes SET1[2] and SET2[2] of the second serial stage are It may be spaced apart from the second light emitting device LD2 arranged therebetween.
  • first and second ends EP1 and EP2 of the first light emitting device LD1 are sequentially disposed along the first direction DR1, and the first and second ends of the second light emitting device LD2
  • the fields EP1 and EP2 may be arranged in reverse order along the first direction DR1.
  • the first to sixth light emitting elements LD1 to LD6 may be arranged along the first direction DR1 at intervals of two sub-electrodes.
  • the light emitting element LD may not be disposed between the first sub-electrodes SET1 or the second sub-electrodes SET2 adjacent to each other.
  • Any light emitting device LD may not be connected.
  • the first or second sub-electrodes SET1 and SET2 adjacent to each other are connected to each other in an integral or non-integrated manner in the step of aligning the light emitting elements LD, so that the same alignment signal (or alignment voltage) ) Can be supplied.
  • FIGS. 14 and 15 are plan views, respectively, illustrating a pixel PXL according to an exemplary embodiment of the present invention, and as an example, show different exemplary embodiments of the pixel PXL of FIG. 7.
  • the same reference numerals are assigned to at least one embodiment described above, for example, similar or identical configurations to the embodiment of FIG. 7, and detailed descriptions thereof will be omitted.
  • a plurality of electrode pairs including a pair of first and second sub-electrodes SET1 and SET2, respectively, are in a first direction DR1 set in the transverse direction of the light emitting area EMA. It can be arranged sequentially along the line.
  • each of the first and second sub-electrodes SET1 and SET2 may extend along the second direction DR2 set in the longitudinal direction of the light emitting area EMA.
  • the first and second subs according to the embodiments of FIGS. 14 and 15 may have a length longer than each of the first and second sub-electrodes SET1 and SET2 according to the embodiment of FIG. 7.
  • the number of electrode pairs (or the total number of first and second sub-electrodes SET1 and SET2) disposed in each of the pixels PXL according to the embodiments of FIGS. 14 and 15 is , It may be smaller than the number of electrode pairs disposed in the pixel PXL according to the exemplary embodiment of FIG. 7.
  • the number of electrode pairs disposed in each pixel PXL according to the exemplary embodiments of FIGS. 14 and 15 is not particularly limited.
  • the pixel PXL includes three pairs of first and second sub-electrodes SET1 and SET2, or more first and second sub-electrodes SET1 and SET2.
  • SET2 can be provided.
  • the pixel PXL may include only two pairs of first and second sub-electrodes SET1 and SET2, as shown in FIG. 15.
  • the pixel PXL is composed of two or more electrode pairs, so that at least two serial ends Can include.
  • FIGS. 16A to 16D are plan views sequentially illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention, for example, illustrating an exemplary embodiment of a method of manufacturing a display device including the pixel PXL of FIG. 11.
  • a planar structure of the pixel PXL is illustrated centering on the display element layer DPL in which the light source unit LSU of the pixel PXL is disposed.
  • a bank (BNK) that may be formed before or after the formation of the first and second sub-electrodes SET1 and SET2, and whose positions and formation steps may be variously changed. The illustration of will be omitted.
  • each pixel region (in particular, each pixel area) on the base layer BSL (or one surface of the base layer BSL on which the pixel circuit layer PCL and/or partition walls PW are formed)
  • a plurality of electrode pairs for configuring the serial ends of the light source unit LSU are formed in the light emitting area EMA of the pixel PXL.
  • each pixel area is an area including a light emitting area EMA of each pixel PXL as shown in FIG.
  • the corresponding pixel PXL May be an area including a light emitting area EMA in which the light source unit LSU is formed and a pixel circuit area in which the pixel circuit PXC of the pixel PXL is formed.
  • a plurality of electrode pairs are formed in the light emitting area EMA of each of the pixels PXL disposed in the display area DA, and the pixels PXL may be formed to have substantially the same or similar structure.
  • a plurality of electrode pairs formed in the emission area EMA of each pixel PXL may include a pair of first and second sub-electrodes SET1 and SET2, respectively.
  • the electrode pairs may be formed to be sequentially arranged along the first direction DR1 in each light emitting area EMA.
  • the first or second sub-electrodes SET1 and SET2 of electrode pairs that are continuous with respect to the first direction DR1 may be formed to be continuously disposed along the first direction DR1.
  • the first or second sub-electrodes SET1 and SET2 of the successive electrode pairs may be integrally connected to each other to form respective double electrode patterns.
  • the first or second sub-electrodes SET1 and SET2 of the continuous electrode pairs are formed to be integrally connected to each other at least at one end (for example, both ends), so that each double electrode pattern can be configured. have.
  • the second sub-electrode SET2[1] of the first series end and the second sub-electrode SET2[2] of the second series end are formed to be integrally connected at both ends, thereby forming a single double electrode pattern.
  • the first sub-electrode SET1[2] of the second series end and the first sub-electrode SET1[3] of the third series end are formed to be integrally connected at both ends, thereby forming a single double electrode pattern.
  • the first or second sub-electrodes SET1 and SET2 of two consecutive electrode pairs may be formed in respective double electrode patterns.
  • the first and last sub-electrodes are disposed in each light emitting area EMA along the first direction DR1.
  • the electrode SET1[1] and the first sub-electrode SET1[6] of the sixth series stage are each formed in a single electrode pattern, and the remaining sub-electrodes arranged in the middle are formed in each double electrode pattern.
  • sub-electrodes first and last disposed in each light emitting area EMA may also be formed in respective double electrode patterns.
  • each double electrode pattern may be separated into a plurality of sub-electrodes later.
  • each of the double electrode patterns first and last disposed in the light emitting region EMA along the first direction DR1 is a first or last sub-electrode (for example, a first sub-electrode of the first series end). (SET1[1]) or the first sub-electrode (SET1[6]) of the sixth series end) and a dummy electrode (for example, the first or second dummy electrodes DET1, DET2 in FIG. 9).
  • each double electrode pattern disposed in the middle of the light emitting area EMA may be separated into first or second sub-electrodes SET1 and SET2 of two consecutive series stages.
  • the first and second sub-electrodes SET1 and SET2 of the pixels PXL are commonly connected to each other.
  • a first alignment line ALI1 and a second alignment line ALI2 commonly connected to the second sub-electrodes SET2 of the pixels PXL may be formed together.
  • the first sub-electrodes SET1 of the pixels PXL are integrally connected to each other through a first alignment line ALI1
  • the second sub-electrodes SET2 of the pixels PXL May be integrally connected to each other through the second alignment line ALI2.
  • the present invention is not limited thereto.
  • the first sub-electrodes SET1 of the pixels PXL may be integrally or non-integral electrically connected to each other
  • the second sub-electrodes SET2 of the pixels PXL may be integrated or non-integrated. They can be integrally electrically connected to each other.
  • a plurality of light-emitting elements are provided in each pixel area (especially, the light-emitting area EMA of each pixel PXL) including the first and second sub-electrodes SET1 and SET2.
  • LD can be fed and sorted.
  • a plurality of light emitting elements LD are supplied to each light emitting area EMA using an inkjet method, a slit coating method, or other various methods, and the first alignment wiring ALI1 and the second alignment
  • the light emitting devices LD may be aligned by supplying a first alignment signal (or a first alignment voltage) and a second alignment signal (or a second alignment voltage) to the wiring ALI2, respectively.
  • the first and second alignment signals may be applied to the first and second alignment lines ALI1 simultaneously with the supply of the light-emitting elements LD or after the supply of the light-emitting elements LD is completed.
  • ALI2 may be supplied to the first and second sub-electrodes SET1 and SET2, respectively.
  • a voltage of a reference potential (for example, a ground voltage) is applied to the first alignment line ALI1, and an AC waveform is applied to the second alignment line ALI2.
  • the alignment signal of can be applied.
  • an alignment signal of an alternating current waveform may be applied to the first alignment line ALI1
  • a voltage of a reference potential eg, a ground voltage
  • predetermined alignment signals are applied to the first and second sub-electrodes SET1 and SET2 of the pixels PXL, an electric field is formed between the first and second sub-electrodes SET1 and SET2. do. Accordingly, the light emitting elements LD are aligned between the first and second sub-electrodes SET1 and SET2.
  • the light emitting elements LD may be deflected and aligned between the first and second sub-electrodes SET1 and SET2 by controlling alignment signals or forming a magnetic field.
  • the first end EP1 of each light-emitting device LD is disposed toward one of the first sub-electrodes SET1
  • the second end EP2 of the light-emitting device LD is The light emitting elements LD may be deflected and aligned to be disposed toward one second sub-electrode SET2 paired with one first sub-electrode SET1.
  • the two first sub-electrodes SET1 or the second sub-electrodes SET2 that are successively disposed to form each double electrode pattern receive the same alignment signal to form an equipotential surface. Accordingly, the light emitting devices LD may not be aligned between the two first sub-electrodes SET1 or the second sub-electrodes SET2 constituting each double electrode pattern.
  • the first and second sub-electrodes SET1 and SET2 may be individually separated through an etching method or the like.
  • the first and second sub-electrodes SET1 and SET2 may be separated from the first and second alignment lines ALI1 and ALI2, respectively.
  • each double electrode pattern may be separated into each of the first or second sub-electrodes SET1 and SET2.
  • I can.
  • the first and/or second alignment lines ALI1 and ALI2 may be disconnected between adjacent pixels PXL so that each pixel PXL can be independently driven.
  • first and second connection electrodes CNE1 and CNE2 and intermediate connection electrodes CNEi may be formed.
  • the present invention is not limited thereto.
  • at least one of the first and second connection electrodes CNE1 and CNE2 and the intermediate connection electrodes CNEi is separate from the first and second sub-electrodes SET1 and SET2. It can also be formed of.
  • first and second contact electrodes CET1 and CET2 may be formed on the first and second sub-electrodes SET1 and SET2, respectively.
  • a light emitting device arranged between the first and second sub-electrodes SET1 and SET2 of each serial end Of each pixel PXL so that the field LD (for example, the first to sixth light emitting elements LD1 to LD6) is connected in the forward direction between the first and second sub-electrodes SET1 and SET2.
  • the first and second sub-electrodes SET1 and SET2 may be reconnected.
  • the second sub-electrodes SET2 of other electrode pairs excluding the last electrode pair may be electrically connected to the first sub-electrode SET1 of the subsequent electrode pair.
  • a second sub-electrode SET2[1] of a first serial end connected to the second end EP2 of the first light-emitting device LD1 is connected to the first end EP1 of the second light-emitting device LD2. It may be electrically connected to the first sub-electrode SET1[2] of the second series terminal connected to. In this way, by reconnecting the first and second sub-electrodes SET1 and SET2, a light source unit LSU having a series/parallel mixture structure including a plurality of series stages may be configured.

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Abstract

본 발명의 일 실시예에 의한 화소는, 제1 방향을 따라 순차적으로 배열되며 각각이 상기 제1 방향을 따라 연속적으로 배치된 제1 서브 전극 및 제2 서브 전극을 포함한 복수의 전극 쌍들; 각각 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들; 첫 번째 전극 쌍의 제1 서브 전극 및 제1 전원의 사이에 전기적으로 연결된 제1 연결 전극; 및 마지막 전극 쌍의 제2 서브 전극 및 제2 전원의 사이에 전기적으로 연결된 제2 연결 전극을 포함한다. 상기 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 적어도 하나의 제1 또는 제2 서브 전극을 사이에 두고 후속 전극 쌍의 제1 서브 전극과 이격되도록 배치되며, 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결된다.

Description

화소, 이를 구비한 표시 장치 및 그의 제조 방법
본 발명의 실시예는 화소, 이를 구비한 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소 등과 같은 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자를 포함한 화소, 이를 구비한 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 화소는, 제1 방향을 따라 순차적으로 배열되며 각각이 상기 제1 방향을 따라 연속적으로 배치된 제1 서브 전극 및 제2 서브 전극을 포함한 복수의 전극 쌍들; 각각 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들; 첫 번째 전극 쌍의 제1 서브 전극 및 제1 전원의 사이에 전기적으로 연결된 제1 연결 전극; 및 마지막 전극 쌍의 제2 서브 전극 및 제2 전원의 사이에 전기적으로 연결된 제2 연결 전극을 포함한다. 상기 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 적어도 하나의 제1 또는 제2 서브 전극을 사이에 두고 후속 전극 쌍의 제1 서브 전극과 이격되도록 배치되며, 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결된다.
일 실시예에서, 상기 전극 쌍들 중 연속적으로 배열된 두 개의 전극 쌍들은, 각각의 제1 서브 전극들 또는 각각의 제2 서브 전극들이 서로 이웃하도록 각각의 전극 쌍을 구성하는 제1 및 제2 서브 전극들이 서로 반대방향으로 배열될 수 있다.
일 실시예에서, 상기 전극 쌍들 중 각각의 홀수 번째 전극 쌍을 구성하는 제1 및 제2 서브 전극들은 상기 제1 방향을 따라 순차적으로 배치되고, 상기 전극 쌍들 중 각각의 짝수 번째 전극 쌍을 구성하는 제1 및 제2 서브 전극들은 상기 제1 방향을 따라 역순으로 배열될 수 있다.
일 실시예에서, 상기 발광 소자들 각각은, 상기 어느 한 전극 쌍의 제1 서브 전극에 전기적으로 연결되는 제1 단부; 및 상기 어느 한 전극 쌍의 제2 서브 전극에 전기적으로 연결되는 제2 단부를 포함할 수 있다.
일 실시예에서, 상기 발광 소자들 각각의 제1 단부 및 제2 단부는 각각 P형 단부 및 N형 단부이고, 상기 발광 소자들 각각은 상기 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 순방향으로 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 전극 쌍들 각각의 제1 서브 전극 상에 개별적으로 배치되어 각각의 제1 서브 전극을 인접한 발광 소자의 제1 단부에 전기적으로 연결하는 복수의 제1 컨택 전극들; 및 상기 전극 쌍들 각각의 제2 서브 전극 상에 개별적으로 배치되어 각각의 제2 서브 전극을 인접한 발광 소자의 제2 단부에 전기적으로 연결하는 복수의 제2 컨택 전극들을 더 포함할 수 있다.
일 실시예에서, 상기 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 각각의 중간 연결 전극을 통해 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 각각의 중간 연결 전극은, 상기 나머지 전극 쌍의 제2 서브 전극 및 상기 후속 전극 쌍의 제1 서브 전극 중 어느 하나의 서브 전극으로부터 일체로 연장될 수 있다.
일 실시예에서, 상기 나머지 전극 쌍의 제2 서브 전극 및 상기 후속 전극 쌍의 제1 서브 전극 중 다른 하나의 서브 전극 상에 배치된 제1 또는 제2 컨택 전극은, 상기 제1 방향과 교차하는 제2 방향을 따라 돌출되어 상기 각각의 중간 연결 전극에 전기적으로 연결되는 돌출부를 포함할 수 있다.
일 실시예에서, 상기 전극 쌍들의 제1 및 제2 서브 전극들 각각은, 반사성의 도전 물질을 포함한 반사 전극층을 포함하고, 상기 제1 및 제2 컨택 전극들 각각은, 투명 도전 물질을 포함한 투명 전극층을 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 전극 쌍들 및 상기 발광 소자들이 배치되며 불투명한 뱅크에 의해 둘러싸인 발광 영역을 포함하며, 상기 제1 방향은 상기 발광 영역의 종방향일 수 있다.
일 실시예에서, 상기 전극 쌍들은 세 쌍 이상의 전극 쌍들로 구성되며, 상기 발광 소자들은 각각의 전극 쌍을 포함한 세 단 이상의 직렬 단들에 분산 배치되어 직/병렬 혼합 구조로 서로 연결될 수 있다.
일 실시예에서, 상기 화소는 상기 전극 쌍들 및 상기 발광 소자들이 배치되며 불투명한 뱅크에 의해 둘러싸인 발광 영역을 포함하며, 상기 제1 방향은 상기 발광 영역의 횡방향일 수 있다.
일 실시예에서, 상기 전극 쌍들은, 상기 발광 영역의 종방향으로 연장된 각각의 제1 및 제2 서브 전극들을 포함한 두 쌍 이상의 전극 쌍들로 구성될 수 있다.
일 실시예에서, 상기 화소는, 상기 첫 번째 전극 쌍에 이웃하도록 배치되며 전기적으로 격리된 제1 더미 전극; 및 상기 마지막 전극 쌍에 이웃하도록 배치되며 전기적으로 격리된 제2 더미 전극 중 적어도 하나를 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 각각 상기 전극 쌍들의 제1 및 제2 서브 전극들 중 적어도 하나의 하부에 배치된 복수의 격벽들을 더 포함할 수 있다.
일 실시예에서, 상기 격벽들 중 일부는, 각각, 상기 전극 쌍들의 제1 및 제2 서브 전극들 중 상기 제1 방향을 따라 연속적으로 배치된 두 개의 제1 또는 제2 서브 전극들과 공통으로 중첩되도록 상기 두 개의 제1 또는 제2 서브 전극들의 하부에 배치될 수 있다.
일 실시예에서, 상기 격벽들은, 상기 전극 쌍들의 제1 및 제2 서브 전극들 각각의 하부에 개별적으로 분리되어 배치될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 제1 방향을 따라 순차적으로 배열되며 각각이 상기 제1 방향을 따라 연속적으로 배치된 제1 서브 전극 및 제2 서브 전극을 포함한 복수의 전극 쌍들; 각각 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들; 첫 번째 전극 쌍의 제1 서브 전극 및 제1 전원의 사이에 전기적으로 연결된 제1 연결 전극; 및 마지막 전극 쌍의 제2 서브 전극 및 제2 전원의 사이에 전기적으로 연결된 제2 연결 전극을 포함한다. 상기 화소의 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 적어도 하나의 제1 또는 제2 서브 전극을 사이에 두고 후속 전극 쌍의 제1 서브 전극과 이격되도록 배치되며, 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결된다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 각 화소의 발광 영역에, 각각 한 쌍의 제1 및 제2 서브 전극들을 포함하며 제1 방향을 따라 순차적으로 배열되는 복수의 전극 쌍들과, 각각 상기 전극 쌍들의 제1 서브 전극들 및 제2 서브 전극들에 연결되는 제1 정렬 배선 및 제2 정렬 배선을 형성하는 단계; 상기 발광 영역에 복수의 발광 소자들을 공급하고, 상기 제1 및 제2 정렬 배선들로 정렬 신호들을 공급하여 상기 발광 소자들을 정렬하는 단계; 상기 제1 및 제2 서브 전극들을 개별적으로 분리하는 단계; 및 상기 정렬된 발광 소자들이 상기 각 전극 쌍의 제1 및 제2 서브 전극들의 사이에 순방향으로 연결되도록 상기 제1 및 제2 서브 전극들을 재 연결하는 단계를 포함한다. 상기 복수의 전극 쌍들을 형성하는 단계에서, 연속된 전극 쌍들의 제1 또는 제2 서브 전극들을 연속적으로 배치하고 상기 연속된 전극 쌍들의 제1 또는 제2 서브 전극들을 일체로 연결하여 각각의 이중 전극 패턴을 형성한다. 상기 제1 및 제2 서브 전극들을 개별적으로 분리하는 단계에서, 상기 각각의 이중 전극 패턴을 각각의 제1 또는 제2 서브 전극들로 분리한다.
본 발명의 실시예들에 의한 화소, 이를 구비한 표시 장치 및 그의 제조 방법에 따르면, 각 화소의 발광 영역에 공급된 발광 소자들을 효율적으로 활용하여 광원 유닛을 구성함과 더불어, 상기 광원 유닛을 구성하는 전극 쌍들의 사이에 발광 소자들을 보다 균일하게 배열할 수 있다. 이에 따라, 각 화소의 발광 효율 및 휘도를 향상시키면서, 불량률은 저감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5g는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도로서, 일 예로 서로 다른 원인으로 오픈 불량이 발생한 각각의 화소에 대한 실시예들을 나타낸다.
도 7은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로 도 7의 화소에 대한 서로 다른 변경 실시예들을 나타낸다.
도 12a 내지 도 12d는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 11의 Ⅰ~Ⅰ'선에 대응하는 화소의 단면에 대한 서로 다른 실시예들을 나타낸다.
도 13은 본 발명의 일 실시예에 의한 화소를 나타내는 단면도로서, 일 예로 도 11의 Ⅱ~Ⅱ'선에 대응하는 화소의 단면에 대한 일 실시예를 나타낸다.
도 14 및 도 15는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로 도 7의 화소에 대한 서로 다른 변경 실시예들을 나타낸다.
도 16a 내지 도 16d는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 평면도로서, 일 예로 도 11의 화소를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우는 물론, 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치나 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)을 포함할 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 웨이퍼 기판 상에서 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 다이오드일 수 있으나, 이에 한정되지는 않는다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 N형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부들은 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO 2), 질화규소(Si 3N 4), 산화알루미늄(Al 2O 3) 및 이산화타이타늄(TiO 2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 전극층들(14, 15) 각각은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은, 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 각 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 및/또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(Teflon TM)이나 사이토프(Cytop TM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 각각 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)의 각 화소 영역에 배치될 수 있다. 일 실시예에서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 화소(PXL)가, 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수도 있다. 일 실시예에서, 코어-쉘 구조의 발광 소자는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가진 초소형 코어-쉘 구조의 발광 소자일 수 있으나, 상기 코어-쉘 구조의 발광 소자의 크기가 이에 한정되지는 않는다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5g는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 5a 내지 도 5g는 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 5a 내지 도 5g에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은, 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD)을 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결하기 위한 제1 전극(ET1) 및 제2 전극(ET2)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 전원(VDD)에 연결되는 제1 전극(ET1)과, 제2 전원(VSS)에 연결되는 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
실시예에 따라, 상기 발광 소자들(LD) 각각은, 적어도 제1 전극(ET1)을 통해 제1 전원(VDD)에 연결되는 P형 단부와, 적어도 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 N형 단부를 포함할 수 있다. 실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)을 통해 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 병렬 연결될 수 있다. 이와 같이 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
일 실시예에서, 각각의 화소(PXL)는, 제1 또는 제2 전원(VDD, VSS)과 광원 유닛(LSU)의 사이에 전기적으로 연결된 화소 회로(PXC)를 더 포함할 수 있다. 예를 들어, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 제1 전극(ET1)("제1 화소 전극"이라고도 함)을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 상기 광원 유닛(LSU)의 제2 전극(ET2)("제2 화소 전극"이라고도 함)에 공통으로 접속되어, 상기 광원 유닛(LSU)의 제2 전극(ET2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
일 실시예에서, 광원 유닛(LSU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다.
각각의 역방향 발광 소자(LDrv)는, 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ET1, ET2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDrv)의 N형 단부는 제1 전극(ET1)을 경유하여 제1 전원(VDD)에 접속되고, 상기 역방향 발광 소자(LDrv)의 P형 단부는 제2 전극(ET2)을 경유하여 제2 전원(VSS)에 접속될 수 있다. 이러한 역방향 발광 소자(LDrv)는, 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 전류가 흐르지 않게 된다.
일 실시예에서, 각각의 광원 유닛(LSU)을 구성하기 위하여 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)을 정렬하는 단계에서, 상기 제1 및 제2 전극들(ET1, ET2)에 인가되는 정렬 신호(또는, 정렬 전압)를 제어하거나 자기장을 형성하는 등에 의해, 각각의 화소 영역(일 예로, 각 화소(PXL)의 발광 영역)에 공급된 발광 소자들(LD)이 어느 일 방향(일 예로, 순방향) 측으로 보다 편향되어 정렬되도록 제어할 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)에 인가되는 정렬 신호(또는, 정렬 전압)를 제어하거나 자기장을 형성함에 의해, 각 화소(PXL)의 제1 및 제2 전극들(ET1, ET2)의 사이에, 보다 많은 개수의 발광 소자들(LD)이 순방향으로 연결되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)이 모두 순방향으로 연결되거나, 또는 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 연결된 발광 소자들(LD)의 개수가, 적어도 하나의 역방향 발광 소자(LDrv)의 개수보다 많을 수 있다. 일 예로, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결된 발광 소자들(즉, 순방향 및/또는 역방향으로 연결된 발광 소자들(LD, LDrv)) 중 대략 70% 이상(일 예로, 80% 이상)이 순방향으로 연결된 발광 소자들(LD)일 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)("구동 트랜지스터"라고도 함)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)("스위칭 트랜지스터"라고도 함)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N형 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 5a의 실시예와 상반된 레벨의 전압일 수 있다. 일 예로, 도 5b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
도 5b에 도시된 화소(PXL)는, 트랜지스터의 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P형 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 화소 전극(ET1))과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단(다음 수평 화소열)의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 5a 내지 도 5c에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 도 5d 내지 도 5g에 도시된 바와 같이, 각 화소(PXL)의 광원 유닛(LSU)이 서로 연속적으로 연결된 복수의 직렬 단들을 포함하도록 구성될 수도 있다. 도 5d 내지 도 5g의 실시예를 설명함에 있어, 도 5a 내지 도 5c의 실시예와 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 5d를 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 복수의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 제1 발광 소자(LD1), 제2 발광 소자(LD2) 또는 제3 발광 소자(LD3)로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, 발광 소자(LD) 또는 발광 소자들(LD)이라 하기로 한다.
제1 발광 소자(LD1)의 P형 단부는 광원 유닛(LSU)의 제1 전극(ET1) 등을 통해 제1 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 N형 단부는 제1 및 제2 직렬 단들의 사이에 연결되는 제1-2 중간 전극(IET1-2)을 통해 제2 발광 소자(LD2)의 P형 단부에 연결될 수 있다. 제2 발광 소자(LD2)의 P형 단부는 제1 발광 소자(LD1)의 N형 단부에 연결되고, 상기 제2 발광 소자(LD2)의 N형 단부는 제2 및 제3 직렬 단들의 사이에 연결되는 제2-3 중간 전극(IET2-3)을 통해 제3 발광 소자(LD3)의 P형 단부에 연결될 수 있다. 제3 발광 소자(LD3)의 P형 단부는 제2 발광 소자(LD2)의 N형 단부에 연결되고, 상기 제3 발광 소자(LD3)의 N형 단부는 광원 유닛(LSU)의 제2 전극(ET2) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)의 사이에 직렬 연결될 수 있다.
한편, 도 5d에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 실질적으로 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ET1, ET2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 각 화소(PXL)의 광원 유닛(LSU)을 직렬 구조로 구성할 경우, 표시 장치를 구동함에 따라 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다. 이에 따라, 소비 전력을 저감할 수 있다.
일 실시예에서, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들면, 광원 유닛(LSU)은 도 5e 내지 도 5g의 실시예들과 같이 구성될 수도 있다. 도 5e 내지 도 5g에서는, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 광원 유닛(LSU)의 유효 광원들을 구성하는 발광 소자들(LD)만을 도시하기로 하나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 실시예에 따라서는, 도 5e 내지 도 5g에 도시된 각각의 화소(PXL)도, 앞선 실시예들에서 설명한 하나 이상의 역방향 발광 소자(LDrv)를 더 포함할 수도 있다. 다만, 편향 정렬 방식을 적용하여 발광 소자들(LD)을 정렬할 경우, 각 화소(PXL)에 적어도 하나의 역방향 발광 소자(LDrv)가 배치되더라도, 상기 역방향 발광 소자(LDrv)의 개수는, 상기 화소(PXL)에 순방향으로 배치된 유효 광원들, 즉 발광 소자들(LD)의 개수보다 적을 수 있다. 이하에서는, 광원 유닛(LSU)의 유효 광원들을 구성하는 발광 소자들(LD)을 중심으로 도 5e 내지 도 5g의 실시예에 의한 광원 유닛(LSU)의 구조를 설명하기로 한다.
도 5e 내지 도 5g를 참조하면, 광원 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 순차적으로 연결된 복수의 직렬 단들을 포함할 수 있다. 그리고, 각각의 직렬 단은 해당 직렬 단의 전극 쌍을 구성하는 제1 및 제2 서브 전극들의 사이에 순방향으로 연결된 하나 이상의 발광 소자(LD)를 포함할 수 있다.
예를 들어, 도 5e에 도시된 바와 같이, 광원 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 순차적으로 연결된 제1 내지 제3 직렬 단들을 포함할 수 있다. 상기 제1 내지 제3 직렬 단들 각각은, 해당 직렬 단의 전극 쌍을 구성하는 제1 및 제2 서브 전극들(SET1[1] 및 SET2[1], SET1[2] 및 SET2[2], 또는 SET1[3] 및 SET2[3])과, 각각의 제1 및 제2 서브 전극들(SET1[1] 및 SET2[1], SET1[2] 및 SET2[2], 또는 SET1[3] 및 SET2[3])의 사이에 순방향으로 연결된 하나 이상의 발광 소자(LD)를 포함할 수 있다.
일 실시예에서, 첫 번째 전극 쌍의 제1 서브 전극(일 예로, 제1 직렬 단의 제1 서브 전극(SET1[1]))은 광원 유닛(LSU)의 애노드 전극일 수 있다. 그리고, 마지막 전극 쌍의 제2 서브 전극(일 예로, 제3 직렬 단의 제2 서브 전극(SET2[3]))은 광원 유닛(LSU)의 캐소드 전극일 수 있다.
실시예에 따라, 제1 직렬 단(또는, "제1 단"이라고도 함)은, 한 쌍의 제1 및 제2 서브 전극들(SET1[1], SET2[1])과, 상기 한 쌍의 제1 및 제2 서브 전극들(SET1[1], SET2[1])의 사이에 전기적으로 연결된 하나 이상의 제1 발광 소자(LD1)를 포함할 수 있다. 예를 들어, 제1 직렬 단은, 화소 회로(PXC)를 경유하여 제1 전원(VDD)에 연결되는 제1 서브 전극(SET1[1])과, 상기 제1 서브 전극(SET1[1])과 함께 제1 직렬 단의 전극 쌍을 구성하며 제2 전원(VSS)에 연결되는 제2 서브 전극(SET2[1])과, 상기 제1 및 제2 서브 전극들(SET1[1], SET2[1])의 사이에 전기적으로 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다. 실시예에 따라, 제1 발광 소자들(LD1) 각각의 P형 단부는 제1 직렬 단의 제1 서브 전극(SET1[1])에 전기적으로 연결되고, 상기 제1 발광 소자들(LD1) 각각의 N형 단부는 제1 직렬 단의 제2 서브 전극(SET2[1])에 전기적으로 연결될 수 있다. 즉, 상기 제1 발광 소자들(LD1)은 제1 직렬 단의 제1 및 제2 서브 전극들(SET1[1], SET2[1])의 사이에 병렬로 연결되며, 상기 제1 및 제2 서브 전극들(SET1[1], SET2[1])을 통해 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결될 수 있다.
실시예에 따라, 제2 직렬 단(또는, "제2 단"이라고도 함)은, 한 쌍의 제1 및 제2 서브 전극들(SET1[2], SET2[2])과, 상기 한 쌍의 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 전기적으로 연결된 하나 이상의 제2 발광 소자(LD2)를 포함할 수 있다. 예를 들어, 제2 직렬 단은, 제1 직렬 단 및 화소 회로(PXC) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 서브 전극(SET1[2])과, 상기 제1 서브 전극(SET1[2])과 함께 제2 직렬 단의 전극 쌍을 구성하며 제2 전원(VSS)에 연결되는 제2 서브 전극(SET2[2])과, 상기 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 전기적으로 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 실시예에 따라, 제2 발광 소자들(LD2) 각각의 P형 단부는 제2 직렬 단의 제1 서브 전극(SET1[2])에 전기적으로 연결되고, 상기 제2 발광 소자들(LD2) 각각의 N형 단부는 제2 직렬 단의 제2 서브 전극(SET2[2])에 전기적으로 연결될 수 있다. 즉, 상기 제2 발광 소자들(LD2)은 제2 직렬 단의 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 병렬로 연결되며, 상기 제1 및 제2 서브 전극들(SET1[2], SET2[2])을 통해 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결될 수 있다.
일 실시예에서, 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제1 서브 전극(SET1[2])은, 일체 또는 비일체로 서로 연결될 수 있다. 상기 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제1 서브 전극(SET1[2])은, 제1 및 제2 직렬 단들을 연결하는 중간 전극을 구성할 수 있다. 일 실시예에서, 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제1 서브 전극(SET1[2])이 일체로 연결되는 경우, 이들을 별개의 서브 전극들로 구분하지 않고, 하나의 중간 전극의 서로 다른 일 영역들로 간주할 수도 있다.
실시예에 따라, 제3 직렬 단(또는, "제3 단"이라고도 함)은, 한 쌍의 제1 및 제2 서브 전극들(SET1[3], SET2[3])과, 상기 한 쌍의 제1 및 제2 서브 전극들(SET1[3], SET2[3])의 사이에 전기적으로 연결된 하나 이상의 제3 발광 소자(LD3)를 포함할 수 있다. 예를 들어, 제3 직렬 단은, 선행 직렬 단들(즉, 제1 및 제2 직렬 단들) 및 화소 회로(PXC) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 서브 전극(SET1[3])과, 상기 제1 서브 전극(SET1[3])과 함께 제3 직렬 단의 전극 쌍을 구성하며 제2 전원(VSS)에 연결되는 제2 서브 전극(SET2[3])과, 상기 제1 및 제2 서브 전극들(SET1[3], SET2[3])의 사이에 전기적으로 연결된 복수의 제3 발광 소자들(LD3)을 포함할 수 있다. 실시예에 따라, 제3 발광 소자들(LD3) 각각의 P형 단부는 제3 직렬 단의 제1 서브 전극(SET1[3])에 전기적으로 연결되고, 상기 제3 발광 소자들(LD3) 각각의 N형 단부는 제3 직렬 단의 제2 서브 전극(SET2[3])에 전기적으로 연결될 수 있다. 즉, 상기 제3 발광 소자들(LD3)은 제3 직렬 단의 제1 및 제2 서브 전극들(SET1[3], SET2[3])의 사이에 병렬로 연결되며, 상기 제1 및 제2 서브 전극들(SET1[3], SET2[3])을 통해 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결될 수 있다. 또한, 각각 제1, 제2 및 제3 직렬 단들에 배치되는 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 각각의 개수는 서로 동일하거나 상이할 수 있으며, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)의 개수가 특별히 한정되지는 않는다.
일 실시예에서, 제2 직렬 단의 제2 서브 전극(SET2[2])과 제3 직렬 단의 제1 서브 전극(SET1[3])은, 일체 또는 비일체로 서로 연결될 수 있다. 상기 제2 직렬 단의 제2 서브 전극(SET2[2])과 제3 직렬 단의 제1 서브 전극(SET1[3])은, 제2 및 제3 직렬 단들을 연결하는 중간 전극을 구성할 수 있다. 일 실시예에서, 제2 직렬 단의 제2 서브 전극(SET2[2])과 제3 직렬 단의 제1 서브 전극(SET1[3])이 일체로 연결되는 경우, 이들을 별개의 서브 전극들로 구분하지 않고, 하나의 중간 전극의 서로 다른 일 영역들로 간주할 수도 있다.
각각의 직렬 단에 배치된 제1 및 제2 서브 전극들(SET1[1]~SET1[3], SET2[1]~SET2[3])은, 각각의 광원 유닛(LSU)에 분산된 복수의 전극 쌍들을 구성할 수 있다. 이하에서는, 각각의 직렬 단에 배치된 제1 서브 전극들(SET1[1]~SET1[3])("제1 전극들"이라고도 함) 중 적어도 하나의 제1 서브 전극을 임의로 지칭하거나, 상기 각각의 직렬 단에 배치된 제1 서브 전극들(SET1[1]~SET1[3])을 포괄적으로 지칭할 때에는, 제1 서브 전극(SET1)("제1 전극"이라고도 함) 또는 제1 서브 전극들(SET1)이라 하기로 한다. 유사하게, 각각의 직렬 단에 배치된 제2 서브 전극들(SET2[1]~SET2[3])("제2 전극들"이라고도 함) 중 적어도 하나의 제2 서브 전극을 임의로 지칭하거나, 상기 각각의 직렬 단에 배치된 제2 서브 전극들(SET2[1]~SET2[3])을 포괄적으로 지칭할 때에는, 제2 서브 전극(SET2)("제2 전극"이라고도 함) 또는 제2 서브 전극들(SET2)이라 하기로 한다.
이와 같이, 복수의 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 원하는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다. 예를 들어, 동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직/병렬 혼합 구조로 연결한 광원 유닛(LSU)에서는, 도 5a 내지 도 5c의 실시예들에서와 같이 발광 소자들(LD)을 모두 병렬 연결한 구조의 광원 유닛(LSU)에 비해 구동 전류를 감소시킬 수 있고, 도 5d의 실시예에서와 같이 발광 소자들(LD)을 모두 직렬 연결한 구조의 광원 유닛(LSU)에 비해서는 광원 유닛(LSU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 또한, 발광 소자들(LD)을 모두 직렬로만 연결할 경우에는 직렬 연결된 발광 소자들(LD) 중 적어도 하나가 순방향으로 온전히 연결되지 않았을 때 화소(PXL) 내에서 구동 전류가 흐를 수 있는 경로가 차단되면서 암점 결함을 유발할 수 있다. 반면, 발광 소자들(LD)을 직/병렬 혼합 구조로 연결할 경우 각각의 직렬 단의 내부에서 일부 발광 소자(LD)가 순방향으로 온전히 연결되지 않거나 일부 발광 소자(LD)에 결함이 발생하더라도 해당 직렬 단의 다른 발광 소자(LD)를 통해 구동 전류가 흐를 수 있게 된다. 이에 따라, 화소(PXL)의 결함을 방지 또는 저감할 수 있다.
한편, 도 5e의 실시예에서는, 3단 직/병렬 혼합 구조의 광원 유닛(LSU)을 포함한 화소(PXL)를 예시적으로 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에 의한 화소(PXL)는 도 5f에 도시된 바와 같이 오직 2단의 직/병렬 혼합 구조로 구성된 광원 유닛(LSU)을 포함할 수도 있다.
또는, 본 발명의 또 다른 실시예에 의한 화소(PXL)는 4단 이상의 직/병렬 혼합 구조로 구성된 광원 유닛(LSU)을 포함할 수도 있다. 즉, 본 발명의 일 실시예에 의한 화소(PXL)는 적어도 두 개의 직렬 단들을 포함하는 직/병렬 구조의 광원 유닛(LSU)을 포함할 수 있고, 직렬 단들의 개수는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 화소(PXL)는, 도 5g에 도시된 바와 같이 6단 직/병렬 혼합 구조의 광원 유닛(LSU)을 포함할 수 있다.
도 5g를 참조하면, 광원 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 순차적으로 연결된 제1 내지 제6 직렬 단들을 포함할 수 있다. 상기 제1 내지 제6 직렬 단들 각각은, 해당 직렬 단의 전극 쌍을 구성하는 제1 서브 전극(SET1) 및 제2 서브 전극(SET2)과, 각각의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 순방향으로 연결된 하나 이상의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 제1 직렬 단은, 한 쌍의 제1 및 제2 서브 전극들(SET1[1], SET2[1])과, 상기 제1 및 제2 서브 전극들(SET1[1], SET2[1])의 사이에 전기적으로 연결된 하나 이상의 제1 발광 소자(LD1)(일 예로, 복수의 제1 발광 소자들(LD1))를 포함할 수 있다.
또한, 나머지 직렬 단들도 제1 직렬 단과 유사한 구조를 가질 수 있다. 일 예로, 제2 직렬 단은, 한 쌍의 제1 및 제2 서브 전극들(SET1[2], SET2[2])과, 상기 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 전기적으로 연결된 하나 이상의 제2 발광 소자(LD2)(일 예로, 복수의 제2 발광 소자들(LD2))를 포함할 수 있다. 제3 직렬 단은, 한 쌍의 제1 및 제2 서브 전극들(SET1[3], SET2[3])과, 상기 제1 및 제2 서브 전극들(SET1[3], SET2[3])의 사이에 전기적으로 연결된 하나 이상의 제3 발광 소자(LD3)(일 예로, 복수의 제3 발광 소자들(LD3))를 포함할 수 있다. 제4 직렬 단은, 한 쌍의 제1 및 제2 서브 전극들(SET1[4], SET2[4])과, 상기 제1 및 제2 서브 전극들(SET1[4], SET2[4])의 사이에 전기적으로 연결된 하나 이상의 제4 발광 소자(LD4)(일 예로, 복수의 제4 발광 소자들(LD4))를 포함할 수 있다. 제5 직렬 단은, 한 쌍의 제1 및 제2 서브 전극들(SET1[5], SET2[5])과, 상기 제1 및 제2 서브 전극들(SET1[5], SET2[5])의 사이에 전기적으로 연결된 하나 이상의 제5 발광 소자(LD5)(일 예로, 복수의 제5 발광 소자들(LD5))를 포함할 수 있다. 제6 직렬 단은, 한 쌍의 제1 및 제2 서브 전극들(SET1[6], SET2[6])과, 상기 제1 및 제2 서브 전극들(SET1[6], SET2[6])의 사이에 전기적으로 연결된 하나 이상의 제6 발광 소자(LD6)(일 예로, 복수의 제6 발광 소자들(LD6))를 포함할 수 있다. 이러한 방식으로, 광원 유닛(LSU)의 제K(K는 자연수) 직렬 단은, 각각의 제1 및 제2 서브 전극들(SET1[K], SET2[K])과, 상기 제1 및 제2 서브 전극들(SET1[K], SET2[K])의 사이에 전기적으로 연결된 하나 이상의 제K 발광소자(LDK)를 포함할 수 있다.
또한, 각각의 직렬 단들의 사이에서 서로 연결되는 두 개의 서브 전극들은 일체 또는 비일체로 연결되어, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제1 서브 전극(SET1[2])는 제1 및 제2 직렬 단들을 연결하는 중간 전극을 구성하고, 제2 직렬 단의 제2 서브 전극(SET2[2])과 제3 직렬 단의 제1 서브 전극(SET1[3])은 제2 및 제3 직렬 단들을 연결하는 중간 전극을 구성할 수 있다. 유사하게, 제3 직렬 단의 제2 서브 전극(SET2[3])과 제4 직렬 단의 제1 서브 전극(SET1[4])는 제3 및 제4 직렬 단들을 연결하는 중간 전극을 구성하고, 제4 직렬 단의 제2 서브 전극(SET2[4])과 제5 직렬 단의 제1 서브 전극(SET1[5])은 제4 및 제5 직렬 단들을 연결하는 중간 전극을 구성할 수 있다. 그리고, 제5 직렬 단의 제2 서브 전극(SET2[5])과 제6 직렬 단의 제1 서브 전극(SET1[6])은 제5 및 제6 직렬 단들을 연결하는 중간 전극을 구성할 수 있다.
도 5e 내지 도 5g의 실시예들에 따르면, 복수의 직렬 단들을 포함한 직/병렬 구조로 각 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다. 이에 의해, 발광 소자들(LD)의 발광율 및 화소(PXL)의 휘도를 향상시킬 수 있다.
도 5a 내지 도 5g의 실시예들에서와 같이, 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5g의 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ET1, ET2)(또는, 첫 번째 직렬 단의 제1 서브 전극(SET1) 및 마지막 직렬 단의 제2 서브 전극(SET2))은, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도로서, 일 예로 서로 다른 원인으로 오픈 불량이 발생한 각각의 화소(PXL)에 대한 실시예들을 나타낸다. 실시예에 따라, 도 6a 및 도 6b에서는 도 5e의 실시예에 의한 화소(PXL)에서 발생할 수 있는 오픈 불량을 예시적으로 개시하기로 하며, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 5e, 도 6a 및 도 6b를 참조하면, 적어도 하나의 직렬 단을 구성하는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 어떠한 발광 소자(LD)도 순방향으로 온전히 연결되지 않을 경우, 해당 화소(PXL)에서는 오픈 불량이 발생할 수 있다. 이에 따라, 상기 화소(PXL)는 암점으로 발현될 수 있다.
예를 들어, 도 6a에 도시된 바와 같이 제2 직렬 단의 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 순방향으로는 발광 소자(LD)가 연결되지 않고, 역방향 발광 소자(LDrv)만이 연결될 수 있다. 이 경우, 상기 제1 및 제2 서브 전극들(SET1[2], SET2[2])은, 서로 전기적으로 연결되지 못하고, 각각이 플로우팅 전극들로 남게 된다. 이에 따라, 제2 직렬 단에서 오픈 불량이 발생하여 구동 전류(I)가 흐를 수 있는 전류 경로가 차단될 수 있다.
또는, 도 6b에 도시된 바와 같이 제2 직렬 단의 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 어떠한 발광 소자(LD)도 온전히 연결되지 않을 수도 있다. 이 경우, 상기 제1 및 제2 서브 전극들(SET1[2], SET2[2])은, 서로 전기적으로 연결되지 못하고, 각각이 플로우팅 전극들로 남게 된다. 이에 따라, 제2 직렬 단에서 오픈 불량이 발생하여 구동 전류(I)가 흐를 수 있는 전류 경로가 차단될 수 있다.
한편, 도 6a 및 도 6b에서는 제2 직렬 단에서 오픈 불량이 발생한 화소(PXL)를 일 예로서 개시하였으나, 이외의 다른 직렬 단에서 오픈 불량이 발생한 경우에도 구동 전류(I)가 흐를 수 있는 전류 경로가 차단될 수 있다.
즉, 직렬 구조를 포함한 광원 유닛(LSU)(일 예로, 직/병렬 혼합 구조의 광원 유닛(LSU))을 구비한 화소(PXL)는, 각각의 직렬 단을 구성하는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 하나 이상의 발광 소자(LD)가 순방향으로 온전히 연결되지 않을 경우, 오픈 불량이 발생하여 암점으로 발현될 수 있다. 따라서, 본 발명에서는, 후술할 실시예들을 통해, 편향 정렬 방식에 최적화될 수 있는 구조로서 각 화소(PXL)의 발광 영역에 공급된 발광 소자들(LD)을 효율적으로 활용하여 광원 유닛(LSU)을 구성할 수 있는 구조의 화소(PXL) 및 표시 장치와, 그의 제조 방법을 개시하기로 한다.
도 7은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 일 실시예에서, 도 7에 도시된 화소(PXL)는 도 4 내지 도 5g에 도시된 화소들(PXL) 중 어느 하나일 수 있다. 예를 들어, 도 7에 도시된 화소(PXL)는 도 5g의 실시예에 대응하는 화소(PXL)일 수 있다. 일 실시예에서, 표시 영역(도 4의 DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
실시예에 따라, 도 7에서는 각각의 광원 유닛(LSU)을 중심으로 화소(PXL)의 구조를 도시하기로 한다. 다만, 화소(PXL)는 상기 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 5a 내지 도 5g의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 선택적으로 더 포함할 수 있다. 실시예에 따라, 상기 회로 소자는 광원 유닛(LSU)과 다른 층에 배치될 수 있다. 일 예로, 상기 회로 소자는 베이스 층(BSL)의 일면 상에 위치한 화소 회로층에 배치되고, 광원 유닛(LSU)은 상기 화소 회로층 상에 위치한 표시 소자층에 배치될 수 있다.
또한, 실시예에 따라 도 7에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 서브 전극들(SET1, SET2) 중 적어도 하나의 서브 전극(또는, 상기 적어도 하나의 서브 전극에 연결되는 제1 연결 전극(CNE1) 및/또는 제2 연결 전극(CNE2))이, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 각각 한 쌍의 제1 서브 전극(SET1) 및 제2 서브 전극(SET2)을 포함한 복수의 전극 쌍들과, 각각 어느 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)과, 제1 서브 전극들(SET1) 중 어느 하나(일 예로, 첫 번째 전극 쌍의 제1 서브 전극(SET1[1]))에 연결된 제1 연결 전극(CNE1)과, 제2 서브 전극들(SET2) 중 어느 하나(일 예로, 마지막 전극 쌍의 제2 서브 전극(SET2[6]))에 연결된 제2 연결 전극(CNE2)을 포함할 수 있다. 실시예에 따라, 첫 번째 전극 쌍의 제1 서브 전극(SET1)은 제1 직렬 단의 제1 서브 전극(SET1[1])일 수 있고, 마지막 전극 쌍의 제2 서브 전극(SET2)은 마지막 직렬 단(일 예로, 제6 직렬 단)의 제2 서브 전극(SET2[6])일 수 있다.
또한, 화소(PXL)는, 상기 복수의 전극 쌍들 및 발광 소자들(LD)이 배치되는 각각의 발광 영역(EMA)을 둘러싸는 불투명한 뱅크(BNK)와, 각각의 발광 영역(EMA)에 배치된 복수의 전극 쌍들 각각의 제1 서브 전극(SET1) 상에 개별적으로 배치된 복수의 제1 컨택 전극들(CET1)과, 상기 복수의 전극 쌍들 각각의 제2 서브 전극(SET2) 상에 개별적으로 배치된 복수의 제2 컨택 전극들(CET2)과, 연속된 두 직렬 단들의 사이에 연결되는 적어도 하나의 중간 연결 전극(CNEi)을 더 포함할 수 있다.
실시예에 따라, 각 화소(PXL)의 발광 영역(EMA)은 뱅크(BNK)에 의해 규정 및/또는 구획되는 영역일 수 있다. 또한, 상기 발광 영역(EMA)은 해당 화소(PXL)의 복수의 직렬 단들에 대응하는 각각의 제1 및 제2 서브 전극들(SET1, SET2)과 발광 소자들(LD)이 배치되는 영역일 수 있다.
뱅크(BNK)는, 표시 영역(DA)에 배치된 화소들(PXL) 각각의 발광 영역(EMA)을 둘러싸도록 상기 화소들(PXL)의 외곽 영역 및/또는 상기 화소들(PXL)의 사이에 배치될 수 있다. 일 예로, 뱅크(BNK)는 화소들(PXL)의 발광 영역들(EMA) 각각에 대응하는 다수의 개구부들을 가지면서, 표시 영역(DA)에 메쉬 형상으로 형성될 수 있다. 실시예에 따라, 뱅크(BNK)는 차광성 및/또는 반사성의 불투명한 물질을 포함함으로써, 인접한 화소들(PXL)의 사이에서 빛샘이 발생하는 것을 차단할 수 있다. 또한, 뱅크(BNK)는, 각 화소(PXL)에 발광 소자들(LD)을 공급할 때, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 구획하는 댐 구조물로도 기능할 수 있다.
실시예에 따라, 복수의 직렬 단들 각각을 구성하는 복수의 전극 쌍들은, 어느 일 방향을 따라 순차적으로 배치될 수 있다. 그리고, 각각의 직렬 단을 구성하는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)은 상기 어느 일 방향을 따라 연속적으로 배치될 수 있다.
예를 들어, 각각의 화소(PXL)는, 각각의 발광 영역(EMA) 내에서 제1 방향(DR1)을 따라 순차적으로 배열되는 복수의 전극 쌍들을 포함할 수 있다. 그리고, 상기 전극 쌍들 각각은, 상기 제1 방향(DR1)을 따라 연속적으로 배치된 제1 서브 전극(SET1) 및 제2 서브 전극(SET2)을 포함할 수 있다.
일 실시예에서, 제1 방향(DR1)은 발광 영역(EMA)의 종방향("세로방향" 또는 "길이방향"이라고도 함)으로서, 상기 발광 영역(EMA)의 횡방향에 비해 긴 길이를 가질 수 있다. 이 경우, 각 화소(PXL)의 내부에 보다 많은 개수의 전극 쌍들을 배치할 수 있게 된다. 이에 따라, 보다 많은 개수의 직렬 단들을 포함한 광원 유닛(LSU)을 구성할 수 있다. 예를 들어, 발광 영역(EMA)의 종방향을 따라 제1 및 제2 서브 전극들(SET1, SET2)을 배열할 경우, 각각의 광원 유닛(LSU)은 세 쌍 이상의 전극 쌍들로 구성되고, 상기 광원 유닛(LSU)의 유효 광원들을 구성하는 발광 소자들(LD)은 각각의 전극 쌍을 포함한 세 단 이상의 직렬 단들에 분산 배치되어, 직/병렬 혼합 구조로 서로 연결될 수 있다. 일 예로, 각 화소(PXL)는, 도 5e 및 도 7에 도시된 바와 같이, 제1 방향(DR1)을 따라 순차적으로 배열되며 각각 제1 내지 제6 직렬 단들을 구성하는 여섯 개의 전극 쌍들을 포함할 수 있다. 다만, 각각의 광원 유닛(LSU)을 구성하는 전극 쌍들의 개수 및/또는 배치 구조는 실시예에 따라 다양하게 변경될 수 있다. 이와 같이, 다수의 직렬 단들을 포함한 직/병렬 구조로 각 화소(PXL)의 광원 유닛(LSU)을 구성하게 되면, 발광 소자들(LD)의 발광율을 개선함과 더불어, 화소(PXL)의 휘도를 향상시킬 수 있다.
실시예에 따라, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 일 실시예에서, 제2 방향(DR2)은 발광 영역(EMA)의 횡방향일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제2 방향(DR2)은 발광 영역(EMA)의 대각선 방향 등을 비롯한 사선 방향일 수도 있다.
일 실시예에서, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 제2 방향(DR2)으로 연장된 바 형상의 전극으로 형성될 수 있다. 다만, 제1 및 제2 서브 전극들(SET1, SET2)의 형상은 다양하게 변경될 수 있을 것이다. 예를 들어, 다른 실시예에서는, 제1 및 제2 서브 전극들(SET1, SET2) 중 적어도 하나가 발광 영역(EMA)의 종방향 및 횡방향에 대하여 기울어진 사선 방향으로 연장된 바 형상으로 형성되거나, 또는 적어도 일 영역이 휘어지거나 구부러진 형상을 가질 수도 있다.
각각의 발광 영역(EMA)에 배치되는 전극 쌍들의 개수(즉, 직렬 단들의 개수)는 설계 조건에 따라 다양하게 변경될 수 있다. 예를 들어, 각각의 제1 및 제2 서브 전극들(SET1, SET2)을 포함하는 전극 쌍들의 개수는, 발광 영역(EMA)의 형상 및/또는 크기(면적, 길이, 폭 등)와, 제1 및 제2 서브 전극들(SET1, SET2) 각각의 형상 및/또는 크기에 따라 다양하게 설계될 수 있다.
실시예에 따라, 각각의 직렬 단들을 구성하기 위한 복수의 전극 쌍들 중, 연속적으로 배열된 두 개의 전극 쌍들은, 각각의 제1 서브 전극들(SET1) 또는 각각의 제2 서브 전극들(SET2)이 서로 이웃하도록, 각각의 전극 쌍을 구성하는 제1 및 제2 서브 전극들(SET1, SET2)이 서로 반대방향으로 배열될 수 있다. 예를 들어, 각각의 발광 영역(EMA)에 배치된 전극 쌍들 중, 각각의 홀수 번째 전극 쌍을 구성하는 제1 및 제2 서브 전극들(SET1, SET2)(일 예로, 제1, 제3 및 제5 직렬 단들 각각의 제1 및 제2 서브 전극들(SET1[1], SET2[1], SET1[3], SET2[3], SET1[5], SET2[5]))은 제1 방향(DR1)을 따라 순차적으로 배치되고, 상기 전극 쌍들 중 각각의 짝수 번째 전극 쌍을 구성하는 제1 및 제2 서브 전극들(SET1, SET2)(일 예로, 제2, 제4 및 제6 직렬 단들 각각의 제1 및 제2 서브 전극들(SET1[2], SET2[2], SET1[4], SET2[4], SET1[6], SET2[6]))은 제1 방향(DR1)을 따라 역순으로 배열될 수 있다. 일 예로, 각각의 발광 영역(EMA)에는, 제1 방향(DR1)을 따라 순차적으로, 제1 직렬 단의 제1 서브 전극(SET1[1]), 상기 제1 직렬 단의 제2 서브 전극(SET2[1]), 제2 직렬 단의 제2 서브 전극(SET2[2]), 상기 제2 직렬 단의 제1 서브 전극(SET1[2]), 제3 직렬 단의 제1 서브 전극(SET1[3]), 상기 제3 직렬 단의 제2 서브 전극(SET2[3]), 제4 직렬 단의 제2 서브 전극(SET2[4]), 상기 제4 직렬 단의 제1 서브 전극(SET1[4]), 제5 직렬 단의 제1 서브 전극(SET1[5]), 상기 제5 직렬 단의 제2 서브 전극(SET2[5]), 제6 직렬 단의 제2 서브 전극(SET2[6]) 및 상기 제6 직렬 단의 제1 서브 전극(SET1[6])이 배열될 수 있다.
일 실시예에서, 연속된 두 전극 쌍들의 제1 서브 전극들(SET1) 또는 제2 서브 전극들(SET2)은, 먼저 서로 일체 또는 비일체로 연결되도록 제조되어 발광 소자들(LD)의 정렬 단계에서 서로 동일한 정렬 신호를 공급받을 수 있다. 그리고, 상기 연속된 두 전극 쌍들의 제1 서브 전극들(SET1) 또는 제2 서브 전극들(SET2)은, 발광 소자들(LD)의 정렬이 완료된 이후 서로 분리될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
일 실시예에서, 각각의 직렬 단을 구성하는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)은 각각의 발광 영역(EMA)에서 균일한 간격으로 서로 이격되어 배치될 수 있다. 이에 따라, 각각의 발광 영역(EMA)에 발광 소자들(LD)이 보다 균일하게 분산 및/또는 정렬될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 서브 전극들(SET1, SET2)의 배치 간격은 다양한 형태로 변경될 수 있다.
실시예에 따라, 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극들(SET2) 각각은, 적어도 하나의 제1 또는 제2 서브 전극(SET1, SET2)을 사이에 두고 후속 전극 쌍의 제1 서브 전극(SET1)과 이격되도록 배치되어, 상기 후속 전극 쌍의 제1 서브 전극(SET1)에 전기적으로 연결될 수 있다. 일 예로, 제1 내지 제5 직렬 단들의 제2 서브 전극들(SET2[1]~SET2[5])은, 후속 직렬 단의 제1 또는 제2 서브 전극(SET1, SET2)을 사이에 두고 각각 제2 내지 제6 직렬 단들의 제1 서브 전극들(SET1[2]~SET1[6])에 전기적으로 연결될 수 있다. 실시예에 따라, 상기 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극들(SET2) 각각은, 후속 전극 쌍의 제1 서브 전극(SET1)에 일체 또는 비일체로 연결될 수 있다.
각 직렬 단의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로, 각각 복수의 발광 소자들(LD)이 연결될 수 있다. 예를 들어, 제1 직렬 단의 제1 및 제2 서브 전극들(SET1[1], SET2[1])의 사이에는 복수의 제1 발광 소자들(LD1)이 병렬로 연결될 수 있다. 유사하게, 제2 직렬 단의 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이, 제3 직렬 단의 제1 및 제2 서브 전극들(SET1[3], SET2[3])의 사이, 제4 직렬 단의 제1 및 제2 서브 전극들(SET1[4], SET2[4])의 사이, 제5 직렬 단의 제1 및 제2 서브 전극들(SET1[5], SET2[5])의 사이, 및 제6 직렬 단의 제1 및 제2 서브 전극들(SET1[6], SET2[6])의 사이에는 각각 복수의 제2 발광 소자들(LD2), 제3 발광 소자들(LD3), 제4 발광 소자들(LD4), 제5 발광 소자들(LD5), 및 제6 발광 소자들(LD6)이 병렬로 연결될 수 있다. 또는, 다른 실시예에서, 어느 한 직렬 단의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에는, 단일의 발광 소자(LD)만이 연결될 수도 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 크기, 종류 및 형상 등은 다양하게 변경될 수 있다.
한편, 도 7에서는 각각의 발광 소자(LD)가, 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)이 서로 마주하도록 배치된 영역에서, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 제1 방향(DR1)을 따라 균일하게 세로로 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 사선 방향 등으로 배열 및/또는 연결될 수도 있다. 또는, 도 7에는 도시하지 않았으나, 각각의 발광 영역(EMA)에는, 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)가 더 배치되거나, 또는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 온전히 연결되지 않은 적어도 하나의 발광 소자(일 예로, 역방향 발광 소자(LDrv) 이외의 또 다른 비유효 광원)가 더 배치되어 있을 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 각각의 화소 영역(일 예로, 인접한 화소들(PXL)의 사이에 배치된 뱅크(BNK)("화소 정의막"이라고도 함)에 의해 둘러싸이는 각각의 발광 영역)에 공급될 수 있다. 일 실시예에서, 발광 소자들(LD)은 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각각의 화소 영역에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 잉크젯 방식이나 슬릿 코팅 방식을 통해 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 각 화소(PXL)의 제1 및 제2 서브 전극들(SET1, SET2)에 소정의 정렬 신호(또는, 정렬 전압)를 인가하게 되면, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 발광 소자들(LD)을 안정적으로 배치할 수 있다.
발광 소자들(LD) 각각은, 어느 한 전극 쌍의 제1 서브 전극(SET1)에 전기적으로 연결되는 제1 단부(EP1)와, 상기 어느 한 전극 쌍의 제2 서브 전극(SET2)에 연결되는 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 P형 단부일 수 있고, 제2 단부(EP2)는 N형 단부일 수 있다. 즉, 상기 발광 소자들(LD) 각각은 어느 한 전극 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 순방향으로 연결될 수 있다.
실시예에 따라, 발광 소자들(LD) 각각의 제1 단부(EP1)는 어느 한 전극 쌍의 제1 서브 전극(SET1)에 직접적으로 연결되거나, 또는 각각의 제1 컨택 전극(CET1)을 통해 상기 어느 한 전극 쌍의 제1 서브 전극(SET1)에 연결될 수 있다. 유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 어느 한 전극 쌍의 제2 서브 전극(SET2)에 직접적으로 연결되거나, 또는 각각의 제2 컨택 전극(CET2)을 통해 상기 어느 한 전극 쌍의 제2 서브 전극(SET2)에 연결될 수 있다. 각 전극 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 순방향으로 연결된 발광 소자들(LD)은 각 직렬 단의 유효 광원들을 구성할 수 있다.
제1 연결 전극(CNE1)은, 첫 번째 전극 쌍의 제1 서브 전극(SET1)(일 예로, 첫 번째 직렬 단의 제1 서브 전극(SET1[1]))과 제1 전원(VDD)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 전극(CNE1)의 일단은 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])에 연결되고, 제1 연결 전극(CNE1)의 타단은 제1 컨택홀(CH1) 등을 경유하여 제1 전원(VDD)에 연결될 수 있다.
실시예에 따라, 제1 연결 전극(CNE1)은 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])과 일체 또는 비일체로 연결될 수 있다. 제1 연결 전극(CNE1)과 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])이 일체로 연결되는 경우, 상기 제1 연결 전극(CNE1)과 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
일 실시예에서, 제1 연결 전극(CNE1)은, 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고, 상기 회로 소자를 통해 제1 전원선(PL1)에 연결될 수 있다. 예를 들어, 각각의 화소(PXL)는, 제1 연결 전극(CNE1)과 제1 전원(VDD)의 사이에 접속된 화소 회로(PXC)를 더 포함할 수 있다. 실시예에 따라, 화소 회로(PXC)는 각각의 광원 유닛(LSU)의 하부에 배치되어, 제1 컨택홀(CH1)을 통해 상기 광원 유닛(LSU)의 제1 연결 전극(CNE1)에 접속될 수 있다.
다른 실시예에서, 제1 연결 전극(CNE1)은, 제1 컨택홀(CH1) 등을 경유하여 소정의 제1 구동 신호가 공급되는 신호선에 연결될 수도 있다. 또 다른 실시예에서, 제1 연결 전극(CNE1)은, 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 제1 전원선(PL1) 또는 소정의 신호선에 직접 연결될 수도 있다. 이 경우, 제1 연결 전극(CNE1)은 상기 제1 전원선(PL1) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제1 연결 전극(CNE1)은, 표시 장치가 구동되는 기간 동안 제1 전원(VDD) 또는 제1 구동 신호(일 예로, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호)를 공급받을 수 있다.
제2 연결 전극(CNE2)은, 마지막 전극 쌍의 제2 서브 전극(SET2)(일 예로, 마지막 직렬 단의 제2 서브 전극(SET2))과 제2 전원(VDD2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제2 연결 전극(CNE2)의 일단은 마지막 전극 쌍의 제2 서브 전극(SET2)(일 예로, 제6 직렬 단의 제2 서브 전극(SET2[6]))에 연결되고, 제2 연결 전극(CNE2)의 타단은 제2 컨택홀(CH2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다.
실시예에 따라, 제2 연결 전극(CNE2)은 마지막 전극 쌍의 제2 서브 전극(SET2)(일 예로, 제6 직렬 단의 제2 서브 전극(SET2[6]))과 일체 또는 비일체로 연결될 수 있다. 제2 연결 전극(CNE2)과 마지막 전극 쌍의 제2 서브 전극(SET2)이 일체로 연결되는 경우, 상기 제2 연결 전극(CNE2)과 마지막 전극 쌍의 제2 서브 전극(SET2)을 하나의 전극, 배선, 또는 패턴의 서로 다른 영역들로 간주할 수도 있다.
일 실시예에서, 제2 연결 전극(CNE2)은 제2 컨택홀(CH2), 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 연결 전극(CNE2)은, 제2 컨택홀(CH2)을 통해 그 하부에 배치된 제2 전원선(PL2)에 연결될 수 있다. 다른 실시예에서, 제2 연결 전극(CNE2)은, 제2 컨택홀(CH2) 및/또는 회로 소자 등을 경유하지 않고 제2 전원선(PL2) 또는 소정의 신호선(일 예로, 소정의 제2 구동 신호가 공급되는 신호선)에 직접 연결될 수도 있다. 이 경우, 제2 연결 전극(CNE2)은 상기 제2 전원선(PL2) 또는 소정의 신호선에 일체 또는 비일체로 연결될 수 있다.
이러한 제2 연결 전극(CNE2)은, 표시 장치가 구동되는 기간 동안 제2 전원(VSS) 또는 제2 구동 신호(일 예로, 주사 신호, 데이터 신호 또는 소정의 다른 제어 신호)를 공급받을 수 있다.
제1 컨택 전극들(CET1)은, 전극 쌍들 각각의 제1 서브 전극(SET1) 상에 개별적으로 배치되어, 각각의 제1 서브 전극(SET1)을 인접한 발광 소자(LD)의 제1 단부(EP1)에 전기적으로 연결할 수 있다. 예를 들어, 제1 내지 제6 직렬 단들의 제1 서브 전극들(SET1[1]~SET1[6]) 상에는, 각각 제1 내지 제6 직렬 단들의 제1 컨택 전극들(CET1[1]~CET1[6])이 배치될 수 있다. 상기 제1 내지 제6 직렬 단들의 제1 컨택 전극들(CET1[1]~CET1[6])은, 제1 내지 제6 직렬 단들의 제1 서브 전극들(SET1[1]~SET1[6])을 각각 제1 내지 제6 발광 소자들(LD1~LD6)의 제1 단부들(EP1)에 전기적으로 연결할 수 있다.
한편, 제1 컨택 전극들(CET1)은 실시예에 따라 선택적으로 형성될 수 있다. 실시예에 따라, 화소(PXL)가 제1 컨택 전극들(CET1)을 구비하지 않을 경우에는, 제1 서브 전극들(SET1)이 각각의 발광 소자들(LD)과 직접적으로 연결될 수 있다.
제2 컨택 전극들(CET2)은, 전극 쌍들 각각의 제2 서브 전극(SET2) 상에 개별적으로 배치되어, 각각의 제2 서브 전극(SET2)을 인접한 발광 소자(LD)의 제2 단부(EP2)에 전기적으로 연결할 수 있다. 예를 들어, 제1 내지 제6 직렬 단들의 제2 서브 전극들(SET2[1]~SET2[6]) 상에는, 각각 제1 내지 제6 직렬 단들의 제2 컨택 전극들(CET2[1]~CET2[6])이 배치될 수 있다. 상기 제1 내지 제6 직렬 단들의 제2 컨택 전극들(CET2[1]~CET2[6])은, 제1 내지 제6 직렬 단들의 제2 서브 전극들(SET2[1]~SET2[6])을 각각 제1 내지 제6 발광 소자들(LD1~LD6)의 제2 단부들(EP2)에 전기적으로 연결할 수 있다.
한편, 제2 컨택 전극들(CET2)은 실시예에 따라 선택적으로 형성될 수 있다. 실시예에 따라, 화소(PXL)가 제2 컨택 전극들(CET2)을 구비하지 않을 경우에는, 제2 서브 전극들(SET2)이 각각의 발광 소자들(LD)과 직접적으로 연결될 수 있다
제1 및 제2 컨택 전극들(CET1, CET2)을 형성하게 되면, 발광 소자들(LD)을 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 보다 안정적으로 연결할 수 있게 된다.
실시예에 따라, 마지막 전극 쌍을 제외한 나머지 전극 쌍들의 제2 서브 전극들(SET2)은, 각각의 중간 연결 전극(CNEi)을 통해 후속 전극 쌍의 제1 서브 전극(SET1)에 전기적으로 연결될 수 있다. 일 실시예에서, 각각의 중간 연결 전극(CNEi)은, 상기 나머지 전극 쌍들 각각의 제2 서브 전극(SET2) 및 후속 전극 쌍의 제1 서브 전극(SET1) 중 어느 하나의 서브 전극으로부터 일체로 연장될 수 있다. 그리고, 상기 나머지 전극 쌍들 각각의 제2 서브 전극(SET2) 및 후속 전극 쌍의 제1 서브 전극(SET1) 중 다른 하나의 서브 전극 상에 배치된 제1 또는 제2 컨택 전극(CET1, CET2)은, 제2 방향(DR2)을 따라 어느 일단에서 돌출되어 각각의 중간 연결 전극(CNEi)에 전기적으로 연결되는 돌출부(PRT)를 포함할 수 있다.
예를 들어, 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제1 서브 전극(SET1[2])은, 상기 제1 직렬 단의 제2 서브 전극(SET2[1]) 상에 배치된 제1 직렬 단의 제2 컨택 전극(CET2[1])으로부터 일체로 연장된 돌출부(PRT)와, 상기 제2 직렬 단의 제1 서브 전극(SET1[2])으로부터 일체로 연장된 제1 중간 연결 전극(CNEi1)을 통해 서로 전기적으로 연결될 수 있다. 실시예에 따라, 상기 돌출부(PRT)와 제1 중간 연결 전극(CNEi1)은 제1 컨택부(CNT1)를 통해 서로 전기적으로 연결될 수 있다. 일 실시예에서, 제1 컨택부(CNT1)를 비롯한 각각의 컨택부(CNT)는 컨택홀 등으로 구현될 수 있으나, 이에 한정되지는 않는다.
제2 직렬 단의 제2 서브 전극(SET2[2])과 제3 직렬 단의 제1 서브 전극(SET1[3])은, 상기 제2 직렬 단의 제2 서브 전극(SET2[2])으로부터 일체로 연장된 제2 중간 연결 전극(CNEi2)과, 상기 제3 직렬 단의 제1 서브 전극(SET1[3]) 상에 배치된 제3 직렬 단의 제1 컨택 전극(CET1[3])으로부터 일체로 연장된 돌출부(PRT)를 통해 서로 전기적으로 연결될 수 있다. 실시예에 따라, 상기 돌출부(PRT)와 제2 중간 연결 전극(CNEi2)은 제2 컨택부(CNT2)를 통해 서로 전기적으로 연결될 수 있다.
유사하게, 제3 직렬 단의 제2 서브 전극(SET2[3])과 제4 직렬 단의 제1 서브 전극(SET1[4])은, 상기 제3 직렬 단의 제2 서브 전극(SET2[3]) 상에 배치된 제3 직렬 단의 제2 컨택 전극(CET2[3])으로부터 일체로 연장된 돌출부(PRT)와, 상기 제4 직렬 단의 제1 서브 전극(SET1[4])으로부터 일체로 연장된 제3 중간 연결 전극(CNEi3)을 통해 서로 전기적으로 연결될 수 있다. 실시예에 따라, 상기 돌출부(PRT)와 제3 중간 연결 전극(CNEi3)은 제3 컨택부(CNT3)를 통해 서로 전기적으로 연결될 수 있다.
제4 직렬 단의 제2 서브 전극(SET2[4])과 제5 직렬 단의 제1 서브 전극(SET1[5])은, 상기 제4 직렬 단의 제2 서브 전극(SET2[4])으로부터 일체로 연장된 제4 중간 연결 전극(CNEi4)과, 상기 제5 직렬 단의 제1 서브 전극(SET1[5]) 상에 배치된 제5 직렬 단의 제1 컨택 전극(CET1[5])으로부터 일체로 연장된 돌출부(PRT)를 통해 서로 전기적으로 연결될 수 있다. 실시예에 따라, 상기 돌출부(PRT)와 제4 중간 연결 전극(CNEi4)은 제4 컨택부(CNT4)를 통해 서로 전기적으로 연결될 수 있다.
제5 직렬 단의 제2 서브 전극(SET2[5])과 제6 직렬 단의 제1 서브 전극(SET1[6])은, 상기 제5 직렬 단의 제2 서브 전극(SET2[5]) 상에 배치된 제5 직렬 단의 제2 컨택 전극(CET2[5])으로부터 일체로 연장된 돌출부(PRT)와, 상기 제6 직렬 단의 제1 서브 전극(SET1[6])으로부터 일체로 연장된 제5 중간 연결 전극(CNEi5)을 통해 서로 전기적으로 연결될 수 있다. 실시예에 따라, 상기 돌출부(PRT)와 제5 중간 연결 전극(CNEi5)은 제5 컨택부(CNT5)를 통해 서로 전기적으로 연결될 수 있다.
일 실시예에서, 제1 내지 제5 중간 연결 전극들(CNEi1~CNEi5)은 발광 영역(EMA)의 서로 다른 일측(예를 들어, 좌측 및 우측)에 교번적으로 배치될 수 있다. 이에 따라, 상기 제1 내지 제5 중간 연결 전극들(CNEi1~CNEi5)을 모두 동일한 층에 형성하더라도 이들이 단락되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 의한 화소(PXL)는, 소정의 제1 방향(DR1)을 따라 순차적으로 배치되어 각각의 직렬 단을 구성하는 복수의 전극 쌍들을 포함한다. 각각의 전극 쌍은, 상기 제1 방향(DR1)을 따라 연속적으로 배치된 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)을 포함한다.
또한, 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극(SET2)은, 적어도 하나의 제1 또는 제2 서브 전극(SET1, SET2)을 사이에 개재하고 후속 전극 쌍의 제1 서브 전극(SET1)과 이격되도록 배치될 수 있다. 예를 들어, 각각의 발광 영역(EMA)에 배치된 전극 쌍들은, 연속적으로 배치된 두 전극 쌍들의 제1 서브 전극들(SET1) 또는 제2 서브 전극들(SET2)이 서로 이웃하도록 상기 제1 방향(DR1)을 기준으로 각각의 제1 및 제2 서브 전극들(SET1, SET2)이 서로 반대방향으로 배치될 수 있다. 상기 나머지 전극 쌍의 제2 서브 전극(SET2)은, 각각의 중간 연결 전극(CNEi) 등을 통해 후속 전극 쌍의 제1 서브 전극(SET1)에 전기적으로 연결될 수 있다.
상술한 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치에 따르면, 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)을 효율적으로 활용하여 복수의 직렬 단들을 포함한 광원 유닛(LSU)(일 예로, 직/병렬 혼합 구조의 광원 유닛(LSU))을 구성함과 더불어, 각각의 직렬 단들에 대응하는 전극 쌍들의 사이에 발광 소자들(LD)을 보다 균일하게 배열할 수 있다. 일 예로, 편향 정렬 방식을 적용함으로써, 발광 소자들(LD)을 각각 어느 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 동일한 방향으로 연결할 수 있다.
예를 들어, 발광 소자들(LD) 각각의 제1 단부들(EP1)은 어느 하나의 제1 서브 전극(SET1)을 향해 배치되고, 상기 발광 소자들(LD) 각각의 제2 단부들(EP2)은 상기 어느 하나의 제1 서브 전극(SET1)에 이웃한 어느 하나의 제2 서브 전극(SET2)을 향해 배치되도록 발광 소자들(LD)을 편향 정렬할 수 있다. 한편, 편향 정렬 방식을 적용하지 않을 경우, 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 발광 소자들(LD)이 각각 순방향 및 역방향으로 정렬되는 비율은 실질적으로 서로 동일 또는 유사할 수 있다. 하지만, 편향 정렬 방식을 적용할 경우, 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD) 중 대략 80% 이상(이상적으로는 100%)이 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 순방향으로 정렬될 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 제1 서브 전극들(SET1) 및 제2 서브 전극들(SET2)을 서로 분리하고, 복수의 전극 쌍들이 서로 직렬 연결될 수 있도록, 일 예로 도 7의 실시예에서와 같이, 서브 전극들을 재 연결할 수 있다. 이에 따라, 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)을 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 최대한 순방향으로 연결함으로써, 발광 소자들(LD)의 활용 효율을 높일 수 있다. 또한, 역방향 발광 소자(LDrv)의 발생을 방지 또는 저감함으로써, 상기 역방향 발광 소자(LDrv)를 통한 누설전류를 차단 또는 저감할 수 있다.
추가적으로, 상술한 실시예에서와 같이, 발광 영역(EMA)의 종방향을 따라 제1 및 제2 서브 전극들(SET1, SET2)을 배열할 경우, 보다 많은 개수의 직렬 단들을 포함한 직/병렬 혼합 구조의 광원 유닛(LSU)을 구성할 수 있다. 또한, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하기 위한 장비, 일 예로 잉크젯 노즐이, 발광 영역(EMA)의 종방향(일 예로, 화소(PXL)의 종방향)을 따라 이동할 경우 발광 소자들(LD)을 포함한 발광 소자 혼합액(일 예로, 발광 소자 잉크)의 액적은 발광 영역(EMA)의 횡방향을 따라 좌우로 퍼질 수 있다. 이 경우, 발광 소자들(LD)은 발광 영역(EMA)의 횡방향을 따라 불균일하게 분포하더라도, 상기 발광 영역(EMA)의 종방향을 따라서는 비교적 균일하게 분포할 수 있다. 따라서, 직렬 단들 사이에서, 발광 소자들(LD)의 분포 편차(일 예로, 개수 편차)는 저감될 수 있을 것이며, 발광 소자들(LD)은 각각의 직렬 단들에 비교적 균일하게 분포될 수 있을 것이다. 이에 따라, 특정 직렬 단에 어떠한 발광 소자(LD)도 순방향으로 연결되지 않아서 발생할 수 있는 화소(PXL)의 오픈 불량을 방지 또는 최소화할 수 있다. 또한, 각각의 직렬 단들에 비교적 균일한 개수의 개수의 발광 소자들(LD)을 순방향으로 연결함으로써, 어느 하나의 직렬 단에서 순방향으로 정렬된 소수의 발광 소자(LD)에 정렬/구동 전류가 집중되는 것을 방지할 수 있다. 이에 따라, 각각의 화소(PXL)를 보다 안정적으로 구동할 수 있다.
즉, 상술한 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치에 따르면, 각 화소(PXL)의 발광 효율 및 휘도를 향상시키면서, 불량률을 저감할 수 있다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 7의 화소(PXL)에 대한 서로 다른 변경 실시예들을 나타낸다. 도 8 내지 도 11의 실시예들에서, 도 7의 실시예를 비롯하여 앞서 설명한 적어도 하나의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 각각의 중간 연결 전극(CNEi)과의 연결을 위하여 각각 어느 하나의 제1 또는 제2 컨택 전극(CET1, CET2)으로부터 연장되는 각각의 돌출부(PRT)의 형상 및/또는 크기는 다양하게 변경될 수 있다. 예를 들어, 각각의 돌출부(PRT)는, 도 7의 실시예에서와 같이, 이에 연결된 제1 또는 제2 컨택 전극(CET1, CET2)보다 좁은 폭을 가지거나, 도 8의 실시예에서와 같이, 이에 연결된 제1 또는 제2 컨택 전극(CET1, CET2)과 실질적으로 동일한 폭을 가질 수 있다.
또한, 도 7 및 도 8의 실시예들에서는, 각각의 돌출부(PRT)가 어느 하나의 제1 또는 제2 컨택 전극(CET1, CET2)과 일체로 형성되고, 각각의 중간 연결 전극(CNEi)이 어느 하나의 제1 또는 제2 서브 전극(SET1, SET2)과 일체로 형성됨으로써, 제조 공정을 단순화할 수 있는 구조의 화소들(PXL)을 도시하였다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 적어도 하나의 돌출부(PRT) 및/또는 중간 연결 전극(CNEi)이, 제1 및 제2 서브 전극들(SET1, SET2)과 제1 및 제2 컨택 전극들(CET1, CET2)과 상이한 공정에서, 이들과 상이한 층에 형성될 수도 있다. 즉, 실시예에 따라, 직렬 단들 사이의 연결 구조는 다양하게 변경될 수 있다.
도 9를 참조하면, 화소(PXL)는, 첫 번째 전극 쌍(일 예로, 제1 직렬 단의 제1 및 제2 서브 전극들(SET1[1], SET2[1]))에 이웃하도록 배치된 제1 더미 전극(DET1)과, 마지막 전극 쌍(일 예로, 제6 직렬 단의 제1 및 제2 서브 전극들(SET1[6], SET2[6]))에 이웃하도록 배치된 제2 더미 전극(DET2) 중 적어도 하나를 더 포함할 수 있다. 상기 제1 및 제2 더미 전극들(DET1, DET2)은 각각 전기적으로 격리된 플로우팅 전극일 수 있다.
제1 더미 전극(DET1)은, 첫 번째 전극 쌍의 제1 또는 제2 서브 전극(SET1[1], SET2[1])에 이웃하도록 배치될 수 있다. 일 예로, 첫 번째 전극 쌍의 제1 및 제2 서브 전극들(SET1[1], SET2[1]) 중 제1 서브 전극(SET1[1])이 보다 외곽에 배치되었을 경우, 제1 더미 전극(DET1)은 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])에 이웃하도록 발광 영역(EMA)의 일측 외곽영역(일 예로, 상측 외곽영역)에 배치될 수 있다. 일 실시예에서, 제1 더미 전극(DET1)은, 먼저 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])과 연결된 상태로 제조되고, 발광 소자들(LD)의 정렬이 완료된 이후 상기 첫 번째 전극 쌍의 제1 서브 전극(SET1[1])으로부터 분리되어 전기적으로 격리될 수 있다.
제2 더미 전극(DET2)은, 마지막 전극 쌍의 제1 또는 제2 서브 전극(SET1, SET2), 일 예로, 제6 직렬 단의 제1 또는 제2 서브 전극(SET1[6], SET2[6])에 이웃하도록 배치될 수 있다. 일 예로, 제6 직렬 단의 제1 및 제2 서브 전극들(SET1[6], SET2[6]) 중 제1 서브 전극(SET1[6])이 보다 외곽에 배치되었을 경우, 제2 더미 전극(DET2)은 상기 제6 직렬 단의 제1 서브 전극(SET1[6])에 이웃하도록 발광 영역(EMA)의 다른 일측 외곽영역(일 예로, 하측 외곽영역)에 배치될 수 있다. 일 실시예에서, 제2 더미 전극(DET2)은, 먼저 제6 직렬 단의 제1 서브 전극(SET1[6])과 연결된 상태로 제조되고, 발광 소자들(LD)의 정렬이 완료된 이후 상기 제6 직렬 단의 제1 서브 전극(SET1[6])으로부터 분리되어 전기적으로 격리될 수 있다.
일 실시예에서, 화소(PXL)는, 제1 더미 전극(DET1) 상에 배치된 제1 더미 컨택 전극(DCET1)과, 제2 더미 전극(DET2) 상에 배치된 제2 더미 컨택 전극(DCET2)을 선택적으로 더 포함할 수 있다. 실시예에 따라, 제1 더미 컨택 전극(DCET1)은 제1 더미 전극(DET1)과 전기적으로 연결되어 다층 구조의 플로우팅 전극을 구성하고, 제2 더미 컨택 전극(DCET2)은 제2 더미 전극(DET2)과 전기적으로 연결되어 다층 구조의 플로우팅 전극을 구성할 수 있다. 실시예에 따라, 상기 제1 및 제2 더미 컨택 전극들(DCET1, DCET2)은 제1 및 제2 컨택 전극들(CET1, CET2)과 함께 형성되되, 이들로부터 분리된 개별 패턴을 가질 수 있다.
도 10 및 도 11을 참조하면, 화소(PXL)는, 각각의 발광 영역(EMA)에 배치된 복수의 격벽들(PW)을 더 포함할 수 있다. 각각의 격벽(PW)은, 적어도 하나의 제1 서브 전극(SET1) 또는 적어도 하나의 제2 서브 전극(SET2)의 하부에 배치될 수 있다.
일 실시예에서는, 도 10에 도시된 바와 같이, 제1 방향(DR1)을 따라 각각 첫 번째 및 마지막으로 배열된 서브 전극들, 일 예로, 제1 직렬 단의 제1 서브 전극(SET1[1]) 및 제6 직렬 단의 제1 서브 전극(SET1[6])의 하부에는 개별 패턴을 가지는 각각의 격벽(PW)이 배치될 수 있다. 그리고, 나머지 서브 전극들, 일 예로 중간에 배열된 제1 및 제2 서브 전극들(SET1, SET2)의 하부에는 각각 복수의 제1 또는 제2 서브 전극들(SET1, SET2)과 중첩되는 격벽들(PW)이 배치될 수 있다. 일 예로, 발광 영역(EMA)의 중간에 배열된 각각의 격벽(PW)은, 제1 방향(DR1)을 연속적으로 배치된 두 개의 제1 또는 제2 서브 전극들(SET1, SET2)(즉, 서로 이웃하도록 배치된, 연속된 두 직렬 단들의 제1 또는 제2 서브 전극들(SET1, SET2))과 공통으로 중첩되도록 상기 두 개의 제1 또는 제2 서브 전극들(SET1, SET2)의 하부에 배치될 수 있다.
다른 실시예에서는, 도 11에 도시된 바와 같이, 격벽들(PW)이, 제1 및 제2 서브 전극들(SET1, SET2) 각각의 하부에 개별적으로 분리되어 배치될 수도 있다. 즉, 격벽들(PW)의 형상, 크기 및/또는 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 및 제2 서브 전극들(SET1, SET2)의 하부에 각각의 격벽들(PW)이 배치되면, 상기 격벽들(PW)이 배치된 영역에서 제1 및 제2 서브 전극들(SET1, SET2)이 상부 방향으로 돌출될 수 있다. 이에 따라, 제1 및 제2 서브 전극들(SET1, SET2)과 마주하는 발광 소자들(LD)의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
상술한 실시예들에 의한 각각의 화소(PXL)도 도 7의 실시예에 의한 화소(PXL)와 같이 편향 정렬 방식에 최적화될 수 있는 구조를 가지며, 도 7의 실시예에 따른 효과를 얻을 수 있다. 즉, 상술한 실시예들 중 적어도 하나의 실시예에 따르면, 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)을 효율적으로 활용하여 복수의 직렬 단들을 포함한 광원 유닛(LSU)을 구성함과 더불어, 각각의 직렬 단들에 발광 소자들(LD)을 균일하게 배열할 수 있다. 이에 따라, 각 화소(PXL)의 발광 효율 및 휘도를 향상시키면서, 불량률을 저감할 수 있다.
도 12a 내지 도 12d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 11의 Ⅰ~Ⅰ'선에 대응하는 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 12a 내지 도 12d는 어느 하나의 제1 발광 소자(LD1) 및 그 주변을 중심으로 각 화소(PXL)의 단면 구조를 도시하기로 하며, 화소(PXL)는 각각의 직렬 단들에서 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다.
도 4 내지 도 12d를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치는, 각 화소(PXL)의 발광 영역(EMA)에 배치된 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함한다. 또한, 상기 화소(PXL) 및 이를 구비한 표시 장치는, 화소 회로층(PCL)을 선택적으로 더 포함할 수 있다. 일 예로, 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)과 표시 소자층(DPL)의 사이에 배치되는 화소 회로층(PCL)을 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 각각의 화소 영역에 배치되어 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함하며, 이 외에도 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다. 한편, 화소 회로(PXC)가 생략되고, 각각의 광원 유닛(LSU)이 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우, 화소 회로층(PCL)은 생략될 수도 있다. 편의상, 도 12a 내지 도 12d에서는 화소 회로층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 화소 회로층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다.
또한, 화소 회로층(PCL)은 각각의 전극들 및/또는 배선들의 사이에 배치되는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 화소 회로층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 12a 내지 도 12d에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 5g에 도시된 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나(일 예로, 드레인 전극)는 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1))과 상기 패시베이션층(PSV) 상부의 제1 연결 전극(CNE1)을 통해, 해당 화소(PXL)의 첫 번째 제1 서브 전극(SET1)(일 예로, 제1 직렬 단의 제1 서브 전극(SET1[1]))에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)은, 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 영역(EMA)에 배치되는 복수의 전극 쌍들 각각의 제1 및 제2 서브 전극들(SET1, SET2)과, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 배열된 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 표시 소자층(DPL)은, 제1 및 제2 서브 전극들(SET1, SET2)의 일 영역을 상부 방향으로 돌출시키기 위한 격벽들(PW)과, 발광 소자들(LD)을 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 보다 안정적으로 연결하기 위한 제1 및 제2 컨택 전극들(CET1, CET2)을 선택적으로 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 이외에도 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된 격벽들(PW), 제1 및 제2 서브 전극들(SET1, SET2), 제1 절연층(INS1), 발광 소자들(LD), 절연 패턴(INP), 제1 및 제2 컨택 전극들(CET1, CET2), 및 제2 절연층(INS2)을 포함할 수 있다.
격벽들(PW)은 각 화소(PXL)의 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 이러한 격벽들(PW)은 베이스 층(BSL) 및/또는 화소 회로층(PCL) 상에서 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 실시예에 따라, 격벽들(PW)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 격벽들(PW)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 각각의 제1 또는 제2 서브 전극(SET1, SET2)의 사이에 배치될 수 있다. 이러한 격벽들(PW)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접하도록 배치될 수 있다. 일 예로, 각각의 격벽(PW)은, 인접한 발광 소자들(LD)의 제1 및/또는 제2 단부들(EP1, EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 격벽들(PW)은 다양한 형상을 가질 수 있다. 일 실시예에서, 격벽들(PW)은 도 12a 및 도 12c에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 격벽들(PW) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 실시예에서, 격벽들(PW)은 도 12b 및 도 12d에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 격벽들(PW) 각각은 적어도 일 측면에서 곡면을 가지고, 상기 격벽들(PW)의 상부에 배치되는 적어도 하나의 전극(또는, 서브 전극) 및/또는 절연층은 상기 격벽들(PW)에 대응하는 영역에서 곡면을 가질 수 있다.
즉, 본 발명에서 격벽들(PW)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 격벽들(PW) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
격벽들(PW)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 격벽들(PW)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 격벽들(PW)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 격벽들(PW)의 구성 물질은 다양하게 변경될 수 있다.
또한, 일 실시예에서, 격벽들(PW)은 반사 부재로 기능할 수 있다. 일 예로, 격벽들(PW)은 그 상부에 제공된 제1 및 제2 서브 전극들(SET1, SET2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
격벽들(PW)의 상부에는 각각의 제1 및 제2 서브 전극들(SET1, SET2)이 배치될 수 있다. 이러한 제1 및 제2 서브 전극들(SET1, SET2)은 각각의 화소 영역(특히, 각각의 발광 영역(EMA))에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 격벽들(PW) 각각의 상부에 배치되는 제1 및 제2 서브 전극들(SET1, SET2) 등은 상기 격벽들(PW) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 서브 전극들(SET1, SET2)은, 각각의 격벽(PW)에 대응하는 경사면 또는 곡면을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
한편, 실시예에 따라서는 격벽들(PW)이 형성되지 않을 수도 있다. 이 경우, 제1 및 제2 서브 전극들(SET1, SET2) 각각은 패시베이션층(PSV) 상에 실질적으로 평탄하게 형성될 수 있다.
제1 및 제2 서브 전극들(SET1, SET2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO 2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 서브 전극들(SET1, SET2) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 및 제2 서브 전극들(SET1, SET2) 각각은 동일한 도전 물질로 구성되거나, 또는 이들은 서로 다른 적어도 하나의 도전 물질을 포함할 수 있다.
또한, 제1 및 제2 서브 전극들(SET1, SET2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 서브 전극들(SET1, SET2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 서브 전극들(SET1, SET2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 서브 전극들(SET1, SET2)이 각각의 격벽(PW)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 서브 전극들(SET1, SET2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 제1 및 제2 서브 전극들(SET1, SET2) 각각의 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 서브 전극들(SET1, SET2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 서브 전극들(SET1, SET2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 서브 전극들(SET1, SET2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 및 제2 서브 전극들(SET1, SET2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 및 제2 서브 전극들(SET1, SET2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 서브 전극들(SET1, SET2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 서브 전극들(SET1, SET2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 서브 전극들(SET1, SET2)의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 소정의 제1 및 제2 컨택 영역들(CNP1, CNP2)에서 각각 제1 및 제2 서브 전극들(SET1, SET2)을 노출할 수 있다. 실시예에 따라서는 제1 절연층(INS1)이 형성되지 않을 수도 있으며, 이 경우 패시베이션층(PSV) 및/또는 제1 및 제2 서브 전극들(SET1, SET2) 각각의 일단 상에 바로 발광 소자들(LD)이 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 서브 전극들(SET1, SET2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각각 격벽들(PW) 상의 일 영역(예를 들어, 각각 제1 및 제2 컨택 영역들(CNP1, CNP2))에서 제1 및 제2 서브 전극들(SET1, SET2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 서브 전극들(SET1, SET2)과 발광 소자들(LD)의 사이에 개재되되, 상기 제1 및 제2 서브 전극들(SET1, SET2) 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 제1 및 제2 서브 전극들(SET1, SET2)이 형성된 이후 상기 제1 및 제2 서브 전극들(SET1, SET2)을 커버하도록 형성되어, 후속 공정에서 상기 제1 및 제2 서브 전극들(SET1, SET2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al 2O 3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식이나 슬릿 코팅 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 서브 전극들(SET1, SET2)에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 방향성을 가지고 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)이 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)과 중첩되도록 상기 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 가로 방향으로 배치될 수 있다. 또한, 실시예에 따라, 발광 소자들(LD) 중 다른 일부는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 사선 방향으로 배치될 수도 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 상기 제1 및 제2 서브 전극들(SET1, SET2)과 중첩되지 않도록 배치되되, 각각의 제1 컨택 전극(CET1) 및 제2 컨택 전극(CET2)을 통해 상기 제1 및 제2 서브 전극들(SET1, SET2)에 연결될 수도 있다.
발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 발광 소자들(LD) 상에 제1 및 제2 컨택 전극들(CET1, CET2)의 양 끝단이 바로 배치될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al 2O 3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 절연 패턴(INP)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다. 예를 들어, 실시예에 따라서는 절연 패턴(INP)이 발광 소자들(LD)의 상부에만 형성되거나, 또는 발광 소자들(LD)의 상하부에 모두 형성될 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CET1, CET2)에 의해 커버될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CET1, CET2) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 이격되어 배치될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CET1, CET2)은 도 12a 및 도 12b에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 일 예로, 각각의 마스크 공정을 통해 제1 및 제2 컨택 전극들(CET1, CET2)을 형성하는 경우에 비해, 화소(PXL)의 형성에 필요한 마스크 공정의 수를 줄이고, 제1 및 제2 컨택 전극들(CET1, CET2)을 보다 용이하게 형성할 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CET1, CET2)은 도 12c 및 도 12d에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 제1 및 제2 컨택 전극들(CET1, CET2)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 제1 및 제2 컨택 전극들(CET1, CET2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 제1 및 제2 컨택 전극들(CET1, CET2)은 각각 제1 및 제2 서브 전극들(SET1, SET2)의 노출 영역(일 예로, 제1 및 제2 컨택 영역들(CNP1, CNP2))을 커버하도록 상기 제1 및 제2 서브 전극들(SET1, SET2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CET1, CET2)은 각각 제1 및 제2 컨택 영역들(CNP1, CNP2)에서 제1 및 제2 서브 전극들(SET1, SET2)과 접촉되도록 상기 제1 및 제2 서브 전극들(SET1, SET2)의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CET1, CET2)이 각각 제1 및 제2 서브 전극들(SET1, SET2)에 전기적으로 연결되고, 상기 제1 및 제2 컨택 전극들(CET1, CET2)을 통해 제1 및 제2 서브 전극들(SET1, SET2)이 각각 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CET1, CET2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CET1, CET2)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함한 투명 전극층을 포함할 수 있다. 제1 및 제2 컨택 전극들(CET1, CET2)이 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현됨에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 제1 및 제2 컨택 전극들(CET1, CET2)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CET1, CET2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 격벽들(PW), 제1 및 제2 서브 전극들(SET1, SET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 서브 전극들(SET1, SET2)을 커버하도록, 상기 격벽들(PW), 제1 및 제2 서브 전극들(SET1, SET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CET1, CET2)이 형성된 베이스 층(BSL)의 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다. 실시예에 따라, 제2 절연층(INS2)은 각각의 발광 영역(EMA)을 둘러싸는 뱅크(BNK)도 커버할 수 있도록 표시 영역(DA) 상에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다. 이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
실시예에 따라, 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 절연층(INS2)의 구성 물질이 특별히 한정되지는 않는다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 제2 절연층(INS2)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 도시되지 않은 적어도 한 층의 오버코트층 및/또는 봉지 기판 등이 더 배치될 수도 있다.
도 13은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 11의 Ⅱ~Ⅱ'선에 대응하는 화소(PXL)의 단면에 대한 일 실시예를 나타낸다. 도 13에서는, 앞서 설명한 표시 소자층(DPL)을 중심으로 화소(PXL)의 구조를 개략적으로 도시하기로 한다. 또한, 도 13의 실시예를 설명함에 있어, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4 내지 도 13을 참조하면, 서로 다른 직렬 단들에 배치되는 발광 소자들(LD)은, 적어도 두 개의 서브 전극들을 사이에 두고 서로 이격될 수 있다. 예를 들어, 제1 직렬 단의 제1 및 제2 서브 전극들(SET1[1], SET2[1])의 사이에 배열된 제1 발광 소자(LD1)는, 서로 이웃한 제1 및 제2 직렬 단들의 제2 서브 전극들(SET2[1], SET2[2])을 사이에 개재하고, 제2 직렬 단의 제1 및 제2 서브 전극들(SET1[2], SET2[2])의 사이에 배열된 제2 발광 소자(LD2)와 이격될 수 있다. 또한, 제1 발광 소자(LD1)의 제1 및 제2 단부들(EP1, EP2)은 제1 방향(DR1)을 따라 순차적으로 배치되고, 제2 발광 소자(LD2)의 제1 및 제2 단부들(EP1, EP2)은 제1 방향(DR1)을 따라 역순으로 배치될 수 있다. 이러한 방식으로 제1 내지 제6 발광 소자들(LD1~LD6)은, 제1 방향(DR1)을 따라 두 개의 서브 전극들 간격으로 배열될 수 있다.
한편, 서로 이웃한 제1 서브 전극들(SET1) 또는 제2 서브 전극들(SET2)의 사이에는 발광 소자(LD)가 배치되지 않을 수 있다. 예를 들어, 제1 방향(DR1)을 따라 연속적으로 배치된 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제2 서브 전극(SET2[2])의 사이에는, 어떠한 발광 소자(LD)도 연결되지 않을 수 있다. 실시예에 따라, 상기 서로 이웃한 제1 또는 제2 서브 전극들(SET1, SET2)은 발광 소자들(LD)을 정렬하는 단계에서는 일체 또는 비일체로 서로 연결되어 동일한 정렬 신호(또는, 정렬 전압)를 공급받을 수 있다.
도 14 및 도 15는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 7의 화소(PXL)에 대한 서로 다른 변경 실시예들을 나타낸다. 도 14 및 도 15의 실시예들에서, 앞서 설명한 적어도 하나의 실시예, 일 예로 도 7의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 14 및 도 15를 참조하면, 각각 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)을 포함한 복수의 전극 쌍들은, 발광 영역(EMA)의 횡방향으로 설정된 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 그리고, 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 발광 영역(EMA)의 종방향으로 설정된 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 횡방향을 따른 발광 영역(EMA)의 폭이, 종방향을 따른 발광 영역(EMA)의 길이보다 좁을 경우, 도 14 및 도 15의 실시예들에 의한 제1 및 제2 서브 전극들(SET1, SET2) 각각은, 도 7의 실시예에 의한 제1 및 제2 서브 전극들(SET1, SET2) 각각보다 긴 길이를 가질 수 있다. 또한, 이 경우, 도 14 및 도 15의 실시예들에 의한 화소들(PXL) 각각에 배치되는 전극 쌍들의 개수(또는, 제1 및 제2 서브 전극들(SET1, SET2)의 총 개수)는, 도 7의 실시예에 의한 화소(PXL)에 배치되는 전극 쌍들의 개수보다 적을 수 있다.
한편, 도 14 및 15의 실시예들에 의한 각각의 화소(PXL)에 배치되는 전극 쌍들의 개수가 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는, 도 14에 도시된 바와 같이, 세 쌍의 제1 및 제2 서브 전극들(SET1, SET2), 또는, 그 이상의 제1 및 제2 서브 전극들(SET1, SET2)을 구비할 수 있다. 또는, 화소(PXL)는, 도 15에 도시된 바와 같이, 오직 두 쌍의 제1 및 제2 서브 전극들(SET1, SET2)만을 구비할 수도 있다. 즉, 제1 및 제2 서브 전극들(SET1, SET2)이 발광 영역(EMA)의 횡방향을 따라 배열될 경우, 화소(PXL)는 두 쌍 이상의 전극 쌍들로 구성되어, 적어도 두 개의 직렬 단들을 포함할 수 있다.
도 16a 내지 도 16d는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 평면도로서, 일 예로 도 11의 화소(PXL)를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다. 실시예에 따라, 도 16a 내지 도 16d에서는 화소(PXL)의 광원 유닛(LSU)이 배치되는 표시 소자층(DPL)을 중심으로 상기 화소(PXL)의 평면 구조를 도시하기로 한다. 또한, 도 16a 내지 도 16d에서는, 제1 및 제2 서브 전극들(SET1, SET2)의 형성 이전 또는 이후에 형성될 수 있는 것으로서, 그 위치 및 형성 단계가 다양하게 변경될 수 있는 뱅크(BNK)에 대한 도시는 생략하기로 한다.
도 4 내지 도 16a를 참조하면, 먼저 베이스 층(BSL)(또는, 화소 회로층(PCL) 및/또는 격벽들(PW)이 형성된 베이스 층(BSL)의 일면) 상의 각 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 광원 유닛(LSU)의 직렬 단들을 구성하기 위한 복수의 전극 쌍들을 형성한다. 실시예에 따라, 각각의 화소 영역은, 도 11 등에 도시된 바와 같은 각 화소(PXL)의 발광 영역(EMA)과, 상기 발광 영역(EMA) 외곽의 주변 영역을 포함한 영역으로서, 해당 화소(PXL)의 광원 유닛(LSU)이 형성되는 발광 영역(EMA)과, 상기 화소(PXL)의 화소 회로(PXC)가 형성되는 화소 회로 영역을 포괄한 영역일 수 있다. 표시 영역(DA)에 배치된 화소들(PXL) 각각의 발광 영역(EMA)에는 복수의 전극 쌍들이 형성되며, 상기 화소들(PXL)은 실질적으로 동일 또는 유사한 구조를 가지도록 형성될 수 있다.
실시예에 따라, 각 화소(PXL)의 발광 영역(EMA)에 형성되는 복수의 전극 쌍들은, 각각 한 쌍의 제1 및 제2 서브 전극들(SET1, SET2)을 포함할 수 있다. 또한, 상기 전극 쌍들은, 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 순차적으로 배열되도록 형성될 수 있다.
일 실시예에서, 제1 방향(DR1)을 기준으로 연속된 전극 쌍들의 제1 또는 제2 서브 전극들(SET1, SET2)은 제1 방향(DR1)을 따라 연속적으로 배치되도록 형성될 수 있다. 또한, 상기 연속된 전극 쌍들의 제1 또는 제2 서브 전극들(SET1, SET2)은 서로 일체로 연결되어 각각의 이중 전극 패턴을 구성할 수 있다. 예를 들어, 상기 연속된 전극 쌍들의 제1 또는 제2 서브 전극들(SET1, SET2)은 적어도 일단(일 예로, 양단)에서 서로 일체로 연결되도록 형성되어, 각각의 이중 전극 패턴을 구성할 수 있다.
일 예로, 제1 직렬 단의 제2 서브 전극(SET2[1])과 제2 직렬 단의 제2 서브 전극(SET2[2])은 양단에서 일체로 연결되도록 형성되어, 하나의 이중 전극 패턴으로 형성될 수 있다. 유사하게, 제2 직렬 단의 제1 서브 전극(SET1[2])과 제3 직렬 단의 제1 서브 전극(SET1[3])은 양단에서 일체로 연결되도록 형성되어, 하나의 이중 전극 패턴으로 형성될 수 있다. 이러한 방식으로, 연속된 두 전극 쌍들의 제1 또는 제2 서브 전극들(SET1, SET2)은 각각의 이중 전극 패턴으로 형성될 수 있다.
한편, 도 11 및 도 16a의 실시예에서는, 제1 방향(DR1)을 따라 각각의 발광 영역(EMA)에 첫 번째 및 마지막으로 배치되는 서브 전극들(일 예로, 제1 직렬 단의 제1 서브 전극(SET1[1]) 및 제6 직렬 단의 제1 서브 전극(SET1[6]))은 각각 단일 전극 패턴으로 형성하고, 중간에 배치되는 나머지 서브 전극들은 각각의 이중 전극 패턴으로 형성되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각각의 발광 영역(EMA)에 첫 번째 및 마지막으로 배치되는 서브 전극들도 각각의 이중 전극 패턴으로 형성할 수도 있다. 다만, 각각의 이중 전극 패턴은 추후 복수의 서브 전극들로 분리될 수 있다. 이 경우, 제1 방향(DR1)을 따라 발광 영역(EMA)에 첫 번째 및 마지막으로 배치된 각각의 이중 전극 패턴은, 첫 번째 또는 마지막 서브 전극(일 예로, 제1 직렬 단의 제1 서브 전극(SET1[1]) 또는 제6 직렬 단의 제1 서브 전극(SET1[6]))과 더미 전극(일 예로, 도 9의 제1 또는 제2 더미 전극(DET1, DET2))으로 분리될 수 있다. 그리고, 발광 영역(EMA)의 중간에 배치된 각각의 이중 전극 패턴은, 연속된 두 직렬 단의 제1 또는 제2 서브 전극들(SET1, SET2)로 분리될 수 있다.
실시예에 따라, 화소들(PXL)의 제1 및 제2 서브 전극들(SET1, SET2)을 형성하는 단계에서, 상기 화소들(PXL)의 제1 서브 전극들(SET1)에 공통으로 연결되는 제1 정렬 배선(ALI1)과, 상기 화소들(PXL)의 제2 서브 전극들(SET2)에 공통으로 연결되는 제2 정렬 배선(ALI2)을 함께 형성할 수 있다.
실시예에 따라, 화소들(PXL)의 제1 서브 전극들(SET1)은 제1 정렬 배선(ALI1)을 통해 서로 일체로 연결되고, 상기 화소들(PXL)의 제2 서브 전극들(SET2)은 제2 정렬 배선(ALI2)을 통해 서로 일체로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)의 제1 서브 전극들(SET1)은 일체 또는 비일체로 서로 전기적으로 연결될 수 있고, 상기 화소들(PXL)의 제2 서브 전극들(SET2)은 일체 또는 비일체로 서로 전기적으로 연결될 수 있다.
도 4 내지 도 16b를 참조하면, 제1 및 제2 서브 전극들(SET1, SET2)을 포함한 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에, 복수의 발광 소자들(LD)을 공급 및 정렬할 수 있다. 예를 들어, 잉크젯 방식, 슬릿 코팅 방식, 또는 그 외의 다양한 방식을 이용하여 각각의 발광 영역(EMA)에 복수의 발광 소자들(LD)을 공급하고, 제1 정렬 배선(ALI1) 및 제2 정렬 배선(ALI2)으로 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)을 공급하여 상기 발광 소자들(LD)을 정렬할 수 있다. 실시예에 따라, 제1 및 제2 정렬 신호들은, 발광 소자들(LD)의 공급과 동시에, 또는, 발광 소자들(LD)의 공급이 완료된 이후에, 제1 및 제2 정렬 배선들(ALI1, ALI2)을 통해 각각 제1 및 제2 서브 전극들(SET1, SET2)로 공급될 수 있다.
일 실시예에서는, 화소 회로(PXC)의 영향을 최소화하기 위하여, 제1 정렬 배선(ALI1)으로 기준 전위의 전압(일 예로, 그라운드 전압)을 인가하고, 제2 정렬 배선(ALI2)으로 교류 파형의 정렬 신호를 인가할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1 정렬 배선(ALI1)으로 교류 파형의 정렬 신호를 인가하고, 제2 정렬 배선(ALI2)으로 기준 전위의 전압(일 예로, 그라운드 전압)을 인가할 수도 있을 것이다. 또한, 각각 제1 정렬 배선(ALI1) 및 제2 정렬 배선(ALI2)으로 공급되는 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)의 종류 및/또는 파형 등은 다양하게 변경될 수 있을 것이다. 화소들(PXL)의 제1 및 제2 서브 전극들(SET1, SET2)로 소정의 정렬 신호들이 인가됨에 따라, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 전계가 형성되게 된다. 이에 따라, 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 발광 소자들(LD)이 정렬하게 된다.
실시예에 따라, 정렬 신호들을 제어하거나 자기장을 형성하는 등에 의해, 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 발광 소자들(LD)을 편향 정렬할 수 있다. 예를 들어, 각각의 발광 소자(LD)의 제1 단부(EP1)가 어느 하나의 제1 서브 전극(SET1)을 향해 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)가 상기 어느 하나의 제1 서브 전극(SET1)과 쌍을 이루는 어느 하나의 제2 서브 전극(SET2)을 향해 배치되도록 발광 소자들(LD)을 편향 정렬할 수 있다.
이때, 연속적으로 배치되어 각각의 이중 전극 패턴을 구성하는 두 개의 제1 서브 전극들(SET1) 또는 제2 서브 전극들(SET2)은, 동일한 정렬 신호를 공급받아 등전위면을 형성하게 된다. 따라서, 각각의 이중 전극 패턴을 구성하는 두 개의 제1 서브 전극들(SET1) 또는 제2 서브 전극들(SET2)의 사이에는 발광 소자들(LD)이 정렬되지 않을 수 있다.
도 4 내지 도 16c를 참조하면, 발광 소자들(LD)의 정렬이 완료된 이후, 식각 방식 등을 통해 제1 및 제2 서브 전극들(SET1, SET2)을 개별적으로 분리할 수 있다. 또한, 이 과정에서, 제1 및 제2 서브 전극들(SET1, SET2)을 각각 제1 및 제2 정렬 배선들(ALI1, ALI2)로부터 분리할 수 있다.
실시예에 따라, 제1 및 제2 서브 전극들(SET1, SET2)을 개별적으로 분리하는 단계에서, 각각의 이중 전극 패턴을 각각의 제1 또는 제2 서브 전극들(SET1, SET2)로 분리할 수 있다. 또한, 각각의 화소(PXL)를 독립적으로 구동할 수 있도록, 인접한 화소들(PXL)의 사이에서 제1 및/또는 제2 정렬 배선들(ALI1, ALI2)을 단선시킬 수 있다.
한편, 실시예에 따라서는, 제1 및 제2 서브 전극들(SET1, SET2)을 서로 분리하는 과정에서, 필요에 따라 일부 서브 전극과 제1 또는 제2 정렬 배선(ALI1, ALI2)의 연결부를 선택적으로 잔류시킬 수 있다. 이에 따라, 제1 및 제2 연결 전극들(CNE1, CNE2) 및 중간 연결 전극들(CNEi)을 형성할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1 및 제2 연결 전극들(CNE1, CNE2) 및 중간 연결 전극들(CNEi) 중 적어도 하나가, 제1 및 제2 서브 전극들(SET1, SET2)과 별개로 형성될 수도 있다.
도 4 내지 도 16d를 참조하면, 제1 및 제2 서브 전극들(SET1, SET2) 상에 각각 제1 및 제2 컨택 전극들(CET1, CET2)을 형성할 수 있다. 또한, 실시예에 따라, 제1 및 제2 컨택 전극들(CET1, CET2)을 형성하는 과정에서, 각 직렬 단의 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 정렬된 발광 소자들(LD)(일 예로, 제1 내지 제6 발광 소자들(LD1~LD6))이 상기 제1 및 제2 서브 전극들(SET1, SET2)의 사이에 순방향으로 연결되도록 각 화소(PXL)의 제1 및 제2 서브 전극들(SET1, SET2)을 재 연결할 수 있다. 예를 들어, 마지막 전극 쌍을 제외한 나머지 전극 쌍들의 제2 서브 전극들(SET2)을, 상기 후속 전극 쌍의 제1 서브 전극(SET1)에 전기적으로 연결할 수 있다.
일 예로, 제1 발광 소자(LD1)의 제2 단부(EP2)에 연결된 제1 직렬 단의 제2 서브 전극(SET2[1])을, 제2 발광 소자(LD2)의 제1 단부(EP1)에 연결된 제2 직렬 단의 제1 서브 전극(SET1[2])에 전기적으로 연결할 수 있다. 이러한 방식으로, 제1 및 제2 서브 전극들(SET1, SET2)을 재 연결함으로써, 복수의 직렬 단들을 포함한 직/병렬 혼합 구조의 광원 유닛(LSU)을 구성할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 방향을 따라 순차적으로 배열되며, 각각이, 상기 제1 방향을 따라 연속적으로 배치된 제1 서브 전극 및 제2 서브 전극을 포함한 복수의 전극 쌍들;
    각각 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들;
    첫 번째 전극 쌍의 제1 서브 전극 및 제1 전원의 사이에 전기적으로 연결된 제1 연결 전극; 및
    마지막 전극 쌍의 제2 서브 전극 및 제2 전원의 사이에 전기적으로 연결된 제2 연결 전극을 포함하며,
    상기 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 적어도 하나의 제1 또는 제2 서브 전극을 사이에 두고 후속 전극 쌍의 제1 서브 전극과 이격되도록 배치되며, 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결됨을 특징으로 하는 화소.
  2. 제1항에 있어서,
    상기 전극 쌍들 중 연속적으로 배열된 두 개의 전극 쌍들은, 각각의 제1 서브 전극들 또는 각각의 제2 서브 전극들이 서로 이웃하도록 각각의 전극 쌍을 구성하는 제1 및 제2 서브 전극들이 서로 반대방향으로 배열됨을 특징으로 하는 화소.
  3. 제2항에 있어서,
    상기 전극 쌍들 중 각각의 홀수 번째 전극 쌍을 구성하는 제1 및 제2 서브 전극들은 상기 제1 방향을 따라 순차적으로 배치되고,
    상기 전극 쌍들 중 각각의 짝수 번째 전극 쌍을 구성하는 제1 및 제2 서브 전극들은 상기 제1 방향을 따라 역순으로 배열됨을 특징으로 하는 화소.
  4. 제1항에 있어서,
    상기 발광 소자들 각각은,
    상기 어느 한 전극 쌍의 제1 서브 전극에 전기적으로 연결되는 제1 단부; 및
    상기 어느 한 전극 쌍의 제2 서브 전극에 전기적으로 연결되는 제2 단부를 포함하는 화소.
  5. 제4항에 있어서,
    상기 발광 소자들 각각의 제1 단부 및 제2 단부는, 각각 P형 단부 및 N형 단부이고,
    상기 발광 소자들 각각은, 상기 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 순방향으로 연결됨을 특징으로 하는 화소.
  6. 제1항에 있어서,
    상기 전극 쌍들 각각의 제1 서브 전극 상에 개별적으로 배치되어, 각각의 제1 서브 전극을 인접한 발광 소자의 제1 단부에 전기적으로 연결하는 복수의 제1 컨택 전극들; 및
    상기 전극 쌍들 각각의 제2 서브 전극 상에 개별적으로 배치되어, 각각의 제2 서브 전극을 인접한 발광 소자의 제2 단부에 전기적으로 연결하는 복수의 제2 컨택 전극들을 더 포함하는 화소.
  7. 제6항에 있어서,
    상기 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 각각의 중간 연결 전극을 통해 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결됨을 특징으로 하는 화소.
  8. 제7항에 있어서,
    상기 각각의 중간 연결 전극은, 상기 나머지 전극 쌍의 제2 서브 전극 및 상기 후속 전극 쌍의 제1 서브 전극 중 어느 하나의 서브 전극으로부터 일체로 연장된 화소.
  9. 제8항에 있어서,
    상기 나머지 전극 쌍의 제2 서브 전극 및 상기 후속 전극 쌍의 제1 서브 전극 중 다른 하나의 서브 전극 상에 배치된 제1 또는 제2 컨택 전극은, 상기 제1 방향과 교차하는 제2 방향을 따라 돌출되어 상기 각각의 중간 연결 전극에 전기적으로 연결되는 돌출부를 포함하는 화소.
  10. 제6항에 있어서,
    상기 전극 쌍들의 제1 및 제2 서브 전극들 각각은, 반사성의 도전 물질을 포함한 반사 전극층을 포함하고,
    상기 제1 및 제2 컨택 전극들 각각은, 투명 도전 물질을 포함한 투명 전극층을 포함하는 화소.
  11. 제1항에 있어서,
    상기 전극 쌍들 및 상기 발광 소자들이 배치되며 불투명한 뱅크에 의해 둘러싸인 발광 영역을 포함하며,
    상기 제1 방향은 상기 발광 영역의 종방향임을 특징으로 하는 화소.
  12. 제11항에 있어서,
    상기 전극 쌍들은, 세 쌍 이상의 전극 쌍들로 구성되며,
    상기 발광 소자들은, 각각의 전극 쌍을 포함한 세 단 이상의 직렬 단들에 분산 배치되어, 직/병렬 혼합 구조로 서로 연결됨을 특징으로 하는 화소.
  13. 제1항에 있어서,
    상기 전극 쌍들 및 상기 발광 소자들이 배치되며 불투명한 뱅크에 의해 둘러싸인 발광 영역을 포함하며,
    상기 제1 방향은 상기 발광 영역의 횡방향임을 특징으로 하는 화소.
  14. 제13항에 있어서,
    상기 전극 쌍들은, 상기 발광 영역의 종방향으로 연장된 각각의 제1 및 제2 서브 전극들을 포함한 두 쌍 이상의 전극 쌍들로 구성된 화소.
  15. 제1항에 있어서,
    상기 첫 번째 전극 쌍에 이웃하도록 배치되며, 전기적으로 격리된 제1 더미 전극; 및
    상기 마지막 전극 쌍에 이웃하도록 배치되며, 전기적으로 격리된 제2 더미 전극 중 적어도 하나를 더 포함하는 화소.
  16. 제1항에 있어서,
    각각 상기 전극 쌍들의 제1 및 제2 서브 전극들 중 적어도 하나의 하부에 배치된 복수의 격벽들을 더 포함하는 화소.
  17. 제16항에 있어서,
    상기 격벽들 중 일부는, 각각, 상기 전극 쌍들의 제1 및 제2 서브 전극들 중 상기 제1 방향을 따라 연속적으로 배치된 두 개의 제1 또는 제2 서브 전극들과 공통으로 중첩되도록 상기 두 개의 제1 또는 제2 서브 전극들의 하부에 배치된 화소.
  18. 제16항에 있어서,
    상기 격벽들은, 상기 전극 쌍들의 제1 및 제2 서브 전극들 각각의 하부에 개별적으로 분리되어 배치된 화소.
  19. 표시 영역에 배치된 화소를 포함하며, 상기 화소는,
    제1 방향을 따라 순차적으로 배열되며, 각각이, 상기 제1 방향을 따라 연속적으로 배치된 제1 서브 전극 및 제2 서브 전극을 포함한 복수의 전극 쌍들;
    각각 어느 한 전극 쌍의 제1 및 제2 서브 전극들의 사이에 전기적으로 연결된 복수의 발광 소자들;
    첫 번째 전극 쌍의 제1 서브 전극 및 제1 전원의 사이에 전기적으로 연결된 제1 연결 전극; 및
    마지막 전극 쌍의 제2 서브 전극 및 제2 전원의 사이에 전기적으로 연결된 제2 연결 전극을 포함하며,
    상기 화소의 마지막 전극 쌍을 제외한 나머지 전극 쌍의 제2 서브 전극은, 적어도 하나의 제1 또는 제2 서브 전극을 사이에 두고 후속 전극 쌍의 제1 서브 전극과 이격되도록 배치되며, 상기 후속 전극 쌍의 제1 서브 전극에 전기적으로 연결됨을 특징으로 하는 표시 장치.
  20. 각 화소의 발광 영역에, 각각 한 쌍의 제1 및 제2 서브 전극들을 포함하며 제1 방향을 따라 순차적으로 배열되는 복수의 전극 쌍들과, 각각 상기 전극 쌍들의 제1 서브 전극들 및 제2 서브 전극들에 연결되는 제1 정렬 배선 및 제2 정렬 배선을 형성하는 단계;
    상기 발광 영역에 복수의 발광 소자들을 공급하고, 상기 제1 및 제2 정렬 배선들로 정렬 신호들을 공급하여 상기 발광 소자들을 정렬하는 단계;
    상기 제1 및 제2 서브 전극들을 개별적으로 분리하는 단계; 및
    상기 정렬된 발광 소자들이 상기 각 전극 쌍의 제1 및 제2 서브 전극들의 사이에 순방향으로 연결되도록 상기 제1 및 제2 서브 전극들을 재 연결하는 단계를 포함하며,
    상기 복수의 전극 쌍들을 형성하는 단계에서, 연속된 전극 쌍들의 제1 또는 제2 서브 전극들을 연속적으로 배치하고 상기 연속된 전극 쌍들의 제1 또는 제2 서브 전극들을 일체로 연결하여 각각의 이중 전극 패턴을 형성하고,
    상기 제1 및 제2 서브 전극들을 개별적으로 분리하는 단계에서, 상기 각각의 이중 전극 패턴을 각각의 제1 또는 제2 서브 전극들로 분리함을 특징으로 하는 표시 장치의 제조 방법.
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