WO2020149474A1 - 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 - Google Patents

발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 Download PDF

Info

Publication number
WO2020149474A1
WO2020149474A1 PCT/KR2019/008731 KR2019008731W WO2020149474A1 WO 2020149474 A1 WO2020149474 A1 WO 2020149474A1 KR 2019008731 W KR2019008731 W KR 2019008731W WO 2020149474 A1 WO2020149474 A1 WO 2020149474A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
electrode
layer
emitting element
light
Prior art date
Application number
PCT/KR2019/008731
Other languages
English (en)
French (fr)
Inventor
도영락
이병주
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190005451A external-priority patent/KR102715637B1/ko
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US17/423,084 priority Critical patent/US11990568B2/en
Priority to CN201980089141.6A priority patent/CN113366641A/zh
Priority to EP19909825.2A priority patent/EP3913674A4/en
Publication of WO2020149474A1 publication Critical patent/WO2020149474A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Definitions

  • An embodiment of the present invention relates to a light emitting device, a display device including the same, and a method of manufacturing the display device.
  • a general light emitting device includes sub-pixels that emit light in different colors such as red, green, and blue arranged in a horizontal structure, and the resolution of the light-emitting device is limited according to the size of the sub-pixels and the distance between them.
  • a technical object of the present invention is to provide a light emitting device having improved luminance and/or high resolution and a display device including the same.
  • a technical problem to be achieved by the present invention is to provide a method for manufacturing a display device for manufacturing the display device.
  • a light emitting device includes a substrate; And a plurality of light emitting device layers stacked on the substrate.
  • each of the light-emitting element layer an insulating layer disposed over the substrate; A first electrode and a second electrode spaced apart from each other on the insulating layer; And a plurality of light emitting elements disposed between the first electrode and the second electrode.
  • the light emitting device is disposed between the first light emitting element layer and the substrate of the light emitting element layer closest to the substrate, and includes a first common electrode and a second common electrode spaced apart from each other A common electrode layer may be further included.
  • the first electrode may overlap the first common electrode, and the second electrode may overlap the second common electrode.
  • the light emitting devices may be rod-shaped light-emitting diodes having a size of nanoscale to microscale.
  • each of the light emitting element layers may emit light of a single color.
  • At least some of the light emitting device layers may emit light of different colors.
  • the light emitting elements are disposed between the first and second electrodes and the insulating layer, one end of each of the light emitting elements is connected to the first electrode, and the other end of each of the light emitting elements May be connected to the second electrode.
  • the light emitting device layers include a first light emitting device layer, a second light emitting device layer, and a third light emitting device layer sequentially disposed on the substrate, and the first light emitting device layer includes a first A first light emitting device that emits light in color, the second light emitting device layer includes second light emitting devices that emit light in a second color, and the third light emitting device layer emits light in a third color. It may include.
  • the light emitting device further includes a partition wall disposed between the first light emitting element layer and the substrate that is closest to the substrate among the plurality of light emitting element layers, and the substrate includes a light emitting region and the light emission. It includes a non-emission region surrounding the region, the light emitting elements are disposed on the light emitting region of the substrate, the thickness of the partition wall may be greater than the thickness of the light emitting element layers.
  • a display device includes a substrate; A circuit element layer including a plurality of transistors and a power line; A common electrode layer including a first common electrode and a second common electrode spaced apart from each other on the substrate; And a plurality of light emitting device layers sequentially disposed on the common electrode layer.
  • each of the light-emitting element layer an insulating layer disposed over the substrate; A first electrode and a second electrode spaced apart from each other on the insulating layer; And a plurality of light emitting elements disposed between the first electrode and the second electrode, the first electrode connected to one of the transistors, and the second electrode connected to the power line.
  • the light emitting device layers include a first light emitting device layer, a second light emitting device layer, and a third light emitting device layer sequentially disposed on the substrate, and the first light emitting device layer includes a first A first light emitting device that emits light in color, the second light emitting device layer includes second light emitting devices that emit light in a second color, and the third light emitting device layer emits light in a third color. It may include.
  • the first electrode of the first light emitting element layer is connected to the first transistor of the transistors through a first contact hole passing through the insulating layer of the first light emitting element layer, and the first light emission
  • the second electrode of the device layer may be connected to the power line through a second contact hole penetrating the insulating layer of the first light emitting device layer.
  • the first light emitting element layer further includes a first bridge pattern disposed spaced apart from the first electrode and the second electrode, and the first electrode of the second light emitting element layer includes the second light emission. It is connected to a second transistor of the transistors through a third contact hole through the insulating layer of the device layer to expose the first bridge pattern and the first bridge pattern of the first light emitting device layer, and the second light emission
  • the second electrode of the device layer may be connected to the second electrode of the first light emitting device layer through a fourth contact hole through the insulating layer of the second light emitting device layer to expose the second electrode of the first light emitting device layer.
  • the first electrode of the third light emitting element layer is connected to the third transistor of the transistors through a fifth contact hole passing through the insulating layer of the third light emitting element layer, and the third light emission
  • the second electrode of the device layer may be connected to the second electrode of the second light emitting device layer through a sixth contact hole through the insulating layer of the third light emitting device layer to expose the second electrode of the second light emitting device layer.
  • a method of manufacturing a display device includes: preparing a substrate; Forming a common electrode layer including a first common electrode and a second common electrode spaced apart from each other on the substrate; Forming a first light emitting element layer on the common electrode layer; And forming a second light emitting device layer on the first light emitting device layer.
  • the forming of the first light emitting element layer may include forming a first insulating layer on the common electrode layer; Arranging a plurality of first light emitting elements on the first insulating layer, and arranging the first light emitting elements between the first common electrode and the second common electrode in a plan view; And forming a first electrode on the first end of the first light emitting elements and a second electrode on the second end of the first light emitting elements, respectively.
  • the light emitting devices may be rod-shaped light-emitting diodes having a size of nanoscale to microscale.
  • aligning the first light emitting elements may include supplying the first light emitting elements on the first insulating layer; And applying a first AC voltage between the first common electrode and the second common electrode.
  • the first electrode may overlap at least a portion of the first common electrode
  • the second electrode may overlap at least a portion of the second common electrode
  • the forming of the second light emitting element layer may include forming a second insulating layer on the first light emitting element layer; Aligning a plurality of second light emitting elements between the first common electrode and the second common electrode in a plan view; And forming a third electrode on the first end of the second light emitting elements and a fourth electrode on the second end of the second light emitting elements, respectively.
  • the first light emitting elements may emit light in a first color
  • the second light emitting elements emit light in a second color
  • the light emitting device and the display device according to the exemplary embodiment of the present invention may have improved luminance and high resolution by including light emitting device layers having a multi-layer structure in which light emitting devices are arranged in three dimensions.
  • the electric field and the alignment of the light emitting elements are repeatedly performed using separate common electrodes that do not contact the light emitting elements, so that the light emitting element layer having a multilayer structure A display device including them can be manufactured.
  • FIGS. 1A and 1B are perspective and cross-sectional views showing a light emitting device according to an embodiment of the present invention.
  • FIGS. 2A and 2B are perspective and sectional views showing a light emitting device according to another embodiment of the present invention.
  • 3A and 3B are perspective and sectional views showing a light emitting device according to another embodiment of the present invention.
  • FIG. 4 is a perspective view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 5 is an exploded perspective view of the light emitting device of FIG. 4.
  • FIG. 6 is a cross-sectional view illustrating an example of a light emitting device cut along the line I-I' of FIG. 4.
  • FIG. 7A to 7I are views illustrating a manufacturing process of the light emitting device of FIG. 4.
  • 8A to 8E are diagrams illustrating a process of forming the first and second electrodes of FIG. 7E.
  • FIG. 9 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • 10A to 10C are circuit diagrams illustrating an example of a pixel included in the display device of FIG. 9.
  • FIG. 11 is a cross-sectional view illustrating an example of the display device of FIG. 9.
  • 12A to 12C are plan views illustrating an example of a pixel included in the display device of FIG. 9.
  • FIG. 13 is a cross-sectional view illustrating an example of a pixel cut along line II-II' of FIG. 12C.
  • FIG. 14 is a plan view illustrating an example of a pixel included in the display device of FIG. 9.
  • FIG. 15 is a plan view illustrating an example of a pixel included in the display device of FIG. 9.
  • 16 is a cross-sectional view illustrating an example of a pixel cut along the line III-III' of FIG. 15.
  • FIGS. 1A and 1B are perspective and cross-sectional views showing a light emitting device according to an embodiment of the present invention.
  • a circular pillar-shaped light emitting element LD is illustrated, but the type and/or shape of the light emitting element LD according to the present invention is not limited thereto.
  • the light emitting device LD includes a first conductivity type semiconductor layer 11 and a second conductivity type semiconductor layer 13, and first and second conductivity type semiconductor layers 11, 13) may include the active layer 12 interposed between.
  • the light emitting device LD may be formed of a stacked body in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked along one direction.
  • the light emitting element LD may be provided in a rod shape extending along one direction.
  • the light emitting element LD may have one end and the other end along one direction.
  • one of the first and second conductivity type semiconductor layers 11 and 13 is disposed at one end of the light emitting element LD, and the first and second conductivity are provided at the other end of the light emitting element LD.
  • the other of the type semiconductor layers 11 and 13 may be disposed.
  • the light emitting device LD may be a rod-shaped light emitting diode manufactured in a rod shape.
  • the rod shape includes a rod-like shape, or a bar-like shape, which is longer in the longitudinal direction than the width direction (ie, the aspect ratio is greater than 1), such as a circular column or a polygonal column,
  • the shape of the cross section is not particularly limited.
  • the length L of the light emitting element LD may be greater than its diameter D (or the width of the cross section).
  • the light emitting device LD may have a size as small as nanoscale to microscale, for example, a diameter (D) and/or a length (L) in a nanoscale or microscale range.
  • the size of the light emitting element LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions such as various devices using the light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first conductivity type semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductivity-type semiconductor layer 11 includes one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and a first conductive dopant such as Si, Ge, Sn, etc. can be doped.
  • the materials constituting the first conductivity-type semiconductor layer 11 are not limited thereto, and various other materials may constitute the first conductivity-type semiconductor layer 11.
  • the thickness of the first conductive semiconductor layer 11 may be 500 nm to 5 ⁇ m, but is not limited thereto.
  • the active layer 12 is disposed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on top and/or bottom of the active layer 12.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN, AlInGaN may be used to form the active layer 12, and in addition, various materials may constitute the active layer 12.
  • the light emitting element LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting element LD, the light emitting element LD may emit light while an electron-hole pair is coupled in the active layer 12. By controlling the light emission of the light emitting element LD using this principle, the light emitting element LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the thickness of the active layer 12 may be 10 nm to 200 nm, but is not limited thereto.
  • the second conductivity type semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a type different from the type of the first conductivity type semiconductor layer 11.
  • the second conductivity type semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductivity type semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and a second conductive dopant such as Mg can be doped.
  • the material constituting the second conductivity-type semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductivity-type semiconductor layer 13.
  • the thickness of the second conductive semiconductor layer 1 may be 50 nm to 500 nm, but is not limited thereto.
  • the light emitting device LD may further include an insulating coating INF provided on the surface.
  • the insulating film INF may be formed on the surface of the light emitting device LD so as to surround at least the outer circumferential surface of the active layer 12.
  • a region of the first and second conductivity type semiconductor layers 11 and 13 is further added. Can be surrounded.
  • the insulating coating INF may expose both ends of the light emitting devices LD having different polarities.
  • the insulating film INF has one end of each of the first and second conductivity type semiconductor layers 11 and 13 positioned at both ends of the light emitting element LD in the longitudinal direction, for example, two planes of a cylinder (ie, The upper and lower surfaces) can be exposed without being covered.
  • the insulating film INF may include at least one insulating material of SiO 2 , Si 3 N 4 , Al 2 O 3, and TiO 2 , but is not limited thereto. That is, the constituent material of the insulating film INF is not particularly limited, and the insulating film INF may be made of various insulating materials currently known.
  • the light emitting device LD may further include additional components in addition to the first conductivity type semiconductor layer 11, the active layer 12, the second conductivity type semiconductor layer 13, and the insulating coating INF. have.
  • the light emitting device LD may include one or more phosphor layers, active layers, and semiconductors disposed on one side of the first conductivity type semiconductor layer 11, the active layer 12, and/or the second conductivity type semiconductor layer 13.
  • a layer and/or electrode layer may additionally be included.
  • 2A and 2B are perspective and sectional views showing a light emitting device according to another embodiment of the present invention.
  • 3A and 3B are perspective and sectional views showing a light emitting device according to another embodiment of the present invention.
  • the light emitting device LD may further include at least one electrode layer 14 disposed on one side of the second conductivity type semiconductor layer 13.
  • the light emitting device LD may further include at least one other electrode layer 15 disposed on one side of the first conductivity-type semiconductor layer 11.
  • each of the electrode layers 14 and 15 may be an ohmic contact electrode, but is not limited thereto.
  • each of the electrode layers 14 and 15 may include a metal or a conductive metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), It may be composed of ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), and oxides or alloys thereof.
  • the electrode layers 14, 15 can be substantially transparent or translucent. Accordingly, light generated in the light emitting device LD may pass through the electrode layers 14 and 15 and be emitted to the outside of the light emitting device LD.
  • the thickness of each of the electrode layers 14 and 15 may be 1 nm to 200 nm, but is not limited thereto.
  • the insulating coating INF may or may not at least partially surround the outer circumferential surfaces of the electrode layers 14 and 15. That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers 14 and 15. In addition, the insulating film INF is formed to expose both ends of the light emitting devices LD having different polarities, for example, at least one region of the electrode layers 14 and 15 may be exposed.
  • the present invention is not limited thereto, and the insulating coating INF may not be provided.
  • the active layer 12 is provided on at least one electrode (eg, at both ends of the light emitting device LD). Short circuit with at least one contact electrode among the connected contact electrodes) and the like can be prevented. Accordingly, electrical stability of the light emitting element LD may be secured.
  • the insulating film INF on the surface of the light emitting device LD, surface defects of the light emitting device LD are minimized, and the life and efficiency of the light emitting device LD can be improved.
  • the insulating film INF on the light emitting element LD, even if a plurality of light emitting elements LD are disposed close to each other, an unwanted short circuit between the light emitting elements LD can be prevented.
  • the light emitting device LD may be manufactured through a surface treatment process (eg, coating).
  • a surface treatment process eg, coating
  • the light-emitting elements (LD) do not aggregate in the solution. It can be dispersed uniformly.
  • the light emitting area is an area in which light is emitted by the light emitting elements LD, and can be distinguished from a non-light emitting area in which light is not emitted.
  • the light emitting device including the light emitting element LD can be used in various types of devices that require a light source, including a display device.
  • a plurality of micro light-emitting elements LD may be disposed in each pixel area of the display panel, and thus the light-emitting unit of each pixel may be configured.
  • the application field of the light emitting element LD in the present invention is not limited to the display device.
  • the light emitting element LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 4 is a perspective view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 4 shows a light emitting device EU as an example of a device that can use the light emitting elements LD described in FIGS. 1A to 3B as a light source.
  • the light emitting device EU is briefly illustrated around a unit light emitting area of the light emitting device EU.
  • the unit emission region is a unit region in which light is emitted, for example, may be a region in which luminance and/or the color of the emitted light can be adjusted independently.
  • FIG. 5 is an exploded perspective view of the light emitting device of FIG. 4. 5, the layers included in FIG. 4 are separately shown.
  • 6 is a cross-sectional view illustrating an example of a light emitting device cut along the line I-I' of FIG. 4.
  • the light emitting device EU may include a substrate SUB, a common electrode layer AEL, and light emitting device layers LDL1, LDL2, and LDL3.
  • the substrate SUB may constitute a base member of the light emitting device EU.
  • the substrate SUB may be a rigid substrate or a flexible substrate, and the material or physical properties are not particularly limited.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, or a flexible substrate made of a thin film made of plastic or metal.
  • the substrate SUB may be a transparent substrate, but is not limited thereto.
  • the substrate SUB may be a translucent substrate, an opaque substrate, or a reflective substrate.
  • the common electrode layer AEL (or the alignment electrode layer) is disposed on the substrate SUB, and the first common electrode ALT1 (or the first alignment electrode) and the second common electrode ALT2 (or the second alignment) Electrode).
  • the first common electrode ALT1 and the second common electrode ALT2 are spaced apart from each other in the unit emission region, and at least one region may be disposed to face each other.
  • each of the first common electrode ALT1 and the second common electrode ALT2 may include a stem electrode and at least one branch electrode (hereinafter referred to as a branch electrode).
  • the stem electrode may extend in the second direction DR2 within the unit emission region.
  • the stem electrode may extend from the light emitting region to another light emitting region.
  • the branch electrode may extend from the stem electrode in the first direction DR1 crossing the second direction DR2.
  • each of the first and second common electrodes ALT1 and AELT2 may include four branch electrodes branched from the stem electrode.
  • the branch electrode of the first common electrode ALT1 and the branch electrode of the second common electrode ALT2 may be alternately arranged along the second direction DR2 with a predetermined interval.
  • the separation distance (or spacing) between the branch electrode of the first common electrode ALT1 and the branch electrode of the second common electrode ALT2 may be less than or equal to the length of each of the light emitting elements LD, but is not limited thereto. no.
  • the line width and thickness of each of the first and second common electrodes ALT1 and AELT2 may vary depending on the applied voltage, but, for example, the line width of each of the first and second common electrodes ALT1 and AELT2 is 100 nm.
  • the thickness is 50 ⁇ m, and the thickness of each of the first and second common electrodes ALT1 and AELT2 may be 0.1 ⁇ m to 10 ⁇ m.
  • first and second common electrodes ALT1 and AELT2 may be variously changed.
  • each of the first and second common electrodes ALT1 and AELT2 is illustrated as including four branch electrodes, but this is exemplary and is not limited thereto.
  • each of the first and second common electrodes ALT1 and AELT2 includes three or less, or five or more branch electrodes, or in another example, the first common electrode ALT1 is two branches.
  • An electrode, and the second common electrode ALT2 may include one branch electrode (see FIG. 12A ).
  • Each of the first and second common electrodes ALT1 and AELT2 may include at least one conductive material.
  • each of the first and second common electrodes ALT1, AELT2, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, ITO, Conductive oxides such as IZO, ZnO, and ITZO, and at least one material of a conductive polymer such as PEDOT may be included, but are not limited thereto.
  • each of the first and second common electrodes ALT1 and AELT2 may have a single-layer or multi-layer structure.
  • the first common electrode ALT1 may have a multi-layer structure including a first reflective electrode and a first conductive capping layer
  • the second common electrode ALT2 may include a second reflective electrode and a second conductive capping layer. It can have a multi-layer structure including.
  • the reflective electrodes of the first and second common electrodes ALT1 and AELT2 may be made of a conductive material having a uniform reflectance.
  • the reflective electrode may include at least one of metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof, but is not limited thereto.
  • the light emitting device layers LDL1, LDL2, and LDL3 may be sequentially disposed on the substrate SUB and the common electrode layer AEL along the third direction DR3.
  • the third direction DR3 may be substantially perpendicular to the first and second directions DR1 and DR2.
  • the light emitting element layers LDL1, LDL2, and LDL3 are formed on the first light emitting element layer LDL1 (or the first light emitting unit, the first light emitting electrode assembly), and the first light emitting element layer LDL1.
  • the light emitting device layers LDL1, LDL2, and LDL3 are not limited thereto, and the light emitting device layers LDL1, LDL2, and LDL3 may include two or more light emitting device layers.
  • the light emitting device EU includes the first light emitting element layer LDL1, the second light emitting element layer LDL2, and the third light emitting element layer LDL3, and the first to third light emitting elements
  • the layers LDL1, LDL2, and LDL3 will be described.
  • Each of the first to third light emitting device layers LDL1, LDL2, and LDL3 may include an insulating layer INS, a first electrode ELT1, a second electrode ELT2, and light emitting devices LD. .
  • each of the light emitting elements LD may be a bar type light emitting diode according to any one of the embodiments of FIGS. 1A to 3B. Since the first to third light emitting device layers LDL1, LDL2, and LDL3 are substantially the same or similar to each other, the first to third light emitting device layers LDL1 and LDL2 are centered around the first light emitting device layer LDL1. , LDL3).
  • the first light emitting element layer LDL1 is disposed on the substrate SUB, and may include a first insulating layer INS1, first and second electrodes ELT1, ELT2, and first light emitting elements LD1. have.
  • the first insulating layer INS1 may be disposed on the substrate SUB and the common electrode layer AEL.
  • the first insulating layer INS1 may cover at least a portion of the first and second common electrodes ALT1 and AELT2, or may be entirely disposed on the substrate SUB.
  • the first insulating layer INS1 may be composed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or organic insulating material.
  • each of the first insulating layer INS1 may include various types of organic/inorganic insulating materials currently known, including SiNx, and the constituent materials of the first insulating layer INS1 are not particularly limited. .
  • the first light emitting elements LD1 may be disposed on the first insulating layer INS1.
  • each of the light emitting elements LD is a light-emitting diode that is small in size, such as nanoscale to microscale, using an inorganic crystal material.
  • each of the light emitting devices LD may be an ultra-compact rod-shaped light emitting diode having a size of nanoscale to microscale, as illustrated in any one of FIGS. 1A to 3B.
  • the type of light emitting elements LD that can be applied to the present invention is not limited thereto.
  • the light emitting devices LD are formed in a growth method, and may be, for example, a light emitting diode having a core-shell structure having a size of nanoscale to microscale.
  • the light emitting elements LD may be disposed between the first common electrode ALT1 and the second common electrode ALT2 (or, the first electrode ELT1 and the second electrode) in plan view. ELT2).
  • the light emitting elements LD are aligned (or arranged) in the second direction DR2, that is, the longitudinal direction of the light emitting elements LD may coincide with the second direction DR2.
  • the alignment direction of the light emitting elements LD is not limited thereto.
  • at least one of the light emitting elements LD may be arranged in a diagonal direction.
  • each of the first, second, and third light emitting element layers LDL1, LDL2, and LDL3 emits monochromatic light, but the first, second, and third light emitting element layers LLD1, LDL2, and LDL3 At least some of them may emit light of different colors (or monochromatic colors) from each other.
  • the first light emitting element layer LDL1 includes first light emitting elements LD1 that emit light in a first color
  • the second light emitting element layer LDL2 emits light in a second color
  • Fields LD2 and the third light emitting device layer LDL3 may include third light emitting devices LD3 that emit light in a third color.
  • each of the first light emitting elements LD1 is a red light emitting diode emitting red light
  • each of the second light emitting elements LD2 is a green light emitting diode emitting green light
  • the third light emitting elements LD3 Each may be a blue light emitting diode that emits blue light.
  • first to third light emitting device layers LDL1, LDL2, and LDL3 are not limited thereto, and the first to third light emitting device layers LLD1, LDL2, and LDL3 (or, first to third light emitting)
  • the devices LD1, LD2, and LD3 may emit light of the same color.
  • the light emitting elements LD may be connected to each other in parallel through the first and second electrodes ELT1 and ELT2 of the corresponding light emitting element layer.
  • the light emitting elements LD may be disposed between the first and second electrodes ELT1 and ELT2.
  • each of the light emitting elements LD is disposed between the first and second electrodes ELT1 and ELT2 and the first insulating layer INS1, and one end of each of the light emitting elements LD is the first electrode ELT1 ), and the other end of each of the light emitting elements LD may contact or be connected to the second electrode ELT2.
  • the light emitting elements LD disposed in the unit emission area may be collected to form one light source (or one pixel PXL). For example, when a driving current flows through the light emitting device EU (or one pixel PXL) during each frame period, the light emitting device connected in the forward direction between the first and second electrodes ELT1 and ELT2 The fields LD may emit light at a luminance corresponding to the driving current.
  • the first electrode ELT1 and the second electrode ELT2 are spaced apart from each other in the unit emission region, and at least one region may be disposed to face each other.
  • the shapes and arrangement relationships of the first and second electrodes ELT1 and ELT2 may be substantially the same or similar to those of the shapes of the first and second common electrodes ALT1 and AELT2, respectively.
  • At least one of the first electrode ELT1 and the second electrode ELT2 is separated from the first and second common electrodes ALT1 and AELT2, and the first insulating layer INS1 (or the insulating layer INS) It can be electrically insulated from the first and second common electrodes (AELT1, AELT2).
  • the first and second electrodes ELT1 , ELT2 can be prevented from being damaged by the light-emitting elements LD connected by the voltage.
  • the present invention is not limited thereto.
  • the first electrode ELT1 is electrically separated from the first common electrode ALT1
  • the second electrode ELT2 is electrically connected to the second common electrode ALT2. It might be.
  • the first electrode ELT1 includes at least one first sub-electrode ELT_S1 (hereinafter, referred to as a first sub-electrode ELT_S1), and the second electrode ELT2 is at least one.
  • the second sub-electrode ELT_S2 (hereinafter, referred to as the second sub-electrode ELT_S2) may be included.
  • Each of the first sub-electrode ELT_S1 and the second sub-electrode ELT_S2 extends in the first direction DR1 within the unit emission region, and may be arranged side by side by a predetermined distance along the second direction DR2. .
  • the first sub-electrode ELT_S1 may overlap the branch electrode of the first common electrode ALT1
  • the second sub-electrode ELT_S2 may overlap the branch electrode of the second common electrode ALT2.
  • the first sub-electrode ELT_S1 has the same line width as the branch electrode of the first common electrode ALT1, and may completely overlap the first common electrode ALT1.
  • the second sub-electrode ELT_S2 has the same line width as the branch electrode of the second common electrode ALT2, and may completely overlap the second common electrode ALT2.
  • the first electrode ELT1 may further include a first connection electrode CNL1 connected to the first sub-electrode ELT_S1.
  • the first connection electrode CNL1 extends in the second direction DR2 and may be integrally connected to the first sub-electrode ELT_S1.
  • the first sub-electrode ELT_S1 may be formed by branching at least one branch from the first connection electrode CNL1.
  • the first connection electrode CNL1 may be regarded as a region of the first electrode ELT1.
  • the present invention is not limited to this.
  • the first sub-electrode ELT_S1 and the first connection electrode CNL1 are formed separately from each other, and are electrically connected to each other through at least one contact hole or via hole, not shown. It might be.
  • the first connection electrode CNL1 may overlap the stem electrode of the first common electrode ALT1, but is not limited thereto.
  • the first connection electrode CNL1 has a line width different from that of the first common electrode ALT1, and may or may not partially overlap the first connection electrode CNL1.
  • the second electrode ELT2 may further include a second connection electrode CNL2 connected to the second sub-electrode ELT_S2. Since the arrangement of the second connection electrode CNL2 and the connection of the second sub-electrode ELT_S2 are substantially the same as the arrangement of the first connection electrode CNL1 and the connection of the first sub-electrode ELT_S1, Duplicate explanation will not be repeated.
  • the second connection electrode CNL2 may extend from a corresponding unit emission region to other unit emission regions.
  • the first electrode ELT1 is formed on the first end EP1 of the light emitting elements LD, so as to be physically and/or electrically connected to the first end EP1 of the light emitting elements LD. Can be connected to.
  • the second electrode ELT2 is formed on the second end EP2 of the light emitting elements LD, and may be physically and/or electrically connected to the second end EP2 of the light emitting elements LD. have.
  • the first and second electrodes ELT1 and ELT2 are any one or more metal materials selected from the group consisting of aluminum (Al), titanium (Ti), indium (In), gold (Au), and silver (Ag), or ITO (Indium Tin Oxide), ZnO: Al and CNT-conductive polymer composite may include any one or more transparent materials selected from the group consisting of.
  • the first and second electrodes ELT1 and ELT2 include two or more electrode forming materials
  • the first and second electrodes ELT1 and ELT2 may have a structure in which two or more electrode forming materials are stacked. have.
  • the light emitting device EU includes a plurality of stacked light emitting device layers LDL1, LDL2, LDL3 (or light emitting units, light emitting electrodes) Assemblies).
  • the light emitting unit may include light emitting device layers LDL1, LDL2, and LDL3 having a three-dimensional stacked structure. Accordingly, in a limited area (ie, a unit light emitting area), the number of light emitting elements LD mounted per unit area increases, and the luminance of the light emitting device EU (or display device) can be improved.
  • one pixel ie, a pixel emitting light in full color
  • one unit emission area A full color light emitting device EU can be configured. That is, the light emitting device layers having different colors (LDL1, LDL2, LDL3) are disposed in a limited area (ie, a unit light emitting area), so that a light emitting device (or display device) having high resolution (or high resolution) can be implemented. Can.
  • FIG. 7A to 7I are views illustrating a manufacturing process of the light emitting device of FIG. 4.
  • first and second common electrodes ALT1 and AELT2 (or a common electrode layer (AEL)) on a substrate SUB (or a unit emission region of the substrate SUB) It can be formed.
  • the area and shape of the substrate SUB are not limited, and the area of the first and second common electrodes ALT1 and AELT2 to be formed on the substrate SUB, the size of the light emitting elements LD, and the number of mountings, etc. It may change in consideration.
  • the thickness of the substrate SUB may be 100 ⁇ m to 1 mm.
  • the area of the first and second common electrodes ALT1 and AELT2 (or the unit electrode area) may be about 10 ⁇ m 2 to 100 cm 2.
  • the first insulating layer INS1 may be formed on the first and second common electrodes ALT1 and AELT2.
  • the first insulating layer INS1 may be formed through any one of plasma chemical vapor deposition (PECVD), e-beam deposition, atomic layer deposition, and sputtering deposition, but is not limited thereto.
  • PECVD plasma chemical vapor deposition
  • e-beam deposition atomic layer deposition
  • sputtering deposition sputtering deposition
  • the first insulating layer INS1 may include at least one material selected from SiO2, Si3N4, SiNx, Al2O3, HfO2, Y2O3, and TiO2.
  • the first insulating layer INS1 may have a thickness of 1 nm to 100 ⁇ m, and the voltage of the power applied to the first and second common electrodes ALT1 and AELT2 (eg, alignment voltage), It may vary according to the length of the light emitting elements LD, the distance between the first and second common electrodes ALT1, AELT2, and the like.
  • the first light emitting elements LD1 may be prepared in a form dispersed in the first solution SOL1 and supplied to the first insulating layer INS1.
  • the first solution SOL1 may be prepared by mixing the first light emitting elements LD1 in a dispersion solvent.
  • the dispersion solvent may be in the form of an ink or paste, and the solvent may be at least one selected from acetone, water, alcohol and toluene as a volatile solvent.
  • the type of the dispersion solvent is not limited to the aforementioned, and a solvent that can evaporate well without physically or chemically affecting the first light emitting elements LD1 may be used without limitation.
  • the first solution SOL1 may include 0.001 to 100% by weight of the first light emitting elements LD1 based on the weight of the dispersion solvent.
  • the first solution SOL1 When the first solution SOL1 includes less than 0.001% by weight of the first light emitting elements LD1, the first solution SOL1 is connected to the electrodes (eg, the first and second electrodes ELT1 and ELT2).
  • the number of light emitting elements LD1 may be small.
  • the first solution SOL1 includes more than 100% by weight of the first light emitting elements LD1, alignment between the first light emitting elements LD1 may be prevented.
  • the first light emitting elements LD1 are self-aligned between the first and second common electrodes ALT1 and AELT2 in a plan view. After the first light emitting elements LD1 are aligned, the solvent is volatilized or removed in other ways, so that the light emitting elements LD can be stably arranged on the first insulating layer INS1.
  • the first voltage V1 when the first voltage V1 is supplied to the first and second common electrodes ALT1 and AELT2, an electric field is formed between the first and second common electrodes ALT1 and AELT2 to form a first Polarization may occur in the light emitting elements LD1. Accordingly, the first light emitting elements LD1 may be arranged with orientation tendency by electrostatic attraction between adjacent common electrodes.
  • the first common electrode ALT1 is an anode and the second common electrode ALT2 is a cathode
  • one end having a negative charge of the first light emitting elements LD1 corresponds to the position of the first common electrode ALT1.
  • the other end having a positive charge may be positioned on the first insulating layer INS1 corresponding to the position of the second common electrode ALT2.
  • the first voltage V1 may have a voltage level of 0.1V to 2000V. When the voltage level of the first voltage V1 is less than 0.1 V, alignment efficiency of the first light emitting elements LD1 may be reduced. When the voltage level of the first voltage V1 exceeds 2000 V, the first insulating layer INS1 may be destroyed, resulting in leakage current, electrical short circuit, or electrode damage.
  • the frequency of the first voltage V1 may be 10 Hz to 100 GHz, for example, the first voltage V1 may be a sine wave of 90 kHz to 100 MHz. When the frequency is less than 10 Hz, the number of the first light emitting elements LD1 mounted is significantly lowered, and the orientation of the first light emitting elements LD1 may also be very irregular. When the frequency exceeds 100 GHz, the first light emitting elements LD1 cannot adapt to a rapidly changing AC power source, so that the mountability of the first light emitting elements LD1 is lowered and the orientation tendency may be reduced. have.
  • the first electrode ELT1 and the second electrode ELT2 may be formed on both ends of the first light emitting elements LD1, respectively.
  • the first light emitting elements LD1 may be stably connected between the first and second electrodes ELT1 and ELT2.
  • the process of forming the first and second electrodes ELT1 and ELT2 will be described later with reference to FIGS. 8A to 8E.
  • the first light emitting element layer LDL1 ie, the first insulating layer INS1, the first light emitting elements LD1), and the first and second electrodes ELT1 and ELT2 )
  • the second insulating layer INS2 may be formed on the second insulating layer (INS2).
  • the method of forming the second insulating layer INS2 may be substantially the same or similar to the method of forming the first insulating layer INS1.
  • the second light emitting elements LD2 may be prepared in a form dispersed in the second solution SOL2 and supplied to the second insulating layer INS2.
  • FIG. 7H when the second voltage V2 is supplied to the first and second common electrodes ALT1 and AELT2, an electric field is generated between the first and second common electrodes ALT1 and AELT2.
  • the second light emitting elements LD2 are self-aligned between the first and second common electrodes ALT1 and AELT2 in a plan view.
  • the first electrode ELT1 and the second electrode ELT2 may be formed on both ends of the second light emitting elements LD2, respectively.
  • the process of forming the first light emitting device layer LDL1 (see FIG. 5) illustrated in FIGS. 7B to 7E is repeated once, so that the second light emitting device layer LDL2 (see FIG. 5) may be formed.
  • the process of forming the second light emitting device layer (LDL2, see FIG. 5) illustrated in FIGS. 7F to 7I is repeated once more, so that the third light emitting device layer (LDL3, see FIG. 5) may be formed. have.
  • the second voltage V2 applied to the first and second common electrodes ALT1 and AELT2 during the formation of the second light emitting element layer LDL2 may form the first light emitting element layer LDL1.
  • the first voltage (V1) applied to the first and second electrodes (AELT1, AELT2) it may have a relatively large voltage level and / or frequency. That is, since the electric field may be relatively reduced when the second light emitting element layer LDL2 is formed, the voltage level and/or frequency of the second voltage V2 is increased to compensate for the electric field reduction, and the second light emitting element layer
  • the number of second light emitting elements LD2 mounted on the LDL2 may be matched to the number of first light emitting elements LD1.
  • the third voltage applied to the first and second common electrodes ALT1 and AELT2 when the third light emitting element layer LDL3 is formed may include the first and the first voltages when the second light emitting element layer LDL2 is formed.
  • the second voltage V2 applied to the two electrodes ALT1 and AELT2 it may have a relatively large voltage level and/or frequency.
  • the present invention is not limited thereto, and the first voltage V1, the second voltage V2, and the third voltage may have the same voltage level and frequency.
  • FIGS. 8A to 8E are diagrams illustrating a process of forming the first and second electrodes of FIG. 7E. Since the process of forming the first and second electrodes ELT1 and ELT2 of FIGS. 8A to 8E is applied to each of the first to third light emitting device layers LDL1, LDL2, and LDL3, FIGS. 8A to 8E In the configuration of the first and second electrodes ELT1 and ELT2 (for example, the substrate SUB, other light emitting device layers, etc.) positioned below, the common electrode layer AEL is briefly illustrated.
  • a common electrode layer AEL in which light emitting elements LD are arranged on one surface may be prepared.
  • a photoresist may be coated on the common electrode layer AEL or a photoresist layer PR may be formed.
  • the photoresist layer PR may include photoresist commonly used in the art.
  • the photoresist may be coated on the common electrode layer (AEL) through any one of spin coating, spray coating and screen printing.
  • the thickness of the photoresist layer PR may be changed in consideration of the thicknesses of the first and second electrodes ELT1 and ELT2 to be formed on the common electrode layer AEL, for example, a thickness of 0.1 ⁇ m to 10 ⁇ m. Can have However, it is not limited thereto.
  • a mask MASK on which patterns corresponding to the first and second electrodes ELT1 and ELT2 are drawn is disposed on the photoresist layer PR, and an upper portion of the mask MASK is formed.
  • In the ultraviolet light may be exposed (or irradiated).
  • the exposed portion of the photoresist layer PR may be removed by immersing the photoresist layer PR in a common photoresist solvent. That is, a portion of the photoresist layer PR where the first and second electrodes ELT1 and ELT2 are to be formed may be removed.
  • an electrode forming material may be deposited on the photoresist layer PR.
  • the electrode forming material may be the same as the material constituting the first and second electrodes ELT1 and ELT2.
  • the photoresist layer PR coated on the common electrode layer AEL may be removed using a photoresist remover.
  • the photoresist remover may be any one of acetone, N-methylpyrrolidone (1-Methyl-2-pyrrolidone, NMP) and dimethyl sulfoxide (DMSO).
  • the first and second electrodes ELT1 and ELT2 may be formed on the common electrode layer AEL.
  • the first and second electrodes ELT1 and ETL2 are described as being manufactured, but are not limited thereto.
  • the manufacturing method of FIGS. 8A to 8E can also be applied to the first and second common electrodes AELL1 and AELT2. That is, the first and second common electrodes AELL1 and AELT2 and the first and second electrodes ELT1 and ELT2 may be formed through the same manufacturing method.
  • FIG. 9 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device in particular, a display device A display panel PNL provided in is illustrated.
  • FIG. 9 schematically illustrates the structure of the display panel PNL centering on the display area DA.
  • at least one driving circuit unit (not shown, for example, at least one of a scanning driver and a data driver) and/or a plurality of wirings may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and pixels PXL disposed on the substrate SUB.
  • the display panel PNL and the substrate SUB may include a display area DA in which an image is displayed, and a non-display area NDA excluding the display area DA.
  • the display area DA is disposed in the central area of the display panel PNL, and the non-display area NDA may be disposed along the edge of the display panel PNL to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the substrate SUB may constitute a base member of the display panel PNL.
  • the substrate SUB may constitute a base member of a lower panel (eg, a lower panel of the display panel PNL). Since the substrate SUB is substantially the same as or similar to the substrate SUB described with reference to FIG. 4, overlapping descriptions will not be repeated.
  • the substrate SUB includes a display area DA including a plurality of pixel areas in which a pixel PXL (or pixels PXL1, PXL2, and PXL3) are formed, and an outer edge of the display area DA.
  • a non-display area NDA may be disposed.
  • various wirings and/or built-in circuit units connected to the pixels PXL of the display area DA may be disposed.
  • the pixel PXL is at least one light emitting device LD driven by a corresponding scan signal and a data signal, for example, at least one bar-type light emitting diode according to any one of the embodiments of FIGS. 1A to 3B. It may include.
  • the plurality of rod-shaped light emitting diodes may constitute a light source of the pixel PXL.
  • the pixel PXL may include light emitting device layers having a three-dimensional structure.
  • the pixel PXL may have substantially the same structure as the light emitting device EU described with reference to FIG. 4.
  • the pixels PXL are arranged in a stripe form in the display area DA, but the present invention is not limited thereto.
  • the pixels PXL may be arranged with various pixel arrangement types currently known.
  • the pixel PXL may be configured as an active pixel.
  • the type, structure, and/or driving method of the pixel PXL that can be applied to the display device of the present invention is not particularly limited.
  • the pixel PXL may be composed of pixels of a display device having various passive or active structures currently known.
  • 10A to 10C are circuit diagrams illustrating an example of a pixel included in the display device of FIG. 9.
  • 10A to 10C different embodiments of a pixel PXL that may be provided in an active display device (eg, an active light emitting display device) are illustrated.
  • an active display device eg, an active light emitting display device
  • a pixel PXL may include a light emitting unit LSU and a pixel circuit PXC for driving the light emitting unit LSU. Since the pixel PXL includes a plurality of light emitting element layers described with reference to FIG. 4 (for example, the first to third light emitting element layers LDL1, LDL2, and LDL3), the pixel PXL is a light emitting element. A plurality of pixel circuits for driving the plurality of light emitting units corresponding to the layers and the light emitting units (eg, the first to third light emitting element layers LDL1, LDL2, LDL3) independently of each other ( For example, 3 pixel elements).
  • the light emitting unit LSU may include a plurality of light emitting elements LD connected in parallel between the first and second power sources VDD and VSS.
  • the first and second power sources VDD and VSS may have different potentials.
  • the first power supply VDD may be set as a high potential power supply
  • the second power supply VSS may be set as a low potential power supply.
  • the potential difference between the first and second power sources VDD and VSS may be set to be equal to or greater than a threshold voltage of the light emitting elements LD during the light emission period of the pixel PXL.
  • the light emitting elements LD are shown to be connected in parallel to each other in the same direction (eg, forward direction) between the first power supply VDD and the second power supply VSS, but the present invention is limited thereto. It does not work.
  • some of the light emitting elements LD may be connected in the forward direction between the first and second power sources VDD and VSS, and the other parts may be connected in the reverse direction.
  • the at least one pixel PXL may include only a single light emitting element LD.
  • one end of each of the light emitting elements LD is commonly connected to the corresponding pixel circuit PXC through the first electrode, and is connected to the first power source VDD through the pixel circuit PXC. Can.
  • the other end of each of the light emitting elements LD may be commonly connected to the second power source VSS through the second electrode.
  • the light emitting unit LSU may emit light with luminance corresponding to a driving current supplied through the corresponding pixel circuit PXC. Accordingly, a predetermined image may be displayed in the display area DA.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL includes the i-th scan line Si of the display area DA and It may be connected to the j-th data line Dj.
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first transistor T1 (or a driving transistor) may be connected between the first power source VDD and the first electrode of the light emitting unit LSU.
  • the gate electrode of the first transistor T1 is connected to the first node N1.
  • the first transistor T1 may control the driving current supplied to the light emitting unit LSU in response to the voltage of the first node N1.
  • the second transistor T2 (or a switching transistor) may be connected between the data line Dj and the first node N1.
  • the gate electrode of the second transistor T2 may be connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, low voltage) is supplied from the scan line Si, thereby electrically connecting the data line Dj and the first node N1. I can connect.
  • a scan signal of a gate-on voltage eg, low voltage
  • the data signal of the corresponding frame is supplied to the data line Dj, and the data signal may be transmitted to the first node N1 via the second transistor T2. Accordingly, the voltage corresponding to the data signal may be charged in the storage capacitor Cst.
  • One electrode of the storage capacitor Cst may be connected to the first power supply VDD, and the other electrode may be connected to the first node N1.
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 during each frame period, and maintain the charged voltage until the data signal of the next frame is supplied.
  • transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are both shown as P-type transistors, but the present invention is not limited thereto. Does not. That is, at least one of the first and second transistors T1 and T2 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be N-type transistors.
  • the pixel PXL illustrated in FIG. 10B may be substantially similar in structure and operation to the pixel circuit PXC of FIG. 10A except that the connection position of some circuit elements is changed according to a change in the transistor type. Therefore, description of the pixel PXL in FIG. 10B will be omitted.
  • the structure of the pixel circuit PXC is not limited to the embodiment shown in FIGS. 10A and 10B. That is, the pixel circuit PXC may be composed of pixel circuits of various structures and/or driving methods currently known. For example, the pixel circuit PXC may be configured as in the embodiment shown in FIG. 5C.
  • the pixel circuit PXC may be further connected to at least one other scan line (or control line) in addition to the scan line Si of the corresponding horizontal line.
  • the pixel circuit PXC of the pixel PXL disposed in the i-th row of the display area DA is connected to the i-1th scan line Si-1 and/or the i+1th scan line Si+1. It can be further connected.
  • the pixel circuit PXC may be further connected to other power sources in addition to the first and second power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power source Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • the first transistor T1 may be connected between the first power source VDD and the first electrode of the light emitting unit LSU.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 may control a driving current supplied to the light emitting unit LSU in response to the voltage of the first node N1.
  • the second transistor T2 may be connected between the data line Dj and one electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the corresponding scan line Si.
  • the second transistor T2 is turned on when the scan signal of the gate-on voltage is supplied from the scan line Si to electrically connect the data line Dj to one electrode of the first transistor T1. Therefore, when the second transistor T2 is turned on, the data signal supplied from the data line Dj can be transferred to the first transistor T1.
  • the third transistor T3 may be connected between the other electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 may be connected to the corresponding scan line Si.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied from the scan line Si to connect the first transistor T1 in the form of a diode.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power source Vint.
  • the gate electrode of the fourth transistor T4 may be connected to the previous scan line, for example, the i-1th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1 to transfer the voltage of the initialization power supply Vint to the first node N1. have.
  • the voltage of the initialization power supply Vint may be less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 may be connected between the first power source VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 may be turned off when the emission control signal of the gate-off voltage (eg, high voltage) is supplied to the emission control line Ei, and may be turned on in other cases.
  • the emission control signal of the gate-off voltage eg, high voltage
  • the sixth transistor T6 may be connected between the first transistor T1 and the first electrode of the light emitting unit LSU.
  • the gate electrode of the sixth transistor T6 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the sixth transistor T6 is turned off when the emission control signal of the gate-off voltage is supplied to the emission control line Ei, and may be turned on in other cases.
  • the seventh transistor T7 may be connected between the first electrode of the light emitting unit LSU and the initialization power source Vint.
  • the gate electrode of the seventh transistor T7 may be connected to any one of the scan lines of the next stage, for example, the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when a scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1 to turn on the voltage of the initialization power supply Vint, the first electrode of the light emitting unit LSU. Can be supplied.
  • the storage capacitor Cst may be connected between the first power supply VDD and the first node N1.
  • the storage capacitor Cst may store a data signal supplied to the first node N1 in each frame period and a voltage corresponding to the threshold voltage of the first transistor T1.
  • transistors included in the pixel circuit PXC for example, the first to seventh transistors T1 to T7 are all illustrated as P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • a voltage level of a control signal eg, a scan signal and/or a data signal for controlling at least one of the first to seventh transistors T1 to T7 may be changed.
  • the structure of the pixel PXL that can be applied to the present invention is not limited to the embodiments illustrated in FIGS. 10A to 10C, and the pixel PXL may have various structures currently known.
  • the pixel circuit PXC included in the pixel PXL may be composed of pixel circuits of various structures and/or driving methods currently known.
  • the pixel PXL may be configured inside a passive light emitting display device. In this case, the pixel circuit PXC is omitted, and each of the first and second electrodes of the light emitting unit LSU can be directly connected to the scan line Si, data line Dj, power line and/or control line, etc. have.
  • FIG. 11 is a cross-sectional view illustrating an example of the display device of FIG. 9.
  • the display device may include a substrate SUB, a pixel circuit layer PCL, a common electrode layer AEL, and a plurality of light emitting device layers LDL1, LDL2, and LDL3.
  • the substrate SUB, the common electrode layer AEL, and the light emitting device layers LDL1, LDL2, and LDL3 are the substrate SUB, the common electrode layer AEL, and the light emitting device layers LDL1 described with reference to FIGS. 4 to 6. , LDL2, LDL3), so duplicate description will not be repeated.
  • the pixel circuit layer PCL may be disposed between the substrate SUB and the light emitting device layers LDL1, LDL2, and LDL3, or between the substrate SUB and the common electrode layer AEL.
  • the pixel circuit layer PCL may include the pixel circuit PXC described with reference to FIGS. 5A to 5C.
  • the pixel circuit layer PCL is illustrated as being disposed between the substrate SUB and the light emitting device layers LDL1, LDL2, and LDL3, but is not limited thereto.
  • the pixel circuit layer PCL is disposed on the substrate SUB and the light emitting element layers LDL1, LDL2, and LDL3, and the light emitted from the light emitting element layers LDL1, LDL2, LDL3 is third. It may also include a transmissive portion (or an opening) that transmits in the direction DR3. That is, the arrangement of the pixel circuit layer PCL may be variously modified.
  • 12A to 12C are plan views illustrating an example of a pixel included in the display device of FIG. 9.
  • 12A to 12C the structure of the pixel PXL is illustrated centering on the light emitting element layers in which the light emitting elements LD of the pixel PXL are disposed.
  • the first light emitting element layer LDL1 described with reference to FIG. 11 is illustrated in FIG. 12A
  • the second light emitting element layer LDL2 is illustrated in FIG. 12B
  • the third light emitting element layer LDL3 is illustrated in FIG. 12C. have.
  • the pixel PXL may be formed in the pixel area PXA defined on the substrate SUB.
  • the pixel area PXA includes at least one pair of first and second electrodes ELT1 and ELT2, and at least one light emitting element LD that is connected between the first and second electrodes ELT1 and ELT2. It may include a light emitting region (EMA) is disposed.
  • the emission area EMA may be defined by a pixel defining layer (eg, a partition wall, see FIG. 16) surrounding the emission area EMA.
  • the pixel PXL may include first to third pixel circuits PXC1, PXC2, and PXC3 corresponding to the first to third light emitting element layers LDL1, LDL2, and LDL3, respectively.
  • the first to third pixel circuits PXC1, PXC2, and PXC3 may be sequentially arranged in the pixel area PXA along the first direction DR1, but this is exemplary and the pixel circuits PXC1, PXC12, The arrangement of PXC3) is not limited to this.
  • the first to third pixel circuits PXC1, PXC2, and PXC3 are formed in the pixel circuit layer (PCL) (or circuit element layer including circuit elements such as transistors) described with reference to FIG. 11. Can be.
  • PCL pixel circuit layer
  • the pixels PXL are the first electrodes ELT1 spaced apart from each other in the pixel area PXA (or the light emitting area EMA) of the first light emitting element layer LDL1.
  • first light emitting elements LD1 connected between the second electrode ELT2 and the first and second electrodes ELT1 and ELT2.
  • the first and second electrodes ELT1 and ELT2 and the first light emitting elements LD1 are the first and second electrodes ELT1 and ELT2 and the first light emitting elements LD1 described with reference to FIG. 4. Since each and each are substantially the same or similar, overlapping descriptions will not be repeated.
  • the first electrode ELT1 of the first light emitting element layer LDL1 may include a first protrusion ELT_P1.
  • the first protrusion ELT_P1 may protrude from a portion of the first electrode ELT1 corresponding to the first pixel circuit PXC1 to a non-emission area (ie, outside the emission area EMA).
  • the first electrode ELT1 is connected to the first pixel circuit PXC through the first protrusion ELT_P1 and the first contact hole CH1, for example, the pixel circuit PXC shown in any one of FIGS. 10A to 10C. Can be connected.
  • the first contact hole CH1 may be disposed outside the emission area EMA.
  • the present invention is not limited thereto.
  • the first contact hole CH1 may be disposed inside the emission area EMA.
  • the pixel PXL may further include bridge patterns BRP1 and BRP2 disposed in the pixel area PXA of the first light emitting element layer LDL1.
  • the pixel PXL further includes first and second bridge patterns BRP1 and BRP2, and the first bridge pattern BRP1 includes the second pixel circuit PXC2 in the non-emission region of the pixel PXL. ), but may be spaced apart from the first and second electrodes ELT1 and ELT2.
  • the first bridge pattern BRP1 may be used to connect the first electrode ELT1 of the second light emitting element layer LDL2 to the second pixel circuit PXC2.
  • the second bridge pattern BRP2 is disposed corresponding to the third pixel circuit PXC3 in the non-emission region of the pixel PXL, and the first and second electrodes ELT1 , ELT2).
  • the second bridge pattern BRP2 may be used to connect the first electrode ELT1 of the third light emitting element layer LDL3 to the third pixel circuit PXC3.
  • at least one of the first and second bridge patterns BRP1 and BRP2 may be omitted.
  • the second electrode ELT2 is connected to a power source (for example, the second power source VSS described with reference to FIG. 10A) through the second contact hole CH2 and a power line (not shown) connected thereto. Can be connected.
  • the second contact hole CH2 may be disposed outside the emission area EMA of the pixel PXL.
  • the present invention is not limited thereto, and the second contact hole CH2 may be disposed inside the emission area EMA.
  • the pixels PXL are the first electrodes ELT1 spaced apart from each other in the pixel area PXA (or the light emitting area EMA) of the second light emitting element layer LDL2.
  • second light emitting elements LD2 connected between the second electrode ELT2 and the first and second electrodes ELT1 and ELT2.
  • the first and second electrodes ELT1 and ELT2 and the second light emitting elements LD2 are the first and second electrodes ELT1 and ELT2 and the second light emitting elements LD2 described with reference to FIG. 4. Since each and each are substantially the same or similar, overlapping descriptions will not be repeated.
  • the first electrode ELT1 of the second light emitting element layer LDL2 may include a second protrusion ELT_P2.
  • the second protrusion ELT_P2 may be formed to protrude from a portion of the first electrode ELT1 corresponding to the second pixel circuit PXC2 to the non-emission area (ie, outside the emission area EMA). Also, the second protrusion ELT_P2 overlaps the first bridge pattern BRP1 of the first light emitting element layer LDL1, and the first bridge of the first light emitting element layer LDL1 through the third contact hole CH3. It can be connected to the pattern BRP1.
  • the first electrode ELT1 of the second light emitting element layer LDL2 includes the second protrusion ELT_P2, the third contact hole CH3, and the first bridge pattern BRP1 of the first light emitting element layer LDL1.
  • the second pixel circuit PXC may be connected to the pixel circuit PXC illustrated in any one of FIGS. 10A to 10C.
  • the pixel PXL may further include at least one bridge pattern BRP2 disposed in the pixel area PXA of the second light emitting element layer LDL2.
  • the pixel PXL further includes a second bridge pattern BRP2, and the second bridge pattern BRP2 is disposed corresponding to the third pixel circuit PXC3 in the non-emission region of the pixel PXL. , May be spaced apart from the first and second electrodes ELT1 and ELT2.
  • the second bridge pattern BRP2 of the second light emitting element layer LDL2 may overlap the second bridge pattern BRP2 of the first light emitting element layer LDL1.
  • the second bridge pattern BRP2 may be used to connect the first electrode ELT1 of the third light emitting element layer LDL3 to the third pixel circuit PXC3.
  • the pixels PXL are the first electrodes ELT1 spaced apart from each other in the pixel area PXA (or the light emitting area EMA) of the third light emitting element layer LDL3.
  • third light emitting elements LD3 connected between the second electrode ELT2 and the first and second electrodes ELT1 and ELT2.
  • the first and second electrodes ELT1 and ELT2 and the third light emitting elements LD3 are the first and second electrodes ELT1 and ELT2 and the third light emitting elements LD3 described with reference to FIG. 4. Since each and each are substantially the same or similar, overlapping descriptions will not be repeated.
  • the first electrode ELT1 of the third light emitting element layer LDL3 may include a third protrusion ELT_P3.
  • the third protrusion ELT_P2 may be formed to protrude from a portion of the first electrode ELT1 corresponding to the third pixel circuit PXC3 to the non-emission area (ie, outside the emission area EMA).
  • the third protrusion ELT_P3 overlaps the second bridge pattern BRP2 of the second light emitting element layer LDL2, and the second bridge of the second light emitting element layer LDL2 through the third contact hole CH3. It can be connected to the pattern BRP2.
  • the first electrode ELT1 of the third light emitting element layer LDL3 includes the third protrusion ELT_P3, the third contact hole CH3, and the second bridge pattern BRP2 of the second light emitting element layer LDL2 ( And a third pixel circuit PXC, for example, a pixel circuit PXC shown in any one of FIGS. 10A to 10C through a second bridge pattern BRP2 of the first light emitting element layer LDL1. have.
  • FIG. 13 is a cross-sectional view illustrating an example of a pixel cut along line II-II' of FIG. 12C.
  • the pixel circuit layer PCL and the light emitting device layers LDL1, LDL2, and LDL3 are sequentially disposed in the pixel area SPA on the substrate SUB.
  • a common electrode layer AEL may be further disposed between the pixel circuit layer PCL and the first light emitting element layer LDL1.
  • the pixel circuit layer PCL and the light emitting device layers LDL1, LDL2, and LDL3 may be entirely formed in the display area DA of the display panel PNL.
  • the pixel circuit layer PCL may include circuit elements constituting the pixel circuit PXC of the pixel PXL.
  • the pixel circuit layer PCL may include a plurality of transistors disposed in the pixel area PXA, for example, the first transistor T1 of FIGS. 10A and 10B.
  • the pixel circuit layer PCL includes a storage capacitor Cst disposed in the pixel area PXL and various signal lines connected to the pixel circuit PXC (eg, FIGS. 10A and 10A ).
  • 10b scan line (Si) and data line (Dj), and various power lines connected to the pixel circuit (PXC) and/or light emitting elements LD (eg, a first power source (VDD) and a second power source ( VSS), respectively.
  • a plurality of transistors provided in the pixel circuit PXC may have a cross-sectional structure substantially the same as or similar to the first transistor T1.
  • the present invention is not limited thereto, and in other embodiments, at least some of the plurality of transistors may have different types and/or structures.
  • the pixel circuit layer PCL includes a plurality of insulating films.
  • the pixel circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and a passivation layer PSV sequentially stacked on one surface of the substrate SUB.
  • the buffer layer BFL may prevent diffusion of impurities into the circuit element.
  • the buffer layer BFL may be composed of a single layer, but may also be composed of multiple layers of at least two layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or may be formed of different materials. Meanwhile, the buffer layer BFL may be omitted depending on the embodiment.
  • the first transistor T1 may include a semiconductor layer SCL, a gate electrode GE, a first transistor electrode ET1 and a second transistor electrode ET2.
  • the first transistor T1 is illustrated as having a first transistor electrode ET1 and a second transistor electrode ET2 formed separately from the semiconductor layer SCL.
  • the invention is not limited to this.
  • the first and/or second transistor electrodes ET1 and ET2 provided in the at least one transistor disposed in the pixel region PXL are provided with respective semiconductor layers SCL. It can also be integrated.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may be disposed between the substrate SUB on which the buffer layer BFL is formed and the gate insulating layer GI.
  • the semiconductor layer SCL may include a first region contacting the first transistor electrode ET1, a second region contacting the second transistor electrode ET2, and a channel region positioned between the first and second regions. It can contain.
  • one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like. Further, the channel region of the semiconductor layer SCL may be an intrinsic semiconductor as an impurity doped semiconductor pattern, and the first and second regions of the semiconductor layer SCL may each be a semiconductor pattern doped with a predetermined impurity. .
  • the gate electrode GE may be disposed on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • the gate electrode GE may be disposed to overlap the at least one region of the semiconductor layer SCL between the gate insulating layer GI and the interlayer insulating layer ILD.
  • the first and second transistor electrodes ET1 and ET2 may be disposed on the semiconductor layer SCL and the gate electrode GE with at least one interlayer insulating layer ILD interposed therebetween.
  • the first and second transistor electrodes ET1 and ET2 may be disposed between the interlayer insulating film ILD and the passivation film PSV.
  • the first and second transistor electrodes ET1 and ET2 may be electrically connected to the semiconductor layer SCL.
  • each of the first and second transistor electrodes ET1 and ET2 includes a first region and a second region of the semiconductor layer SCL, respectively, through a contact hole passing through the gate insulating layer GI and the interlayer insulating layer ILD. Can be connected to the region.
  • the first and second transistor electrodes ET1 of the at least one transistor may be electrically connected to the bridge electrode ELT_BRP disposed on the passivation film PSV through the fourth contact hole CH4 penetrating the passivation film PSV.
  • At least one signal line and/or power line connected to the pixel PXL may be disposed on the same layer as one electrode of circuit elements constituting the pixel circuit PXC.
  • the power line PL eg, the second power line for supplying the second power source VSS
  • the passivation film through the bridge pattern BRP disposed on the same layer as the first and second transistor electrodes ET1 and ET2 and at least one second contact hole CH2 passing through the passivation film PSV, PSV
  • AELT2 second common electrode
  • the common electrode layer AEL may include a first common electrode ALT1 and a second common electrode ALT2. Since the first and second common electrodes ALT1 and AELT2 are substantially the same as the first and second common electrodes ALT1 and AELT2 described with reference to FIG. 6, overlapping descriptions will not be repeated.
  • the common electrode layer AEL may further include a bridge electrode ELT_BRP.
  • the bridge electrode ELT_BRP may be disposed to overlap the second bridge pattern BPR2 of the first light emitting element layer LDL1 described with reference to FIG. 12A.
  • the bridge electrode ELT_BRP may connect the first electrode ELT1 of the third light emitting element layer LDL3 and the first transistor T1 (or the first transistor electrode ET1) of the pixel circuit layer PCL. .
  • the light emitting element layers LDL1, LDL2, and LDL3 may include first to third light emitting elements LD1, LD2, and LD3 of the pixel PXL, respectively. Since the light emitting element layers LDL1, LDL2, and LDL3 are substantially the same as the light emitting element layers LDL1, LDL2, and LDL3 described with reference to FIG. 6, overlapping descriptions will not be repeated.
  • the second electrode ELT2 of the first light emitting element layer LDL1 is connected to the second common electrode ALT2 through a through hole passing through the first insulating layer INS1
  • the second electrode ELT2 of the second light emitting element layer LDL2 is connected to the second electrode ELT2 of the first light emitting element layer LDL1 through a through hole passing through the second insulating layer INS2.
  • the second electrode ELT2 of the light emitting element layer LDL3 may be connected to the second electrode ELT2 of the second light emitting element layer LDL2 through a through hole passing through the third insulating layer INS3.
  • the first electrode ELT1 of the third light emitting element layer LDL3 may include at least one through hole (eg, first to third insulation) penetrating the insulating layers INS1, INS2, and INS3.
  • the first transistor T1 of the pixel circuit layer PCL through the first to third sub through holes CH3_1, CH3_2, and CH3_3 and the bridge electrode ELT_BRP passing through the layers INS1 to INS3, respectively.
  • the first transistor electrode ET1 may be connected.
  • the pixel PXL includes a pixel circuit layer (PCL) sequentially stacked on a substrate SUB, a common electrode layer (AEL), and first to third light emitting element layers ( LDL1, LDL2, LDL3, and the first to third pixel circuits PXC1, PXC2, and PXC3 formed in the first to third light emitting element layers LDL1, LDL2, and LDL3 pixel furnace layer PCL.
  • PCL pixel circuit layer
  • AEL common electrode layer
  • PXC1, PXC2, and PXC3 formed in the first to third light emitting element layers LDL1, LDL2, and LDL3 pixel furnace layer PCL.
  • the light emitting device layers LDL1, LDL2, and LDL3 of different colors are disposed in a limited area (ie, the pixel area PXL) in three dimensions, so that the display device (or display panel PNL) has improved luminance. Can.
  • the display device (or display panel PNL) has high resolution ( Or, high resolution).
  • the second common electrode ALT2 is illustrated as being connected to the second electrode ELT2 of each of the light emitting element layers LDL1, LDL2, and LDL3, but is not limited thereto.
  • the second electrode ELT2 of each of the light emitting device layers LDL1, LDL2, and LDL3 is not connected to the second common electrode ALT2, but may be connected to the power line PL through a separate bridge electrode. have.
  • FIG. 14 is a plan view illustrating an example of a pixel included in the display device of FIG. 9. 14, the structure of the pixel PXL is illustrated around the third light emitting element layer LDL3 described with reference to FIGS. 11 and 12C.
  • the pixel PXL of FIG. 14 is referred to FIGS. 12A to 12C except for the arrangement of the first to third pixel circuits PXC1, PXC2, and PXC3 and the connection configuration of the first electrode ELT1 to them. It may be substantially the same or similar to the pixel PXL described above. Therefore, repeated descriptions will not be repeated.
  • the pixel PXL includes first to third pixel circuits PXC1, PXC2, and PXC3, and the first to third pixel circuits PXC1, PXC2, and PXC3 have a second direction ( DR2).
  • the first electrode ELT1 (or the first connection electrode CNL1) of each of the light emitting element layers is connected to the corresponding pixel circuit (ie, one of the first to third pixel circuits PXC1, PXC2, and PXC3). It may include a corresponding projection.
  • the first electrode ELT1 of the third light emitting element layer LDL3 may include a third protrusion ELT_P3.
  • the third protrusion ELT_P3 may protrude from a portion of the third electrode ELT3 corresponding to the third pixel circuit PXC3 toward the edge of the pixel area PXA.
  • the protruding direction of the third protruding portion ELT_P3 illustrated in FIG. 14 is exemplary and is not limited thereto.
  • the third protrusion ELT_P3 may be connected to the third pixel circuit PXC3 through the fourth contact hole CH4. Since the connection configuration between the third protrusion ELT_P3 and the third pixel circuit PXC3 is substantially the same as the connection configuration between the third protrusion ELT_P3 and the third pixel circuit PXC3 described with reference to FIGS. 12C and 13, Duplicate explanation will not be repeated.
  • the first protrusion ELT_P1 is formed to protrude from a portion of the first electrode ELT1 of the first light emitting element layer (see FIG. 12A) corresponding to the first pixel circuit PXC1, and the first contact hole ( CH1) to the first pixel circuit PXC1.
  • the second protrusion ELT_P2 is formed to protrude from a portion of the first electrode ELT1 of the second light emitting element layer (see FIG. 12B) corresponding to the second pixel circuit PXC2, and the third contact hole CH3 is formed. It may be connected to the second pixel circuit PXC2.
  • connection configurations of the pixel circuits PXC1, PXC2, and PXC3 and the light emitting device layers LDL1, LDL2, and LDL3 for them may be variously modified.
  • FIG. 15 is a plan view illustrating an example of a pixel included in the display device of FIG. 9.
  • the structure of the pixel PXL is illustrated around the third light emitting element layer LDL3 described with reference to FIGS. 11 and 12C.
  • 16 is a cross-sectional view illustrating an example of a pixel cut along the line III-III' of FIG. 15.
  • the pixel circuit layer PCL is omitted, and the structure of the pixel PXL is schematically illustrated around the light emitting element layers.
  • the pixel PXL of FIG. 15 is different from the pixel PXL of FIG. 14 in that it further includes a first partition wall PW1 and a second partition wall PW2.
  • the first partition wall WW1 and the second partition wall WW2 are disposed in the non-emission area NEMA, and may be disposed along at least a portion of the edge of the emission area EMA.
  • the first and second partition walls PW1 and PW2 may be disposed on the substrate SUB (or the pixel circuit layer (PCL) described with reference to FIG. 13 ).
  • the first and second partition walls PW1 and PW2 may be disposed to be spaced apart from each other in the emission area EMA.
  • the first and second partition walls PW1 and PW2 may protrude in a height direction on the substrate SUB.
  • the height H1 of the first partition wall PW1 may be the same as the height H2 of the second partition wall PW2, but is not limited thereto.
  • the height of the first and second partition walls PW1 and PW2 may be greater than the height of the light emitting element layers (ie, the light emitting element layers excluding the first and second partition walls PW1 and PW2), for example.
  • the height of the first and second partition walls PW1 and PW2 may be 2 ⁇ m or more, or 2.5 ⁇ m or more.
  • the first partition wall PW1 is disposed between the substrate SUB and the first common electrode ALT1
  • the second partition wall PW2 is between the substrate SUB and the second common electrode ALT2. Can be placed on.
  • the first and second partition walls PW1 and PW2 may have various shapes.
  • the first and second partition walls PW1 and PW2 may have a trapezoidal cross-sectional shape that becomes narrower toward the top.
  • each of the first and second partition walls PW1 and PW2 may have an inclined surface at least on one side. but.
  • the shapes of the first and second partition walls PW1 and PW2 are not limited thereto.
  • the first and second partition walls PW1 and PW2 may include an insulating material including an inorganic material and/or an organic material.
  • the first and second partition walls PW1 and PW2 may include at least one layer of an inorganic film including various inorganic insulating materials currently known, including SiNx or SiOx.
  • the first and second partition walls PW1 and PW2 may include at least one organic film and/or photoresist film including various organic insulating materials currently known, or a combination of organic/inorganic materials It may be composed of a single layer or a multi-layer insulator. That is, the constituent materials of the first and second partition walls PW1 and PW2 may be variously changed.
  • the first and second partition walls PW1 and PW2 provide light emitting elements LD1, LD2, and LD3 in the step of supplying light emitting elements LD1, LD2, and LD3 to the light emitting area EMA.
  • This mixed solution may be prevented from entering the light emitting areas EMA of adjacent pixels PXL, or may function as a dam structure that controls a certain amount of solution to be supplied to each light emitting area EMA.
  • the first and second partition walls PW1 and PW2 may function as a reflective member.
  • the first and second partition walls PW1 and PW2 are emitted from the respective light emitting elements LD1, LD2, and LD3 together with the first and second common electrodes ALT1 and AELT2 provided thereon. It can function as a reflective member that guides light in a desired direction to improve the light efficiency of the pixel PXL.
  • First and second common electrodes ALT1 and AELT2 may be disposed on the first and second partition walls PW1 and PW2, respectively.
  • the first common electrode AELT1 extends from the non-emission area NEMA from the light emission area EMA, and one side surface (eg, one side surface adjacent to the light emission area EMA) and an upper surface of the first partition wall PW1. It may cover at least a portion of.
  • the second common electrode AELT2 extends from the non-emission region NEMA from the light emission region EMA (for example, one side adjacent to the light emission region EMA) of the second partition wall PW2. And at least a portion of the upper surface.
  • the first and second common electrodes ALT1 and AELT2 are described as covering at least a portion of the first and second partition walls PW1 and PW2, but are not limited thereto.
  • the first and second common electrodes ALT1 and AELT2 are disposed in the emission area EMA, and separate reflective electrodes that are distinguished from the first and second common electrodes ALT1 and AELT2 are first.
  • the reflective electrodes may be formed through the same process as the first and second common electrodes ALT1 and AELT2.
  • the first and second common electrodes ALT1 and AELT2 disposed on the first and second partition walls PW1 and PW2, respectively, include first and second partition walls PW1 and PW2. It may have a shape corresponding to each shape.
  • the first and second common electrodes ALT1 and AELT2 each have an inclined surface or a curved surface corresponding to the first and second partition walls PW1 and PW2, respectively, and the height of the light emitting element layer PCL. It may protrude in the direction (or thickness direction).
  • Each of the first and second common electrodes ALT1 and AELT2 may include at least one conductive material.
  • each of the first and second common electrodes ALT1, AELT2, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, ITO, Conductive oxides such as IZO, ZnO, and ITZO, and at least one material of a conductive polymer such as PEDOT may be included, but are not limited thereto.
  • each of the first and second common electrodes ALT1 and AELT2 may be configured as a single layer or multiple layers.
  • each of the first and second common electrodes ALT1 and AELT2 may include at least one reflective electrode layer.
  • each of the first and second electrodes ELT1 and ELT2 includes at least one transparent electrode layer disposed above and/or below the reflective electrode layer, and at least covering the upper portion of the reflective electrode layer and/or transparent electrode layer. At least one of the conductive capping layers may be selectively included.
  • the reflective electrode layers of the first and second common electrodes ALT1 and AELT2 may be made of a conductive material having a uniform reflectance.
  • the reflective electrode layer may include at least one of metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and alloys thereof, but is not limited thereto. That is, the reflective electrode layer may be made of various reflective conductive materials.
  • each of the first and second common electrodes ALT1 and AELT2 includes a reflective electrode layer, a direction in which an image is displayed with light emitted from both ends of each of the light emitting elements LD1, LD2, and LD3 (eg, front side) Direction).
  • the first and second common electrodes ALT1 and AELT2 have inclined or curved surfaces corresponding to the shapes of the first and second partition walls PW1 and PW2, the light emitting elements LD1, LD2, and LD3 are formed.
  • the light emitted from both ends of each of the light emitting elements LD1, LD2, LD3 is reflected by the first and second common electrodes ALT1, AELT2 to further display the panel PNL ) In the front direction (for example, the upper direction of the substrate SUB). Accordingly, efficiency of light emitted from the light emitting elements LD1, LD2, and LD3 may be improved.
  • the transparent electrode layers of the first and second common electrodes ALT1 and AELT2 may be made of various transparent electrode materials.
  • the transparent electrode layer may include ITO, IZO, or ITZO, but is not limited thereto.
  • each of the first and second common electrodes ALT1 and AELT2 may be composed of a triple layer having a stacked structure of ITO/Ag/ITO.
  • RC delay signal delay
  • each of the first and second common electrodes ALT1 and AELT2 includes a conductive capping layer that covers the reflective electrode layer and/or the transparent electrode layer, a defect may occur due to a defect generated in a manufacturing process of the pixel PXL, etc. It is possible to prevent damage to the reflective electrode layers of the first and second common electrodes ALT1 and AELT2.
  • the conductive capping layer may be selectively included in the first and second common electrodes ALT1 and AELT2, and may be omitted depending on the embodiment.
  • the conductive capping layer is regarded as a component of each of the first and second common electrodes ALT1 and AELT2, or a separate component disposed on the first and second common electrodes ALT1 and AELT2. It may be considered as.
  • first to fourth insulating layers INS1, INS2, INS3, and INS4 are sequentially arranged, and first to fourth insulating layers INS1 and INS2 , INS3 and INS4, first and second electrodes ELT1 and ELT2 and first to third light emitting elements LD1, LD2, and LD3 may be disposed. Since the upper structure of the first and second common electrodes ALT1 and AELT2 is substantially the same as that of the light emitting device layers LDL1, LDL2, and LDL2 described with reference to FIGS. 6 and 13, overlapping descriptions are provided. I will not repeat.
  • the pixel PXL includes the inner surfaces of the partition walls PW1 and PW2 and the partition walls PW1 and PW2 defining the emission area EMA (ie, the emission area EMA ) And a reflective electrode covering the side). Therefore, the efficiency of light emitted from the pixel PXL can be improved.
  • the pixel PXL described with reference to FIGS. 15 and 16 may also be applied to the light emitting devices EU of FIGS. 4 to 6. That is, the light emitting device EU of FIGS. 4 to 6 further includes partition walls defining an emission area EMA (or unit emission area) and a reflective electrode (or a common electrode) covering the inner surface of the partition walls. can do.
  • EMA emission area
  • a reflective electrode or a common electrode
  • each sub-pixel SPX may constitute each light-emitting device.
  • a first sub-pixel SPX1 corresponding to a red sub-pixel, a red light-emitting device, a second sub-pixel SPX2 corresponding to a green sub-pixel, a green light-emitting device, and a third sub corresponding to a blue sub-pixel.
  • the pixel SPX3 may constitute a blue light emitting device.
  • the full-color pixel PXL including the first, second, and third sub-pixels SPX1, SPX2, and SPX3 may constitute a full-color light emitting device. That is, the embodiment of the present invention is not necessarily limited to the display device, which may be widely applied to other types of devices that require a light source.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Led Device Packages (AREA)

Abstract

표시 장치는 기판을 포함한다. 복수의 발광 소자층들은 기판 상에 적층된다. 발광 소자층들 각각은, 기판 상에 전면적으로 배치되는 절연층, 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극, 및 제1 전극 및 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함한다.

Description

발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
본 발명의 실시예는 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
일반적인 발광 장치는 수평 구조로 배열된 적색, 녹색, 청색 등의 상이한 색상들로 각각 발광하는 서브 화소들을 포함하며, 발광 장치의 해상도는 서브 화소들의 크기 및 이들간의 간격에 따라 제한된다.
또한, 단위 면적(예를 들어, 하나의 서브 화소에 대응하는 영역)에 배열될 수 있는 초소형의 발광 소자들의 개수에는 한계가 있어, 우수한 광량을 수득하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 향상된 휘도 및/또는 고해상도를 가지는 발광 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 상기 표시 장치를 제조하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 발광 장치는, 기판; 상기 기판 상에 적층된 복수의 발광 소자층들을 포함한다. 여기서, 상기 발광 소자층들 각각은, 상기 기판 상에 전면적으로 배치되는 절연층; 상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함한다.
일 실시예에 의하면, 상기 발광 장치는, 상기 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되되, 상호 이격되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전극은 상기 제1 공통 전극과 중첩하고, 상기 제2 전극은 상기 제2 공통 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
일 실시예에 의하면, 상기 발광 소자층들 각각은 단색의 광을 발산할 수 있다.
일 실시예에 의하면, 상기 발광 소자층들 중 적어도 일부는 상호 다른 색들의 광을 발산할 수 있다.
일 실시예에 의하면, 상기 발광 소자들은 상기 제1 및 제2 전극들 및 상기 절연층 사이에 배치되고, 상기 발광 소자들 각각의 일단은 상기 제1 전극과 연결되며, 상기 발광 소자들 각각의 타단은 상기 제2 전극과 연결될 수 있다.
일 실시예에 의하면, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고, 상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며, 상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고, 상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 장치는, 상기 복수의 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되는 격벽을 더 포함하고, 상기 기판은 발광 영역 및 상기 발광 영역을 에워싸는 비발광 영역을 포함하며, 상기 발광 소자들은 상기 기판의 발광 영역 상에 배치되고, 상기 격벽의 두께는 상기 발광 소자층들의 두께보다 클 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 기판; 복수의 트랜지스터들 및 전원선을 포함하는 회로 소자층; 상기 기판 상에 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층; 및 상기 공통 전극층 상에 순차적으로 배치된 복수의 발광 소자층들을 포함한다. 여기서, 상기 발광 소자층들 각각은, 상기 기판 상에 전면적으로 배치되는 절연층; 상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하고, 상기 제1 전극은 상기 트랜지스터들 중 하나에 연결되고, 상기 제2 전극은 상기 전원선에 연결된다.
일 실시예에 의하면, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고, 상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며, 상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고, 상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자층의 제1 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제1 컨택홀을 통해 상기 트랜지스터들 중 제1 트랜지스터와 연결되고, 상기 제1 발광 소자층의 제2 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제2 컨택홀을 통해 상기 전원선과 연결될 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자층은 상기 제1 전극 및 제2 전극으로부터 이격되어 배치되는 제1 브리지 패턴을 더 포함하고, 상기 제2 발광 소자층의 제1 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 브리지 패턴을 노출시키는 제3 컨택홀 및 상기 제1 발광 소자층의 상기 제1 브리지 패턴을 통해 상기 트랜지스터들 중 제2 트랜지스터와 연결되고, 상기 제2 발광 소자층의 제2 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 발광 소자층의 제2 전극을 노출시키는 제4 컨택홀을 통해 상기 제1 발광 소자층의 제2 전극과 연결될 수 있다.
일 실시예에 의하면, 상기 제3 발광 소자층의 제1 전극은 상기 제3 발광 소자층의 절연층을 관통하는 제5 컨택홀을 통해 상기 트랜지스터들 중 제3 트랜지스터와 연결되고, 상기 제3 발광 소자층의 제2 전극은 상기 제3 발광 소자층의 절연층을 관통하여 상기 제2 발광 소자층의 제2 전극을 노출시키는 제6 컨택홀을 통해 상기 제2 발광 소자층의 제2 전극과 연결될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 기판을 준비하는 단계; 상기 기판 상에 상호 이격된 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 형성하는 단계; 상기 공통 전극층 상에 제1 발광 소자층을 형성하는 단계; 및 상기 제1 발광 소자층 상에 제2 발광 소자층을 형성하는 단계를 포함한다. 여기서, 상기 제1 발광 소자층을 형성하는 단계는, 상기 공통 전극층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 복수의 제1 발광 소자들을 배열하되, 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 상기 제1 발광 소자들을 배열하는 단계; 및 상기 제1 발광 소자들의 제1 단부 상에 제1 전극을, 상기 제1 발광 소자들의 제2 단부 상에 제2 전극을 각각 형성하는 단계를 포함한다.
일 실시예에 의하면, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자들을 정렬하는 단계는, 상기 제1 발광 소자들을 상기 제1 절연층 상에 공급하는 단계; 및 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 제1 교류 전압을 인가하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전극은 상기 제1 공통 전극의 적어도 일부와 중첩하고, 상기 제2 전극은 상기 제2 공통 전극의 적어도 일부와 중첩할 수 있다.
일 실시예에 의하면, 상기 제2 발광 소자층을 형성하는 단계는, 상기 제1 발광 소자층 상에 제2 절연층을 형성하는 단계; 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 복수의 제2 발광 소자들을 정렬하는 단계; 및 상기 제2 발광 소자들의 제1 단부 상에 제3 전극을, 상기 제2 발광 소자들의 제2 단부 상에 제4 전극을 각각 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자들 제1 색으로 발광하고, 상기 제2 발광 소자들은 제2 색으로 발광할 수 있다.
본 발명의 실시예에 따른 발광 장치 및 표시 장치는, 발광 소자들이 3차원으로 배치된 다층 구조의 발광 소자층들을 포함함으로써, 향상된 휘도 및 고해상도를 가질 수 있다.
본 발명의 실시예에 따른 표시 장치의 제조 방법은, 발광 소자들과 접촉하지 않는 별도의 공통 전극들을 이용하여 전계(electric field) 및 발광 소자들의 정렬을 반복적으로 수행함으로써, 다층 구조의 발광 소자층들을 포함하는 표시 장치를 제조할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 장치를 나타내는 사시도이다.
도 5는 도 4의 발광 장치의 분해 사시도이다.
도 6은 도 4의 I-I'선을 따라 자른 발광 장치의 일 예를 나타내는 단면도이다.
도 7a 내지 도 7i은 도 4의 발광 장치의 제조 과정을 설명하는 도면들이다.
도 8a 내지 도 8e는 도 7e의 제1 및 제2 전극들을 형성하는 과정을 설명하는 도면들이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 10a 내지 도 10c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다.
도 11은 도 9의 표시 장치의 일 예를 나타내는 단면도이다.
도 12a 내지 도 12c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도들이다.
도 13은 도 12c의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 14는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 15는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다.
도 16은 도 15의 III-III'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수도 있다.
제1 도전형 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑될 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전형 반도체층(11)을 구성할 수 있다. 제1 도전형 반도체층(11)의 두께는 500nm 내지 5㎛일 수 있으나, 이에 한정되는 것은 아니다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계가 인가 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다. 활성층(12)의 두께는 10nm 내지 200nm 일 수 있으나, 이에 한정되는 것은 아니다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)의 타입과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑될 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다. 제2 도전형 반도체층(1)의 두께는 50nm 내지 500nm일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 발광 소자(LD)는 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 구성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 전극층들(14, 15) 각각의 두께는 1nm 내지 200nm일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 또한, 발광 소자(LD)에 절연성 피막(INF)을 형성함으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 용액 내에서 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않은 비발광 영역과 구별될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광 장치를 나타내는 사시도이다. 도 4에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 발광 장치(EU)가 도시되어 있다. 또한, 도 4에는 발광 장치(EU)의 단위 발광 영역을 중심으로 발광 장치(EU)가 간략하게 도시되어 있다. 여기서, 단위 발광 영역은 광은 발산되는 단위 영역으로, 예를 들어, 독립적으로 휘도 및/또는 발산되는 광의 색상이 조절될 수 있는 영역일 수 있다.
도 5는 도 4의 발광 장치의 분해 사시도이다. 도 5에는 도 4에 포함된 층들이 분리되어 도시되어 있다. 도 6은 도 4의 I-I'선을 따라 자른 발광 장치의 일 예를 나타내는 단면도이다.
도 4 내지 도 6을 참조하면, 발광 장치(EU)는 기판(SUB), 공통 전극층(AEL), 및 발광 소자층들(LDL1, LDL2, LDL3)을 포함할 수 있다.
기판(SUB)은 발광 장치(EU)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성(flexibility) 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
공통 전극층(AEL)(또는, 정렬 전극층)은 기판(SUB) 상에 배치되고, 제1 공통 전극(AELT1)(또는, 제1 정렬 전극) 및 제2 공통 전극(AELT2)(또는, 제2 정렬 전극)을 포함할 수 있다.
제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2)은 단위 발광 영역 내에서 상호 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다.
실시예들에 따라, 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2) 각각은 줄기 전극 및 적어도 하나의 가지 전극(이하, 가지 전극이라 함)을 포함할 수 있다. 줄기 전극은 단위 발광 영역 내에서 제2 방향(DR2)으로 연장할 수 있다. 발광 장치(EU)가 복수의 단위 발광 영역들을 포함하는 경우, 줄기 전극은 해당 발광 영역으로부터 다른 발광 영역까지 연장할 수 있다. 가지 전극은 줄기 전극으로부터 제2 방향(DR2)과 교차하는 제1 방향(DR1) 방향으로 연장할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 줄기 전극으로부터 분기된 4개의 가지 전극들을 포함할 수 있다. 제1 공통 전극(AELT1)의 가지 전극과 제2 공통 전극(AELT2)의 가지 전극은 소정 간격을 가지고 제2 방향(DR2)을 따라 교번하여 배치될 수 있다. 제1 공통 전극(AELT1)의 가지 전극과 제2 공통 전극(AELT2)의 가지 전극 간의 이격 거리(또는, 간격)는 발광 소자들(LD) 각각의 길이보다 작거나 같을 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 선폭 및 두께는 인가되는 전압에 따라 변할 수 있으나, 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 선폭은 100nm 내지 50㎛ 이고, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 두께는 0.1㎛ 내지 10㎛ 일수 있다.
다만, 제1 및 제2 공통 전극들(AELT1, AELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
한편, 도 4에서 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 4개의 가지 전극들을 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 한정되는 것은 아니다. 예를 들어, 도 4에서 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 3개 이하, 또는 5개 이상의 가지 전극들을 포함하거나, 다른 예로, 제1 공통 전극(AELT1)은 2개의 가지 전극을 포함하고, 제2 공통 전극(AELT2)은 하나의 가지 전극을 포함할 수도 있다(도 12a 참조).
제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
실시예들에서, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 공통 전극(AELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 제2 공통 전극(AELT2)은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 반사 전극은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
발광 소자층들(LDL1, LDL2, LDL3)은 기판(SUB) 및 공통 전극층(AEL) 상에 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다. 여기서, 제3 방향(DR3)은 제1 및 제2 방향들(DR1, DR2)에 실질적으로 수직할 수 있다.
실시예들에서, 발광 소자층들(LDL1, LDL2, LDL3)은 제1 발광 소자층(LDL1)(또는, 제1 발광 유닛, 제1 발광 전극 어셈블리), 제1 발광 소자층(LDL1) 상에 배치된 제2 발광 소자층(LDL2)(또는, 제2 발광 유닛, 제2 발광 전극 어셈블리), 및 제2 발광 소자층(LDL2) 상에 배치된 제3 발광 소자층(LDL3)(또는, 제3 발광 유닛, 제3 발광 전극 어셈블리)을 포함할 수 있다. 다만, 발광 소자층들(LDL1, LDL2, LDL3)이 이에 한정되는 것은 아니며, 발광 소자층들(LDL1, LDL2, LDL3)은 2개, 또는 4개 이상의 발광 소자층들을 포함할 수도 있다. 이하에서는, 발광 장치(EU)가 제1 발광 소자층(LDL1), 제2 발광 소자층(LDL2), 및 제3 발광 소자층(LDL3)을 포함하는 것으로 가정하여, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)을 설명하기로 한다.
제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3) 각각은 절연층(INS), 제1 전극(ELT1), 제2 전극(ELT2), 및 발광 소자들(LD)을 포함할 수 있다. 여기서, 발광 소자들(LD) 각각은 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 막대형 발광 다이오드일 수 있다. 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)은 상호 실질적으로 동일하거나 유사하므로, 제1 발광 소자층(LDL1)을 중심으로, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)을 포괄하여 설명하기로 한다.
제1 발광 소자층(LDL1)은 기판(SUB)에 배치되고, 제1 절연층(INS1), 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)을 포함할 수 있다.
제1 절연층(INS1)은 기판(SUB) 및 공통 전극층(AEL) 상에 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 공통 전극들(AELT1, AELT2)의 적어도 일부를 커버하거나, 기판(SUB) 상에 전면적으로 배치될 수 있다.
제1 절연층(INS1)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 발광 소자들(LD1)은 제1 절연층(INS1) 상에 배치될 수 있다.
실시예에 따라, 발광 소자들(LD)(또는, 제1 발광 소자들(LD1)) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다. 다만, 본 발명에 적용될 수 있는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD)은 성장 방식으로 형성되며, 일 예로 나노 스케일 내지 마이크로 스케일의 크기를 가진 코어-쉘 구조의 발광 다이오드일 수도 있다.
실시예에 따라, 발광 소자들(LD)은, 평면도 상, 상호 마주하는 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2) 사이에(또는, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에) 배치될 수 있다. 발광 소자들(LD)은 제2 방향(DR2)으로 정렬(또는, 배열)되고, 즉, 발광 소자들(LD)의 길이 방향은 제2 방향(DR2)과 일치할 수 있다. 다만, 발광 소자들(LD)의 정렬 방향이 이에 한정되는 것은 아니다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
실시예에 따라, 제1, 제2 및 제3 발광 소자층(LDL1, LDL2, LDL3) 각각은 단색의 광을 방출하되, 제1, 제2 및 제3 발광 소자층(LDL1, LDL2, LDL3) 중 적어도 일부는 상호 상이한 색상들(또는, 단색들)의 광을 방출할 수 있다.
예를 들어, 제1 발광 소자층(LDL1)은 제1 색으로 발광하는 제1 발광 소자들(LD1)을 포함하고, 제2 발광 소자층(LDL2)은 제2 색으로 발광하는 제2 발광 소자들(LD2)을 포함하며, 제3 발광 소자층(LDL3)은 제3 색으로 발광하는 제3 발광 소자들(LD3)을 포함할 수 있다. 예를 들어, 제1 발광 소자들(LD1) 각각은 적색으로 발광하는 적색 발광 다이오드이고, 제2 발광 소자들(LD2) 각각은 녹색으로 발광하는 녹색 발광 다이오드이며, 제3 발광 소자들(LD3) 각각은 청색으로 발광하는 청색 발광 다이오드 일 수 있다.
다만, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)이 이에 한정되는 것은 아니며, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)(또는, 제1 내지 제3 발광 소자들(LD1, LD2, LD3))은 상호 동일한 색상의 광을 방출할 수도 있다.
발광 소자들(LD)은 해당 발광 소자층의 제1 및 제2 전극들(ELT1, ELT2)을 통해 서로 병렬로 연결될 수 있다.
발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 또한, 발광 소자들(LD) 각각은 제1 및 제2 전극들(ELT1, ELT2) 및 제1 절연층(INS1) 사이에 배치되고, 발광 소자들(LD) 각각의 일단은 제1 전극(ELT1)과 접촉하거나 연결되고, 발광 소자들(LD) 각각의 타단은 제2 전극(ELT2)과 접촉하거나 연결될 수 있다.
단위 발광 영역에 배치된 발광 소자들(LD)이 모여 하나의 광원(또는, 하나의 화소(PXL))를 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 발광 장치(EU)(또는, 하나의 화소(PXL))에 구동 전류가 흐르게 되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 구동 전류에 대응하는 휘도로 발광 할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 단위 발광 영역 내에서 상호 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)의 형상 및 배치 관계는, 제1 및 제2 공통 전극들(AELT1, AELT2)의 형상 및 배치 관계와 각각 실질적으로 동일하거나 유사할 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2) 중 적어도 하나는 제1 및 제2 공통 전극들(AELT1, AELT2)과 분리되고, 제1 절연층(INS1)(또는, 절연층(INS))에 의해 제1 및 제2 공통 전극들(AELT1, AELT2)으로부터 전기적으로 절연될 수 있다. 이 경우, 제1 및 제2 공통 전극들(AELT1, AELT2)에 발광 소자들(LD)을 정렬하기 위한 전압(예를 들어, 교류 전압)이 인가되는 경우, 제1 및 제2 전극들(ELT1, ELT2) 사이에 연결된 발광 소자들(LD)이 전압에 의해 손상되는 것이 방지될 수 있다. 다만, 이에 제한되는 것은 아니며, 예를 들어, 제1 전극(ELT1)은 제1 공통 전극(AELT1)과 전기적으로 분리되되, 제2 전극(ELT2)는 제2 공통 전극(AELT2)과 전기적으로 연결될 수도 있다.
실시예들에 따라, 제1 전극(ELT1)은 적어도 하나의 제1 서브 전극(ELT_S1)(이하, 제1 서브 전극(ELT_S1)이라 함)을 포함하고, 제2 전극(ELT2)은 적어도 하나의 제2 서브 전극(ELT_S2)(이하, 제2 서브 전극(ELT_S2)라 함)을 포함할 수 있다. 제1 서브 전극(ELT_S1) 및 제2 서브 전극(ELT_S2) 각각은 단위 발광 영역 내에서 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다.
제1 서브 전극(ELT_S1)는 제1 공통 전극(AELT1)의 가지 전극과 중첩하고, 제2 서브 전극(ELT_S2)는 제2 공통 전극(AELT2)의 가지 전극과 중첩할 수 있다. 제1 서브 전극(ELT_S1)는 제1 공통 전극(AELT1)의 가지 전극과 동일한 선폭을 가지고, 제1 공통 전극(AELT1)과 완전 중첩할 수 있다. 유사하게, 제2 서브 전극(ELT_S2)는 제2 공통 전극(AELT2)의 가지 전극과 동일한 선폭을 가지고, 제2 공통 전극(AELT2)과 완전 중첩할 수 있다.
실시예들에 따라, 제1 전극(ELT1)은 제1 서브 전극(ELT_S1)에 연결되는 제1 연결 전극(CNL1)을 더 포함할 수 있다. 예를 들어, 제1 연결 전극(CNL1)은 제2 방향(DR2)으로 연장하며, 제1 서브 전극(ELT_S1)과 일체로 연결될 수 있다. 일 예로, 제1 서브 전극(ELT_S1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 서브 전극(ELT_S1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 서브 전극(ELT_S1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제1 연결 전극(CNL1)은 제1 공통 전극(AELT1)의 줄기 전극과 중첩할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 연결 전극(CNL1)은 제1 공통 전극(AELT1)의 선폭과 다른 선폭을 가지며, 제1 연결 전극(CNL1)과 일부 중첩하거나, 중첩하지 않을 수도 있다.
유사하게, 제2 전극(ELT2)은 제2 서브 전극(ELT_S2)에 연결되는 제2 연결 전극(CNL2)을 더 포함할 수 있다. 제2 연결 전극(CNL2)의 배치 및 제2 서브 전극(ELT_S2)과의 연결 관계는, 제1 연결 전극(CNL1)의 배치 및 제1 서브 전극(ELT_S1)과의 연결 관계와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 제2 연결 전극(CNL2)은 해당 단위 발광 영역으로부터 다른 단위 발광 영역들까지 연장할 수 있다.
실시예에 따라, 제1 전극(ELT1)은, 발광 소자들(LD)의 제1 단부(EP1) 상에 형성되어, 발광 소자들(LD)의 제1 단부(EP1)에 물리적 및/또는 전기적으로 연결될 수 있다. 유사하게, 제2 전극(ELT2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)에 물리적 및/또는 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 알루미늄(Al), 타이타늄(Ti), 인듐(In), 금(Au) 및 은(Ag)으로 이루어진 군에서 선택된 어느 하나 이상의 금속물질, 또는 ITO(Indium Tin Oxide), ZnO:Al 및 CNT-전도성 고분자 복합체로 이루어진 군에서 선택 어느 하나 이상의 투명물질을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 2종 이상의 전극 형성 물질을 포함하는 경우, 제1 및 제2 전극들(ELT1, ELT2)은 2종 이상의 전극 형성 물질이 적층된 구조를 가질 수 있다.
도 4 내지 도 6을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 발광 장치(EU)는 적층된 복수의 발광 소자층들(LDL1, LDL2, LDL3)(또는, 발광 유닛들, 발광 전극 어셈블리들)을 포함할 수 있다. 발광 유닛은, 3차원 적층 구조의 발광 소자층들(LDL1, LDL2, LDL3)을 포함할 수 있다. 따라서, 한정된 영역(즉, 단위 발광 영역)에서, 단위 면적당 실장되는 발광 소자들(LD)의 개수가 증가하고, 발광 장치(EU)(또는, 표시 장치)의 휘도가 향상될 수 있다.
또한, 발광 소자층들(LDL1, LD2, LDL3)이 적색, 녹색 및 청색 서브 화소들을 각각 구성하는 경우, 하나의 화소(즉, 풀 칼라(full color)로 발광하는 화소)는 하나의 단위 발광 영역에서 풀 칼라의 발광 장치(EU)를 구성할 수 있다. 즉, 한정된 영역(즉, 단위 발광 영역)에 상호 다른 색상들의 발광 소자층들(LDL1, LDL2, LDL3)이 배치됨으로써, 고분해능(또는, 고해상도)을 가지는 발광 장치(또는, 표시 장치)가 구현될 수 있다.
도 7a 내지 도 7i은 도 4의 발광 장치의 제조 과정을 설명하는 도면들이다.
먼저 도 4 및 도 7a를 참조하면, 기판(SUB)(또는, 기판(SUB)의 단위 발광 영역) 상에 제1 및 제2 공통 전극들(AELT1, AELT2)(또는, 공통 전극층(AEL))이 형성될 수 있다.
기판(SUB)의 면적과 모양은 제한이 없으며, 기판(SUB) 상에 형성될 제1 및 제2 공통 전극들(AELT1, AELT2)의 면적, 발광 소자들(LD)의 크기 및 실장 개수 등을 고려하여 변할 수 있다. 기판(SUB)의 두께는 100㎛~1mm일 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)의 면적(또는, 단위 전극 면적)은 약 10㎛2 내지 100cm2일 수 있다.
이후, 도 7b에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2) 상에 제1 절연층(INS1)이 형성될 수 있다.
실시예에 따라, 제1 절연층(INS1)은 플라즈마화학기상증착(PECVD), e-빔 증착법, 원자층증착법, 스퍼터링 증착법 중 어느 하나를 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 절연층(INS1)은 SiO2, Si3N4, SiNx, Al2O3, HfO2, Y2O3 및 TiO2 중에서 선택된 적어도 하나의 재료를 포함할 수 있다. 또한, 제1 절연층(INS1)은 1 nm 내지 100 ㎛의 두께를 가질 수 있으며, 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 전원의 전압(예를 들어, 정렬 전압), 발광 소자들(LD)의 길이, 제1 및 제2 공통 전극들(AELT1, AELT2) 간 거리 등에 따라 달라질 수 있다.
이후, 도 7c에 도시된 바와 같이, 제1 발광 소자들(LD1)은 제1 용액(SOL1) 내에 분산된 형태로 준비되어, 제1 절연층(INS1) 상에 공급될 수 있다.
제1 용액(SOL1)은 제1 발광 소자들(LD1)을 분산용매에 혼합하여 제조될 수 있다. 분산용매는 잉크 또는 페이스트 상일 수 있으며, 용매는 휘발성 용매로, 아세톤, 물, 알코올 및 톨루엔 중에서 선택된 적어도 하나일 수 있다. 다만, 분산용매의 종류는 앞에서 언급한 것에 제한되는 것은 아니며 제1 발광 소자들(LD1)에 물리적, 화학적 영향을 미치지 않으면서 잘 증발할 수 있는 용매의 경우 제한 없이 사용될 수 있다. 제1 용액(SOL1)은 분산용매의 중량을 기준으로 0.001 내지 100 중량%의 제1 발광 소자들(LD1)을 포함할 수 있다. 제1 용액(SOL1)이 0.001 중량% 미만의 제1 발광 소자들(LD1)을 포함하는 경우, 전극들(예를 들어, 제1 및 제2 전극들(ELT1, ELT2))에 연결되는 제1 발광 소자들(LD1)의 개수가 적을 수 있다. 이와 달리, 제1 용액(SOL1)이 100 중량%을 초과하는 제1 발광 소자들(LD1)을 포함하는 경우, 제1 발광 소자들(LD1) 상호 간에 정렬이 방해될 수 있다.
이후, 도 7d에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)에 소정의 전압이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전계가 형성되면서, 평면도 상 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 제1 발광 소자들(LD1)이 자가 정렬하게 된다. 제1 발광 소자들(LD1)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 절연층(INS1) 상에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)에 제1 전압(V1)이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전기장이 형성되어 제1 발광 소자들(LD1)에 분극이 발생할 수 있다. 이에 따라, 제1 발광 소자들(LD1)은 인접한 공통 전극간의 정전기적 인력에 의하여 배향 경향성을 가지고 배열될 수 있다. 제1 공통 전극(AELT1)이 양극이고 제2 공통 전극(AELT2)이 음극일 경우, 제1 발광 소자들(LD1)의 음전하를 띄는 일단부가 제1 공통 전극(AELT1)의 위치에 대응하여 제1 절연층(INS1) 상에 위치하고, 양전하를 띄는 타단부가 제2 공통 전극(AELT2)의 위치에 대응하여 제1 절연층(INS1) 상에 위치할 수 있다.
실시예들에서, 제1 전압(V1)은 0.1V 내지 2000V의 전압 레벨을 가질 수 있다. 제1 전압(V1)의 전압 레벨이 0.1V 미만인 경우, 제1 발광 소자들(LD1)의 정렬 효율이 저하될 수 있다. 제1 전압(V1)의 전압 레벨이 2000 V를 초과하는 경우, 제1 절연층(INS1)이 파괴되어 누설 전류, 전기적 단락 또는 전극 손상이 발생할 수 있다. 또한, 제1 전압(V1)의 주파수는 10 Hz 내지 100 GHz일 수 있으며, 예를 들어, 제1 전압(V1)은 90 kHz 내지 100 MHz인 사인파(sine wave)일 수 있다. 주파수가 10 Hz 미만일 경우, 실장되는 제1 발광 소자들(LD1)의 개수가 현저히 저하되고, 제1 발광 소자들(LD1)의 배향성도 매우 불규칙해 질 수 있다. 주파수가 100 GHz를 초과하는 경우, 제1 발광 소자들(LD1)이 빠르게 변화하는 교류전원에 대해 적응하지 못하여, 제1 발광 소자들(LD1)의 실장성이 낮아지고, 배향 경향성도 감소될 수 있다.
이후, 도 7e에 도시된 바와 같이, 제1 발광 소자들(LD1)의 양 단부들 상에 제1 전극(ELT1) 및 제2 전극(ELT2)이 각각 형성될 수 있다. 제1 발광 소자들(LD1)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 형성되는 과정에 대해서는 도 8a 내지 도 8e를 참조하여 후술하기로 한다.
이후, 도 7f에 도시된 바와 같이, 제1 발광 소자층(LDL1)(즉, 제1 절연층(INS1), 제1 발광 소자들(LD1), 및 제1 및 제2 전극들(ELT1, ELT2)) 상에 제2 절연층(INS2)이 형성될 수 있다. 제2 절연층(INS2)의 형성 방법은 제1 절연층(INS1)의 형성 방법과 실질적으로 동일하거나 유사할 수 있다.
이후, 도 7g에 도시된 바와 같이, 제2 발광 소자들(LD2)은 제2 용액(SOL2) 내에 분산된 형태로 준비되어, 제2 절연층(INS2) 상에 공급될 수 있다. 도 7h에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)에 제2 전압(V2)이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전계가 형성되면서, 평면도 상 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 제2 발광 소자들(LD2)이 자가 정렬하게 된다. 이후, 도 7i에 도시된 바와 같이, 제2 발광 소자들(LD2)의 양 단부들 상에 제1 전극(ELT1) 및 제2 전극(ELT2)이 각각 형성될 수 있다.
즉, 도 7b 내지 도 7e에 도시된 제1 발광 소자층(LDL1, 도 5 참조)을 형성하는 과정이 1회 반복되어, 제2 발광 소자층(LDL2, 도 5 참조)이 형성될 수 있다. 유사하게, 도 7f 내지 도 7i에 도시된 제2 발광 소자층(LDL2, 도 5 참조)을 형성하는 과정이 1회 추가 반복되어, 제3 발광 소자층(LDL3, 도 5 참조)이 형성될 수 있다.
실시예들에서, 제2 발광 소자층(LDL2)의 형성시 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 제2 전압(V2)은, 제1 발광 소자층(LDL1)의 형성시 제1 및 제2 전극들(AELT1, AELT2)에 인가되는 제1 전압(V1)과 비교하여, 상대적으로 큰 전압 레벨 및/또는 주파수를 가질 수 있다. 즉, 제2 발광 소자층(LDL2)의 형성시 전계가 상대적으로 감소될 수 있으므로, 제2 전압(V2)의 전압 레벨 및/또는 주파수를 상승시켜, 전계 감소를 보완하고, 제2 발광 소자층(LDL2)에 실장되는 제2 발광 소자들(LD2)의 개수를 제1 발광 소자들(LD1)의 개수에 맞출 수 있다. 유사하게, 제3 발광 소자층(LDL3)의 형성시 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 제3 전압은, 제2 발광 소자층(LDL2)의 형성시 제1 및 제2 전극들(AELT1, AELT2)에 인가되는 제2 전압(V2)과 비교하여, 상대적으로 큰 전압 레벨 및/또는 주파수를 가질 수도 있다. 다만, 이에 한정되는 것은 아니며, 제1 전압(V1), 제2 전압(V2) 및 제3 전압은 동일한 전압 레벨 및 주파수를 가질 수도 있다.
도 8a 내지 도 8e는 도 7e의 제1 및 제2 전극들을 형성하는 과정을 설명하는 도면들이다. 도 8a 내지 도 8e의 제1 및 제2 전극들(ELT1, ELT2)을 형성하는 과정은, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3) 각각에 적용되므로, 도 8a 내지 도 8e에서는 제1 및 제2 전극들(ELT1, ELT2)의 하부에 위치하는 구성(예를 들어, 기판(SUB), 다른 발광 소자층 등)이 공통 전극층(AEL)으로 간략하게 도시되었다.
먼저 도 7e 및 도 8a를 참조하면, 일면 상에 발광 소자들(LD)이 정렬된 공통 전극층(AEL)이 준비될 수 있다.
도 8b에 도시된 바와 같이, 공통 전극층(AEL) 상이 광 포토레지스트(photo resist)가 코팅되거나 포토레지스트층(PR)이 형성될 수 있다. 포토레지스트층(PR)은 해당 분야에서 통상적으로 사용되는 포토레지스트를 포함할 수 있다. 포토레지스트는 스핀코팅, 스프레이코팅 및 스크린 프린팅 중 어느 하나를 통해, 공통 전극층(AEL) 상에 코팅될 수 있다. 포토레지스트층(PR)의 두께는 공통 전극층(AEL) 상에 형성될 제1 및 제2 전극들(ELT1, ELT2)의 두께를 고려하여 변할 수 있으며, 예를 들어, 0.1㎛ 내지 10 ㎛의 두께를 가질 수 있다. 다만, 이에 한정되는 것은 아니다.
이후, 도 8c에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2)에 대응하는 패턴이 그려진 마스크(MASK)가 포토레지스트층(PR) 상에 배치되고, 마스크(MASK)의 상부에서 자외선이 노광(또는, 조사)될 수 있다.
이후, 도 8d에 도시된 바와 같이, 포토레지스트층(PR)을 일반적인 포토레지스트 용매에 침지시켜, 포토레지스트층(PR)의 노광된 부분이 제거될 수 있다. 즉, 포토레지스트층(PR) 중에서 제1 및 제2 전극들(ELT1, ELT2)이 형성될 부분이 제거될 수 있다.
이후, 도 8e에 도시된 바와 같이, 포토레지스트층(PR) 상에 전극 형성 물질이 증착될 수 있다. 전극 형성 물질은 제1 및 제2 전극들(ELT1, ELT2)를 구성하는 물질과 동일할 수 있다.
전극 형성 물질이 증착된 이후, 포토레지스트 제거제를 이용하여 공통 전극층(AEL) 상에 코팅된 포토레지스트층(PR)가 제거될 수 있다. 여기서, 포토레지스트 제거제는 아세톤, N-메틸피롤리돈(1-Methyl-2-pyrrolidone, NMP) 및 디메틸설폭사이드(Dimethyl sulfoxide, DMSO) 중 어느 하나일 수 있다.
포토레지스트(PR)가 제거됨에 따라, 공통 전극층(AEL) 상에 제1 및 제2 전극들(ELT1, ELT2)가 형성될 수 있다.
한편, 도 8a 내지 도 8e에서, 제1 및 제2 전극들(ELT1, ETL2)가 제조되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 도 8a 내지 도 8e의 제조 방법은, 제1 및 제2 공통 전극들(AELL1, AELT2)에도 적용될 수 있다. 즉, 제1 및 제2 공통 전극들(AELL1, AELT2) 및 제1 및 제2 전극들(ELT1, ELT2)은 동일한 제조 방법을 통해 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 9에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD) 또는 도 4에서 설명한 발광 장치(EU)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 9에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 9를 참조하면, 표시 패널(PNL)은, 기판(SUB)과, 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 기판(SUB)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 기판(SUB)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 도 4를 참조하여 설명한 기판(SUB)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 기판(SUB)은, 화소(PXL)(또는, 화소들(PXL1, PXL2, PXL3))가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 3차원 구조의 발광 소자층들을 포함할 수 있다. 예를 들어, 화소(PXL)는 도 4를 참조하여 설명한 발광 장치(EU)와 실질적으로 동일한 구조를 가질 수 있다.
도 9에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 장치의 화소로 구성될 수 있다.
도 10a 내지 도 10c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다. 도 10a 내지 도 10c에는, 능동형 표시 장치(일 예로, 능동형 발광 표시 장치)에 구비될 수 있는 화소(PXL)의 서로 다른 실시예들이 도시되어 있다.
먼저 도 10a를 참조하면, 화소(PXL)는, 발광 유닛(LSU)과, 발광 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다. 화소(PXL)는 도 4를 참조하여 설명한 복수의 발광 소자층들(예를 들어, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3))을 포함하므로, 화소(PXL)는 발광 소자층들에 대응하는 복수의 발광 유닛들과, 발광 유닛들(예를 들어, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3))을 상호 독립적으로 구동하기 위한 복수의 화소 회로들(예를 들어, 3개의 화소 회소들)을 포함할 수 있다.
실시예에 따라, 발광 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS) 간의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 10a에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 적어도 하나의 화소(PXL)는 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
발광 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 화소 회로(PXC)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 10a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 10b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 10b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 10a의 화소 회로(PXC)와 실질적으로 유사할 수 있다. 따라서, 도 10b의 화소(PXL)에 대한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 10a 및 도 10b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 유닛(LSU)의 제1 전극과 초기화 전원(Vint)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 제1 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 10c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 또한, 이 경우 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나를 제어하기 위한 제어 신호(일 예로, 주사 신호 및/또는 데이터 신호)의 전압 레벨은 변경될 수 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 10a 내지 도 10c에 도시된 실시예들에 한정되지는 않으며, 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 11은 도 9의 표시 장치의 일 예를 나타내는 단면도이다.
도 9 및 도 11을 참조하면, 표시 장치는 기판(SUB), 화소 회로층(PCL), 공통 전극층(AEL), 및 복수의 발광 소자층들(LDL1, LDL2, LDL3)을 포함할 수 있다. 기판(SUB), 공통 전극층(AEL) 및 발광 소자층들(LDL1, LDL2, LDL3)은, 도 4 내지 도 6을 참조하여 설명한 기판(SUB), 공통 전극층(AEL) 및 발광 소자층들(LDL1, LDL2, LDL3)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
화소 회로층(PCL)은 기판(SUB) 및 발광 소자층들(LDL1, LDL2, LDL3) 사이에, 또는 기판(SUB) 및 공통 전극층(AEL) 사이에 배치될 수 있다. 화소 회로층(PCL)은 도 5a 내지 도 5c를 참조하여 설명한 화소 회로(PXC)를 포함할 수 있다.
도 11에서 화소 회로층(PCL)은 기판(SUB) 및 발광 소자층들(LDL1, LDL2, LDL3) 사이에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 화소 회로층(PCL)은 기판(SUB) 및 발광 소자층들(LDL1, LDL2, LDL3) 상에 배치되고, 발광 소자층들(LDL1, LDL2, LDL3)로부터 발산된 광을 제3 방향(DR3)으로 투과시키는 투과부(또는, 개구부)를 포함할 수도 있다. 즉, 화소 회로층(PCL)의 배치는 다양하게 변형될 수 있다.
도 12a 내지 도 12c는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도들이다. 도 12a 내지 도 12c에는 화소(PXL)의 발광 소자들(LD)이 배치되는 발광 소자층들을 중심으로 화소(PXL)의 구조가 도시되어 있다. 도 12a에는 도 11을 참조하여 설명한 제1 발광 소자층(LDL1)이 도시되고, 도 12b에는 제2 발광 소자층(LDL2)이 도시되며, 도 12c에는 제3 발광 소자층(LDL3)이 도시되어 있다.
도 9, 도 12a 내지 도 12c를 참조하면, 화소(PXL)는 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 발광 영역(EMA)은 발광 영역(EMA)을 둘러싸는 화소 정의막(예를 들어, 격벽, 도 16 참조)에 의해 정의될 수 있다.
화소(PXL)는 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)에 각각 대응하는 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)을 포함할 수 있다. 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)은 화소 영역(PXA) 내에서 제1 방향(DR1)을 따라 순차적으로 배치될 수 있으나, 이는 예시적인 것으로 화소 회로들(PXC1, PXC12, PXC3)의 배치가 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)은 도 11을 참조하여 설명한 화소 회로층(PCL)(또는, 트랜지스터 등의 회로 소자를 포함하는 회로 소자층)에 형성될 수 있다.
도 12a에 도시된 바와 같이, 화소(PXL)는, 제1 발광 소자층(LDL1)의 화소 영역(PXA)(또는, 발광 영역(EMA))에서, 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 제1 발광 소자들(LD1)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)은, 도 4를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 제1 발광 소자층(LDL1)의 제1 전극(ELT1)은 제1 돌출부(ELT_P1)를 포함할 수 있다. 제1 돌출부(ELT_P1)는 제1 화소 회로(PXC1)에 대응하는 제1 전극(ELT1)의 일 부분으로부터 비발광 영역으로(즉, 발광 영역(EMA)의 외부로) 돌출 형성될 수 있다.
제1 전극(ELT1)은 제1 돌출부(ELT_P1) 및 제1 컨택홀(CH1)을 통해 제1 화소 회로(PXC), 일 예로 도 10a 내지 도 10c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 제1 컨택홀(CH1)은 발광 영역(EMA)의 외부에 배치될 수 있다. 다만 이에 한정되는 것은 아니며, 예를 들어, 제1 컨택홀(CH1)은 발광 영역(EMA)의 내부에 배치될 수도 있다.
실시예들에 따라, 화소(PXL)는, 제1 발광 소자층(LDL1)의 화소 영역(PXA)에서 배치된 브리지 패턴들(BRP1, BRP2)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 및 제2 브리지 패턴들(BRP1, BRP2)을 더 포함하고, 제1 브리지 패턴(BRP1)은 화소(PXL)의 비발광 영역에서 제2 화소 회로(PXC2)에 대응하여 배치되되, 제1 및 제2 전극들(ELT1, ELT2)로부터 이격될 수 있다. 제1 브리지 패턴(BRP1)은 제2 발광 소자층(LDL2)의 제1 전극(ELT1)을 제2 화소 회로(PXC2)에 연결하는데 이용될 수 있다. 제1 브리지 패턴(BPR1)과 유사하게, 제2 브리지 패턴(BRP2)은 화소(PXL)의 비발광 영역에서 제3 화소 회로(PXC3)에 대응하여 배치되되, 제1 및 제2 전극들(ELT1, ELT2)로부터 이격될 수 있다. 제2 브리지 패턴(BRP2)은 제3 발광 소자층(LDL3)의 제1 전극(ELT1)을 제3 화소 회로(PXC3)에 연결하는데 이용될 수 있다. 실시예에 따라, 제1 및 제2 브리지 패턴들(BRP1, BRP2) 중 적어도 하나는 생략될 수도 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 컨택홀(CH2) 및 이에 연결된 전원선(미도시)을 통해 전원(예를 들어, 도 10a를 참조하여 설명한 제2 전원(VSS))에 접속될 수 있다. 실시예에 따라, 제2 컨택홀(CH2)은 화소(PXL)의 발광 영역(EMA)의 외부에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 컨택홀(CH2)은 발광 영역(EMA)의 내부에 배치될 수도 있다.
도 12b에 도시된 바와 같이, 화소(PXL)는, 제2 발광 소자층(LDL2)의 화소 영역(PXA)(또는, 발광 영역(EMA))에서, 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 및 제2 발광 소자들(LD2)은, 도 4를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제2 발광 소자들(LD2)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 제2 발광 소자층(LDL2)의 제1 전극(ELT1)은 제2 돌출부(ELT_P2)를 포함할 수 있다. 제2 돌출부(ELT_P2)는 제2 화소 회로(PXC2)에 대응하는 제1 전극(ELT1)의 일 부분으로부터 비발광 영역으로(즉, 발광 영역(EMA)의 외부로) 돌출 형성될 수 있다. 또한, 제2 돌출부(ELT_P2)는 제1 발광 소자층(LDL1)의 제1 브리지 패턴(BRP1)과 중첩하고, 제3 컨택홀(CH3)을 통해 제1 발광 소자층(LDL1)의 제1 브리지 패턴(BRP1)과 접속할 수 있다. 즉, 제2 발광 소자층(LDL2)의 제1 전극(ELT1)은 제2 돌출부(ELT_P2), 제3 컨택홀(CH3) 및 제1 발광 소자층(LDL1)의 제1 브리지 패턴(BRP1)을 통해 제2 화소 회로(PXC), 일 예로 도 10a 내지 도 10c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다.
실시예들에 따라, 화소(PXL)는, 제2 발광 소자층(LDL2)의 화소 영역(PXA)에서 배치된 적어도 하나의 브리지 패턴(BRP2)을 더 포함할 수 있다. 예를 들어, 화소(PXL)는 제2 브리지 패턴(BRP2)을 더 포함하고, 제2 브리지 패턴(BRP2)은 화소(PXL)의 비발광 영역에서 제3 화소 회로(PXC3)에 대응하여 배치되되, 제1 및 제2 전극들(ELT1, ELT2)로부터 이격될 수 있다. 또한, 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)은 제1 발광 소자층(LDL1)의 제2 브리지 패턴(BRP2)에 중첩할 수 있다. 제2 브리지 패턴(BRP2)은 제3 발광 소자층(LDL3)의 제1 전극(ELT1)을 제3 화소 회로(PXC3)에 연결하는데 이용될 수 있다.
도 12c에 도시된 바와 같이, 화소(PXL)는, 제3 발광 소자층(LDL3)의 화소 영역(PXA)(또는, 발광 영역(EMA))에서, 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 제3 발광 소자들(LD3)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 및 제3 발광 소자들(LD3)은, 도 4를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제3 발광 소자들(LD3)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 제3 돌출부(ELT_P3)를 포함할 수 있다. 제3 돌출부(ELT_P2)는 제3 화소 회로(PXC3)에 대응하는 제1 전극(ELT1)의 일 부분으로부터 비발광 영역으로(즉, 발광 영역(EMA)의 외부로) 돌출 형성될 수 있다. 또한, 제3 돌출부(ELT_P3)는 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)과 중첩하고, 제3 컨택홀(CH3)을 통해 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)과 접속할 수 있다. 즉, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 제3 돌출부(ELT_P3), 제3 컨택홀(CH3) 및 제2 발광 소자층(LDL2)의 제2 브리지 패턴(BRP2)(및 제1 발광 소자층(LDL1)의 제2 브리지 패턴(BRP2))을 통해 제3 화소 회로(PXC), 일 예로 도 10a 내지 도 10c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다.
도 13은 도 12c의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 9, 도 11, 도 12c 및 도 13을 참조하면, 기판(SUB) 상의 화소 영역(SPA)에는 화소 회로층(PCL), 및 발광 소자층들(LDL1, LDL2, LDL3)이 순차적으로 배치될 수 있다. 실시예에 따라, 화소 회로층(PCL)과 제1 발광 소자층(LDL1) 사이에는 공통 전극층(AEL)이 더 배치될 수 있다.
실시예에 따라, 화소 회로층(PCL) 및 발광 소자층들(LDL1, LDL2, LDL3)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 화소 영역(PXA)에 배치된 복수의 트랜지스터들, 일 예로 도 10a 및 도 10b의 제1 트랜지스터(T1)를 포함할 수 있다. 또한, 도 13에 도시되지 않았으나, 화소 회로층(PCL)은 화소 영역(PXL)에 배치된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 10a 및 도 10b의 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 제1 전원(VDD) 및 제2 전원(VSS)을 각각 전달하는 제1 전원선 및 제2 전원선)을 포함할 수 있다.
실시예에 따라, 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 트랜지스터(T1)와 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 트랜지스터(T1)는, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 13에서는 제1 트랜지스터(T1)가, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 화소 영역(PXL)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 10a 및 도 10b에 도시된 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제4 컨택홀(CH4)을 통해, 패시베이션막(PSV)의 상부에 배치된 브리지 전극(ELT_BRP)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 전원선(PL)(예를 들어, 제2 전원(VSS)을 공급하기 위한 제2 전원선)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 패시베이션막(PSV)의 상부에 배치된 제2 공통 전극(AELT2)에 연결될 수 있다. 다만, 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
공통 전극층(AEL)은 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2)를 포함할 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)는 도 6을 참조하여 설명한 제1 및 제2 공통 전극들(AELT1, AELT2)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
공통 전극층(AEL)은 브리지 전극(ELT_BRP)을 더 포함할 수 있다. 브리지 전극(ELT_BRP)은 도 12a를 참조하여 설명한 제1 발광 소자층(LDL1)의 제2 브리지 패턴(BPR2)과 중첩하여 배치될 수 있다. 브리지 전극(ELT_BRP)은 제3 발광 소자층(LDL3)의 제1 전극(ELT1) 및 화소 회로층(PCL)의 제1 트랜지스터(T1)(또는, 제1 트랜지스터 전극(ET1))을 연결할 수 있다.
발광 소자층들(LDL1, LDL2, LDL3)은 화소(PXL)의 제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 각각 포함할 수 있다. 발광 소자층들(LDL1, LDL2, LDL3)은 도 6을 참조하여 설명한 발광 소자층들(LDL1, LDL2, LDL3)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 12c를 참조하여 설명한 바와 같이, 제1 발광 소자층(LDL1)의 제2 전극(ELT2)은 제1 절연층(INS1)을 관통하는 관통홀을 통해 제2 공통 전극(AELT2)에 접속하고, 제2 발광 소자층(LDL2)의 제2 전극(ELT2)은 제2 절연층(INS2)을 관통하는 관통홀을 통해 제1 발광 소자층(LDL1)의 제2 전극(ELT2)에 접속하며, 제3 발광 소자층(LDL3)의 제2 전극(ELT2)은 제3 절연층(INS3)을 관통하는 관통홀을 통해 제2 발광 소자층(LDL2)의 제2 전극(ELT2)에 접속할 수 있다.
실시예에 따라, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 절연층들(INS1, INS2, INS3)을 관통하는 적어도 하나의 관통홀(예를 들어, 제1 내지 제3 절연층들(INS1 내지 INS3)을 각각 관통하는 제1 내지 제3 서브 관통홀들(CH3_1, CH3_2, CH3_3)) 및 브리지 전극(ELT_BRP)을 통해 화소 회로층(PCL)의 제1 트랜지스터(T1)(또는, 제1 트랜지스터 전극(ET1))에 연결될 수 있다.
도 12a 내지 도 13을 참조하여 설명한 바와 같이, 화소(PXL)는 기판(SUB) 상에 순차 적층된 화소 회로층(PCL), 공통 전극층(AEL), 및 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3)을 포함하며, 제1 내지 제3 발광 소자층들(LDL1, LDL2, LDL3) 화소 화로층(PCL)에 형성된 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)에 각각 연결될 수 있다.
한정된 영역(즉, 화소 영역(PXL))에 상호 다른 색상들의 발광 소자층들(LDL1, LDL2, LDL3)이 3차원으로 배치됨으로써, 표시 장치(또는, 표시 패널(PNL))은 향상된 휘도를 가질 수 있다.
또한, 발광 소자층들(LDL1, LD2, LDL3)이 적색, 녹색 및 청색 등의 상호 다른 색상들로 발광하는 서브 화소들을 각각 구성함에 따라, 표시 장치(또는, 표시 패널(PNL))은 고분해능(또는, 고해상도)을 가질 수 있다.
한편, 도 13에서 제2 공통 전극(AELT2)는 발광 소자층들(LDL1, LDL2, LDL3) 각각의 제2 전극(ELT2)과 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 소자층들(LDL1, LDL2, LDL3) 각각의 제2 전극(ELT2)은 제2 공통 전극(AELT2)과 연결되지 않고, 별도의 브리지 전극을 통해 전원선(PL)에 연결될 수도 있다.
도 14는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 14에는 도 11 및 도 12c를 참조하여 설명한 제3 발광 소자층(LDL3)을 중심으로 화소(PXL)의 구조가 도시되어 있다.
도 14의 화소(PXL)는, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)의 배치 및 이들에 대한 제1 전극(ELT1)의 연결 구성을 제외하고, 도 12a 내지 도 12c를 참조하여 설명한 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 14를 참조하면, 화소(PXL)는 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)을 포함하고, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3)은 제2 방향(DR2)을 따라 순차적으로 배치될 수 있다.
발광 소자층들 각각의 제1 전극(ELT1)(또는, 제1 연결 전극(CNL1))은 대응되는 화소 회로(즉, 제1 내지 제3 화소 회로들(PXC1, PXC2, PXC3) 중 하나)에 대응하는 돌출부를 포함할 수 있다.
도 14에 도시된 바와 같이, 제3 발광 소자층(LDL3)의 제1 전극(ELT1)은 제3 돌출부(ELT_P3)를 포함할 수 있다. 제3 돌출부(ELT_P3)는 제3 화소 회로(PXC3)에 대응하는 제3 전극(ELT3)의 일 부분으로부터 화소 영역(PXA)의 가장자리 측으로 돌출 형성될 수 있다. 다만, 도 14에 도시된 제3 돌출부(ELT_P3)의 돌출 방향은 예시적인 것으로, 이에 한정되는 것은 아니다.
제3 돌출부(ELT_P3)는 제4 컨택홀(CH4)을 통해 제3 화소 회로(PXC3)와 연결될 수 있다. 제3 돌출부(ELT_P3)와 제3 화소 회로(PXC3) 간의 연결 구성은 도 12c 및 도 13을 참조하여 설명한 제3 돌출부(ELT_P3)와 제3 화소 회로(PXC3) 간의 연결 구성과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
유사하게, 제1 돌출부(ELT_P1)는 제1 화소 회로(PXC1)에 대응하는 제1 발광 소자층(도 12a 참조)의 제1 전극(ELT1)의 일 부분으로부터 돌출 형성되고, 제1 컨택홀(CH1)을 통해 제1 화소 회로(PXC1)에 연결될 수 있다. 제2 돌출부(ELT_P2)는 제2 화소 회로(PXC2)에 대응하는 제2 발광 소자층(도 12b 참조)의 제1 전극(ELT1)의 일 부분으로부터 돌출 형성되고, 제3 컨택홀(CH3)을 통해 제2 화소 회로(PXC2)에 연결될 수 있다.
도 14를 참조하여 설명한 바와 같이, 화소 회로들(PXC1, PXC2, PXC3) 및 이들에 대한 발광 소자층들(LDL1, LDL2, LDL3)의 연결 구성은 다양하게 변형될 수 있다.
도 15는 도 9의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 15에는 도 11 및 도 12c를 참조하여 설명한 제3 발광 소자층(LDL3)을 중심으로 화소(PXL)의 구조가 도시되어 있다. 도 16은 도 15의 III-III'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 도 16에는, 화소 회로층(PCL)이 생략되고, 발광 소자층들을 중심으로 화소(PXL)의 구조가 개략적으로 도시되어 있다.
도 14 내지 도 16을 참조하면, 도 15의 화소(PXL)는, 제1 격벽(PW1) 및 제2 격벽(PW2)을 더 포함한다는 점에서, 도 14의 화소(PXL)와 상이하다.
실시예들에 따라, 제1 격벽(PW1) 및 제2 격벽(PW2)은 비발광 영역(NEMA)에 배치되되, 발광 영역(EMA)의 가장자리의 적어도 일부를 따라 배치될 수 있다.
도 16에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB)(또는, 도 13을 참조하여 설명한 화소 회로층(PCL)) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 격벽(PW1)의 높이(H1)은 제2 격벽(PW2)의 높이(H2)와 같을 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 격벽들(PW1, PW2)의 높이는 발광 소자층들(즉, 제1 및 제2 격벽들(PW1, PW2)을 제외한 발광 소자층들)의 높이보다 클 수 있으며, 예를 들어, 제1 및 제2 격벽들(PW1, PW2)의 높이는 2㎛ 이상, 또는 2.5㎛이상일 수 있다.
실시예에 따라, 제1 격벽(PW1)은 기판(SUB)과 제1 공통 전극(AELT1) 사이에 배치되고, 제2 격벽(PW2)은 기판(SUB)과 제2 공통 전극(AELT2)의 사이에 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 16에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다만. 제1 및 제2 격벽들(PW1, PW2)의 형상이 이에 한정되는 것은 아니다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)는 발광 영역(EMA)에 발광 소자들(LD1, LD2, LD3)을 공급하는 단계에서, 발광 소자들(LD1, LD2, LD3)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 공통 전극들(AELT1, AELT2)과 함께 각각의 발광 소자들(LD1, LD2, LD3)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 공통 전극들(AELT1, AELT2)이 각각 배치될 수 있다. 제1 공통 전극(AELT1)은 발광 영역(EMA)으로부터 비발광 영역(NEMA)으로부터 연장되어 제1 격벽(PW1)의 일측면(예를 들어, 발광 영역(EMA)에 인접한 일측면) 및 상부면의 적어도 일부를 커버할 수 있다. 유사하게, 제2 공통 전극(AELT2)은 발광 영역(EMA)으로부터 비발광 영역(NEMA)으로부터 연장되어 제2 격벽(PW2)의 일측면(예를 들어, 발광 영역(EMA)에 인접한 일측면) 및 상부면의 적어도 일부를 커버할 수 있다.
한편, 제1 및 제2 공통 전극들(AELT1, AELT2)이 제1 및 제2 격벽들(PW1, PW2)의 적어도 일부를 커버하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)은 발광 영역(EMA)에 배치되고, 제1 및 제2 공통 전극들(AELT1, AELT2)과 구별되는 별도의 반사 전극들이 제1 및 제2 격벽들(PW1, PW2)의 적어도 일부를 커버할 수 있다. 이 경우, 반사 전극들은 제1 및 제2 공통 전극들(AELT1, AELT2)과 동일한 공정을 통해 형성될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 공통 전극들(AELT1, AELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 발광 소자층(PCL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD1, LD2, LD3) 각각의 양단에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 공통 전극들(AELT1, AELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD1, LD2, LD3)의 양 단부들에 마주하도록 배치되면, 발광 소자들(LD1, LD2, LD3) 각각의 양 단부에서 출사된 광은 제1 및 제2 공통 전극들(AELT1, AELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 기판(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD1, LD2, LD3)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 공통 전극들(AELT1, AELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 공통 전극들(AELT1, AELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 공통 전극들(AELT1, AELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 공통 전극들(AELT1, AELT2)의 상에는 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)가 순차적으로 배치되며, 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4) 사이에는 제1 및 제2 전극들(ELT1, ELT2) 및 제1 내지 제3 발광 소자들(LD1, LD2, LD3)가 배치될 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)의 상부 구성은, 도 6 및 도 13을 참조하여 설명한 발광 소자층들(LDL1, LDL2, LDL2)의 구성과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
도 15 및 도 16을 참조하여 설명한 바와 같이, 화소(PXL)는 발광 영역(EMA)을 정의하는 격벽들(PW1, PW2) 및 격벽들(PW1, PW2)의 내측면(즉, 발광 영역(EMA)과 인접한 측면)을 커버하는 반사 전극을 포함할 수 있다. 따라서, 화소(PXL)으로부터 출사되는 광의 효율이 향상될 수 있다.
한편, 도 15 및 도 16을 참조하여 설명한 화소(PXL)는 도 4 내지 도 6의 발광 장치(EU)에도 적용될 수 있다. 즉, 도 4 내지 도 6의 발광 장치(EU)는 발광 영역(EMA)(또는, 단위 발광 영역)을 정의하는 격벽들 및 격벽들의 내측면을 커버하는 반사 전극(또는, 공통 전극)을 더 포함할 수 있다.
한편, 본 발명의 일 실시예에서, 각각의 서브 화소(SPX)는 각각의 발광 장치를 구성할 수 있다. 일 예로, 적색 서브 화소에 대응하는 제1 서브 화소(SPX1)는 적색 발광 장치를, 녹색 서브 화소에 대응하는 제2 서브 화소(SPX2)는 녹색 발광 장치를, 청색 서브 화소에 대응하는 제3 서브 화소(SPX3)는 청색 발광 장치를 구성할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 풀-컬러의 화소(PXL)는, 풀-컬러의 발광 장치를 구성할 수 있다. 즉, 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 적층된 복수의 발광 소자층들을 포함하고,
    상기 발광 소자층들 각각은,
    상기 기판 상에 전면적으로 배치되는 절연층;
    상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하는,
    발광 장치.
  2. 제1 항에 있어서,
    상기 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되되, 상호 이격되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 더 포함하는,
    발광 장치.
  3. 제2 항에 있어서, 상기 제1 전극은 상기 제1 공통 전극과 중첩하고,
    상기 제2 전극은 상기 제2 공통 전극과 중첩하는,
    발광 장치.
  4. 제1 항에 있어서, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인,
    발광 장치.
  5. 제4 항에 있어서, 상기 발광 소자층들 각각은 단색의 광을 발산하는,
    발광 장치.
  6. 제4 항에 있어서, 상기 발광 소자층들 중 적어도 일부는 상호 다른 색들의 광을 발산하는,
    발광 장치.
  7. 제1 항에 있어서, 상기 발광 소자들은 상기 제1 및 제2 전극들 및 상기 절연층 사이에 배치되고,
    상기 발광 소자들 각각의 일단은 상기 제1 전극과 연결되며,
    상기 발광 소자들 각각의 타단은 상기 제2 전극과 연결되는,
    발광 장치.
  8. 제1 항에 있어서, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고,
    상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며,
    상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고,
    상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함하는,
    발광 장치.
  9. 제1 항에 있어서,
    상기 복수의 발광 소자층들 중 상기 기판에 가장 인접한 제1 발광 소자층과 상기 기판 사이에 배치되는 격벽을 더 포함하고,
    상기 기판은 발광 영역 및 상기 발광 영역을 에워싸는 비발광 영역을 포함하며,
    상기 발광 소자들은 상기 기판의 발광 영역 상에 배치되고,
    상기 격벽의 두께는 상기 발광 소자층들의 두께보다 큰,
    발광 장치.
  10. 기판;
    복수의 트랜지스터들 및 전원선을 포함하는 회로 소자층;
    상기 기판 상에 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층; 및
    상기 공통 전극층 상에 순차적으로 배치된 복수의 발광 소자층들을 포함하고,
    상기 발광 소자층들 각각은,
    상기 기판 상에 전면적으로 배치되는 절연층;
    상기 절연층 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 복수의 발광 소자들을 포함하고,
    상기 제1 전극은 상기 트랜지스터들 중 하나에 연결되고, 상기 제2 전극은 상기 전원선에 연결되는,
    표시 장치.
  11. 제10 항에 있어서, 상기 발광 소자층들은 상기 기판 상에 순차적으로 배치된 제1 발광 소자층, 제2 발광 소자층, 및 제3 발광 소자층을 포함하고,
    상기 제1 발광 소자층은 제1 색으로 발광하는 제1 발광 소자들을 포함하며,
    상기 제2 발광 소자층은 제2 색으로 발광하는 제2 발광 소자들을 포함하고,
    상기 제3 발광 소자층은 제3 색으로 발광하는 제3 발광 소자들을 포함하는,
    표시 장치.
  12. 제11 항에 있어서, 상기 제1 발광 소자층의 제1 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제1 컨택홀을 통해 상기 트랜지스터들 중 제1 트랜지스터와 연결되고,
    상기 제1 발광 소자층의 제2 전극은 상기 제1 발광 소자층의 절연층을 관통하는 제2 컨택홀을 통해 상기 전원선과 연결되는,
    표시 장치.
  13. 제12 항에 있어서, 상기 제1 발광 소자층은 상기 제1 전극 및 제2 전극으로부터 이격되어 배치되는 제1 브리지 패턴을 더 포함하고,
    상기 제2 발광 소자층의 제1 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 브리지 패턴을 노출시키는 제3 컨택홀 및 상기 제1 발광 소자층의 상기 제1 브리지 패턴을 통해 상기 트랜지스터들 중 제2 트랜지스터와 연결되고,
    상기 제2 발광 소자층의 제2 전극은 상기 제2 발광 소자층의 절연층을 관통하여 상기 제1 발광 소자층의 제2 전극을 노출시키는 제4 컨택홀을 통해 상기 제1 발광 소자층의 제2 전극과 연결되는,
    표시 장치.
  14. 제13 항에 있어서, 상기 제3 발광 소자층의 제1 전극은 상기 제3 발광 소자층의 절연층을 관통하는 제5 컨택홀을 통해 상기 트랜지스터들 중 제3 트랜지스터와 연결되고,
    상기 제3 발광 소자층의 제2 전극은 상기 제3 발광 소자층의 절연층을 관통하여 상기 제2 발광 소자층의 제2 전극을 노출시키는 제6 컨택홀을 통해 상기 제2 발광 소자층의 제2 전극과 연결되는,
    표시 장치.
  15. 기판을 준비하는 단계;
    상기 기판 상에 상호 이격된 제1 공통 전극 및 제2 공통 전극을 포함하는 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 제1 발광 소자층을 형성하는 단계; 및
    상기 제1 발광 소자층 상에 제2 발광 소자층을 형성하는 단계를 포함하고,
    상기 제1 발광 소자층을 형성하는 단계는,
    상기 공통 전극층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 복수의 제1 발광 소자들을 배열하되, 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 상기 제1 발광 소자들을 배열하는 단계; 및
    상기 제1 발광 소자들의 제1 단부 상에 제1 전극을, 상기 제1 발광 소자들의 제2 단부 상에 제2 전극을 각각 형성하는 단계를 포함하는,
    표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 발광 소자들은 나노 스케일 내지 마이크로 스케일의 크기를 가진 막대형 발광 다이오드인,
    표시 장치의 제조 방법.
  17. 제15 항에 있어서, 상기 제1 발광 소자들을 정렬하는 단계는,
    상기 제1 발광 소자들을 상기 제1 절연층 상에 공급하는 단계; 및
    상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 제1 교류 전압을 인가하는 단계를 포함하는,
    표시 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 제1 전극은 상기 제1 공통 전극의 적어도 일부와 중첩하고,
    상기 제2 전극은 상기 제2 공통 전극의 적어도 일부와 중첩하는,
    표시 장치의 제조 방법.
  19. 제17 항에 있어서, 상기 제2 발광 소자층을 형성하는 단계는,
    상기 제1 발광 소자층 상에 제2 절연층을 형성하는 단계;
    평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 복수의 제2 발광 소자들을 정렬하는 단계; 및
    상기 제2 발광 소자들의 제1 단부 상에 제3 전극을, 상기 제2 발광 소자들의 제2 단부 상에 제4 전극을 각각 형성하는 단계를 포함하는,
    표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 제1 발광 소자들 제1 색으로 발광하고,
    상기 제2 발광 소자들은 제2 색으로 발광하는,
    표시 장치의 제조 방법.
PCT/KR2019/008731 2019-01-15 2019-07-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 WO2020149474A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/423,084 US11990568B2 (en) 2019-01-15 2019-07-15 Light emitting device, display device comprising same, and method for manufacturing display device
CN201980089141.6A CN113366641A (zh) 2019-01-15 2019-07-15 发光器件、包括其的显示设备以及制造显示设备的方法
EP19909825.2A EP3913674A4 (en) 2019-01-15 2019-07-15 LIGHT EMITTING DEVICE, DISPLAY DEVICE THEREFOR AND METHOD FOR MANUFACTURING A DISPLAY DEVICE

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0005451 2019-01-15
KR1020190005451A KR102715637B1 (ko) 2019-01-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Publications (1)

Publication Number Publication Date
WO2020149474A1 true WO2020149474A1 (ko) 2020-07-23

Family

ID=71613372

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/008731 WO2020149474A1 (ko) 2019-01-15 2019-07-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Country Status (4)

Country Link
US (1) US11990568B2 (ko)
EP (1) EP3913674A4 (ko)
CN (1) CN113366641A (ko)
WO (1) WO2020149474A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220102584A1 (en) * 2020-09-29 2022-03-31 Samsung Display Co., Ltd. Display device and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220034945A (ko) * 2020-09-11 2022-03-21 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090087500A (ko) * 2006-12-06 2009-08-17 제너럴 일렉트릭 캄파니 컬러 튜닝가능 ｏｌｅｄ 조명원, 시스템 및 조명원의 컬러 및/또는 광도 튜닝 방법
JP2012004535A (ja) * 2010-05-17 2012-01-05 Sharp Corp 発光装置の製造方法
KR20130033450A (ko) * 2010-07-14 2013-04-03 샤프 가부시키가이샤 미세한 물체의 배치 방법, 배열 장치, 조명 장치 및 표시 장치
KR20180009015A (ko) * 2016-07-15 2018-01-25 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
WO2018175338A1 (en) * 2017-03-20 2018-09-27 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices by stacking strata of micro leds

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878434B1 (ko) * 2007-11-15 2009-01-13 삼성전기주식회사 발광 효율의 향상을 위한 발광 소자 및 그 제조 방법
KR100955319B1 (ko) 2008-05-23 2010-04-29 고려대학교 산학협력단 발광다이오드 제조방법 및 이에 의해 제조되는발광다이오드
KR20120138805A (ko) 2010-03-12 2012-12-26 샤프 가부시키가이샤 발광 장치의 제조 방법, 발광 장치, 조명 장치, 백라이트, 액정 패널, 표시 장치, 표시 장치의 제조 방법, 표시 장치의 구동 방법 및 액정 표시 장치
JP5777879B2 (ja) 2010-12-27 2015-09-09 ローム株式会社 発光素子、発光素子ユニットおよび発光素子パッケージ
TWI470849B (zh) * 2012-01-20 2015-01-21 Ind Tech Res Inst 發光元件
CN110676286B (zh) 2015-02-13 2024-01-19 首尔伟傲世有限公司 发光元件以及发光二极管
KR102513080B1 (ko) * 2016-04-04 2023-03-24 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치
US10862001B2 (en) 2016-10-08 2020-12-08 Goertek. Inc Display device and electronics apparatus
KR102701861B1 (ko) * 2016-11-15 2024-09-04 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
US11282981B2 (en) * 2017-11-27 2022-03-22 Seoul Viosys Co., Ltd. Passivation covered light emitting unit stack
KR20200088962A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200088961A (ko) 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치
KR102704785B1 (ko) 2019-01-15 2024-09-10 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090087500A (ko) * 2006-12-06 2009-08-17 제너럴 일렉트릭 캄파니 컬러 튜닝가능 ｏｌｅｄ 조명원, 시스템 및 조명원의 컬러 및/또는 광도 튜닝 방법
JP2012004535A (ja) * 2010-05-17 2012-01-05 Sharp Corp 発光装置の製造方法
KR20130033450A (ko) * 2010-07-14 2013-04-03 샤프 가부시키가이샤 미세한 물체의 배치 방법, 배열 장치, 조명 장치 및 표시 장치
KR20180009015A (ko) * 2016-07-15 2018-01-25 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
WO2018175338A1 (en) * 2017-03-20 2018-09-27 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices by stacking strata of micro leds

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3913674A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220102584A1 (en) * 2020-09-29 2022-03-31 Samsung Display Co., Ltd. Display device and manufacturing method thereof

Also Published As

Publication number Publication date
KR20200088959A (ko) 2020-07-24
US20220085247A1 (en) 2022-03-17
US11990568B2 (en) 2024-05-21
EP3913674A4 (en) 2022-10-12
CN113366641A (zh) 2021-09-07
EP3913674A1 (en) 2021-11-24

Similar Documents

Publication Publication Date Title
WO2020022596A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020111413A1 (ko) 표시 장치
WO2020116732A1 (ko) 표시 장치 및 이의 제조 방법
WO2020122337A1 (ko) 표시 장치 및 그의 제조 방법
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149475A1 (ko) 발광 장치 및 이를 포함하는 표시 장치
WO2020059990A1 (ko) 표시 장치 및 그의 제조 방법
WO2020149476A1 (ko) 발광 장치, 이를 포함하는 표시 장치
WO2020075936A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020040384A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020149477A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2020149471A1 (ko) 표시 장치
WO2020071600A1 (ko) 표시 장치
WO2020059987A1 (ko) 발광 장치 및 이를 구비하는 표시 장치
WO2020013408A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020105824A1 (ko) 발광 장치 및 이를 구비하는 표시 장치
WO2020218713A1 (ko) 표시 장치 및 그의 제조 방법
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020111391A1 (ko) 표시 장치 및 그의 제조 방법
WO2020175783A1 (ko) 표시 장치
WO2022035163A1 (ko) 화소 및 이를 구비한 표시 장치
WO2022240094A1 (ko) 표시 장치 및 그의 제조 방법
WO2022080667A1 (ko) 표시 장치 및 그 제조 방법
WO2020149474A1 (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
WO2021125574A1 (ko) 표시장치 및 이의 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19909825

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2019909825

Country of ref document: EP

Effective date: 20210816