KR20200088962A - 발광 장치 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

발광 장치는, 제1 방향으로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들; 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 및 제1 전극들 및 제2 전극들에 이격하여 기 설정된 위치에 배치되는 제3 전극을 포함한다. 제3 전극은 제1 전극들 및 제2 전극들과 전기적으로 연결되지 않는다.

Description

발광 장치 및 이를 포함하는 표시 장치{LIGHT EMITTING DEVICE AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 발광 장치 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 복수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소 등과 같은 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명의 일 목적은 발광 소자들의 정렬 밀도를 제어하는 발광 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 발광 장치는, 제1 방향으로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들; 상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 및 상기 제1 전극들 및 상기 제2 전극들에 이격하여 기 설정된 위치에 배치되는 제3 전극을 포함할 수 있다. 상기 제3 전극은 상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않는다.
일 실시예에 의하면, 상기 제3 전극은 섬 형상의 전극일 수 있다.
일 실시예에 의하면, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고, 상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많을 수 있다.
일 실시예에 의하면, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소할 수 있다.
일 실시예에 의하면, 상기 제1 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고, 상기 제1 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치될 수 있다.
일 실시예에 의하면, 상기 제2 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고, 상기 제2 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치될 수 있다.
일 실시예에 의하면, 상기 제3 전극의 상기 제1 방향으로의 폭은 상기 제1 및 제2 전극들의 폭들보다 클 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 제1 방향으로 이격되어 연속적으로 배치되는 복수의 도전 패턴들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 표시 영역에 배치되며, 발광 영역을 포함하는 제1 화소를 구비할 수 있다. 상기 제1 화소는, 상기 발광 영역에 제1 방향으로 서로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들; 상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 상기 제1 전극들에 연결된 제1 연결 전극; 상기 제2 전극들에 연결된 제2 연결 전극; 및 상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않고, 상기 제1 전극들 및 상기 제2 전극들과 이격하여 배치되는 제3 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제3 전극은 섬 형상의 전극일 수 있다.
일 실시예에 의하면, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고, 상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많을 수 있다.
일 실시예에 의하면, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소할 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 발광 영역 내에 배치되고, 상기 제1 및 제2 전극들은 상기 제3 전극을 중심으로 대칭을 이루는 형상으로 배치될 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 발광 영역 내에 배치되고, 상기 제3 전극의 일 측에 위치하는 상기 제1 및 제2 전극들의 일부의 개수와 상기 제3 전극의 타 측에 위치하는 상기 제1 및 제2 전극들의 나머지 일부의 개수가 다를 수 있다.
일 실시예에 의하면, 상기 제3 전극은 상기 제1 화소의 상기 발광 영역을 둘러싸는 비발광 영역의 일 측에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 비발광 영역 상기 제1 화소를 둘러싸도록 배치되며, 상기 제3 전극 상에 배치되는 뱅크를 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 화소와 동일한 구조를 가지면서 상기 제3 전극에 인접하여 배치된 제2 화소를 더 구비할 수 있다. 상기 제1 및 제2 화소들의 제1 연결 전극들은, 상기 제1 및 제2 화소들의 사이에서 서로 분리되고, 상기 제1 및 제2 화소들의 제2 연결 전극들은 서로 일체로 연결될 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 화소들의 발광 소자들이 배치되는 밀도는 각각 상기 발광 영역의 중앙으로부터 상기 제3 전극에 가까워질수록 증가할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치될 수 있다.
본 발명의 실시예들에 따른 발광 장치 및 이를 포함하는 표시 장치는, 플로팅 상태의 제3 전극의 배치 위치를 제어함에 따라 발광 영역 내의 발광 소자들이 집중적으로 배치되는 부분이 용이하게 제어될 수 있다. 따라서, 화소의 평면 형상 및 사이즈의 설계 변경이 용이할 수 있다.
또한, 단위 면적 당 발광되는 광량 및 휘도가 증가됨으로써 화소의 사이즈가 감소될 수 있고, 고해상도 구현이 용이해질 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타내는 도면이다.
도 7은 도 6의 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
도 8a 내지 도 8d는 도 6의 발광 장치의 I-I' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
도 9는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도로서, 일 예로 상기 표시 장치를 구성하는 화소의 실시예를 나타내는 도면이다.
도 11a 내지 도 11c는 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도로서, 일 예로 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
도 15는 본 발명의 일 실시예 의한 발광 장치에 포함되는 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
도 16은 본 발명의 일 실시예 의한 발광 장치에 포함되는 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도들이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비(aspect ratio)가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 일례로, 발광 소자(LD)의 길이(L)는 약 100 nm 내지 10㎛ 일 수 있고, 발광 소자(LD)의 종횡비는 약 1.2 내지 약 100 사이의 범위일 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(도 1 a 및 도 1b에서, 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 소자(LD)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 발광 소자(LD)를 포함할 수 있다. 일 예로, 각각의 화소(PXL)는, 화소 전극들 및/또는 전원선들의 사이에 서로 병렬로 연결되어 해당 화소(PXL)의 광원 또는 광원 유닛을 구성하며, 각각이 막대형상을 가지는 복수의 초소형 발광 소자들을 포함할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도로서, 일 예로 각각의 발광 장치를 구성하는 능동형 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 실시예에 따라, 도 5a 내지 도 5c에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 제1 방향(일 예로, 순방향)으로 연결되고, 다른 일부는 제2 방향(일 예로, 역방향)으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 소자(일 예로, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 발광 소자)(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부는 상기 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극 및/또는 제2 컨택 전극) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터("구동 트랜지스터"라고도 함)(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터("스위칭 트랜지스터"라고도 함)(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 화소(PXL)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 5a의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 5b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호가 공급될 수 있다.
도 5b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 제3의 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 접속된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 실시예에 따라, 제1 트랜지스터(T1)가 P 타입의 트랜지스터일 때, 상기 제1 트랜지스터(T1)의 게이트 전압을 초기화시키기 위한 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 해당 화소(PXL)의 제1 전극 및/또는 제1 컨택 전극)과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다. 한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉 i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 양 단부는, 각각 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 구성하는 화소의 실시예를 나타내는 도면이다. 도 7은 도 6의 제1 내지 제3 전극들의 일 예를 나타내는 평면도이다.
실시예에 따라, 화소(PXL)는 도 4 내지 도 5c에 도시된 화소들(PXL) 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
도 6 및 도 7에서는 각 화소(PXL)의 광원 유닛(LSU, 또는 "발광 장치")이 배치되는 표시 소자층의 구조만을 도시하기로 한다. 다만, 화소(PXL)는 각각의 광원 유닛(LSU)을 제어하기 위한 회로 소자(일 예로, 도 5a 내지 도 5c의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자)를 선택적으로 더 포함할 수 있다. 또한, 실시예에 따라 도 6에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원선(일 예로, 제1 및/또는 제2 전원선들(PL1, PL2), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 및 제2 전극들(ET1, ET1', ET2, ET2') 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 6 및 도 7을 참조하면, 화소(PXL) 등에 포함되는 발광 장치는 소정의 발광 영역(EMA)과 발광 영역(EMA)에 배치되는 제1 전극들(ET1, ET1'), 제2 전극들(ET2, ET2'), 제3 전극(ET3), 제1 및 제2 전극들(ET1, ET1', ET2, ET2')과 각각 중첩하는 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')을 포함할 수 있다. 제1 및 제2 전극들(ET1, ET1', ET2, ET2')은 발광 영역(EMA)에서 서로 이격하여 배치될 수 있다. 유사하게, 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')도 발광 영역(EMA) 내에서 서로 이격하여 배치될 수 있다.
또한, 화소(PXL)는, 서로 인접한 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이, 및 서로 인접한 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')의 사이에 전기적으로 연결된 복수의 발광 소자들(LD, LD')을 포함할 수 있다.
발광 영역(EMA)은 제3 전극(ET3)을 중심으로 제1 및 제2 전극들(ET1, ET2)을 포함하는 제1 서브 영역(SBA1)과 제1 및 제2 전극들(ET1', ET2')을 포함하는 제2 서브 영역(SBA2)을 포함할 수 있다. 일 실시예에서, 제2 서브 영역(SBA2)에 포함되는 구성은 제1 서브 영역(SBA1)에 포함되는 구성과 실질적으로 동일할 수 있다. 또한, 제3 전극(ET3)을 중심으로 제2 서브 영역(SBA2)에 포함되는 구성은 제1 서브 영역(SBA1)에 포함되는 구성과 실질적으로 대칭되는 형상을 가질 수 있다. 편의상, 이하에서는, 제1 서브 영역(SBA1)의 구성을 중심으로 화소(PXL)의 일부 구성들을 설명하기로 한다.
적어도 일부의 발광 소자들(LD)의 제1 단부들(EP1)은 각각 제1 전극(ET1) 및 제1 컨택 전극(CE1)에 전기적으로 연결되고, 상기 적어도 일부의 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ET2) 및 제2 컨택 전극(CE2)에 전기적으로 연결될 수 있다. 이와 같이 제1 및 제2 전극들(ET1, ET2)의 사이, 및 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 전기적으로 연결된(특히, 제1 및/또는 제2 전극들(ET1, ET2)로 공급되는 소정의 제어 신호 및/또는 전원에 대응하여 발광할 수 있도록 순방향으로 연결된) 복수의 발광 소자들(LD)("유효 발광 소자들"이라고도 함) 각각은 해당 화소(PXL)의 광원을 구성할 수 있다. 그리고, 이러한 유효 발광 소자들(LD)이 모여 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
추가적으로, 화소(PXL)는, 각각 제1 전극(ET1) 및 제2 전극(ET2)과 중첩되도록 배치된 제1 격벽(PW1) 및 제2 격벽(PW2)을 선택적으로 더 포함할 수 있다. 실시예에 따라, 제1 격벽(PW1) 및 제2 격벽(PW2)은 각각 제1 전극(ET1) 및 제2 전극(ET2)의 하부에 배치될 수 있다.
발광 영역(EMA)은, 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 전극들(ET1, ET2)의 사이에 온전히 연결되는 유효 발광 소자들)이 배치되는 영역일 수 있다. 이러한 발광 영역(EMA)은 도시되지 않은 차광성 및/또는 반사성의 뱅크("화소 정의막"이라고도 함)에 의해 둘러싸일 수 있다.
제1 전극(ET1) 및 제2 전극(ET2)은 제1 서브 영역(SBA1)에서 적어도 일 영역이 서로 마주하도록 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)은 제1 방향(DR1)으로 이격되어 배치될 수 있다. 또한, 도 6에는 제1 서브 영역(SBA1)에 하나의 제1 전극(ET1) 및 하나의 제2 전극(ET2)이 배치되는 것으로 도시되었으나, 이는 예시적인 것으로서, 제1 서브 영역(SBA1) 내에서 복수의 제1 및 제2 전극들(ET1, ET2)이 서로 교번하여 배치될 수도 있다.
실시예에 따라, 발광 영역(EMA) 내에서, 제1 및 제2 전극들(ET1, ET2)은 제2 방향(DR2)을 따라 연장되어 서로 평행하게 배치될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 직교하는 방향일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 방향(DR1)과 제2 방향(DR2)이 사선 방향으로 교차할 수도 있다.
실시예에 따라, 제1 전극(ET1)은 발광 영역(EMA)의 외곽에서 제1 연결 전극(CNL1)에 연결될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 한편, 제1 전극(ET1)과 제1 연결 전극(CNL1)이 일체로 연결될 경우, 이들을 하나의 전극으로 간주할 수도 있다. 일 실시예에서, 제1 연결 전극(CNL1)은 제1 방향(DR1)으로 연장될 수 있다.
제1 전극(ET1)은, 제1 연결 전극(CNL1) 및/또는 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(ET1)은 제1 연결 전극(CNL1) 및 제1 컨택홀(CH1)을 통해, 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
또는, 다른 실시예에서, 제1 전극(ET1)은 제1 연결 전극(CNL1), 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제1 전극(ET1)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제2 전극(ET2)은 발광 영역(EMA)의 외곽에서 제2 연결 전극(CNL2)에 연결될 수 있다. 제2 전극(ET2)과 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있으나, 이에 한정되지는 않는다. 한편, 제2 전극(ET2)과 제2 연결 전극(CNL2)이 일체로 연결될 경우, 이들을 하나의 전극으로 간주할 수도 있다.
일 실시예에서, 제2 연결 전극(CNL2)은 제1 방향(DR1)으로 연장되어 제1 연결 전극(CNL1)과 실질적으로 평행하게 배치될 수 있다.
이러한 제2 전극(ET2)은, 제2 연결 전극(CNL2) 및/또는 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(ET2)은 제2 연결 전극(CNL2) 및 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 소정의 제2 배선에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제2 배선은 소정의 제2 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호선일 수도 있다.
또는, 다른 실시예에서, 제2 전극(ET2)은 제2 연결 전극(CNL2), 제2 컨택홀(CH2) 및/또는 회로 소자를 경유하지 않고 소정의 전원선 또는 신호선에 직접 연결될 수도 있다. 이 경우, 제2 전극(ET2)은 상기 소정의 전원선 또는 신호선에 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL) 각각의 제1 전극들(ET1)이 서로 전기적으로 연결되고, 제2 전극들(ET2)이 서로 전기적으로 연결되어 있을 수 있다. 이러한 제1 및 제2 전극들(ET1, ET2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 전압 및 제2 정렬 전압을 공급받을 수 있다. 즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 정렬 신호가 인가되고, 이에 따라 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전계가 형성될 수 있다. 이러한 전계에 의해 각각의 화소 영역, 특히 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ET1, ET2)의 사이에 정렬될 수 있다. 다만, 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 제1 전극들(ET1) 사이, 및/또는 제2 전극들(ET2) 사이의 연결이 끊어짐으로써, 화소들(PXL)은 개별 구동이 가능한 형태로 형성될 수 있다.
제3 전극(ET3)은 제1 전극들(ET1) 및 제2 전극들(ET2)과 전기적으로 연결되지 않는다. 일 실시예에서, 제3 전극(ET3)은 섬(island) 형상(또는 "플로팅 상태", "단선된 상태"라고도 함)으로 배치될 수 있다. 즉, 제3 전극(ET3)은 전류가 흐르지 않는 더미 전극이며, 제1 및 제2 전극들(ET1, ET)과 이격하여 배치될 수 있다.
예를 들어, 제3 전극(ET3)은 발광 영역(EMA)에 배치되어, 제1 서브 영역(SBA1)과 제2 서브 영역(SBA2)을 구분할 수 있다. 단선된 제3 전극(ET3)에 물리적으로 접촉하는 발광 소자에는 전류가 흐르지 않으므로, 발광하지 않는다. 도 6에는 제3 전극(ET3)에 발광 소자가 연결되지 않은 것으로 도시되었으나, 실제로는 제3 전극(ET3)에 발광하지 않는 발광 소자들이 위치할 수도 있다. 즉, 도 6은 유효 발광 소자들만을 보여준다.
일 실시예에서, 제3 전극(ET3)은 제2 방향(DR2)을 따라 연장될 수 있고, 제1 및 제2 전극들(ET1, ET2)에 실질적으로 평행하게 배치될 수 있다. 실시예에 따라, 제3 전극(ET3)은 제1 전극(ET1) 또는 제2 전극(ET2)의 일부가 잘린 형상을 가질 수 있다.
예를 들어, 제3 전극(ET3)은 제1 전극(ET1) 또는 제2 전극(ET2)과 동일한 공정에서 형성될 수 있다. 즉, 제1 제2 전극들(ET1, ET2) 중 선택된 일부가 플로팅되도록 패터닝됨으로써, 제3 전극(ET3)이 형성될 수 있다.
발광 소자들(LD)의 정렬을 위한 상기 제1 정렬 전압 및 제2 정렬 전압을 인가하는 공정에서, 플로팅 상태의 제3 전극(ET3)에는 전압이 인가되지 않으므로, 제3 전극(ET3)은 전계를 형성하지 않는다. 이에 따라, 발광 소자들(LD)은 제3 전극(ET3) 쪽으로 정렬 또는 유도되지 않고, 제3 전극(ET3)의 주변에 배치되는 다른 전극들로 이동될 수 있다. 이에 따라, 발광 소자들(LD)의 배열은 제3 전극(ET3)에 인접한 제1 및 제2 전극들(ET1, ET2)의 전극 쌍으로 집중될 수 있다.
일 실시예에서, 제1 내지 제3 전극들(ET1, ET2, ET3)의 제1 방향(DR1)으로의 폭들(WA1, WA2, WA3)은 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것으로서, 제1 내지 제3 전극들의 폭들(WA1, WA2, WA3) 중 적어도 일부는 서로 상이할 수 있다. 예를 들어, 제3 전극(ET3)의 폭(WA3)이 제1 및 제2 전극들(ET1, ET2)의 폭들(WA1, WA2)보다 클 수 있다.
일 실시예에서, 서로 인접한 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 사이의 거리들(D1, D2, D3, D4)은 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것으로서, 서로 인접한 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 사이의 거리들(D1, D2, D3, D4) 중 적어도 일부는 서로 상이할 수 있다.
전극들 각각의 폭들(WA1, WA2, WA3) 및 전극들 사이의 거리들(D1, D2, D3, D4)은 원하는 발광 소자들(LD)의 정렬 밀도에 따라 다양하게 변경될 수 있다.
제1 컨택 전극(CE1)은, 제1 전극(ET1)과 중첩되도록 상기 제1 전극(ET1)의 상부에 배치될 수 있다. 실시예에 따라, 제1 전극(ET1)과 제1 컨택 전극(CE1)은 서로 대응하는 형상을 가질 수 있다.
실시예에 따라, 제1 컨택 전극(CE1)은, 발광 영역(EMA)에 정렬된 복수의 발광 소자들(LD)의 제1 단부들(EP1) 및 제1 전극(ET1)의 일 영역 상에 배치되어, 상기 제1 단부들(EP1) 및 제1 전극(ET1)에 전기적으로 연결될 수 있다. 제1 컨택 전극(CE1)을 통해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ET1)에 전기적으로 연결될 수 있다. 또한, 제1 컨택 전극(CE1)에 의해 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정함으로써, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 컨택 전극(CE2)은, 제2 전극(ET2)과 중첩되도록 상기 제2 전극(ET2)의 상부에 배치될 수 있다. 실시예에 따라, 제2 전극(ET2)과 제2 컨택 전극(CE2)은 서로 대응하는 형상을 가질 수 있다.
실시예에 따라, 제2 컨택 전극(CE2)은, 발광 영역(EMA)에 정렬된 복수의 발광 소자들(LD)의 제2 단부들(EP2) 및 제2 전극(ET2)의 적어도 일 영역 상에 배치되어, 상기 제2 단부들(EP2) 및 제2 전극(ET2)에 전기적으로 연결될 수 있다. 이러한 제2 컨택 전극(CE2)을 통해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ET2)에 전기적으로 연결될 수 있다. 또한, 제2 컨택 전극(CE2)에 의해 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정함으로써, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
발광 소자들(LD)은, 제1 및 제2 전극들(ET1, ET2)의 사이에 정렬된다. 이러한 발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ET1)에 전기적으로 연결되고, 제2 단부들(EP2)은 제2 전극(ET2)에 전기적으로 연결된다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CE1)과 중첩되어 상기 제1 컨택 전극(CE1)에 전기적으로 연결되고, 상기 제1 컨택 전극(CE1)을 통해 제1 전극(ET1)에 전기적으로 연결될 수 있다. 유사하게, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CE2)과 중첩되어 상기 제2 컨택 전극(CE2)에 전기적으로 연결되고, 상기 제2 컨택 전극(CE2)을 통해 제2 전극(ET2)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 길이 방향을 가지는 막대형 발광 소자일 수 있다. 또한, 상기 발광 소자(LD)는, 길이 방향의 일단에 위치되며 제1 전극(ET1)에 전기적으로 연결되는 제1 단부(EP1)와, 상기 길이 방향의 다른 일단에 위치되며 제2 전극(ET2)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 및 제2 전극들(ET1, ET2)이 서로 마주하도록 배치된 영역에서, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 3b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 소자일 수 있다. 다만, 상기 발광 소자(LD)의 크기는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자들(일 예로, 제1 및 제2 전극들(ET1, ET2)의 사이에 온전히 연결된 유효 발광 소자들)(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CE1)을 경유하여 제1 전극(ET1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CE2)을 경유하여 제2 전극(ET2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나는, 제1 및/또는 제2 전극들(ET1, ET2)에 직접적으로 접촉되어 상기 제1 및/또는 제2 전극들(ET1, ET2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 발광 영역(EMA)에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 및 제2 전극들(ET1, ET2)에 소정의 정렬 전압(또는, 정렬 신호)이 인가되면, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 전계가 형성되면서, 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ET1, ET2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
종래의 기술로 복수의 제1 및 제2 전극들(ET1, ET2)이 배열된 전극 유닛에 발광 소자들(LD)을 정렬시키는 경우, 전극들 상호 간의 전계들의 간섭 등으로 인해 상기 전극 유닛의 가장자리로 발광 소자들(LD)이 집중되는 경향이 있다. 이러한 문제점을 개선하기 위해 전극 유닛의 가장자리에 절연 격벽을 배치하거나, 발광 소자들(LD)을 포함하는 용액(또는 페이스트(paste))의 퍼짐을 방지하기 위한 코팅층을 형성시킬 수 있다. 그러나, 절연 격벽을 배치하는 경우, 절연 격벽 근처로 발광 소자들(LD)이 집중되고, 코팅층을 배치하는 경우, 공정의 복잡도가 증가된다.
본 발명의 실시예들에 따른 발광 장치(또는 화소(PXL))는 플로팅 상태의 제3 전극(ET3)을 이용하여 발광 소자들(LD)의 정렬 밀도 및 정렬 위치를 제어할 수 있다. 예를 들어, 화소(PXL)의 중앙 영역으로 발광 소자들(LD)의 배치를 집중시킬 수 있다.
예를 들어, 플로팅 상태의 제3 전극(ET3)에는 0에 가까운 전계가 형성된다. 또한, 제3 전극(ET3)에 인접한 제1 및 제2 전극들(도 6의 ET1, ET1', ET2, ET2')에서는 전압 및 전계 분포가 급격하게 달라지고, 이러한 상대적으로 강한 전압 및 전계의 변화는 발광 소자들(LD)의 정렬에 더욱 강한 영향을 미칠 수 있다. 따라서, 제3 전극(ET3)에 인접한 제1 및 제2 전극들(도 6의 ET1, ET1', ET2, ET2')에 종래보다 더욱 많은 수의 발광 소자들(LD)이 정렬될 수 있다.
한편, 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)을 형성할 수 있다. 이에 따라, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ET1, ET2)의 사이에 보다 안정적으로 연결할 수 있다.
제1 전극(ET1), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전원(VDD)에 전기적으로 연결되고, 제2 전극(ET2) 및/또는 제2 전원선(PL2) 등을 경유하여 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전원(VSS)에 전기적으로 연결되면, 제1 및 제2 전극들(ET1, ET2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 소자(LD)가 화소 회로(PXC) 등으로부터 공급되는 구동 전류에 대응하는 휘도로 발광하게 된다. 이에 따라, 화소(PXL)가 빛을 방출할 수 있게 된다.
상술한 바와 같이, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급한 이후(또는, 상기 발광 소자들(LD)의 공급과 동시에), 제1 및 제2 전극들(ET1, ET2)의 사이에 소정의 정렬 전압(또는, 정렬 신호)을 인가하여 발광 소자들(LD)을 정렬하는 단계에서, 전계를 형성하지 않는 제3 전극(ET3)의 배치에 의해, 제3 전극(ET3)에 인접한 제1 및 제2 전극들(도 6의 ET1, ET1', ET2, ET2')에 배열되는 발광 소자들(LD)이 정렬 밀도가 증가될 수 있다. 따라서, 제3 전극(ET3)의 배치 위치에 따라 화소(PXL) 내부의 위치에 따른 발광 소자들(LD)의 밀도가 비교적 용이하게 제어될 수 있다. 따라서, 화소(PXL)의 휘도가 증가될 수 있고, 발광 영역(EMA)의 크기 및 형상 제어가 용이해질 수 있다.
도 8a 내지 도8d는 도 6의 발광 장치의 I-I' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
도 4 내지 도 8d를 참조하면, 발광 장치를 포함하는 화소(PXL) 및 표시 장치는, 베이스 층(BSL)의 일면 상에서 각 화소(PXL)의 발광 영역(EMA)에 배치된 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함한다. 또한, 상기 화소(PXL) 및 이를 구비한 표시 장치는, 화소 회로층(PCL)을 선택적으로 더 포함할 수 있다. 일 예로, 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)과 표시 소자층(DPL)의 사이에 배치되는 화소 회로층(PCL)을 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 각 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 각각의 화소 영역에 배치되어 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함하며, 이 외에도 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원선 및/또는 신호선 등을 더 포함할 수 있다. 한편, 화소 회로(PXC)가 생략되고, 각각의 광원 유닛(LSU)이 제1 및 제2 전원선들(PL1, PL2)(또는, 소정의 신호선들)에 직접적으로 연결되는 경우, 화소 회로층(PCL)은 생략될 수도 있다. 편의상, 도 8a 내지 도 8d에서는 화소 회로층(PCL)에 배치되는 회로 소자들 및 배선들 중 어느 하나의 트랜지스터(T)만을 대표적으로 도시하기로 한다. 다만, 화소 회로층(PCL)의 평면/단면 구조는 다양하게 변경될 수 있는 것으로서, 각각의 트랜지스터(T)의 위치 및 단면 구조는 실시예에 따라 다양하게 변경될 수 있다. 또한, 도 8a 내지 도 8d의 트랜지스터(T')의 구성은 트랜지스터(T')의 구성과 실질적으로 동일하므로, 트랜지스터(T)의 설명과 중복되는 트랜지스터(T')의 설명은 생략하기로 한다.
또한, 화소 회로층(PCL)은 각각의 전극들 및/또는 배선들의 사이에 배치되는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV)을 포함할 수 있다. 또한, 실시예에 따라서는, 화소 회로층(PCL)이 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 더 포함할 수도 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 8a 내지 도 8d에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 5c에 도시된 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나(일 예로, 드레인 전극)는 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1))과 상기 패시베이션층(PSV) 상부의 제1 연결 전극(CNL1)을 통해, 해당 화소(PXL)의 발광 장치의 제1 전극들(ET1, ET1')에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)은, 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 영역(EMA)에 배치되는 복수의 제1 및 제2 전극들(ET1, ET1', ET2, ET2')과, 서로 인접한 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이에 배열된 복수의 발광 소자들(LD, LD'), 및 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이의 기 설정된 위치에 배치되는 제3 전극(ET3)을 포함할 수 있다. 또한, 표시 소자층(DPL)은, 제1 내지 제3 전극들(ET1, ET1', ET2, ET2', ET3)의 일 영역을 상부 방향으로 돌출시키기 위한 제1 내지 제3 격벽들(PW1, PW1', PW2, PW2', PW3)과, 발광 소자들(LD, LD')을 제1 및 제2 전극들(ET1, ET1', ET2, ET2')의 사이에 보다 안정적으로 연결하기 위한 제1 및 제2 컨택 전극들(CE1, CE1', CE2, CE2')을 선택적으로 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 이외에도 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
제3 전극(ET3)의 우측에 배치되는 발광 장치의 일부 구성인 제1 전극(ET1'), 제2 전극(ET2'), 발광 소자(LD'), 제1 컨택 전극(CE1'), 제2 컨택 전극(CE2'), 제1 격벽(EP1'), 제2 격벽(EP2'), 제1 컨택부(CNT1'), 및 제2 컨택부(CNT2')는 각각 제3 전극(ET3)의 좌측에 배치되는 발광 장치의 일부 구성인 제1 전극(ET1), 제2 전극(ET2), 발광 소자(LD), 제1 컨택 전극(CE1), 제2 컨택 전극(CE2), 제1 격벽(EP1), 제2 격벽(EP2), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)와 실질적으로 동일할 수 있다. 따라서, 편의상 제1 전극(ET1), 제2 전극(ET2), 발광 소자(LD), 제1 컨택 전극(CE1), 제2 컨택 전극(CE2), 제1 격벽(EP1), 제2 격벽(EP2), 제1 컨택부(CNT1), 및 제2 컨택부(CNT2)의 설명은 제1 전극(ET1'), 제2 전극(ET2'), 발광 소자(LD'), 제1 컨택 전극(CE1'), 제2 컨택 전극(CE2'), 제1 격벽(EP1'), 제2 격벽(EP2'), 제1 컨택부(CNT1'), 및 제2 컨택부(CNT2')에도 동일하게 적용될 수 있다.
일 실시예에서, 도 8a 내지 도 8d에 도시된 바와 같이, 제3 전극(ET3)의 양 측의 발광 장치들의 구성은 서로 대칭된 형상를 가질 수 있다.
일 실시예에서, 표시 소자층(DPL)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된 제1 내지 제3 격벽들(PW1, PW2, PW3), 제1 내지 제2 전극들(ET1, ET2, ET3), 제1 절연층(INS1), 발광 소자들(LD), 절연 패턴(INP), 제1 및 제2 컨택 전극들(CE1, CE2), 및 제2 절연층(INS2)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 각 화소(PXL)의 발광 영역에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 베이스 층(BSL) 및/또는 화소 회로층(PCL) 상에서 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제3 전극(ET3)에 대응하는 제3 격벽(PW3)이 패시베이션층(PSV) 상에 더 배치될 수 있다.
실시예에 따라, 제1 격벽들(PW1)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 각각의 제1 전극(ET1)의 사이에 배치될 수 있다. 이러한 제1 격벽들(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽들(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 상기 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제2 전극(ET2)의 사이에 배치될 수 있다. 이러한 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 상기 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제3 격벽(PW3)은, 베이스 층(BSL) 및/또는 화소 회로층(PCL)과 제3 전극(ET3)의 사이에 배치될 수 있다. 이러한 제3 격벽(PW3)은, 제3 전극(ET3)에 의해 커버될 수 있다.
실시예에 따라, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 도 8a 및 도 8c에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 실시예에서, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 도 8b 및 도 8d에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각은 적어도 일 측면에서 곡면을 가지고, 제1 내지 제3 격벽들(PW1, PW2, PW3)의 상부에 배치되는 적어도 하나의 전극 및/또는 절연층은 제1 내지 제3 격벽들(PW1, PW2, PW3)에 대응하는 영역에서 곡면을 가질 수 있다.
즉, 본 발명에서 제 제1 내지 제3 격벽들(PW1, PW2, PW3)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 내지 제3 격벽들(PW1, PW2, PW3) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 내지 제3 격벽들(PW1, PW2, PW3)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 제1 내지 제3 격벽들(PW1, PW2, PW3)은 구성 물질은 다양하게 변경될 수 있다.
또한, 일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ET1, ET2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 내지 제3 격벽들(PW1, PW2, PW3)의 상부에는 각각 제1 내지 제3 전극들(ET1, ET2, ET3)이 배치될 수 있다. 제1 내지 제3 격벽들(PW1, PW2, PW3)은 각각의 화소 영역(특히, 각각의 발광 영역(EMA))에서 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각의 상부에 배치되는 제1 내지 제3 전극들(ET1, ET2, ET3) 등은 제1 내지 제3 격벽들(PW1, PW2, PW3) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 전극들(ET1, ET2, ET3)은, 각각 제1 내지 제3 격벽들(PW1, PW2, PW3)에 대응하는 경사면 또는 곡면을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 동일한 도전 물질로 구성되거나, 또는 이들은 서로 다른 적어도 하나의 도전 물질을 포함할 수 있다.
일 실시예에서, 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결되지 않는 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 동일한 공정을 통해 형성될 수 있다. 따라서, 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 동일한 물질을 포함할 수 있다. 나아가, 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 실질적으로 동일하거나 유사한 형상을 가질 수도 있다. 또한, 제1 내지 제3 전극들(ET1, ET2, ET3)은 동일한 절연층 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 전극들(ET1, ET2, ET3)은 패시베이션층(PSV) 및/또는 동일한 공정으로 형성된 제1 내지 제3 격벽들(PW1, PW2, PW3) 상에 각각 배치될 수 있다.
이에 따라, 제3 전극(ET3)의 형성을 위한 추가 공정 및 소재의 투입 없이 간단한 방식으로 제3 전극(ET3)이 추가적으로 형성될 수 있다. 따라서, 제3 전극(ET3)의 설계 및 제조를 위한 비용이 추가되지 않는다.
실시예에 따라, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다.
제1 및 제2 전극들(ET1, ET2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ET1, ET2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ET1, ET2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ET1, ET2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 내지 제3 전극들(ET1, ET2, ET3) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 제1 내지 제3 전극들(ET1, ET2, ET3)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 내지 제3 전극들(ET1, ET2, ET3)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 내지 제3 전극들(ET1, ET2, ET3) 각각의 구성 요소로 간주되거나, 또는 제1 내지 제3 전극들(ET1, ET2, ET3) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 내지 제3 전극들(ET1, ET2, ET3)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 내지 제3 전극들(ET1, ET2, ET3)의 일 영역을 커버하도록 형성되며, 제1 내지 제3 전극들(ET1, ET2, ET3)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 일 예로, 제1 절연층(INS1)은, 소정의 제1 및 제2 컨택부들(CNT1, CNT2)에서 각각 제1 및 제2 전극들(ET1, ET2)을 노출할 수 있다. 제1 절연층(INS1)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 패시베이션층(PSV) 및/또는 제1 및 제2 전극들(ET1, ET2) 각각의 일단 상에 바로 발광 소자들(LD)이 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 내지 제3 전극들(ET1, ET2, ET3)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 각각 제1 및 제2 격벽들(PW1, PW2) 상의 일 영역(예를 들어, 각각 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ET1, ET2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ET1, ET2)과 발광 소자들(LD)의 사이에 개재되되, 상기 제1 및 제2 전극들(ET1, ET2) 각각의 적어도 일 영역을 노출할 수 있다. 이러한 제1 절연층(INS1)은 제1 내지 제3 전극들(ET1, ET2, ET3)이 형성된 이후 제1 내지 제3 전극들(ET1, ET2, ET3)을 커버하도록 형성되어, 후속 공정에서 제1 내지 제3 전극들(ET1, ET2, ET3)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al2O3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연층(INS1)이 형성된 각각의 화소 영역, 특히, 각 화소(PXL)의 발광 영역(EMA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 각각의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 방향성을 가지고 정렬될 수 있다.
이 때, 플로팅(floating) 상태의 제3 전극(ET3)에 의해 제3 전극(ET3)에 인접한 제1 및 제2 전극들(ET1, ET2) 사이로 발광 소자들(LD)의 배열이 집중될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)이 한 쌍의 제1 및 제2 전극들(ET1, ET2)과 중첩되도록 상기 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 가로 방향으로 배치될 수 있다. 또한, 실시예에 따라, 발광 소자들(LD) 중 다른 일부는 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 사선 방향으로 배치될 수도 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 한 쌍의 제1 및 제2 전극들(ET1, ET2)의 사이에 상기 제1 및 제2 전극들(ET1, ET2)과 중첩되지 않도록 배치되되, 각각의 제1 컨택 전극(CE1) 및 제2 컨택 전극(CE2)을 통해 상기 제1 및 제2 전극들(ET1, ET2)에 연결될 수도 있다.
발광 소자들(LD)의 일 영역 상에는, 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하면서, 상기 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 부분적으로 배치될 수 있다. 이러한 절연 패턴(INP)은 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 절연 패턴(INP)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 발광 소자들(LD) 상에 제1 및 제2 컨택 전극들(CE1, CE2)의 양 끝단이 바로 배치될 수도 있다.
절연 패턴(INP)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연 패턴(INP)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 절연 패턴(INP)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 절연 패턴(INP)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 절연 패턴(INP)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다.
절연 패턴(INP)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CE1, CE2)에 의해 커버될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2) 각각의 일단은, 절연 패턴(INP)을 사이에 개재하고, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 이격되어 배치될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 8a 및 도 8b에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다. 일 예로, 각각의 마스크 공정을 통해 제1 및 제2 컨택 전극들(CE1, CE2)을 형성하는 경우에 비해, 화소(PXL)의 형성에 필요한 마스크 공정의 수를 줄이고, 제1 및 제2 컨택 전극들(CE1, CE2)을 보다 용이하게 형성할 수 있다.
다른 실시예에서, 제1 및 제2 컨택 전극들(CE1, CE2)은 도 8c 및 도 8d에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 이 경우, 제1 및 제2 컨택 전극들(CE1, CE2)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 즉, 제1 및 제2 컨택 전극들(CE1, CE2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다.
또한, 제1 및 제2 컨택 전극들(CE1, CE2)은 각각 제1 및 제2 전극들(ET1, ET2)의 노출 영역(일 예로, 제1 및 제2 컨택부들(CNT1, CNT2))을 커버하도록 상기 제1 및 제2 전극들(ET1, ET2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CE1, CE2)은 각각 제1 및 제2 컨택부들(CNT1, CNT2)에서 제1 및 제2 전극들(ET1, ET2)과 접촉되도록 상기 제1 및 제2 전극들(ET1, ET2)의 적어도 일 영역 상에 배치될 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)이 각각 제1 및 제2 전극들(ET1, ET2)에 전기적으로 연결되고, 상기 제1 및 제2 컨택 전극들(CE1, CE2)을 통해 제1 및 제2 전극들(ET1, ET2)이 각각 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CE1, CE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CE1, CE2)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 제1 및 제2 컨택 전극들(CE1, CE2)을 투과하여 표시 장치의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CE1, CE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CE1, CE2)을 커버하도록, 상기 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 절연 패턴(INP), 및 제1 및 제2 컨택 전극들(CE1, CE2)이 형성된 베이스 층(BSL)의 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다.
일 실시예에서, 제2 절연층(INS2)은 노출된 제3 전극(ET3)을 커버하도록 배치될 수 있다.
이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 도시되지 않은 적어도 한 층의 오버코트층 및/또는 봉지 기판 등이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 절연층(INS2)의 구성 물질이 특별히 한정되지는 않는다.
도 9는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도이다.
실시예에 따라, 도 9는 도 6 내지 도 8d의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6 및 도 9를 참조하면, 발광 장치는 제1 방향(DR1)을 따라 배열되는 제1 및 제2 전극들(ETS1, ETS2) 및 기 설정된 간격으로 배치되는 복수의 제3 전극들(ET31, ET32)을 포함할 수 있다.
실시예에 따라, 제1 전극들(ETS1)은 제1 연결 전극(예를 들어, 도 6의 CNL1)을 통해 소정의 회로 소자, 전원선 및/또는 신호선에 전기적으로 연결될 수 있다. 제1 전극들(ETS1) 전체가 동일한 제1 연결 전극에 연결되거나, 제1 전극들(ETS1)의 적어도 일부는 서로 다른 제1 연결 전극들에 연결될 수도 있다.
제2 전극들(ETS2)은 제2 연결 전극(예를 들어, 도 6의 CNL2)을 통해 소정의 회로 소자, 전원선 및/또는 신호선에 전기적으로 연결될 수 있다. 제2 전극들(ETS2) 전체가 동일한 제2 연결 전극에 연결되거나, 제2 전극들(ETS2)의 적어도 일부는 서로 다른 제2 연결 전극들에 연결될 수도 있다.
제1 및 제2 전극들(ETS1, ETS2) 중 서로 인접한 제1 및 제2 전극들(예를 들어, 도 6의 ET1, ET2)은 하나의 전극 쌍을 형성할 수 있다. 이러한 전극 쌍에 발광 소자들(LD)이 전기적으로 연결될 수 있다.
실시예에 따라, 제3 전극들(ET31, ET32)은 균일한 간격으로 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제3 전극들(ET31, ET32)은 6개의 전극 쌍(즉, 서로 교번하여 배치되는 6개의 제1 전극들과 6개의 제2 전극들)을 사이에 두고 배치될 수 있다. 다만, 이는 예시적인 것으로서, 제3 전극들(ET31, ET32)의 배치 간격이 이에 한정되는 것은 아니다.
일 실시예에서, 제3 전극들(ET31, ET32) 각각의 양 측에는 동일한 극성의 전극이 배치될 수 있다. 여기서, 동일한 극성의 전극은, 발광 소자들(LD)의 정렬 단계에서 동일한 정렬 전압을 공급받는 전극이다. 예를 들어, 제1 전극들(ETS1)은 발광 소자들(LD)의 정렬 단계에서 제1 정렬 전압을 공통으로 공급받고, 제2 전극들(ETS2)은 발광 소자들(LD)의 정렬 단계에서 제1 정렬 전압과 다른 제2 정렬 전압을 공통으로 공급받을 수 있다.
일 예로, 첫 번째 제3 전극(ET31)의 양 측에 제2 전극들(ETS2) 중 일부가 첫 번째 제3 전극(ET31)과 대향하여 배치되고, 두 번째 제3 전극(ET32)의 양 측에 제1 전극들(ETS1) 중 일부가 두 번째 제3 전극(ET32)과 대향하여 배치될 수 있다. 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 정렬 전압들이 인가될 때, 제3 전극들(ET31, ET32) 각각의 양측에 배치되는 전극들에 동일한 전압이 인가되므로, 제3 전극들(ET31, ET32) 근처의 발광 소자들(LD)은 제3 전극들(ET31, ET32) 각각으로부터 멀어지도록 이동될 수 있다.
또한, 전압이 인가되지 않는 제3 전극들(ET31, ET32)은 전계를 형성하지 않는다. 이에 따라, 발광 소자들(LD)은 제3 전극들(ET31, ET32) 쪽으로 정렬 또는 유도되지 않고, 제3 전극(ET3)의 주변에 배치되는 다른 전극들로 이동될 수 있다. 이에 따라, 발광 소자들(LD)의 배열은 제3 전극(ET3)에 인접한 전극들의 전극 쌍으로 집중될 수 있다.
도 9에 도시된 바와 같이, 제3 전극들(ET31, ET32) 각각에 가장 인접한 전극 쌍인 제1 전극 쌍에 배치되는 발광 소자들(LD)의 개수가 제3 전극들(ET31, ET32) 각각으로부터 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많을 수 있다. 또한, 제3 전극들(ET31, ET32) 각각으로부터 멀어질수록 전극 쌍에 배열되는 발광 소자들(LD)의 밀도(또는 발광 소자들(LD)의 개수)가 감소할 수 있다.
이와 같이, 플로팅 상태의 제3 전극들(ET31, ET32)이 소정의 전극 쌍들 사이에 배치됨으로써 제3 전극들(ET31, ET32) 주변의 발광 소자들(LD)(또는 유효 발광 소자들)의 개수가 증가할 수 있다. 따라서, 제3 전극들(ET31, ET32) 주변의 단위 면적 당 휘도 및 발광 균일도가 개선될 수 있다.
일 실시예에서, 도 9와 같은 전극들의 배치에 기초하여 화소들의 경계를 구획함으로써 화소의 발광 휘도가 제어될 수 있다.
실시예에 따라, 제3 전극들(ET31, ET32)은 제1 및 제2 전극들(ETS1, ETS2)을 형성하는 패터닝 공정을 통해 제1 및 제2 전극들(ETS1, ETS2)과 동시에 형성될 수 있다. 예를 들어, 제1 및 제2 전극들(ETS1, ETS2) 중 일부가 다른 소자들로부터 단선(open)되도록 추가적인 영역이 패터닝됨으로써 제3 전극들(ET31, ET32)이 형성될 수 있다. 이에 따라, 제조 비용의 증가 없이 동일한 극성을 갖는 전극들 사이의 소정의 이격 거리를 확보하는 플로팅 상태의 제3 전극들(ET31, ET32)이 형성될 수 있다.
도 10은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도로서, 일 예로 상기 표시 장치를 구성하는 화소의 실시예를 나타내는 도면이다.
실시예에 따라, 도 10에서는 각 화소(PXL1, PXL2)의 발광 소자들(LD1, LD2)이 배치되는 표시 소자층을 중심으로 화소(PXL1, PXL2)의 구조를 도시하기로 한다.
도 4 내지 도 6, 및 도 10을 참조하면, 화소들(PXL1, PXL2)은 기판(SUB, 또는 도 4의 베이스 층(BSL)) 상에 규정된 표시 영역(DA)에 배치된다.
각각의 제1 및 제2 화소들(PXL1, PXL2)은, 적어도 한 쌍의 제1 전극(ET1) 및 제2 전극(ET2)과, 상기 제1 및 제2 전극들(ET1, ET2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제1 및 제2 화소들(PXL1, PXL2) 각각은 3개의 제1 전극들 및 3개의 제2 전극들을 포함할 수 있다.
실시예에 따라, 제1 화소(PXL1)는, 이에 대응하는 발광 영역(EMA)에 서로 이격되어 배치된 복수의 제1 전극들(ET11, ET12, ET13) 및 복수의 제2 전극들(ET21, ET22, ET23)과, 서로 인접한 제1 전극들(ET11, ET12, ET13) 및 제2 전극들(ET21, ET22, ET23) 각각의 사이에 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다.
실시예에 따라, 제2 화소(PXL2)는, 이에 대응하는 발광 영역(EMA)에 서로 이격되어 배치된 복수의 제1 전극들(ET14, ET15, ET16) 및 복수의 제2 전극들(ET24, ET25, ET26)과, 서로 인접한 제1 전극들(ET14, ET15, ET16) 및 제2 전극들(ET24, ET25, ET26) 각각의 사이에 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
실시예에 따라, 제1 화소(PXL1)는 비발광 영역(예를 들어, 도 10의 뱅크(BNK)와 중첩함)에 배치되는 제1 연결 전극(CNL11) 및 제2 연결 전극(CNL21)을 더 포함할 수 있다.
실시예에 따라, 제1 화소(PXL1)의 제1 전극들(ET11, ET12, ET13)은 제1 연결 전극(CNL11)에 연결될 수 있다. 예를 들면, 제1 전극들(ET11, ET12, ET13)은 제1 연결 전극(CNL11)과 일체로 연결될 수 있다. 일 예로, 제1 전극들(ET11, ET12, ET13)은 제1 연결 전극(CNL11)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 전극들(ET11, ET12, ET13)은 및 제1 연결 전극(CNL11)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 전극들(ET11, ET12, ET13)은 및 제1 연결 전극(CNL11)은 각각의 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 연결 전극(CNL11)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극들(ET11, ET12, ET13)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따라, 제2 전극들(ET21, ET22, ET23)은 제2 연결 전극(CNL2)에 연결될 수 있다. 예를 들면, 제2 전극들(ET21, ET22, ET23)은 제2 연결 전극(CNL2)과 일체로 연결될 수 있다. 일 예로, 제2 전극들(ET21, ET22, ET23)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제2 전극들(ET21, ET22, ET23) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제2 전극들(ET21, ET22, ET23) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극들(ET21, ET22, ET23)은 제2 방향(DR2)을 따라 연장될 수 있다.
제2 화소(PXL2)는 비발광 영역(예를 들어, 도 10의 뱅크(BNK)와 중첩함)에 배치되는 제1 연결 전극(CNL12) 및 제2 연결 전극(CNL22)을 더 포함할 수 있다.
일 실시예에서, 제1 및 제2 화소들(PXL1, PXL2) 각각의 제1 연결 전극들(CNL11, CNL12)은 제1 및 제2 화소들(PXL1, PXL2) 사이에서 전기적(및 물리적)으로 분리될 수 있다. 제1 및 제2 화소들(PXL1, PXL2)의 제2 연결 전극(CNL2)은 일체로 연결된다. 이에 따라, 제1 화소(PXL1)에 포함되는 제1 발광 소자들(LD1)과 제2 화소(PXL2)에 포함되는 제2 발광 소자들(LD2)이 별개로 발광할 수 있다.
실시예에 따라, 제1 및 제2 화소들(PXL1, PXL2)은, 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 또는, 제1 및 제2 화소들(PXL1, PXL2)은, 제3 전극(ET3)을 중심으로 실질적으로 대칭되는 구조를 가질 수 있다. 편의상, 이하에서는, 제1 및 제2 화소들(PXL1, PXL2) 중 임의의 하나를 "화소(PXL)"로, 화소(PXL)에 배치되는 적어도 하나의 제1 또는 제2 발광 소자(LD1 또는 LD2)를 "발광 소자(LD)"로 포괄적으로 지칭하여 설명하기로 한다.
일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 서로 동일하거나 상이한 색상의 빛을 방출할 수 있다. 일 예로, 제1 및 제2 발광 소자들(LD1, LD2)은 모두 청색 광을 방출하는 청색 발광 다이오드들일 수 있다. 또는, 제1 및 제2 발광 소자들(LD1, LD2)은 적색 광, 녹색 광, 및 청색 광 중 하나를 방출할 수 있다. 다만, 이는 예시적인 것으로서, 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 광의 색상이 이에 한정되는 것은 아니다.
제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 전기적으로 연결되지 않는다. 제3 전극(ET3)은 제1 및 제2 전극들(ET1, ET2)과 이격하여 배치될 수 있다. 실시예에 따라, 제3 전극(ET3)은 제1 화소(PXL1)의 비발광 영역의 일 측에 배치될 수 있다. 예를 들어, 제3 전극(ET3)은 제1 화소(PXL1)의 발광 영역(EMA)과 제2 화소(PXL)의 발광 영역(EMA) 사이의 비발광 영역에 배치될 수 있다.
또한, 제1 화소(PXL1)의 제1 및 제2 전극들(ET11, ET12, ET13, ET21, ET22, ET23)과 제2 화소(PXL2)의 제1 및 제2 전극들(ET14, ET15, ET16, ET24, ET25, ET26)은 제3 전극(ET3)을 중심으로 대칭되는 형상을 가질 수 있다.
실시예에 따라, 제1 및 제2 화소들(PXL1, PXL2)의 발광 소자들(LD)이 배치되는 밀도는 각각의 발광 영역(EMA)의 중앙으로부터 제3 전극(ET3)에 가까워질수록 증가할 수 있다. 예를 들어, 제1 발광 소자들(LD1)은 제1 화소(PXL1)의 발광 영역(EMA)의 우측에 집중될 수 있고, 제2 발광 소자들(LD2)은 제2 화소(PXL2)의 발광 영역(EMA)의 좌측에 집중될 수 있다.
일 실시예에서, 제3 전극(ET3)은 제1 및 제2 화소들(PXL1, PXL2)의 발광 영역(EMA)의 좌측 및 우측에 배치될 수 있다. 이 경우, 발광 소자들(LD)은 해당 화소(PXL)의 발광 영역(EMA)의 양 쪽 가장자리로 집중될 수 있다. 예를 들어, 발광 영역(EMA)의 중앙 부분의 발광 소자들(LD)의 밀도가 가장 낮고, 중앙으로부터 양 측면으로 갈수록 발광 소자들(LD)의 밀도가 증가할 수 있다.
도 11a 내지 도 11c는 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예들을 나타내는 단면도들이다.
편의상, 도 10에서는, 앞서 도 6 내지 도 8d에서 상세히 설명한 표시 소자층(DPL)과 화소 회로층(PCL)에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다. 또한, 도 11a 내지 도 11c는 서로 이웃하는 화소들(PXL1, PXL2)의 일부 발광 영역들과 비발광 영역을 보여준다.
도 4, 도 10, 도 11a 내지 도 11c를 참조하면, 표시 장치는, 제1 기판(SUB1) 상에 배치되는 제1 전극들(ET11 내지 ET16), 제2 전극들(ET21 내지 ET26), 제3 전극(ET3), 발광 소자들(LD1, LD2), 및 뱅크(BNK)를 포함할 수 있다.
일 실시예에서, 제1 기판(SUB1)은 도 4 등의 베이스 층(BSL)으로 구현될 수 있다.
제3 전극(ET3)은 제1 화소(PXL1)와 제2 화소(PXL2)의 경계를 구획하는 비발광 영역에 배치될 수 있다. 도 11a 내지 도 11c는 제1 및 제2 화소들(PXL1, PXL2)의 최외곽에 배치되는 제1 전극들(ET11, ET14) 및 제2 전극들(ET21, ET24)의 전극 쌍을 보여준다.
일 실시예에서, 서로 인접한 제1 및 제2 전극들(ET1, ET2) 각각의 사이에 발광 소자(LD)가 직접 연결될 수 있다. 예를 들어, 도 11a에 도시된 바와 같이, 제1 및 제2 전극들(ET11, ET14, ET21, ET24) 각각의 하부에 중첩하는 격벽이 존재하지 않는다. 제3 전극(ET3)은 제1 및 제2 전극(ET1, ET2)들과 동일한 공정으로 형성될 수 있다.
일 실시예에서, 도 11b에 도시된 바와 같이, 제1 및 제2 전극들(ET11, ET14, ET21, ET24) 각각의 하부에 제1 및 제2 격벽들(PW11, PW14, PW21, PW24)이 배치될 수 있다. 제1 및 제2 격벽들(PW11, PW14, PW21, PW24)이 배치된 영역에서 제1 및 제2 전극들(ET11, ET14, ET21, ET24)이 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 양측 단부들(또는 측면)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어될 수 있다.
또한, 도 11c에 도시된 바와 같이, 제3 전극(ET3) 하부에 개별 패턴의 제3 격벽(PW3)이 더 배치될 수 있다. 예를 들어, 전극들(ET1, ET2, ET3) 및 격벽들(PW1, PW2, PW3)이 균일한 간격으로 형성됨으로써 기존의 제조 공정으로 플로팅 상태의 제3 전극(ET3)이 형성될 수 있다.
실시예에 따라, 비발광 영역에는 제3 전극(ET3)을 커버하는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 화소(PXL)를 둘러싸도록 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EMA)을 둘러싸도록 화소들(PXL) 사이에 형성되어, 각 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
실시예에 따라, 뱅크(BNK)는, 제1 및 제2 격벽들(PW1, PW2)(및 제3 격벽(PW3))의 높이보다 높은 높이를 가지도록 형성될 수 있다. 이러한 뱅크(BNK)는, 각각의 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
실시예에 따라, 뱅크(BNK)는 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 일 예로, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 경사면을 가질 수 있다. 다른 실시예에서, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA)과 접하는 영역에서 상부로 갈수록 폭이 좁아지는 곡면을 가질 수도 있다. 실시예에 따라, 뱅크(BNK)는 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있으며, 그 형상은 다양하게 변경될 수 있다.
또한, 뱅크(BNK)는, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 광 간섭을 발생시키는 것을 차단하도록 형성될 수 있다. 이를 위해, 뱅크(BNK)는, 각 화소(PXL)의 발광 소자들(LD)에서 방출된 빛이 상기 뱅크(BNK)를 투과하는 것을 차단하도록 형성될 수 있다.
예를 들어, 뱅크(BNK)는, 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 색상 및/또는 파장의 빛을 차단하는 컬러 필터 물질을 포함한 컬러 뱅크로 구성될 수 있다. 실시예에 따라, 상기 컬러 뱅크는, 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 빛의 색상과 상이한 색상의 컬러 안료(또는, 컬러 염료)를 포함할 수 있다. 일 예로, 뱅크(BNK)는 제1 및 제2 발광 소자들(LD1, LD2)이 방출하는 색상 및/또는 파장의 빛을 차단하는 컬러 필터 물질을 포함한 적어도 한 층의 컬러 뱅크층을 포함할 수 있다. 이에 따라, 뱅크(BNK)는, 제1 및 제2 발광 소자들(LD1, LD2)에서 방출된 빛이 인접한 발광 영역(EMA)으로 새어나가는 것을 방지하는 차광막으로 기능할 수 있다.
일 실시예에서, 발광 소자들(LD)은 서로 동일한 색상의 빛을 방출할 수 있다. 일 예로, 발광 소자들(LD)은 모두 청색의 빛을 방출하는 청색 발광 소자들일 수 있다. 이 경우, 뱅크(BNK)는 청색 파장 대역의 빛은 차단하고, 다른 파장 대역의 빛, 일 예로, 청색과 상이한 소정 색상 및 파장 대역의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다.
예를 들어, 뱅크(BNK)는 가시광선 영역 중 청색의 파장 대역으로부터 비교적 멀리 떨어진 파장 대역의 빛, 일 예로, 적색의 빛을 선택적으로 투과시키는 적색 계열의 컬러 필터 물질을 포함할 수 있다. 다만, 뱅크(BNK)의 구성 물질이 이에 한정되지는 않는다.
예를 들어, 발광 소자들(LD)은 모두 청색의 빛을 방출하고, 뱅크(BNK)는 황색 계열의 컬러 필터 물질을 포함할 수도 있다. 또는, 뱅크(BNK)는 적어도 두 가지 색상의 컬러 필터 물질을 포함할 수도 있다. 일 예로, 뱅크(BNK)는 적색 컬러 안료와 황색 컬러 안료를 복합적으로 포함하는 주황색의 컬러 뱅크로 구성될 수도 있다.
이와 같이, 각 화소(PXL)의 발광 소자들(LD)이 방출하는 색상의 빛을 차단하는 컬러 필터 물질을 포함하도록 뱅크(BNK)를 구성하게 되면, 카본 블랙 등의 블랙 매트릭스 물질을 이용하지 않고 뱅크(BNK)를 형성하면서도, 인접한 화소(PXL)들의 사이에서 빛샘이 발생하는 것을 효과적으로 방지할 수 있다.
한편, 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 뱅크(BNK) 등이 배치된 제1 기판(SUB1) 상에는 제4 절연막(미도시)이 배치될 수 있다. 일 예로, 제4 절연막은, 표시 영역(DA)에 전면적으로 형성되어, 제1 및 제2 전극들(ET1, ET2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CE1, CE2) 및 뱅크(BNK) 등이 배치된 제1 기판(SUB1, 또는 도 4의 베이스 층(BSL))의 상면을 커버할 수 있다. 실시예에 따라, 제4 절연막(INS4)은 표시 소자층(DPL)의 각 구성 요소들을 보호하기 위한 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있으며, 이외에도 다양한 기능막 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도로서, 일 예로 도 10의 표시 장치의 II-II' 선에 대응하는 단면의 일 예를 나타내는 단면도이다.
실시예에 따라, 도 12에서는 상하부 패널이 합착된 상태의 표시 패널(PNL)에서, 일부 화소들(PXL)이 배치되는 일부 영역을 도시하기로 한다. 편의상, 도 12에서는, 앞서 도 6 내지 도 8d 및 도 11a 내지 도 11c에서 상세히 설명한 하부 패널에 대해서는 일부 구성요소를 중심으로 그 구조를 개략적으로 도시하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4 및 도 12를 참조하면, 표시 장치는, 제1 및 제2 화소들(PXL1, PXL2)이 배치된 제1 기판(SUB1)의 일면 상에 위치되는 제2 기판(SUB2)과, 각각 제1 및 제2 화소들(PXL1, PXL2)과 마주하도록 제2 기판(SUB2)의 일면 상에 배치되는 광 변환 패턴층(LCP)을 포함할 수 있다.
실시예에 따라, 제2 기판(SUB2)은, 적어도 화소들(PXL)이 배치된 표시 영역(DA)을 커버하도록 상기 제1 기판(SUB1) 상에 배치될 수 있다. 이러한 제2 기판(SUB2)은, 표시 패널(PNL)의 상부 기판(일 예로, 봉지 기판 또는 박막 봉지층) 및/또는 윈도우 부재를 구성할 수 있다.
실시예에 따라, 제2 기판(SUB2)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 또한, 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질로 구성되거나, 또는 상기 제1 기판(SUB1)과 상이한 물질로 구성될 수 있다.
실시예에 따라, 광 변환 패턴층(LCP)은, 제1 화소(PXL1)와 마주하도록 배치되는 제1 광 변환 패턴층(LCP1) 및 제2 화소(PXL2)와 마주하도록 배치되는 제2 광 변환 패턴층(LCP2)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 광 변환 패턴층들(LCP1, LCP2) 중 적어도 일부는, 소정 색상에 대응하는 컬러 변환층(CCL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
예를 들어, 제1 광 변환 패턴층(LCP1)은, 제1 색상에 대응하는 제1 색 변환 입자들을 포함하는 제1 컬러 변환층(CCL1)과, 상기 제1 색상의 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1)를 포함할 수 있다. 유사하게, 제2 광 변환 패턴층(LCP2)은, 제2 색상에 대응하는 제2 색 변환 입자들을 포함하는 제2 컬러 변환층(CCL2)과, 상기 제2 색상의 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2)를 포함할 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 발광 소자들(LD1, LD2)은 모두 동일한 색상의 빛을 방출할 수 있다. 그리고, 제1 및 제2 화소들(PXL1, PXL2) 중 적어도 일부의 상부에는 컬러 변환층(CCL)이 배치될 수 있다. 일 예로, 제1 및 제2 서브 화소들(SPX1, SPX2)의 상부에는, 각각 제1 및 제2 컬러 변환층들(CCL1, CCL2)이 배치될 수 있다. 한편, 도시되지는 않았으나, 서로 인접한 3개 이상의 화소들에 각각 대응하는 서로 다른 색의 컬러 변환층들이 배치될 수도 있다. 이에 의해, 본 발명의 실시예에 의한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)은 제1 발광 소자들(LD1)에서 방출되는 색상의 빛을 제1 색상의 빛으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 제1 발광 소자들(LD1)이 청색의 빛을 방출하는 청색 발광 소자들이고 제1 화소(PXL1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 제1 발광 소자들(LD1)에서 방출되는 청색의 빛을 적색의 빛으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장의 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색상의 서브 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제1 화소(PXL1)의 색상에 대응하는 퀀텀 닷을 포함할 수 있다.
실시예에 따라, 제1 컬러 필터(CF1)는, 제1 컬러 변환층(CCL1)과 제2 기판(SUB2)의 사이에 배치되며, 제1 컬러 변환층(CCL1)에서 변환된 제1 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)이 제1 퀀텀 닷(QD1)을 포함할 경우, 제1 컬러 필터(CF1)는, 적색의 광을 선택적으로 투과시키는 적색 컬러 필터일 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)은 제2 발광 소자들(LD2)에서 방출되는 색상의 빛을 제2 색상의 빛으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 제2 발광 소자들(LD2)이 청색의 빛을 방출하는 청색 발광 소자들이고 제2 화소(PXL2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은, 제2 발광 소자들(LD2)에서 방출되는 청색의 빛을 녹색의 빛으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 한편, 제2 화소(PXL2)가 다른 색상의 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제2 화소(PXL2)의 색상에 대응하는 퀀텀 닷을 포함할 수 있다.
한편, 제1 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
실시예에 따라, 제2 컬러 필터(CF2)는, 제2 컬러 변환층(CCL2)과 제2 기판(SUB2)의 사이에 배치되며, 제2 컬러 변환층(CCL2)에서 변환된 제2 색상의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)이 녹색 퀀텀 닷(QDg)을 포함할 경우, 제2 컬러 필터(CF2)는, 녹색의 광을 선택적으로 투과시키는 녹색 컬러 필터일 수 있다.
실시예에 따라, 화소(PXL) 중 적어도 하나에는 컬러 변환층을 대체하여 화소(PXL)와 컬러 필터(CF) 사이에 광 산란층이 배치될 수 있다.
실시예에 따라, 발광 소자들(LD)이 청색의 빛을 방출하는 청색 발광 소자들이고 화소(PXL)가 청색 화소인 경우, 광 산란층은 발광 소자들(LD)로부터 방출되는 빛을 효율적으로 이용하기 위하여 선택적으로 구비될 수 있다. 이러한 광 산란층은 적어도 한 종류의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 산란층은 TiO2나 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있다. 예를 들어, 광 산란층은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 본 발명에서, 광 산란 입자들(SCT)의 구성 물질이 특별히 한정되지는 않으며, 광 산란층은 현재 공지된 다양한 물질로 구성될 수 있다.
한편, 실시예에 따라, 컬러 필터들(CF)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 뱅크(BNK)와 중첩되도록, 제2 기판(SUB2) 상에 배치될 수 있다. 블랙 매트릭스(BM)는 비발광 영역(NEMA)에 대응할 수 있다.
상술한 실시예에 의하면, 단일 색상의 발광 소자들(LD)을 이용하여 각각의 화소(PXL) 및 이를 구비한 표시 장치를 용이하게 제조하면서도, 적어도 일부의 화소들(PXL) 상에 컬러 변환층(CCL)을 배치함으로써 풀-컬러의 화소(PXL) 및 이를 구비한 표시 장치를 제조할 수 있다.
도 13은 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
실시예에 따라, 도 13은 도 10의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다. 도 13의 화소(PXL)는 제3 전극의 배치, 화소(PXL)를 구획하는 발광 영역(EMA)의 위치를 제외하면, 도 10의 화소(PXL)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 13을 참조하면, 플로팅 상태의 제3 전극들(ET31, ET32)은 각각 화소(PXL)의 발광 영역(EMA) 내에 배치될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 12개씩의 제1 전극들(ET1) 및 제2 전극들(ET2)을 포함할 수 있다. 제3 전극들(ET31, ET32) 각각의 제1 및 제2 전극들(ET1, ET2)의 중앙에 배치될 수 있다. 예를 들어, 제3 전극들(ET31, ET32) 각각을 중심으로 각각의 화소(PXL) 내에서 제1 및 제2 전극들(ET1, ET2)은 실질적으로 대칭하여 배치될 수 있다.
일 예로, 제1 화소(PXL1)에는 제3 전극(ET31)의 양 측에 각각 대향하여 제2 전극들(ET2)의 일부들이 배치되고, 제2 화소(PXL2)에는 제3 전극(ET32)의 양 측에 각각 인접하여 제1 전극들(ET1)의 일부들이 배치될 수 있다.
전계를 형성하지 않는 제3 전극들(ET31, ET32)에 인접한 발광 소자들(LD)은, 발광 소자들(LD)의 정렬을 위한 상기 제1 정렬 전압 및 제2 정렬 전압을 인가하는 공정에서 제3 전극들(ET31, ET32) 주변의 다른 전극들로 이동 및 정렬될 수 있다. 또한, 제3 전극들(ET31, ET32)의 양측에 동일한 정렬 전압이 인가되는 전극들이 배치됨에 따라, 발광 소자들(LD)의 배열은 제3 전극들(ET31, ET32)에 인접한 제1 및 제2 전극들(ET1, ET2)의 전극 쌍으로 집중될 수 있다. 이에 따라, 화소들(PXL) 각각의 중앙 영역으로 발광 소자들(LD)의 배치 및 발광이 집중될 수 있다.
도 14는 본 발명의 일 실시예에 의한 표시 장치에 포함되는 화소의 실시예를 나타내는 도면이다.
실시예에 따라, 도 14는 도 10 및 도 13의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 14를 참조하면, 플로팅 상태의 제3 전극(ET3)은 각각 화소(PXL)의 발광 영역(EMA) 내에 배치될 수 있다. 또한, 발광 영역(EMA) 내에서 제3 전극(ET3) 양측에 배치되는 제1 및 제2 전극들(ET1, ET2) 각각의 개수는 서로 다를 수 있다.
예를 들어, 도 14에 도시된 바와 같이, 발광 영역 내에서, 제3 전극(ET3)의 제1 측(예를 들어, 좌측)에는 6개의 전극들이 배치되고, 제3 전극(ET3)의 제2 측(예를 들어, 우측)에는 3개의 전극들이 배치될 수 있다. 다만, 이는 예시적인 것으로서, 제3 전극(ET3)의 위치 및 발광 영역(EMA)에 배치되는 제1 및 제2 전극들(ET1, ET2)의 개수가 이에 한정되는 것은 아니다. 또한, 발광 영역(EMA)에는 적어도 두 개의 제3 전극(ET3)이 배치될 수도 있다.
제3 전극(ET3) 양 측의 전극 쌍들에 가장 많은 발광 소자들(LD)이 집중될 수 있다. 도 14a 도시된 바와 같이, 발광 영역(EMA)의 중앙으로 발광 소자들(LD)을 집중시키기 위해, 제3 전극(ET3)은 발광 영역(EMA)의 중앙으로부터 벗어난 위치에 배치될 수도 있다.
상술한 바와 같이, 제3 전극(ET3)의 배치 위치를 제어함에 따라 화소(PXL)의 발광 영역 내의 발광 소자들(LD)이 집중적으로 배치되는 부분이 용이하게 제어될 수 있다. 따라서, 화소(PXL)의 평면 형상 및 사이즈의 설계 변경이 용이할 수 있다. 또한, 단위 면적 당 발광되는 광량 및 휘도가 증가됨으로써 화소(PXL)의 사이즈가 감소될 수 있고, 고해상도 구현이 용이해질 수 있다.
도 15 및 도 16은 본 발명의 일 실시예 의한 발광 장치에 포함되는 제1 내지 제3 전극들의 일 예들을 나타내는 평면도들이다.
실시예에 따라, 도 15 및 도 16은 도 6 및 도 7 등의 실시예에 의한 화소(PXL) 또는 발광 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 서로 교번하여 배열되는 제1 및 제2 전극들(ET1, ET2) 사이의 소정의 위치에 제3 전극(ET3)이 배치될 수 있다.
일 실시예에서, 도 15 에 도시된 바와 같이, 제2 전극들(ET2) 중 하나(예를 들어, ET21)가 제3 전극(ET3)의 제1 측과 대향하여 배치될 수 있고, 제1 전극들(ET1) 중 하나(예를 들어, ET12)가 제3 전극(ET3)의 제2 측과 대향하여 배치될 수 있다. 전계를 형성하지 않는 제3 전극(ET3) 상에는 유효 발광 소자들이 배치 및 정렬되지 않는다. 또한, 제3 전극(ET3)의 양 측에 위치하는 전극 쌍들에 발광 소자들이 집중될 수 있다.
이와 같이, 전극 패턴을 형성하는 공정에 따라 제3 전극(ET3)의 양 측에 서로 다른 정렬 전압이 인가되는 서로 다른 전극들(예를 들어, ET21 및 ET12)이 배치될 수 있다. 따라서, 제1 내지 제3 전극들(ET1, ET2, ET3)의 패터닝 공정에 구애되지 않고, 화소(PXL)의 발광 영역(EMA)의 설계 변경이 용이할 수 있다.
도 16에 도시된 바와 같이, 제3 전극(ET3)은 제1 방향으로 이격되어 연속적으로 배치되는 복수의 도전 패턴들(CP1, CP2, CP2)을 포함할 수 있다. 제3 전극(ET3)에 대향하는 제2 전극들(ET21, ET22) 사이에 전계가 형성되지 않는 부분이 증가함에 따라, 제3 전극(ET3) 양 측의 전극 쌍들에 정렬되는 발광 소자들의 개수가 더욱 증가할 수 있다. 이에 따라, 더욱 좁은 영역에서의 발광 소자들의 밀집도가 증가되고, 단위 면적 당 휘도가 증가될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 발광 장치 및 이를 포함하는 표시 장치는, 플로팅 상태의 제3 전극(ET3)의 배치 위치를 제어함에 따라 발광 영역 내의 발광 소자들(LD)이 집중적으로 배치되는 부분이 용이하게 제어될 수 있다. 따라서, 화소(PXL)의 평면 형상 및 사이즈의 설계 변경이 용이할 수 있다.
또한, 단위 면적 당 발광되는 광량 및 휘도가 증가됨으로써 화소(PXL)의 사이즈가 감소될 수 있고, 고해상도 구현이 용이해질 수 있다.
본 발명은 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
PXL: 화소 ET1: 제1 전극
ET2: 제2 전극 ET3: 제3 전극
CE1: 제1 컨택 전극 CE2: 제2 컨택 전극
CNL1: 제1 연결 전극 CNL2: 제2 연결 전극
EMA: 발광 영역 LD: 발광 소자
EP1: 제1 단부 EP2: 제2 단부
PCL: 화소 회로층 DPL: 표시 소자층
BNK: 뱅크 LCP: 광 변환 패턴층
CF: 컬러 필터 PNL: 표시 패널

Claims (20)

  1. 제1 방향으로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들;
    상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들; 및
    상기 제1 전극들 및 상기 제2 전극들에 이격하여 기 설정된 위치에 배치되는 제3 전극을 포함하고,
    상기 제3 전극은 상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않는 발광 장치.
  2. 제 1 항에 있어서, 상기 제3 전극은 섬 형상의 전극인 발광 장치.
  3. 제 1 항에 있어서, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고,
    상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많은 발광 장치.
  4. 제 1 항에 있어서, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소하는 발광 장치.
  5. 제 1 항에 있어서, 상기 제1 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고,
    상기 제1 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치되는 발광 장치.
  6. 제 1 항에 있어서, 상기 제2 전극들 중 하나가 상기 제3 전극의 제1 측과 대향하여 배치되고,
    상기 제2 전극들 중 다른 하나가 상기 제3 전극의 상기 제1 측의 반대측인 제2 측과 대향하여 배치되는 발광 장치.
  7. 제 1 항에 있어서, 상기 제3 전극의 상기 제1 방향으로의 폭은 상기 제1 및 제2 전극들의 폭들보다 큰 것을 특징으로 하는 발광 장치.
  8. 제 1 항에 있어서, 상기 제3 전극은 상기 제1 방향으로 이격되어 연속적으로 배치되는 복수의 도전 패턴들을 포함하는 것을 특징으로 하는 발광 장치.
  9. 제 1 항에 있어서, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치되는 것을 특징으로 하는 발광 장치.
  10. 표시 영역에 배치되며, 발광 영역을 포함하는 제1 화소를 구비하고,
    상기 제1 화소는,
    상기 발광 영역에 제1 방향으로 서로 이격하여 배치되는 복수의 제1 전극들 및 복수의 제2 전극들;
    상기 제1 및 제2 전극들 중 서로 인접한 제1 전극과 제2 전극 사이에 전기적으로 연결된 복수의 발광 소자들;
    상기 제1 전극들에 연결된 제1 연결 전극;
    상기 제2 전극들에 연결된 제2 연결 전극; 및
    상기 제1 전극들 및 상기 제2 전극들과 전기적으로 연결되지 않고, 상기 제1 전극들 및 상기 제2 전극들과 이격하여 배치되는 제3 전극을 포함하는 표시 장치.
  11. 제 10 항에 있어서, 상기 제3 전극은 섬 형상의 전극인 표시 장치.
  12. 제 10 항에 있어서, 서로 인접한 상기 제1 전극들 및 상기 제2 전극들 각각은 전극 쌍을 이루고,
    상기 제3 전극에 가장 인접한 제1 전극 쌍에 배치되는 발광 소자들의 개수가 상기 제3 전극으로부터 상기 제1 전극 쌍보다 멀리 위치하는 제2 전극 쌍에 배치되는 발광 소자들의 개수보다 많은 표시 장치.
  13. 제 10 항에 있어서, 상기 제3 전극으로부터 상기 제1 방향으로 멀어질수록 상기 발광 소자들의 밀도가 감소하는 표시 장치.
  14. 제 13 항에 있어서, 상기 제3 전극은 상기 발광 영역 내에 배치되고,
    상기 제1 및 제2 전극들은 상기 제3 전극을 중심으로 대칭을 이루는 형상으로 배치된 표시 장치.
  15. 제 13 항에 있어서, 상기 제3 전극은 상기 발광 영역 내에 배치되고,
    상기 제3 전극의 일 측에 위치하는 상기 제1 및 제2 전극들의 일부의 개수와 상기 제3 전극의 타 측에 위치하는 상기 제1 및 제2 전극들의 나머지 일부의 개수가 다른 표시 장치.
  16. 제 10 항에 있어서, 상기 제3 전극은 상기 제1 화소의 상기 발광 영역을 둘러싸는 비발광 영역의 일 측에 배치되는 표시 장치.
  17. 제 16 항에 있어서,
    상기 비발광 영역 상기 제1 화소를 둘러싸도록 배치되며, 상기 제3 전극 상에 배치되는 뱅크를 더 포함하는 표시 장치.
  18. 제 16 항에 있어서,
    상기 제1 화소와 동일한 구조를 가지면서 상기 제3 전극에 인접하여 배치된 제2 화소를 더 구비하며,
    상기 제1 및 제2 화소들의 제1 연결 전극들은, 상기 제1 및 제2 화소들의 사이에서 서로 분리되고,
    상기 제1 및 제2 화소들의 제2 연결 전극들은 서로 일체로 연결된 표시 장치.
  19. 제 18 항에 있어서, 상기 제1 및 제2 화소들의 발광 소자들이 배치되는 밀도는 각각 상기 발광 영역의 중앙으로부터 상기 제3 전극에 가까워질수록 증가하는 것을 특징으로 하는 표시 장치.
  20. 제 10 항에 있어서, 상기 제1 내지 제3 전극들은 동일한 도전 물질로 형성되고, 동일한 절연층 상에 배치되는 것을 특징으로 하는 표시 장치.
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