WO2022182100A1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
WO2022182100A1
WO2022182100A1 PCT/KR2022/002584 KR2022002584W WO2022182100A1 WO 2022182100 A1 WO2022182100 A1 WO 2022182100A1 KR 2022002584 W KR2022002584 W KR 2022002584W WO 2022182100 A1 WO2022182100 A1 WO 2022182100A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
electrode
insulating layer
light emitting
disposed
Prior art date
Application number
PCT/KR2022/002584
Other languages
English (en)
French (fr)
Inventor
이종찬
이정현
김현
남중건
박장순
박정수
배성근
송명훈
정다솔
허원형
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202280007635.7A priority Critical patent/CN116547815A/zh
Publication of WO2022182100A1 publication Critical patent/WO2022182100A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a display device in which a process margin for forming a contact electrode is improved by forming a contact electrode using a CMP process.
  • Another object of the present invention is to provide a manufacturing process of a display device in which a process margin for forming a contact electrode is improved by forming a contact electrode using a CMP process.
  • a display device includes a substrate including a light emitting area and a sub area adjacent to the light emitting area, a bank disposed on the light emitting area of the substrate, and disposed on the sub area of the substrate a step compensation pattern to be formed, a first electrode and a second electrode disposed on the bank and spaced apart from each other, and a light emitting device disposed between the first electrode and the second electrode in the light emitting region.
  • An upper surface of the first bank and an upper surface of the step difference compensation pattern may be located at the same level.
  • the first bank may include a first sub-bank and a second sub-bank spaced apart from each other, wherein the first electrode is disposed on the first sub-bank, and the second electrode is disposed on the second sub-bank.
  • a first insulating layer disposed on the first electrode and the second electrode, and a second insulating layer disposed on the light emitting device and exposing both ends of the light emitting device may be further included.
  • the light emitting device may be disposed on the first insulating layer.
  • An upper surface of the first insulating layer disposed on the upper surface of the first bank and an upper surface of the second insulating layer may be positioned at the same level.
  • It may further include a first contact electrode electrically connected to the first electrode and one end of the light emitting device, and a second contact electrode electrically connected to the second electrode and the other end of the light emitting device.
  • the second insulating layer may be disposed between the first contact electrode and the second contact electrode.
  • the first contact electrode and the second contact electrode may not be disposed on the upper surface of the first bank and the upper surface of the second insulating layer.
  • a third insulating layer disposed on the first contact electrode and the second contact electrode, and a fourth insulating layer disposed on the third insulating layer may be further included.
  • the third insulating layer and the fourth insulating layer may include different materials.
  • the third insulating layer and the fourth insulating layer may not be disposed on the upper surface of the bank and the upper surface of the second insulating layer.
  • the third insulating layer may include silicon nitride (SiNx), and the fourth insulating layer may include silicon oxide (SiOx).
  • the first electrode and the second electrode may extend to be disposed on the step difference compensation pattern, and the first electrode and the second electrode may each expose at least a portion of an upper surface of the step difference compensation pattern.
  • a first insulating layer disposed on the first electrode and the second electrode may be further included.
  • the light emitting device is disposed on the first insulating layer, wherein the first insulating layer has a first opening exposing a portion of the first electrode in the light emitting region and a portion of the second electrode exposing a portion of the second electrode in the light emitting region and a third opening exposing a portion of the upper surface of the step compensation pattern in the sub-region.
  • the third opening may not overlap the first electrode and the second electrode in the sub-region.
  • a height at which the third opening is positioned may be higher than a height at which the first opening and the second opening are positioned.
  • the bank and the step compensation pattern may be formed on the same layer.
  • a method of manufacturing a display device includes preparing a substrate including a light emitting area and a sub area, a first alignment line disposed over the light emitting area and the sub area and spaced apart from each other; Forming a second alignment line, disposing a light emitting device between the first alignment line and the second alignment line in the light emitting region, a first insulation exposing both ends of the light emitting device on the light emitting device Forming a layer, forming a contact electrode material layer on the first insulating layer, and forming an etch mask exposing a portion of the contact electrode material layer using a chemical mechanical planarization (CMP) process removing a portion of the contact electrode material layer using the etching mask to form a first contact electrode and a second contact electrode, wherein a portion of the contact electrode material layer exposed by the etching mask A region is disposed on an upper surface of the first insulating layer, and the first insulating layer is disposed between the first contact electrode and the second contact electrode.
  • CMP chemical mechanical planar
  • the forming of the etch mask may include completely applying a photoresist layer on the contact electrode material layer, and a chemical mechanical planarization (CMP) process using the contact electrode material layer as a polishing stop layer. and removing a portion of the photoresist layer by performing a step of removing a portion of the photoresist layer, wherein a portion of the photoresist layer may be polished through the chemical mechanical polishing (CMP) process to form the etch mask.
  • CMP chemical mechanical planarization
  • an upper surface of the etch mask and an upper surface of the contact electrode material layer may be positioned on the same plane.
  • the forming of the etch mask may include depositing a first insulating material layer on the contact electrode material layer, depositing a second insulating material layer on the first insulating material layer, and the first insulating material layer. and performing a chemical mechanical planarization (CMP) process using the layer as a polishing stop film to remove a portion of the second insulating layer material layer to form a second insulating layer, wherein the second insulating layer Silver may expose a portion of the first insulating material layer disposed on the upper surface of the first insulating layer.
  • CMP chemical mechanical planarization
  • an upper surface of the first insulating material layer and an upper surface of the second insulating layer may be positioned on the same plane.
  • the forming of the etch mask further includes forming a third insulating layer by removing a portion of the first insulating material layer exposed by the second insulating layer, wherein the third insulating layer and the second insulating layer are formed.
  • the insulating layer may expose the contact electrode material layer disposed on the upper surface of the first insulating layer, and the third insulating layer and the second insulating layer may constitute the etching mask.
  • the first insulating material layer and the second insulating material layer may include an inorganic material, and the first insulating material layer and the second insulating material layer may include different materials.
  • the contact electrode separation process for forming the contact electrode material layer formed on the second insulating layer into the first contact electrode and the second contact electrode spaced apart from each other with the second insulating layer interposed therebetween is performed by CMP.
  • CMP process can be used. Specifically, a CMP process is performed using the contact electrode material layer formed by the second insulating layer as a polishing stop film to form a photoresist pattern, thereby stably separating the contact electrode material layer to make contact with the first contact electrode and the second contact electrode. electrodes can be formed. Accordingly, the process margin of the display device may be improved by stably forming the first contact electrode and the second contact electrode using the CMP process.
  • the alignment line layer is separated without a separate mask process in the alignment line separation process to form a first electrode and a second electrode. Accordingly, the manufacturing process efficiency of the display device may be improved.
  • the contact electrode separation process for forming the contact electrode material layer formed on the second insulating layer into the first contact electrode and the second contact electrode spaced apart from each other with the second insulating layer interposed therebetween is
  • the CMP process may be performed using the first inorganic layer and the second inorganic layer having a material different from that of the first inorganic layer.
  • a first inorganic film and a second inorganic film are sequentially formed on the contact electrode material layer formed by the second insulating layer, and the second inorganic film is polished using the first inorganic film as a polishing stop film, and the first inorganic film
  • the first contact electrode and the second contact electrode can be formed by stably separating the contact electrode material layer by removing the second inorganic layer exposed by the .
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan layout view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view showing an example taken along the line Q1-Q1' of FIG.
  • FIG. 4 is a cross-sectional view showing an example taken along the line Q2-Q2' of FIG.
  • FIG. 5 is a cross-sectional view illustrating an example taken along line Q3-Q3' of FIG. 2 .
  • FIG. 6 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 7 is an enlarged cross-sectional view illustrating an example of the display device of FIG. 5 .
  • FIG. 8 to 28 are plan views and cross-sectional views for each process step of the method of manufacturing the display device of FIG. 5 .
  • 29 is an enlarged cross-sectional view illustrating another example of the display device of FIG. 5 .
  • FIG. 30 is a cross-sectional view showing another example taken along line Q3-Q3' of FIG.
  • 31 to 38 are plan views and cross-sectional views for each process step of the method of manufacturing the display device of FIG. 30 .
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game machine, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • first direction DR1 a first direction DR1 , a second direction DR2 , and a third direction DR3 are defined in the drawings of the exemplary embodiment of the display device 10 .
  • the first direction DR1 and the second direction DR2 may be perpendicular to each other in one plane.
  • the third direction DR3 may be a direction perpendicular to a plane in which the first direction DR1 and the second direction DR2 are located.
  • the third direction DR3 is perpendicular to each of the first direction DR1 and the second direction DR2 .
  • the third direction DR3 indicates a thickness direction (or display direction) of the display device 10 .
  • the display device 10 may have a rectangular shape including a long side and a short side in which the first direction DR1 is longer than the second direction DR2 in plan view.
  • a corner portion where the long side and the short side of the display device 10 meet on a planar view may be a right angle, but is not limited thereto. In another embodiment, it may have a rounded curved shape.
  • the shape of the display device 10 is not limited to the exemplified one and may be variously modified.
  • the display device 10 may have other shapes such as a square in plan view, a square having rounded corners (vertices), other polygons, or a circle.
  • the display surface of the display device 10 may be disposed on one side of the third direction DR3 that is the thickness direction.
  • “upper” refers to a display direction in one side of the third direction DR3
  • “top” refers to the third direction DR3. It represents a surface facing one side.
  • the term “lower” refers to the other side of the third direction DR3 and a direction opposite to the display direction, and “lower side” refers to a surface facing the other side in the third direction DR3 .
  • “left”, “right”, “top”, and “bottom” indicate directions when the display device 10 is viewed from a plane.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the shape of the display area DPA may follow the shape of the display device 10 .
  • the shape of the display area DPA may have a rectangular shape in plan view similar to the overall shape of the display device 10 .
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a pixel PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular or square shape in plan view.
  • Each pixel PX may be alternately arranged in a stripe type or a PENTILE TM type.
  • Each pixel PX may include a light emitting device made of inorganic particles.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • FIG. 2 is a plan layout view illustrating one pixel of a display device according to an exemplary embodiment.
  • each pixel PX of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA may be an area from which light emitted from the light emitting device ED is emitted, and the non-emission area may be defined as an area from which light emitted from the light emitting device ED does not reach and thus does not emit light.
  • the light emitting area EMA may include an area in which the light emitting device ED is disposed and an area adjacent thereto.
  • the light emitting region may further include a region in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • Each pixel PX may further include a sub-area SA disposed in the non-emission area.
  • the light emitting device ED may not be disposed in the sub area SA.
  • the sub area SA may be disposed above the light emitting area EMA (or one side of the second direction DR2 ) in one pixel PX.
  • the sub-area SA may be disposed between the emission areas EMA of the pixels PX adjacent to each other in the second direction DR2 .
  • the sub-region SA may include a region in which the electrode layer 200 included in each pixel PX adjacent to each other along the second direction DR2 is separated.
  • Each pixel PX of the display device 10 includes an electrode layer 200 , a first bank 400 , a step compensation pattern 430 , a second bank 600 , a light emitting device ED, and a first insulating layer 510 . , see FIG. 3 ), a second insulating layer 520 , and a contact electrode layer 700 .
  • the second bank 600 may be disposed in a grid pattern on the entire surface of the display area DPA, including portions extending in the first direction DR1 and the second direction DR2 in plan view.
  • the second bank 600 is disposed across the boundary of each pixel PX to distinguish neighboring pixels PX.
  • the second bank 600 is disposed to surround the emission area EMA and the sub area SA in each pixel PX, and the light emission area EMA and the sub area SA of each pixel PX. can be distinguished.
  • the second bank 600 may define an emission area EMA and a sub area SA of each pixel PX.
  • ink in which the plurality of light emitting devices ED are dispersed is mixed into adjacent pixels PX in an inkjet printing process for aligning the light emitting devices ED during the manufacturing process of the display device 10 to be described later. Instead, it may serve to be injected into the light emitting area EMA.
  • the plurality of light emitting devices ED are injected into the light emitting area EMA in the inkjet printing process and the sub area ( SA) may not be sprayed. Accordingly, the plurality of light emitting devices ED may be disposed in the light emitting area EMA, but may not be disposed in the sub area SA.
  • the first bank 400 may be disposed in the emission area EMA.
  • the first bank 400 may have a shape extending in the second direction DR2 from the emission area EMA.
  • the first bank 400 may extend in the second direction DR2 and may be spaced apart from the second bank 600 surrounding the emission area EMA.
  • the length of the first bank 400 in the second direction DR2 may be smaller than the length of the light emitting area EMA surrounding the second bank 600 in the second direction DR2 .
  • the present invention is not limited thereto.
  • the first bank 400 may extend in the second direction DR2 to be partially disposed in the sub area SA.
  • the first bank 400 may include sub-banks that extend in one direction and are spaced apart from each other in the other direction intersecting the one direction. Since the plurality of sub-banks are disposed to face each other and spaced apart from each other, the plurality of sub-banks may serve to provide a space in which the plurality of light emitting devices ED are disposed therebetween.
  • the first bank 400 may extend in the second direction DR2 and include a first sub-bank 410 and a second sub-bank 420 that are spaced apart from each other in the first direction DR1 .
  • the first sub-bank 410 may be disposed on the left side in the planar light emitting area EMA
  • the second sub bank 420 may be disposed on the right side of the planar light emitting area EMA.
  • the first bank 400 is illustrated as including two sub-banks (eg, the first sub-bank 410 and the second sub-bank 420), but the first bank 400 is The number of the plurality of sub-banks is not limited thereto.
  • the first bank 400 may include three or more sub-banks according to the number of electrodes to be described later.
  • the step compensation pattern 430 may be disposed in the sub area SA.
  • the step compensation pattern 430 may have a rectangular shape in which the first direction DR1 is longer than the second direction DR2 in plan view.
  • the step compensation pattern 430 may be spaced apart from the second bank 600 surrounding the sub area SA.
  • the step compensation pattern 430 may be disposed in the sub area SA to cover the electrode layer 200 disposed in the sub area SA in the second direction DR2 .
  • the step compensation pattern 430 is formed to have a shape protruding from the sub-region SA in the third direction DR3 in a cross-sectional view, and thus an electrode layer disposed over the light-emitting area EMA and the sub-region SA. (200) may serve to compensate for the step difference of the upper surface. A detailed description thereof will be provided later.
  • the electrode layer 200 may be disposed over the emission area EMA and the sub area SA.
  • the electrode layer 200 may have a shape extending in one direction.
  • the electrode layer 200 is formed as an alignment line layer 200 ′ (refer to FIG. 10 ) extending in one direction in the manufacturing process of the display device 10 to be utilized to generate an electric field for aligning the light emitting device ED.
  • the alignment line layer 200 ′ extends in the second direction DR2 to span pixels PX adjacent to each other in the second direction DR2 , and includes a plurality of pixels PX located in the same column. ) can be applied with the same alignment signal.
  • the light emitting devices ED may be aligned by receiving a dielectrophoretic force by an electric field generated on the alignment line layer 200 ′ according to the alignment signal.
  • the electrode layer 200 may be formed by separating the alignment line layer 200 ′ from the sub-region SA through a subsequent process. Specifically, the process of forming the electrode layer 200 by separating the alignment line layer 200 ′ extending in the second direction DR2 is performed on the upper surface of the step compensation pattern 430 disposed in the sub area SA.
  • the electrode layer 200 may include electrodes that extend in one direction and are spaced apart from each other in another direction crossing the one direction.
  • the electrode layer 200 may include a first electrode 210 and a second electrode 220 that extend in the second direction DR2 and are spaced apart from each other in the first direction DR1 .
  • the electrode layer 200 includes two electrodes (eg, the first electrode 210 and the second electrode 220 ), the number of the plurality of electrodes included in the electrode layer 200 . is not limited thereto.
  • the electrode layer 200 may include a plurality of three or more electrodes spaced apart from each other.
  • the first electrode 210 may be disposed on the left side of the pixel PX in plan view.
  • the first electrode 210 may extend in the second direction DR2 and may be disposed over the emission area EMA and the sub area SA.
  • the first electrode 210 may be disposed on the first sub-bank 410 in the emission area EMA, and may be disposed on the step difference compensation pattern 430 in the sub-area SA.
  • the first electrode 210 extends in the second direction DR2 in the light-emitting area EMA to completely cover the first sub-bank 410 in the third direction DR3, but in the sub-region SA, a step compensation pattern At least a portion of the upper surface of the 430 may be exposed in the third direction DR3 .
  • a partial region of the upper surface of the step compensation pattern 430 exposed by the first electrode 210 may be a region separated from the first electrode 210 of the neighboring pixel PX in the second direction DR2 .
  • each of the first electrodes 210 of the pixels PXs adjacent in the second direction DR2 may face each other in the second direction DR2 on the step difference compensation pattern 430 .
  • the second electrode 220 may be disposed on the right side of the pixel PX in plan view.
  • the second electrode 220 may be disposed to face the first electrode 210 and spaced apart from each other in the first direction DR1 .
  • the second electrode 220 may extend in the second direction DR2 and may be disposed over the emission area EMA and the sub area SA.
  • the second electrode 220 may be disposed on the second sub-bank 420 in the emission area EMA, and may be disposed on the step difference compensation pattern 430 in the sub-area SA.
  • the second electrode 220 extends in the second direction DR2 in the emission area EMA to completely cover the second sub-bank 420 in the third direction DR3, but in the sub area SA, a step compensation pattern At least a portion of the upper surface of the 430 may be exposed in the third direction DR3 .
  • a partial region of the upper surface of the step compensation pattern 430 exposed by the second electrode 220 may be a region separated from the second electrode 220 of the neighboring pixel PX in the second direction DR2 .
  • each of the second electrodes 210 of the pixels PXs adjacent in the second direction DR2 may face each other in the second direction DR2 on the step difference compensation pattern 430 .
  • the first electrode 210 and the second electrode 220 may be formed to have a width greater than that of the first sub-bank 410 and the second sub-bank 420 , respectively.
  • the width of the first electrode 210 in the first direction DR1 may be greater than the width of the first sub-bank 410 in the first direction DR1
  • the width of the second electrode 220 may be greater than that of the second electrode 220 .
  • a width in the first direction DR1 may be greater than a width of the second sub bank 420 in the first direction DR1 .
  • the distance between the first electrode 210 and the second electrode 220 in the first direction DR1 is in the first direction ( ) between the first sub-bank 410 and the second sub-bank 420 . may be smaller than the interval to DR1).
  • the width of the step compensation pattern 430 in the first direction DR1 is the width of the first electrode 210 in the first direction DR1 , the width of the second electrode 220 in the first direction DR1 , and the second direction DR1 . It may be greater than the sum of the distances in the first direction DR1 between the first electrode 210 and the second electrode 220 .
  • the step compensation pattern 430 may cover the first electrode 210 and the second electrode 220 in the second direction DR2 .
  • the width of the step compensation pattern 430 in the first direction DR1 is the width of the first electrode 210 in the first direction DR1 , the width of the second electrode 220 in the first direction DR1 , and the first As the distance between the electrode 210 and the second electrode 220 in the first direction DR1 is formed to be larger than the sum, the electrodes, that is, the first electrode 210 and the second electrode 220 are formed.
  • a separation process hereinafter, also referred to as an 'alignment line separation process') of the alignment line layer 200 ′ may be performed on the upper surface of the step difference compensation pattern 430 .
  • the light emitting device ED may be disposed in the light emitting area EMA.
  • the plurality of light emitting devices ED may not be disposed in the sub area SA.
  • the plurality of light emitting devices ED may be disposed between sub-banks in the light emitting area EMA.
  • the plurality of light emitting devices ED may be disposed between the first sub-bank 410 and the second sub-bank 420 .
  • the plurality of light emitting devices ED may have a shape extending in one direction.
  • the plurality of light emitting devices ED may be disposed between the first sub-bank 410 and the second sub-bank 420 .
  • the plurality of light emitting devices ED may be disposed such that both ends thereof are respectively disposed on the first electrode 210 and the second electrode 220 in the region between the first sub-bank 410 and the second sub-bank 420 .
  • one end of the light emitting device ED is disposed on the first electrode 210
  • the other end of the light emitting device ED is disposed on the second electrode 220 . It can be arranged so that
  • the plurality of light emitting devices ED may be spaced apart from each other along the second direction DR2 in which the first electrode 210 and the second electrode 220 extend, and may be aligned substantially parallel to each other.
  • each light emitting device ED (eg, the length of the light emitting device ED in the first direction DR1 in the drawing) is the first sub-bank 410 spaced apart from each other in the first direction DR1 and the second It may be smaller than the shortest interval between the two sub-banks 420 . Also, the length of each light emitting element ED may be greater than the shortest distance between the first electrode 210 and the second electrode 220 spaced apart in the first direction DR1 .
  • a distance between the first sub-bank 410 and the second sub-bank 420 in the first direction DR1 is formed to be greater than the length of each light emitting device ED, and the first electrode 210 and the second electrode Since the distance between 220 is formed to be smaller than the length of each light emitting device ED in the first direction DR1 , the plurality of light emitting devices ED are formed in the first sub-bank 410 and the second sub-bank 420 . ) may be disposed so that both ends are placed on the first electrode 210 and the second electrode 220, respectively.
  • the second insulating layer 520 may be disposed in the emission area EMA.
  • the second insulating layer 520 may have a shape extending in the second direction DR2 from the light emitting area EMA in plan view.
  • the second insulating layer 520 may form a linear or island-shaped pattern in each pixel PX.
  • the second insulating layer 520 may be disposed on the plurality of light emitting devices ED in the light emitting area EMA.
  • a partial area of the second insulating layer 520 overlaps with a partial area of the plurality of light emitting devices ED in the third direction DR3 in the light emitting area EMA, and the other partial area includes the plurality of light emitting devices ED in the light emitting area EMA. It may be disposed on an exposed lower member.
  • the second insulating layer 520 may be formed on the plurality of light emitting devices ED to surround outer surfaces of the plurality of light emitting devices ED.
  • the second insulating layer 520 surrounds the outer surfaces of the plurality of light emitting devices ED and is formed to extend in the second direction DR2 , and may serve to fix the plurality of light emitting devices ED spaced apart from each other.
  • the second insulating layer 520 may expose both ends of the plurality of light emitting devices ED. Accordingly, the width of the second insulating layer 520 in the first direction DR1 may be smaller than the length of the light emitting device ED (the length of the light emitting device ED in the first direction DR1 in the drawing). .
  • the contact electrode layer 700 may be disposed in the light emitting area EMA.
  • the contact electrode layer 700 may be disposed on the electrode layer 200 in the emission area EMA.
  • the contact electrode layer 700 may contact the electrode layer 200 and the plurality of light emitting devices ED, respectively, and serve to connect them.
  • the contact electrode layer 700 may include contact electrodes spaced apart from each other.
  • the contact electrode layer 700 may include a first contact electrode 710 and a second contact electrode 720 spaced apart from each other.
  • the first contact electrode 710 may be disposed on the first electrode 210 in the emission area EMA.
  • the first contact electrode 710 may have a shape extending from the first electrode 210 in the second direction DR2 .
  • the first contact electrode 710 may contact the first electrode 210 and one end of the light emitting device ED in the light emitting area EMA, respectively.
  • the first contact electrode 710 may be in contact with the first electrode 210 exposed by the first opening OP1 included in the first insulating layer 510 (refer to FIG. 4 ) in the emission area EMA, It may contact one end of the light emitting device ED exposed by the second insulating layer 520 .
  • the first contact electrode 710 may serve to electrically connect the first electrode 210 and one end of the light emitting device ED.
  • the first contact electrode 710 may be disposed on the side surface of the first sub-bank 410 on the first electrode 210 , but may not be disposed on the top surface of the first sub-bank 410 . Also, the first contact electrode 710 may be disposed on the side surface of the second insulating layer 520 on one end of the light emitting device ED, but may not be disposed on the top surface of the second insulating layer 520 . Accordingly, the first contact electrode 710 may come into contact with one side of the first sub-bank 410 and one side of the second insulating layer 520 that face each other in plan view.
  • the second contact electrode 720 may be disposed on the second electrode 220 in the emission area EMA.
  • the second contact electrode 720 may have a shape extending from the second electrode 220 in the second direction DR2 .
  • the second contact electrode 720 may contact the second electrode 220 and the other end of the light emitting device ED in the light emitting area EMA, respectively.
  • the second contact electrode 720 may contact the second electrode 220 exposed by the second opening OP2 included in the first insulating layer 510 in the emission area EMA, and the second insulating layer It may be in contact with the other end of the light emitting device ED exposed by 520 .
  • the second contact electrode 720 may serve to electrically connect the second electrode 220 and the other end of the light emitting device ED.
  • the second contact electrode 720 may be disposed on the side surface of the second sub bank 420 on the second electrode 220 , but may not be disposed on the top surface of the second sub bank 420 . Also, the second contact electrode 720 may be disposed on the side surface of the second insulating layer 520 on the other end of the light emitting device ED, but may not be disposed on the top surface of the second insulating layer 520 . Accordingly, the second contact electrode 720 may come into contact with one side of the second sub-bank 420 opposite to each other in plan view and one side of the second insulating layer 520 .
  • the first contact electrode 710 and the second contact electrode 720 may be spaced apart from each other with the second insulating layer 520 interposed therebetween.
  • the first contact electrode 710 and the second contact electrode 720 may be electrically insulated from each other.
  • the first contact electrode 710 and the second contact electrode 720 may include the same material.
  • the first contact electrode 710 and the second contact electrode 720 may be formed on the same layer.
  • the first contact electrode 710 and the second contact electrode 720 may be simultaneously formed through the same process.
  • the contact electrode material layer 700 ′ (refer to FIG. 20 ) is formed. A portion of the contact electrode material layer 700 ′ (see FIG.
  • 'contact electrode separation process' or 'contact electrode pattern a process'
  • FIG. 3 is a cross-sectional view showing an example taken along the line Q1-Q1' of FIG. 4 is a cross-sectional view showing an example taken along the line Q2-Q2' of FIG. 5 is a cross-sectional view illustrating an example taken along line Q3-Q3' of FIG. 2 .
  • the display device 10 includes a substrate SUB, a circuit element layer CCL disposed on the substrate SUB, an electrode layer 200 disposed on the circuit element layer CCL, A first bank 400 , a step compensation pattern 430 , a second bank 600 , a plurality of light emitting devices ED, a first insulating layer 510 , a second insulating layer 520 , and a third insulating layer ( 530 ) and a light emitting device layer including a contact electrode layer 700 .
  • the substrate SUB may be an insulating substrate.
  • the substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the circuit element layer CCL may be disposed on the substrate SUB.
  • the circuit element layer CCL may include a conductive layer, at least one transistor TR, an insulating layer, and a first voltage line VL1 and a second voltage line VL2 .
  • the lower metal layer BML may be disposed on the substrate SUB.
  • the lower metal layer BML may be a light blocking layer serving to protect the active layer ACT of the transistor TR.
  • the lower metal layer BML may include a material that blocks light.
  • the lower metal layer BML may be formed of an opaque metal material that blocks light transmission.
  • the lower metal layer BML may be disposed to cover at least the channel region of the active layer ACT of the transistor TR from the lower side, and further may be disposed to cover the entire active layer ACT of the transistor TR.
  • the present invention is not limited thereto, and the lower metal layer BML may be omitted.
  • the buffer layer 161 may be disposed on the lower metal layer BML.
  • the buffer layer 161 may be disposed to cover the entire surface of the substrate SUB on which the lower metal layer BML is disposed.
  • the buffer layer 161 may serve to protect the plurality of transistors from moisture penetrating through the substrate SUB, which is vulnerable to moisture permeation.
  • the semiconductor layer is disposed on the buffer layer 161 .
  • the semiconductor layer may include the active layer ACT of the transistor TR. As described above, the active layer ACT of the transistor TR may be disposed to overlap the lower metal layer BML.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • the polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the active layer ACT of the transistor TR may include a doped region doped with an impurity and a channel region therebetween.
  • the semiconductor layer may include an oxide semiconductor.
  • the oxide semiconductor may be, for example, indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium-zinc -Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Zinc Oxide (IGZO), Indium-Gallium-Tin Oxide (IGTO), Indium- Gallium-zinc-tin oxide (Indium-Gallium-Zinc-Tin Oxide, IGZTO) or the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO Indium-zinc -Indium-Zinc-Tin Oxide
  • IGZO Indium-Gallium-Zinc Oxide
  • IGTO Indium- Gallium-zinc-tin oxide
  • Indium-Gallium-Zinc-Tin Oxide IGZTO
  • the gate insulating layer 162 may be disposed on the semiconductor layer.
  • the gate insulating layer 162 may function as a gate insulating layer of each transistor.
  • the gate insulating layer 162 may be formed as a multi-layer in which inorganic layers including at least one of an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy) are alternately stacked.
  • the first conductive layer may be disposed on the gate insulating layer 162 .
  • the first conductive layer may include the gate electrode GE of the transistor TR.
  • the gate electrode GE of the transistor TR may be disposed to overlap the channel region of the active layer ACT of the transistor TR in the third direction DR3 in the thickness direction.
  • the first interlayer insulating layer 163 may be disposed on the first conductive layer.
  • the first interlayer insulating layer 163 may be disposed to cover the gate electrode GE of the transistor TR.
  • the first interlayer insulating layer 163 may function as an insulating layer between the first conductive layer and other layers disposed thereon, and may protect the first conductive layer.
  • the second conductive layer 140 may be disposed on the first interlayer insulating layer 163 .
  • the second conductive layer 140 may include a drain electrode SD1 and a source electrode SD2 of the transistor TR. Although not shown in the drawings, the second conductive layer may further include a data line.
  • the drain electrode SD1 and the source electrode SD2 of the transistor TR pass through a contact hole penetrating the first interlayer insulating layer 163 and the gate insulating layer 162 , respectively, to form an amount of the active layer ACT of the transistor TR. It may be electrically connected to the end region. Also, the drain electrode SD1 may be electrically connected to the lower metal layer BML through another contact hole penetrating the first interlayer insulating layer 163 , the gate insulating layer 162 , and the buffer layer 161 .
  • the second interlayer insulating layer 164 may be disposed on the second conductive layer 140 .
  • the second interlayer insulating layer 164 may function as an insulating layer between the second conductive layer 140 and other layers disposed thereon and may protect the second conductive layer 140 .
  • the third conductive layer 150 may be disposed on the second interlayer insulating layer 164 .
  • the third conductive layer 150 may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • a high potential voltage (or a first power supply voltage) supplied to the transistor TR is applied to the first voltage line VL1 , and a high potential supplied to the first voltage line VL1 is applied to the second voltage line VL2 .
  • a low potential voltage (or a second power voltage) lower than the voltage may be applied.
  • the first voltage line VL1 may be electrically connected to the drain electrode SD1 of the transistor TR through a contact hole penetrating the second interlayer insulating layer 164 .
  • the second voltage line VL2 may be electrically connected to the second electrode 220 through a second electrode contact hole CTS passing through the passivation layer 165 and the via layer 166 to be described later.
  • the second power voltage applied to the second voltage line VL2 may be supplied to the second electrode 220 .
  • An alignment signal necessary for aligning the light emitting device ED may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • the first conductive pattern CDP may be electrically connected to the transistor TR. Although not shown in the drawings, the first conductive pattern CDP may be electrically connected to the source electrode SD2 of the transistor TR through a contact hole penetrating the second interlayer insulating layer 164 . Also, the first conductive pattern CDP may be electrically connected to the first electrode 210 through the first electrode contact hole CTD penetrating the passivation layer 165 and the via layer 166 . The transistor TR may transfer the first power voltage applied from the first voltage line VL1 to the first electrode 210 through the first conductive pattern CDP.
  • the passivation layer 165 may be disposed on the third conductive layer 150 .
  • the passivation layer 165 may be disposed on the third conductive layer 150 to protect the third conductive layer 150 .
  • the via layer 166 may be disposed on the passivation layer 165 .
  • the via layer 166 may perform a surface planarization function.
  • the via layer 166 may include an organic insulating material, for example, an organic material such as polyimide (PI).
  • the buffer layer 161 , the gate insulating layer 162 , the first interlayer insulating layer 163 , the second interlayer insulating layer 164 , and the passivation layer 165 may be formed of alternately stacked inorganic layers.
  • the buffer layer 161 , the gate insulating layer 162 , the first interlayer insulating layer 163 , the second interlayer insulating layer 164 , and the passivation layer 165 may include silicon oxide (SiOx), silicon nitride (Silicon).
  • Nitride, SiNx) and silicon oxynitride may be formed as a double layer stacked with an inorganic layer including at least one, or a multilayer stacked alternately these.
  • the present invention is not limited thereto, and the buffer layer 161 , the gate insulating layer 162 , the first interlayer insulating layer 163 , the second interlayer insulating layer 164 , and the passivation layer 165 include one inorganic layer including the above-described insulating material. may be made of
  • the first conductive layer, the second conductive layer 140 and the third conductive layer 150 are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel ( Ni), neodymium (Nd), and copper (Cu) may be formed as a single layer or multiple layers made of any one or an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the present invention is not limited thereto.
  • the light emitting device layer may be disposed on the via layer 166 .
  • a structure of the light emitting device layer disposed on the circuit device layer CCL will be described with reference to FIGS. 3 to 5 .
  • the first bank 400 may be disposed on the via layer 166 in the emission area EMA.
  • the first bank 400 may have a shape that protrudes in the thickness direction (eg, the third direction DR3 ) of the substrate SUB based on one surface of the via layer 166 .
  • the first sub-bank 410 and the second sub-bank 420 may be directly disposed on one surface of the via layer 166 , respectively.
  • Each of the first sub-bank 410 and the second sub-bank 420 may have a structure that protrudes in the thickness direction of the substrate SUB with respect to the top surface of the via layer 166 .
  • Each of the first sub-bank 410 and the second sub-bank 420 may be formed to have a predetermined height with respect to the top surface of the via layer 166 . In this specification, the height of each member may be measured as a distance from a reference plane such as the top surface of the substrate SUB or the via layer 166 to the top surface (eg, top surface) of each member.
  • the first sub-bank 410 and the second sub-bank 420 may include a top surface and a side surface, respectively.
  • the protruding portions of the first sub-bank 410 and the second sub-bank 420 may have inclined side surfaces.
  • the first sub-bank 410 and the second sub-bank 420 are emitted from the light emitting device ED including inclined side surfaces, respectively, toward the side surfaces of the first sub-bank 410 and the second sub-bank 420 . It may serve to change the traveling direction of the traveling light to an upper direction (eg, a display direction).
  • the first sub-bank 410 and the second sub-bank 420 together with the first electrode 210 and the second electrode 220 serve as a reflective barrier rib that changes the propagation direction of light to a display direction.
  • the first sub-bank 410 and the second sub-bank 420 may be spaced apart from the emission area EMA in the first direction DR1 .
  • a side surface of the first sub-bank 410 and a side surface of the second sub-bank 420 may face each other to be spaced apart from each other.
  • the first sub-bank 410 and the second sub-bank 420 are disposed to face each other and spaced apart from each other in the light emitting area EMA, and are formed to protrude from the top surface of the via layer 166 to form a plurality of light emitting devices ED. It can also serve to provide a space where the
  • the side surface of the first bank 400 is inclined in a linear shape. It is not limited thereto.
  • the side (or outer surface) of the first bank 400 may have a curved semicircle or semielliptical shape. Even in this case, the first bank 400 may have a shape protruding in the third direction DR3 with respect to one surface of the via layer 166 to have a predetermined height.
  • the first bank 400 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • PI polyimide
  • the step compensation pattern 430 may be disposed on the via layer 166 in the sub area SA.
  • the step compensation pattern 430 may be directly disposed on one surface of the via layer 166 .
  • the step compensation pattern 430 may have a shape that protrudes in the thickness direction (eg, the third direction DR3 ) of the substrate SUB with respect to one surface of the via layer 166 .
  • the step compensation pattern 430 may be formed to have a predetermined height with respect to the top surface of the via layer 166 .
  • the step compensation pattern 430 may be formed on the same layer (or level) as the first bank 400 . Also, the step compensation pattern 430 may be substantially the same as or similar to the height of the top surface of the second insulating layer 520 disposed on the light emitting device ED. In this specification, the height of each member may be measured from a reference plane such as the upper surface of the substrate SUB or the via layer 166 . In some embodiments, the step compensation pattern 430 may be formed through the same process as that of the first bank 400 . For example, the step compensation pattern 430 may be patterned and formed through the same process as that of the first bank 400 . In this case, the step compensation pattern 430 may include the same material as the first bank 400 . However, the present invention is not limited thereto, and in some embodiments, the step compensation pattern 430 is formed on the same layer as the first bank 400 , but may be formed through a process separate from the first bank 400 .
  • the step compensation pattern 430 is formed to have substantially the same height as the upper surface of the second insulating layer 520 in the sub area SA, thereby separating the alignment line layer 200 ′ (refer to FIG. 11 ) in the second direction (
  • the alignment line separation process of forming the electrode layer 200 separated for each pixel PX adjacent to DR2) may be performed without an additional mask process.
  • the alignment line layer 200 ′ (refer to FIG. 11 ) is disposed on the step difference compensation pattern 430 in the sub region SA, the alignment line layer 200 ′ in the sub region SA where the alignment line separation process is performed.
  • the step compensation pattern 430 Since the height of this position increases as much as the thickness of the step compensation pattern 430 , it is possible to prevent other members from being damaged by the etchant used in the process of separating the alignment line layer 200 ′.
  • the step compensation pattern 430 is formed to have the same height as the top surface of the second insulating layer 520 in the sub-region SA, in the process of separating the alignment line layer 200 ′, an additional mask process or An additional protective layer that prevents damage to other members may be omitted.
  • the electrode layer 200 may be disposed on the first bank 400 and the step difference compensation pattern 430 .
  • the electrode layer 200 may include a first electrode 210 and a second electrode 220 .
  • the first electrode 210 may extend in the second direction DR2 and may be disposed over the emission area EMA and the sub area SA.
  • the first electrode 210 is disposed on the via layer 166 exposed by the first sub-bank 410 and the first bank 400 in the light-emitting area EMA, and in the sub-region SA, a step compensation pattern ( 430 and the step compensation pattern 430 may be disposed on the exposed via layer 166 .
  • the first electrode 210 may be disposed on the first sub-bank 410 in the emission area EMA to cover an outer surface of the first sub-bank 410 .
  • the first electrode 210 may be disposed on at least an inclined side surface of the first sub-bank 410 in the emission area EMA.
  • the first electrode 210 is disposed to cover one side of the first and second sub-banks 410 and 420 that are spaced apart from each other in the first direction DR1 to cover one side of the display device to display the light emitted from the light emitting device ED. It can be reflected in the display direction of (10).
  • the first electrode 210 may partially cover the outer surface of the step difference compensation pattern 430 in the sub area SA and expose a portion of the upper surface of the step difference compensation pattern 430 .
  • a portion of the upper surface of the step compensation pattern 430 exposed by the first electrode 210 may be a region in which the alignment line separation process of the alignment line layer 200 ′ is performed.
  • the first electrode 210 may be electrically connected to the first conductive pattern CDP through the first electrode contact hole CTD passing through the via layer 166 .
  • the first electrode 210 may contact an upper surface of the first conductive pattern CDP exposed by the first electrode contact hole CTD.
  • the first electrode 210 may be electrically connected to the transistor TR through the first conductive pattern CDP.
  • the second electrode 220 may extend in the second direction DR2 and be disposed over the emission area EMA and the sub area SA.
  • the second electrode 220 is disposed on the via layer 166 exposed by the second sub-bank 420 and the first bank 400 in the light-emitting area EMA, and in the sub-region SA, a step compensation pattern ( 430 and the step compensation pattern 430 may be disposed on the exposed via layer 166 .
  • the second electrode 220 may be disposed on the second sub-bank 420 in the emission area EMA to cover an outer surface of the first sub-bank 410 .
  • the second electrode 220 may be disposed on at least an inclined side surface of the second sub-bank 420 in the emission area EMA.
  • the second electrode 220 is disposed to cover one side of the first and second sub-banks 410 and 420 that are spaced apart from each other in the first direction DR1 to cover one side of the display device to display the light emitted from the light emitting device ED. It can be reflected in the display direction of (10).
  • the second electrode 220 may partially cover the outer surface of the step difference compensation pattern 430 in the sub-region SA and expose a portion of the upper surface of the step difference compensation pattern 430 .
  • a partial region of the upper surface of the step compensation pattern 430 exposed by the second electrode 220 may be a region in which the alignment line separation process of the alignment line layer 200 ′ is performed.
  • the second electrode 220 may be electrically connected to the second voltage line VL2 through the second electrode contact hole CTS passing through the via layer 166 .
  • the second electrode 220 may contact the upper surface of the second voltage line VL2 exposed by the second electrode contact hole CTS.
  • a second power voltage may be applied to the second electrode 220 through the second voltage line VL2 .
  • the drawing illustrates that the second electrode contact hole CTS is disposed to overlap the second bank 600 in the third direction DR3 , the location of the second electrode contact hole CTS is not limited thereto.
  • the first electrode 210 and the second electrode 220 may have a stepped structure reflecting the pattern or shape of the member disposed thereunder.
  • the first electrode 210 and the second electrode 220 may have a stepped structure having a different height for each area.
  • the height of the first electrode 210 and the second electrode 220 disposed on the first bank 400 and the step difference compensation pattern 430 is the first electrode 210 disposed on the via layer 166 . may be higher than the height of
  • the first electrode 210 and the second electrode 220 disposed in each pixel PX respectively extend in the second direction DR2 in plan view, and are disposed on the upper surface of the step difference compensation pattern 430 of the sub area SA.
  • the first electrode 210 and the second electrode 220 of the pixel PX adjacent to each other in the second direction DR2 may be separated from each other.
  • the first electrode 210 and the second electrode 220 may be electrically connected to the light emitting device ED, respectively.
  • the first electrode 210 and the second electrode 220 may be respectively connected to both ends of the light emitting element ED through the first contact electrode 710 and the second contact electrode 720, respectively, and the circuit element layer ( The electric signal applied from the CCL) may be transmitted to the light emitting device ED.
  • the electrode layer 200 may include a conductive material having high reflectivity.
  • the electrode layer 200 is a material having high reflectivity and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), molybdenum (Mo), titanium (Ti), or aluminum (Al), It may be an alloy including nickel (Ni), lanthanum (La), or the like.
  • the electrode layer 200 may reflect light emitted from the light emitting device ED and traveling to the side of the first bank 400 in the display direction of the display device 10 (eg, upward in the drawing).
  • the present invention is not limited thereto, and the electrode layer 200 may further include a transparent conductive material.
  • the electrode layer 200 may include a material such as ITO, IZO, ITZO, or the like.
  • the electrode layer 200 may have a structure in which a transparent conductive material and a metal layer having high reflectivity are stacked in one or more layers, or may be formed as a single layer including them.
  • the electrode layer 200 may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first insulating layer 510 may be disposed on the electrode layer 200 .
  • the first insulating layer 510 may be disposed to cover the electrode layer 200 and the via layer 166 exposed by the electrode layer 200 .
  • the first insulating layer 510 may include an opening penetrating the first insulating layer 510 .
  • the first insulating layer 510 may include a first opening OP1 , a second opening OP2 , and a third opening OP3 spaced apart from each other.
  • the first opening OP1 may be disposed in the emission area EMA.
  • the first opening OP1 may expose a portion of the upper surface of the first electrode 210 in the emission area EMA.
  • the first opening OP1 may not overlap the first bank 400 in the third direction DR3 . Specifically, the first opening OP1 may not overlap the first sub-bank 410 in the third direction DR3 .
  • the first contact electrode 710 may be electrically connected to the first electrode 210 through the first opening OP1 .
  • the first contact electrode 710 may be electrically connected to the first electrode 210 by making contact with the upper surface of the first electrode 210 exposed by the first opening OP1 .
  • the first opening OP1 may be a contact portion through which the first electrode 210 and the first contact electrode 710 contact each other.
  • the second opening OP2 may be spaced apart from the first opening OP1 in the emission area EMA.
  • the second opening OP2 may expose a portion of the upper surface of the second electrode 220 in the emission area EMA.
  • the second opening OP2 may not overlap the first bank 400 in the third direction DR3 .
  • the second opening OP2 may not overlap the second sub-bank 420 in the third direction DR3 .
  • the second contact electrode 720 may be electrically connected to the second electrode 220 through the second opening OP2 .
  • the second contact electrode 720 may be electrically connected to the second electrode 220 by making contact with the upper surface of the second electrode 220 exposed by the second opening OP2 .
  • the second opening OP2 may be a contact portion through which the second electrode 220 and the second contact electrode 720 come into contact.
  • the third opening OP3 may be disposed in the sub area SA.
  • the third opening OP3 may be spaced apart from the first opening OP1 and the second opening OP2 .
  • the third opening OP3 may be formed on the top surface of the step compensation pattern 430 .
  • the third opening OP3 may expose a portion of the upper surface of the step compensation pattern 430 in the sub area SA.
  • a partial region of the step compensation pattern 430 exposed by the third opening OP3 is a region where the first electrode 210 and the second electrode 220 of the pixel PX adjacent in the second direction DR2 are separated. can be overlapped with Accordingly, the third opening OP3 may not overlap the first electrode 210 and the second electrode 220 in the third direction DR3 .
  • the first electrodes 210 of the pixels PXs adjacent in the second direction DR2 are spaced apart from each other with the third opening OP3 therebetween in plan view, and the pixels PX adjacent in the second direction DR2 are disposed therebetween.
  • the second electrodes 220 may be spaced apart from each other with the third opening OP3 interposed therebetween in plan view.
  • the third opening OP3 may be a region in which an alignment line separation process of the alignment line layer 200 ′ for forming the first electrode 210 and the second electrode 220 is performed.
  • the height at which the first opening OP1 and the second opening OP2 are positioned may be substantially equal to each other.
  • a height at which the third opening OP3 is positioned may be different from a height at which the first opening OP1 and the second opening OP2 are positioned.
  • a height at which the third opening OP3 is positioned may be higher than a height at which the first opening OP1 and the second opening OP2 are positioned. Since the third opening OP3 is formed on the upper surface of the step compensation pattern 430 , the height at which the third opening OP3 is positioned is higher than the height at which the first opening OP1 and the second opening OP2 are positioned. It may be as high as the thickness of the pattern 430 .
  • the first insulating layer 510 may serve to protect the electrode layer 200 and insulate the first electrode 210 and the second electrode 220 from each other. Also, the first insulating layer 510 may prevent the plurality of light emitting devices ED disposed on the first insulating layer 510 from being damaged by direct contact with other members thereunder.
  • the first insulating layer 510 may include an inorganic insulating material, but is not limited thereto.
  • the second bank 600 may be disposed on the first insulating layer 510 .
  • the second bank 600 may be arranged in a grid pattern including portions extending in the first direction DR1 and the second direction DR2 in a plan view.
  • the second bank 600 is formed to have a height greater than that of the first bank 400 to separate the regions, so that in the inkjet printing process for aligning the light emitting devices ED during the manufacturing process of the display device 10 , a plurality of the second bank 600 is formed.
  • the ink dispersed in the light emitting device ED may be injected into the light emitting area EMA without being mixed into the adjacent pixels PX.
  • the second bank 600 may include an organic insulating material, for example, polyimide (PI), but is not limited thereto.
  • the plurality of light emitting devices ED may be disposed on the first insulating layer 510 in the emission area EMA.
  • the plurality of light emitting devices ED may be disposed between the first sub-bank 410 and the second sub-bank 420 .
  • the plurality of light emitting devices ED have a first insulating layer between the first sub-bank 410 and the second sub-bank 420 so that both ends thereof are positioned on the first electrode 210 and the second electrode 220 , respectively. It may be disposed on 510 .
  • the second insulating layer 520 may be disposed on the light emitting device ED.
  • a partial region of the second insulating layer 520 is disposed to partially surround the outer surface of the light emitting device ED, and another partial region is disposed on the first insulating layer 510 exposed by the plurality of light emitting devices ED.
  • a partial region of the second insulating layer 520 disposed on the light emitting device ED may be disposed so as not to cover both ends of the light emitting device ED. Accordingly, a width in the first direction DR1 of the second insulating layer 520 may be smaller than a length in the first direction DR1 in the extending direction of the light emitting device ED.
  • a portion of the second insulating layer 520 disposed on the light emitting device ED extends in the second direction DR2 on the first insulating layer 510 in a plan view, so that it is linear or island-shaped in each pixel PX. pattern can be formed.
  • the second insulating layer 520 may serve to protect the light emitting device ED and fix the light emitting device ED during the manufacturing process of the display device 10 .
  • the second insulating layer 520 may be formed by forming the first insulating layer 510 of the plurality of light emitting devices ED in a subsequent process after the alignment of the plurality of light emitting devices ED during the manufacturing process of the display device 10 . ) can play a role in fixing it so that it does not deviate from the phase.
  • the second insulating layer 520 is formed to have a predetermined thickness to separate the contact electrode material layer 700 ′ (refer to FIG. 20 ) to separate the first contact electrode 710 and the second contact electrode (see FIG. 20 ).
  • 720 may be used in a contact electrode separation process. The contact electrode separation process may be performed using a step difference between the contact electrode material layer 700 ′ formed by the second insulating layer 520 .
  • the second insulating layer 520 may include an organic insulating material, for example, an organic material such as polyimide (PI), but is not limited thereto.
  • an organic insulating material for example, an organic material such as polyimide (PI), but is not limited thereto.
  • the third insulating layer 530 may be interposed between the second insulating layer 520 and the first insulating layer 510 or the plurality of light emitting devices ED and the second insulating layer 520 in the light emitting area EMA. have.
  • the third insulating layer 530 may be interposed between the plurality of light emitting devices ED and the second insulating layer 520 or may be interposed between the first insulating layer 510 and the plurality of light emitting devices ED exposed. It may be interposed between the second insulating layers 520 .
  • the third insulating layer 530 is formed before the second insulating layer 520 in the manufacturing process of the display device 10 to protect the light emitting device ED and to provide the light emitting device ED with the first insulating layer ( 510) may serve to fix the phase.
  • the second insulating layer 520 includes an organic insulating material
  • the plurality of light emitting devices ED are aligned in the region between the first electrode 210 and the second electrode 20 by an alignment process. may be separated from the region between the first electrode 210 and the second electrode 20 due to the fluidity of the organic insulating material layer.
  • the plurality of light emitting devices ( ED) may be stably fixed on the first insulating layer 510 in a region between the first electrode 210 and the second electrode 20 . Accordingly, it is possible to prevent separation of the plurality of light emitting devices ED.
  • the third insulating layer 530 may be formed through the same mask process as that of the second insulating layer 520 . Accordingly, the pattern of the third insulating layer 530 may be substantially similar to the pattern of the second insulating layer 520 .
  • the third insulating material layer is completely coated on the plurality of light emitting devices ED and the first insulating layer 510 , and is formed on the third insulating material layer through a mask process. After forming the patterned second insulating layer 520 disposed on can do. Accordingly, the third insulating layer 530 may have a pattern substantially similar to the pattern of the second insulating layer 520 .
  • the contact electrode layer 700 may be disposed in the emission area EAM.
  • the contact electrode layer 700 may be disposed on the second insulating layer 520 .
  • the contact electrode layer 700 may include a first contact electrode 710 and a second contact electrode 720 spaced apart from each other.
  • the first contact electrode 710 may be disposed on the first electrode 210 .
  • a portion of the first contact electrode 710 may be disposed between the first sub-bank 410 and the second insulating layer 520 that are spaced apart from each other and face each other.
  • the first contact electrode 710 may be disposed to cover each side of the first sub-bank 410 and the second insulating layer 520 that are spaced apart from each other, and cover one end of the light emitting device ED.
  • the first contact electrode 710 is disposed on a side surface of the first sub-bank 410 opposite to one end of the light emitting device ED in cross-section, and extends toward the light emitting device ED. It may be arranged to cover one end of the. In addition, the first contact electrode 710 extends from one end of the light emitting device ED toward the second insulating layer 520 and faces the second insulating layer 520 and the third insulating layer 520 spaced apart from the first sub-bank 410 . It may be disposed on the side surface of the insulating layer 530 .
  • the first contact electrode 710 may be disposed on the side surface of the first sub-bank 410 , but may not be disposed on the top surface of the first sub-bank 410 . Also, the first contact electrode 710 may be disposed on the side surface of the second insulating layer 520 , but may not be disposed on the top surface of the second insulating layer 520 .
  • Another portion of the first contact electrode 710 may be in contact with an upper surface of the first electrode 210 exposed by the first opening OP1 .
  • the first contact electrode 710 may be electrically connected to the first electrode 210 through the first opening OP1 .
  • the second contact electrode 720 may be spaced apart from the first contact electrode 710 .
  • the second contact electrode 720 may be spaced apart from the first contact electrode 710 with the second insulating layer 520 and the third insulating layer 530 interposed therebetween.
  • the second contact electrode 720 may be disposed on the second electrode 220 .
  • a portion of the second contact electrode 720 may be disposed between the second sub-bank 420 and the second insulating layer 520 that are spaced apart from each other and face each other.
  • the second contact electrode 720 may be disposed to cover each side of the second sub-bank 420 and the second insulating layer 520 that are spaced apart from each other, and cover the other end of the light emitting device ED.
  • the second contact electrode 720 is disposed on the side surface of the second sub-bank 420 opposite to the other end of the light emitting device ED in cross-section, and extends toward the light emitting device ED. It may be arranged to cover the other end of the. In addition, the second contact electrode 720 extends from the other end of the light emitting device ED toward the second insulating layer 520 to be spaced apart from and opposed to the second sub-bank 420 . It may be disposed on a side surface of the third insulating layer 530 .
  • the second contact electrode 720 may be disposed on the side surface of the second sub-bank 420 , but may not be disposed on the top surface of the second sub-bank 420 . Also, the second contact electrode 720 may be disposed on the side surface of the second insulating layer 520 , but may not be disposed on the top surface of the second insulating layer 520 .
  • Another portion of the second contact electrode 720 may contact the upper surface of the second electrode 220 exposed by the second opening OP2 .
  • the second contact electrode 720 may be electrically connected to the second electrode 220 through the second opening OP2 .
  • the first contact electrode 710 is in contact with the first electrode 210 through the first opening OP1 and is connected to one end of the light emitting device ED exposed by the second and third insulating layers 520 and 530 . can be contacted
  • the first contact electrode 710 may serve to electrically connect the light emitting device ED and the first electrode 210 by making contact with one end of the light emitting device ED and the first electrode 210 , respectively.
  • the second contact electrode 720 is in contact with the second electrode 220 through the second opening OP2 , and the second and third insulating layers 520 and 530 are exposed to the other side of the light emitting device ED. end may be in contact.
  • the second contact electrode 720 may serve to electrically connect the light emitting device ED and the second electrode 220 by contacting the other end of the light emitting device ED and the second electrode 220 , respectively. .
  • the first contact electrode 710 and the second contact electrode 720 may include the same material.
  • each of the first contact electrode 710 and the second contact electrode 720 may include a conductive material.
  • the first contact electrode 710 and the second contact electrode 720 may include ITO, IZO, ITZO, aluminum (Al), or the like.
  • each of the first contact electrode 710 and the second contact electrode 720 may include a transparent conductive material. Since the first contact electrode 710 and the second contact electrode 720 each include a transparent conductive material, the light emitted from the light emitting device ED passes through the first contact electrode 710 and the second contact electrode 720 . It may pass through and proceed toward the first electrode 210 and the second electrode 220 , and may be reflected from the surfaces of the first electrode 210 and the second electrode 220 .
  • the first contact electrode 710 and the second contact electrode 720 may include the same material and may be formed of the same layer.
  • the first contact electrode 710 and the second contact electrode 720 may be simultaneously formed through the same process.
  • FIG. 6 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED is a particle type device, and may have a rod or cylindrical shape having a predetermined aspect ratio.
  • the length of the light emitting device ED is greater than the diameter of the light emitting device ED, and the aspect ratio may be 6:5 to 100:1, but is not limited thereto.
  • the light emitting device ED may have a size of a nano-meter scale (1 nm or more and less than 1 ⁇ m) to a micro-meter scale (1 ⁇ m or more and less than 1 mm).
  • the light emitting device ED may have both a diameter and a length of a nanometer scale, or both of the light emitting device ED may have a size of a micrometer scale.
  • the diameter of the light emitting device ED may have a size on a nanometer scale, while the length of the light emitting device ED may have a size on a micrometer scale.
  • some of the light emitting devices ED have dimensions on the nanometer scale in diameter and/or length, while some of the light emitting devices ED have dimensions on the micrometer scale in diameter and/or length. may be
  • the light emitting device ED may be an inorganic light emitting diode.
  • the inorganic light emitting diode may include a semiconductor layer.
  • the inorganic light emitting diode may include a first conductivity type (eg, n-type) semiconductor layer, a second conductivity type (eg, p-type) semiconductor layer, and an active semiconductor layer interposed therebetween.
  • the active semiconductor layer receives holes and electrons from the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, respectively, and the holes and electrons reaching the active semiconductor layer may combine with each other to emit light.
  • the above-described semiconductor layers may be sequentially stacked along the longitudinal direction of the light emitting device ED.
  • the light emitting device ED may include a first semiconductor layer 31 , a device active layer 33 , and a second semiconductor layer 32 sequentially stacked in a longitudinal direction.
  • the first semiconductor layer 31 , the device active layer 33 , and the second semiconductor layer 32 may be the above-described first conductivity type semiconductor layer, active semiconductor layer, and second conductivity type semiconductor layer, respectively.
  • the first semiconductor layer 31 may be doped with a dopant of a first conductivity type.
  • the first conductivity type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 31 may be n-GaN doped with n-type Si.
  • the second semiconductor layer 32 may be disposed to be spaced apart from the first semiconductor layer 31 with the device active layer 33 interposed therebetween.
  • the second semiconductor layer 32 may be doped with a second conductivity type dopant such as Mg, Zn, Ca, Se, or Ba.
  • the second semiconductor layer 32 may be p-GaN doped with p-type Mg.
  • the device active layer 33 may include a material having a single or multiple quantum well structure. As described above, the device active layer 33 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the device active layer 33 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, depending on the wavelength band of the emitted light. It may also include other Group 3 to 5 semiconductor materials.
  • Light emitted from the device active layer 33 may be emitted not only from the longitudinal outer surface of the light emitting device ED, but also from both sides.
  • the light emitted from the device active layer 33 is not limited in one direction.
  • the light emitting device ED may further include a device electrode layer 37 disposed on the second semiconductor layer 32 .
  • the device electrode layer 37 may contact the second semiconductor layer 32 .
  • the device electrode layer 37 may be an ohmic contact electrode, but is not limited thereto, and may be a Schottky contact electrode.
  • the device electrode layer 37 is formed with the second It may be disposed between the semiconductor layer 32 and the electrode to reduce resistance.
  • the device electrode layer 37 includes aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin- (ITZO).
  • Zinc Oxide may include at least any one of.
  • the device electrode layer 37 may include a semiconductor material doped with n-type or p-type.
  • the light emitting device ED may further include a device insulating layer 38 surrounding the outer peripheral surface of the first semiconductor layer 31 , the second semiconductor layer 32 , the device active layer 33 , and/or the device electrode layer 37 . .
  • the device insulating layer 38 may be disposed to surround at least an outer surface of the device active layer 33 , and may extend in one direction in which the light emitting device ED extends.
  • the device insulating layer 38 may function to protect the members.
  • the device insulating layer 38 may be made of materials having insulating properties to prevent an electrical short that may occur when the device active layer 33 directly contacts an electrode through which an electrical signal is transmitted to the light emitting device ED.
  • the device insulating film 38 protects the outer peripheral surfaces of the first and second semiconductor layers 31 and 32 including the device active layer 33 , a decrease in luminous efficiency can be prevented.
  • FIG. 7 is an enlarged cross-sectional view illustrating an example of the display device of FIG. 5 .
  • the light emitting device ED may be disposed such that the extending direction of the light emitting device ED is parallel to the upper surface of the substrate SUB (or the via layer 166 ).
  • the semiconductor layers included in the light emitting device ED may be sequentially disposed along a direction parallel to the top surface of the substrate SUB.
  • the first semiconductor layer 31 , the device active layer 33 , and the second semiconductor layer 32 of the light emitting device ED may be sequentially disposed parallel to the top surface of the via layer 166 .
  • the first semiconductor layer 31 , the device active layer 33 , the second semiconductor layer 32 , and the device electrode layer 37 are the top surface of the via layer 166 in cross-section crossing both ends. and may be sequentially formed in a horizontal direction.
  • the light emitting element ED may be disposed such that one end is placed on the first electrode 210 and the other end is placed on the second electrode 220 .
  • the second semiconductor layer 32 and/or the device electrode layer 37 are positioned at one end of the light emitting device ED placed on the first electrode 210 , and the light emitting device ED disposed on the second electrode 220 .
  • the other end of the first semiconductor layer 31 may be located.
  • the present invention is not limited thereto, and the first semiconductor layer 31 is positioned at one end of the light emitting device ED, and the second semiconductor layer 32 and/or the device electrode layer 37 is disposed at the other end of the light emitting device ED. This may be located
  • a chemical mechanical planarization (CMP) process may be used to form the first contact electrode 710 and the second contact electrode 720 during the manufacturing process of the display device 10 .
  • a chemical mechanical planarization (CMP) process is used to form the first contact electrode 710 and the second contact electrode 720 , but in order to omit an additional mask process in the alignment line separation process, the first bank (400), the step compensation pattern 430, and the relative height relationship of the respective upper surfaces of the second insulating layer 520 needs to be designed.
  • the relationship between their heights will be described.
  • the height h1 of the first sub-bank 410 and the height h2 of the second sub-bank 420 may be the same.
  • the height h3 of the step compensation pattern 430 may be the same as the height h1 of the first sub-bank 410 and the height h2 of the second sub-bank 420 .
  • the present invention is not limited thereto, and the height h3 of the step compensation pattern 430 may be higher than the height h1 of the first sub-bank 410 and the height h2 of the second sub-bank 420 .
  • the height dc of the top surface of the second insulating layer 520 disposed on the light emitting device ED is the height da1 of the top surface of the first insulating layer 510 disposed on the top surface of the first sub-bank 410 .
  • the height dc of the top surface of the second insulating layer 520 disposed on the light emitting device ED is the height da2 of the top surface of the first insulating layer 510 disposed on the top surface of the second sub-bank 420 .
  • the height dc of the top surface of the second insulating layer 520 disposed on the light emitting device ED is substantially equal to the height da3 of the top surface of the first insulating layer 510 disposed on the step compensation pattern 430 .
  • the height dc of the top surface of the second insulating layer 520 disposed on the light emitting device ED may be the height dc of the first insulating layer 510 disposed on the top surface of the first sub-bank 410 .
  • ) may be higher than the height da1 of the upper surface and the height da2 of the upper surface of the first insulating layer 510 disposed on the upper surface of the second sub-bank 420 .
  • the height h3 of the step compensation pattern 430 may be similar to the height dc of the upper surface of the second insulating layer 520 .
  • the height h3 of the step compensation pattern 430 is the same as the height h1 of the first sub-bank 410 and the height h2 of the second sub-bank 420 , and the second insulating layer 520 . Although it is shown that it is lower than the height (dc) of the upper surface of the, it is not limited thereto.
  • the height h3 of the step compensation pattern 430 is higher than the height h1 of the first sub-bank 410 and the height h2 of the second sub-bank 420 , but It may be equal to the height (dc).
  • the height at which one end of the first contact electrode 710 and the second contact electrode 720 disposed on the side surface of the second insulating layer 520 are positioned may be the same. Specifically, the height at which one end of the first contact electrode 710 disposed on one side of the second insulating layer 520 is positioned is the second contact electrode disposed on the other side of the second insulating layer 520 ( 720) may be the same as the height at which one end is located. Also, a height at which the other end of the first contact electrode 710 disposed on the side surface of the first sub-bank 410 is positioned may be the same as a height at which one end of the first contact electrode 710 is positioned.
  • a height at which the other end of the second contact electrode 720 disposed on the side surface of the second sub-bank 420 is positioned may be the same as a height at which one end of the second contact electrode 720 is positioned.
  • the shapes of the first contact electrode 710 and the second contact electrode 720 having both ends positioned at the same height are formed in a contact electrode separation process of removing a portion of the contact electrode material layer 700 ′.
  • the step compensation pattern 430 having a predetermined thickness is formed so that the height of the top surface of the second insulating layer 520 and the height of the top surface of the step compensation pattern 430 are the same or similar to each other in the sub-region SA.
  • the alignment line layer 200 ′ may be disposed on the step compensation pattern 430 . Accordingly, a partial region of the alignment line layer 200 ′ on which the alignment line separation process is performed is positioned as much as the thickness of the step difference compensation pattern 430 on the first contact electrode 710 and the second contact electrode 720 .
  • the alignment line layer 200 ′ may be exposed through the third opening OP3 even when a chemical mechanical planarization (CMP) process for forming the alignment line layer 200 ′ is performed. Accordingly, since an additional mask process for the alignment line separation process is unnecessary, the manufacturing process efficiency of the display device 10 may be improved.
  • CMP chemical mechanical planarization
  • FIGS. 8 to 28 are plan views and cross-sectional views for each process step of the method of manufacturing the display device of FIG. 5 .
  • FIGS. 8 to 28 explaining a method of manufacturing the display device 10 the process of forming the substrate SUB and the circuit element layer CCL disposed on the substrate SUB is omitted and the circuit element layer CCL ), the manufacturing process of the light emitting device layer formed on the via layer 166 will be mainly described.
  • the planar structure and cross-sectional structure of the display device 10 shown in FIGS. 8 to 28 are views illustrating the planar structure of the display device 10 of FIG. 2 and an example taken along line Q3-Q3′ of FIG. 2 .
  • FIG. 9 is a cross-sectional view taken along the line Ia-Ia' of FIG. 8
  • FIG. 11 is a cross-sectional view taken along the line Ib-Ib' of FIG. 8
  • FIG. 13 is a cross-sectional view taken along the line Ic-Ic' of FIG. 12
  • Fig. 15 is a cross-sectional view taken along the line Id-Id' of Fig. 14
  • Fig. 17 is a cross-sectional view taken along the line Ie-Ie' of Fig. 16
  • Fig. 19 is a cross-sectional view taken along the line If-If' of Fig.
  • FIGS. 18 21 is a cross-sectional view taken along the line Ig-Ig' of FIG. 20
  • FIGS. 23 to 25 are cross-sectional views taken along the line Ih-Ih' of FIG. 22
  • FIGS. 27 and 28 are FIG. 26 They are cross-sectional views taken along the line Ii-Ii'.
  • the patterned first bank 400 and the step compensation pattern 430 are formed on the via layer 166 .
  • Heights h1 and h2 of patterned sub-banks included in the first bank 400 may be equal to each other.
  • the heights h1 and h2 of the first bank 400 and the height h3 of the step compensation pattern 430 may be the same. Accordingly, the height h1 of the first sub-bank 410 , the height h2 of the second sub-bank 420 , and the height h3 of the step compensation pattern 430 may be the same.
  • the patterned first bank 400 and the step difference compensation pattern 430 may be formed through the same process.
  • the first bank 400 and the step difference compensation pattern 430 may include an organic insulating material.
  • the patterned first bank 400 and the step difference compensation pattern 430 may be formed through exposure and development after applying the first organic material layer on the via layer 166 .
  • Each height of the patterned first bank 400 and the step difference compensation pattern 430 formed through the same process may be the same.
  • the patterned first bank 400 and the step compensation pattern 430 may be formed through other processes.
  • a patterned alignment line layer 200 ′ is formed on the patterned first bank 400 and the step compensation pattern 430 .
  • An alignment signal for aligning the plurality of light emitting devices ED may be applied to the alignment line layer 200 ′.
  • An alignment signal may be applied to the alignment line layer 200 ′, and an electric field may be formed on a plurality of alignment lines included in the alignment line layer 200 ′.
  • the patterned alignment line layer 200 ′ may include a plurality of alignment lines spaced apart from each other.
  • the alignment line layer 200 ′ may include a first alignment line 210 ′ and a second alignment line 220 ′.
  • the first alignment line 210 ′ and the second alignment line 220 ′ may extend along the second direction DR2 and may be spaced apart from each other in the first direction DR1 .
  • the first alignment line 210 ′ and the second alignment line 220 ′ may be disposed in each column of the pixel PX.
  • first alignment line 210 ′ and the second alignment line 220 ′ are disposed in the pixels PX located in the same column, and different first alignment lines 210 ′ and the second alignment line 220 ′ are disposed in the pixels PX located in different columns.
  • An alignment line 210 ′ and a second alignment line 220 ′ may be disposed.
  • the first alignment line 210 ′ is disposed on the first sub bank 410 in the emission area EMA, extends in the second direction DR2 , and is formed on the step difference compensation pattern 430 in the sub area SA. can be placed.
  • the second alignment line 220 ′ is disposed on the second sub bank 420 in the emission area EMA, extends in the second direction DR2 , and is formed on the step difference compensation pattern 430 in the sub area SA. can be placed.
  • the first alignment line 210 ′ and the second alignment line 220 ′ may be disposed to be spaced apart from each other in the first direction DR1 .
  • the first alignment line 210 ′ and the second alignment line 220 ′ are formed on the via layer 166 exposed by the first sub-bank 410 and the second sub-bank 420 . They may be spaced apart from each other in the direction DR1 .
  • the first alignment line 210 ′ and the second alignment line 220 ′ may be spaced apart from each other in the first direction DR1 on the step compensation pattern 430 .
  • the first alignment line 210 ′ and the second alignment line 220 ′ correspond to the first electrode 210 and the second electrode 220 described above, and extend in the second direction DR2 in the second direction ( DR2) to the neighboring pixel PX.
  • the alignment line layer 200 ′ may be formed to have substantially the same thickness on the patterned first bank 400 , the step difference compensation pattern 430 , and the via layer 166 . Accordingly, the alignment line layer 200 ′ may have a surface shape reflecting the lower step. The alignment line layer 200 ′ may have a different height for each region. The height of the alignment line layer 200 ′ may be measured as a distance from a reference plane such as the top surface of the substrate SUB or the via layer 166 to the top surface or surface of the alignment line layer 200 ′.
  • the alignment line layer 200 ′ formed on the first sub-bank 410 , the second sub-bank 420 , and the step compensation pattern 430 has a first height and is formed on the top surface of the via layer 166 .
  • the formed alignment line layer 200 ′ may have a second height lower than the first height.
  • the alignment line layer 200 ′ disposed in the sub area SA is higher than the alignment line layer 200 ′ disposed on the upper surface of the via layer 166 , h3 of the height of the step compensation pattern 430 , see FIG. 9 . ) can be located at the top.
  • the patterned alignment line layer 200 ′ may be formed by a mask process.
  • the first bank 400 , the step compensation pattern 430 , and the alignment line material layer on the via layer 166 exposed by the first bank 400 and the step compensation pattern 430 are formed over the entire surface.
  • the material layer for the alignment line may include the same material as the material included in the electrode layer 200 described above.
  • the alignment line material layer is a first electrode contact hole CTD and a second electrode penetrating the via layer 166 and the passivation layer 165 . It may be deposited to the inside of the contact hole CTS and may be connected to the lower first conductive pattern CDP and the second voltage line VL2 .
  • a photoresist layer is applied on the alignment line material layer, a photoresist pattern is formed through exposure and development, and then the alignment line material layer is etched using this as an etching mask. Thereafter, the photoresist pattern is removed through a strip or ashing process to form a patterned alignment line layer 200 ′ as shown in FIGS. 10 and 11 .
  • a first insulating layer 510 is formed on the via layer 166 on which the alignment line layer 200 ′ is formed.
  • the first insulating layer 510 is formed by completely stacking a material layer for the first insulating layer on the via layer 166 on which the alignment line layer 200' is formed, and etching a part of the material layer for the first insulating layer to form an alignment line. It may be formed by forming the openings OP1 , OP2 , and OP3 exposing a portion of the layer 200 ′.
  • the openings OP1 , OP2 , and OP3 may include a first opening OP1 , a second opening OP2 , and a third opening OP3 spaced apart from each other as described above.
  • the first opening OP1 exposes a portion of the first alignment line 210 ′ in the emission area EMA
  • the second opening OP2 exposes a portion of the second alignment line 220 ′ in the emission area EMA
  • the third opening OP3 may expose a portion of the first alignment line 210 ′ and the second alignment line 220 ′ in the sub area SA.
  • the first opening OP1 does not overlap the first bank 400 (or the first sub-bank 410 ) in the third direction DR3
  • the second opening OP2 has the first bank 400 (or The second sub-bank 420) and the third direction DR3 may be non-overlapping.
  • the third opening OP3 may overlap the step compensation pattern 430 in the third direction DR3 .
  • the third opening OP3 may overlap the top surface of the step compensation pattern 430 in the third direction DR3 to expose a portion of the top surface of the step compensation pattern 430 .
  • the cross-sectional heights of the first to third openings OP1 , OP2 , and OP3 exposing a portion of the alignment line layer 200 ′ depend on regions in which the first to third openings OP1 , OP2 and OP3 are formed. may be different.
  • the heights of the first opening OP1 and the second opening OP2 formed in the light emitting area EMA may be lower than the height of the third opening OP3 formed in the sub area SA. Accordingly, the height of the alignment line layer 200 ′ exposed by the first opening OP1 and the second opening OP2 may be different from the height of the alignment line layer 200 ′ exposed by the third opening OP3 . .
  • the first opening OP1 and the second opening OP2 are the alignment line layers 200 ′ formed on the top surface of the via layer 166 exposed by the first bank 400 in the emission area EMA. A portion is exposed, and the third opening OP3 may expose a portion of the alignment line layer 200 ′ formed on the upper surface of the step compensation pattern 430 in the sub area SA. Accordingly, the height of the alignment line layer 200 ′ exposed by the first opening OP1 and the second opening OP2 may be lower than the height of the alignment line layer 200 ′ exposed by the third opening OP3 .
  • the plurality of openings OP1 , OP2 , and OP3 included in the first insulating layer 510 may be formed by a mask process. For example, a material layer for the first insulating layer is entirely deposited on the via layer 166 on which the alignment line layer 200 ′ is formed. Next, a photoresist pattern exposing a portion of the alignment line layer 200 ′ is formed on the material layer for the first insulating layer, and the material layer for the first insulating layer is etched using this as an etching mask, as shown in FIGS. 12 and 13 . As illustrated, first to third openings OP1 , OP2 , and OP3 exposing a portion of the alignment line layer 200 ′ are formed.
  • a patterned second bank 600 is formed on the first insulating layer 510 .
  • the second bank 600 may include an organic insulating material.
  • the patterned second bank 600 may be formed through exposure and development after applying a second organic material layer on the first insulating layer 510 .
  • the second bank 600 may be formed along the boundary of the pixel PX, and may be formed along the boundary between the emission area EMA and the sub area SA in the pixel PX.
  • the second bank 600 is formed along the boundary between the pixel PX, the light emitting area EMA, and the sub area SA, and the light emitting area EMA and the sub area SA are formed with the second bank ( 600) can be defined.
  • the second bank 600 may expose the first bank 400 in the emission area EMA and expose the step difference compensation pattern 430 in the sub area SA.
  • the second bank 600 is formed to have a height greater than that of the first bank 400 and the step compensation pattern 430 , and the light emitting device ED, which will be described later by dividing the light emitting area EMA and the sub area SA, is described below. ), the ink in which the plurality of light emitting devices ED are dispersed may not be mixed into the adjacent pixels PX in the inkjet printing process for aligning them, but may be sprayed into the light emitting area EMA.
  • a plurality of light emitting devices ED are disposed on the alignment line layer 200 ′ in the light emitting area EMA.
  • the plurality of light emitting devices ED may be disposed between sub-banks in the light emitting area EMA.
  • the plurality of light emitting devices ED may be disposed between the first sub-bank 410 and the second sub-bank 420 .
  • the light emitting device ED may have a shape extending in one direction, and the plurality of light emitting devices ED may have one end of the first alignment line 210 disposed on the first sub-bank 410 . '), and the other end of the first alignment line 210' and the second alignment line 220' are arranged on the second alignment line 220' arranged on the second sub-bank 420. can be placed between them.
  • the process of disposing the plurality of light emitting devices ED includes spraying ink in which the plurality of light emitting devices ED are dispersed to the light emitting area EMA, and applying an alignment signal to the alignment line layer 200 ′. It may include aligning the light emitting device ED on the alignment line layer 200 ′. Specifically, the plurality of light emitting devices ED may be sprayed onto the alignment line layer 200 ′ disposed in the light emitting area EMA while being dispersed in the ink. In an exemplary embodiment, the plurality of light emitting devices ED may be prepared in a dispersed state in ink, and may be sprayed onto the alignment line layer 200 ′ through a printing process using an inkjet printing apparatus. Ink injected using the inkjet printing apparatus may be seated on the first insulating layer 510 in the light emitting area EMA surrounded by the second bank 600 .
  • an alignment signal may be applied to the alignment line layer 200 ′.
  • a first alignment signal may be applied to the first alignment line 210 ′
  • a second alignment signal may be applied to the second alignment line 220 ′.
  • the first alignment signal and the second alignment signal are applied to the first alignment line 210' and the second alignment line 220', respectively, between the first alignment line 210' and the second alignment line 220'
  • An electric field may be generated.
  • the light emitting device ED dispersed in the ink may receive a dielectrophoretic force by an electric field generated between the first alignment line 210 ′ and the second alignment line 220 ′, and by the dielectrophoretic force
  • the plurality of light emitting devices ED may be aligned so that both ends are positioned on the first alignment line 210 ′ and the second alignment line 220 ′ on the first insulating layer 510 while the orientation direction and position are changed. have.
  • the first alignment line 210 ′ and the second alignment line 220 ′ may extend along the second direction DR2 to span the plurality of pixels PX arranged in the same column.
  • the plurality of pixels PX disposed in the same column may have the same An alignment signal may be applied. Accordingly, the same alignment signal is applied through the first alignment line 210 ′ and the second alignment line 220 ′ without applying an alignment signal for aligning the plurality of light emitting devices ED to each pixel PX.
  • the alignment process of the light emitting devices ED of the plurality of pixels PX arranged in the same column may be performed.
  • a patterned second insulating layer 520 and a third insulating layer 530 are formed on the light emitting device ED.
  • Forming the patterned second insulating layer 520 and the third insulating layer 530 is a step of applying a third insulating material layer on the first insulating layer 510 on which the light emitting device ED is disposed. , forming a patterned second insulating layer 520 on the third insulating material layer, and removing a portion of the third insulating material layer using the patterned second insulating layer 520 as a mask to form a patterned third insulating layer 530 .
  • the third insulating material layer may include an inorganic insulating material
  • the second insulating material layer may include an organic insulating material.
  • a third insulating material layer including an inorganic insulating material is formed before the patterned second insulating layer 520 to cover the light emitting device ED, and the patterned second insulating layer 520 including an organic insulating material is formed.
  • a third insulating material layer including an inorganic insulating material may be coated on the first insulating layer 510 on which the light emitting device ED is disposed.
  • a patterned second insulating layer 520 is formed through exposure and development.
  • a patterned third insulating layer 530 is formed through an etching process of removing a portion of the third insulating material layer using the patterned second insulating layer 520 as a mask.
  • the pattern of the second insulating layer 520 and the pattern of the third insulating layer 530 are They may have a substantially similar pattern.
  • the second insulating layer 520 and the third insulating layer 530 have the height dc of the top surface of the second insulating layer 520 on the top surface of the first bank 400 and the top surface of the step compensation pattern 430 . It may be formed to be the same as the heights da1 , da2 , and da3 of the top surface of the first insulating layer 510 .
  • the thickness of the second insulating layer 520 and the third insulating layer 530 is the height dc of the top surface of the second insulating layer 520 is the top surface of the first bank 400 and the step compensation pattern ( The heights da1, da2, and da3 of the top surface of the first insulating layer 510 disposed on the top surface of the 430 may be adjusted within the same or similar range.
  • a patterned contact electrode material layer 700 ′ and a stopper ST are formed.
  • the patterned contact electrode material layer 700 ′ may be disposed in the light emitting area EMA.
  • the patterned contact electrode material layer 700 ′ may be formed to completely cover the first bank 400 , the plurality of light emitting devices ED, and the second insulating layer 520 .
  • the patterned contact electrode material layer 700 ′ may be disposed on the first insulating layer 510 in a region overlapping the side and top surfaces of the first bank 400 .
  • the patterned contact electrode material layer 700 ′ may cover both ends of the light emitting device ED exposed by the second insulating layer 520 .
  • the patterned contact electrode material layer 700 ′ may completely cover side surfaces and top surfaces of the second insulating layer 520 .
  • the patterned contact electrode material layer 700 ′ may be formed in one pattern to completely cover outer surfaces of the light emitting device ED and the second insulating layer 520 of the first bank 400 . .
  • the patterned contact electrode material layer 700 ′ may form an island-like pattern in the emission area EMA.
  • the patterned contact electrode material layer 700 ′ is disposed on the first insulating layer 510 to the inside of the first opening OP1 and the second opening OP2 passing through the first insulating layer 510 . It may be deposited to contact the lower first alignment line 210 ′ and the second alignment line 220 ′.
  • the stopper ST may be disposed in the sub area SA.
  • the stopper ST may be disposed on the upper surface of the step compensation pattern 430 .
  • the stopper ST may overlap the third opening OP3 .
  • the stopper ST may function as a polishing stop layer in a chemical mechanical polishing (CMP) process to be described later.
  • CMP chemical mechanical polishing
  • the patterned contact electrode material layer 700 ′ and the stopper ST may be formed by a mask process.
  • a material layer for a contact electrode is entirely deposited on the first insulating layer 510 on which the second insulating layer 520 and the light emitting device ED are formed.
  • the material layer for the contact electrode may include the same material as the contact electrode layer 700 described above.
  • the material layer 700 ′ for the contact electrode is deposited to the inside of the first opening OP1 and the second opening OP2 penetrating the first insulating layer 510 , so that the lower It may be connected to the first alignment line 210 ′ and the second alignment line 220 ′.
  • a photoresist layer is applied on the material layer for the contact electrode, a photoresist pattern is formed through exposure and development, and the material layer for the contact electrode is etched using this as an etching mask. Thereafter, the photoresist pattern is removed through a strip or ashing process to form a patterned contact electrode material layer 700 ′ and a stopper ST as shown in FIGS. 20 and 21 .
  • a portion of the material layer 700 ′ for a contact electrode is removed to form a first contact electrode 710 and a second contact electrode 720 spaced apart from each other.
  • Forming the first contact electrode 710 and the second contact electrode 720 spaced apart from each other may include applying a photoresist layer PR1 on the contact electrode material layer 700 ′ (see FIG. 23 ). , forming a photoresist pattern PR2 exposing a portion of the upper surface of the contact electrode material layer 700' by removing a portion of the photoresist layer PR1 through a chemical mechanical polishing (CMP) process (FIG. 24) reference), and removing a portion of the contact electrode material layer 700 ′ and the stopper ST using the photoresist pattern PR2 as an etching mask.
  • CMP chemical mechanical polishing
  • a photoresist layer PR1 is applied on the contact electrode material layer 700 ′.
  • the photoresist layer PR1 may be entirely coated on the contact electrode material layer 700 ′.
  • the photoresist layer PR1 may include a material different from that of the contact electrode material layer 700 ′.
  • the photoresist layer PR1 may include an organic material.
  • a photoresist pattern exposing a portion of the upper surface of the material layer 700 ′ for a contact electrode by removing a portion of the photoresist layer PR1 through a chemical mechanical polishing (CMP) process. (PR2) is formed.
  • the contact electrode material layer 700 ′ and the stopper ST may function as a polishing stop layer in the chemical mechanical polishing (CMP) process. Accordingly, through this chemical mechanical polishing (CMP) process, the photoresist layer PR1 may be polished until the contact electrode material layer 700 ′ and the top surface of the stopper ST are exposed. For example, the upper surface 700 ′ of the contact electrode material layer 700 ′ disposed on the upper surface of the first bank 400 using the contact electrode material layer 700 ′ and the stopper ST as a polishing stop layer.
  • _US and a chemical mechanical polishing (CMP) process may be performed until the top surface ST_US of the stopper ST formed on the top surface of the step compensation pattern 430 is exposed.
  • the photoresist layer PR1 is polished by the chemical mechanical polishing (CMP) process, so that the contact electrode material layer (PR2_US) is disposed on the top surface of the photoresist pattern PR2 and the top surface of the first bank 400 ( 700 ′), the upper surface 700 ′_US of the contact electrode material layer 700 ′ disposed on the upper surface of the second insulating layer 520 , and the upper surface of the step compensation pattern 430 .
  • the upper surface ST_US of the stopper ST formed thereon may be located on the same plane.
  • a portion of the second bank 600 is also polished through the chemical mechanical polishing (CMP) process, so that the upper surface of the second bank 600 and the upper surface PR2_US of the photoresist pattern PR2 are used. These can be located on the same plane.
  • CMP chemical mechanical polishing
  • CMP chemical mechanical polishing
  • a portion of the contact electrode material layer 700 ′ and the stopper ST are removed using the photoresist pattern PR2 as an etching mask. Through this process, a partial region of the contact electrode material layer 700 ′ and the stopper 700 ′ formed at the same height may be removed.
  • a partial region of the contact electrode material layer 700 ′ overlapping the upper surface of the , and the stopper ST overlapping the upper surface of the step compensation pattern 430 may be removed. Accordingly, through this process, a portion of the contact electrode material layer 700 ′ formed on the second insulating layer 520 is removed to form the first contact electrode 710 and the second contact electrode 720 spaced apart from each other.
  • the stopper ST exposed by the photoresist pattern PR2 may be removed from the sub area SA to partially expose the alignment line layer 200 ′ through the third opening OP3 .
  • a disconnection process of the first alignment line 210 ′ and the second alignment line 220 ′ is performed to form the first electrode 210 and the second electrode 220 . .
  • the first electrode 210 and the second electrode 220 are separated from each other through an etching process of removing a portion of the alignment line layer 200 ′ exposed by the third opening OP3 .
  • the alignment line 200 ′ exposed by the third opening OP3 is disposed on the step difference compensation pattern 430 , so that the alignment line exposed by the third opening OP3 is equal to the thickness of the step compensation pattern 430 .
  • the level of (200') may be located at the top.
  • the step compensation pattern 430 is formed to have a predetermined thickness, the alignment line 200 ′ exposed by the third opening OP3 by the photoresist pattern PR2 may be exposed without being covered. Therefore, through this process without additional masking process.
  • a portion of the alignment line 200 ′ exposed by the third opening OP3 may be removed to form the separated first electrode 210 and the second electrode 220 as shown in FIGS. 26 and 28 . have.
  • the photoresist pattern PR2 may be removed through a strip or ashing process to manufacture the display device 10 illustrated in FIG. 5 .
  • 29 is an enlarged cross-sectional view illustrating another example of the display device of FIG. 5 .
  • the difference from the embodiment of FIG. 7 is that the heights of both ends of the first and second contact electrodes 710 and 720 are lower than those of the top surface of the second insulating layer 520 .
  • the contact electrode material layer 700 ′ it may be formed by over-etching.
  • FIG. 30 is a cross-sectional view showing another example taken along line Q3-Q3' of FIG.
  • a fourth insulating layer 810 and a fifth insulating layer 820 covering the first and second contact electrodes 710 and 720 are further disposed on the first contact electrode 710 and the second contact electrode 720 according to the embodiment of FIG. 5 . and the difference
  • the display device 10 may further include a fourth insulating layer 810 and a fifth insulating layer 820 disposed on the contact electrode layer 700 .
  • the fourth insulating layer 810 and the fifth insulating layer 820 may overlap the contact electrode layer 700 in the third direction DR3 to cover them.
  • the fourth insulating layer 810 and the fifth insulating layer 820 may not be disposed on the upper surface of the second insulating layer 520 , the upper surface of the first bank 400 , and the upper surface of the step compensation pattern 430 . have.
  • the fourth insulating layer 810 and the fifth insulating layer 820 may be used as an etch mask in a contact electrode separation process while protecting a member disposed thereunder.
  • the contact electrode separation process may be performed through a chemical mechanical polishing (CMP) process using the fourth insulating layer 810 as a polishing stop layer and the fifth insulating layer 820 as a polishing layer.
  • CMP chemical mechanical polishing
  • Each of the fourth insulating layer 810 and the fifth insulating layer 820 may include an inorganic material.
  • the fourth insulating layer 810 and the fifth insulating layer 820 may include different materials.
  • the material included in the fourth insulating layer 810 may include a material having a lower CMP selectivity than the material included in the fifth insulating layer 820 in a chemical mechanical polishing (CMP) process.
  • CMP chemical mechanical polishing
  • the fourth insulating layer 810 may include silicon nitride (SiNx), and the fifth insulating layer 820 may include silicon oxide (SiOx).
  • a separate mask process or The first contact electrode 710 and the second contact electrode 720 may be formed by separating the contact electrode material layer 700 ′ without a separate design.
  • CMP chemical mechanical polishing
  • 31 to 38 are plan views and cross-sectional views for each process step of the method of manufacturing the display device of FIG. 30 .
  • FIGS. 31 to 38 are the planar structure of the display device 10 of FIG. 2 and another example of the display device 10 taken along the line Q3-Q3' of FIG. 30 of FIG. 30 . It may have a structure corresponding to the cross-sectional structure of the display device 10 .
  • FIGS. 32 and 33 are cross-sectional views taken along line IIa-IIa' of FIG. 31
  • FIGS. 35 to 38 are cross-sectional views taken along line IIb-IIb' of FIG. 34 .
  • FIGS. 18 and 19 show the processes subsequent to FIGS. 18 and 19 illustrating the steps of forming the second insulating layer 520 and the third insulating layer 530 during the manufacturing process of the display device 10 described above. have.
  • a description of the above-described manufacturing process of the display device 10 will be omitted, and differences will be mainly described.
  • a disconnection process of the first alignment line 210 ′ and the second alignment line 220 ′ is performed to form the first electrode 210 and the second electrode 220 . .
  • the first electrode 210 and the second electrode 220 separated from each other are formed through an etching process of removing a portion of the alignment line layer 200 ′ exposed by the third opening OP3 .
  • the alignment line 200 ′ exposed by the third opening OP3 is disposed on the step difference compensation pattern 430 , so that the alignment line exposed by the third opening OP3 is equal to the thickness of the step compensation pattern 430 .
  • the level of (200') may be located at the top. Accordingly, damage to other members may be minimized through this etching process. Therefore, through this process without additional masking process.
  • a portion of the alignment line 200 ′ exposed by the third opening OP3 may be removed to form the separated first electrode 210 and the second electrode 220 as shown in FIG. 33 .
  • a patterned contact electrode material layer 700 ′ is formed in the light emitting area EMA.
  • the patterned contact electrode material layer 700 ′ may be disposed in the light emitting area EMA.
  • the patterned contact electrode material layer 700 ′ may have the same shape and structure as described above.
  • the stopper ST may not be formed in the sub area SA by performing the alignment line separation process prior to the contact electrode separation process.
  • a fourth insulating material layer 810 ′ and a fifth insulating material layer 820 ′ are sequentially stacked on the via layer 166 on which the contact electrode material layer 700 ′ is formed. can do.
  • the fourth insulating material layer 810 ′ and the fifth insulating material layer 820 ′ may be insulating layers corresponding to the fourth insulating material layer 810 and the fifth insulating material layer 820 , respectively. Accordingly, the fourth insulating material layer 810 ′ and the fifth insulating material layer 820 ′ may include different materials.
  • the fourth insulating material layer 810 ′ may include silicon nitride (SiNx), and the fifth insulating material layer 820 ′ may include silicon oxide (SiOx).
  • a fifth insulating layer ( 810 ′) exposing a portion of the fourth insulating material layer 810 ′ by removing a portion of the fifth insulating material layer 820 ′ through a chemical mechanical polishing (CMP) process. 820) is formed.
  • the fourth insulating material layer 810 ′ may function as a polishing stop layer in the chemical mechanical polishing (CMP) process. Accordingly, through the present chemical mechanical polishing (CMP) process, the fifth insulating material layer 820 ′ may be polished until the upper surface of the fourth insulating material layer 810 ′ is exposed. For example, using the fourth insulating material layer 810 ′ as a polishing stop layer, the fourth insulating material layer 810 ′ disposed on the upper surfaces of the first bank 400 and the second insulating layer 520 is exposed.
  • CMP chemical mechanical polishing
  • a chemical mechanical polishing (CMP) process may be performed until the The upper surface 820_US of the fifth insulating layer 820 formed by polishing the fifth insulating material layer 820' by the chemical mechanical polishing (CMP) process, the upper surface of the first bank 400, and the second insulating layer ( The upper surface 810'_US of the fourth insulating material layer 810' disposed on the upper surface of the 820 may be positioned on the same plane.
  • an etching process is performed using the fifth insulating layer 820 as an etch mask to remove a portion of the fourth insulating material layer 810 ′ to form the fourth insulating layer 810 .
  • an etching process is performed using the fifth insulating layer 820 as an etching mask.
  • a portion of the fourth insulating material layer 810 ′ exposed by the fifth insulating layer 820 may be removed.
  • the fourth insulating material layer 810 ′ formed on the upper surface of the second insulating layer 820 is removed to expose the contact electrode material layer 700 ′ formed on the upper surface of the second insulating layer 820 .
  • the etching process may be performed by dry etching.
  • a portion of the fourth insulating material layer 810 ′ formed on the upper surface of the first bank 400 , the upper surface of the second bank 600 , and the upper surface of the step compensation pattern 430 may be removed.
  • the fourth insulating material layer 810 ′ formed at a predetermined height is exposed and etched by the fifth insulating layer 820 , so that the upper surface thereof is formed by the fifth insulating layer 820 as shown in FIG. 38 .
  • the covered fourth insulating layer 810 may be formed.
  • an etching process is performed using the fourth insulating layer 810 and the fifth insulating layer 820 as an etch mask to remove a portion of the contact electrode material layer 700 ′ to be patterned.
  • a first contact electrode 710 and a second contact electrode 720 are formed.
  • the fourth insulating layer 810 and the fifth insulating layer 820 may expose the contact electrode material layer 700 ′ formed on the upper surface of the second insulating layer 520 . Accordingly, by performing an etching process using the fourth insulating layer 810 and the fifth insulating layer 820 as an etch mask, the contact electrode material exposed by the fourth insulating layer 810 and the fifth insulating layer 820 is exposed. A portion of layer 700' may be removed. Although not limited thereto, the etching process may be performed by wet etching. Through this process, the contact electrode material layer 700 ′ formed on the upper surface of the second insulating layer 520 exposed by the fourth insulating layer 810 and the fifth insulating layer 820 is removed as shown in FIG. 30 . As described above, the first contact electrode 710 and the second contact electrode 720 spaced apart from each other with the second insulating layer 820 interposed therebetween may be formed.
  • the contact electrode separation process for forming the contact electrode material layer formed on the second insulating layer into the first contact electrode and the second contact electrode spaced apart from each other with the second insulating layer interposed therebetween is performed by CMP.
  • CMP process can be used. Specifically, a CMP process is performed using the contact electrode material layer formed by the second insulating layer as a polishing stop film to form a photoresist pattern, thereby stably separating the contact electrode material layer to make contact with the first contact electrode and the second contact electrode. electrodes can be formed. Accordingly, the process margin of the display device may be improved by stably forming the first contact electrode and the second contact electrode using the CMP process.
  • the alignment line layer is separated without a separate mask process in the alignment line separation process to form a first electrode and a second electrode. Accordingly, the manufacturing process efficiency of the display device may be improved.
  • the contact electrode separation process for forming the contact electrode material layer formed on the second insulating layer into the first contact electrode and the second contact electrode spaced apart from each other with the second insulating layer interposed therebetween is
  • the CMP process may be performed using the first inorganic layer and the second inorganic layer having a material different from that of the first inorganic layer.
  • a first inorganic film and a second inorganic film are sequentially formed on the contact electrode material layer formed by the second insulating layer, and the second inorganic film is polished using the first inorganic film as a polishing stop film, and the first inorganic film
  • the first contact electrode and the second contact electrode may be formed by stably separating the contact electrode material layer by removing the second inorganic layer exposed by the .

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Sewing Machines And Sewing (AREA)

Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 발광 영역 및 상기 발광 영역과 인접한 서브 영역을 포함하는 기판, 상기 기판의 상기 발광 영역 상에 배치되는 뱅크, 상기 기판의 상기 서브 영역 상에 배치되는 단차 보상 패턴, 상기 뱅크 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 및 상기 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자를 포함한다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 CMP 공정을 이용하여 접촉 전극을 형성함으로써, 접촉 전극을 형성하는 공정 마진이 개선된 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 CMP 공정을 이용하여 접촉 전극을 형성함으로써, 접촉 전극을 형성하는 공정 마진이 개선된 표시 장치의 제조 공정을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역과 인접한 서브 영역을 포함하는 기판, 상기 기판의 상기 발광 영역 상에 배치되는 뱅크, 상기 기판의 상기 서브 영역 상에 배치되는 단차 보상 패턴, 상기 뱅크 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 및 상기 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자를 포함한다.
상기 제1 뱅크의 상면과 상기 단차 보상 패턴의 상면은 동일한 레벨에 위치할 수 있다.
상기 제1 뱅크는 서로 이격된 제1 서브 뱅크 및 제2 서브 뱅크를 포함하며, 상기 제1 전극은 상기 제1 서브 뱅크 상에 배치되고, 상기 제2 전극은 상기 제2 서브 뱅크 상에 배치될 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 및 상기 발광 소자 상에 배치되며, 상기 발광 소자의 양 단부를 노출하는 제2 절연층을 더 포함할 수 있다. 상기 발광 소자는 상기 제1 절연층 상에 배치될 수 있다.
상기 제1 뱅크의 상면 상에 배치된 제1 절연층의 상면과 상기 제2 절연층의 상면은 동일한 레벨에 위치할 수 있다.
상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극, 및 상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함할 수 있다. 상기 제2 절연층은 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치될 수 있다.
상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 제1 뱅크의 상면 및 상기 제2 절연층의 상면 상에는 배치되지 않을 수 있다.
상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 제3 절연층, 및 상기 제3 절연층 상에 배치된 제4 절연층을 더 포함할 수 있다. 상기 제3 절연층과 상기 제4 절연층은 서로 다른 물질을 포함할 수 있다.
상기 제3 절연층 및 상기 제4 절연층은 상기 뱅크의 상면 및 상기 제2 절연층의 상면 상에는 배치되지 않을 수 있다.
상기 제3 절연층은 실리콘 질화물(SiNx)를 포함하고, 상기 제4 절연층은 실리콘 산화물(SiOx)를 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극은 연장되어 상기 단차 보상 패턴 상에도 배치되되, 상기 제1 전극 및 상기 제2 전극은 각각 상기 단차 보상 패턴의 상면의 적어도 일부를 노출할 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층을 더 포함할 수 있다. 상기 발광 소자는 상기 제1 절연층 상에 배치되며, 상기 제1 절연층은, 상기 발광 영역에서 상기 제1 전극의 일부를 노출하는 제1 개구부, 상기 발광 영역에서 상기 제2 전극의 일부를 노출하는 제2 개구부, 및 상기 서브 영역에서 단차 보상 패턴의 상면의 일부를 노출하는 제3 개구부를 포함할 수 있다.
상기 제3 개구부는 상기 서브 영역에서 상기 제1 전극 및 상기 제2 전극과 비중첩할 수 있다.
상기 표시 장치의 단면도 상 상기 제3 개구부가 위치하는 높이는 상기 제1 개구부 및 상기 제2 개구부가 위치하는 높이보다 높을 수 있다.
상기 뱅크와 상기 단차 보상 패턴은 동일한 층에 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 발광 영역 및 서브 영역을 포함하는 기판을 준비하는 단계, 상기 발광 영역과 상기 서브 영역을 걸쳐 배치되며 서로 이격된 제1 정렬 라인 및 제2 정렬 라인을 형성하는 단계, 상기 발광 영역에서 상기 제1 정렬 라인과 상기 제2 정렬 라인 사이에 발광 소자를 배치하는 단계, 상기 발광 소자 상에 상기 발광 소자의 양 단부를 노출하는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 접촉 전극 물질층을 형성하는 단계, 화학적 기계적 연마(CMP,Chemical mechanical planarization) 공정을 이용하여 상기 접촉 전극 물질층의 일부를 노출하는 식각 마스크를 형성하는 단계, 상기 식각 마스크를 이용하여 상기 접촉 전극 물질층의 일부 영역을 제거하여 제1 접촉 전극 및 제2 접촉 전극을 형성하는 단계를 포함하되, 상기 식각 마스크가 노출하는 상기 접촉 전극 물질층의 일부 영역은 상기 제1 절연층의 상면 상에 배치되고, 상기 제1 절연층은 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치된다.
상기 식각 마스크를 형성하는 단계는, 상기 접촉 전극 물질층 상에 포토레지스트층을 전면적으로 도포하는 단계, 및 상기 접촉 전극 물질층을 연마 정지막으로 이용하여 화학적 기계적 연마(CMP,Chemical mechanical planarization) 공정을 수행하여 상기 포토레지스트층의 일부를 제거하는 단계를 포함하되, 상기 화학적 기계적 연마(CMP) 공정을 통해 상기 포토레지스트층의 일부가 연마되어 상기 식각 마스크가 형성될 수 있다.
상기 제1 절연층의 인접 영역에서 상기 식각 마스크의 상면과 상기 접촉 전극 물질층의 상면은 동일한 평면 상에 위치할 수 있다.
상기 식각 마스크를 형성하는 단계는, 상기 접촉 전극 물질층 상에 제1 절연 물질층을 적층하는 단계, 상기 제1 절연 물질층 상에 제2 절연 물질층을 적층하는 단계, 및 상기 제1 절연 물질층을 연마 정지막으로 이용하여 화학적 기계적 연마(CMP,Chemical mechanical planarization) 공정을 수행하여 제2 절연층 물질층의 일부를 제거하여 제2 절연층을 형성하는 단계를 포함하되, 상기 제2 절연층은 상기 제1 절연층의 상면 상에 배치된 상기 제1 절연 물질층의 일부를 노출할 수 있다.
상기 제1 절연층의 인접 영역에서 상기 제1 절연 물질층의 상면과 상기 제2 절연층의 상면은 동일 평면 상에 위치할 수 있다.
상기 식각 마스크를 형성하는 단계는, 상기 제2 절연층이 노출하는 상기 제1 절연 물질층의 일부를 제거하여 제3 절연층을 형성하는 단계를 더 포함하되, 상기 제3 절연층 및 상기 제2 절연층은 상기 제1 절연층의 상면 상에 배치된 상기 접촉 전극 물질층을 노출하고, 상기 제3 절연층 및 상기 제2 절연층은 상기 식각 마스크를 구성할 수 있다.
상기 제1 절연 물질층과 상기 제2 절연 물질층은 무기 물질을 포함하되, 상기 제1 절연 물질층과 상기 제2 절연 물질층은 서로 상이한 물질을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면 제2 절연층 상에 형성된 접촉 전극 물질층을 제2 절연층을 사이에 두고 서로 이격된 제1 접촉 전극과 제2 접촉 전극으로 형성하기 위한 접촉 전극 분리 공정을 CMP 공정을 이용하여 수행될 수 있다. 구체적으로, 제2 절연층에 의해 형성되는 접촉 전극 물질층을 연마 정지막으로 이용하여 CMP 공정을 수행하여 포토레지스트 패턴을 형성함으로써 안정적으로 접촉 전극 물질층을 분리시켜 제1 접촉 전극과 제2 접촉 전극을 형성할 수 있다. 따라서, CMP 공정을 이용하여 안정적으로 제1 접촉 전극과 제2 접촉 전극을 형성함으로써, 표시 장치의 공정 마진이 개선될 수 있다. 또한, 서브 영역에 제2 절연층의 상면의 높이와 유사하거나 동일한 단차 보상 패턴을 형성하고 단차 보상 패턴 상에 정렬 라인층을 형성함으로써, 정렬 라인 분리 공정에서 별도의 마스크 공정 없이 정렬 라인층을 분리시켜 제1 전극과 제2 전극을 형성할 수 있다. 따라서, 표시 장치의 제조 공정 효율이 개선될 수 있다.
본 발명의 다른 실시예에 따르면 제2 절연층 상에 형성된 접촉 전극 물질층을 제2 절연층을 사이에 두고 서로 이격된 제1 접촉 전극과 제2 접촉 전극으로 형성하기 위한 접촉 전극 분리 공정은 제1 무기막 및 제1 무기막과 상이한 물질을 가지는 제2 무기막을 이용한 CMP 공정을 통해 수행될 수 있다. 구체적으로, 제2 절연층에 의해 형성되는 접촉 전극 물질층 상에 제1 무기막 및 제2 무기막을 순차 형성하고 제2 무기막을 제1 무기막을 연마 정지막으로 이용하여 연마하고, 제1 무기막에 의해 노출되는 제2 무기막을 제거함으로써 안정적으로 접촉 전극 물질층을 분리시켜 제1 접촉 전극과 제2 접촉 전극을 형성할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면 배치도이다.
도 3은 도 2의 Q1-Q1'선을 따라 자른 일 예를 나타낸 단면도이다.
도 4는 도 2의 Q2-Q2'선을 따라 자른 일 예를 나타낸 단면도이다.
도 5는 도 2의 Q3-Q3'선을 따라 자른 일 예를 나타낸 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 7은 도 5의 표시 장치의 일 예를 나타낸 확대 단면도이다.
도 8 내지 도 28은 도 5의 표시 장치의 제조 방법의 공정 단계별 평면도들 및 단면도들이다.
도 29는 도 5의 표시 장치의 다른 예를 나타낸 확대 단면도이다.
도 30은 도 2의 Q3-Q3'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 31 내지 도 38은 도 30의 표시 장치의 제조 방법의 공정 단계별 평면도들 및 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일측에 배치될 수 있다. 실시예들에서 다른 별도의 언급이 없는 한, 표시 장치(10)를 설명함에 있어서, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, 마찬가지로 "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, "하면"은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, "우측"는 제1 방향(DR1) 일측, "좌측"는 제1 방향(DR1) 타측, "상측"은 제2 방향(DR2) 일측, "하측"는 제2 방향(DR2) 타측을 가리킨다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 각 화소(PX)는 스트라이프 타입 또는 PENTILETM 타입으로 교대 배열될 수 있다. 각 화소(PX)는 무기 입자로 이루어진 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면 배치도이다.
도 2를 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일측)에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)이 분리되는 영역을 포함할 수 있다.
표시 장치(10)의 각 화소(PX)는 전극층(200), 제1 뱅크(400), 단차 보상 패턴(430), 제2 뱅크(600), 발광 소자(ED), 제1 절연층(510, 도 3 참조), 제2 절연층(520) 및 접촉 전극층(700)을 포함한다.
이하, 표시 장치(10)의 일 화소(PX)에 배치되는 복수의 부재의 평면 배치에 대하여 설명한다.
제2 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(600)는 각 화소(PX)의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분할 수 있다. 또한, 제2 뱅크(600)는 각 화소(PX) 내에서 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어, 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 예를 들어, 제2 뱅크(600)는 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)을 정의할 수 있다.
제2 뱅크(600)는 후술하는 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 하는 역할을 할 수 있다. 또한, 제2 뱅크(600)에 의해 발광 영역(EMA)과 서브 영역(SA)이 구분됨에 따라, 복수의 발광 소자(ED)는 상기 잉크젯 프린팅 공정에서 발광 영역(EMA) 내에 분사되고 서브 영역(SA)에는 분사되지 않을 수 있다. 따라서, 복수의 발광 소자(ED)는 발광 영역(EMA) 내에는 배치되되, 서브 영역(SA)에는 배치되지 않을 수 있다.
제1 뱅크(400)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 뱅크(400)는 발광 영역(EMA)에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 뱅크(400)는 제2 방향(DR2)으로 연장되되, 발광 영역(EMA)을 둘러싸는 제2 뱅크(600)와 이격될 수 있다. 예를 들어, 제1 뱅크(400)의 제2 방향(DR2)으로의 길이는 제2 뱅크(600)가 둘러싸는 발광 영역(EMA)의 제2 방향(DR2)으로의 길이보다 작을 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서, 제1 뱅크(400)는 제2 방향(DR2)으로 연장되어 서브 영역(SA)에도 일부 배치될 수 있다.
제1 뱅크(400)는 일 방향으로 연장되며, 상기 일 방향과 교차하는 타 방향으로 서로 이격된 서브 뱅크를 포함할 수 있다. 복수의 서브 뱅크가 서로 이격 대향하도록 배치됨으로써, 복수의 서브 뱅크는 이들 사이에 복수의 발광 소자(ED)가 배치되는 공간을 제공하는 역할을 할 수 있다.
제1 뱅크(400)는 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)으로 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 예를 들어, 제1 서브 뱅크(410)는 평면상 발광 영역(EMA)에서 좌측에 배치되고, 제2 서브 뱅크(420)는 평면상 발광 영역(EMA)에서 우측에 배치될 수 있다. 한편, 도면에서는 제1 뱅크(400)가 2개의 서브 뱅크(예를 들어, 제1 서브 뱅크(410) 및 제2 서브 뱅크(420))를 포함하는 것으로 도시하였으나, 제1 뱅크(400)가 포함하는 복수의 서브 뱅크의 개수는 이에 제한되지 않는다. 다른 실시예에서, 제1 뱅크(400)는 후술하는 전극의 수에 따라 3개 이상의 복수의 서브 뱅크를 포함할 수도 있다.
단차 보상 패턴(430)은 서브 영역(SA)에 배치될 수 있다. 단차 보상 패턴(430)은 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형 형상을 가질 수 있다. 단차 보상 패턴(430)은 서브 영역(SA)을 둘러싸는 제2 뱅크(600)와 이격될 수 있다. 단차 보상 패턴(430)은 서브 영역(SA)에 배치되어, 서브 영역(SA)에 배치된 전극층(200)을 제2 방향(DR2)으로 커버할 수 있다. 후술하는 바와 같이, 단차 보상 패턴(430)은 단면상 서브 영역(SA)에서 제3 방향(DR3)으로 돌출된 형상을 가지도록 형성됨으로써 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치되는 전극층(200)의 상면의 단차를 보상하는 역할을 할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
전극층(200)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 전극층(200)은 일 방향으로 연장된 형상을 가질 수 있다. 전극층(200)은 표시 장치(10)의 제조 공정에서 일 방향으로 연장된 정렬 라인층(200', 도 10 참조)으로 형성되어 발광 소자(ED)를 정렬하기 위한 전계를 생성하는 데에 활용될 수 있다. 예를 들어, 정렬 라인층(200')은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)을 따라 서로 이웃하는 화소(PX)에 걸쳐 배치되며, 동일한 열에 위치하는 복수의 화소(PX)에 동일한 정렬 신호를 인가할 수 있다. 발광 소자(ED)는 상기 정렬 신호에 따라 정렬 라인층(200') 상에 생성된 전계에 의해 유전영동힘을 받아 정렬될 수 있다. 전극층(200)은 발광 소자(ED)의 정렬 공정이 수행된 후, 후속 공정을 통해 상기 정렬 라인층(200')을 서브 영역(SA)에서 분리하여 형성될 수 있다. 구체적으로, 상기 제2 방향(DR2)으로 연장된 정렬 라인층(200')을 분리하여 전극층(200)을 형성하는 공정은 서브 영역(SA)에 배치된 단차 보상 패턴(430)의 상면 상에서 수행될 수 있다.
전극층(200)은 일 방향으로 연장되며, 상기 일 방향과 교차하는 타 방향으로 서로 이격된 전극들을 포함할 수 있다. 예를 들어, 전극층(200)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)으로 서로 이격된 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 한편, 도면에서는 전극층(200)이 2개의 전극(예를 들어, 제1 전극(210) 및 제2 전극(220))을 포함하는 것을 도시하였으나, 전극층(200)이 포함하는 복수의 전극의 개수는 이에 제한되지 않는다. 예를 들어, 전극층(200)은 서로 이격된 3개 이상의 복수의 전극을 포함할 수도 있다.
제1 전극(210)은 평면상 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 제2 방향(DR2)으로 연장되어, 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다.
제1 전극(210)은 발광 영역(EMA)에서 제1 서브 뱅크(410) 상에 배치되고, 서브 영역(SA)에서 단차 보상 패턴(430) 상에 배치될 수 있다. 제1 전극(210)은 발광 영역(EMA)에서는 제2 방향(DR2)으로 연장되어 제1 서브 뱅크(410)를 제3 방향(DR3)으로 완전히 커버하되, 서브 영역(SA)에서는 단차 보상 패턴(430)의 상면의 적어도 일부를 제3 방향(DR3)으로 노출할 수 있다. 상기 제1 전극(210)이 노출하는 단차 보상 패턴(430)의 상면의 일부 영역은 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리되는 영역일 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃한 화소(PX)들의 각 제1 전극(210)은 단차 보상 패턴(430) 상에서 제2 방향(DR2)으로 서로 이격 대향할 수 있다.
제2 전극(220)은 평면상 화소(PX)의 우측에 배치될 수 있다. 제2 전극(220)은 제1 전극(210)과 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제2 전극(220)은 제2 방향(DR2)으로 연장되어, 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다.
제2 전극(220)은 발광 영역(EMA)에서 제2 서브 뱅크(420) 상에 배치되고, 서브 영역(SA)에서 단차 보상 패턴(430) 상에 배치될 수 있다. 제2 전극(220)은 발광 영역(EMA)에서는 제2 방향(DR2)으로 연장되어 제2 서브 뱅크(420)를 제3 방향(DR3)으로 완전히 커버하되, 서브 영역(SA)에서는 단차 보상 패턴(430)의 상면의 적어도 일부를 제3 방향(DR3)으로 노출할 수 있다. 상기 제2 전극(220)이 노출하는 단차 보상 패턴(430)의 상면의 일부 영역은 제2 방향(DR2)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리되는 영역일 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃한 화소(PX)들의 각 제2 전극(210)은 단차 보상 패턴(430) 상에서 제2 방향(DR2)으로 서로 이격 대향할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 서브 뱅크(410)와 제2 서브 뱅크(420)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(210)의 제1 방향(DR1)으로의 폭은 제1 서브 뱅크(410)의 제1 방향(DR1)으로의 폭보다 클 수 있고, 제2 전극(220)의 제1 방향(DR1)으로의 폭은 제2 서브 뱅크(420)의 제1 방향(DR1)으로의 폭보다 클 수 있다. 따라서, 평면상 제1 전극(210)과 제2 전극(220) 사이의 제1 방향(DR1)으로의 간격은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 제1 방향(DR1)으로의 간격보다 작을 수 있다.
단차 보상 패턴(430)의 제1 방향(DR1)의 폭은 제1 전극(210)의 제1 방향(DR1)의 폭, 제2 전극(220)의 제1 방향(DR1)의 폭, 및 제1 전극(210)과 제2 전극(220) 사이의 제1 방향(DR1)으로의 간격의 합보다 클 수 있다. 예를 들어, 단차 보상 패턴(430)은 제1 전극(210) 및 제2 전극(220)을 제2 방향(DR2)으로 커버할 수 있다. 단차 보상 패턴(430)의 제1 방향(DR1)의 폭이 제1 전극(210)의 제1 방향(DR1)의 폭, 제2 전극(220)의 제1 방향(DR1)의 폭 및 제1 전극(210)과 제2 전극(220) 사이의 제1 방향(DR1)으로의 간격의 합보다 크게 형성됨에 따라, 상기 전극들, 즉 제1 전극(210) 및 제2 전극(220)을 형성하기 위한 정렬 라인층(200')의 분리 공정(이하, '정렬 라인 분리 공정'으로도 지칭될 수 있음)은 단차 보상 패턴(430)의 상면 상에서 수행될 수 있다.
발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다. 복수의 발광 소자(ED)는 발광 영역(EMA) 내에서 서브 뱅크 사이에 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치될 수 있다.
복수의 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 영역에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 전극(210) 및 제2 전극(220)이 연장된 제2 방향(DR2)을 따라 서로 이격 배치되며, 실질적으로 상호 평행하게 정렬될 수 있다.
각 발광 소자(ED)의 길이(예를 들어, 도면에서 발광 소자(ED)의 제1 방향(DR1)으로의 길이)는 제1 방향(DR1)으로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 최단 간격보다 작을 수 있다. 또한, 각 발광 소자(ED)의 길이는 제1 방향(DR1)으로 이격된 제1 전극(210)과 제2 전극(220) 사이의 최단 간격보다 클 수 있다. 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 제1 방향(DR1)으로의 간격이 각 발광 소자(ED)의 길이보다 크게 형성되고, 제1 전극(210)과 제2 전극(220) 사이의 제1 방향(DR1)으로의 간격이 각 발광 소자(ED)의 길이보다 작게 형성되므로써, 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 영역에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
제2 절연층(520)은 발광 영역(EMA)에 배치될 수 있다. 제2 절연층(520)은 평면상 발광 영역(EMA)에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 절연층(520)은 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제2 절연층(520)은 발광 영역(EMA)에서 복수의 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)의 일부 영역은 발광 영역(EMA)에서 복수의 발광 소자(ED)의 일부 영역과 제3 방향(DR3)으로 중첩되고, 다른 일부 영역은 복수의 발광 소자(ED)가 노출하는 하부의 부재 상에 배치될 수 있다. 제2 절연층(520)은 복수의 발광 소자(ED) 상에서 복수의 발광 소자(ED)의 외면을 감싸도록 형성될 수 있다. 제2 절연층(520)은 복수의 발광 소자(ED)의 외면을 감싸며 제2 방향(DR2)으로 연장되도록 형성되어 서로 이격된 복수의 발광 소자(ED)를 고정하는 역할을 할 수 있다.
제2 절연층(520)은 복수의 발광 소자(ED)의 양 단부를 노출할 수 있다. 따라서, 제2 절연층(520)의 제1 방향(DR1)의 폭은 상기 발광 소자(ED)의 길이(도면에서 발광 소자(ED)의 제1 방향(DR1)으로의 길이)보다 작을 수 있다.
접촉 전극층(700)은 발광 영역(EMA)에 배치될 수 있다. 접촉 전극층(700)은 발광 영역(EMA)에서 전극층(200) 상에 배치될 수 있다. 접촉 전극층(700)은 전극층(200) 및 복수의 발광 소자(ED)와 각각 접촉하여 이들을 연결하는 역할을 할 수 있다.
접촉 전극층(700)은 서로 이격된 접촉 전극들을 포함할 수 있다. 접촉 전극층(700)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 상에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 절연층(510, 도 4 참조)이 포함하는 제1 개구부(OP1)에 의해 노출된 제1 전극(210)과 접촉할 수 있고, 제2 절연층(520)에 의해 노출된 발광 소자(ED)의 일 단부와 접촉할 수 있다. 예를 들어, 제1 접촉 전극(710)은 제1 전극(210)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에서 제1 서브 뱅크(410)의 측면 상에는 배치되되, 제1 서브 뱅크(410)의 상면 상에는 배치되지 않을 수 있다. 또한, 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부 상에서 제2 절연층(520)의 측면 상에는 배치되되, 제2 절연층(520)의 상면 상에는 배치되지 않을 수 있다. 따라서, 제1 접촉 전극(710)은 평면상 서로 대향하는 제1 서브 뱅크(410)의 일 측변과 제2 절연층(520)의 일 측변과 맞닿아 접할 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 상에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 제2 접촉 전극(720)은 발광 영역(EMA)에서 제1 절연층(510)이 포함하는 제2 개구부(OP2)에 의해 노출된 제2 전극(220)과 접촉할 수 있고, 제2 절연층(520)에 의해 노출된 발광 소자(ED)의 타 단부와 접촉할 수 있다. 예를 들어, 제2 접촉 전극(720)은 제2 전극(220)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에서 제2 서브 뱅크(420)의 측면 상에는 배치되되, 제2 서브 뱅크(420)의 상면 상에는 배치되지 않을 수 있다. 또한, 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부 상에서 제2 절연층(520)의 측면 상에는 배치되되, 제2 절연층(520)의 상면 상에는 배치되지 않을 수 있다. 따라서, 제2 접촉 전극(720)은 평면상 서로 대향하는 제2 서브 뱅크(420)의 일 측변과 제2 절연층(520)의 일 측변과 맞닿아 접할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 상호 전기적으로 절연될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성될 수 있다. 예시적인 실시예에서, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제1 뱅크(400) 및 제2 절연층(520) 상에 접촉 전극 물질층(700', 도 20 참조)을 형성한 후, 제1 뱅크(400)의 상면 및 제2 절연층(520) 상면 상에 배치된 접촉 전극 물질층(700', 도 20 참조)의 일부를 제거(이하, '접촉 전극 분리 공정' 또는 '접촉 전극 패턴화 공정'으로도 지칭될 수 있음)하여 형성될 수 있다.
도 3은 도 2의 Q1-Q1'선을 따라 자른 일 예를 나타낸 단면도이다. 도 4는 도 2의 Q2-Q2'선을 따라 자른 일 예를 나타낸 단면도이다. 도 5는 도 2의 Q3-Q3'선을 따라 자른 일 예를 나타낸 단면도이다.
도 2 내지 도 5를 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층(CCL), 회로 소자층(CCL) 상에 배치된 전극층(200), 제1 뱅크(400), 단차 보상 패턴(430), 제2 뱅크(600), 복수의 발광 소자(ED), 제1 절연층(510), 제2 절연층(520) 및 제3 절연층(530) 및 접촉 전극층(700)을 포함하는 발광 소자층을 포함할 수 있다.
먼저, 도 3 및 도 4를 참조하여, 기판(SUB), 및 기판(SUB) 상에 배치된 회로 소자층(CCL)의 복수의 층에 대하여 설명하기로 한다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층(CCL)은 기판(SUB) 상에 배치될 수 있다. 회로 소자층(CCL)은 도전층, 적어도 하나의 트랜지스터(TR), 절연막, 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)을 포함할 수 있다.
하부 금속층(BML)은 기판(SUB) 상에 배치될 수 있다. 하부 금속층(BML)은 트랜지스터(TR)의 액티브층(ACT)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(BML)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
하부 금속층(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 액티브층(ACT) 전체를 커버하도록 배치될 수도 있다. 다만, 이에 제한되지 않고, 하부 금속층(BML)은 생략될 수도 있다.
버퍼층(161)은 하부 금속층(BML) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(BML)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층은 버퍼층(161) 상에 배치된다. 반도체층은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(BML)과 중첩하여 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층 상에 배치될 수 있다. 게이트 절연막(162)은 각 트랜지스터의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 트랜지스터(TR)의 게이트 전극(GE)은 트랜지스터(TR)의 액티브층(ACT)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연막(163)은 제1 도전층 상에 배치될 수 있다. 제1 층간 절연막(163)은 트랜지스터(TR)의 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연막(163)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며, 제1 도전층을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 드레인 전극(SD1)과 소스 전극(SD2)을 포함할 수 있다. 도면에는 도시하지 않았으나, 제2 도전층은 데이터 라인을 더 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1)과 소스 전극(SD2)은 각각 제1 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 드레인 전극(SD1)은 제1 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 또 다른 컨택홀을 통해 하부 금속층(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연막(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연막(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연막(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VL1), 제2 전압 라인(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 전압 라인(VL1)은 제2 층간 절연막(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 드레인 전극(SD1)과 전기적으로 연결될 수 있다.
제2 전압 라인(VL2)은 후술하는 패시베이션층(165) 및 비아층(166)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에 인가된 제2 전원 전압은 제2 전극(220)에 공급될 수 있다. 제2 전압 라인(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수 있다.
제1 도전 패턴(CDP)은 트랜지스터(TR)와 전기적으로 연결될 수 있다. 도면에는 도시하지 않았으나, 제1 도전 패턴(CDP)은 제2 층간 절연막(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CDP)은 패시베이션층(165) 및 비아층(166)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다.
패시베이션층(165)은 제3 도전층(150) 상에 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150) 상에 배치되어 상기 제3 도전층(150)을 보호하는 역할을 할 수 있다.
비아층(166)은 패시베이션층(165) 상에 배치될 수 있다. 비아층(166)은 표면 평탄화 기능을 수행할 수 있다. 비아층(166)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 교번하여 적층된 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
또한, 제1 도전층, 제2 도전층(140) 및 제3 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
발광 소자층은 비아층(166) 상에 배치될 수 있다. 이하, 도 3 내지 도 5를 참조하여, 회로 소자층(CCL) 상에 배치된 발광 소자층의 구조에 대하여 설명하기로 한다.
제1 뱅크(400)는 발광 영역(EMA)에서 비아층(166) 상에 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면을 기준으로 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다.
제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 비아층(166)의 일면에 직접 배치될 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 비아층(166)의 상면을 기준으로 기판(SUB)의 두께 방향으로 돌출된 구조를 가질 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 비아층(166)의 상면을 기준으로 소정의 높이를 가지도록 형성될 수 있다. 본 명세서에서, 각 부재의 높이는 기판(SUB) 또는 비아층(166)의 상면과 같은 기준면으로부터 각 부재의 최상면(예컨대, 상면)까지의 거리로 측정될 수 있다.
제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 상면 및 측면을 포함할 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 서브 뱅크(410)와 제2 서브 뱅크(420)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 예를 들어, 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 제1 전극(210) 및 제2 전극(220)과 함께 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 할 수 있다.
제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 영역(EMA)에서 제1 방향(DR1)으로 이격될 수 있다. 제1 서브 뱅크(410)의 측면과 제2 서브 뱅크(420)의 측면은 서로 이격 대향할 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 영역(EMA)에서 서로 이격 대향하도록 배치되며, 비아층(166)의 상면을 기준으로 돌출되도록 형성되어 복수의 발광 소자(ED)가 배치되는 공간을 제공하는 역할도 할 수 있다.
한편, 도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 이 경우에도 제1 뱅크(400)는 소정의 높이를 가지도록 비아층(166)의 일면을 기준으로 제3 방향(DR3)으로 돌출된 형상을 가질 수 있다.
제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
단차 보상 패턴(430)은 서브 영역(SA)에서 비아층(166) 상에 배치될 수 있다. 단차 보상 패턴(430)은 비아층(166)의 일면에 직접 배치될 수 있다. 단차 보상 패턴(430)은 비아층(166)의 일면을 기준으로 기판(SUB)의 두께 방향(예를 들어, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 단차 보상 패턴(430)은 비아층(166)의 상면을 기준으로 소정의 높이를 가지도록 형성될 수 있다.
단차 보상 패턴(430)은 제1 뱅크(400)와 동일한 층(또는 레벨)에 형성될 수 있다. 또한, 단차 보상 패턴(430)은 발광 소자(ED) 상에 배치되는 제2 절연층(520)의 상면의 높이와 실질적으로 동일하거나 유사할 수 있다. 본 명세서에서, 각 부재의 높이는 기판(SUB) 또는 비아층(166)의 상면과 같은 기준면으로부터 측정될 수 있다. 몇몇 실시예에서, 단차 보상 패턴(430)은 제1 뱅크(400)와 동일한 공정을 통해 형성될 수 있다. 예를 들어, 단차 보상 패턴(430)은 제1 뱅크(400)와 동일한 공정을 통해 패턴화되어 형성될 수 있다. 이 경우, 단차 보상 패턴(430)은 제1 뱅크(400)와 동일한 물질을 포함할 수 있다. 다만, 이에 제한되지 않고, 다른 몇몇 실시예에서 단차 보상 패턴(430)은 제1 뱅크(400)와 동일한 층에 형성되되, 제1 뱅크(400)와 별도의 공정을 통해 형성될 수도 있다.
단차 보상 패턴(430)이 서브 영역(SA)에서 제2 절연층(520)의 상면과 실질적으로 동일한 높이를 갖도록 형성됨으로써, 정렬 라인층(200', 도 11 참조)을 분리하여 제2 방향(DR2)으로 이웃한 화소(PX) 마다 분리된 전극층(200)을 형성하는 정렬 라인 분리 공정을 추가적인 마스크 공정 없이 수행할 수 있다. 또한, 정렬 라인층(200', 도 11 참조)이 서브 영역(SA)에서 단차 보상 패턴(430) 상에 배치되므로 정렬 라인 분리 공정이 수행되는 서브 영역(SA)에서 정렬 라인층(200')이 위치하는 높이가 단차 보상 패턴(430)의 두께만큼 높아지므로 정렬 라인층(200')을 분리하는 공정에서 이용되는 에천트에 의해 다른 부재들이 손상되는 것을 방지할 수 있다. 예를 들어, 단차 보상 패턴(430)이 서브 영역(SA)에서 제2 절연층(520)의 상면과 동일한 높이를 갖도록 형성됨으로써, 정렬 라인층(200')을 분리하는 공정에서 추가적인 마스크 공정 또는 다른 부재들이 손상을 방지하는 추가적인 보호층이 생략될 수 있다.
전극층(200)은 제1 뱅크(400) 및 단차 보상 패턴(430) 상에 배치될 수 있다. 전극층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다.
제1 전극(210)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 제1 전극(210)은 발광 영역(EMA)에서 제1 서브 뱅크(410) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치되고, 서브 영역(SA)에서 단차 보상 패턴(430) 및 단차 보상 패턴(430)이 노출하는 비아층(166) 상에 배치될 수 있다.
제1 전극(210)은 발광 영역(EMA)에서 제1 서브 뱅크(410) 상에 배치되어, 제1 서브 뱅크(410)의 외면을 덮을 수 있다. 제1 전극(210)은 발광 영역(EMA)에서 적어도 제1 서브 뱅크(410)의 경사진 측면 상에 배치될 수 있다. 제1 전극(210)은 제1 방향(DR1)으로 서로 이격 대향하는 제1 및 제2 서브 뱅크(410, 420)의 일 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 표시 장치(10)의 표시 방향으로 반사시킬 수 있다.
제1 전극(210)은 서브 영역(SA)에서 단차 보상 패턴(430)의 외면을 일부 영역을 덮되, 단차 보상 패턴(430)의 상면의 일부를 노출할 수 있다. 제1 전극(210)이 노출하는 단차 보상 패턴(430)의 상면의 일부 영역은 정렬 라인층(200')의 정렬 라인 분리 공정이 수행되는 영역일 수 있다.
제1 전극(210)은 비아층(166)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 전기적으로 연결될 수 있다. 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 제1 도전 패턴(CDP)의 상면과 접촉할 수 있다. 제1 전극(210)은 제1 도전 패턴(CDP)을 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 도면에서는, 제1 전극 컨택홀(CTD)이 제2 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 전극 컨택홀(CTD)의 위치는 이에 제한되지 않는다.
제2 전극(220)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 제2 전극(220)은 발광 영역(EMA)에서 제2 서브 뱅크(420) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치되고, 서브 영역(SA)에서 단차 보상 패턴(430) 및 단차 보상 패턴(430)이 노출하는 비아층(166) 상에 배치될 수 있다.
제2 전극(220)은 발광 영역(EMA)에서 제2 서브 뱅크(420) 상에 배치되어, 제1 서브 뱅크(410)의 외면을 덮을 수 있다. 제2 전극(220)은 발광 영역(EMA)에서 적어도 제2 서브 뱅크(420)의 경사진 측면 상에 배치될 수 있다. 제2 전극(220)은 제1 방향(DR1)으로 서로 이격 대향하는 제1 및 제2 서브 뱅크(410, 420)의 일 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 표시 장치(10)의 표시 방향으로 반사시킬 수 있다.
제2 전극(220)은 서브 영역(SA)에서 단차 보상 패턴(430)의 외면을 일부 영역을 덮되, 단차 보상 패턴(430)의 상면의 일부를 노출할 수 있다. 제2 전극(220)이 노출하는 단차 보상 패턴(430)의 상면의 일부 영역은 정렬 라인층(200')의 정렬 라인 분리 공정이 수행되는 영역일 수 있다.
제2 전극(220)은 비아층(166)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2))의 상면과 접촉할 수 있다. 제2 전극(220)은 제2 전압 라인(VL2)을 통해 제2 전원 전압이 인가될 수 있다. 도면에서는, 제2 전극 컨택홀(CTS)이 제2 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제2 전극 컨택홀(CTS)의 위치는 이에 제한되지 않는다.
제1 전극(210) 및 제2 전극(220)은 하부에 배치된 부재의 패턴 또는 형상을 반영하는 단차 구조를 가질 수 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220)은 영역별로 높이가 상이한 단차 구조를 가질 수 있다. 구체적으로, 제1 뱅크(400) 및 단차 보상 패턴(430) 상에 배치된 제1 전극(210) 및 제2 전극(220)의 높이는 비아층(166) 상에 배치된 제1 전극(210)의 높이보다 높을 수 있다.
각 화소(PX)에 배치된 제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 단차 보상 패턴(430)의 상면 상에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210) 및 제2 전극(220)과 서로 분리될 수 있다.
제1 전극(210) 및 제2 전극(220)은 각각 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 통해 발광 소자(ED)의 양 단부와 각각 연결될 수 있고, 회로 소자층(CCL)으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 표시 장치(10)의 표시 방향(예를 들어, 도면에서 상부 방향)으로 반사시킬 수 있다. 다만, 이에 제한되지 않고 전극층(200)은 투명한 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명한 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200) 및 전극층(200)이 노출하는 비아층(166)을 덮도록 배치될 수 있다.
제1 절연층(510)은 제1 절연층(510)을 관통하는 개구부를 포함할 수 있다. 구체적으로, 제1 절연층(510)은 서로 이격된 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)를 포함할 수 있다.
제1 개구부(OP1)는 발광 영역(EMA)에 배치될 수 있다. 제1 개구부(OP1)는 발광 영역(EMA)에서 제1 전극(210)의 상면의 일부를 노출할 수 있다. 제1 개구부(OP1)는 제1 뱅크(400)와 제3 방향(DR3)으로 비중첩할 수 있다. 구체적으로, 제1 개구부(OP1)는 제1 서브 뱅크(410)와 제3 방향(DR3)으로 비중첩할 수 있다.
제1 접촉 전극(710)은 제1 개구부(OP1)를 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 구체적으로, 제1 접촉 전극(710)은 제1 개구부(OP1)가 노출하는 제1 전극(210)의 상면과 접촉함으로써, 제1 전극(210)과 전기적으로 연결될 수 있다. 예를 들어, 제1 개구부(OP1)는 제1 전극(210)과 제1 접촉 전극(710)의 접촉이 이루어지는 컨택부일 수 있다.
제2 개구부(OP2)는 발광 영역(EMA)에서 제1 개구부(OP1)와 이격되어 배치될 수 있다. 제2 개구부(OP2)는 발광 영역(EMA)에서 제2 전극(220)의 상면의 일부를 노출할 수 있다. 제2 개구부(OP2)는 제1 뱅크(400)와 제3 방향(DR3)으로 비중첩할 수 있다. 구체적으로, 제2 개구부(OP2)는 제2 서브 뱅크(420)와 제3 방향(DR3)으로 비중첩할 수 있다.
제2 접촉 전극(720)은 제2 개구부(OP2)를 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 개구부(OP2)가 노출하는 제2 전극(220)의 상면과 접촉함으로써, 제2 전극(220)과 전기적으로 연결될 수 있다. 예를 들어, 제2 개구부(OP2)는 제2 전극(220)과 제2 접촉 전극(720)의 접촉이 이루어지는 컨택부일 수 있다.
제3 개구부(OP3)는 서브 영역(SA)에 배치될 수 있다. 제3 개구부(OP3)는 제1 개구부(OP1) 및 제2 개구부(OP2)와 이격될 수 있다. 제3 개구부(OP3)는 단차 보상 패턴(430)의 상면 상에 형성될 수 있다. 제3 개구부(OP3)는 서브 영역(SA)에서 단차 보상 패턴(430)의 상면의 일부를 노출할 수 있다. 제3 개구부(OP3)가 노출하는 단차 보상 패턴(430)의 일부 영역은 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210)과 제2 전극(220)이 분리되는 영역과 중첩할 수 있다. 따라서, 제3 개구부(OP3)는 제1 전극(210) 및 제2 전극(220)과 제3 방향(DR3)으로 비중첩할 수 있다. 제2 방향(DR2)으로 이웃한 화소(PX)들의 제1 전극(210)은 평면상 제3 개구부(OP3)를 사이에 두고 서로 이격되고, 제2 방향(DR2)으로 이웃한 화소(PX)들의 제2 전극(220)은 평면상 제3 개구부(OP3)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 제3 개구부(OP3)는 제1 전극(210) 및 제2 전극(220)을 형성하기 위한 정렬 라인층(200')의 정렬 라인 분리 공정이 이루어지는 영역일 수 있다.
제1 개구부(OP1)와 제2 개구부(OP2)가 위치하는 높이는 서로 실질적으로 동일할 수 있다. 제3 개구부(OP3)가 위치하는 높이는 제1 개구부(OP1) 및 제2 개구부(OP2)가 위치하는 높이와 상이할 수 있다. 제3 개구부(OP3)가 위치하는 높이는 제1 개구부(OP1) 및 제2 개구부(OP2)가 위치하는 높이보다 높을 수 있다. 제3 개구부(OP3)가 단차 보상 패턴(430)의 상면 상에 형성되므로, 제3 개구부(OP3)가 위치하는 높이는 제1 개구부(OP1)와 제2 개구부(OP2)가 위치하는 높이보다 단차 보상 패턴(430)의 두께만큼 높을 수 있다.
제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210) 및 제2 전극(220)을 상호 절연시키는 역할을 할 수 있다. 또한, 제1 절연층(510)은 제1 절연층(510) 상에 배치되는 복수의 발광 소자(ED)가 하부의 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 제1 절연층(510)은 무기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어 상기 영역들을 구분함으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 할 수 있다. 제2 뱅크(600)는 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)는 발광 영역(EMA)에서 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 위치하도록 제1 절연층(510) 상에 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)의 일부 영역은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되고, 다른 일부 영역은 복수의 발광 소자(ED)가 노출하는 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED) 상에 배치된 제2 절연층(520)의 일부 영역은 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다. 따라서, 제2 절연층(520)의 제1 방향(DR1)의 폭은 발광 소자(ED)의 연장 방향인 제1 방향(DR1)의 길이보다 작을 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제2 절연층(520)은 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 보호함과 동시에 발광 소자(ED)를 고정시키는 역할을 할 수 있다. 예를 들어, 제2 절연층(520)은 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)의 정렬 공정 이후의 후속 공정에서 복수의 발광 소자(ED)가 제1 절연층(510) 상에서 이탈되지 않도록 고정하는 역할을 할 수 있다.
또한, 제2 절연층(520)은 소정의 두께를 가지도록 형성되어, 접촉 전극 물질층(700', 도 20 참조)을 분리하여 서로 이격된 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하는 접촉 전극 분리 공정에 이용될 수 있다. 상기 접촉 전극 분리 공정은 제2 절연층(520)에 의해 형성된 접촉 전극 물질층(700')의 단차를 이용하여 수행될 수 있다.
제2 절연층(520)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제3 절연층(530)은 발광 영역(EMA)에서 제2 절연층(520)과 제1 절연층(510) 또는 복수의 발광 소자(ED)와 제2 절연층(520) 사이에 개재될 수 있다. 예를 들어, 제3 절연층(530)은 복수의 발광 소자(ED)와 제2 절연층(520) 사이에 개재되거나, 복수의 발광 소자(ED)가 노출하는 제1 절연층(510)과 제2 절연층(520) 사이에 개재될 수 있다.
제3 절연층(530)은 표시 장치(10)의 제조 공정에서 제2 절연층(520)보다 먼저 형성되어, 발광 소자(ED)를 보호함과 동시에 발광 소자(ED)를 제1 절연층(510) 상에 고정시키는 역할을 할 수 있다. 예를 들어, 제2 절연층(520)이 유기 절연 물질을 포함하는 경우, 정렬 공정에 의해 제1 전극(210)과 제2 전극(20) 사이의 영역에 정렬된 복수의 발광 소자(ED)는 상기 유기 절연 물질층의 유동성에 의해 제1 전극(210)과 제2 전극(20) 사이의 영역에서 이탈될 수 있다. 따라서, 유기 절연 물질을 포함하는 제2 절연층(520)을 형성하는 공정 전에 발광 소자(ED) 상에 무기 절연 물질을 포함하는 제3 절연층(530)을 먼저 형성함으로써, 복수의 발광 소자(ED)를 제1 전극(210)과 제2 전극(20) 사이의 영역에서 제1 절연층(510) 상에 안정적으로 고정시킬 수 있다. 따라서, 복수의 발광 소자(ED)의 이탈을 방지할 수 있다.
예시적인 실시예에서, 제3 절연층(530)은 제2 절연층(520)과 동일한 마스크 공정을 통해 형성될 수 있다. 따라서, 제3 절연층(530)의 패턴은 제2 절연층(520)의 패턴과 대체로 유사할 수 있다. 예를 들어, 제3 절연층(530)은 제3 절연 물질층을 복수의 발광 소자(ED) 및 제1 절연층(510) 상에 전면적으로 도포하고, 마스크 공정을 통해 제3 절연 물질층 상에 배치된 패턴화된 제2 절연층(520)을 형성한 후, 상기 패턴화된 제2 절연층(520)을 마스크로 이용하여 식각 공정을 통해 패턴화된 제3 절연층(530)을 형성할 수 있다. 따라서, 제3 절연층(530)은 제2 절연층(520)의 패턴과 대체로 유사한 패턴을 가질 수 있다.
접촉 전극층(700)은 발광 영역(EAM)에 배치될 수 있다. 접촉 전극층(700)은 제2 절연층(520) 상에 배치될 수 있다. 접촉 전극층(700)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다.
제1 접촉 전극(710)의 일부는 서로 이격 대향하는 제1 서브 뱅크(410)와 제2 절연층(520) 사이에 배치될 수 있다. 제1 접촉 전극(710)은 서로 이격 대향하는 제1 서브 뱅크(410)와 제2 절연층(520)의 각 측면, 및 발광 소자(ED)의 일 단부를 덮도록 배치될 수 있다.
구체적으로, 제1 접촉 전극(710)은 단면상 발광 소자(ED)의 일 단부와 대향하는 제1 서브 뱅크(410)의 측면 상에 배치되고, 발광 소자(ED) 측으로 연장되어 발광 소자(ED)의 일 단부를 덮도록 배치될 수 있다. 또한, 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부에서 제2 절연층(520) 측으로 연장되어 제1 서브 뱅크(410)와 이격 대향하는 제2 절연층(520) 및 제3 절연층(530)의 측면 상에 배치될 수 있다.
제1 접촉 전극(710)은 제1 서브 뱅크(410)의 측면 상에는 배치되되, 제1 서브 뱅크(410)의 상면 상에는 배치되지 않을 수 있다. 또한, 제1 접촉 전극(710)은 제2 절연층(520)의 측면 상에는 배치되되, 제2 절연층(520)의 상면 상에는 배치되지 않을 수 있다.
제1 접촉 전극(710)의 다른 일부는 제1 개구부(OP1)가 노출하는 제1 전극(210)의 상면과 접촉할 수 있다. 제1 접촉 전극(710)은 제1 개구부(OP1)를 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
제2 접촉 전극(720)은 제1 접촉 전극(710)과 이격 배치될 수 있다. 제2 접촉 전극(720)은 제2 절연층(520) 및 제3 절연층(530)을 사이에 두고 제1 접촉 전극(710)과 이격될 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)의 일부는 서로 이격 대향하는 제2 서브 뱅크(420)와 제2 절연층(520) 사이에 배치될 수 있다. 제2 접촉 전극(720)은 서로 이격 대향하는 제2 서브 뱅크(420)와 제2 절연층(520)의 각 측면, 및 발광 소자(ED)의 타 단부를 덮도록 배치될 수 있다.
구체적으로, 제2 접촉 전극(720)은 단면상 발광 소자(ED)의 타 단부와 대향하는 제2 서브 뱅크(420)의 측면 상에 배치되고, 발광 소자(ED) 측으로 연장되어 발광 소자(ED)의 타 단부를 덮도록 배치될 수 있다. 또한, 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부에서 제2 절연층(520) 측으로 연장되어 제2 서브 뱅크(420)와 이격 대향하1는 제2 절연층(520) 및 제3 절연층(530)의 측면 상에 배치될 수 있다.
제2 접촉 전극(720)은 제2 서브 뱅크(420)의 측면 상에는 배치되되, 제2 서브 뱅크(420)의 상면 상에는 배치되지 않을 수 있다. 또한, 제2 접촉 전극(720)은 제2 절연층(520)의 측면 상에는 배치되되, 제2 절연층(520)의 상면 상에는 배치되지 않을 수 있다.
제2 접촉 전극(720)의 다른 일부는 제2 개구부(OP2)가 노출하는 제2 전극(220)의 상면과 접촉할 수 있다. 제2 접촉 전극(720)은 제2 개구부(OP2)를 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
제1 접촉 전극(710)은 제1 개구부(OP1)를 통해 제1 전극(210)과 접촉하고, 제2 및 제3 절연층(520, 530)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부 및 제1 전극(210)과 각각 접촉함으로써, 발광 소자(ED)와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다. 또한, 제2 접촉 전극(720)은 제2 개구부(OP2)를 통해 제2 전극(220)과 접촉하고, 제2 및 제3 절연층(520, 530)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부 및 제2 전극(220)과 각각 접촉함으로써, 발광 소자(ED)와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출된 광은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행하여, 제1 전극(210) 및 제2 전극(220)의 표면에서 반사될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
도 6을 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 도 6에 도시된 바와 같이, 길이 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향 외부면뿐만 아니라, 양 측면으로도 방출될 수 있다. 예를 들어, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극층(700)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 7은 도 5의 표시 장치의 일 예를 나타낸 확대 단면도이다.
이하, 도 7을 참조하여, 본 발명의 발광 소자층의 복수의 부재의 높이 및 발광 소자(ED)의 정렬 방향에 대하여 상세한 설명을 하기로 한다.
발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)(또는 비아층(166))의 상면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)은 비아층(166)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 비아층(166)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
발광 소자(ED)는 일 단부가 제1 전극(210) 상에 놓이고, 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 제1 전극(210) 상에 놓이는 발광 소자(ED)의 일 단부는 제2 반도체층(32) 및/또는 소자 전극층(37)이 위치하고, 제2 전극(220) 상에 놓이는 발광 소자(ED)의 타 단부는 제1 반도체층(31)이 위치할 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)의 일 단부에 제1 반도체층(31)이 위치하고, 발광 소자(ED)의 타 단부에 제2 반도체층(32) 및/또는 소자 전극층(37)이 위치할 수도 있다.
후술하는 바와 같이, 표시 장치(10)의 제조 공정 중 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하는 단계는 화학 기계적 연마(CMP, Chemical mechanical planarization) 공정을 이용할 수 있다. 상기 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위해 화학 기계적 연마(CMP, Chemical mechanical planarization) 공정을 이용하되, 정렬 라인 분리 공정에서 추가적인 마스크 공정을 생략하기 위해서는 제1 뱅크(400), 단차 보상 패턴(430) 및 제2 절연층(520)의 각 상면의 상대적인 높이 관계가 설계될 필요성이 있다. 이하, 이들의 높이 사이의 관계를 설명하기로 한다.
제1 서브 뱅크(410)의 높이(h1)와 제2 서브 뱅크(420)의 높이(h2)는 동일할 수 있다. 단차 보상 패턴(430)의 높이(h3)는 제1 서브 뱅크(410)의 높이(h1) 및 제2 서브 뱅크(420)의 높이(h2)와 동일할 수 있다. 다만, 이에 제한되지 않고, 단차 보상 패턴(430)의 높이(h3)는 제1 서브 뱅크(410)의 높이(h1) 및 제2 서브 뱅크(420)의 높이(h2)보다 높을 수도 있다.
발광 소자(ED) 상에 배치된 제2 절연층(520)의 상면의 높이(dc)는 제1 서브 뱅크(410)의 상면 상에 배치된 제1 절연층(510)의 상면의 높이(da1)와 실질적으로 동일할 수 있다. 발광 소자(ED) 상에 배치된 제2 절연층(520)의 상면의 높이(dc)는 제2 서브 뱅크(420)의 상면 상에 배치된 제1 절연층(510)의 상면의 높이(da2)와 실질적으로 동일할 수 있다. 발광 소자(ED) 상에 배치된 제2 절연층(520)의 상면의 높이(dc)는 단차 보상 패턴(430) 상에 배치된 제1 절연층(510)의 상면의 높이(da3)와 실질적으로 동일할 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED) 상에 배치된 제2 절연층(520)의 상면의 높이(dc)는 제1 서브 뱅크(410)의 상면 상에 배치된 제1 절연층(510)의 상면의 높이(da1) 및 제2 서브 뱅크(420)의 상면 상에 배치된 제1 절연층(510)의 상면의 높이(da2)보다 높을 수도 있다.
단차 보상 패턴(430)의 높이(h3)는 제2 절연층(520)의 상면의 높이(dc)와 유사할 수 있다. 도면에서는 단차 보상 패턴(430)의 높이(h3)가 제1 서브 뱅크(410)의 높이(h1) 및 제2 서브 뱅크(420)의 높이(h2)와 동일하고, 제2 절연층(520)의 상면의 높이(dc)보다 낮은 것을 도시하였으나, 이에 제한되지 않는다. 단차 보상 패턴(430)의 높이(h3)는 제1 서브 뱅크(410)의 높이(h1) 및 제2 서브 뱅크(420)의 높이(h2)보다 높되, 제2 절연층(520)의 상면의 높이(dc)와 동일할 수도 있다.
제2 절연층(520)의 측면 상에 배치된 제1 접촉 전극(710)과 제2 접촉 전극(720)의 일 단부가 위치하는 높이는 동일할 수 있다. 구체적으로, 제2 절연층(520)의 일 측면 상에 배치된 제1 접촉 전극(710)의 일 단부가 위치하는 높이는 제2 절연층(520)의 타 측면 상에 배치된 제2 접촉 전극(720)의 일 단부가 위치하는 높이와 동일할 수 있다. 또한, 제1 서브 뱅크(410)의 측면 상에 배치된 제1 접촉 전극(710)의 타 단부가 위치하는 높이는 제1 접촉 전극(710)의 일 단부가 위치하는 높이와 동일할 수 있다. 마찬가지로, 제2 서브 뱅크(420)의 측면 상에 배치된 제2 접촉 전극(720)의 타 단부가 위치하는 높이는 제2 접촉 전극(720)의 일 단부가 위치하는 높이와 동일할 수 있다. 이와 같이, 양 단부가 서로 동일한 높이에 위치하는 제1 접촉 전극(710)과 제2 접촉 전극(720)의 형상은 접촉 전극 물질층(700')의 일부를 제거하는 접촉 전극 분리 공정에서 형성될 수 있다.
본 실시예에서, 제2 절연층(520)의 상면의 높이와 단차 보상 패턴(430)의 상면의 높이가 서로 동일 또는 유사하도록 소정의 두께를 가지는 단차 보상 패턴(430)을 서브 영역(SA)에 배치하고, 정렬 라인층(200')을 단차 보상 패턴(430) 상에 배치할 수 있다. 따라서, 정렬 라인 분리 공정이 수행되는 정렬 라인층(200')의 일부 영역이 상기 단차 보상 패턴(430)의 두께만큼 상부에 위치하여 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위한 화학 기계적 연마(CMP, Chemical mechanical planarization) 공정을 수행하여도 정렬 라인층(200')이 제3 개구부(OP3)에 의해 노출될 수 있다. 따라서, 정렬 라인 분리 공정을 위한 추가적인 마스크 공정이 불필요하여 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
이하, 상기한 표시 장치(10)의 제조 방법에 대해 설명한다. 이하에서는 다른 도면들을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 상세히 설명하되, 각 부재들의 구조와 이들을 형성하는 방법에 대한 설명은 간략히 하고 제조 공정의 순서에 대하여 상세히 설명하기로 한다.
도 8 내지 도 28은 도 5의 표시 장치의 제조 방법의 공정 단계별 평면도들 및 단면도들이다. 이하, 표시 장치(10)의 제조 방법을 설명하는 도 8 내지 도 28에서는 기판(SUB) 및 기판(SUB) 상에 배치된 회로 소자층(CCL)을 형성하는 공정은 생략하고 회로 소자층(CCL)의 비아층(166) 상에 형성되는 발광 소자층의 제조 공정을 위주로 설명하기로 한다. 또한, 도 8 내지 도 28에서 도시하는 표시 장치(10)의 평면 구조 및 단면 구조는 도 2의 표시 장치(10)의 평면 구조 및 도 2의 Q3-Q3'선을 따라 자른 일 예를 나타낸 도 5의 표시 장치(10)의 단면 구조에 대응하는 구조일 수 있다. 구체적으로, 도 9는 도 8의 Ia-Ia'선을 따라 자른 단면도이고, 도 11은 도 8의 Ib-Ib'선을 따라 자른 단면도이고, 도 13은 도 12의 Ic-Ic'선을 따라 자른 단면도이고, 도 15는 도 14의 Id-Id'선을 따라 자른 단면도이고, 도 17은 도 16의 Ie-Ie'선을 따라 자른 단면도이고, 도 19는 도 18의 If-If'선을 따라 자른 단면도이고, 도 21은 도 20의 Ig-Ig'선을 따라 자른 단면도이고, 도 23 내지 도 25는 도 22의 Ih-Ih'선을 따라 자른 단면도들이고, 도 27 및 도 28은 도 26의 Ii-Ii'선을 따라 자른 단면도들이다.
먼저, 도 8 및 도 9를 참조하면, 비아층(166) 상에 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430)을 형성한다. 제1 뱅크(400)가 포함하는 패턴화된 서브 뱅크들, 예를 들어 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 높이(h1, h2)는 서로 동일할 수 있다. 또한, 제1 뱅크(400)의 높이(h1, h2)와 단차 보상 패턴(430)의 높이(h3)는 서로 동일할 수 있다. 따라서, 제1 서브 뱅크(410)의 높이(h1), 제2 서브 뱅크(420)의 높이(h2) 및 단차 보상 패턴(430)의 높이(h3)는 서로 동일할 수 있다.
일 실시예에서, 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430)은 동일한 공정을 통해 형성될 수 있다. 예를 들어, 제1 뱅크(400) 및 단차 보상 패턴(430)은 유기 절연 물질을 포함할 수 있다. 이 경우, 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430)은 비아층(166) 상에 제1 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다. 동일한 공정을 통해 형성된 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430)의 각 높이는 서로 동일할 수 있다. 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430)을 하나의 공정을 통해 형성함으로써, 단차 보상 패턴(430)을 형성하기 위한 추가적인 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다. 또한, 패턴화된 제1 뱅크(400)와 단차 보상 패턴(430)을 동일한 공정을 통해 형성함으로써, 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430)의 높이를 동일하게 형성하기 용이할 수 있다. 다만, 이에 제한되지 않고 다른 몇몇 실시예에서, 패턴화된 제1 뱅크(400)와 단차 보상 패턴(430)은 다른 공정을 통해 형성될 수도 있다.
이어, 도 10 및 도 11을 참조하면, 패턴화된 제1 뱅크(400) 및 단차 보상 패턴(430) 상에 패턴화된 정렬 라인층(200')을 형성한다. 정렬 라인층(200')은 복수의 발광 소자(ED)를 정렬하기 위한 정렬 신호가 인가될 수 있다. 상기 정렬 라인층(200')이 정렬 신호가 인가되며, 정렬 라인층(200')이 포함하는 복수의 정렬 라인 상에는 전계가 형성될 수 있다.
패턴화된 정렬 라인층(200')은 서로 이격된 복수의 정렬 라인들을 포함할 수 있다. 구체적으로, 정렬 라인층(200')은 제1 정렬 라인(210') 및 제2 정렬 라인(220')을 포함할 수 있다. 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 제2 방향(DR2)을 따라 연장되며, 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 화소(PX)의 열 마다 배치될 수 있다. 예를 들어, 동일한 열에 위치하는 화소(PX)에는 서로 동일한 제1 정렬 라인(210') 및 제2 정렬 라인(220')이 배치되고, 서로 다른 열에 위치하는 화소(PX)에는 서로 상이한 제1 정렬 라인(210') 및 제2 정렬 라인(220')이 배치될 수 있다.
제1 정렬 라인(210')은 발광 영역(EMA)에서 제1 서브 뱅크(410) 상에 배치되고, 제2 방향(DR2)으로 연장되어 서브 영역(SA)에서 단차 보상 패턴(430) 상에 배치될 수 있다. 제2 정렬 라인(220')은 발광 영역(EMA)에서 제2 서브 뱅크(420) 상에 배치되고, 제2 방향(DR2)으로 연장되어 서브 영역(SA)에서 단차 보상 패턴(430) 상에 배치될 수 있다. 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 발광 영역(EMA)에서 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)가 노출하는 비아층(166) 상에서 제1 방향(DR1)으로 서로 이격될 수 있다. 서브 영역(SA)에서 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 단차 보상 패턴(430) 상에서 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 상술한 제1 전극(210) 및 제2 전극(220)에 대응되되, 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 화소(PX)로 연결될 수 있다.
한편, 정렬 라인층(200')은 패턴화된 제1 뱅크(400), 단차 보상 패턴(430) 및 비아층(166) 상에서 대체로 동일한 두께로 형성될 수 있다. 따라서, 정렬 라인층(200')은 하부의 단차를 반영한 표면 형상을 가질 수 있다. 정렬 라인층(200')은 영역 별로 상이한 높이를 가질 수 있다. 상기 정렬 라인층(200')의 높이는 기판(SUB) 또는 비아층(166)의 상면과 같은 기준면으로부터 정렬 라인층(200')의 상면 또는 표면까지의 거리로 측정될 수 있다.
제1 서브 뱅크(410), 제2 서브 뱅크(420) 및 단차 보상 패턴(430)의 상면 상에 형성된 정렬 라인층(200')은 제1 높이를 가지며, 비아층(166)의 상면 상에 형성된 정렬 라인층(200')은 제1 높이보다 낮은 제2 높이를 가질 수 있다. 본 실시예에서, 서브 영역(SA)에 제1 뱅크(400)와 동일한 높이를 가지는 단차 보상 패턴(430)을 형성하고 상기 단차 보상 패턴(430) 상에 정렬 라인층(200')을 형성함으로써, 서브 영역(SA)에 배치되는 정렬 라인층(200')은 비아층(166)의 상면에 배치되는 정렬 라인층(200')보다 상기 단차 보상 패턴(430)의 높이(h3, 도 9 참조)만큼 상부에 위치할 수 있다.
패턴화된 정렬 라인층(200')은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 뱅크(400), 단차 보상 패턴(430), 및 상기 제1 뱅크(400)와 단차 보상 패턴(430)이 노출하는 비아층(166) 상에 정렬 라인용 물질층을 전면 증착한다. 상기 정렬 라인용 물질층은 상술한 전극층(200)이 포함하는 물질과 동일한 물질을 포함할 수 있다. 한편, 도면에는 도시하지 않았으나, 상기 정렬 라인용 물질층의 증착 과정에서 정렬 라인용 물질층은 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)의 내부까지 증착되어 하부의 제1 도전 패턴(CDP) 및 제2 전압 라인(VL2)과 연결될 수 있다. 이어, 정렬 라인용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 정렬 라인용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 에싱 공정을 통해 제거하여 도 10 및 도 11에 도시된 바와 같은 패턴화된 정렬 라인층(200')을 형성한다.
이어, 도 12 및 도 13을 참조하면, 정렬 라인층(200')이 형성된 비아층(166) 상에 제1 절연층(510)을 형성한다. 상기 제1 절연층(510)은 정렬 라인층(200')이 형성된 비아층(166) 상에 제1 절연층용 물질층을 전면적으로 적층하고, 제1 절연층용 물질층의 일부를 식각하여 정렬 라인층(200')의 일부를 노출하는 개구부(OP1, OP2, OP3)를 형성함으로써 형성될 수 있다. 상기 개구부(OP1, OP2, OP3)는 상술한 바와 같이 서로 이격된 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)를 포함할 수 있다.
제1 개구부(OP1)는 발광 영역(EMA)에서 제1 정렬 라인(210')의 일부를 노출하고, 제2 개구부(OP2)는 발광 영역(EMA)에서 제2 정렬 라인(220')의 일부를 노출하며, 제3 개구부(OP3)는 서브 영역(SA)에서 제1 정렬 라인(210') 및 제2 정렬 라인(220')의 일부를 노출할 수 있다. 제1 개구부(OP1)는 제1 뱅크(400)(또는 제1 서브 뱅크(410))와 제3 방향(DR3)으로 비중첩하고, 제2 개구부(OP2)는 제1 뱅크(400)(또는 제2 서브 뱅크(420))와 제3 방향(DR3)으로 비중첩할 수 있다. 제3 개구부(OP3)는 단차 보상 패턴(430)과 제3 방향(DR3)으로 중첩할 수 있다. 구체적으로, 제3 개구부(OP3)는 단차 보상 패턴(430)의 상면과 제3 방향(DR3)으로 중첩하여 단차 보상 패턴(430)의 상면의 일부를 노출할 수 있다.
한편, 정렬 라인층(200')의 일부를 노출하는 제1 내지 제3 개구부(OP1, OP2, OP3)의 단면 상 높이는 상기 제1 내지 제3 개구부(OP1, OP2, OP3)가 형성된 영역에 따라 상이할 수 있다. 구체적으로, 발광 영역(EMA)에 형성된 제1 개구부(OP1) 및 제2 개구부(OP2)의 높이는 서브 영역(SA)에 형성된 제3 개구부(OP3)의 높이보다 낮을 수 있다. 따라서, 제1 개구부(OP1) 및 제2 개구부(OP2)가 노출하는 정렬 라인층(200')의 높이와 제3 개구부(OP3)가 노출하는 정렬 라인층(200')의 높이는 상이할 수 있다. 예를 들어, 제1 개구부(OP1) 및 제2 개구부(OP2)는 발광 영역(EMA)에서 제1 뱅크(400)가 노출하는 비아층(166)의 상면에 형성된 정렬 라인층(200')의 일부를 노출하고, 제3 개구부(OP3)는 서브 영역(SA)에서 단차 보상 패턴(430)의 상면에 형성된 정렬 라인층(200')의 일부를 노출할 수 있다. 따라서, 제1 개구부(OP1) 및 제2 개구부(OP2)가 노출하는 정렬 라인층(200')의 높이는 제3 개구부(OP3)가 노출하는 정렬 라인층(200')의 높이보다 낮을 수 있다.
제1 절연층(510)이 포함하는 복수의 개구부(OP1, OP2, OP3)는 마스크 공정에 의해 형성될 수 있다. 예를 들어, 정렬 라인층(200')이 형성된 비아층(166) 상에 제1 절연층용 물질층을 전면 증착한다. 이어, 제1 절연층용 물질층 상에 정렬 라인층(200')의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 절연층용 물질층을 식각하여 도 12 및 도 13에 도시된 바와 같이 정렬 라인층(200')의 일부를 노출하는 제1 내지 제3 개구부(OP1, OP2, OP3)를 형성한다.
이어, 도 14 및 도 15를 참조하면, 제1 절연층(510) 상에 패턴화된 제2 뱅크(600)를 형성한다. 예를 들어, 제2 뱅크(600)는 유기 절연 물질을 포함할 수 있다. 이 경우, 패턴화된 제2 뱅크(600)는 제1 절연층(510) 상에 제2 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.
제2 뱅크(600)는 화소(PX)의 경계를 따라 형성되며, 화소(PX) 내에서는 발광 영역(EMA)과 서브 영역(SA)의 경계를 따라 형성될 수 있다. 예를 들어, 제2 뱅크(600)는 화소(PX), 발광 영역(EMA) 및 서브 영역(SA)의 경계를 따라 형성되며, 발광 영역(EMA) 및 서브 영역(SA)은 제2 뱅크(600)에 의해 정의될 수 있다. 제2 뱅크(600)는 발광 영역(EMA)에서 제1 뱅크(400)를 노출하고, 서브 영역(SA)에서 단차 보상 패턴(430)을 노출할 수 있다.
제2 뱅크(600)는 제1 뱅크(400) 및 단차 보상 패턴(430)보다 더 큰 높이를 갖도록 형성되고, 상기 발광 영역(EMA)과 서브 영역(SA)을 구분하여 후술하는 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 할 수 있다.
이어, 도 16 및 도 17을 참조하면, 발광 영역(EMA)에서 정렬 라인층(200') 상에 복수의 발광 소자(ED)를 배치한다. 복수의 발광 소자(ED)는 발광 영역(EMA)에서 서브 뱅크 사이에 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에 배치될 수 있다. 상술한 바와 같이, 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 복수의 발광 소자(ED)는 일 단부가 제1 서브 뱅크(410) 상에 배치된 제1 정렬 라인(210') 상에 배치되고, 타 단부가 제2 서브 뱅크(420) 상에 배치된 제2 정렬 라인(220') 상에 배치되도록 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이에 배치될 수 있다.
복수의 발광 소자(ED)를 배치하는 공정은 복수의 발광 소자(ED)가 분산된 잉크를 발광 영역(EMA)에 분사하는 단계, 및 상기 정렬 라인층(200')에 정렬 신호를 인가하여 복수의 발광 소자(ED)를 정렬 라인층(200') 상에 정렬하는 단계를 포함할 수 있다. 구체적으로, 복수의 발광 소자(ED)는 잉크 내에 분산된 상태로 발광 영역(EMA) 내에 배치된 정렬 라인층(200') 상에 분사될 수 있다. 예시적인 실시예에서, 복수의 발광 소자(ED)는 잉크 내에 분산된 상태로 준비되고, 잉크젯 프린팅 장치를 이용한 프린팅 공정을 통해 정렬 라인층(200') 상에 분사될 수 있다. 잉크젯 프린팅 장치를 이용하여 분사된 잉크는 제2 뱅크(600)가 둘러싸는 발광 영역(EMA) 내에서 제1 절연층(510) 상에 안착될 수 있다.
발광 소자(ED)가 분산된 잉크가 분사되면, 정렬 라인층(200')에는 정렬 신호가 인가될 수 있다. 구체적으로, 제1 정렬 라인(210')에는 제1 정렬 신호가 인가되고, 제2 정렬 라인(220')에는 제2 정렬 신호가 인가될 수 있다. 제1 정렬 라인(210') 및 제2 정렬 라인(220')에 각각 제1 정렬 신호 및 제2 정렬 신호가 인가되면, 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이에는 전계가 생성될 수 있다. 상기 잉크 내에 분산된 발광 소자(ED)는 상기 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이에 생성된 전계에 의해 유전영동힘을 받을 수 있고, 상기 유전영동힘에 의해 복수의 발광 소자(ED)는 배향 방향 및 위치가 바뀌면서 제1 절연층(510) 상에서 양 단부가 각각 제1 정렬 라인(210') 및 제2 정렬 라인(220') 상에 위치하도록 정렬될 수 있다.
한편, 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 제2 방향(DR2)을 따라 연장되어 동일한 열에 배치된 복수의 화소(PX)에 걸쳐 배치될 수 있다. 예를 들어, 제1 정렬 라인(210') 및 제2 정렬 라인(220')이 동일한 열에 배치된 복수의 화소(PX)에 걸쳐 배치됨에 따라, 동일한 열에 배치된 복수의 화소(PX)에는 동일한 정렬 신호가 인가될 수 있다. 따라서, 복수의 발광 소자(ED)를 정렬하기 위한 정렬 신호를 각 화소(PX) 별로 인가하지 않고, 제1 정렬 라인(210') 및 제2 정렬 라인(220')을 통해 동일한 정렬 신호를 인가하여 동일한 열에 배치된 복수의 화소(PX)의 발광 소자(ED)의 정렬 공정을 수행할 수 있다.
이어, 도 18 및 도 19를 참조하면, 발광 소자(ED) 상에 패턴화된 제2 절연층(520) 및 제3 절연층(530)을 형성한다. 패턴화된 제2 절연층(520) 및 제3 절연층(530)을 형성하는 단계는 발광 소자(ED)가 배치된 제1 절연층(510) 상에 제3 절연 물질층을 전면 도포하는 단계, 상기 제3 절연 물질층 상에 패턴화된 제2 절연층(520)을 형성하는 단계, 및 상기 패턴화된 제2 절연층(520)을 마스크로 이용하여 제3 절연 물질층의 일부를 제거하여 패턴화된 제3 절연층(530)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제3 절연 물질층은 무기 절연 물질을 포함하고, 제2 절연 물질층은 유기 절연 물질을 포함할 수 있다. 무기 절연 물질을 포함하는 제3 절연 물질층이 발광 소자(ED)를 덮도록 패턴화된 제2 절연층(520)보다 먼저 형성하고 유기 절연 물질을 포함하는 패턴화된 제2 절연층(520)을 형성함으로써, 상기 유기 절연 물질층의 유동성에 의해 복수의 발광 소자(ED)가 제1 전극(210)과 제2 전극(220) 사이의 영역에서 이탈되는 현상을 방지할 수 있다.
예를 들어, 발광 소자(ED)가 배치된 제1 절연층(510) 상에 무기 절연 물질을 포함하는 제3 절연 물질층을 전면 도포할 수 있다. 이어, 제3 절연 물질층 상에 유기 절연 물질을 포함하는 제2 유기 물질층을 도포한 후, 노광 및 현상을 통해 패턴화된 제2 절연층(520)을 형성한다. 이어, 패턴화된 제2 절연층(520)을 마스크로 이용하여 제3 절연 물질층의 일부를 제거하는 식각 공정을 통해 패턴화된 제3 절연층(530)을 형성한다. 본 공정을 통해, 패턴화된 제2 절연층(520)을 마스크로 이용하여 제3 절연 물질층의 일부가 제거되므로 제2 절연층(520)의 패턴과 제3 절연층(530)의 패턴은 대체로 유사한 패턴을 가질 수 있다.
제2 절연층(520) 및 제3 절연층(530)은 제2 절연층(520)의 상면의 높이(dc)가 제1 뱅크(400)의 상면 및 단차 보상 패턴(430)의 상면 상에 배치되는 제1 절연층(510)의 상면의 높이(da1, da2, da3)와 동일하도록 형성될 수 있다. 예를 들어, 제2 절연층(520) 및 제3 절연층(530)의 두께는 제2 절연층(520)의 상면의 높이(dc)가 제1 뱅크(400)의 상면 및 단차 보상 패턴(430)의 상면 상에 배치되는 제1 절연층(510)의 상면의 높이(da1, da2, da3)와 동일하거나 유사한 범위 내에서 조절될 수 있다.
이어, 도 20 및 도 21을 참조하면, 패턴화된 접촉 전극 물질층(700') 및 스토퍼(ST)를 형성한다.
패턴화된 접촉 전극 물질층(700')은 발광 영역(EMA) 내에 배치될 수 있다. 패턴화된 접촉 전극 물질층(700')은 제1 뱅크(400), 복수의 발광 소자(ED) 및 제2 절연층(520)을 완전히 덮도록 형성될 수 있다. 패턴화된 접촉 전극 물질층(700')은 제1 뱅크(400)의 측면 및 상면과 중첩하는 영역에서 제1 절연층(510) 상에 배치될 수 있다. 또한, 패턴화된 접촉 전극 물질층(700')은 제2 절연층(520)이 노출하는 발광 소자(ED)의 양 단부를 덮을 수 있다. 패턴화된 접촉 전극 물질층(700')은 제2 절연층(520)의 측면 및 상면을 완전히 덮을 수 있다. 예를 들어, 패턴화된 접촉 전극 물질층(700')은 하나의 패턴으로 형성되어 제1 뱅크(400)의, 발광 소자(ED) 및 제2 절연층(520)의 외면을 완전히 덮을 수 있다. 패턴화된 접촉 전극 물질층(700')은 발광 영역(EMA) 내에서 섬형 패턴을 형성할 수 있다.
패턴화된 접촉 전극 물질층(700')은 제1 절연층(510) 상에 배치되어, 제1 절연층(510)을 관통하는 제1 개구부(OP1) 및 제2 개구부(OP2)의 내부까지 증착되어 하부의 제1 정렬 라인(210') 및 제2 정렬 라인(220')과 접촉할 수 있다.
스토퍼(ST)는 서브 영역(SA)에 배치될 수 있다. 스토퍼(ST)는 단차 보상 패턴(430)의 상면 상에 배치될 수 있다. 스토퍼(ST)는 제3 개구부(OP3)와 중첩할 수 있다. 상기 스토퍼(ST)는 후술하는 화학 기계적 연마(CMP) 공정에서 연마 정지막의 기능을 할 수 있다.
패턴화된 접촉 전극 물질층(700') 및 스토퍼(ST)는 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제2 절연층(520) 및 발광 소자(ED)가 형성된 제1 절연층(510) 상에 접촉 전극용 물질층을 전면 증착한다. 상기 접촉 전극용 물질층은 상술한 접촉 전극층(700)과 동일한 물질을 포함할 수 있다.
상기 접촉 전극용 물질층의 증착 과정에서 접촉 전극용 물질층(700')은 제1 절연층(510)을 관통하는 제1 개구부(OP1) 및 제2 개구부(OP2)의 내부까지 증착되어 하부의 제1 정렬 라인(210') 및 제2 정렬 라인(220')과 연결될 수 있다. 이어, 접촉 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 접촉 전극용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 에싱 공정을 통해 제거하여 도 20 및 도 21에 도시된 바와 같은 패턴화된 접촉 전극 물질층(700') 및 스토퍼(ST)를 형성한다.
이어, 도 22 내지 도 25를 참조하면, 접촉 전극용 물질층(700')의 일부를 제거하여 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 형성한다.
서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 형성하는 단계는, 접촉 전극용 물질층(700') 상에 포토레지스트층(PR1)을 도포하는 단계(도 23 참조), 화학 기계적 연마(CMP) 공정을 통해 포토레지스트층(PR1)의 일부를 제거하여 접촉 전극용 물질층(700')의 상면의 일부를 노출하는 포토레지스트 패턴(PR2)을 형성하는 단계(도 24 참조), 및 상기 포토레지스트 패턴(PR2)을 식각 마스크로 이용하여 접촉 전극용 물질층(700')의 일부 및 스토퍼(ST)를 제거하는 단계를 포함할 수 있다.
먼저, 도 23을 참조하면, 접촉 전극용 물질층(700') 상에 포토레지스트층(PR1)을 도포한다. 구체적으로, 포토레지스트층(PR1)은 접촉 전극용 물질층(700') 상에 전면적으로 도포될 수 있다. 포토레지스트층(PR1)은 접촉 전극용 물질층(700')과 상이한 물질을 포함할 수 있다. 예시적인 실시예에서, 포토레지스트층(PR1)은 유기 물질을 포함할 수 있다.
이어, 도 23 및 도 24를 참조하면, 화학 기계적 연마(CMP) 공정을 통해 포토레지스트층(PR1)의 일부를 제거하여 접촉 전극용 물질층(700')의 상면의 일부를 노출하는 포토레지스트 패턴(PR2)을 형성한다.
구체적으로, 접촉 전극용 물질층(700') 및 스토퍼(ST)는 상기 화학 기계적 연마(CMP) 공정에서 연마 정지막의 기능을 할 수 있다. 따라서, 본 화학 기계적 연마(CMP) 공정을 통해 포토레지스트층(PR1)은 접촉 전극용 물질층(700') 및 스토퍼(ST)의 상면이 노출될 때까지 연마될 수 있다. 예를 들어, 접촉 전극용 물질층(700') 및 스토퍼(ST)를 연마 정지층으로 하여 제1 뱅크(400)의 상면 상에 배치된 접촉 전극용 물질층(700')의 상면(700'_US) 및 단차 보상 패턴(430)의 상면 상에 형성된 스토퍼(ST)의 상면(ST_US)이 노출될 때까지 화학 기계적 연마(CMP) 공정이 수행될 수 있다. 상기 화학 기계적 연마(CMP) 공정에 의하여 포토레지스트층(PR1)이 연마됨으로써, 포토레지스트 패턴(PR2)의 상면(PR2_US), 제1 뱅크(400)의 상면 상에 배치된 접촉 전극용 물질층(700')의 상면(700'_US), 제2 절연층(520)의 상면 상에 배치된 접촉 전극용 물질층(700')의 상면(700'_US), 및 단차 보상 패턴(430)의 상면 상에 형성된 스토퍼(ST)의 상면(ST_US)은 동일한 평면 상에 위치할 수 있다. 한편, 도면에는 도시하지 않았으나, 상기 화학 기계적 연마(CMP) 공정을 통해 제2 뱅크(600)의 일부도 연마되어, 제2 뱅크(600)의 상면과 포토레지스트 패턴(PR2)의 상면(PR2_US)이 동일한 평면 상에 위치할 수 있다.
본 화학 기계적 연마(CMP) 공정을 통해, 대체로 유사한 높이는 가지는 제1 뱅크(400)의 상면 및 제2 절연층(520)의 상면 상에 배치된 접촉 전극용 물질층(700')의 일부 영역과 단차 보상 패턴(430)의 상면 상에 배치된 스토퍼(ST)는 노출될 수 있다. 한편, 제1 뱅크(400)의 측면 및 제2 절연층(520)의 측면 상에 배치된 접촉 전극용 물질층(700')은 포토레지스트 패턴(PR2)에 의해 덮일 수 있다. 예를 들어, 제1 뱅크(400) 및 제2 절연층(520)의 두께로 인해 형성된 접촉 전극용 물질층(700')의 단차에 의해 낮은 레벨에 위치한 접촉 전극용 물질층(700')의 일부 영역은 포토레지스트 패턴(PR2)에 의해 커버되고, 높은 레벨에 위치한 접촉 전극용 물질층(700')의 다른 일부 영역은 포토레지스트 패턴(PR2)에 의해 노출될 수 있다.
이어, 도 24 및 도 25를 참조하면, 상기 포토레지스트 패턴(PR2)을 식각 마스크로 이용하여 접촉 전극용 물질층(700')의 일부 및 스토퍼(ST)를 제거한다. 본 공정을 통해, 동일한 높이에 형성된 접촉 전극 물질층(700')의 일부 영역 및 스토퍼(700')는 제거될 수 있다.
구체적으로, 발광 영역(EMA)에서 포토레지스트 패턴(PR2)에 의해 노출된 제1 뱅크(400)의 상면과 중첩된 접촉 전극용 물질층(700')의 일부 영역, 제2 절연층(520)의 상면과 중첩된 접촉 전극용 물질층(700')의 일부 영역, 및 단차 보상 패턴(430)의 상면과 중첩된 스토퍼(ST)는 제거될 수 있다. 따라서, 본 공정을 통해 제2 절연층(520) 상에 형성된 접촉 전극용 물질층(700')의 일부가 제거되어 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)이 형성될 수 있다.
또한, 서브 영역(SA)에서 포토레지스트 패턴(PR2)에 의해 노출된 스토퍼(ST)가 제거되어 제3 개구부(OP3)에 의해 정렬 라인층(200')의 일부가 노출될 수 있다.
이어, 도 26 내지 도 28을 참조하면, 제1 정렬 라인(210') 및 제2 정렬 라인(220')의 단선 공정을 수행하여 제1 전극(210) 및 제2 전극(220)을 형성한다.
구체적으로, 도 27을 참조하면, 제3 개구부(OP3)가 노출하는 정렬 라인층(200')의 일부를 제거하는 식각 공정을 통해 서로 분리된 제1 전극(210) 및 제2 전극(220)을 형성한다. 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')이 단차 보상 패턴(430) 상에 배치됨으로써, 상기 단차 보상 패턴(430)의 두께만큼 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')의 레벨은 상부에 위치할 수 있다. 또한, 단차 보상 패턴(430)의 소정의 두께를 갖도록 형성됨으로써, 포토레지스트 패턴(PR2)에 의해 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')이 덮이지 않고 노출될 수 있다. 따라서, 추가적인 마스크 공정 없이 본 공정을 통해. 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')의 일부를 제거여 도 26 및 도 28에 도시된 바와 같이 분리된 제1 전극(210) 및 제2 전극(220)이 형성될 수 있다.
이어, 포토레지스트 패턴(PR2)을 스트립 또는 에싱 공정을 통해 제거하여 도 5에 도시된 표시 장치(10)를 제조할 수 있다.
도 29는 도 5의 표시 장치의 다른 예를 나타낸 확대 단면도이다.
도 29를 참조하면, 제1 접촉 전극(710) 및 제2 접촉 전극(720)의 양 단부의 높이가 제2 절연층(520)의 상면의 높이보다 낮은 점이 도 7의 실시예와 차이점이다. 구체적으로, 본 실시예는 도 24를 참조하여 설명한 접촉 전극 물질층(700')의 식각 공정에서 접촉 전극 물질층(700')의 식각 공정이 시간이 충분한 경우, 접촉 전극 물질층(700')이 과식각되어 형성될 수 있다.
도 30은 도 2의 Q3-Q3'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 30을 참조하면, 제1 접촉 전극(710) 및 제2 접촉 전극(720) 상에 이들은 덮는 제4 절연층(810) 및 제5 절연층(820)이 더 배치되는 점이 도 5의 실시예와 차이점이다.
구체적으로, 본 실시예에 따른 표시 장치(10)는 접촉 전극층(700) 상에 배치된 제4 절연층(810) 및 제5 절연층(820)을 더 포함할 수 있다. 상기 제4 절연층(810) 및 제5 절연층(820)은 접촉 전극층(700)와 제3 방향(DR3)으로 중첩되어 이들을 덮을 수 있다. 상기 제4 절연층(810) 및 제5 절연층(820)은 제2 절연층(520)의 상면, 제1 뱅크(400)의 상면, 및 단차 보상 패턴(430)의 상면 상에는 배치되지 않을 수 있다.
제4 절연층(810) 및 제5 절연층(820)은 하부에 배치된 부재를 보호함과 동시에 접촉 전극 분리 공정에서 식각 마스크로 이용될 수 있다. 구체적으로, 상기 접촉 전극 분리 공정은 제4 절연층(810)을 연마 정지막, 제5 절연층(820)을 연마층으로 이용하여 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다.
제4 절연층(810)과 제5 절연층(820)은 각각 무기 물질을 포함할 수 있다. 제4 절연층(810)과 제5 절연층(820)은 서로 상이한 물질을 포함할 수 있다. 제4 절연층(810)이 포함하는 물질을 화학 기계적 연마(CMP) 공정에 대하여, 상기 제5 절연층(820)이 포함하는 물질보다 CMP 선택비가 낮은 물질을 포함할 수 있다. 예를 들어, 제4 절연층(810)은 실리콘 질화물(SiNx)을 포함하고, 제5 절연층(820)은 실리콘 산화물(SiOx)을 포함할 수 있다.
본 실시예에서, 무기 물질을 포함하는 제4 절연층(810) 및 제5 절연층(820)을 이용하여 화학 기계적 연마(CMP) 공정을 통해 접촉 전극 분리 공정을 수행함으로써, 별도의 마스크 공정 또는 별도의 설계 없이 접촉 전극 물질층(700')을 분리하여 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 형성할 수 있다.
도 31 내지 도 38은 도 30의 표시 장치의 제조 방법의 공정 단계별 평면도들 및 단면도들이다.
도 31 내지 도 38에서 도시하는 표시 장치(10)의 평면 구조 및 단면 구조는 도 2의 표시 장치(10)의 평면 구조 및 도 2의 Q3-Q3'선을 따라 자른 다른 예를 나타낸 도 30의 표시 장치(10)의 단면 구조에 대응하는 구조일 수 있다. 구체적으로, 도 32 및 도 33은 도 31의 IIa-IIa'선을 따라 자른 단면도들이고, 도 35 내지 도 38은 도 34의 IIb-IIb'선을 따라 자른 단면도들이다.
도 31 및 도 32는 상술한 표시 장치(10)의 제조 공정 중 제2 절연층(520) 및 제3 절연층(530)을 형성하는 단계를 도시하는 도 18 및 도 19 이후의 공정을 도시하고 있다. 이하, 상술한 표시 장치(10)의 제조 공정에 대한 설명은 생략하고, 차이점을 위주로 설명하기로 한다.
먼저, 도 31 내지 도 33을 참조하면, 제1 정렬 라인(210') 및 제2 정렬 라인(220')의 단선 공정을 수행하여 제1 전극(210) 및 제2 전극(220)을 형성한다.
구체적으로, 제3 개구부(OP3)가 노출하는 정렬 라인층(200')의 일부를 제거하는 식각 공정을 통해 서로 분리된 제1 전극(210) 및 제2 전극(220)을 형성한다. 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')이 단차 보상 패턴(430) 상에 배치됨으로써, 상기 단차 보상 패턴(430)의 두께만큼 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')의 레벨은 상부에 위치할 수 있다. 따라서, 본 식각 공정을 통해 다른 부재의 손상을 최소화할 수 있다. 따라서, 추가적인 마스크 공정 없이 본 공정을 통해. 제3 개구부(OP3)에 의해 노출되는 정렬 라인(200')의 일부를 제거여 도 33에 도시된 바와 같이 분리된 제1 전극(210) 및 제2 전극(220)이 형성될 수 있다.
이어, 도 34 및 도 35를 참조하면, 발광 영역(EMA)에 패턴화된 접촉 전극 물질층(700')을 형성한다.
패턴화된 접촉 전극 물질층(700')은 발광 영역(EMA) 내에 배치될 수 있다. 패턴화된 접촉 전극 물질층(700')은 상술한 바와 동일한 형상 및 구조를 가질 수 있다. 본 실시예에서는 접촉 전극 분리 공정에 앞서 정렬 라인 분리 공정을 수행함으로써, 서브 영역(SA)에 스토퍼(ST)를 형성하지 않을 수 있다.
이어, 도 36을 참조하면, 접촉 전극 물질층(700')이 형성된 비아층(166) 상에 제4 절연 물질층(810'), 및 제5 절연 물질층(820')을 전면적으로 순차 적층할 수 있다. 제4 절연 물질층(810') 및 제5 절연 물질층(820')은 각각 제4 절연층(810) 및 제5 절연층(820)에 대응되는 절연층일 수 있다. 따라서, 상기 제4 절연 물질층(810') 및 제5 절연 물질층(820')은 서로 상이한 물질을 포함할 수 있다. 예를 들어, 제4 절연 물질층(810')은 실리콘 질화물(SiNx)을 포함하고, 제5 절연 물질층(820')은 실리콘 산화물(SiOx)을 포함할 수 있다.
이어, 도 37을 참조하면, 화학 기계적 연마(CMP) 공정을 통해 제5 절연 물질층(820')의 일부를 제거하여 제4 절연 물질층(810')의 일부를 노출하는 제5 절연층(820)을 형성한다.
구체적으로, 제4 절연 물질층(810')은 상기 화학 기계적 연마(CMP) 공정에서 연마 정지막의 기능을 할 수 있다. 따라서, 본 화학 기계적 연마(CMP) 공정을 통해 제5 절연 물질층(820')은 제4 절연 물질층(810')의 상면이 노출될 때까지 연마될 수 있다. 예를 들어, 제4 절연 물질층(810')을 연마 정지층으로 하여 제1 뱅크(400)와 제2 절연층(520)의 상면 상에 배치된 제4 절연 물질층(810')이 노출될 때까지 화학 기계적 연마(CMP) 공정이 수행될 수 있다. 상기 화학 기계적 연마(CMP) 공정에 의하여 제5 절연 물질층(820')이 연마되어 형성된 제5 절연층(820)의 상면(820_US)과 제1 뱅크(400)의 상면 및 제2 절연층(820)의 상면 상에 배치된 제4 절연 물질층(810')의 상면(810'_US)은 동일한 평면 상에 위치할 수 있다.
이어, 도 37 및 도 38을 참조하면, 제5 절연층(820)을 식각 마스크로 이용하여 식각 공정을 수행하여 제4 절연 물질층(810')의 일부를 제거하여 제4 절연층(810)을 형성한다.
구체적으로, 제5 절연층(820)을 식각 마스크로 이용하여 식각 공정을 수행한다. 상기 식각 공정에서 제5 절연층(820)이 노출하는 제4 절연 물질층(810')의 일부가 제거될 수 있다. 구체적으로, 제2 절연층(820)의 상면 상에 형성된 제4 절연 물질층(810')이 제거되어 제2 절연층(820)의 상면 상에 형성된 접촉 전극 물질층(700')이 노출될 수 있다. 이에 제한되는 것은 아니나, 본 식각 공정은 건식 식각으로 수행될 수 있다.
또한, 본 공정에서 제1 뱅크(400)의 상면, 제2 뱅크(600)의 상면 및 단차 보상 패턴(430)의 상면 상에 형성된 제4 절연 물질층(810')의 일부도 제거될 수 있다. 예를 들어, 소정의 높이에 형성된 제4 절연 물질층(810')은 제5 절연층(820)에 의해 노출되어 식각됨으로써, 도 38에 도시된 바와 같이 제5 절연층(820)에 의해 상면이 덮인 제4 절연층(810)이 형성될 수 있다.
이어, 도 38을 참조하면, 제4 절연층(810) 및 제5 절연층(820)을 식각 마스크로 이용하여 식각 공정을 수행하여 접촉 전극 물질층(700')의 일부를 제거하여 패턴화된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 형성한다.
구체적으로, 제4 절연층(810) 및 제5 절연층(820)은 제2 절연층(520)의 상면 상에 형성된 접촉 전극 물질층(700')을 노출할 수 있다. 따라서, 제4 절연층(810) 및 제5 절연층(820)을 식각 마스크로 이용하여 식각 공정을 수행함으로써, 제4 절연층(810) 및 제5 절연층(820)이 노출하는 접촉 전극 물질층(700')의 일부가 제거될 수 있다. 이에 제한되는 것은 아니나, 본 식각 공정은 습식 식각으로 수행될 수 있다. 본 공정을 통해 제4 절연층(810) 및 제5 절연층(820)이 노출하는 제2 절연층(520)의 상면 상에 형성된 접촉 전극 물질층(700')이 제거되어 도 30에 도시된 바와 같이 제2 절연층(820)을 사이에 두고 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)이 형성될 수 있다.
본 발명의 일 실시예에 따르면 제2 절연층 상에 형성된 접촉 전극 물질층을 제2 절연층을 사이에 두고 서로 이격된 제1 접촉 전극과 제2 접촉 전극으로 형성하기 위한 접촉 전극 분리 공정을 CMP 공정을 이용하여 수행될 수 있다. 구체적으로, 제2 절연층에 의해 형성되는 접촉 전극 물질층을 연마 정지막으로 이용하여 CMP 공정을 수행하여 포토레지스트 패턴을 형성함으로써 안정적으로 접촉 전극 물질층을 분리시켜 제1 접촉 전극과 제2 접촉 전극을 형성할 수 있다. 따라서, CMP 공정을 이용하여 안정적으로 제1 접촉 전극과 제2 접촉 전극을 형성함으로써, 표시 장치의 공정 마진이 개선될 수 있다. 또한, 서브 영역에 제2 절연층의 상면의 높이와 유사하거나 동일한 단차 보상 패턴을 형성하고 단차 보상 패턴 상에 정렬 라인층을 형성함으로써, 정렬 라인 분리 공정에서 별도의 마스크 공정 없이 정렬 라인층을 분리시켜 제1 전극과 제2 전극을 형성할 수 있다. 따라서, 표시 장치의 제조 공정 효율이 개선될 수 있다.
본 발명의 다른 실시예에 따르면 제2 절연층 상에 형성된 접촉 전극 물질층을 제2 절연층을 사이에 두고 서로 이격된 제1 접촉 전극과 제2 접촉 전극으로 형성하기 위한 접촉 전극 분리 공정은 제1 무기막 및 제1 무기막과 상이한 물질을 가지는 제2 무기막을 이용한 CMP 공정을 통해 수행될 수 있다. 구체적으로, 제2 절연층에 의해 형성되는 접촉 전극 물질층 상에 제1 무기막 및 제2 무기막을 순차 형성하고 제2 무기막을 제1 무기막을 연마 정지막으로 이용하여 연마하고, 제1 무기막에 의해 노출되는 제2 무기막을 제거함으로써 안정적으로 접촉 전극 물질층을 분리시켜 제1 접촉 전극과 제2 접촉 전극을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (22)

  1. 발광 영역 및 상기 발광 영역과 인접한 서브 영역을 포함하는 기판;
    상기 기판의 상기 발광 영역 상에 배치되는 뱅크;
    상기 기판의 상기 서브 영역 상에 배치되는 단차 보상 패턴;
    상기 뱅크 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극; 및
    상기 발광 영역에서 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 뱅크의 상면과 상기 단차 보상 패턴의 상면은 동일한 레벨에 위치하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 뱅크는 서로 이격된 제1 서브 뱅크 및 제2 서브 뱅크를 포함하며,
    상기 제1 전극은 상기 제1 서브 뱅크 상에 배치되고,
    상기 제2 전극은 상기 제2 서브 뱅크 상에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 및
    상기 발광 소자 상에 배치되며, 상기 발광 소자의 양 단부를 노출하는 제2 절연층을 더 포함하되,
    상기 발광 소자는 상기 제1 절연층 상에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 뱅크의 상면 상에 배치된 제1 절연층의 상면과 상기 제2 절연층의 상면은 동일한 레벨에 위치하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일 단부와 전기적으로 연결되는 제1 접촉 전극; 및
    상기 제2 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제2 접촉 전극을 더 포함하되,
    상기 제2 절연층은 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극은 상기 제1 뱅크의 상면 및 상기 제2 절연층의 상면 상에는 배치되지 않는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극 상에 배치된 제3 절연층; 및
    상기 제3 절연층 상에 배치된 제4 절연층을 더 포함하되,
    상기 제3 절연층과 상기 제4 절연층은 서로 다른 물질을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제3 절연층 및 상기 제4 절연층은 상기 뱅크의 상면 및 상기 제2 절연층의 상면 상에는 배치되지 않는 표시 장치.
  10. 제8 항에 있어서,
    상기 제3 절연층은 실리콘 질화물(SiNx)를 포함하고,
    상기 제4 절연층은 실리콘 산화물(SiOx)를 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 연장되어 상기 단차 보상 패턴 상에도 배치되되,
    상기 제1 전극 및 상기 제2 전극은 각각 상기 단차 보상 패턴의 상면의 적어도 일부를 노출하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 배치되며,
    상기 제1 절연층은,
    상기 발광 영역에서 상기 제1 전극의 일부를 노출하는 제1 개구부,
    상기 발광 영역에서 상기 제2 전극의 일부를 노출하는 제2 개구부, 및
    상기 서브 영역에서 단차 보상 패턴의 상면의 일부를 노출하는 제3 개구부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 개구부는 상기 서브 영역에서 상기 제1 전극 및 상기 제2 전극과 비중첩한 표시 장치.
  14. 제12 항에 있어서,
    상기 표시 장치의 단면도 상 상기 제3 개구부가 위치하는 높이는 상기 제1 개구부 및 상기 제2 개구부가 위치하는 높이보다 높은 표시 장치.
  15. 제13 항에 있어서,
    상기 뱅크와 상기 단차 보상 패턴은 동일한 층에 형성되는 표시 장치.
  16. 발광 영역 및 서브 영역을 포함하는 기판을 준비하는 단계;
    상기 발광 영역과 상기 서브 영역을 걸쳐 배치되며 서로 이격된 제1 정렬 라인 및 제2 정렬 라인을 형성하는 단계;
    상기 발광 영역에서 상기 제1 정렬 라인과 상기 제2 정렬 라인 사이에 발광 소자를 배치하는 단계;
    상기 발광 소자 상에 상기 발광 소자의 양 단부를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 접촉 전극 물질층을 형성하는 단계;
    화학적 기계적 연마(CMP,Chemical mechanical planarization) 공정을 이용하여 상기 접촉 전극 물질층의 일부를 노출하는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용하여 상기 접촉 전극 물질층의 일부 영역을 제거하여 제1 접촉 전극 및 제2 접촉 전극을 형성하는 단계를 포함하되,
    상기 식각 마스크가 노출하는 상기 접촉 전극 물질층의 일부 영역은 상기 제1 절연층의 상면 상에 배치되고,
    상기 제1 절연층은 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치된 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 식각 마스크를 형성하는 단계는,
    상기 접촉 전극 물질층 상에 포토레지스트층을 전면적으로 도포하는 단계; 및
    상기 접촉 전극 물질층을 연마 정지막으로 이용하여 화학적 기계적 연마(CMP,Chemical mechanical planarization) 공정을 수행하여 상기 포토레지스트층의 일부를 제거하는 단계를 포함하되,
    상기 화학적 기계적 연마(CMP) 공정을 통해 상기 포토레지스트층의 일부가 연마되어 상기 식각 마스크가 형성되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 절연층의 인접 영역에서 상기 식각 마스크의 상면과 상기 접촉 전극 물질층의 상면은 동일한 평면 상에 위치하는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 식각 마스크를 형성하는 단계는,
    상기 접촉 전극 물질층 상에 제1 절연 물질층을 적층하는 단계;
    상기 제1 절연 물질층 상에 제2 절연 물질층을 적층하는 단계; 및
    상기 제1 절연 물질층을 연마 정지막으로 이용하여 화학적 기계적 연마(CMP,Chemical mechanical planarization) 공정을 수행하여 제2 절연층 물질층의 일부를 제거하여 제2 절연층을 형성하는 단계를 포함하되,
    상기 제2 절연층은 상기 제1 절연층의 상면 상에 배치된 상기 제1 절연 물질층의 일부를 노출하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 절연층의 인접 영역에서 상기 제1 절연 물질층의 상면과 상기 제2 절연층의 상면은 동일 평면 상에 위치하는 표시 장치의 제조 방법.
  21. 제19 항에 있어서,
    상기 식각 마스크를 형성하는 단계는,
    상기 제2 절연층이 노출하는 상기 제1 절연 물질층의 일부를 제거하여 제3 절연층을 형성하는 단계를 더 포함하되,
    상기 제3 절연층 및 상기 제2 절연층은 상기 제1 절연층의 상면 상에 배치된 상기 접촉 전극 물질층을 노출하고,
    상기 제3 절연층 및 상기 제2 절연층은 상기 식각 마스크를 구성하는 표시 장치의 제조 방법.
  22. 제19 항에 있어서,
    상기 제1 절연 물질층과 상기 제2 절연 물질층은 무기 물질을 포함하되,
    상기 제1 절연 물질층과 상기 제2 절연 물질층은 서로 상이한 물질을 포함하는 표시 장치의 제조 방법.
PCT/KR2022/002584 2021-02-23 2022-02-22 표시 장치 및 이의 제조 방법 WO2022182100A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202280007635.7A CN116547815A (zh) 2021-02-23 2022-02-22 显示装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210024047A KR20220120784A (ko) 2021-02-23 2021-02-23 표시 장치 및 이의 제조 방법
KR10-2021-0024047 2021-02-23

Publications (1)

Publication Number Publication Date
WO2022182100A1 true WO2022182100A1 (ko) 2022-09-01

Family

ID=82900866

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/002584 WO2022182100A1 (ko) 2021-02-23 2022-02-22 표시 장치 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US20220271021A1 (ko)
KR (1) KR20220120784A (ko)
CN (1) CN116547815A (ko)
WO (1) WO2022182100A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200010704A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20200063380A (ko) * 2018-11-27 2020-06-05 삼성디스플레이 주식회사 표시 장치
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200088954A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치
KR20210001277A (ko) * 2019-06-27 2021-01-06 엘지디스플레이 주식회사 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200010704A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20200063380A (ko) * 2018-11-27 2020-06-05 삼성디스플레이 주식회사 표시 장치
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200088954A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치
KR20210001277A (ko) * 2019-06-27 2021-01-06 엘지디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
KR20220120784A (ko) 2022-08-31
CN116547815A (zh) 2023-08-04
US20220271021A1 (en) 2022-08-25

Similar Documents

Publication Publication Date Title
WO2021162180A1 (ko) 표시 장치
WO2021149863A1 (ko) 표시 장치
WO2021125704A1 (ko) 표시 장치
WO2022164168A1 (ko) 발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치
WO2021242074A1 (ko) 표시 장치
WO2021066287A1 (ko) 표시 장치 및 이의 제조 방법
WO2021040162A1 (ko) 발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2022045698A1 (ko) 표시 장치
WO2022025395A1 (ko) 표시 장치
WO2021118182A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2021091062A1 (ko) 표시 장치
WO2021215585A1 (ko) 표시 장치
WO2021182681A1 (ko) 표시 장치
WO2022149813A1 (ko) 표시 장치
WO2021235689A1 (ko) 표시 장치
WO2021246572A1 (ko) 발광 소자, 이의 제조 방법 및 표시 장치
WO2022182100A1 (ko) 표시 장치 및 이의 제조 방법
WO2022019547A1 (ko) 표시 장치
WO2021101033A1 (ko) 발광 소자, 표시 장치 및 이의 제조 방법
WO2023003320A1 (ko) 표시 장치
WO2022131794A1 (ko) 표시 장치
WO2022145855A1 (ko) 표시 장치
WO2023096228A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2021125705A1 (ko) 표시 장치
WO2022270929A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22760017

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280007635.7

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22760017

Country of ref document: EP

Kind code of ref document: A1