WO2022164168A1 - 발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치 - Google Patents

발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치 Download PDF

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light emitting
layer
electrode
disposed
semiconductor layer
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강혜림
안문정
유제원
이동언
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a light emitting element, a light emitting element unit including the light emitting element, and a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • the problem to be solved by the present invention is to provide a light emitting device in which the amount of light emitted through both end surfaces is increased.
  • Another object to be solved by the present invention is to provide a light emitting device unit including a plurality of light emitting devices in which the amount of light emitted through both end surfaces is increased.
  • Another object of the present invention is to provide a display device having improved light output efficiency.
  • a light emitting device has a shape extending in a first direction, a first semiconductor layer, a second semiconductor layer disposed on the first semiconductor layer, and the first semiconductor layer and a light emitting element core including an element active layer disposed between the second semiconductor layer, an element insulating film surrounding a side surface of the light emitting element core, and an outer surface of the element insulating film, at least the side surface of the element active layer and an enclosing reflective film.
  • the reflective layer may completely cover a side surface of the device active layer.
  • the reflective layer may expose a portion of an outer surface of the device insulating layer.
  • the first semiconductor layer, the device active layer, and the second semiconductor layer may be sequentially disposed along one direction, and a length of the reflective layer in the one direction may be smaller than a length of the light emitting device core in the first direction. .
  • a length of the reflective layer in the one direction may be greater than a thickness of the device active layer in the one direction.
  • the reflective layer may extend in the one direction on the side surface of the device active layer and may also be disposed on the side surface of the first semiconductor layer or the side surface of the second semiconductor layer.
  • a thickness of the first semiconductor layer in the one direction is greater than a thickness of the second semiconductor layer in the one direction, and a side surface of the first semiconductor layer is exposed by the first region surrounded by the reflective film and the reflective film. and a second region to be formed, wherein a length of the first region in the one direction may be smaller than a length of the second region in the one direction.
  • the device active layer includes a first surface facing a first end surface of the light emitting element core, and a second surface facing a second end surface of the light emitting element core, wherein the first end surface of the light emitting element core is a surface positioned on one side in the one direction of the light emitting element core, and the second end surface of the light emitting element core is a surface positioned on the other side in the one direction of the light emitting element core, and the first of the light emitting element core
  • a first distance between the end surface and the first surface of the device active layer may be smaller than a second distance between the second end surface of the light emitting device core and the second surface of the device active layer.
  • a light emitting device unit has a shape extending in a first direction, a plurality of light emitting devices arranged spaced apart from each other in a second direction perpendicular to the first direction, and the plurality of and a binder surrounding the light emitting device and fixing the plurality of light emitting devices, wherein each of the plurality of light emitting devices includes a first semiconductor layer, a second semiconductor layer disposed on the first semiconductor layer, and the first semiconductor
  • a light emitting device core including a device active layer disposed between the layer and the second semiconductor layer, a device insulating film surrounding a side surface of the light emitting device core, and disposed on an outer surface of the device insulating film, at least a side surface of the device active layer a reflective film surrounding the
  • the reflective layer may completely cover a side surface of the device active layer.
  • the first semiconductor layer, the device active layer, and the second semiconductor layer are sequentially disposed along the first direction, and a length of the reflective film in the first direction is greater than a length of the light emitting element core in the first direction. can be small
  • a length of the reflective layer in the first direction may be greater than a thickness of the device active layer in the first direction.
  • a thickness of the binder in the first direction may be smaller than a length of the light emitting device core in the first direction.
  • the device insulating layer includes a first region surrounded by the reflective layer and a second region exposed by the reflective layer, wherein the binder is disposed on the second region of the device insulating layer, on the first region of the device insulating layer may not be placed.
  • the binder may surround the first semiconductor layer, but may not surround the second semiconductor layer and the device active layer.
  • the reflective film may be in contact with one surface of the binder facing the device active layer.
  • the binder may expose both ends of the light emitting device core, and the reflective film may be disposed at one end of both ends of the light emitting device core, but may not be disposed at the other end.
  • a display device is disposed on a substrate, a first electrode and a second electrode spaced apart from each other in a first direction, and disposed between the first electrode and the second electrode, a plurality of light emitting devices having a shape extending in the first direction, wherein each of the plurality of light emitting devices has a shape extending in the first direction, a first semiconductor layer, on the first semiconductor layer
  • a light emitting device core including a second semiconductor layer disposed thereon, and a device active layer disposed between the first semiconductor layer and the second semiconductor layer, a device insulating film surrounding a side surface of the light emitting device core, and the outside of the device insulating layer and a reflective film disposed on the side surface and surrounding at least the side surface of the device active layer.
  • the reflective layer may completely cover a side surface of the device active layer.
  • the first semiconductor layer, the device active layer, and the second semiconductor layer are sequentially disposed along the first direction, and a length of the reflective film in the first direction is greater than a length of the light emitting element core in the first direction. can be small
  • the first electrode may be electrically connected to one end of the plurality of light emitting devices, and the second electrode may be electrically connected to the other end of the plurality of light emitting devices.
  • the first direction may be parallel to one surface of the substrate.
  • An insulating layer disposed on the plurality of light emitting devices and exposing both ends of the plurality of light emitting devices may be further included.
  • the first direction may be parallel to a thickness direction of the substrate.
  • a binder surrounding the plurality of light emitting devices and fixing the plurality of light emitting devices may be further included.
  • the binder may not overlap the reflective layer in a second direction perpendicular to the first direction.
  • the plurality of light emitting devices may be disposed on the first electrode, and the second electrode may be disposed on the plurality of light emitting devices.
  • the light emitting device includes a light emitting device core including a device active layer and a reflective film surrounding the side surface of the light emitting device core, so that the light generated from the device active layer and emitted through the outer surface of the light emitting device core emits light It can be guided to both end sides of the element core. Accordingly, it is possible to improve the efficiency of light emitted from the light emitting device by reducing the amount of light directed downward among the light emitted from the light emitting device disposed on the substrate of the display device.
  • the device unit may include the plurality of light emitting devices and a binder surrounding and fixing outer surfaces of the plurality of light emitting devices.
  • one end of the light emitting device on which the reflective film is formed is arranged to face the display direction of the display device, so that the amount of light emitted from the device active layer through the upper surface of the light emitting device core is increased, thereby improving the display efficiency of the display device can be
  • the plurality of light emitting devices are fixed by the binder, it may be easy to align the plurality of light emitting devices between the first electrode and the second electrode without an additional electric field application process.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along line I-I' of FIG. 2 .
  • FIG. 4 is a cross-sectional view taken along line II-II' of FIG. 2 .
  • FIG. 5 is a schematic perspective view of a light emitting device according to an embodiment.
  • FIG. 6 is a cross-sectional view of a light emitting device according to an exemplary embodiment.
  • FIG. 7 is a cross-sectional view illustrating a traveling direction of light emitted from a light emitting device according to an exemplary embodiment.
  • FIGS. 8 to 19 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • FIG. 20 is an enlarged cross-sectional view illustrating an example of area A of FIG. 3 .
  • 21 is an enlarged cross-sectional view illustrating a traveling direction of light generated by a light emitting device of the display device of FIG. 20 .
  • FIG. 22 is an enlarged cross-sectional view illustrating another example of area A of FIG. 3 .
  • FIG. 23 is an enlarged cross-sectional view illustrating another example of area A of FIG. 3 .
  • 25 is a cross-sectional view of a light emitting device according to another embodiment.
  • 26 is a cross-sectional view of a light emitting device according to another embodiment.
  • 27 is a cross-sectional view of a light emitting device according to another embodiment.
  • FIG. 28 is a cross-sectional view of a light emitting device according to another embodiment.
  • 29 is a cross-sectional view of a light emitting device according to another embodiment.
  • FIG. 30 is a cross-sectional view of a light emitting device unit according to an embodiment.
  • FIG. 31 is a cross-sectional view illustrating a part of a manufacturing process of a light emitting device unit according to an exemplary embodiment.
  • 32 is a schematic plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • FIG. 33 is a cross-sectional view taken along line III-III' of FIG. 32 .
  • FIG. 34 is an enlarged cross-sectional view illustrating an example of an enlarged area C of FIG. 33 .
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game machine, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • first direction DR1 a first direction DR1 , a second direction DR2 , and a third direction DR3 are defined in the drawings of the exemplary embodiment of the display device 10 .
  • the first direction DR1 and the second direction DR2 may be perpendicular to each other in one plane.
  • the third direction DR3 may be a direction perpendicular to a plane in which the first direction DR1 and the second direction DR2 are located.
  • the third direction DR3 is perpendicular to each of the first direction DR1 and the second direction DR2 .
  • the third direction DR3 indicates a thickness direction (or display direction) of the display device 10 .
  • the display device 10 may have a rectangular shape including a long side and a short side in which the first direction DR1 is longer than the second direction DR2 in plan view.
  • a corner portion where the long side and the short side of the display device 10 meet on a planar view may be a right angle, but is not limited thereto.
  • a corner of the display device 10 may have a rounded curved shape.
  • the shape of the display device 10 is not limited to the exemplified one and may be variously modified.
  • the display device 10 may have other shapes such as a square in plan view, a square having rounded corners (vertices), other polygons, or a circle.
  • the display surface of the display device 10 may be disposed on one side of the third direction DR3 that is the thickness direction.
  • “upper” indicates a display direction in one side of the third direction DR3
  • “top” indicates one side of the third direction DR3. indicates the facing surface.
  • the term “lower” refers to a direction opposite to the display direction toward the other side of the third direction DR3
  • the lower surface refers to a surface facing the other side in the third direction DR3 .
  • “Left”, “Right”, “Top”, and “Bottom” indicate directions when the display device 10 is viewed from a plane.
  • DR2 represents the other side.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the shape of the display area DPA may follow the shape of the display device 10 .
  • the shape of the display area DPA may have a rectangular shape in plan view similar to the overall shape of the display device 10 .
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a pixel PX.
  • the pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular or square shape in plan view.
  • each pixel PX may include a plurality of light emitting devices made of inorganic particles.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • FIG. 2 is a schematic plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • each pixel PX of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA may be an area from which light emitted from the light emitting device ED is emitted, and the non-emission area may be defined as an area from which light emitted from the light emitting device ED does not reach and thus does not emit light.
  • the light emitting area EMA may include an area in which the light emitting device ED is disposed and an area adjacent thereto.
  • the light emitting region may further include a region in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • Each pixel PX may further include a sub-area SA disposed in the non-emission area.
  • the light emitting device ED may not be disposed in the sub area SA.
  • the sub area SA may be disposed above the light emitting area EMA (or one side of the second direction DR2 ) in one pixel PX.
  • the sub-area SA may be disposed between the emission areas EMA of the pixels PX adjacent to each other in the second direction DR2 .
  • the sub area SA may include a separation part ROP.
  • the separation part ROP of the sub-region SA may be a region in which the first and second electrodes 210 and 220 included in each pixel PX adjacent to each other along the second direction DR2 are separated from each other, respectively. have. Accordingly, a portion of the first and second electrodes 210 and 220 disposed in each pixel PX may be disposed in the sub area SA.
  • One pixel PX of the display device 10 may include electrodes 210 and 220 , a first bank 600 , contact electrodes 710 and 720 , and a light emitting device ED.
  • the plurality of electrodes 210 and 220 , the plurality of contact electrodes 710 and 720 , the plurality of light emitting devices ED and the first pixel included in the pixel PX of the display device 10 according to an exemplary embodiment will be described below.
  • a planar arrangement structure of the bank 600 will be briefly described.
  • the first bank 600 may be disposed in a grid pattern on the entire surface of the display area DPA, including portions extending in the first direction DR1 and the second direction DR2 in plan view.
  • the first bank 600 may be disposed across the boundary of each pixel PX to distinguish neighboring pixels PX.
  • the first bank 600 may be disposed to surround the emission area EMA and the sub area SA in each pixel PX to distinguish them.
  • the emission area EMA and the sub area SA of each pixel PX may be defined by the first bank 600 .
  • the plurality of electrodes 210 and 220 may include a first electrode 210 and a second electrode 220 spaced apart from each other.
  • the first electrode 210 may be disposed on the left side of each pixel PX in a plan view.
  • the first electrode 210 may have a shape extending in the second direction DR2 in plan view.
  • the first electrode 210 may be disposed over the emission area EMA and the sub area SA.
  • the first electrode 210 extends in the second direction DR2 in a plan view, and the first electrode 210 of the pixel PX is adjacent in the second direction DR2 in the separation portion ROP of the sub-region SA. ) and can be separated from each other.
  • the second electrode 220 may be disposed to be spaced apart from the first electrode 210 in the first direction DR1 .
  • the second electrode 220 may be disposed on the right side of each pixel PX in a plan view.
  • the second electrode 220 may have a shape extending in the second direction DR2 in plan view.
  • the second electrode 220 may be disposed over the emission area EMA and the sub area SA.
  • the second electrode 220 extends in the second direction DR2 in plan view, and the second electrode 220 of the pixel PX adjacent in the second direction DR2 in the separation portion ROP of the sub-region SA. ) and can be separated from each other.
  • the plurality of light emitting devices ED may be disposed between the first electrode 210 and the second electrode 220 .
  • the plurality of light emitting devices ED may have a shape extending in one direction, so that both ends of the light emitting devices ED in the extending direction are respectively placed on the first electrode 210 and the second electrode 220 . can be placed.
  • the plurality of light emitting devices ED may be disposed such that one end is placed on the first electrode 210 and the other end is placed on the second electrode 220 .
  • a direction in which the light emitting element ED extends may be substantially perpendicular to a direction in which the first electrode 210 and the second electrode 220 extend.
  • the present invention is not limited thereto, and in some light emitting devices ED of the plurality of light emitting devices ED, the direction in which the light emitting device ED extends is the direction in which the first electrode 210 and the second electrode 220 extend. is disposed to be substantially perpendicular to the light emitting device ED of the plurality of light emitting devices ED, the direction in which the light emitting device ED extends is the first electrode 210 and the second electrode 220 . It may be arranged to be oblique to the extending direction.
  • the light emitting device ED may include a light emitting device core 30 and a reflective film 39 disposed to surround a portion of a side surface of the light emitting device core 30 .
  • the shape of the light emitting device core 30 may be substantially similar to that of the light emitting device ED. Specifically, the light emitting element core 30 may have a shape extending in one direction, which is the extension direction of the light emitting element ED. One end of the light emitting device core 30 may be disposed on the first electrode 210 , and the other end of the light emitting device core 30 may be disposed on the second electrode 220 .
  • the reflective film 39 may be disposed on a side surface of the light emitting device core 30 .
  • the reflective film 39 may be disposed to partially surround the side surface of the light emitting element core 30 .
  • the reflective film 39 may be disposed to surround a side surface of one end among both ends of the light emitting device core 30 , but may not be disposed on a side surface of the other end thereof.
  • the plurality of contact electrodes 710 and 720 may include a first contact electrode 710 and a second contact electrode 720 spaced apart from each other.
  • the first contact electrode 710 may be disposed on the first electrode 210 .
  • the first contact electrode 710 may have a shape extending in the second direction DR2 .
  • the first contact electrode 710 may be in contact with (or electrically connected to) the first electrode 210 and one end of the light emitting device ED, respectively.
  • the first contact electrode 710 may contact the first electrode 210 exposed by the first opening OP1 in the sub area SA, and one end of the light emitting device ED in the light emitting area EMA. can be contacted with As the first contact electrode 710 contacts the first electrode 210 and one end of the light emitting device ED, respectively, the electrical signal applied to the first electrode 210 emits light through the first contact electrode 710 . It may be transferred to one end of the device ED.
  • the second contact electrode 720 may be disposed on the second electrode 220 .
  • the second contact electrode 720 may have a shape extending in the second direction DR2 .
  • the second contact electrode 720 may contact the second electrode 220 and the other end of the light emitting device ED, respectively.
  • the second contact electrode 720 may contact the second electrode 220 exposed by the second opening OP2 in the sub area SA, and the other end of the light emitting device ED in the light emitting area EMA. can be contacted with As the second contact electrode 720 contacts the second electrode 220 and the other end of the light emitting device ED, respectively, the electrical signal applied to the second electrode 220 emits light through the second contact electrode 720 . It may be transferred to the other end of the device ED.
  • FIG. 3 is a cross-sectional view taken along line I-I' of FIG. 2 .
  • FIG. 4 is a cross-sectional view taken along line II-II' of FIG. 2 .
  • the display device 10 includes a substrate SUB, a circuit element layer CCL disposed on the substrate SUB, and first and second electrodes 210 disposed on the circuit element layer CCL. , 220 ), a second bank 400 , first and second contact electrodes 710 and 720 , a light emitting device ED, a first bank 600 , and a display device layer including a plurality of insulating layers.
  • the substrate SUB may be an insulating substrate.
  • the substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the circuit element layer CCL may be disposed on the substrate SUB.
  • the circuit element layer CCL may include a lower metal layer 110 , a semiconductor layer 120 , a first conductive layer 130 , a second conductive layer 140 , and an insulating layer.
  • the lower metal layer 110 is disposed on the substrate SUB.
  • the lower metal layer 110 may include a light blocking layer BML, a first voltage line VL1 and a second voltage line VL2.
  • the first voltage line VL1 may overlap at least a portion of the first electrode SD1 of the transistor TR in the thickness direction of the substrate SUB.
  • a high potential voltage (or a first power supply voltage) supplied to the transistor TR may be applied to the first voltage line VL1 .
  • the second voltage line VL2 may overlap a second conductive pattern CDP2 to be described later in the thickness direction of the substrate SUB.
  • a low potential voltage (or a second power voltage) lower than the high potential voltage supplied to the first voltage line VL1 may be applied to the second voltage line VL2 .
  • the second power voltage applied to the second voltage line VL2 may be supplied to the second electrode 220 .
  • An alignment signal necessary for aligning the light emitting device ED may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • a high potential voltage (or a first power voltage) supplied to the transistor TR is applied to the first voltage line VL1
  • a high potential supplied to the first voltage line VDL is applied to the second voltage line VSL.
  • a low potential voltage (or a second power voltage) lower than the voltage may be applied.
  • the light blocking layer BML may be disposed to cover (or overlap) at least the channel region of the active layer ACT of the transistor TR, and further, be disposed to cover the entire active layer ACT of the transistor TR.
  • the present invention is not limited thereto, and the light blocking layer BML may be omitted.
  • the lower metal layer 110 may include a material that blocks light.
  • the lower metal layer 110 may be formed of an opaque metal material that blocks light transmission.
  • the buffer layer 161 may be disposed on the lower metal layer 110 .
  • the buffer layer 161 may be disposed to cover the entire surface of the substrate SUB on which the lower metal layer 110 is disposed.
  • the buffer layer 161 may serve to protect the plurality of transistors from moisture penetrating through the substrate SUB, which is vulnerable to moisture permeation.
  • the semiconductor layer 120 is disposed on the buffer layer 161 .
  • the semiconductor layer 120 may include the active layer ACT of the transistor TR. As described above, the active layer ACT of the transistor TR may be disposed to overlap the light blocking layer BML of the lower metal layer 110 .
  • the semiconductor layer 120 may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • the polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the active layer ACT of the transistor TR may include a plurality of doped regions doped with impurities and a channel region therebetween.
  • the semiconductor layer may include an oxide semiconductor.
  • the oxide semiconductor may be, for example, indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium-zinc -Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Zinc Oxide (IGZO), Indium-Gallium-Tin Oxide (IGTO), Indium- Gallium-zinc-tin oxide (Indium-Gallium-Zinc-Tin Oxide, IGZTO), or the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO Indium-zinc -Indium-Zinc-Tin Oxide
  • IGZO Indium-Gallium-Zinc Oxide
  • IGTO Indium- Gallium-zinc-tin oxide
  • IGZTO Indium- Gallium-zinc-tin oxide
  • the gate insulating layer 162 may be disposed on the semiconductor layer 120 .
  • the gate insulating layer 162 may function as a gate insulating layer of each transistor.
  • the gate insulating layer 162 may be formed as a multi-layer in which inorganic layers including at least one of an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy) are alternately stacked.
  • the first conductive layer 130 may be disposed on the gate insulating layer 162 .
  • the first conductive layer 130 may include the gate electrode GE of the transistor TR.
  • the gate electrode GE may be disposed to overlap the channel region of the active layer ACT in the third direction DR3 that is the thickness direction of the substrate SUB.
  • the interlayer insulating layer 163 may be disposed on the first conductive layer 130 .
  • the interlayer insulating layer 163 may be disposed to cover the gate electrode GE.
  • the interlayer insulating layer 163 may function as an insulating layer between the first conductive layer 130 and other layers disposed thereon and may protect the first conductive layer 130 .
  • the second conductive layer 140 may be disposed on the interlayer insulating layer 163 .
  • the second conductive layer 140 may include a first electrode SD1 of the transistor TR, a second electrode SD2 of the transistor TR, a first conductive pattern CDP1, and a second conductive pattern CDP2.
  • the first electrode SD1 of the transistor TR and the second electrode SD2 of the transistor TR have contact holes penetrating the interlayer insulating layer 163 and the gate insulating layer 162 , respectively, to form the active layer of the transistor TR. It may be electrically connected to both end regions of (ACT).
  • the first electrode SD1 of the transistor TR is connected to the first voltage line VL1 of the lower metal layer 110 through another contact hole penetrating the interlayer insulating layer 163 , the gate insulating layer 162 , and the buffer layer 161 . ) can be electrically connected to.
  • the first conductive pattern CDP1 may be electrically connected to the second electrode SD2 of the transistor TR.
  • the first conductive pattern CDP1 may be electrically connected to the first electrode 210 through a first electrode contact hole CTD passing through a via layer 164 to be described later.
  • the transistor TR may transfer the first power voltage applied from the first voltage line VL1 to the first electrode 210 through the first conductive pattern CDP1 .
  • the second conductive pattern CDP2 may be electrically connected to the second voltage line VL2 .
  • the second conductive pattern CDP2 may be electrically connected to the second voltage line VL2 through a contact hole passing through the interlayer insulating layer 163 , the gate insulating layer 162 , and the buffer layer 161 .
  • the second conductive pattern CDP2 may be electrically connected to the second electrode 220 through the second electrode contact hole CTS.
  • the second conductive pattern CDP2 may transfer the second power voltage applied to the second voltage line VL2 to the second electrode 220 .
  • the second conductive pattern CDP2 is a conductive layer different from the first conductive pattern CDP1 , for example, on the second conductive layer 140 with the second conductive layer 140 and some insulating layers interposed therebetween. It may be formed of the disposed third conductive layer.
  • the first voltage line VL1 and the second voltage line VL2 may also be formed of a third conductive layer instead of the lower metal layer 110 , and the first voltage line VL1 may be connected to a transistor through a different conductive pattern. It may be electrically connected to the first electrode SD1 of the TR.
  • the passivation layer 164 may be disposed on the second conductive layer 140 .
  • the passivation layer 164 may be disposed on the interlayer insulating layer 163 on which the second conductive layer 140 is disposed.
  • the passivation layer 164 may serve to protect the lower conductive layer.
  • the via layer 165 may be disposed on the passivation layer 164 .
  • the via layer 165 may include an organic insulating material, for example, an organic material such as polyimide (PI).
  • PI polyimide
  • the via layer 165 may perform a function of planarizing the surface.
  • the above-described buffer layer 161 , gate insulating layer 162 , interlayer insulating layer 163 , and passivation layer 164 may be formed of a plurality of inorganic layers alternately stacked.
  • the above-described buffer layer 161 , the gate insulating layer 162 , the interlayer insulating layer 163 , and the passivation layer 164 may include silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride. (Silicon Oxynitride, SiOxNy) may be formed as a double layer stacked with an inorganic layer including at least one, or a multilayer stacked alternately.
  • the present invention is not limited thereto, and the buffer layer 161 , the gate insulating layer 162 , the interlayer insulating layer 163 , and the passivation layer 164 may be formed of one inorganic layer including the above-described insulating material.
  • the display device layer may be disposed on the via layer 165 .
  • the display element layer includes first and second electrodes 210 and 220 , a second bank 400 , a first bank 600 , a plurality of light emitting elements ED, and first and second contact electrodes 710 and 720 . and a plurality of insulating layers 510 and 520 .
  • the second bank 400 is disposed on the via layer 165 .
  • the second bank 400 may be directly disposed on the via layer 165 .
  • the second bank 400 may be disposed in the emission area EMA.
  • the second bank 400 may include a first sub-bank 410 and a second sub-bank 420 spaced apart from each other.
  • the first sub-bank 410 and the second sub-bank 420 may be spaced apart from each other in the first direction DR1 in the emission area EMA.
  • a plurality of light emitting devices ED may be disposed between the first sub-bank 410 and the second sub-bank 420 spaced apart from each other.
  • the second bank 400 is emitted from the light emitting device ED including the inclined side surface, and the second bank 400 serves to change the direction of light traveling toward the side to the upper direction (eg, the display direction).
  • the second bank 400 may provide a space in which the light emitting device ED is disposed and also serve as a reflective barrier rib that changes the propagation direction of light emitted from the light emitting device ED to a display direction.
  • the side surface of the second bank 400 is inclined in a linear shape. It is not limited thereto.
  • the side (or outer surface) of the second bank 400 may have a curved semicircle or semielliptical shape.
  • the second bank 400 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the first electrode 210 and the second electrode 220 may be respectively disposed on the second bank 400 and the via layer 165 exposed by the second bank 400 .
  • the first electrode 210 may be disposed on the first sub-bank 410 in the emission area EMA and on the via layer 165 in the non-emission area.
  • the first electrode 210 may be disposed to cover the outer surface of the first sub-bank 410 .
  • the first electrode 210 is disposed on an inclined side surface of the first sub-bank 410 opposite to at least the second sub-bank 420 in the light-emitting area EMA, and transmits the light emitted from the light-emitting device ED. can reflect.
  • the first electrode 210 may be electrically connected to the first conductive pattern CDP1 through the first electrode contact hole CTD passing through the via layer 165 .
  • the first electrode 210 may contact an upper surface of the first conductive pattern CDP1 exposed by the first electrode contact hole CTD.
  • the first electrode 210 may be electrically connected to the transistor TR through the first conductive pattern CDP1 .
  • FIG. 3 illustrates that the first electrode contact hole CTD is disposed to overlap the first bank 600 in the third direction DR3 , the position of the first electrode contact hole CTD is not limited thereto. .
  • the second electrode 220 may be disposed on the second sub-bank 420 in the light emitting area EMA and may be disposed on the via layer 165 in the non-emission area.
  • the second electrode 220 may be disposed to cover the outer surface of the second sub-bank 420 .
  • the second electrode 220 is disposed on an inclined side surface of at least the second sub-bank 420 opposite to the first sub-bank 410 in the light-emitting area EMA, and transmits light emitted from the light-emitting device ED. can reflect.
  • the second electrode 220 may be electrically connected to the second conductive pattern CDP2 through the second electrode contact hole CTS penetrating the via layer 165 .
  • the second electrode 220 may contact an upper surface of the second conductive pattern CDP2 exposed by the second electrode contact hole CTS.
  • the second electrode 220 may be electrically connected to the second voltage line VL2 through the second conductive pattern CDP2 .
  • FIG. 3 illustrates that the second electrode contact hole CTS is disposed to overlap the first bank 600 in the third direction DR3 , the location of the second electrode contact hole CTS is not limited thereto. .
  • the first electrode 210 and the second electrode 220 disposed in each pixel PX respectively extend in the second direction DR2 in a plane view, and in the second direction from the separation portion ROP of the sub area SA.
  • the first electrode 210 and the second electrode 220 of the neighboring pixel PX may be separated from each other by DR2 .
  • the arrangement of the first electrode 210 and the second electrode 220 spaced apart in the second direction DR2 separates the electrode line used in the process of aligning the plurality of light emitting devices ED in the sub-region SA. It may be formed by separating from the portion ROP.
  • the electrode line is formed in a sub-region ( The first electrode 210 and the second electrode 220 may be formed by separating from the separation portion ROP of the SA).
  • the electrode line may be used to generate an electric field in the pixel PX to align the light emitting device ED during the manufacturing process of the display device 10 .
  • the first electrode 210 and the second electrode 220 may be electrically connected to the light emitting device ED.
  • the first electrode 210 and the second electrode 220 may be electrically connected to both ends of the light emitting device ED through the first contact electrode 710 and the second contact electrode 720 , respectively.
  • Each of the first electrode 210 and the second electrode 220 may include a conductive material having high reflectance.
  • each of the first electrode 210 and the second electrode 220 is a material with high reflectivity, such as silver (Ag), copper (Cu), aluminum (Al), molybdenum (Mo), titanium (Ti), etc. It may be an alloy including a metal or aluminum (Al), nickel (Ni), lanthanum (La), and the like.
  • the first electrode 210 and the second electrode 220 may reflect light emitted from the light emitting device ED and traveling toward the side surface of the second bank 400 in an upper direction of each pixel PX.
  • each of the first electrode 210 and the second electrode 220 may further include a transparent conductive material.
  • each of the first electrode 210 and the second electrode 220 may include a material such as ITO, IZO, ITZO, or the like.
  • each of the first electrode 210 and the second electrode 220 may have a structure in which a transparent conductive material and a metal layer having high reflectivity are stacked one or more layers, or may be formed as a single layer including them.
  • each of the first electrode 210 and the second electrode 220 may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first insulating layer 510 may be disposed on the first electrode 210 and the second electrode 220 .
  • the first insulating layer 510 may be disposed to cover the via layer 165 , the second bank 400 , and the first and second electrodes 210 and 220 in the emission area EMA.
  • the first insulating layer 510 is disposed on the first electrode 210 , the second electrode 220 , and the via layer 165 in the sub-region SA, and is disposed in the separation portion ROP of the sub-region SA. may not be placed.
  • the first insulating layer 510 may include a contact portion exposing at least a portion of the first electrode 210 and the second electrode 220 .
  • the contact part may include a first opening OP1 and a second opening OP2 passing through the first insulating layer 510 .
  • a contact portion passing through the first insulating layer 510 may be located in the sub area SA.
  • the first insulating layer 510 may serve to protect the first electrode 210 and the second electrode 220 and insulate the first electrode 210 and the second electrode 220 from each other. In addition, the first insulating layer 510 may prevent the plurality of light emitting devices ED disposed on the first insulating layer 510 to be described later from being damaged by direct contact with other members thereunder.
  • the first insulating layer 510 may include an inorganic insulating material.
  • the first bank 600 may be disposed on the first insulating layer 510 .
  • the first bank 600 may be arranged in a grid pattern including portions extending in the first direction DR1 and the second direction DR2 in plan view.
  • the first bank 600 may be disposed across the boundary of each pixel PX to distinguish neighboring pixels PX, and separate the emission area EMA and the sub area SA of each pixel PX.
  • the first bank 600 is formed to have a greater height than the second bank 400 to separate the regions, and thus an inkjet printing process for aligning the light emitting devices ED during the manufacturing process of the display device 10 .
  • Ink in which the plurality of light emitting devices ED are dispersed may not be mixed into adjacent pixels PX, but may be sprayed into the light emitting area EMA.
  • the first bank 600 may include an organic insulating material, for example, polyimide (PI), but is not limited thereto.
  • the plurality of light emitting devices ED may be disposed on the first insulating layer 510 in the emission area EMA.
  • the light emitting device ED may be disposed between the first and second sub-banks 410 and 420 .
  • the light emitting device ED is disposed on the first insulating layer 510 so that both ends are positioned on the first electrode 210 and the second electrode 220 between the first and second sub-banks 410 and 420 , respectively. can be placed.
  • the plurality of light emitting devices ED may be disposed to be spaced apart from each other along the second direction DR2 in which the first and second electrodes 210 and 220 extend, and may be aligned substantially parallel to each other.
  • the light emitting device ED may have a shape extending in one direction, and the extended length of the light emitting device ED is a first electrode 210 and a second electrode 220 spaced apart in the first direction DR1 . may be longer than the shortest interval between them.
  • At least one end of the light emitting devices ED is disposed on any one of the first electrode 210 and the second electrode 220 , or both ends of the light emitting devices ED are disposed on the first electrode 210 and the second electrode 220 , respectively. can be arranged to be placed.
  • the second insulating layer 520 may be disposed on the light emitting device ED.
  • the second insulating layer 520 may be disposed to partially cover the outer surface of the light emitting device ED and not cover both ends of the light emitting device ED. Accordingly, a width in the first direction DR1 of the second insulating layer 520 may be smaller than a length in the first direction DR1 in the extending direction of the light emitting device ED.
  • a portion of the second insulating layer 520 disposed on the light emitting device ED extends in the second direction DR2 on the first insulating layer 510 in a plan view, so that it is linear or island-shaped in each pixel PX. pattern can be formed.
  • the second insulating layer 520 may serve to protect the light emitting device ED, which will be described later, and to fix the light emitting device ED in the manufacturing process of the display device 10 .
  • the first contact electrode 710 may be disposed on the first electrode 210 .
  • the first contact electrode 710 may have a shape extending in the second direction DR2 .
  • the first contact electrode 710 may contact the first electrode 210 and one end of the light emitting device ED, respectively. Specifically, the first contact electrode 710 may contact one end of the light emitting device ED exposed by the second insulating layer 520 in the light emitting area EMA. In addition, the first contact electrode 710 may contact the first electrode 210 exposed by the first opening OP1 penetrating the first insulating layer 510 in the sub area SA.
  • the first contact electrode 710 contacts one end of the light emitting device ED exposed by the first electrode 210 and the second insulating layer 520 exposed by the first opening OP1, respectively. Accordingly, the electrical signal applied to the first electrode 210 may be transmitted to one end of the light emitting device ED through the first contact electrode 710 .
  • the second contact electrode 720 may be disposed on the second electrode 220 .
  • the second contact electrode 720 may have a shape extending in the second direction DR2 .
  • the second contact electrode 720 may contact the second electrode 220 and the other end of the light emitting device ED, respectively. Specifically, the second contact electrode 720 may contact the other end of the light emitting device ED exposed by the second insulating layer 520 in the light emitting area EMA.
  • the sub-region SA may contact the second electrode 220 exposed by the second opening OP2 penetrating the first insulating layer 510.
  • the second contact electrode 720 Electricity applied to the second electrode 220 by making contact with the second electrode 220 exposed by the second opening OP2 and the other end of the light emitting device ED exposed by the second insulating layer 520 , respectively The signal may be transmitted to the other end of the light emitting device ED through the second contact electrode 720 .
  • the first contact electrode 710 and the second contact electrode 720 may be disposed to be spaced apart from each other with the second insulating layer 520 interposed therebetween in the light emitting area EMA.
  • a partial region of at least one of the first contact electrode 710 and the second contact electrode 720 may be disposed on a side surface of the second insulating layer 520 in the emission area EMA.
  • the first contact electrode 710 and the second contact electrode 720 may be spaced apart from each other by the second insulating layer 520 to be insulated from each other.
  • first contact electrode 710 and the second contact electrode 720 are disposed on substantially the same layer, but is not limited thereto.
  • the first contact electrode 710 and the second contact electrode 720 may be disposed on different layers, and another insulating layer may be further disposed between them.
  • Each of the first contact electrode 710 and the second contact electrode 720 may include a conductive material.
  • each of the first contact electrode 710 and the second contact electrode 720 may include ITO, IZO, ITZO, aluminum (Al), or the like.
  • each of the first contact electrode 710 and the second contact electrode 720 includes a transparent conductive material, and the light emitted from the light emitting device ED is emitted from the first contact electrode 710 and the second contact electrode ( It may pass through 720 and proceed toward the first electrode 210 and the second electrode 220 , and may be reflected from the outer surfaces of the first electrode 210 and the second electrode 220 .
  • an insulating layer may be further disposed on the second insulating layer 520 , the first contact electrode 710 , and the second contact electrode 720 .
  • the insulating layer may serve to protect members disposed on the substrate SUB from an external environment.
  • 5 is a schematic perspective view of a light emitting device according to an embodiment.
  • 6 is a cross-sectional view of a light emitting device according to an exemplary embodiment.
  • the light emitting device ED is a particle-type device, and may have a rod or cylindrical shape having a predetermined aspect ratio.
  • the light emitting device ED has a shape extending in one direction X, and the length h1 in the extending direction (or longitudinal direction, X) of the light emitting device ED is greater than the diameter of the light emitting device ED.
  • the aspect ratio may be from 6:5 to 100:1, but is not limited thereto.
  • the terms of one direction (X), the extension direction (X) of the light emitting element ED, and the longitudinal direction (X) of the light emitting element ED are used interchangeably. can be referred to as
  • the light emitting device ED may have a size of a nano-meter scale (1 nm or more and less than 1 ⁇ m) to a micro-meter scale (1 ⁇ m or more and less than 1 mm).
  • the light emitting device ED may have both a diameter and a length h1 of a nanometer scale, or both of the light emitting device ED may have a size of a micrometer scale.
  • the diameter of the light emitting device ED may have a nanometer scale, while the length h1 of the light emitting device ED may have a micrometer scale.
  • some of the light emitting devices ED have a nanometer scale in diameter and/or length h1, while some light emitting devices ED have a diameter and/or length h1 of micrometers. It may also have a size on a metric scale.
  • the light emitting device ED may be an inorganic light emitting diode.
  • the inorganic light emitting diode may include a plurality of semiconductor layers.
  • the inorganic light emitting diode may include a first conductivity type (eg, n-type) semiconductor layer, a second conductivity type (eg, p-type) semiconductor layer, and an active semiconductor layer interposed therebetween.
  • the active semiconductor layer receives holes and electrons from the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, respectively, and the holes and electrons reaching the active semiconductor layer may combine with each other to emit light.
  • the light emitting device ED may include a light emitting device core 30 and a reflective layer 39 .
  • the light emitting device ED may further include a device insulating layer 38 .
  • the light emitting element core 30 may have a shape extending in one direction (X).
  • the light emitting element core 30 may have a rod or cylindrical shape.
  • the present invention is not limited thereto, and the light emitting element core 30 may have a polygonal prism shape such as a cube, a cuboid, or a hexagonal prism, or may have a shape extending in one direction (X) with an outer surface partially inclined.
  • the light emitting device core 30 may include a first surface 30US, a second surface 30BS, and a side surface 30SS.
  • the first surface 30US of the light emitting element core 30 is a surface disposed on one side of the light emitting element core 30 in one direction (X)
  • the second surface 30BS of the light emitting element core 30 is a light emitting element It may be a surface disposed on the other side of the core 30 in one direction (X). That is, in FIGS. 5 and 6 , the first surface 30US of the light emitting element core 30 is the upper surface of the light emitting element core 30
  • the second surface 30BS of the light emitting element core 30 is the light emitting element core. It may be the lower surface of (30).
  • the above-described semiconductor layers may be sequentially stacked along one direction X, which is the longitudinal direction of the light emitting device core 30 .
  • the light emitting device core 30 includes a first semiconductor layer 31 , a device active layer 33 , and a second semiconductor layer 32 sequentially stacked in one direction (X).
  • the first semiconductor layer 31 , the device active layer 33 , and the second semiconductor layer 32 may be the above-described first conductivity type semiconductor layer, active semiconductor layer, and second conductivity type semiconductor layer, respectively.
  • the first semiconductor layer 31 may be doped with a dopant of a first conductivity type.
  • the first conductivity type dopant may be Si, Ge, Se, Sn, or the like.
  • the first semiconductor layer 31 may be n-GaN doped with n-type Si.
  • the second semiconductor layer 32 may be disposed to be spaced apart from the first semiconductor layer 31 with the device active layer 33 interposed therebetween.
  • the second semiconductor layer 32 may be doped with a second conductivity type dopant such as Mg, Zn, Ca, Ba, or the like.
  • the second semiconductor layer 32 may be p-GaN doped with p-type Mg.
  • the device active layer 33 may include a material having a single or multiple quantum well structure. As described above, the device active layer 33 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the device active layer 33 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, depending on the wavelength band of the emitted light. It may also include other Group 3 to 5 semiconductor materials.
  • Light emitted from the device active layer 33 may be emitted not only from both end surfaces in one direction X, which is the longitudinal direction of the light emitting device core 30 , but also from the side surfaces 30SS of the light emitting device core 30 . .
  • light generated from the device active layer 33 is directed to the outside of the light emitting device core 30 through the first surface 30US, the second surface 30BS, and the side surface 30SS of the light emitting device core 30 . can be emitted.
  • the light emitted from the light emitting device core 30 specifically, the device active layer 33 is not limited to one direction in which the light exits.
  • the light emitting device core 30 may further include a device electrode layer 37 disposed on the second semiconductor layer 32 .
  • the second semiconductor layer 32 may be disposed between the device electrode layer 37 and the device active layer 33 .
  • the first semiconductor layer 31 , the device active layer 33 , the second semiconductor layer 32 , and the device electrode layer 37 may be sequentially stacked in one direction (X).
  • the device electrode layer 37 may contact the second semiconductor layer 32 .
  • the device electrode layer 37 may be an ohmic contact electrode, but is not limited thereto, and may be a Schottky contact electrode.
  • the device electrode layer 37 is a second semiconductor layer ( 32) and the electrode may serve to reduce the resistance.
  • the device electrode layer 37 includes aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and indium tin- (ITZO).
  • Zinc Oxide may include at least any one of.
  • the device electrode layer 37 may include a semiconductor material doped with n-type or p-type.
  • the side surface 30SS of the light emitting device core 30 includes a side surface 31SS of the first semiconductor layer 31 , a side surface 33SS of the device active layer 33 , and a side surface 32SS of the second semiconductor layer 32 . can do.
  • the side surface 30SS of the light emitting device core 30 may further include a side surface 37SS of the device electrode layer 37 .
  • the side surface 31SS of the first semiconductor layer 31 constituting the side surface 30SS of the light emitting device core 30 , the side surface 33SS of the device active layer 33 , and the side surface 32SS of the second semiconductor layer 32 ) can be arranged side by side with each other.
  • the side surface 37SS of the device electrode layer 37 is also aligned with the side surface 32SS of the second semiconductor layer 32, but is not limited thereto.
  • the side surface 37SS of the device electrode layer 37 may protrude outward than the side surface 32SS of the second semiconductor layer 32 .
  • the device insulating layer 38 may be disposed to surround the side surface 30SS of the light emitting device core 30 .
  • the device insulating layer 38 may be disposed to surround at least the side surface 33SS of the device active layer 33 , and may extend in one direction X in which the light emitting device core 30 extends.
  • the device insulating layer 38 may function to protect the first semiconductor layer 31 , the second semiconductor layer 32 , and the device active layer 33 . Since the device insulating layer 38 includes a material having insulating properties, it is possible to prevent an electrical short that may occur when an electrode that transmits an electrical signal to the light emitting device ED and the device active layer 33 are in direct contact.
  • the device insulating film 38 is disposed between the reflective film 39 and the first semiconductor layer 31 , the second semiconductor layer 32 , and the device active layer 33 of the light emitting element core 30 to form the reflective film 39 .
  • An electrical short that may occur when directly contacting the first semiconductor layer 31 , the second semiconductor layer 32 , and the device active layer 33 may be prevented.
  • the device insulating film 38 protects the respective side surfaces 31SS and 32SS of the first and second semiconductor layers 31 and 32 including the device active layer 33 , a decrease in luminous efficiency can be prevented. .
  • the device insulating layer 38 extends in one direction (X) on the side surface 30SS of the light emitting device core 30 to the side surface 31SS of the first semiconductor layer 31 and the side surface of the device active layer 33 ( 33SS), the side surface 32SS of the second semiconductor layer 32 and the side surface 37SS of the device electrode layer 37 are illustrated to be completely covered, but the present invention is not limited thereto.
  • the device insulating layer 38 covers only the side surface of a part of the semiconductor layer including the device active layer 33 or covers a partial area of the side surface 37SS of the device electrode layer 37, but the device electrode layer 37 Another partial area of the side surface 37SS of the .
  • the device insulating layer 38 may be interposed between at least the light emitting device core 30 and the reflective layer 39 .
  • 6 illustrates that the device insulating layer 38 is formed as a single layer, but is not limited thereto.
  • the device insulating layer 38 may have a structure in which a plurality of insulating layers including an insulating material are stacked.
  • the device insulating layer 38 may include an inner peripheral surface (or an inner surface) and an outer peripheral surface (or an outer surface).
  • the inner peripheral surface (or inner surface) of the device insulating layer 38 is a side facing one side on which the light emitting device core 30 is disposed, and may be a surface facing the side surface 30SS of the light emitting device core 30 .
  • the outer peripheral surface (or outer surface) of the element insulating film 38 is a side facing the opposite side to the side on which the light emitting element core 30 is disposed, and is a surface facing the inner peripheral surface (or inner surface) of the element insulating film 38 .
  • the reflective film 39 may be disposed on the side surface 30SS of the light emitting element core 30 .
  • the reflective film 39 may be disposed to partially surround the side surface 30SS of the light emitting element core 30 .
  • the reflective film 39 may surround the side surface 30SS of the light emitting device core 30 , and may be disposed to expose at least a portion of the side surface 30SS of the light emitting device core 30 .
  • the reflective film 39 may not be disposed on a side surface of at least one of both ends of the light emitting element core 30 .
  • the reflective film 39 is disposed on the side surface of the first end, which is the end on the side where the second semiconductor layer 32 is disposed, with the device active layer 33 interposed between both ends of the light emitting device core 30 , , it may not be disposed on the side of the second end of the light emitting device core 30 , which is the end on the side where the first semiconductor layer 31 is disposed with the device active layer 33 interposed therebetween.
  • the reflective layer 39 may be disposed on at least the side surface 33SS of the device active layer 33 to surround the side surface 33SS of the device active layer 33 .
  • the reflective layer 39 may be disposed on the side surface 33SS of the device active layer 33 to completely cover the side surface 33SS of the device active layer 33 .
  • the reflective film 39 extends in one direction (X) on the side surface 33SS of the device active layer 33 to part of the side surface 31SS of the first semiconductor layer 31 and the side surface of the second semiconductor layer 32 ( 32SS).
  • the reflective film 39 may be disposed on the outer surface of the device insulating film 38 .
  • the reflective layer 39 may be disposed to surround at least an outer surface of the device insulating layer 38 surrounding the side surface 33SS of the device active layer 33 .
  • the reflective layer 39 may extend in one direction (X) on the outer surface of the device insulating layer 38 surrounding the side surface 33SS of the device active layer 33 .
  • the reflective film 39 may reflect light generated in the device active layer 33 and emitted through the side surface 30SS of the light emitting device core 30 .
  • the reflective film 39 is disposed on the outer surface of the element insulating film 38, so that the reflective film 39 is emitted through the side surface 30SS of the light emitting element core 30 among the light generated in the element active layer 33 to the element insulating film (38) may serve to change the propagation direction of the light toward the outer surface.
  • the reflective film 39 by disposing the reflective film 39 on a partial region of the side surface 30SS of the light emitting element core 30 , light emitted from the element active layer 33 is emitted through the side surface of the light emitting element ED.
  • the amount of light may be reduced and the amount of light emitted through both end surfaces of the light emitting device ED may be increased.
  • a detailed description of the propagation direction of the light emitted from the device active layer 33 will be described with reference to other drawings.
  • the reflective film 39 may include a reflective material.
  • the reflective film 39 is formed of a material including a metal material having high reflectivity, such as aluminum (Al), nickel (Ni), silver (Ag), lanthanum (La), or the like, or barium sulfate (BaSOx). ) may include a material having high reflectance, but is not limited thereto.
  • Light generated from the device active layer 33 of the light emitting device core 30 is emitted to the outside of the light emitting device core 30 through the upper surface 33US, the lower surface 33BS, and the side surface 33SS of the device active layer 33.
  • the reflective film 39 is disposed to completely surround the side surface 33SS of the device active layer 33 , light emitted to the side surface 30SS of the light emitting device core 30 among the light generated from the device active layer 33 . may be induced to be emitted through both end surfaces of the light emitting element core 30 .
  • a length h2 of the reflective layer 39 in one direction (X) may be smaller than a length h1 of the light emitting device core 30 in one direction (X).
  • the length h2 of the reflective film 39 in one direction (X) is smaller than the length h1 of the light emitting element core 30 in one direction (X), as will be described later, the light emitting element ED ), it is possible to prevent the electrodes from being shorted to each other even though the electrodes applying an electrical signal are in contact with both ends of the light emitting element ED, respectively.
  • a length h2 of the reflective layer 39 in one direction (X) may be greater than a thickness h3 of the device active layer 33 in one direction (X).
  • the length h2 of the reflective film 39 in one direction (X) is greater than the thickness h3 in the one direction (X) of the device active layer 33 .
  • Reflection efficiency of reflecting light traveling to the side surface 30SS of the device core 30 may be increased.
  • the device active layer 33 since the device active layer 33 generates light within the light emitting device core 30 , the light emitted through the side surface 33SS of the device active layer 33 among the side surfaces 30SS of the light emitting device core 30 .
  • the ratio may be large compared to other regions.
  • the side surface 33SS of the device active layer 33 having a large ratio of light emitted through the side surface 30SS of the light emitting device core 30 so that the reflective film 39 completely surrounds the side surface of the device active layer 33 It is possible to increase the amount of light emitted through both end surfaces of the light emitting element core 30 by reflecting the light traveling to the side surface 30SS of the light emitting element core 30 through the light emitting element core 30 .
  • the device active layer 33 may be positioned to be shifted from a central portion in one direction X, which is the extension direction of the light emitting device core 30 , to one side of the one direction X.
  • the first semiconductor layer 31 may be formed to occupy most of the area of the light emitting device ED.
  • the length in one direction (X) of the first semiconductor layer 31 is the length in one direction (X) of the second semiconductor layer 32 and the length in one direction (X) of the device electrode layer 37 . may be greater than the length. Furthermore, the length in one direction (X) of the first semiconductor layer 31 is the length in one direction (X) of the second semiconductor layer 32 and the length in one direction (X) of the device electrode layer 37 . may be greater than the sum of
  • the device active layer 33 disposed between the first semiconductor layer 31 and the second semiconductor layer 32 is one side (X) side ( For example, the second semiconductor layer 32 may be positioned shifted to the side). That is, the distance d2 between the first surface 30US of the light emitting element core 30 and the upper surface 33US of the element active layer 33 is the second surface 30BS of the light emitting element core 30 and the element active layer ( 33) may be smaller than the distance d1 between the lower surface 33US. Since the device active layer 33 is biased toward one side in the longitudinal direction of the light emitting device ED, the intensity of light emitted through both ends from the device active layer 33 is determined by the device active layer 33 being biased. The first end side of the light emitting element core 30 may be larger than the second end side. That is, since the device active layer 33 for generating light is positioned to be biased to one side, the intensity of light emitted from the light emitting device core 30 may be asymmetric in plan view.
  • the reflective film 39 on the first end side of the light emitting element core 30 in which the element active layer 33 having a large intensity of light emitted from the light emitting element core 30 is biased, the light emitting element (ED) An increase in the amount of light emitted through both end surfaces of the light source can be maximized.
  • FIG. 7 is a cross-sectional view illustrating a traveling direction of light emitted from a light emitting device according to an exemplary embodiment.
  • some of the light L1 of the light generated from the device active layer 33 emits light through the first surface 30US of the light emitting device core 30 on which the device electrode layer 37 is located. It may be emitted to the outside of the device ED.
  • the light L2 of the other part of the light generated from the device active layer 33 passes through the second surface 30BS of the light emitting device core 30 on which the first semiconductor layer 31 is positioned to the light emitting device ED. may be released outside of
  • the light generated from the device active layer 33 and emitted through the side surface 30SS of the light emitting device core 30 light traveling to the first region 38B of the device insulating film 38 surrounded by the reflective film 39 .
  • (L3) may pass through the device insulating layer 38 and be reflected from the inner surface of the reflective layer 39 to proceed to the inside of the light emitting device core 30 .
  • Part of the light L3a of the light L3 reflected from the inner surface of the reflective film 39 is emitted to the outside of the light emitting element ED through the first surface 30US of the light emitting element core 30, and the reflective film
  • the light L3b of the other part of the light L3 reflected from the inner surface of 39 passes through the second region 38A of the element insulating film 38 exposed by the reflective film 39 to the outside of the light emitting element ED.
  • the light L4 traveling to the second region 38A of the device insulating layer 38 is the device insulating layer 38 . It may be emitted to the outside of the light emitting device ED through the second region 38A of the .
  • the intensity of light emitted from the light emitting device core 30 is high, and the reflective film 39 is formed to surround the side surface 33SS of the device active layer 33 generating light. Accordingly, an increase in the amount of light emitted from the light emitting device ED through both end surfaces may be maximized.
  • FIGS. 8 to 19 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • a fourth direction DR4 and a fifth direction DR5 are defined in drawings for describing a manufacturing process of the light emitting device ED.
  • the fourth direction DR4 and the fifth direction DR5 may be perpendicular to each other.
  • the fifth direction DR5 may be a direction parallel to one direction X that is an extension direction of the light emitting device ED formed on the base substrate 1100 .
  • “upper” refers to the light emitting device ED from one surface (or upper surface) of the base substrate 1100 in the fifth direction DR5.
  • top surface indicates a surface facing one side in the fifth direction DR5 .
  • lower refers to the other side in the fifth direction DR5
  • lower surface refers to a surface facing the other side in the fifth direction DR5.
  • a lower substrate 1000 is prepared.
  • the lower substrate 1000 may include a base substrate 1100 and a buffer material layer 1200 disposed on the base substrate 1100 .
  • the base substrate 1100 may include a sapphire substrate (AlxOy) or a transparent substrate such as glass.
  • the base substrate 1100 may be a sapphire substrate (AlxOy).
  • the buffer material layer 1200 may be disposed on one surface (or an upper surface) of the base substrate 1100 .
  • the buffer material layer 1200 may serve to reduce a lattice constant difference between the base substrate 1100 and a first semiconductor material layer 3100 (refer to FIG. 9 ) to be described later.
  • the buffer material layer 1200 may include an undoped semiconductor.
  • the buffer material layer 1200 may include the same material as the first semiconductor material layer 3100 to be described later, but may include a material not doped with a first conductivity type dopant or a second conductivity type dopant, for example, n-type or p-type. can Although the drawing shows that the buffer material layer 1200 is stacked one by one, the buffer material layer 1200 may form a plurality of layers.
  • the buffer material layer 1200 may be omitted depending on the type of the base substrate 1100 .
  • a first stacked structure 3000 is formed on the lower substrate 1000 .
  • the buffer material layer 1200 is formed on the base substrate 1100
  • the first semiconductor material layer 3100 , the device active material layer 3300 , the second semiconductor material layer 3200 and A first stacked structure 3000 in which the electrode material layers 3700 are sequentially stacked is formed on the buffer material layer 1200 .
  • the plurality of material layers included in the first stacked structure 3000 may be formed by performing a conventional process.
  • a plurality of layers included in the first stacked structure 3000 may correspond to respective layers included in the light emitting device core 30 according to an exemplary embodiment.
  • the first semiconductor material layer 3100 , the device active material layer 3300 , the second semiconductor material layer 3200 , and the electrode material layer 3700 of the first stacked structure 3000 are the light emitting device core 30 , respectively.
  • ) corresponding to the first semiconductor layer 31 , the device active layer 33 , the second semiconductor layer 32 , and the electrode layer 37 and may include the same material as the material included in each layer.
  • the first stacked structure 3000 is etched to form a plurality of light emitting device cores 30 spaced apart from each other on the lower substrate 1000 .
  • the first stacked structure 3000 is etched in a direction perpendicular to one surface of the base substrate 1100 (ie, the fifth direction DR5 ) to form a plurality of light emitting device cores 30 spaced apart from each other.
  • the etching process of the first stacked structure 3000 to form the light emitting device core 30 may be performed by a conventional method.
  • the light emitting device core 30 forms an etch mask layer on the first stacked structure 3000 , and the first stacked structure 3000 is formed along the etch mask layer on one surface of the base substrate 1100 . It may be formed by etching in a direction perpendicular to, for example, the fifth direction DR5.
  • the etching process of etching the first stacked structure 3000 to form the light emitting device core 30 may include a dry etching method, a wet etching method, a reactive ion etching (RIE) method, and inductively coupled plasma reactivity.
  • An ion etching method (Inductively coupled plasma reactive ion etching, ICP-RIE) may be performed.
  • the etching process of forming the light emitting device core 30 so that the side surface of the light emitting device core 30 is perpendicular to one surface of the base substrate 1100 may be performed by mixing a dry etching method and a wet etching method.
  • the first stacked structure 3000 is etched in the fifth direction DR5 by a dry etching method that is an anisotropic etching, and then the first stacked structure 3000 is etched through a wet etching method that is an isotropic etching.
  • the etching process may be performed so that the side (or side) of the base substrate 1100 is placed on a plane perpendicular to one surface of the base substrate 1100 to form the plurality of light emitting device cores 30 .
  • the side surfaces of the first semiconductor layer 31 included in the plurality of light emitting device cores 30 , the side surfaces of the device active layer 33 , and the side surfaces of the second semiconductor layer 32 are each other can be arranged side by side.
  • the plurality of light emitting device cores 30 may be spaced apart from each other on the buffer material layer 1200 .
  • Each light emitting device core 30 has a first semiconductor layer 31 , a device active layer 33 , and a second semiconductor layer 32 sequentially stacked on the buffer material layer 1200 in the upper direction (the fifth direction DR5 ). ) and an electrode layer 37 .
  • an insulating material layer 3800 is formed on the plurality of light emitting device cores 30 .
  • an insulating material layer 3800 is formed on the outer surfaces of the plurality of light emitting device cores 30 .
  • the insulating material layer 3800 is formed on the entire surface of the base substrate 1100 and is formed on the upper surface of the buffer material layer 1200 exposed by the light emitting element core 30 as well as the outer surface of the light emitting element core 30 .
  • the outer surface of the light emitting element core 30 may include a side surface and an upper surface of the light emitting element core 30 .
  • the insulating material layer 3800 corresponds to the device insulating layer 38 of the light emitting device ED, and may include the same material as that of the device insulating layer 38 .
  • a first etching process (1 st etch) for partially removing the insulating material layer 3800 is performed to form a device rod ROD.
  • a first etching process ( 1 st etch) can be performed. Specifically, in this process, a portion of the insulating material layer 3800 may be removed to expose the upper surface of the device electrode layer 37 of the light emitting device core 30 .
  • the process of partially removing the insulating material layer 3800 may be performed by a process such as dry etching, which is anisotropic etching, or etch-back.
  • the insulating material layer 3800 disposed on the buffer material layer 1200 exposed in the region where the light emitting device core 30 is spaced apart may also be partially removed.
  • the device rod ROD shown in FIG. 12 may be formed through a first etching process (1 st etch).
  • the device rod ROD may include a light emitting device core 30 and a device insulating layer 38 surrounding side surfaces of the light emitting device core 30 .
  • a first binder material layer 4000 surrounding the outer surface of the device rod ROD is formed on the lower substrate 1000 .
  • the first binder material layer 4000 may be formed to surround the plurality of device rods ROD.
  • the first binder material layer 4000 may be disposed to cover the upper surfaces of the plurality of device rods ROD. That is, the first binder material layer 4000 may be formed such that a plurality of device rods (RODs) are disposed in the first binder material layer 4000 .
  • RODs device rods
  • the upper surface of the first binder material layer 4000 may be formed to be substantially flat, and may form a surface parallel to the lower substrate 1000 .
  • the lower surface of the first binder material layer 4000 may be formed to contact the upper surface of the buffer material layer 1200 of the lower substrate 1000 .
  • the first binder material layer 4000 may be disposed to completely cover the side surface of the lower substrate 1000 .
  • the present invention is not limited thereto, and the first binder material layer 4000 may be disposed only on the upper surface of the buffer material layer 1200 .
  • the first binder material layer 4000 may be formed to completely fill a space between the plurality of device rods ROD formed on the lower substrate 1000 .
  • the first binder material layer 4000 may be formed to completely fill the spaced space of the plurality of element rods ROD, and may serve to fix the plurality of device rods.
  • the first binder material layer 4000 may be formed by coating or spraying a material constituting the first binder material layer 4000 on the device rod ROD.
  • the first binder material layer 4000 may be formed on the lower substrate 1000 through an inkjet printing method, a spin coating method, a die-slot coating method, a slit coating method, or the like.
  • the present invention is not limited thereto.
  • the first binder material layer 4000 may include an insulating material.
  • the insulating material may include a plain insulating material or an organic insulating material.
  • the inorganic insulating material may include an inorganic material including a polymer or a nitride-based inorganic material. It may include an inorganic insulating material such as silicon nitride (SiNx), aluminum nitride (AlN), or the like.
  • a photosensitive polymer such as poly(methylmethacrylate) (PMMA) or poly(methyl glutarimide) (PMGI) may be used, but is not limited thereto.
  • the organic insulating material may include, but are not limited to, polyimide (PI).
  • the first binder material layer 4000 and the device rods disposed in the first binder material layer 4000 and fixed by the first binder material layer 4000 are attached to the lower substrate 1000 . ) is separated from
  • the process of separating the first binder material layer 4000 and the plurality of device rods is not particularly limited.
  • a process of separating the first binder material layer 4000 and the plurality of device rods from the lower substrate 1000 may be performed by a physical separation method or a chemical separation method.
  • the plurality of device rods RODs fixed to each other by the first binder material layer 4000 may be separated from the lower substrate 1000 together with the first binder material layer 4000 by the separation process.
  • the first binder material layer 4000 is formed to surround the plurality of device rods (ROD) to protect the plurality of device rods (ROD) and at the same time fix the plurality of device rods (ROD) to the lower substrate It may serve to separate the plurality of device rods (ROD) together from 1000 .
  • the first binder material layer 4000 is formed in the first region 4100 completely surrounding the outer surfaces of the plurality of device rods, and the second region 4200 disposed on the side surface of the lower substrate 1000 . can be separated into
  • each device By integrally separating the plurality of device rods using the first binder material layer 4000 without separating the plurality of device rods by the first binder material layer 4000 , each device It is possible to prevent the first semiconductor layer 31 of the rod from being damaged.
  • a second etching process for removing a portion of the first region 4100 of the binder material layer is performed to expose a partial region of the device rod ROD.
  • a second etching process 2nd etch of removing the first region 4100 of the binder material layer on the side where the device active material layer 3300 is disposed is performed, and FIG. As illustrated in FIG. 1 , a second binder material layer 4100 ′ exposing a portion of the device rod ROD is formed.
  • the first region 4100 of the binder material layer is formed on the first region 4100 of the binder material layer in which the device electrode layer 37 is located, in the fifth direction DR5, which is the direction in which the light emitting device core 30 extends. ) can be etched.
  • the second binder material layer 4100 ′ formed through the second etching process ( 2nd etch) is formed by forming the device active layer 33 , the second semiconductor layer 32 and the device electrode layer 37 of the light emitting device core 30 . can be exposed In addition, the second binder material layer 4100 ′ may expose a partial region of the device insulating layer 38 surrounding the side surfaces of the device active layer 33 , the second semiconductor layer 32 , and the device electrode layer 37 . Through the second etching process ( 2nd etch), the device insulating layer 38 may include a region surrounded by the second binder material layer 4100 ′ and a region exposed by the second binder material layer 4100 ′. have.
  • a region of the device insulating layer 38 surrounded by the second binder material layer 4100 ′ is a region surrounding a side surface of the first semiconductor layer 31
  • the second binder material layer 4100 of the device insulating layer 38 is surrounded by a region surrounding the side surface of the first semiconductor layer 31 .
  • ') exposed may be a region surrounding the side surfaces of the device active layer 33 , the second semiconductor layer 32 , and the device electrode layer 37 .
  • a region of the device insulating layer 38 exposed by the second binder material layer 4100 ′ may also partially include a region surrounding a side surface of the first semiconductor layer 31 . Accordingly, the thickness of the second binder material layer 4100 ′ in the fifth direction DR5 may be smaller than the length of the light emitting device core 30 in the fifth direction DR5 .
  • a reflective material layer 3900 is formed on the second binder material layer 4100 ′ and the device rod ROD.
  • the reflective material layer 3900 is formed on the outer surface of the device rod ROD exposed to the second binder material layer 4100 ′ and the second binder material layer 4100 ′.
  • the reflective material layer 3900 is formed on the front surface of the second binder material layer 4100', and the second binder material layer 4100' surrounding the element rod ROD as well as the outer surface of the element rod ROD. ) may also be formed on the upper surface 4100'US.
  • the outer surface of the device rod ROD exposed by the second binder material layer 4100 ′ is a partial region of the side surface of the device rod ROD exposed by the second binder material layer 4100 ′ and a portion of the device rod ROD. It may include a top surface.
  • the reflective material layer 3900 completely covers the upper surface of the light emitting element core 30 including the outer surface of the insulating film 38 of the element rod ROD exposed by the second binder material layer 4100 ′. It can be formed to cover.
  • the reflective material layer 3900 completely covers a partial region of the insulating film 38 surrounding the side surfaces of the device active layer 33 , the second semiconductor layer 22 and the device electrode layer 37 of the light emitting device core 30 . can be formed.
  • the reflective material layer 3900 corresponds to the reflective layer 39 of the light emitting device ED, and may include the same material as the reflective layer 39 of the device. That is, the reflective material layer 3900 may be formed to completely cover the upper surface of the device electrode layer 37 , the side surface of the device electrode layer 37 , the side surface of the second semiconductor layer 32 , and the side surface of the device active layer 33 . .
  • a third etching process for removing a portion of the reflective material layer 3900 is performed to form the reflective layer 39 .
  • the third etching process may etch the reflective material layer 3900 in the fifth direction DR5 on the reflective material layer 3900 .
  • a third etching process (3 rd etch) may be performed over the entire surface of the second binder material layer 4100 ′. Accordingly, the reflective material layer 3900 formed on the upper surface of the light emitting device core 30 and the upper surface of the insulating layer 38 may be removed through the third etching process ( 3rd etch).
  • the reflective material layer 3900 formed in a spaced area between the device rods ROD on the upper surface 4100'US of the second binder material layer 4100'. can be removed.
  • a portion of the reflective material layer 3900 may be removed through a third etching process ( 3rd etch) to form the reflective layer 39 surrounding the outer surface of the device insulating layer 38 .
  • the lower surface of the reflective film 39 may come into contact with the upper surface 4100'US of the second binder material layer 4100'.
  • the length of the reflective layer 39 in the fifth direction DR5 may be the same as the length of the light emitting device core 30 exposed by the second binder material layer 4100 ′.
  • the second binder material layer 4100 ′ is removed to form a plurality of light emitting devices ED.
  • the process of removing the second binder material layer 4100 ′ may include etching the second binder material layer 4100 ′.
  • FIG. 20 is an enlarged cross-sectional view illustrating an example of area A of FIG. 3 .
  • the light emitting device ED includes a first electrode 210 and a second electrode 220 such that the extending direction of the light emitting device ED is parallel to one surface of the substrate SUB (or via layer 165 ). ) can be placed between Accordingly, the plurality of semiconductor layers included in the light emitting device core 30 of the light emitting device ED may be sequentially disposed along a direction parallel to the top surface of the substrate SUB. For example, the stacking direction of the first semiconductor layer 31 , the device active layer 33 , and the second semiconductor layer 32 of the light emitting device ED may be parallel to the top surface of the substrate SUB.
  • the light emitting device ED has the first semiconductor layer 31 , the device active layer 33 , the second semiconductor layer 32 , and the device electrode layer 37 on a cross-section in a direction parallel to the upper surface of the substrate SUB. They may be formed sequentially.
  • a first end portion of the light emitting device ED on which the second semiconductor layer 32 is disposed is disposed on the first electrode 210
  • a second end portion on which the first semiconductor layer 31 is disposed is disposed on the second electrode 220 .
  • ) may be disposed between the first electrode 210 and the second electrode 220 to be disposed on the.
  • the reflective film 39 may be disposed on the first electrode 210 but not on the second electrode 220 .
  • the light emitting device ED has a first end disposed on the side of the first electrode 210 and a second end disposed on the second electrode 220 , so that the first end surface of the light emitting device ED is the first sub-bank.
  • a side surface of the light emitting device ED may face a side surface of 410
  • a second end surface of the light emitting device ED may face a side surface of the second sub-bank 420 .
  • the first end surface of the light emitting element ED faces the first electrode 210 disposed on the side surface of the first sub-bank 410
  • the second end surface of the light emitting element ED has the second sub-bank 410 . It may face the second electrode 22 disposed on the side surface of the bank 420 .
  • a side surface of the light emitting device ED may be disposed on a region between the first electrode 210 and the second electrode 220 .
  • the second insulating layer 520 may be disposed on the light emitting device ED to expose both ends of the light emitting device ED.
  • the second insulating layer 520 may be disposed to surround the outer surface of the light emitting device ED.
  • the second insulating layer 520 may be disposed to surround the outer surface of the reflective film 39 and the outer surface of the device insulating film 38 exposed by the reflective film 39 .
  • the light emitting device ED exposed by the second insulating layer 520 may not be disposed at at least one of both ends.
  • the light emitting device ED to which the reflective film 39 is exposed by the second insulating layer 520 is not disposed at at least one of both ends, so that the first contact electrode 710 is connected to the second insulating layer 520 .
  • the first end of the light emitting device ED exposed by the It is possible to prevent the first contact electrode 710 and the second contact electrode 720 from being short-circuited.
  • the second insulating layer 520 may be disposed to cover at least one end of the reflective layer 39 .
  • the reflective film 39 may be disposed at the first end of the reflective film 39 , but the reflective film 39 may not be disposed at the second end thereof. That is, the outer surface of the first end of the light emitting device ED may be the reflective layer 39 , and the outer surface of the second end of the light emitting device ED may be the device insulating layer 38 .
  • the first contact electrode 710 may be disposed on the first electrode 210 and the first end of the light emitting device ED.
  • the first contact electrode 710 may contact the first end of the light emitting device ED.
  • the first contact electrode 710 may contact the device electrode layer 37 and the outer surface of the reflective film 39 .
  • the second contact electrode 720 may be disposed on the second electrode 220 and the second end of the light emitting device ED.
  • the second contact electrode 720 may contact the second end of the light emitting device ED.
  • the second contact electrode 720 may contact the first semiconductor layer 31 and the outer surface of the device insulating layer 38 .
  • the second contact electrode 720 may not contact the reflective film 39 .
  • the first contact electrode 710 and the second contact electrode 720 may be spaced apart from each other with the second insulating layer 520 interposed therebetween.
  • the first contact electrode 710 is in contact with the reflective film 39 , but the second contact electrode 720 is spaced apart from the first contact electrode 710 with the second insulating layer 520 interposed therebetween.
  • the electrode 710 and the second contact electrode 720 may be insulated from each other.
  • 21 is an enlarged cross-sectional view illustrating a traveling direction of light generated by a light emitting device of the display device of FIG. 20 .
  • light generated in the device active layer 33 may travel in a random direction without directionality.
  • some of the light LL1 of the light generated by the device active layer 33 may be emitted through the first surface 30US, which is the first end surface of the light emitting device core 30 .
  • the light LL1 emitted through the first surface 30US of the light emitting element core 30 is reflected from the upper surface of the first electrode 210 disposed on the side surface of the first sub-bank 410 to form the display device 10 . ) in the direction indicated.
  • a portion of the light LL2 of the light generated by the device active layer 33 may be emitted through the second surface 30BS, which is the second end surface of the light emitting device core 30 .
  • the light LL2 emitted through the second surface 30BS of the light emitting element core 30 is reflected from the upper surface of the second electrode 220 disposed on the side surface of the second sub-bank 420 to form the display device 10 . ) in the direction indicated.
  • Some of the lights LL3 and LL4 emitted through the side surface of the light emitting device core 30 may pass through the device insulating layer 38 and travel to the inner surface of the reflective layer 39 .
  • the upper light LL3 and the lower light LL4 are reflected from the inner surface of the reflective film 39 to form a light emitting element core ( 30), and may be emitted through the first surface 30US of the light emitting element core 30.
  • some of the light LL5 emitted through the side surface of the light emitting device core 30 may be emitted through the device insulating layer 38 on which the reflective layer 39 is not formed.
  • the light emitting element ED includes the light emitting element core 30 and the reflective film 39 surrounding the side surfaces of the light emitting element core 30 .
  • the light generated in the device active layer 33 of the light emitting device core 30 may be induced to be emitted through both end surfaces of the light emitting device core 30 on the substrate SUB. Accordingly, the light emitted from the light emitting device ED is guided to proceed toward the first electrode 210 and the second electrode 220 including the reflective material, so that the light output efficiency of the display device 10 may be improved.
  • FIG. 22 is an enlarged cross-sectional view illustrating another example of area A of FIG. 3 .
  • the display device 10 according to the present exemplary embodiment is different from the exemplary embodiment of FIG. 20 in that it further includes a third insulating layer 530 .
  • the third insulating layer 530 may be disposed on the first contact electrode 710 and the second insulating layer 520 . It may be disposed on the first contact electrode 710 of the third insulating layer 530 to cover the first contact electrode 710 .
  • the third insulating layer 530 may be disposed on the second insulating layer 520 , and a second end of the light emitting device ED may be exposed.
  • One side of the third insulating layer 530 may be aligned parallel to one side of the second insulating layer 520 .
  • the second contact electrode 720_1 may be disposed on the third insulating layer 530 .
  • the second contact electrode 720_1 and the first contact electrode 710 may be insulated from each other by the third insulating layer 530 . That is, the third insulating layer 530 may be interposed between the first contact electrode 710 and the second contact electrode 720_1 to insulate them from each other.
  • FIG. 23 is an enlarged cross-sectional view illustrating another example of area A of FIG. 3 .
  • 24 is an enlarged view of area B of FIG. 23 .
  • the second insulating layer 520_1 does not overlap the reflective film 39 of the light emitting device ED in the third direction DR3. It is different from the embodiment of FIG. 20 .
  • the second insulating layer 520_1 may be formed on the light emitting device ED so as not to overlap the reflective layer 39 of the light emitting device ED. Accordingly, the second insulating layer 520_1 may be disposed on the outer surface of the device insulating film 38 exposed by the reflective film 39 , but may not be disposed on the outer surface of the reflective film 39 . Accordingly, the device insulating layer 38 exposed in the region where the second insulating layer 520_1 and the reflective layer 39 are spaced apart from each other may contact the first contact electrode 710_1 .
  • 25 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_1 according to the present exemplary embodiment is different from the exemplary embodiment of FIG. 6 in that the reflective layer 39_1 is not disposed on the device insulating layer 38 surrounding the device electrode layer 37 .
  • the reflective film 39_1 may not be disposed on the side surface of the device electrode layer 37 . Accordingly, the reflective layer 39_1 may expose the device insulating layer 38 disposed on the first end side of the light emitting device ED_1 . That is, the reflective film 39_1 may be disposed to expose both ends of the light emitting element core 30 .
  • the light emitting device ED_1 may be formed in a process of etching the reflective material layer 3900 (refer to FIG. 17 ) to form the reflective layer 39_1 in the manufacturing process of the light emitting device ED. Specifically, in the process of forming the reflective film 39_1 by removing a portion of the reflective material layer 3900 , the reflective material layer 3900 is over-etched, and as shown in FIG. 25 , the device disposed on the first end side A reflective film 39_1 exposing the insulating film 38 may be formed.
  • the reflective layer 39_1 exposes both ends of the light emitting device core 30 on the device insulating layer 38
  • the reflective layer 39_1 may be formed to surround the side surface of the device active layer 33 . Accordingly, since the reflective film 39_1 is formed to surround the side surface of the device active layer 33 , light generated in the device active layer 33 and emitted through the side surface of the device active layer 33 is reflected by the reflective film 39_1 . It may be induced to be emitted through both end surfaces of the light emitting element core 30 . Accordingly, the amount of light emitted through both end surfaces of the light emitting device ED may be increased.
  • 26 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_2 according to the present exemplary embodiment is different from the exemplary embodiment of FIG. 6 in that the upper surface of the reflective film 39_2 is partially curved.
  • the reflective film 39_2 may be formed to have a partially curved outer surface in a region surrounding the device electrode layer 37 .
  • the reflective film 39_2 may have a shape in which an upper surface or an upper cross-section is partially inclined. This may be formed in a process of etching the reflective material layer 3900 (refer to FIG. 17 ) in the process of forming the reflective film 39_2 .
  • the reflective material layer 3900 Refer to FIG. 17
  • the side surfaces are partially removed to form the light emitting device ED_2 including the reflective film 39_2 whose top surface is partially curved as shown in FIG. 26 . can do.
  • 27 is a cross-sectional view of a light emitting device according to another embodiment.
  • the device insulating layer 38_3 exposes a portion of the side surface of the device electrode layer 37
  • the reflective layer 39_3 exposes the device insulating layer 38_3 .
  • the point in contact with the side surface of the electrode layer 37 is different from the embodiment of FIG. 6 .
  • the device insulating layer 38_3 may expose a portion of the side surface of the device electrode layer 37 .
  • the device insulating layer material layer 3800 (refer to FIG. 11 ) is over-etched, so that the device insulating layer 38_3 may expose a portion of a side surface of the device electrode layer 37 .
  • the reflective layer 39_3 formed on the outer surfaces of the light emitting device core 30 and the device insulating layer 38_3 may contact the side surface of the device electrode layer 37 exposed by the device insulating layer 38_3 .
  • FIG. 28 is a cross-sectional view of a light emitting device according to another embodiment.
  • the device insulating layer 38_4 exposes a portion of the side surface of the device electrode layer 37
  • the reflective layer 39_4 exposes the device insulating layer 38_4 . It is different from the embodiment of FIG. 27 in that the side surfaces of the electrode layers 37 do not overlap each other.
  • the reflective film 39_4 may not be disposed on the side surface of the device electrode layer 37 .
  • the device insulating layer 38_4 and the reflective layer 39_4 may not be disposed on the side surface of the device electrode layer 37 . Accordingly, the device electrode layer 37 can be exposed.
  • 29 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_5 according to the present exemplary embodiment is different from the exemplary embodiment of FIG. 6 in that a predetermined surface roughness is formed on the upper surface of the device electrode layer 37_5 .
  • the predetermined surface roughness formed on the upper surface of the device electrode layer 37_5 is performed as a front etching process without a separate etch mask in the etching process for forming the device insulating layer 38 and the reflective layer 39, so that the device electrode layer 37_5 has a surface roughness.
  • the upper surface may be exposed to the etchant.
  • FIG. 30 is a cross-sectional view of a light emitting device unit according to an embodiment.
  • the light emitting device unit LU includes a plurality of light emitting devices ED and a binder 40 .
  • Each of the plurality of light emitting devices ED has a shape extending in one direction X as described above, and the binder 40 is formed to surround some regions of the plurality of light emitting devices ED to fix them. .
  • the shape and structure of the plurality of light emitting devices ED included in the light emitting device unit LU according to an exemplary embodiment may be the same as those of the light emitting device ED described above. Accordingly, hereinafter, the description of the shape and structure of the plurality of light emitting devices ED will be replaced with the above description.
  • the plurality of light emitting devices ED may be spaced apart from each other and arranged at a predetermined interval.
  • the plurality of light emitting devices ED may be spaced apart from each other in a direction perpendicular to one direction X that is a longitudinal direction of the light emitting devices ED.
  • the plurality of light emitting devices ED may face each other with the binder 40 interposed therebetween. Side surfaces of the light emitting devices ED disposed adjacent to each other may be spaced apart from each other.
  • the plurality of light emitting devices ED may be arranged in a matrix shape.
  • a plurality of semiconductor layers included in the plurality of light emitting devices ED may be identical to each other in a stacking direction.
  • the first semiconductor layer 31 is disposed below the device active layer 33 in the drawing
  • the second semiconductor layer 32 is the device active layer 33 . It may be arranged to be placed on the top in the drawing as a reference.
  • the binder 40 may be formed such that the plurality of light emitting devices ED are positioned in the binder 40 .
  • the plurality of light emitting devices ED may penetrate the binder 40 in one direction X.
  • the binder 40 may be formed to surround a portion of the side surfaces of the plurality of light emitting devices ED.
  • the binder 40 may be formed to expose both ends of the plurality of light emitting devices ED. That is, the plurality of light emitting devices ED have both ends, that is, the upper end of the light emitting device ED and the lower end of the light emitting device ED, so that the binder 40 protrudes from the binder 40 in one direction (X) in one direction. (X) can penetrate.
  • the binder 40 may be disposed to surround a partial region of the outer surface of the device insulating layer 38 .
  • the binder 40 may not overlap the light emitting element core 30 and the element insulating film 38 in one direction (X), but may overlap the reflective film 39 in one direction (X).
  • the device insulating film 38 may include a first region 39B surrounded by the reflective film 39 and a second region 38A exposed by the reflective film 39 , and the binder 40 is the element.
  • the insulating layer 38 may be disposed to surround the second region 38A.
  • the binder 40 may be disposed in a portion of the second region 38A of the device insulating layer 38 to expose one end of the light emitting device ED.
  • the binder 40 may not overlap the first region 38B of the device insulating layer 38 in a direction perpendicular to the one direction (X). Accordingly, the binder 40 may overlap the reflective film 39 in one direction (X), but may not overlap in a direction perpendicular to the one direction (X).
  • the binder 40 As the binder 40 is formed so as not to overlap the reflective film 38 in a direction perpendicular to the one direction (X), the binder 40 is disposed on the side surface of the first semiconductor layer 31, and the second semiconductor layer ( 32), it may not be disposed on each side of the device active layer 33 . Accordingly, the binder 40 may surround a portion of the side surface of the first semiconductor layer 31 , but may not surround the second semiconductor layer 32 and the device active layer 33 .
  • the binder 40 may include a first surface 40US and a second surface 40BS.
  • the first surface 40US of the binder 40 may be the upper surface 40US of the binder 40
  • the second surface 40BS of the binder 40 may be the lower surface 40BS of the binder 40 .
  • the first surface 40US of the binder 40 may face the device active layer 33
  • the second surface 40BS of the binder 40 may face the first semiconductor layer 31 .
  • the reflective film 39 may be disposed on the binder 40 to surround the outer surface of the device insulating film 38 exposed by the binder 40 .
  • the reflective film 39 may be disposed on one end side of the light emitting device core 30 based on the binder 40 , but may not be disposed on the other end side.
  • One end of the light emitting device core 30 on which the reflective film 39 is disposed may be an end on the side where the device active layer 33 and the second semiconductor layer 32 are disposed.
  • the reflective film 39 may be disposed on the upper surface 40US of the binder 40 .
  • the lower surface of the reflective film 39 may contact the upper surface 40US of the binder 40 .
  • the position and contact relationship between the reflective film 39 and the binder 40 may be formed through a manufacturing process of the light emitting device unit LU.
  • the plurality of light emitting devices ED are fixed with the binder 40 , so that the plurality of light emitting devices ED are attached to the substrate SUB during the manufacturing process of the display device 10 .
  • an electric field application process and an inkjet printing process of aligning one end of the plurality of light emitting devices ED to face a specific direction may be omitted.
  • each pixel PX of the display device 10 is The luminance uniformity can be improved. Accordingly, the display quality of the display device 10 may be improved.
  • FIG. 31 is a cross-sectional view illustrating a part of a manufacturing process of a light emitting device unit according to an exemplary embodiment.
  • the cross-sectional view shown in FIG. 31 may be a manufacturing process diagram of the light emitting device unit LU showing processes after the manufacturing process shown in FIG. 18 .
  • a fourth etching process (4 th etch) for removing a portion of the second binder material layer 4100 ′ is performed to form a light emitting device unit LU.
  • the second binder material layer 4100 ′ may be etched in the fifth direction DR5 on the lower surface of the second binder material layer 4100 ′.
  • a fourth etching process (4 th etch) may be performed over the entire surface of the second binder material layer 4100 ′. Accordingly, the light emitting device unit LU of FIG. 30 may be formed by exposing the other end of the light emitting device core 30 through the fourth etching process (4 th etch).
  • 32 is a schematic plan view illustrating one pixel of a display device according to another exemplary embodiment.
  • 33 is a cross-sectional view taken along line III-III' of FIG. 32 .
  • 34 is an enlarged cross-sectional view illustrating an example of an enlarged area C of FIG. 33 .
  • one pixel PX may include a first electrode 210_1 , a second electrode 220_1 , and an element unit LU.
  • FIG. 32 illustrates that two device units LU are disposed in one pixel PX, the present invention is not limited thereto. For example, only one may be disposed in one pixel PX of the device unit LU, or a plurality of three or more may be disposed according to the relative sizes of the device unit LU and one pixel PX.
  • the first electrode 210_1 may be patterned and disposed in each pixel PX.
  • the first electrode 210_1 may have a rectangular shape in plan view including one side extending in the first direction DR1 and the other side extending in the second direction DR2 in plan view.
  • the first electrodes 210_1 may be arranged in an island-shaped pattern.
  • the first electrode 210_1 may be a surface electrode.
  • the first electrode 210_1 may be disposed on the circuit element layer CCL. Specifically, the first electrode 210_1 may be directly disposed on the via layer 165 of the circuit element layer CCL. The first electrode 210_1 may completely cover the light emitting device unit LU under the light emitting device unit LU.
  • the first electrode 210_1 may be electrically connected to the first conductive pattern CDP1 disposed thereunder through the first electrode contact hole CTD passing through the via layer 165 and the passivation layer 164 . Specifically, the first electrode 210_1 may contact the first conductive pattern CDP1 exposed through the first electrode contact hole CTD. The first electrode 210_1 may receive the first power voltage applied through the first voltage line VL1 through the first conductive pattern CDP1 .
  • the second electrode 220_1 is disposed on the first electrode 210_1 , and may be disposed to correspond to each pixel PX.
  • the second electrode 220_1 may be patterned and disposed in each pixel PX.
  • the second electrode 220_1 may have a rectangular shape in plan view including one side extending in the first direction DR1 and the other side extending in the second direction DR2 in a plan view. Similar to the first electrode 210_1 , the second electrode 220_1 may be disposed in an island-shaped pattern on the front surface of the display device 10 .
  • the present invention is not limited thereto, and the second electrode 220_1 may be disposed on two or more pixels PX to form one surface on the entire surface of the display area DPA.
  • the second electrode 220_1 may overlap the first electrode 210_1 in the third direction DR3 . At least a partial region of the second electrode 220_1 may be disposed to overlap the first electrode 210_1 in the third direction DR3 .
  • the second electrode 220_1 and the first electrode 210_! may have different widths or areas. In an exemplary embodiment, the second electrode 220_1 may be formed to have a larger area than the first electrode 210_1 .
  • the second electrode 220_1 has a second conductive pattern disposed thereunder through a second electrode contact hole CTS penetrating through the fourth insulating layer 550 , the via layer 165 and the passivation layer 164 , which will be described later. CDP2) and may be electrically connected. Specifically, the second electrode 220_1 may contact the second conductive pattern CDP2 exposed through the second electrode contact hole CTS. The second electrode 220_1 may receive the second power voltage applied through the second voltage line VL2 through the second conductive pattern CDP2 .
  • the light emitting element unit LU may be disposed between the first electrode 210_1 and the second electrode 220_1 .
  • the light emitting device unit LS may be disposed between the first electrode 210_1 and the second electrode 220_1 to overlap the first electrode 210_1 and the second electrode 220_1 in the third direction DR3 .
  • the light emitting device unit LU may be disposed on the first electrode 210_1 .
  • the light emitting device unit LU may be disposed such that an extension direction of the light emitting device ED is perpendicular to one surface of the substrate SUB. That is, the light emitting device unit LU may be disposed between the first electrode 210_1 and the second electrode 220_1 so that the extending direction of the light emitting device ED becomes the third direction DR3 .
  • One end of the plurality of light emitting devices ED included in the light emitting device unit LU may face downward and the other end thereof may face upward.
  • One end of the plurality of light emitting devices ED may be an end on the side on which the first semiconductor layer 31 is disposed, and the other end may be an end on the side on which the second semiconductor layer 32 is disposed. That is, one end of the plurality of light emitting devices ED may be an end not surrounded by the reflective film 39 , and the other end may be an end surrounded by the reflective film 39 .
  • One end of the plurality of light emitting devices ED may be referred to as a lower end, and the other end may be referred to as an upper end.
  • Lower ends of the plurality of light emitting devices ED may be in contact with an upper surface of the first electrode 210_1 .
  • the plurality of light emitting devices ED and the first electrode 210_1 may be electrically connected to each other.
  • the fourth insulating layer 550 may be disposed on the first electrode 210_1 and the light emitting device unit LU to cover the light emitting device unit LU disposed on the first electrode 210_1 .
  • the height from the circuit element layer CCL to the top surface of the light emitting element ED may be lower than that of the plurality of light emitting elements ED to expose upper ends of the plurality of light emitting elements ED.
  • the lower end of the light emitting device ED of the fourth insulating layer 550 may be completely covered, but the upper end of the light emitting device ED may be exposed.
  • the upper end of the light emitting device ED may protrude toward the upper surface of the fourth insulating layer 550 so that the outer surface of the light emitting device ED may not directly contact the fourth insulating layer 550 .
  • An outer surface of the protruding portion of the light emitting device ED may contact the second electrode 220_1 disposed on the fourth insulating layer 550 . That is, according to an embodiment, the thickness of the fourth insulating layer 550 may be smaller than the sum of the thickness of the first electrode 210_1 and the length of the light emitting device core 30 .
  • the fourth insulating layer 550 may include an inorganic insulating material or an organic insulating material.
  • the second electrode 220_1 may be disposed on the fourth insulating layer 550 and contact the upper end of the light emitting device ED protruding from the upper surface of the fourth insulating layer 550 .
  • the second electrode 220_1 may be disposed to surround the upper end of the light emitting device ED. Specifically, the second electrode 220_1 may contact the upper surface of the element electrode layer 37 of the light emitting element core 30 and the side surface of the reflective film 39 .
  • the first electrode 210_1 may contact the lower end of the light emitting device ED, and the second electrode 220_1 may contact the upper end of the light emitting device ED, respectively.
  • the first electrode 210_1 may be a separate pixel electrode for each pixel PX
  • the second electrode 220_1 may be a common electrode commonly connected along each pixel PX.
  • the present invention is not limited thereto, and the first electrode 210_1 may be a common electrode commonly connected along each pixel PX, and the second electrode 220_1 may be a separate pixel electrode for each pixel PX.
  • the first electrode 210_1 may include a conductive material having high reflectivity, and the second electrode 220_1 may include a transparent conductive material.
  • the light emitting device ED may emit light in both end directions as described above, and may emit light in a third direction DR3 toward which the upper surface of the first electrode 210_1 is directed in the drawing.
  • the first electrode 210_1 may include a conductive material having high reflectivity to reflect light emitted from the light emitting device ED and traveling toward the top surface of the first electrode 210_1 .
  • a portion of the light emitted from the unit light emitting device ED passes through the second electrode 220_1 including the transparent material and is emitted from each pixel PX in the display direction of the display device 10 , and the other portion has high reflectivity.
  • the material may be reflected from the upper surface of the first electrode 210_1 and emitted from each pixel PX in the display direction of the display device 10 .
  • the first electrode 210_1 is a material having a high reflectivity and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), and the like
  • the second electrode 220_1 is indium tin (ITO).
  • Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin-Zinc Oxide), etc. may include a transparent conductive material.
  • some of the light LL1 emitted through the upper surface of the element active layer 33 is emitted in the display direction of the display device 10 through the upper surface of the light emitting element ED to the second electrode ( 220_1) can penetrate.
  • some of the light LL2 emitted through the lower surface of the device active layer 33 may be emitted through the lower surface of the light emitting device ED and reflected from the upper surface of the first electrode 210_1 .
  • the light reflected from the upper surface of the first electrode 210_1 may be emitted in the display direction of the display device 10 and may pass through the second electrode 220_1 .
  • some of the light LL3 emitted through the side surface of the device active layer 33 may pass through the device insulating layer 38 surrounded by the reflective layer 39 to be reflected from the inner surface of the reflective layer 39 .
  • the light LL3 reflected from the inner surface of the reflective film 39 may be emitted in the display direction of the display device 10 through the upper surface of the light emitting element ED and may pass through the second electrode 220_1 .
  • the other portion of light LL4 may pass through the device insulating layer 38 exposed to the reflective layer 39 to proceed to the binder 40 .
  • the light LL4 propagating to the binder may be reflected from the upper surface of the first electrode 210_1 , may be emitted in the display direction of the display device 10 , and may pass through the second electrode 220_1 .

Abstract

발광 소자, 발광 소자를 포함하는 발광 소자 유닛 및 표시 장치가 제공된다. 발광 소자는 제1 방향을 따라 연장된 형상을 가지며, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막, 및 상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함한다.

Description

발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치
본 발명은 발광 소자, 발광 소자를 포함하는 발광 소자 유닛 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 양 단부면을 통해 출광되는 광량이 증가된 발광 소자를 공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 양 단부면을 통해 출광되는 광량이 증가된 복수의 발광 소자를 포함하는 발광 소자 유닛을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 출광 효율이 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 방향을 따라 연장된 형상을 가지며, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막, 및 상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함한다.
상기 반사막은 상기 소자 활성층의 측면을 완전히 커버할 수 있다.
상기 반사막은 상기 소자 절연막의 외측면의 일부 영역을 노출할 수 있다.
상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 일 방향을 따라 순차 배치되고, 상기 반사막의 상기 일 방향으로의 길이는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작을 수 있다.
상기 반사막의 상기 일 방향으로의 길이는 상기 소자 활성층의 상기 일 방향으로의 두께보다 클 수 있다.
상기 반사막은 상기 소자 활성층의 측면 상에서 상기 일 방향으로 연장되어 상기 제1 반도체층의 측면 또는 상기 제2 반도체층의 측면 상에도 배치될 수 있다.
상기 제1 반도체층의 상기 일 방향으로의 두께는 상기 제2 반도체층의 상기 일 방향으로의 두께보다 크고, 상기 제1 반도체층의 측면은 상기 반사막에 의해 둘러싸인 제1 영역 및 상기 반사막에 의해 노출되는 제2 영역을 포함하며, 상기 제1 영역의 상기 일 방향으로의 길이는 상기 제2 영역의 상기 일 방향으로의 길이보다 작을 수 있다.
상기 소자 활성층은 상기 발광 소자 코어의 제1 단부면을 향하는 제1 면, 및 상기 발광 소자 코어의 제2 단부면을 향하는 제2 면을 포함하고, 상기 발광 소자 코어의 상기 제1 단부면은 상기 발광 소자 코어의 상기 일 방향 일 측에 위치하는 면이고, 상기 발광 소자 코어의 상기 제2 단부면은 상기 발광 소자 코어의 상기 일 방향 타 측에 위치하는 면이며, 상기 발광 소자 코어의 상기 제1 단부면과 상기 소자 활성층의 상기 제1 면 사이의 제1 거리는 상기 발광 소자 코어의 상기 제2 단부면과 상기 소자 활성층의 상기 제2 면 사이의 제2 거리보다 작을 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자 유닛은 제1 방향으로 연장된 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되어 정렬된 복수의 발광 소자, 및 상기 복수의 발광 소자를 감싸고, 상기 복수의 발광 소자를 고정하는 바인더를 포함하되, 상기 복수의 발광 소자 각각은, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막, 및 상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함한다.
상기 반사막은 상기 소자 활성층의 측면을 완전히 커버할 수 있다.
상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차 배치되고, 상기 반사막의 상기 제1 방향으로의 길이는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작을 수 있다.
상기 반사막의 상기 제1 방향으로의 길이는 상기 소자 활성층의 상기 제1 방향으로의 두께보다 클 수 있다.
상기 바인더의 상기 제1 방향으로의 두께는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작을 수 있다.
상기 소자 절연막은 상기 반사막이 둘러싸는 제1 영역 및 상기 반사막이 노출하는 제2 영역을 포함하고, 상기 바인더는 상기 소자 절연막의 상기 제2 영역 상에 배치되되, 상기 소자 절연막의 상기 제1 영역 상에는 배치되지 않을 수 있다.
상기 바인더는 상기 제1 반도체층은 감싸되, 상기 제2 반도체층 및 상기 소자 활성층은 감싸지 않을 수 있다.
상기 반사막은 상기 소자 활성층을 향하는 상기 바인더의 일 면과 접촉할 수 있다.
상기 바인더는 상기 발광 소자 코어의 양 단부를 노출하고, 상기 반사막은 상기 발광 소자 코어의 양 단부 중 일 단부 측에는 배치되되, 타 단부 측에는 배치되지 않을 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되며, 상기 제1 방향으로 연장된 형상을 가지는 복수의 발광 소자를 포함하되, 상기 복수의 발광 소자 각각은, 상기 제1 방향을 따라 연장된 형상을 가지며, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막, 및 상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함한다.
상기 반사막은 상기 소자 활성층의 측면을 완전히 커버할 수 있다.
상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차 배치되고, 상기 반사막의 상기 제1 방향으로의 길이는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작을 수 있다.
상기 제1 전극은 상기 복수의 발광 소자의 일 단부와 전기적으로 연결되고, 상기 제2 전극은 상기 복수의 발광 소자의 타 단부와 전기적으로 연결될 수 있다.
상기 제1 방향은 상기 기판의 일면과 평행할 수 있다.
상기 복수의 발광 소자 상에 배치되어, 상기 복수의 발광 소자의 양 단부를 노출하는 절연층을 더 포함할 수 있다.
상기 제1 방향은 상기 기판의 두께 방향과 평행할 수 있다.
상기 복수의 발광 소자를 감싸고, 상기 복수의 발광 소자를 고정하는 바인더를 더 포함할 수 있다.
상기 바인더는 상기 제1 방향과 수직한 제2 방향으로 상기 반사막과 비중첩할 수 있다.
상기 복수의 발광 소자는 상기 제1 전극 상에 배치되고, 상기 제2 전극은 상기 복수의 발광 소자 상에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 실시예에 따른 발광 소자는 소자 활성층을 포함하는 발광 소자 코어 및 상기 발광 소자 코어의 측면을 둘러싸는 반사막을 포함함으로써, 소자 활성층으로부터 생성되어 발광 소자 코어의 외면을 통해 방출되는 광의 진행 방향을 발광 소자 코어의 양 단부 측으로 유도할 수 있다. 따라서, 표시 장치의 기판 상에 배치된 발광 소자로부터 방출된 광 중 하부로 향하는 광의 양의 감소시켜 발광 소자로부터 방출된 광의 효율을 향상시킬 수 있다.
또한, 소자 유닛은 상기 복수의 발광 소자 및 복수의 발광 소자의 외면을 감싸며 고정하는 바인더를 포함할 수 있다. 이 경우, 반사막이 형성된 발광 소자의 일 단부가 표시 장치의 표시 방향을 향하도록 배열하여 소자 활성층에서 생성된 광이 발광 소자 코어의 상면을 통해 방출되는 출광량이 증가되어 표시 장치의 표시 효율이 개선될 수 있다. 또한, 바인더에 의해 복수의 발광 소자를 고정되어 추가적인 전계 인가 공정없이 제1 전극과 제2 전극 사이에 복수의 발광 소자를 정렬하기 용이할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 4는 도 2의 II-II'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 6은 일 실시예에 따른 발광 소자의 단면도이다.
도 7은 일 실시예에 따른 발광 소자로부터 방출되는 광의 진행 방향을 나타내는 단면도이다.
도 8 내지 도 19는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 20은 도 3의 A 영역의 일 예를 나타낸 확대 단면도이다.
도 21은 도 20의 표시 장치의 발광 소자에서 생성된 광의 진행 방향을 나타내는 확대 단면도이다.
도 22는 도 3의 A 영역의 다른 예를 나타낸 확대 단면도이다.
도 23은 도 3의 A 영역의 또 다른 예를 나타낸 확대 단면도이다.
도 24는 도 23의 B 영역의 확대도이다.
도 25는 다른 실시예에 따른 발광 소자의 단면도이다.
도 26은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 27은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 28은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 29는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 30은 일 실시예에 따른 발광 소자 유닛의 단면도이다.
도 31은 일 실시예에 따른 발광 소자 유닛의 제조 공정 중 일부를 나타낸 단면도이다.
도 32는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 33은 도 32의 III-III'선을 따라 자른 단면도이다.
도 34는 도 33의 C 영역을 확대한 일 예를 나타내는 확대 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 표시 장치(10)의 코너는 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 화소(PX)를 포함할 수 있다. 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 2를 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일 측)에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제2 방향(DR2)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 제1 및 제2 전극(210, 220)이 각각 서로 분리되는 영역일 수 있다. 따라서, 서브 영역(SA)에는 각 화소(PX) 마다 배치된 제1 및 제2 전극(210, 220)의 일부가 배치될 수 있다.
일 실시예에 따른 표시 장치(10)의 일 화소(PX)은 전극(210, 220), 제1 뱅크(600), 접촉 전극(710, 720) 및 발광 소자(ED)를 포함할 수 있다. 이하, 일 실시예에 따른 표시 장치(10)의 일 화소(PX)에 포함되는 복수의 전극(210, 220), 복수의 접촉 전극(710, 720), 복수의 발광 소자(ED) 및 제1 뱅크(600)의 평면상 배치 구조를 간략하게 설명하기로 한다.
제1 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(600)는 각 화소(PX)의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분할 수 있다. 제1 뱅크(600)는 각 화소(PX) 내에서 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 예를 들어, 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)은 제1 뱅크(600)에 의해 정의될 수 있다.
복수의 전극들(210, 220)은 서로 이격된 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다.
제1 전극(210)은 평면상 각 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제1 전극(210)은 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리될 수 있다.
제2 전극(220)은 제1 전극(210)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 전극(220)은 평면상 각 화소(PX)의 우측에 배치될 수 있다. 제2 전극(220)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제2 전극(220)은 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리될 수 있다.
복수의 발광 소자(ED)는 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 복수의 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)의 연장 방향으로의 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 일 단부가 제1 전극(210) 상에 놓이고, 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다.
발광 소자(ED)가 연장된 방향은 제1 전극(210) 및 제2 전극(220)이 연장된 방향과 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않고, 복수의 발광 소자(ED) 중 일부의 발광 소자(ED)는 발광 소자(ED)가 연장된 방향이 제1 전극(210) 및 제2 전극(220)이 연장된 방향과 실질적으로 수직을 이루도록 배치되고, 복수의 발광 소자(ED) 중 다른 일부의 발광 소자(ED)는 발광 소자(ED)가 연장된 방향이 제1 전극(210) 및 제2 전극(220)이 연장된 방향과 비스듬하도록 배치될 수도 있다.
발광 소자(ED)는 발광 소자 코어(30) 및 상기 발광 소자 코어(30)의 측면의 일부를 둘러싸도록 배치되는 반사막(39)을 포함할 수 있다.
발광 소자 코어(30)의 형상은 발광 소자(ED)의 형상과 대체로 유사할 수 있다. 구체적으로, 발광 소자 코어(30)는 발광 소자(ED)의 연장 방향인 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자 코어(30)의 일 단부는 제1 전극(210) 상에 배치되고, 발광 소자 코어(30)의 타 단부는 제2 전극(220) 상에 배치될 수 있다.
반사막(39)은 발광 소자 코어(30)의 측면 상에 배치될 수 있다. 반사막(39)은 발광 소자 코어(30)의 측면을 부분적으로 둘러싸도록 배치될 수 있다. 반사막(39)은 발광 소자 코어(30)의 양 단부 중 일 단부의 측면을 둘러싸도록 배치되되, 타 단부의 측면에는 배치되지 않을 수 있다.
복수의 접촉 전극(710, 720)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉(또는 전기적으로 연결)할 수 있다. 제1 접촉 전극(710)은 서브 영역(SA)에서 제1 개구부(OP1)에 의해 노출된 제1 전극(210)과 접촉할 수 있고, 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)이 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉함으로서, 제1 전극(210)에 인가된 전기 신호는 제1 접촉 전극(710)을 통해 발광 소자(ED)의 일 단부로 전달될 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 제2 접촉 전극(720)은 서브 영역(SA)에서 제2 개구부(OP2)에 의해 노출된 제2 전극(220)과 접촉할 수 있고, 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)이 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉함으로서, 제2 전극(220)에 인가된 전기 신호는 제2 접촉 전극(720)을 통해 발광 소자(ED)의 타 단부로 전달될 수 있다.
도 3은 도 2의 I-I'선을 따라 자른 단면도이다. 도 4는 도 2의 II-II'선을 따라 자른 단면도이다.
도 3을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층(CCL), 회로 소자층(CCL) 상에 배치된 제1 및 제2 전극(210, 220), 제2 뱅크(400), 제1 및 제2 접촉 전극(710, 720), 발광 소자(ED), 제1 뱅크(600) 및 복수의 절연층을 포함하는 표시 소자층을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층(CCL)은 기판(SUB) 상에 배치될 수 있다. 회로 소자층(CCL)은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140) 및 절연막을 포함할 수 있다.
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광층(BML), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 제1 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 후술하는 제2 도전 패턴(CDP2)과 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제2 전압 라인(VL2)에 인가된 제2 전원 전압은 제2 전극(220)에 공급될 수 있다. 제2 전압 라인(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VSL)에는 제1 전압 라인(VDL)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
차광층(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버(또는 중첩)하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 액티브층(ACT) 전체를 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광층(BML)은 생략될 수 있다.
하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광층(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 각 트랜지스터의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
층간 절연막(163)은 제1 도전층(130) 상에 배치될 수 있다. 층간 절연막(163)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 층간 절연막(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 제1 전극(SD1), 트랜지스터(TR)의 제2 전극(SD2), 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)을 포함할 수 있다.
트랜지스터(TR)의 제1 전극(SD1) 및 트랜지스터(TR)의 제2 전극(SD2)은 각각 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 제1 전극(SD1)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 제1 전압 라인(VL1)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CDP1)은 트랜지스터(TR)의 제2 전극(SD2)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP1)은 후술하는 비아층(164)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP1)을 통해 제1 전극(210)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CDP2)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 컨택홀을 통해 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CDP2)은 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CDP2)은 제2 전압 라인(VL2)에 인가된 제2 전원 전압을 제2 전극(220)으로 전달할 수 있다.
도 3에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 다른 도전층, 예컨대 제2 도전층(140)과 몇몇 절연층을 사이에 두고 제2 도전층(140) 상에 배치된 제3 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)도 하부 금속층(110)이 아닌 제3 도전층으로 형성될 수 있고, 제1 전압 라인(VL1)은 다른 도전 패턴을 통해 트랜지스터(TR)의 제1 전극(SD1)과 전기적으로 연결될 수 있다.
패시베이션층(164)은 제2 도전층(140) 상에 배치될 수 있다. 패시베이션층(164)은 제2 도전층(140)이 배치된 층간 절연막(163) 상에 배치될 수 있다. 패시베이션층(164)은 하부의 도전층을 보호하는 역할을 할 수 있다.
비아층(165)은 패시베이션층(164) 상에 배치될 수 있다. 비아층(165)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(165)은 표면 평탄화하는 기능을 수행할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 층간 절연막(163) 및 패시베이션층(164)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연막(162), 층간 절연막(163) 및 패시베이션층(164)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(161), 게이트 절연막(162), 층간 절연막(163) 및 패시베이션층(164)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
이하, 도 2 내지 도 4를 참조하여, 표시 소자층의 구조에 대하여 설명한다. 표시 소자층은 비아층(165) 상에 배치될 수 있다. 표시 소자층은 제1 및 제2 전극(210, 220), 제2 뱅크(400), 제1 뱅크(600), 복수의 발광 소자(ED), 제1 및 제2 접촉 전극(710, 720) 및 복수의 절연층(510, 520)을 포함한다.
제2 뱅크(400)는 비아층(165) 상에 배치된다. 제2 뱅크(400)는 비아층(165) 상에 직접 배치될 수 있다. 제2 뱅크(400)는 발광 영역(EMA) 내에 배치될 수 있다.
제2 뱅크(400)는 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 영역(EMA) 내에서 제1 방향(DR1)으로 서로 이격될 수 있다. 서로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제2 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제2 뱅크(400)는 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 예를 들어, 제2 뱅크(400)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다.
도 3에서는 제2 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제2 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제2 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제1 전극(210) 및 제2 전극(220)은 각각 제2 뱅크(400) 및 제2 뱅크(400)가 노출하는 비아층(165) 상에 배치될 수 있다.
구체적으로, 제1 전극(210)은 발광 영역(EMA)에서 제1 서브 뱅크(410) 상에 배치되고, 비발광 영역에서 비아층(165) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(410)의 외면을 덮도록 배치될 수 있다. 제1 전극(210)은 발광 영역(EMA)에서 적어도 제2 서브 뱅크(420)와 대향하는 제1 서브 뱅크(410)의 경사진 측면 상에 배치되어, 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(210)은 비아층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 전기적으로 연결될 수 있다. 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 제1 도전 패턴(CDP1)의 상면과 접촉할 수 있다. 제1 전극(210)은 제1 도전 패턴(CDP1)을 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 도 3에서는, 제1 전극 컨택홀(CTD)이 제1 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 전극 컨택홀(CTD)의 위치는 이에 제한되지 않는다.
제2 전극(220)은 발광 영역(EMA)에서 제2 서브 뱅크(420) 상에 배치되고, 비발광 영역에서 비아층(165) 상에 배치될 수 있다. 제2 전극(220)은 제2 서브 뱅크(420)의 외면을 덮도록 배치될 수 있다. 제2 전극(220)은 발광 영역(EMA)에서 적어도 제1 서브 뱅크(410)와 대향하는 제2 서브 뱅크(420)의 경사진 측면 상에 배치되어, 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제2 전극(220)은 비아층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 도전 패턴(CDP2)과 전기적으로 연결될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 도전 패턴(CDP2)의 상면과 접촉할 수 있다. 제2 전극(220)은 제2 도전 패턴(CDP2)을 통해 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 도 3에서는, 제2 전극 컨택홀(CTS)이 제1 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제2 전극 컨택홀(CTS)의 위치는 이에 제한되지 않는다.
각 화소(PX)에 배치된 제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210) 및 제2 전극(220)과 서로 분리될 수 있다. 상기 제2 방향(DR2)으로 이격된 제1 전극(210) 및 제2 전극(220)의 배치는 복수의 발광 소자(ED)를 정렬하는 공정에서 이용되는 전극 라인을 서브 영역(SA)의 분리부(ROP)에서 분리함으로써 형성될 수 있다. 구체적으로, 복수의 발광 소자(ED)를 정렬하는 공정에서 제2 방향(DR2)으로 연장된 전극 라인을 이용하여 발광 소자(ED)들을 정렬한 후, 후속 공정을 통해 상기 전극 라인을 서브 영역(SA)의 분리부(ROP)에서 분리하여 제1 전극(210) 및 제2 전극(220)이 형성될 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 화소(PX) 내에 전계를 생성하는 데에 활용될 수 있다.
제1 전극(210) 및 제2 전극(220)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 통해 발광 소자(ED)의 양 단부와 전기적으로 연결될 수 있다.
제1 전극(210) 및 제2 전극(220) 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220) 각각은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 제1 전극(210) 및 제2 전극(220)은 발광 소자(ED)에서 방출되어 제2 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되지 않고 제1 전극(210) 및 제2 전극(220) 각각은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220) 각각은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 전극(210) 및 제2 전극(220) 각각은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제1 전극(210) 및 제2 전극(220) 각각은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있다. 제1 절연층(510)은 발광 영역(EMA)에서 비아층(165), 제2 뱅크(400), 제1 및 제2 전극(210, 220)을 덮도록 배치 수 있다. 제1 절연층(510)은 서브 영역(SA)에서 제1 전극(210), 제2 전극(220) 및 비아층(165) 상에 배치되되, 서브 영역(SA)의 분리부(ROP)에는 배치되지 않을 수 있다.
제1 절연층(510)은 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 컨택부를 포함할 수 있다. 상기 컨택부는 제1 절연층(510)을 관통하는 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 상기 제1 절연층(510)을 관통하는 컨택부는 서브 영역(SA)에 위치할 수 있다.
제1 절연층(510)은 제1 전극(210) 및 제2 전극(220)을 보호함과 동시에 제1 전극(210) 및 제2 전극(220)을 상호 절연시키는 역할을 할 수 있다. 또한, 제1 절연층(510)은 후술하는 제1 절연층(510) 상에 배치되는 복수의 발광 소자(ED)가 하부의 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 제1 절연층(510)은 무기 절연 물질을 포함할 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제1 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제1 뱅크(600)는 제2 뱅크(400)보다 더 큰 높이를 갖도록 형성되어 상기 영역들을 구분함으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 할 수 있다. 제1 뱅크(600)는 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)는 발광 영역(EMA)에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 서브 뱅크(410, 420) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 서브 뱅크(410, 420) 사이에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 위치하도록 제1 절연층(510) 상에 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 및 제2 전극(210, 220)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 상기 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 제1 전극(210) 및 제2 전극(220) 사이의 최단 간격보다 길 수 있다. 발광 소자(ED)들은 적어도 일 단부가 제1 전극(210) 및 제2 전극(220) 중 어느 하나 상에 배치되거나, 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다. 따라서, 제2 절연층(520)의 제1 방향(DR1)의 폭은 발광 소자(ED)의 연장 방향인 제1 방향(DR1)의 길이보다 작을 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 표시 장치(10)의 제조 공정에서 후술하는 발광 소자(ED)를 보호함과 동시에 발광 소자(ED)를 고정시키는 역할을 할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 발광 영역(EMA)에서 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 또한, 제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 개구부(OP1)에 의해 노출된 제1 전극(210)과 접촉할 수 있다. 상술한 바와 같이, 제1 접촉 전극(710)이 제1 개구부(OP1)가 노출하는 제1 전극(210) 및 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 각각 접촉함으로써, 제1 전극(210)에 인가된 전기 신호는 제1 접촉 전극(710)을 통해 발광 소자(ED)의 일 단부로 전달될 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 절연층(520이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 또한, 제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 개구부(OP2)에 의해 노출된 제2 전극(220)과 접촉할 수 있다. 상술한 바와 같이, 제2 접촉 전극(720)이 제2 개구부(OP2)가 노출하는 제2 전극(220) 및 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 각각 접촉함으로써, 제2 전극(220)에 인가된 전기 신호는 제2 접촉 전극(720)을 통해 발광 소자(ED)의 타 단부로 전달될 수 있다.
제1 접촉 전극(710) 및 제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 절연층(520)을 사이에 두고, 서로 이격되어 배치될 수 있다. 발광 영역(EMA)에서 제1 접촉 전극(710) 및 제2 접촉 전극(720) 중 적어도 하나는 일부 영역이 제2 절연층(520)의 측면 상에 배치될 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520)에 의해 서로 이격 배치되어, 상호 절연될 수 있다.
도 3에서는 제1 접촉 전극(710)과 제2 접촉 전극(720)이 실질적으로 동일한 층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 서로 다른 층에 배치될 수 있고, 이들 사이에는 다른 절연층이 더 배치될 수 있다.
제1 접촉 전극(710) 및 제2 접촉 전극(720) 각각은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710) 및 제2 접촉 전극(720) 각각은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 접촉 전극(710) 및 제2 접촉 전극(720) 각각은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행하여, 제1 전극(210) 및 제2 전극(220)의 외면에서 반사될 수 있다.
도면에는 도시하지 않았으나, 제2 절연층(520), 제1 접촉 전극(710), 및 제2 접촉 전극(720) 상에는 절연층이 더 배치될 수 있다. 상기 절연층은 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
도 5는 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 6은 일 실시예에 따른 발광 소자의 단면도이다.
발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)는 일 방향(X)으로 연장된 형상을 가지며, 상기 발광 소자(ED)의 연장 방향(또는 길이 방향, X)으로의 길이(h1)는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다. 이하, 발광 소자(ED)의 형상을 설명하는 도면에 있어서, 일 방향(X), 발광 소자(ED)의 연장 방향(X) 및 발광 소자(ED)의 길이 방향(X)의 용어는 상호 혼용되어 지칭될 수 있다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이(h1)가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이(h1)는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이(h1)가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이(h1)가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
도 5 및 도 6을 참조하면, 일 실시예에 따른 발광 소자(ED)는 발광 소자 코어(30) 및 반사막(39)을 포함할 수 있다. 발광 소자(ED)는 소자 절연막(38)을 더 포함할 수 있다.
발광 소자 코어(30)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 발광 소자 코어(30)는 로드 또는 원통형 형상일 수 있다. 다만, 이에 제한되지 않고 발광 소자 코어(30)는 정육면체, 직육면체, 육각기둥 등 다각기둥의 형상을 가지거나, 일 방향(X)으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다.
발광 소자 코어(30)는 제1 면(30US), 제2 면(30BS) 및 측면(30SS)을 포함할 수 있다. 발광 소자 코어(30)의 제1 면(30US)은 발광 소자 코어(30)의 일 방향(X) 일 측에 배치되는 면이고, 발광 소자 코어(30)의 제2 면(30BS)은 발광 소자 코어(30)의 일 방향(X) 타 측에 배치되는 면일 수 있다. 즉, 도 5 및 도 6에서, 발광 소자 코어(30)의 제1 면(30US)은 발광 소자 코어(30)의 상면이고, 발광 소자 코어(30)의 제2 면(30BS)은 발광 소자 코어(30)의 하면일 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자 코어(30)의 길이 방향인 일 방향(X)을 따라 순차 적층될 수 있다. 발광 소자 코어(30)는 도 5 및 도 6에 도시된 바와 같이, 일 방향(X)으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Se, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)이 발광하는 광은 발광 소자 코어(30)의 길이 방향인 일 방향(X)으로의 양 단부면 뿐만 아니라, 발광 소자 코어(30)의 측면(30SS)으로도 방출될 수 있다. 예를 들어, 소자 활성층(33)으로부터 생성된 광은 발광 소자 코어(30)의 제1 면(30US), 제2 면(30BS) 및 측면(30SS)을 통해 발광 소자 코어(30)의 외부로 방출될 수 있다. 발광 소자 코어(30), 구체적으로 소자 활성층(33)으로부터 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자 코어(30)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 제2 반도체층(32)은 소자 전극층(37)과 소자 활성층(33) 사이에 배치될 수 있다. 예를 들어, 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)은 일 방향(X)을 따라 순차 적층될 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 전극이 각각 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자 코어(30)의 측면(30SS)은 제1 반도체층(31)의 측면(31SS), 소자 활성층(33)의 측면(33SS) 및 제2 반도체층(32)의 측면(32SS)을 포함할 수 있다. 발광 소자 코어(30)의 측면(30SS)은 소자 전극층(37)의 측면(37SS)을 더 포함할 수 있다. 발광 소자 코어(30)의 측면(30SS)을 구성하는 제1 반도체층(31)의 측면(31SS), 소자 활성층(33)의 측면(33SS) 및 제2 반도체층(32)의 측면(32SS)은 서로 나란하게 정렬될 수 있다. 도 6에서는 소자 전극층(37)의 측면(37SS)도 제2 반도체층(32)의 측면(32SS)과 나란하게 정렬된 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 소자 전극층(37)의 측면(37SS)은 제2 반도체층(32)의 측면(32SS)보다 외측으로 돌출될 수도 있다.
소자 절연막(38)은 발광 소자 코어(30)의 측면(30SS)을 감싸도록 배치될 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 측면(33SS)을 둘러싸도록 배치되고, 발광 소자 코어(30)가 연장된 일 방향(X)으로 연장될 수 있다. 소자 절연막(38)은 제1 반도체층(31), 제2 반도체층(32) 및 소자 활성층(33)을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질을 포함함으로써, 발광 소자(ED)에 전기 신호를 전달하는 전극과 소자 활성층(33)이 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 나아가, 소자 절연막(38)은 반사막(39)과 발광 소자 코어(30)의 제1 반도체층(31), 제2 반도체층(32) 및 소자 활성층(33) 사이에 배치되어 반사막(39)이 제1 반도체층(31), 제2 반도체층(32) 및 소자 활성층(33)에 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 각 측면(31SS, 32SS)을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 6에서는 소자 절연막(38)이 발광 소자 코어(30)의 측면(30SS) 상에서 일 방향(X)으로 연장되어 제1 반도체층(31)의 측면(31SS), 소자 활성층(33)의 측면(33SS), 제2 반도체층(32)의 측면(32SS) 및 소자 전극층(37)의 측면(37SS)을 완전히 커버하도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 소자 절연막(38)은 소자 활성층(33)을 포함하여 일부의 반도체층의 측면만을 커버하거나, 소자 전극층(37)의 측면(37SS)의 일부 영역을 커버하되, 소자 전극층(37)의 측면(37SS)의 다른 일부 영역은 노출할 수도 있다. 다만, 이 경우에도 소자 절연막(38)은 적어도 발광 소자 코어(30)와 반사막(39) 사이에 개재될 수 있다. 도 6에서는 소자 절연막(38)이 단일층으로 형성된 것을 예시하고 있으나, 이에 제한되지 않는다. 예를 들어, 소자 절연막(38)은 절연 물질을 포함하는 복수의 절연막이 적층된 구조를 가질 수도 있다.
소자 절연막(38) 내주면(또는 내측면) 및 외주면(또는 외측면)을 포함할 수 있다. 소자 절연막(38)의 내주면(또는 내측면)은 발광 소자 코어(30)가 배치되는 일 측을 향하는 측면으로서, 발광 소자 코어(30)의 측면(30SS)과 대향하는 면일 수 있다. 또한, 소자 절연막(38)의 외주면(또는 외측면)은 발광 소자 코어(30)가 배치되는 일 측의 반대 측을 향하는 측면으로서, 소자 절연막(38)의 내주면(또는 내측면)과 대향하는 면일 수 있다.
반사막(39)은 발광 소자 코어(30)의 측면(30SS) 상에 배치될 수 있다. 반사막(39)은 발광 소자 코어(30)의 측면(30SS)을 부분적으로 둘러싸도록 배치될 수 있다. 반사막(39)은 발광 소자 코어(30)의 측면(30SS)을 둘러싸되, 발광 소자 코어(30)의 측면(30SS)의 적어도 일부 영역은 노출하도록 배치될 수 있다. 반사막(39)은 발광 소자 코어(30)의 양 단부 중 적어도 일 단부의 측면 상에는 배치되지 않을 수 있다. 예를 들어, 반사막(39)은 발광 소자 코어(30)의 양 단부 중 소자 활성층(33)을 사이에 두고 제2 반도체층(32)이 배치된 측의 단부인 제1 단부의 측면 상에는 배치되고, 발광 소자 코어(30)의 양 단부 중 소자 활성층(33)을 사이에 두고 제1 반도체층(31)이 배치된 측의 단부인 제2 단부의 측면 상에는 배치되지 않을 수 있다.
반사막(39)은 적어도 소자 활성층(33)의 측면(33SS) 상에 배치되어, 상기 소자 활성층(33)의 측면(33SS)을 둘러싸도록 배치될 수 있다. 반사막(39)은 소자 활성층(33)의 측면(33SS) 상에서 소자 활성층(33)의 측면(33SS)을 완전히 커버하도록 배치될 수 있다. 반사막(39)은 상기 소자 활성층(33)의 측면(33SS) 상에서 일 방향(X)으로 연장되어 제1 반도체층(31)의 측면(31SS)의 일부 및 제2 반도체층(32)의 측면(32SS) 상에도 배치될 수 있다.
반사막(39)은 소자 절연막(38)의 외측면 상에 배치될 수 있다. 반사막(39)은 적어도 소자 활성층(33)의 측면(33SS)을 둘러싸는 소자 절연막(38)의 외측면을 둘러싸도록 배치될 수 있다. 반사막(39)은 소자 활성층(33)의 측면(33SS)을 둘러싸는 소자 절연막(38)의 외측면 상에서 일 방향(X)으로 연장될 수 있다.
반사막(39)은 소자 활성층(33)에서 생성되어 발광 소자 코어(30)의 측면(30SS)을 통해 방출되는 광을 반사시킬 수 있다. 반사막(39)이 소자 절연막(38)의 외측면 상에 배치됨으로써, 반사막(39)은 소자 활성층(33)에서 생성된 광 중 발광 소자 코어(30)의 측면(30SS)을 통해 방출되어 소자 절연막(38)을 외측면을 향하는 광의 진행 방향을 바꾸는 역할을 할 수 있다. 예를 들어, 발광 소자 코어(30)의 측면(30SS)의 일부 영역 상에 반사막(39)을 배치함으로써, 소자 활성층(33)으로부터 생성된 광 중 발광 소자(ED)의 측면을 통해 방출되는 출광량을 감소시키고 발광 소자(ED)의 양 단부면을 통해 방출되는 출광량을 증가시킬 수 있다. 소자 활성층(33)으로부터 방출된 광의 진행 방향에 대한 상세한 설명은 다른 도면을 참조하여 설명하기로 한다.
반사막(39)은 반사 물질을 포함할 수 있다. 반사막(39)은 예를 들어, 알루미늄(Al), 니켈(Ni), 은(Ag), 란타늄(La) 등과 같이 반사율이 높은 금속 물질을 포함하는 재질로 형성되거나, 황산바륨(Barium sulfate, BaSOx)와 같이 반사율이 높은 물질을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자(ED)로부터 양 단부면을 통해 방출되는 출광량의 증가를 극대화하기 위해서는 소자 활성층(33)과 반사막(39) 사이의 적절한 배치 관계가 설정되는 것이 바람직하다. 이하, 발광 소자(ED)로부터 양 단부면을 통해 방출되는 출광량의 증가를 극대화하기 위한 발광 소자 코어(30)의 각 부재와 반사막(39) 사이의 상대적인 위치 관계 및 일 방향(X)으로의 두께 또는 길이 관계에 대하여 구체적으로 설명한다.
발광 소자 코어(30)의 소자 활성층(33)으로부터 생성된 광은 소자 활성층(33)의 상면(33US), 하면(33BS) 및 측면(33SS)을 통해 발광 소자 코어(30)의 외부로 방출될 수 있다. 따라서, 반사막(39)을 소자 활성층(33)의 측면(33SS)을 완전히 둘러싸도록 배치함에 따라, 소자 활성층(33)으로부터 생성된 광 중 발광 소자 코어(30)의 측면(30SS)으로 방출되는 광을 발광 소자 코어(30)의 양 단부면을 통해 방출하도록 유도할 수 있다.
반사막(39)의 일 방향(X)으로의 길이(h2)는 발광 소자 코어(30)의 일 방향(X)으로의 길이(h1)보다 작을 수 있다. 상기 반사막(39)의 일 방향(X)으로의 길이(h2)가 발광 소자 코어(30)의 일 방향(X)으로의 길이(h1)보다 작게 형성됨에 따라, 후술하는 바와 같이 발광 소자(ED)에 전기 신호를 인가하는 전극들이 발광 소자(ED)의 양 단부와 각각 접촉함에도 불구하고 상기 전극들이 서로 단락되는 것을 방지할 수 있다.
반사막(39)의 일 방향(X)으로의 길이(h2)는 소자 활성층(33)의 일 방향(X)으로의 두께(h3)보다 클 수 있다. 반사막(39)의 일 방향(X)으로의 길이(h2)가 소자 활성층(33)의 일 방향(X)으로의 두께(h3)보다 크게 형성됨에 따라, 소자 활성층(33)의 측면을 통해 발광 소자 코어(30)의 측면(30SS)으로 진행하는 광을 반사하는 반사 효율이 증가할 수 있다. 구체적으로, 소자 활성층(33)이 발광 소자 코어(30) 내에서 광을 생성하기 때문에 발광 소자 코어(30)의 측면(30SS) 중 상기 소자 활성층(33)의 측면(33SS)을 통해 방출되는 광의 비율이 다른 영역에 비하여 클 수 있다. 따라서, 발광 소자 코어(30)의 측면(30SS)을 통해 방출되는 광의 비율이 큰 소자 활성층(33)의 측면(33SS)을 반사막(39)이 완전히 둘러싸도록 배치함으로써, 소자 활성층(33)의 측면을 통해 발광 소자 코어(30)의 측면(30SS)으로 진행하는 광을 반사하여 발광 소자 코어(30)의 양 단부면을 통해 방출되는 광의 출광량을 증가시킬 수 있다.
한편, 소자 활성층(33)은 발광 소자 코어(30)의 연장 방향인 일 방향(X)으로의 중앙부로부터 일 방향(X) 일측에 치우쳐서(Shift) 위치할 수 있다. 제1 반도체층(31)은 발광 소자(ED) 중 대부분의 영역을 차지하도록 형성될 수 있다.
구체적으로, 제1 반도체층(31)의 일 방향(X)으로의 길이는 제2 반도체층(32)의 일 방향(X)으로의 길이 및 소자 전극층(37)의 일 방향(X)으로의 길이보다 클 수 있다. 나아가, 제1 반도체층(31)의 일 방향(X)으로의 길이는 제2 반도체층(32)의 일 방향(X)으로의 길이 및 소자 전극층(37)의 일 방향(X)으로의 길이의 합보다 클 수 있다.
제1 반도체층(31)과 제2 반도체층(32) 사이에 배치되는 소자 활성층(33)은 발광 소자(ED)의 연장 방향인 일 방향(X)으로의 중앙부로부터 일 방향(X) 일측(예컨대, 제2 반도체층(32)이 배치된 측)에 치우쳐(Shift) 위치할 수 있다. 즉, 발광 소자 코어(30)의 제1 면(30US)과 소자 활성층(33)의 상면(33US) 사이의 거리(d2)는 발광 소자 코어(30)의 제2 면(30BS)과 소자 활성층(33)의 하면(33US) 사이의 거리(d1)보다 작을 수 있다. 소자 활성층(33)이 발광 소자(ED)의 길이 방향의 일측에 치우쳐져 위치함으로써, 소자 활성층(33)으로부터 양 단부를 통해 방출되는 광의 강도(Intensity)는 소자 활성층(33)이 치우쳐져 배치되는 발광 소자 코어(30)의 제1 단부 측이 제2 단부 측보다 클 수 있다. 즉, 광을 생성하는 소자 활성층(33)이 일측으로 치우쳐져 위치함으로써, 발광 소자 코어(30)로부터 방출되는 광의 강도(Intensity)는 평면상 비대칭할 수 있다.
따라서, 발광 소자 코어(30)로부터 방출되는 광의 강도가 큰 소자 활성층(33)이 치우쳐져 배치되는 발광 소자 코어(30)의 제1 단부 측에 반사막(39)을 형성함으로써, 발광 소자(ED)로부터 양 단부면을 통해 방출되는 출광량의 증가가 극대화될 수 있다.
도 7은 일 실시예에 따른 발광 소자로부터 방출되는 광의 진행 방향을 나타내는 단면도이다.
도 6 및 도 7을 참조하면, 소자 활성층(33)으로부터 생성된 광 중 일부의 광(L1)은 소자 전극층(37)이 위치하는 발광 소자 코어(30)의 제1 면(30US)을 통해 발광 소자(ED)의 외부로 방출될 수 있다. 또한, 소자 활성층(33)으로부터 생성된 광 중 다른 일부의 광(L2)은 제1 반도체층(31)이 위치하는 발광 소자 코어(30)의 제2 면(30BS)을 통해 발광 소자(ED)의 외부로 방출될 수 있다. 또한, 소자 활성층(33)으로부터 생성되어 발광 소자 코어(30)의 측면(30SS)을 통해 방출되는 광 중 반사막(39)에 의해 둘러싸인 소자 절연막(38)의 제1 영역(38B)으로 진행하는 광(L3)은 소자 절연막(38)을 투과하여 반사막(39)의 내측면에서 반사되어 발광 소자 코어(30)의 내측으로 진행할 수 있다. 반사막(39)의 내측면에서 반사된 광(L3)중 일부의 광(L3a)은 발광 소자 코어(30)의 제1 면(30US)을 통해 발광 소자(ED)의 외부로 방출되고, 반사막(39)의 내측면에서 반사된 광(L3)중 다른 일부의 광(L3b)은 반사막(39)에 의해 노출된 소자 절연막(38)의 제2 영역(38A)을 통해 발광 소자(ED)의 외부로 방출될 수 있다. 소자 활성층(33)으로부터 생성되어 발광 소자 코어(30)의 측면(30SS)을 통해 방출되는 광 중 소자 절연막(38)의 제2 영역(38A)으로 진행하는 광(L4)은 소자 절연막(38)의 제2 영역(38A)을 통해 발광 소자(ED)의 외부로 방출될 수 있다.
본 실시예에 따른 발광 소자(ED)에 의하면, 발광 소자 코어(30)로부터 방출되는 광의 강도가 크고, 광을 생성하는 소자 활성층(33)의 측면(33SS)을 둘러싸도록 반사막(39)을 형성함으로써, 발광 소자(ED)로부터 양 단부면을 통해 방출되는 출광량의 증가가 극대화될 수 있다.
도 8 내지 도 19는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
이하, 발광 소자(ED)의 제조 공정을 설명하는 실시예의 도면에는 제4 방향(DR4) 및 제5 방향(DR5)이 정의되어 있다. 제4 방향(DR4)과 제5 방향(DR5)은 서로 수직한 방향일 수 있다. 제5 방향(DR5)은 베이스 기판(1100) 상에 형성되는 발광 소자(ED)의 연장 방향인 일 방향(X)과 평행한 방향일 수 있다. 발광 소자(ED)의 제조 공정을 설명하는 실시예에서 다른 별도의 언급이 없는 한, “상부”는 제5 방향(DR5) 일측으로 베이스 기판(1100)의 일면(또는 상면)으로부터 발광 소자(ED)의 복수의 반도체층들이 적층되는 방향을 나타내고, “상면”은 제5 방향(DR5) 일측을 향하는 표면을 나타낸다. 또한, “하부”는 제5 방향(DR5) 타측을 나타내고, “하면”은 제5 방향(DR5) 타측을 향하는 표면을 지칭한다.
먼저, 도 8을 참조하면, 하부 기판(1000)을 준비한다.
구체적으로, 하부 기판(1000)은 베이스 기판(1100) 및 베이스 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다.
베이스 기판(1100)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다. 예시적인 실시예에서, 베이스 기판(1100)은 사파이어 기판(AlxOy)일 수 있다.
버퍼 물질층(1200)은 베이스 기판(1100)의 일면(또는 상면) 상에 배치될 수 있다. 버퍼 물질층(1200)은 베이스 기판(1100)과 후술하는 제1 반도체 물질층(3100, 도 9 참조)의 격자 상수 차이를 줄이는 역할을 할 수 있다. 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 후술하는 제1 반도체 물질층(3100)과 동일한 물질을 포함하되, 제1 도전형 도펀트 또는 제2 도전형 도펀트, 예컨대 n형 또는 p형으로 도핑되지 않은 물질을 포함할 수 있다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 버퍼 물질층(1200)은 복수의 층을 형성할 수도 있다.
버퍼 물질층(1200)은 베이스 기판(1100)의 종류에 따라 생략될 수도 있다.
이어, 도 9를 참조하면, 하부 기판(1000) 상에 제1 적층 구조물(3000)을 형성한다.
구체적으로, 베이스 기판(1100) 상에 버퍼 물질층(1200)이 형성된 예시적인 실시예에서, 제1 반도체 물질층(3100), 소자 활성 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)이 순차 적층된 제1 적층 구조물(3000)을 버퍼 물질층(1200) 상에 형성한다. 제1 적층 구조물(3000)에 포함되는 복수의 물질층들은 통상적인 공정을 수행하여 형성될 수 있다.
제1 적층 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자 코어(30)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 적층 구조물(3000)의 제1 반도체 물질층(3100), 소자 활성 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)은 각각 발광 소자 코어(30)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 전극층(37)에 대응되며, 각 층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
이어, 도 9 및 도 10을 참조하면, 제1 적층 구조물(3000)을 식각하여 하부 기판(1000) 상에서 서로 이격된 복수의 발광 소자 코어(30)를 형성한다.
구체적으로, 제1 적층 구조물(3000)을 베이스 기판(1100)의 일면에 수직한 방향(즉, 제5 방향(DR5))으로 식각하여 서로 이격된 복수의 발광 소자 코어(30)를 형성한다.
발광 소자 코어(30)를 형성하기 위한 제1 적층 구조물(3000)의 식각 공정은 통상적인 방법에 의해 수행될 수 있다. 예시적인 실시예에서, 발광 소자 코어(30)는 제1 적층 구조물(3000) 상에 식각 마스크층을 형성하고, 제1 적층 구조물(3000)을 상기 식각 마스크층을 따라 베이스 기판(1100)의 일면에 수직한 방향, 예컨대 제5 방향(DR5)으로 식각하여 형성될 수 있다.
예를 들어, 제1 적층 구조물(3000)을 식각하여 발광 소자 코어(30)를 형성하는 식각 공정은 건식 식각법, 습식 식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등으로 진행될 수 있다. 예시적인 실시예에서, 발광 소자 코어(30)의 측면이 베이스 기판(1100)의 일면에 수직하도록 발광 소자 코어(30)를 형성하는 식각 공정은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 구체적으로, 이방성 식각인 건식 식각법에 의해 제5 방향(DR5)으로 제1 적층 구조물(3000)을 식각을 한 후, 등방성 식각인 습식 식각법을 통해 제1 적층 구조물(3000)을 식각한 구조물의 측변(또는 측면)이 베이스 기판(1100)의 일면과 수직한 평면에 놓이도록 식각 공정이 수행되어 복수의 발광 소자 코어(30)를 형성할 수 있다. 상기 식각 공정을 통해 상술한 바와 같이 복수의 발광 소자 코어(30)에 포함된 제1 반도체층(31)의 측면, 소자 활성층(33)의 측면, 및 제2 반도체층(32)의 측면을 서로 나란하게 정렬될 수 있다.
복수의 발광 소자 코어(30)는 버퍼 물질층(1200) 상에서 서로 이격될 수 있다. 각 발광 소자 코어(30)는 버퍼 물질층(1200) 상에서 상부 방향(제5 방향(DR5))으로 순차적으로 적층된 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 전극층(37)을 포함할 수 있다.
이어, 도 11을 참조하면, 복수의 발광 소자 코어(30) 상에 절연 물질층(3800)을 형성한다.
구체적으로, 복수의 발광 소자 코어(30)의 외면에 절연 물질층(3800)을 형성한다. 절연 물질층(3800)은 베이스 기판(1100)의 전면 상에 형성되어, 발광 소자 코어(30)의 외면 뿐만 아니라, 상기 발광 소자 코어(30)에 의해 노출되는 버퍼 물질층(1200) 상면에도 형성될 수 있다. 상기 발광 소자 코어(30)의 외면은 발광 소자 코어(30)의 측면 및 상면을 포함할 수 있다. 절연 물질층(3800)은 발광 소자(ED)의 소자 절연막(38)에 대응되며, 상기 소자 절연막(38)이 포함하는 물질과 동일한 물질을 포함할 수 있다.
이어, 도 11 및 도 12를 참조하면, 절연 물질층(3800)을 부분적으로 제거하는 제1 식각 공정(1st etch)을 수행하여 소자 로드(ROD)를 형성한다.
구체적으로, 절연 물질층(3800)이 발광 소자 코어(30)의 상면은 노출하되 발광 소자 코어(30)의 측면은 둘러싸도록 절연 물질층(3800)의 일부를 부분적으로 제거하는 제1 식각 공정(1st etch)을 수행할 수 있다. 구체적으로, 본 공정에서 절연 물질층(3800)은 발광 소자 코어(30)의 소자 전극층(37)의 상면을 노출하도록 일부가 제거될 수 있다. 절연 물질층(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정으로 수행될 수 있다. 본 제1 식각 공정(1st etch)에서 발광 소자 코어(30)가 이격된 영역에서 노출하는 버퍼 물질층(1200) 상에 배치된 절연 물질층(3800)도 일부 제거될 수 있다. 제1 식각 공정(1st etch)을 통해 도 12에 도시된 소자 로드(ROD)를 형성할 수 있다. 상기 소자 로드(ROD)는 발광 소자 코어(30) 및 상기 발광 소자 코어(30)의 측면을 둘러싸는 소자 절연막(38)을 포함할 수 있다.
이어, 도 13을 참조하면, 하부 기판(1000) 상에서 소자 로드(ROD)의 외면을 감싸는 제1 바인더 물질층(4000)을 형성한다.
구체적으로, 제1 바인더 물질층(4000)은 복수의 소자 로드(ROD)를 감싸도록 형성될 수 있다. 제1 바인더 물질층(4000)은 복수의 소자 로드(ROD)의 상면까지 덮도록 배치될 수 있다. 즉, 제1 바인더 물질층(4000)은 복수의 소자 로드(ROD)가 제1 바인더 물질층(4000) 내에 배치되도록 형성될 수 있다.
제1 바인더 물질층(4000)의 상면은 실질적으로 평탄하게 형성되어, 하부 기판(1000)과 평행한 면을 이룰 수 있다. 제1 바인더 물질층(4000)의 하면은 하부 기판(1000)의 버퍼 물질층(1200)의 상면과 접촉하도록 형성될 수 있다. 나아가, 제1 바인더 물질층(4000)은 하부 기판(1000)의 측면을 완전히 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 제1 바인더 물질층(4000)은 버퍼 물질층(1200)의 상면에만 배치될 수도 있다.
제1 바인더 물질층(4000)은 하부 기판(1000) 상에 형성된 복수의 소자 로드(ROD)의 이격 공간을 완전히 충진하도록 형성될 수 있다. 제1 바인더 물질층(4000)은 복수의 소자 로드(ROD)의 이격 공간을 완전히 충진하도록 형성되어 이들을 고정하는 역할을 할 수 있다.
한편, 제1 바인더 물질층(4000)은 소자 로드(ROD) 상에 제1 바인더 물질층(4000)을 구성하는 재료를 도포 또는 분사하여 형성될 수 있다. 일 실시예에서, 제1 바인더 물질층(4000)은 하부 기판(1000) 상에서 잉크젯 프린팅법, 스핀 코팅법, 다이-슬롯 코팅법, 슬릿 코팅법 등을 통해 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 바인더 물질층(4000)은 절연성 물질을 포함하여 형성될 수 있다. 상기 절연성 물질은 무지 절연성 물질 또는 유기 절연성 물질을 포함할 수 있다. 무기 절연성 물질의 예로는, polymer 또는 nitride 계열의 무기물을 포함하는 무기 물질을 포함할 수 있다. 실리콘 질화물(SiNx), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또한, 상기 polymer는 PMMA(poly(methylmethacrylate)), PMGI(poly(methyl glutarimide)) 등과 같은 감광성 폴리머를 사용할 수 있으나, 이에 제한되지 않는다. 유기 절연성 물질의 예로는 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어, 도 14를 참조하면, 제1 바인더 물질층(4000) 및 제1 바인더 물질층(4000) 내에 배치되어 제1 바인더 물질층(4000)에 의해 고정되는 소자 로드(ROD)를 하부 기판(1000)에서 분리한다.
구체적으로, 제1 바인더 물질층(4000) 및 복수의 소자 로드(ROD)를 분리하는 공정은 특별히 제한되지 않는다. 예를 들어, 제1 바인더 물질층(4000) 및 복수의 소자 로드(ROD)를 하부 기판(1000)으로부터 분리하는 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다. 상기 분리 공정에 의하여 제1 바인더 물질층(4000)에 의해 상호 고정되는 복수의 소자 로드(ROD)는 제1 바인더 물질층(4000)과 함께 하부 기판(1000)으로부터 분리될 수 있다.
제1 바인더 물질층(4000)은 복수의 소자 로드(ROD)를 외면을 감싸도록 형성되어 복수의 소자 로드(ROD)를 보호함과 동시에, 상기 복수의 소자 로드(ROD)를 상호 고정시켜 하부 기판(1000)으로부터 복수의 소자 로드(ROD)를 함께 분리하는 역할을 할 수 있다. 상기 분리 공정을 통해 제1 바인더 물질층(4000)은 복수의 소자 로드(ROD)의 외면을 전면적으로 감싸는 제1 영역(4100) 및 하부 기판(1000)의 측면에 배치되는 제2 영역(4200)으로 분리될 수 있다.
상기 제1 바인더 물질층(4000)에 의해 복수의 소자 로드(ROD)를 개별로 분리하지 않고 제1 바인더 물질층(4000)을 이용하여 복수의 소자 로드(ROD)를 일체화하여 분리함으로써, 각 소자 로드(ROD)의 제1 반도체층(31)이 손상되는 것을 방지할 수 있다.
이어, 도 15 및 도 16을 참조하면, 바인더 물질층 제1 영역(4100)의 일부를 제거하는 제2 식각 공정(2nd etch)을 수행하여 소자 로드(ROD)의 일부 영역을 노출시킨다.
구체적으로, 도 15에 도시된 바와 같이, 소자 활성 물질층(3300)이 배치된 측의 바인더 물질층 제1 영역(4100)을 제거하는 제2 식각 공정(2nd etch)을 수행하여, 도 16에 도시된 바와 같이 소자 로드(ROD)의 일부를 노출하는 제2 바인더 물질층(4100')을 형성한다. 제2 식각 공정은 소자 전극층(37)이 위치하는 바인더 물질층 제1 영역(4100) 상에서 바인더 물질층 제1 영역(4100)을 발광 소자 코어(30)가 연장된 방향인, 제5 방향(DR5)으로 식각할 수 있다. 상기 제2 식각 공정(2nd etch)을 통해 형성된 제2 바인더 물질층(4100')은 발광 소자 코어(30)의 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)을 노출할 수 있다. 또한, 제2 바인더 물질층(4100')은 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)의 측면을 둘러싸는 소자 절연막(38)의 일부 영역도 노출될 수 있다. 상기 제2 식각 공정(2nd etch)을 통해 소자 절연막(38)은 상기 제2 바인더 물질층(4100')이 둘러싸는 영역과 제2 바인더 물질층(4100')이 노출하는 영역을 포함할 수 있다. 소자 절연막(38) 중 상기 제2 바인더 물질층(4100')이 둘러싸는 영역은 제1 반도체층(31)의 측면을 둘러싸는 영역이고, 소자 절연막(38) 중 상기 제2 바인더 물질층(4100')이 노출하는 영역은 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)의 측면을 둘러싸는 영역일 수 있다. 소자 절연막(38) 중 상기 제2 바인더 물질층(4100')이 노출하는 영역은 제1 반도체층(31)의 측면을 둘러싸는 영역도 일부 포함할 수 있다. 따라서, 제2 바인더 물질층(4100')의 제5 방향(DR5)으로의 두께는 상기 발광 소자 코어(30)의 제5 방향(DR5)의 길이보다 작을 수 있다.
이어, 도 17을 참조하면, 제2 바인더 물질층(4100') 및 소자 로드(ROD) 상에 반사 물질층(3900)을 형성한다.
구체적으로, 제2 바인더 물질층(4100') 및 제2 바인더 물질층(4100')이 노출하는 소자 로드(ROD)의 외면에 반사 물질층(3900)을 형성한다. 반사 물질층(3900)은 제2 바인더 물질층(4100')의 전면 상에 형성되어, 소자 로드(ROD)의 외면 뿐만 아니라, 상기 소자 로드(ROD)를 둘러싸는 제2 바인더 물질층(4100')의 상면(4100'US)에도 형성될 수 있다.
제2 바인더 물질층(4100')이 노출하는 소자 로드(ROD)의 외면은 제2 바인더 물질층(4100')에 의해 노출된 소자 로드(ROD)의 측면의 일부 영역 및 소자 로드(ROD)의 상면을 포함할 수 있다. 구체적으로, 반사 물질층(3900)은 제2 바인더 물질층(4100')에 의해 노출된 소자 로드(ROD)의 절연막(38)의 외측면을 포함하여, 발광 소자 코어(30)의 상면을 완전히 커버하도록 형성될 수 있다. 상기 반사 물질층(3900)은 발광 소자 코어(30)의 소자 활성층(33), 제2 반도체층(22) 및 소자 전극층(37)의 측면을 둘러싸는 절연막(38)의 일부 영역을 완전히 커버하도록 형성될 수 있다. 반사 물질층(3900)은 발광 소자(ED)의 반사막(39)에 대응되며, 상기 소자 반사막(39)이 포함하는 물질과 동일한 물질을 포함할 수 있다. 즉, 반사 물질층(3900)은 소자 전극층(37)의 상면, 소자 전극층(37)의 측면, 제2 반도체층(32)의 측면, 소자 활성층(33)의 측면을 완전히 커버하도록 형성될 수 있다.
이어, 도 17 및 도 18을 참조하면, 반사 물질층(3900)의 일부를 제거하는 제3 식각 공정(3rd etch)을 수행하여 반사막(39)을 형성한다.
구체적으로, 제3 식각 공정(3rd etch)은 반사 물질층(3900) 상에서 반사 물질층(3900)을 제5 방향(DR5)으로 식각할 수 있다. 제3 식각 공정(3rd etch)은 제2 바인더 물질층(4100')의 전면에 걸쳐 수행될 수 있다. 이에 따라, 상기 제3 식각 공정(3rd etch)을 통해 발광 소자 코어(30)의 상면 및 절연막(38)의 상부면 상에 형성된 반사 물질층(3900)이 제거될 수 있다. 또한, 상기 제3 식각 공정(3rd etch)을 통해 제2 바인더 물질층(4100')의 상면(4100'US)에서 소자 로드(ROD) 사이의 이격된 영역에 형성된 반사 물질층(3900)도 제거될 수 있다. 제3 식각 공정(3rd etch)을 통해 반사 물질층(3900)의 일부가 제거되어 소자 절연막(38)의 외측면을 둘러싸는 반사막(39)이 형성될 수 있다. 상기 반사막(39)의 하부면은 제2 바인더 물질층(4100')의 상면(4100'US)과 맞닿아 접할 수 있다. 반사막(39)의 제5 방향(DR5)으로의 길이는 제2 바인더 물질층(4100')이 노출하는 발광 소자 코어(30)의 길이와 동일할 수 있다.
이어, 도 19를 참조하면, 제2 바인더 물질층(4100')을 제거하여 복수의 발광 소자(ED)를 형성한다. 제2 바인더 물질층(4100')을 제거하는 공정은 제2 바인더 물질층(4100')을 식각하는 단계를 포함할 수 있다.
도 20은 도 3의 A 영역의 일 예를 나타낸 확대 단면도이다.
도 20을 참조하면, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)(또는 비아층(165))의 일면과 평행하도록 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 따라서, 발광 소자(ED)의 발광 소자 코어(30)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)의 적층 방향은 기판(SUB)의 상면과 평행할 수 있다.
구체적으로, 발광 소자(ED)는 단면 상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
발광 소자(ED)의 제2 반도체층(32)이 배치된 제1 단부가 제1 전극(210) 상에 배치되고, 제1 반도체층(31)이 배치된 제2 단부가 제2 전극(220) 상에 배치되도록 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 따라서, 반사막(39)은 제1 전극(210) 상에 배치되되, 제2 전극(220) 상에는 배치되지 않을 수 있다. 발광 소자(ED)는 제1 단부가 제1 전극(210) 측에 배치되고, 제2 단부가 제2 전극(220)에 배치됨으로써, 발광 소자(ED)의 제1 단부면은 제1 서브 뱅크(410)의 측면과 대향하고, 발광 소자(ED)의 제2 단부면은 제2 서브 뱅크(420)의 측면과 대향할 수 있다. 따라서, 발광 소자(ED)의 제1 단부면은 제1 서브 뱅크(410)의 측면 상에 배치된 제1 전극(210)과 대향하고, 발광 소자(ED)의 제2 단부면은 제2 서브 뱅크(420)의 측면 상에 배치된 제2 전극(22)과 대향할 수 있다. 한편, 발광 소자(ED)의 측면은 대체로 제1 전극(210)과 제2 전극(220) 사이의 영역 상에 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에서 발광 소자(ED)의 양 단부를 노출하도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 예를 들어, 제2 절연층(520)은 반사막(39)의 외측면 및 반사막(39)에 의해 노출된 소자 절연막(38)의 외측면을 둘러싸도록 배치될 수 있다.
반사막(39)은 제2 절연층(520)에 의해 노출되는 발광 소자(ED)이 양 단부 중 적어도 일 단부에는 배치되지 않을 수 있다. 반사막(39)이 제2 절연층(520)에 의해 노출되는 발광 소자(ED)이 양 단부 중 적어도 일 단부에는 배치되지 않음으로써, 제1 접촉 전극(710)이 제2 절연층(520)에 의해 노출되는 발광 소자(ED)의 제1 단부와 접촉하고, 제2 접촉 전극(720)이 제2 절연층(520)에 의해 노출되는 발광 소자(ED)의 제2 단부와 접촉함에도 불구하고 상기 제1 접촉 전극(710)과 제2 접촉 전극(720)이 단락되는 것을 방지할 수 있다.
제2 절연층(520)은 반사막(39)의 적어도 일 단부를 덮도록 배치될 수 있다. 제2 절연층(520)이 제1 반도체층(31)을 향하는 반사막(39)의 일 단부를 덮도록 배치됨에 따라, 제2 절연층(520)에 의해 노출된 발광 소자(ED)의 양 단부 중 제1 단부에는 반사막(39)이 배치되되, 제2 단부에는 반사막(39)이 배치되지 않을 수 있다. 즉, 발광 소자(ED)의 제1 단부의 외측면은 반사막(39)이고, 발광 소자(ED)의 제2 단부의 외측면은 소자 절연막(38)일 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 제1 단부 상에 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 제1 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 소자 전극층(37)과 반사막(39)의 외측면과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 제2 단부 상에 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 제2 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제1 반도체층(31)과 소자 절연막(38)의 외측면과 접촉할 수 있다. 제2 접촉 전극(720)은 반사막(39)과 접촉하지 않을 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 또한, 제1 접촉 전극(710)은 반사막(39)과 접촉하되, 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 제1 접촉 전극(710)과 이격되어 제1 접촉 전극(710)과 제2 접촉 전극(720)은 상호 절연될 수 있다.
도 21은 도 20의 표시 장치의 발광 소자에서 생성된 광의 진행 방향을 나타내는 확대 단면도이다.
도 21을 참조하면, 상술한 바와 같이 소자 활성층(33)에서 생성된 광은 방향성 없이 무작위 방향으로 진행할 수 있다. 예를 들어, 소자 활성층(33)에서 생성된 광 중 일부의 광(LL1)은 발광 소자 코어(30)의 제1 단부면인 제1 면(30US)을 통해 방출될 수 있다. 발광 소자 코어(30)의 제1 면(30US)을 통해 방출된 광(LL1)은 제1 서브 뱅크(410)의 측면 상에 배치된 제1 전극(210)의 상면에서 반사되어 표시 장치(10)의 표시 방향으로 진행할 수 있다. 또한, 소자 활성층(33)에서 생성된 광 중 다른 일부의 광(LL2)은 발광 소자 코어(30)의 제2 단부면인 제2 면(30BS)을 통해 방출될 수 있다. 발광 소자 코어(30)의 제2 면(30BS)을 통해 방출된 광(LL2)은 제2 서브 뱅크(420)의 측면 상에 배치된 제2 전극(220)의 상면에서 반사되어 표시 장치(10)의 표시 방향으로 진행할 수 있다. 발광 소자 코어(30)의 측면을 통해 방출된 광 중 일부의 광(LL3, LL4)은 소자 절연막(38)을 투과하여 반사막(39)의 내측면으로 진행할 수 있다. 상기 반사막(39)의 내측면으로 진행한 광(LL3, LL4) 중 상부로 진행하는 광(LL3)과 하부로 진행하는 광(LL4)은 반사막(39)의 내측면에서 반사되어 발광 소자 코어(30)의 내측으로 진행하고, 발광 소자 코어(30)의 제1 면(30US)을 통해 방출될 수 있다. 또한, 발광 소자 코어(30)의 측면을 통해 방출된 광 중 일부의 광(LL5)은 반사막(39)이 형성되지 않은 소자 절연막(38)을 투과하여 방출될 수 있다.
본 실시예에 따른 발광 소자(ED)를 포함하는 표시 장치(10)에 의하면, 발광 소자(ED)가 발광 소자 코어(30) 및 상기 발광 소자 코어(30)의 측면을 둘러싸는 반사막(39)을 포함함으로써, 발광 소자 코어(30)의 소자 활성층(33)에서 생성된 광이 기판(SUB) 상에서 발광 소자 코어(30)의 양 단부면을 통해 방출되도록 유도할 수 있다. 따라서, 발광 소자(ED)에서 방출된 광이 반사 물질을 포함하는 제1 전극(210) 및 제2 전극(220) 측으로 진행하도록 유도되어, 표시 장치(10)의 출광 효율이 향상될 수 있다.
도 22는 도 3의 A 영역의 다른 예를 나타낸 확대 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치(10)는 제3 절연층(530)을 더 포함하는 점이 도 20의 실시예와 차이점이다.
구체적으로, 제3 절연층(530)은 제1 접촉 전극(710) 및 제2 절연층(520) 상에 배치될 수 있다. 상기 제3 절연층(530)의 제1 접촉 전극(710) 상에 배치되어, 제1 접촉 전극(710)을 덮을 수 있다. 제3 절연층(530)은 제2 절연층(520) 상에 배치되되, 발광 소자(ED)의 제2 단부는 노출할 수 있다. 제3 절연층(530)의 일 측면은 제2 절연층(520)의 일 측면과 상호 나란하게 정렬될 수 있다
제2 접촉 전극(720_1)은 제3 절연층(530) 상에 배치될 수 있다. 제2 접촉 전극(720_1)과 제1 접촉 전극(710)은 제3 절연층(530)에 의해 상호 절연될 수 있다. 즉, 제3 절연층(530)은 제1 접촉 전극(710)과 제2 접촉 전극(720_1) 사이에 개재되어 이들을 상호 절연시키는 역할을 할 수 있다.
도 23은 도 3의 A 영역의 또 다른 예를 나타낸 확대 단면도이다. 도 24는 도 23의 B 영역의 확대도이다.
도 23 및 도 24를 참조하면, 본 실시예에 따른 표시 장치(10)는 제2 절연층(520_1)이 발광 소자(ED)의 반사막(39)과 제3 방향(DR3)으로 비중첩하는 점이 도 20의 실시예와 차이점이다.
구체적으로, 제2 절연층(520_1)은 발광 소자(ED)의 반사막(39)과 비중첩하도록 발광 소자(ED) 상에 형성될 수 있다. 따라서, 제2 절연층(520_1)은 반사막(39)에 의해 노출된 소자 절연막(38)의 외측면 상에는 배치되되, 반사막(39)의 외측면 상에는 배치되지 않을 수 있다. 따라서, 제2 절연층(520_1)과 반사막(39)이 이격된 영역에서 노출된 소자 절연막(38)은 제1 접촉 전극(710_1)과 접촉할 수 있다.
도 25는 다른 실시예에 따른 발광 소자의 단면도이다.
도 25를 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 반사막(39_1)이 소자 전극층(37)을 둘러싸는 소자 절연막(38) 상에 배치되지 않는 점이 도 6의 실시예와 차이점이다.
구체적으로, 상기 반사막(39_1)은 소자 전극층(37)의 측면 상에는 배치되지 않을 수 있다. 따라서, 반사막(39_1)은 발광 소자(ED_1)의 제1 단부 측에 배치된 소자 절연막(38)을 노출할 수 있다. 즉, 반사막(39_1)은 발광 소자 코어(30)의 양 단부 노출하도록 배치될 수 있다.
본 실시예에 따른 발광 소자(ED_1)는 발광 소자(ED)의 제조 공정에서 반사막(39_1)을 형성하기 위해 반사 물질층(3900, 도 17 참조)을 식각하는 공정에서 형성될 수 있다. 구체적으로, 상기 반사 물질층(3900)의 일부를 제거하여 반사막(39_1)을 형성하는 공정에서 상기 반사 물질층(3900)이 과식각되어 도 25에 도시된 바와 같이 제1 단부 측에 배치된 소자 절연막(38)을 노출하는 반사막(39_1)이 형성될 수 있다.
한편, 반사막(39_1)이 소자 절연막(38) 상에서 발광 소자 코어(30)의 양 단부를 노출함에도 불구하고, 반사막(39_1)은 소자 활성층(33)의 측면을 둘러싸도록 형성될 수 있다. 따라서, 반사막(39_1)은 소자 활성층(33)의 측면을 둘러싸도록 형성되므로, 상기 소자 활성층(33)에서 생성되어 소자 활성층(33)의 측면을 통해 방출된 광은 상기 반사막(39_1)에 의해 반사되어 발광 소자 코어(30)의 양 단부면을 통해 방출되도록 유도될 수 있다. 따라서, 발광 소자(ED)의 양 단부면을 통해 방출되는 광의 출광량이 증가할 수 있다.
도 26은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 26을 참조하면, 본 실시예에 따른 발광 소자(ED_2)는 반사막(39_2)의 상부면이 부분적으로 곡률지게 형성되는 점이 도 6의 실시예와 차이점이다.
구체적으로, 반사막(39_2)은 소자 전극층(37)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 반사막(39_2)은 상면 또는 상부 단면이 부분적으로 경사진 형상을 가질 수 있다. 이는 반사막(39_2)을 형성하는 공정에서 반사 물질층(3900, 도 17 참조)을 식각하는 공정에서 형성될 수 있다. 예를 들어, 상기 반사 물질층(3900)의 상부면 뿐만 아니라, 측면도 부분적으로 제거되어 도 26에 도시된 바와 같이 상부면이 부분적으로 곡률진 반사막(39_2)을 포함하는 발광 소자(ED_2)를 형성할 수 있다.
도 27은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 27을 참조하면, 본 실시예에 따른 발광 소자(ED_3)는 소자 절연막(38_3)이 소자 전극층(37)의 측면의 일부를 노출하고, 반사막(39_3)이 소자 절연막(38_3)이 노출하는 소자 전극층(37)의 측면과 접촉하는 점이 도 6의 실시예와 차이점이다.
구체적으로, 소자 절연막(38_3)이 소자 전극층(37)의 측면의 일부를 노출할 수 있다. 상기 소자 절연막(38_3)을 형성하는 공정에서 소자 절연막 물질층(3800, 도 11 참조)이 과식각되어, 소자 절연막(38_3)이 소자 전극층(37)의 측면의 일부를 노출할 수 있다. 따라서, 발광 소자 코어(30) 및 소자 절연막(38_3)의 외면에 형성되는 반사막(39_3)은 소자 절연막(38_3)이 노출하는 소자 전극층(37)의 측면과 접촉할 수 있다.
도 28은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 28을 참조하면, 본 실시예에 따른 발광 소자(ED_4)는 소자 절연막(38_4)이 소자 전극층(37)의 측면의 일부를 노출하고, 반사막(39_4)이 소자 절연막(38_4)이 노출하는 소자 전극층(37)의 측면 비중첩하는 점이 도 27의 실시예와 차이점이다.
구체적으로, 반사막(39_4)는 소자 전극층(37)의 측면 상에는 배치되지 않을 수 있다. 소자 전극층(37)의 측면 상에는 소자 절연막(38_4) 및 반사막(39_4)이 배치되지 않을 수 있다. 따라서, 소자 전극층(37)은 노출될 수 있다.
도 29는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 29를 참조하면, 본 실시예에 따른 발광 소자(ED_5)는 소자 전극층(37_5)의 상면에 소정의 표면 거칠기가 형성되는 점이 도 6의 실시예와 차이점이다.
이와 같이, 소자 전극층(37_5)의 상면에 형성된 소정의 표면 거칠기는 소자 절연막(38) 및 반사막(39)을 형성하기 위한 식각 공정에서 별도의 식각 마스크 없이 전면 식각으로 수행되어 소자 전극층(37_5)의 상면이 상기 식각 에첸트에 노출되어 형성될 수 있다.
도 30은 일 실시예에 따른 발광 소자 유닛의 단면도이다.
도 30을 참조하면, 일 실시예에 따른 발광 소자 유닛(LU)은 복수의 발광 소자(ED) 및 바인더(40)를 포함한다. 복수의 발광 소자(ED) 각각은 상술한 바와 같이 일 방향(X)으로 연장된 형상을 가지며, 바인더(40)는 복수의 발광 소자(ED)의 일부 영역을 감싸도록 형성되어 이들을 고정시킬 수 있다.
일 실시예에 따른 발광 소자 유닛(LU)에 포함된 복수의 발광 소자(ED)의 형상 및 구조는 상술한 발광 소자(ED)와 동일할 수 있다. 따라서, 이하에서는 복수의 발광 소자(ED)의 형상 및 구조에 대한 설명은 상술한 설명으로 대체하기로 한다.
복수의 발광 소자(ED)는 서로 이격되어 소정의 간격을 두고 배열될 수 있다. 복수의 발광 소자(ED)는 발광 소자(ED)의 길이 방향인 일 방향(X)과 수직한 방향으로 서로 이격될 수 있다. 복수이 발광 소자(ED)는 바인더(40)를 사이에 두고 서로 이격 대향할 수 있다. 인접 배치된 발광 소자(ED)의 측면은 서로 이격 대향할 수 있다. 이에 제한되는 것은 아니나, 복수의 발광 소자(ED)는 매트릭스 형상으로 배열될 수 있다.
복수의 발광 소자(ED)에 포함된 복수이 반도체층의 적층 방향으로 서로 동일할 수 있다. 예를 들어, 복수의 발광 소자(ED)는 각각 제1 반도체층(31)이 소자 활성층(33)을 기준으로 도면에서 하부에 배치하고, 제2 반도체층(32)이 소자 활성층(33)을 기준으로 도면에서 상부에 배치하도록 정렬될 수 있다.
바인더(40)는 복수의 발광 소자(ED)가 바인더(40) 내에 위치하도록 형성될 수 있다. 복수의 발광 소자(ED)는 바인더(40)를 일 방향(X)으로 관통할 수 있다.
바인더(40)는 복수의 발광 소자(ED)의 측면의 일부를 감싸도록 형성될 수 있다. 바인더(40)는 복수의 발광 소자(ED)의 양 단부를 노출하도록 형성될 수 있다. 즉, 복수의 발광 소자(ED)는 양 단부, 즉 발광 소자(ED)의 상단부 및 발광 소자(ED)의 하단부가 바인더(40)로부터 일 방향(X)으로 돌출하도록 바인더(40)를 일 방향(X)으로 관통할 수 있다.
바인더(40)는 소자 절연막(38)의 외측면의 일부 영역을 둘러싸도록 배치될 수 있다. 바인더(40)는 발광 소자 코어(30) 및 소자 절연막(38)과 일 방향(X)으로 비중첩하되, 반사막(39)과 일 방향(X)으로 중첩할 수 있다.
상술한 바와 같이, 소자 절연막(38)은 반사막(39)이 둘러싸는 제1 영역(39B) 및 반사막(39)이 노출하는 제2 영역(38A)을 포함할 수 있으며, 바인더(40)는 소자 절연막(38)의 제2 영역(38A)을 감싸도록 배치될 수 있다. 바인더(40)는 소자 절연막(38)의 제2 영역(38A)의 일부에 배치되어, 발광 소자(ED)의 일 단부를 노출할 수 있다. 바인더(40)는 소자 절연막(38)의 제1 영역(38B)과 일 방향(X)과 수직한 방향으로 비중첩할 수 있다. 따라서, 바인더(40)는 반사막(39)과 일 방향(X)으로 중첩하되, 일 방향(X)과 수직한 방향으로는 비중첩할 수 있다.
바인더(40)가 반사막(38)과 일 방향(X)의 수직한 방향으로 비중첩하도록 형성됨에 따라, 바인더(40)는 제1 반도체층(31)의 측면 상에는 배치되되, 제2 반도체층(32), 소자 활성층(33)의 각 측면 상에는 배치되지 않을 수 있다. 따라서, 바인더(40)는 제1 반도체층(31)의 측면의 일부 영역은 둘러싸되, 제2 반도체층(32), 소자 활성층(33)은 감싸지 않을 수 있다.
바인더(40)는 제1 면(40US) 및 제2 면(40BS)을 포함할 수 있다. 바인더(40)의 제1 면(40US)은 바인더(40)의 상면(40US)이고, 바인더(40)의 제2 면(40BS)은 바인더(40)의 하면(40BS)일 수 있다. 바인더(40)의 제1 면(40US)은 소자 활성층(33)을 향하고, 바인더(40)의 제2 면(40BS)은 제1 반도체층(31)을 향하는 면일 수 있다.
반사막(39)은 바인더(40) 상에서 바인더(40)가 노출하는 소자 절연막(38)의 외측면을 둘러싸도록 배치될 수 있다. 반사막(39)은 바인더(40)를 기준으로 발광 소자 코어(30)의 일 단부 측에는 배치되되, 타 단부 측에는 배치되지 않을 수 있다. 상기 반사막(39)이 배치되는 발광 소자 코어(30)의 일 단부는 소자 활성층(33) 및 제2 반도체층(32)이 배치되는 측의 단부일 수 있다. 반사막(39)은 바인더(40)의 상면(40US) 상에 배치될 수 있다. 반사막(39)의 하부면은 바인더(40)의 상면(40US)과 접촉할 수 있다. 상기 반사막(39)과 바인더(40) 사이의 위치 및 접촉 관계는 발광 소자 유닛(LU)의 제조 공정을 통해 형성된 것일 수 있다.
본 실시예에 따른 발광 소자 유닛(LU)은 복수의 발광 소자(ED)를 바인더(40)로 고정함에 따라, 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 기판(SUB) 상에 배치하는 공정에서 복수의 발광 소자(ED)의 일 단부가 특정 방향을 향하도록 배향하는 전계 인가 공정 및 잉크젯 프린팅 공정을 생략할 수 있다. 또한, 바인더(40)의 형상 및 평면상 면적을 조절하여 발광 소자 유닛(LU) 내에 포함된 복수의 발광 소자(ED)의 개수를 조절할 수 있으므로, 표시 장치(10)의 각 화소(PX) 별 휘도 균일성이 개선될 수 있다. 따라서, 표시 장치(10)의 표시 품질이 향상될 수 있다.
도 31은 일 실시예에 따른 발광 소자 유닛의 제조 공정 중 일부를 나타낸 단면도이다. 도 31에 도시된 단면도는 도 18에 도시된 제조 공정 이후의 공정을 도시한 발광 소자 유닛(LU)의 제조 공정도일 수 있다.
도 18 및 도 31을 참조하면, 제2 바인더 물질층(4100')의 일부를 제거하는 제4 식각 공정(4th etch)을 수행하여 발광 소자 유닛(LU)을 형성한다.
구체적으로, 제4 식각 공정(4th etch)은 제2 바인더 물질층(4100')의 하면 상에서 제2 바인더 물질층(4100')을 제5 방향(DR5)으로 식각할 수 있다. 제4 식각 공정(4th etch)은 제2 바인더 물질층(4100')의 전면에 걸쳐 수행될 수 있다. 이에 따라, 상기 제4 식각 공정(4th etch)을 통해 발광 소자 코어(30)의 타 단부가 노출되어 도 30의 발광 소자 유닛(LU)이 형성될 수 있다.
도 32는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다. 도 33은 도 32의 III-III'선을 따라 자른 단면도이다. 도 34는 도 33의 C 영역을 확대한 일 예를 나타내는 확대 단면도이다.
도 32 내지 도 34를 참조하면, 본 실시예에 따른 일 화소(PX)는 제1 전극(210_1), 제2 전극(220_1) 및 소자 유닛(LU)을 포함할 수 있다. 한편, 도 32에는 일 화소(PX)에 2개의 소자 유닛(LU)이 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 소자 유닛(LU)과 일 화소(PX)의 상대적인 크기에 따라, 소자 유닛(LU)의 일 화소(PX) 내에 1개만 배치될 수도 있고, 3개 이상의 복수 개가 배치될 수도 있다.
제1 전극(210_1)은 패턴화되어 각 화소(PX) 마다 배치될 수 있다. 제1 전극(210_1)은 평면도상 제1 방향(DR1)으로 연장된 일 변과 제2 방향(DR2)으로 연장된 타 변을 포함하여 평면상 직사각형 형상을 가질 수 있다. 제1 전극(210_1)은 섬형의 패턴으로 배열될 수 있다. 제1 전극(210_1)은 면전극일 수 있다.
제1 전극(210_1)은 회로 소자층(CCL) 상에 배치될 수 있다. 구체적으로, 제1 전극(210_1)은 회로 소자층(CCL)의 비아층(165)에 직접 배치될 수 있다. 제1 전극(210_1)은 발광 소자 유닛(LU)의 하부에서 발광 소자 유닛(LU)을 완전히 커버할 수 있다.
제1 전극(210_1)은 비아층(165) 및 패시베이션층(164)을 관통하는 제1 전극 컨택홀(CTD)을 통해 하부에 배치된 제1 도전 패턴(CDP1)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210_1)은 제1 전극 컨택홀(CTD)에 의해 노출되는 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제1 전극(210_1)은 제1 도전 패턴(CDP1)을 통해 제1 전압 라인(VL1)을 통해 인가되는 제1 전원 전압을 전달받을 수 있다.
제2 전극(220_1)은 제1 전극(210_1)의 상부에 배치되되, 각 화소(PX)에 대응되어 배치될 수 있다. 예시적인 실시예에서, 제2 전극(220_1)은 패턴화되어 각 화소(PX)에 배치될 수 있다. 제2 전극(220_1)은 평면도상 제1 방향(DR1)으로 연장된 일 변과 제2 방향(DR2)으로 연장된 타 변을 포함하여 평면상 직사각형 형상을 가질 수 있다. 제2 전극(220_1)은 제1 전극(210_1)과 유사하게 표시 장치(10)의 전면에 있어서 섬형의 패턴으로 배치될 수 있다. 다만, 이에 제한되지 않고 제2 전극(220_1)은 둘 이상의 화소(PX)에 배치되어 표시 영역(DPA) 전면에 있어서 하나의 면을 형성할 수도 있다.
제2 전극(220_1)은 제1 전극(210_1)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 전극(220_1)의 적어도 일부 영역은 제1 전극(210_1)과 제3 방향(DR3)으로 중첩되어 배치될 수 있다. 제2 전극(220_1)과 제1 전극(210_!)은 서로 다른 폭 또는 면적을 가질 수 있다. 예시적인 실시예에서, 제2 전극(220_1)은 제1 전극(210_1)보다 큰 면적을 갖도록 형성될 수 있다
제2 전극(220_1)은 후술하는 제4 절연층(550), 비아층(165) 및 패시베이션층(164)을 관통하는 제2 전극 컨택홀(CTS)을 통해 하부에 배치된 제2 도전 패턴(CDP2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 전극(220_1)은 제2 전극 컨택홀(CTS)에 의해 노출되는 제2 도전 패턴(CDP2)과 접촉할 수 있다. 제2 전극(220_1)은 제2 도전 패턴(CDP2)을 통해 제2 전압 라인(VL2)을 통해 인가되는 제2 전원 전압을 전달받을 수 있다.
발광 소자 유닛(LU)은 제1 전극(210_1)과 제2 전극(220_1) 사이에 배치될 수 있다. 발광 소자 유닛(LS)은 제1 전극(210_1) 및 제2 전극(220_1)과 제3 방향(DR3)으로 중첩하도록 제1 전극(210_1)과 제2 전극(220_1) 사이에 배치될 수 있다. 발광 소자 유닛(LU)은 제1 전극(210_1) 상에 배치될 수 있다. 발광 소자 유닛(LU)은 발광 소자(ED)의 연장 방향이 기판(SUB)의 일면과 수직하도록 배치될 수 있다. 즉, 발광 소자 유닛(LU)은 발광 소자(ED)의 연장 방향이 제3 방향(DR3)이 되도록 제1 전극(210_1)과 제2 전극(220_1) 사이에 배치될 수 있다.
발광 소자 유닛(LU)에 포함된 복수의 발광 소자(ED)의 일 단부는 하부를 향하고, 타 단부는 상부를 향하도록 배치될 수 있다. 복수의 발광 소자(ED)의 일 단부는 제1 반도체층(31)이 배치되는 측의 단부이고, 타 단부는 제2 반도체층(32)이 배치되는 측의 단부일 수 있다. 즉, 복수의 발광 소자(ED)의 일 단부는 반사막(39)이 둘러싸지 않는 측의 단부이고, 타 단부는 반사막(39)이 둘러싸는 측의 단부일 수 있다. 복수의 발광 소자(ED)의 일 단부는 하단부로 지칭되고, 타 단부는 상단부로 지칭될 수도 있다.
복수의 발광 소자(ED)의 하단부는 제1 전극(210_1)의 상면과 접촉할 수 있다. 복수의 발광 소자(ED)의 하단부와 제1 전극(210_1)의 상면이 접촉함으로써, 복수의 발광 소자(ED)과 제1 전극(210_1)은 전기적으로 연결될 수 있다.
제4 절연층(550)은 제1 전극(210_1) 상에 배치된 발광 소자 유닛(LU)을 덮도록 제1 전극(210_1) 및 발광 소자 유닛(LU) 상에 배치될 수 있다. 복수의 발광 소자(ED)의 상단부가 노출되도록 회로 소자층(CCL)으로부터 발광 소자(ED)의 상면까지의 높이보다 낮게 형성될 수 있다. 제4 절연층(550)의 발광 소자(ED)의 하단부는 완전히 커버하되, 발광 소자(ED) 상단부는 노출할 수 있다. 따라서, 발광 소자(ED)의 상단부는 제4 절연층(550)의 상면으로 돌출되어 외면이 제4 절연층(550)과 직접 접촉하지 않을 수 있다. 발광 소자(ED)의 상기 돌출된 부분의 외면은 제4 절연층(550) 상에 배치되는 제2 전극(220_1)과 접촉할 수 있다. 즉, 일 실시예에 따르면, 제4 절연층(550)의 두께는 제1 전극(210_1)의 두께와 발광 소자 코어(30)의 길이의 합보다 작을 수 있다. 제4 절연층(550)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다.
제2 전극(220_1)은 제4 절연층(550) 상에 배치되어 제4 절연층(550) 상면으로 돌출된 발광 소자(ED)의 상단부와 접촉할 수 있다. 제2 전극(220_1)은 발광 소자(ED)의 상단부를 감싸도록 배치될 수 있다. 구체적으로, 제2 전극(220_1)은 발광 소자 코어(30)의 소자 전극층(37)의 상면과 반사막(39)의 측면과 접촉할 수 있다. 제1 전극(210_1)은 발광 소자(ED)의 하단부와 접촉하고, 제2 전극(220_1)은 발광 소자(ED)의 상단부와 각각 접촉할 수 있다.
예시적인 실시예에서, 제1 전극(210_1)은 화소(PX) 마다 분리된 화소 전극이고, 제2 전극(220_1)은 각 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 다만, 이에 제한되지 않고 제1 전극(210_1)은 각 화소(PX)를 따라 공통으로 연결된 공통 전극이고, 제2 전극(220_1)은 화소(PX) 마다 분리된 화소 전극일 수도 있다.
제1 전극(210_1)은 반사율이 높은 전도성 물질을 포함하고, 제2 전극(220_1)은 투명한 전도성 물질을 포함할 수 있다. 발광 소자(ED)는 상술한 바와 같이 양 단부 방향으로 광을 방출할 수 있고, 도면 상 제1 전극(210_1)의 상면이 향하는 제3 방향(DR3)으로 광을 방출할 수 있다. 몇몇 실시예에서, 제1 전극(210_1)은 반사율이 높은 전도성 물질을 포함하여 발광 소자(ED)에서 방출되어 제1 전극(210_1)의 상면을 향해 진행하는 광을 반사시킬 수 있다. 단위 발광 소자(ED)에서 방출된 광의 일부는 투명성 물질을 포함하는 제2 전극(220_1)을 투과하여 각 화소(PX)에서 표시 장치(10)의 표시 방향으로 출사되고, 다른 일부는 반사율이 높은 물질을 포함하는 제1 전극(210_1)의 상면에서 반사되어 각 화소(PX)에서 표시 장치(10)의 표시 방향으로 출사될 수 있다. 예시적인 실시예에서, 제1 전극(210_1)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하고, 제2 전극(220_1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 투명한 전도성 물질을 포함할 수 있다.
도 34를 참조하면, 소자 활성층(33)의 상면을 통해 방출된 광 중 일부의 광(LL1)은 발광 소자(ED)의 상면을 통해 표시 장치(10)의 표시 방향으로 방출되어 제2 전극(220_1)을 투과할 수 있다. 또한, 소자 활성층(33)의 하면을 통해 방출된 광 중 일부의 광(LL2)을 발광 소자(ED)의 하면을 통해 방출되어 제1 전극(210_1)의 상면에서 반사될 수 있다. 상기 제1 전극(210_1)의 상면에서 반사된 광은 표시 장치(10)의 표시 방향으로 방출되어 제2 전극(220_1)을 투과할 수 있다. 또한, 소자 활성층(33)의 측면을 통해 방출된 광 중 일부의 광(LL3)은 반사막(39)에 의해 둘러싸인 소자 절연막(38)을 투과하여 반사막(39)의 내측면에서 반사될 수 있다. 상기 반사막(39)의 내측면에서 반사된 광(LL3)은 발광 소자(ED)의 상면을 통해 표시 장치(10)의 표시 방향으로 방출되어 제2 전극(220_1)을 투과할 수 있다. 소자 활성층(33)의 측면을 통해 방출된 광 중 다른 일부의 광(LL4)은 반사막(39)에 노출된 소자 절연막(38)을 투과하여 바인더(40)로 진행할 수 있다. 상기 바인더로 진행한 광(LL4)은 제1 전극(210_1)의 상면에서 반사되어, 표시 장치(10)의 표시 방향으로 방출되어 제2 전극(220_1)을 투과할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (27)

  1. 제1 방향을 따라 연장된 형상을 가지며, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어;
    상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막; 및
    상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함하는 발광 소자.
  2. 제1 항에 있어서,
    상기 반사막은 상기 소자 활성층의 측면을 완전히 커버하는 발광 소자.
  3. 제2 항에 있어서,
    상기 반사막은 상기 소자 절연막의 외측면의 일부 영역을 노출하는 발광 소자.
  4. 제2 항에 있어서,
    상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 일 방향을 따라 순차 배치되고,
    상기 반사막의 상기 일 방향으로의 길이는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작은 발광 소자.
  5. 제4 항에 있어서,
    상기 반사막의 상기 일 방향으로의 길이는 상기 소자 활성층의 상기 일 방향으로의 두께보다 큰 발광 소자.
  6. 제5 항에 있어서,
    상기 반사막은 상기 소자 활성층의 측면 상에서 상기 일 방향으로 연장되어 상기 제1 반도체층의 측면 또는 상기 제2 반도체층의 측면 상에도 배치되는 발광 소자.
  7. 제6 항에 있어서,
    상기 제1 반도체층의 상기 일 방향으로의 두께는 상기 제2 반도체층의 상기 일 방향으로의 두께보다 크고,
    상기 제1 반도체층의 측면은 상기 반사막에 의해 둘러싸인 제1 영역 및 상기 반사막에 의해 노출되는 제2 영역을 포함하며,
    상기 제1 영역의 상기 일 방향으로의 길이는 상기 제2 영역의 상기 일 방향으로의 길이보다 작은 발광 소자.
  8. 제4 항에 있어서,
    상기 소자 활성층은 상기 발광 소자 코어의 제1 단부면을 향하는 제1 면, 및 상기 발광 소자 코어의 제2 단부면을 향하는 제2 면을 포함하고,
    상기 발광 소자 코어의 상기 제1 단부면은 상기 발광 소자 코어의 상기 일 방향 일 측에 위치하는 면이고,
    상기 발광 소자 코어의 상기 제2 단부면은 상기 발광 소자 코어의 상기 일 방향 타 측에 위치하는 면이며,
    상기 발광 소자 코어의 상기 제1 단부면과 상기 소자 활성층의 상기 제1 면 사이의 제1 거리는 상기 발광 소자 코어의 상기 제2 단부면과 상기 소자 활성층의 상기 제2 면 사이의 제2 거리보다 작은 발광 소자.
  9. 제1 방향으로 연장된 형상을 갖고, 상기 제1 방향과 수직한 제2 방향으로 서로 이격되어 정렬된 복수의 발광 소자; 및
    상기 복수의 발광 소자를 감싸고, 상기 복수의 발광 소자를 고정하는 바인더를 포함하되,
    상기 복수의 발광 소자 각각은,
    제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어,
    상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막, 및
    상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함하는 발광 소자 유닛.
  10. 제9 항에 있어서,
    상기 반사막은 상기 소자 활성층의 측면을 완전히 커버하는 발광 소자 유닛.
  11. 제10 항에 있어서,
    상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차 배치되고, 상기 반사막의 상기 제1 방향으로의 길이는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작은 발광 소자 유닛.
  12. 제11 항에 있어서,
    상기 반사막의 상기 제1 방향으로의 길이는 상기 소자 활성층의 상기 제1 방향으로의 두께보다 큰 발광 소자 유닛.
  13. 제11 항에 있어서,
    상기 바인더의 상기 제1 방향으로의 두께는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작은 발광 소자 유닛.
  14. 제9 항에 있어서,
    상기 소자 절연막은 상기 반사막이 둘러싸는 제1 영역 및 상기 반사막이 노출하는 제2 영역을 포함하고,
    상기 바인더는 상기 소자 절연막의 상기 제2 영역 상에 배치되되, 상기 소자 절연막의 상기 제1 영역 상에는 배치되지 않는 발광 소자 유닛.
  15. 제14 항에 있어서,
    상기 바인더는 상기 제1 반도체층은 감싸되, 상기 제2 반도체층 및 상기 소자 활성층은 감싸지 않는 발광 소자 유닛.
  16. 제15 항에 있어서,
    상기 반사막은 상기 소자 활성층을 향하는 상기 바인더의 일 면과 접촉하는 발광 소자 유닛.
  17. 제9 항에 있어서,
    상기 바인더는 상기 발광 소자 코어의 양 단부를 노출하고,
    상기 반사막은 상기 발광 소자 코어의 양 단부 중 일 단부 측에는 배치되되, 타 단부 측에는 배치되지 않는 발광 소자 유닛.
  18. 기판 상에 배치되며, 제1 방향으로 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되며, 상기 제1 방향으로 연장된 형상을 가지는 복수의 발광 소자를 포함하되,
    상기 복수의 발광 소자 각각은,
    상기 제1 방향을 따라 연장된 형상을 가지며, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하는 발광 소자 코어,
    상기 발광 소자 코어의 측면을 둘러싸는 소자 절연막, 및
    상기 소자 절연막의 외측면 상에 배치되고, 적어도 상기 소자 활성층의 측면을 둘러싸는 반사막을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 반사막은 상기 소자 활성층의 측면을 완전히 커버하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차 배치되고,
    상기 반사막의 상기 제1 방향으로의 길이는 상기 발광 소자 코어의 상기 제1 방향으로의 길이보다 작은 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 전극은 상기 복수의 발광 소자의 일 단부와 전기적으로 연결되고,
    상기 제2 전극은 상기 복수의 발광 소자의 타 단부와 전기적으로 연결되는 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 방향은 상기 기판의 일면과 평행한 표시 장치.
  23. 제22 항에 있어서,
    상기 복수의 발광 소자 상에 배치되어, 상기 복수의 발광 소자의 양 단부를 노출하는 절연층을 더 포함하는 표시 장치.
  24. 제21 항에 있어서,
    상기 제1 방향은 상기 기판의 두께 방향과 평행한 표시 장치.
  25. 제24 항에 있어서,
    상기 복수의 발광 소자를 감싸고, 상기 복수의 발광 소자를 고정하는 바인더를 더 포함하는 표시 장치.
  26. 제25 항에 있어서,
    상기 바인더는 상기 제1 방향과 수직한 제2 방향으로 상기 반사막과 비중첩한 표시 장치.
  27. 제25 항에 있어서,
    상기 복수의 발광 소자는 상기 제1 전극 상에 배치되고,
    상기 제2 전극은 상기 복수의 발광 소자 상에 배치되는 표시 장치.
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