WO2021246572A1 - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 표시 장치 Download PDF

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김동욱
김세영
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Definitions

  • the present invention relates to a light emitting device, a method for manufacturing the same, and a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a light emitting device with improved reliability by disposing an insulating film surrounding the plurality of semiconductor layers and the active layer so as not to expose the active layer.
  • Another object of the present invention is to provide a light emitting device having a reduced weight by forming the maximum diameter of the first semiconductor layer to be smaller than or equal to the minimum diameter of the active layer.
  • Another object to be solved by the present invention is to provide a method for manufacturing the light emitting device.
  • Another object of the present invention is to provide a display device including the light emitting device.
  • a light emitting device includes a first semiconductor layer, a second semiconductor layer disposed on the first semiconductor layer, and an active layer disposed between the first semiconductor layer and the second semiconductor layer.
  • a light emitting element core comprising a, an electrode layer disposed on the second semiconductor layer of the light emitting element core, and an insulating film surrounding a side surface of the light emitting element core, wherein the side surface of the electrode layer is a side surface of the second semiconductor layer more protruding outward.
  • One surface of the electrode layer facing the second semiconductor layer includes a first region overlapping the second semiconductor layer and a second region non-overlapping the second semiconductor layer, wherein the insulating layer is disposed on the second region can be
  • the insulating layer may expose at least a portion of a side surface of the electrode layer.
  • the insulating layer may not be disposed on the side surface of the electrode layer.
  • a diameter of an outer surface of the insulating layer on one surface of the electrode layer may be the same as a diameter of one surface of the electrode layer.
  • the second region may be disposed to surround the first region.
  • An area of the first region may be larger than an area of the second region.
  • an outer surface of the insulating layer may be aligned with a side surface of the electrode layer.
  • a minimum diameter of the second semiconductor layer may be greater than a maximum diameter of the first semiconductor layer.
  • a diameter of the second semiconductor layer may decrease from the electrode layer to the active layer.
  • the diameter of the active layer may decrease from the second semiconductor layer to the first semiconductor layer.
  • the maximum diameter of the first semiconductor layer may be less than or equal to the minimum diameter of the active layer.
  • a first thickness of the insulating layer disposed on the second region may be different from a second thickness of the insulating layer disposed on a side surface of the electrode layer.
  • the first thickness may be greater than the second thickness.
  • the thickness of the insulating layer may be in a range of 20 nm to 100 nm, and a protrusion length in which a side surface of the electrode layer protrudes from the second semiconductor layer in a thickness direction of the insulating layer may be in a range of 20 nm to 120 nm.
  • the method of manufacturing a light emitting device includes forming a light emitting device core and an electrode layer disposed on the light emitting device core on a substrate, and an insulating film surrounding the side surface of the light emitting device core and forming, wherein the forming of the light emitting element core and the electrode layer includes protruding a side surface of the electrode layer outward from a side surface of the light emitting element core.
  • the light emitting element core may include a first semiconductor layer disposed on the substrate, a second semiconductor layer disposed between the first semiconductor layer and the electrode layer, and disposed between the first semiconductor layer and the second semiconductor layer. and an active layer, and one surface of the electrode layer facing the second semiconductor layer includes a first region overlapping the second semiconductor layer and a second region non-overlapping the second semiconductor layer, wherein the insulating film includes the second semiconductor layer. It can be arranged on two areas.
  • the insulating layer may expose at least a portion of a side surface of the electrode layer.
  • the forming of the insulating film includes forming an insulating film covering the outer surfaces of the light emitting element core and the electrode layer, and removing a part of the insulating film to the other surface opposite to one surface of the electrode layer and the side surface of the electrode layer. It may include exposing at least a portion.
  • a minimum diameter of the second semiconductor layer may be greater than a maximum diameter of the first semiconductor layer.
  • a diameter of the second semiconductor layer may decrease from the electrode layer to the active layer, and a diameter of the active layer may decrease from the second semiconductor layer to the first semiconductor layer.
  • a display device includes a substrate, a first electrode disposed on the substrate, a second electrode disposed on the substrate and spaced apart from the first electrode, and the first electrode and a light emitting device disposed between the second electrode and electrically connected to the first electrode and the second electrode, wherein the light emitting device includes a first semiconductor layer and a second semiconductor disposed on the first semiconductor layer a light emitting device core comprising a layer and an active layer disposed between the first semiconductor layer and the second semiconductor layer, an electrode layer disposed on the second semiconductor layer of the light emitting device core, and a side surface of the light emitting device core may include an insulating layer, and a side surface of the electrode layer may protrude more than a side surface of the second semiconductor layer.
  • One surface of the electrode layer facing the second semiconductor layer includes a first region overlapping the second semiconductor layer and a second region non-overlapping the second semiconductor layer, wherein the insulating layer is disposed on the second region can be
  • the insulating layer may expose at least a portion of a side surface of the electrode layer.
  • first contact electrode disposed on the first electrode and one end of the light emitting device; and a second contact electrode disposed on the second electrode and the other end of the light emitting device, wherein the first contact electrode and the second contact electrode may be electrically insulated from each other.
  • the first contact electrode may be disposed on a second surface that is opposite to one surface of the electrode layer and a portion of a side surface of the electrode layer.
  • the second region may include a third region that does not overlap the insulating layer, and the first contact electrode may be further disposed on the third region.
  • the side surface of the electrode layer is formed to protrude outward than the side surface of the second semiconductor layer, so that the electrode layer can have an under-cut shape including a tip portion protruding from the second semiconductor layer. have. Accordingly, in the process of forming the insulating film by the under-cut shape, the insulating film disposed under the tip of the electrode layer may not be removed because the insulating film is protected by the electrode layer. Accordingly, the insulating film surrounding the light emitting element core may be formed to completely surround the side surface of the light emitting element core without exposing it. Reliability of the display device may be improved by preventing damage to the light emitting device that may be caused by exposing a portion of the side surface of the light emitting device core.
  • the active layer may have a truncated cone shape in which the diameter of the lower surface is smaller than the diameter of the upper surface. Accordingly, the diameter of the first semiconductor layer of the light emitting device according to the present embodiment may be smaller than the diameter of the first semiconductor layer of the light emitting device including the cylindrical active layer having the same volume. Accordingly, the total volume and/or weight of the first semiconductor layer occupying most of the area in the extending direction of the light emitting device may be reduced.
  • the dispersion holding time of the light emitting device dispersed in the ink is reduced in the inkjet printing process using the ink in which the light emitting device is dispersed during the manufacturing process of the display device. can be increased.
  • FIG. 1 is a schematic perspective view of a light emitting device according to an embodiment.
  • FIG. 2 is a cross-sectional view of a light emitting device according to an exemplary embodiment.
  • FIG. 3 is an enlarged cross-sectional view illustrating one end of the light emitting device of FIG. 2 .
  • 4 to 10 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • FIG. 11 is a cross-sectional view of a light emitting device according to another embodiment.
  • FIG. 12 is a cross-sectional view of a light emitting device according to another embodiment.
  • FIG. 13 is a cross-sectional view of a light emitting device according to another embodiment.
  • 14 and 15 are cross-sectional views illustrating a part of a manufacturing process of the light emitting device of FIG. 13 .
  • 16 is a cross-sectional view of a light emitting device according to another embodiment.
  • 17 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 18 is a schematic plan view of one pixel of a display device according to an exemplary embodiment.
  • FIG. 19 is a cross-sectional view taken along lines Qa-Qa', Qb-Qb', and Qc-Qc' of FIG. 18 .
  • FIG. 20 is an enlarged view illustrating an example of part Q of FIG. 19 .
  • 21 is an enlarged view illustrating another example of a portion Q of FIG. 19 .
  • FIG. 22 is an enlarged view illustrating another example of part Q of FIG. 19 .
  • references to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with other layers or other elements intervening. include all On the other hand, reference to an element “directly on” or “directly on” indicates that no intervening element or layer is interposed.
  • 1 is a schematic perspective view of a light emitting device according to an embodiment.
  • 2 is a cross-sectional view of a light emitting device according to an exemplary embodiment.
  • the light emitting device ED may be a light emitting diode.
  • the light emitting device ED may be an inorganic light emitting diode having a size of a micro-meter or a nano-meter unit and made of an inorganic material.
  • the inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device ED may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device ED may have a shape extending in one direction (X).
  • the light emitting device ED may have a pillar shape or a rod shape.
  • the present invention is not limited thereto, and the shape of the light emitting element ED may have a polygonal prism shape, such as a rectangular parallelepiped or hexagonal prism extending in one direction (X).
  • the light emitting device ED may include a light emitting device core 300 , an electrode layer 370 disposed on the light emitting device core 300 , and an insulating layer 380 surrounding a side surface of the light emitting device core 300 .
  • the light emitting element core 300 may have a shape extending along one direction X, which is the extension direction of the light emitting element ED.
  • the light emitting device core 300 may include a first semiconductor layer 310 , a second semiconductor layer 320 , and an active layer 330 .
  • the light emitting device core 300 may have a structure in which the respective layers are stacked in one direction (X).
  • upper refers to the side on which the electrode layer 370 is disposed with respect to the light emitting device core 300 in one direction (X). and “upper surface” indicates a surface facing one side in one direction (X). In addition, “lower” indicates the other side opposite to the one direction (X), and “lower surface” indicates the surface facing the other side in one direction (X).
  • the first semiconductor layer 310 may include one surface, the other surface, and a side surface facing the electrode layer 370 .
  • the other surface of the first semiconductor layer 310 may face one surface of the first semiconductor layer 310 .
  • one surface of the first semiconductor layer 310 may be referred to as an upper surface, and the other surface may also be referred to as a lower surface.
  • the first semiconductor layer 310 may have a shape extending in one direction (X).
  • the shape of the first semiconductor layer 310 may have a columnar shape or a rod shape.
  • the diameter of the upper surface of the first semiconductor layer 310 may be the same as the diameter of the lower surface.
  • the first semiconductor layer 310 may have an overall uniform diameter W3 in one direction X.
  • a side surface of the first semiconductor layer 310 extending in one direction (X) may be flat in cross-section.
  • the present invention is not limited thereto, and the first semiconductor layer 310 may have a diameter that varies along one direction (X). In some embodiments, the diameter of the first semiconductor layer 310 may increase or decrease in one direction (X).
  • the first semiconductor layer 310 may have a diameter that is smaller than or equal to the minimum diameter of the second semiconductor layer 320 and the active layer 330 , which will be described later.
  • the first semiconductor layer 310 may occupy most of the area of the light emitting device core 300 in one direction (X).
  • the length of the first semiconductor layer 310 may have a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 may be AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the chemical formula of 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 310 may be doped with an n-type dopant, and for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the second semiconductor layer 320 may be disposed between the first semiconductor layer 310 and the electrode layer 370 .
  • the second semiconductor layer 320 may be disposed to be spaced apart from the first semiconductor layer 310 in the extending direction X of the light emitting device ED.
  • the second semiconductor layer 320 may include one surface, the other surface, and a side surface facing the electrode layer 370 .
  • the other surface of the second semiconductor layer 320 may face one surface of the second semiconductor layer 320 .
  • one surface of the second semiconductor layer 320 may be referred to as an upper surface, and the other surface may also be referred to as a lower surface.
  • a diameter of an upper surface of the second semiconductor layer 320 may be different from a diameter of a lower surface of the second semiconductor layer 320 .
  • the diameter W2 of the upper surface of the second semiconductor layer 320 may be greater than the diameter W4 of the lower surface, and the side surface of the second semiconductor layer 320 may have an inclined shape.
  • the side surface of the second semiconductor layer 320 may be inclined at an acute angle with respect to the top surface of the second semiconductor layer 320 .
  • the diameter of the second semiconductor layer 320 may decrease from the electrode layer 370 to the first semiconductor layer 310 . That is, the second semiconductor layer 320 may have a tapered angle and may have a truncated cone shape in which a diameter of an upper surface is greater than a diameter of a lower surface.
  • the length of the second semiconductor layer 320 may be smaller than the length of the first semiconductor layer 310 .
  • the length of the second semiconductor layer 320 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 may be AlxGayIn1-x-yN (0 ⁇ It may include a semiconductor material having a chemical formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant, and for example, the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 320 may be p-GaN doped with p-type Mg.
  • the drawing shows that the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 310 and the second semiconductor layer 320 have a larger number of layers, for example, a clad layer or a TSBR (tensile strain barrier) depending on the material of the active layer 330 to be described later. reducing) layer may be further included.
  • a clad layer or a TSBR tensile strain barrier
  • the active layer 330 may be disposed between the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 may be interposed between the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 may include one surface, the other surface, and a side surface facing the second semiconductor layer 320 .
  • the other surface of the active layer 330 may face one surface of the active layer 330 .
  • one surface of the active layer 330 may be referred to as an upper surface, and the other surface may be referred to as a lower surface.
  • the upper surface of the active layer 330 may be positioned on the same plane as the lower surface of the second semiconductor layer 320 .
  • the upper surface of the active layer 330 may be in contact with the lower surface of the second semiconductor layer 320 .
  • the diameter W4 of the upper surface of the active layer 330 may be the same as the diameter W4 of the lower surface of the second semiconductor layer 320 .
  • the present invention is not limited thereto, and other semiconductor layers may be further disposed between the active layer 330 and the first semiconductor layer 310 .
  • the lower surface of the active layer 330 may be positioned on the same plane as the upper surface of the first semiconductor layer 310 .
  • the lower surface of the active layer 330 may contact the upper surface of the first semiconductor layer 310 .
  • the diameter W3 of the lower surface of the active layer 330 may be the same as the diameter W3 of the upper surface of the first semiconductor layer 310 .
  • the present invention is not limited thereto, and other semiconductor layers may be further disposed between the active layer 330 and the second semiconductor layer 320 .
  • the diameter W4 of the upper surface of the active layer 330 may be different from the diameter W3 of the lower surface.
  • the diameter W4 of the upper surface of the active layer 330 may be greater than the diameter W3 of the lower surface, and the side surface may have an inclined shape.
  • the side surface of the active layer 330 may be inclined at an acute angle with respect to the upper surface of the active layer 330 .
  • the diameter of the active layer 330 may decrease from the electrode layer 370 to the first semiconductor layer 310 . That is, the active layer 330 may have a tapered angle and may have a truncated cone shape in which a diameter of an upper surface is greater than a diameter of a lower surface.
  • the length of the active layer 330 may be smaller than the length of the first semiconductor layer 310 .
  • the length of the active layer 330 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the active layer 330 may include a material having a single or multiple quantum well structure.
  • the active layer 330 may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the active layer 330 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 310 and the second semiconductor layer 320 .
  • the active layer 330 may include a material such as AlGaN or AlGaInN.
  • the active layer 330 when the active layer 330 has a multi-quantum well structure in which quantum layers and well layers are alternately stacked, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer. As described above, the active layer 330 has a central wavelength band of 450 nm to 495 nm. can emit
  • the active layer 330 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the active layer 330 is not limited to the light of the blue wavelength band, and in some cases, light of the red and green wavelength bands may be emitted.
  • light emitted from the active layer 330 may be emitted not only from both end surfaces of the light emitting element ED in the extending direction X, but also from both side surfaces. That is, the direction of light emitted from the active layer 330 to the outside of the light emitting device ED is not limited to one direction.
  • the first semiconductor layer 310 , the active layer 330 , and the second semiconductor layer 320 included in the light emitting device core 300 are sequentially disposed along one direction X that is the extension direction of the light emitting device ED, or It may have a stacked structure.
  • One end of the light emitting device core 300 may be an upper surface of the second semiconductor layer 320 , and the other end may be a lower surface of the first semiconductor layer 310 .
  • the minimum diameter of the second semiconductor layer 320 may be greater than the maximum diameter (or diameter) of the first semiconductor layer 310 .
  • the cross-sectional shape of the light emitting device core 300 has a substantially uniform diameter in the region in which the first semiconductor layer 310 is disposed along one direction X, and the active layer 330 and the second semiconductor layer 320 are The disposed region may have a shape in which a diameter is increased along one direction (X).
  • the side surface of the first semiconductor layer 310 , the side surface of the active layer 330 , and the side surface of the second semiconductor layer 320 constituting the side surface of the light emitting device core 300 may not protrude from each other and may be aligned substantially in parallel.
  • the electrode layer 370 may be disposed on the light emitting device core 300 .
  • the electrode layer 370 may be disposed on the light emitting device core 300 .
  • the electrode layer 370 may be disposed on one surface (or an upper surface) of the second semiconductor layer 320 of the light emitting device core 300 .
  • the electrode layer 370 may be directly disposed on the upper surface of the second semiconductor layer 320 .
  • the present invention is not limited thereto, and another semiconductor layer or an electrode layer may be further disposed between the electrode layer 370 and the second semiconductor layer 320 .
  • a side surface of the electrode layer 370 may protrude from a side surface of the light emitting device core 300 . That is, the diameter W1 of the electrode layer 370 may be larger than the diameter of the light emitting device core 300 disposed thereunder. Accordingly, the electrode layer 370 may overlap the light emitting element core 300 in one direction (X), and may completely cover the light emitting element core 300 on the upper portion of the light emitting element core 300 .
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the electrode layer 370 is formed when the light emitting element ED is electrically connected to the electrodes 21 and 22 and the contact electrodes 41 and 42 (refer to FIG. 19 ) or the contact electrodes 41 and 42 (refer to FIG. 19 ) in the display device 10 (refer to FIG. 17 ) to be described later. , the resistance between the light emitting element ED and the electrodes 21 and 22 or the contact electrodes 41 and 42 may be reduced.
  • the light emitting device ED may include at least one electrode layer 370 .
  • the drawing illustrates that the light emitting device ED includes one electrode layer 370 , the present invention is not limited thereto. In some cases, the light emitting device ED may include a larger number of electrode layers 370 .
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type. The electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the insulating layer 380 may be disposed to surround the light emitting device core 300 .
  • the insulating film 380 is formed to surround the side surface of each member of the light emitting device core 300 , and each member of the light emitting device core 300 , for example, the first semiconductor layer 310 , the second semiconductor layer 320 , and It may serve to protect the active layer 330 .
  • the insulating layer 380 may be disposed to completely surround side surfaces of the first semiconductor layer 310 , the second semiconductor layer 320 , and the active layer 330 of the light emitting device core 300 .
  • the insulating layer 380 may be formed to extend in one direction (X) and cover from the side surface of the first semiconductor layer 310 to the side surface of the active layer 330 .
  • a length of the insulating layer 380 in one direction (X) may be the same as a length in one direction (X) of the light emitting device core 300 . That is, the insulating layer 380 is disposed to completely surround the side surface of the light emitting device core 300 , but may not be disposed on the side surface of the electrode layer 370 . A detailed description thereof will be described later with reference to other drawings.
  • the insulating layer 380 may have a substantially uniform thickness d in one direction X.
  • the thickness of the insulating layer 380 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto.
  • the thickness of the insulating layer 380 may be in the range of 20 nm to 100 nm.
  • the insulating layer 380 is made of materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), It may include aluminum oxide (AlOx) and the like.
  • the insulating layer 380 may have a single layer including the above-mentioned materials or a multilayer structure in which these are stacked.
  • the insulating layer 380 is formed to completely cover the side surface of the first semiconductor layer 310 to the side surface of the active layer 330 , in an etching process for forming a plurality of insulating layers during the manufacturing process of the display device 1 , the light emitting device It is possible to prevent the core 300 from being damaged. Accordingly, since the insulating layer 380 prevents damage to the light emitting element core 300 , a decrease in luminous efficiency of the display device 10 that may occur due to damage to the light emitting element core 300 may be prevented. In addition, the insulating layer 380 may prevent an electrical short circuit that may occur when a contact electrode that contacts the light emitting device ED and transmits an electrical signal to the light emitting device ED comes into contact with the active layer 330 .
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting element ED may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the outer surface of the insulating layer 380 may be treated with hydrophobicity or hydrophilicity in order to maintain the light emitting device ED in a dispersed state without being aggregated with other adjacent light emitting devices ED in the ink.
  • the light emitting device ED may have a length of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m. Also, the diameter of the light emitting device ED may be different along one direction X, but the diameter of the light emitting device ED may be in a range of 30 nm to 700 nm. The light emitting device ED may have an aspect ratio of 1.2 to 100.
  • FIG. 3 is an enlarged cross-sectional view illustrating one end of the light emitting device of FIG. 2 .
  • a process of forming a plurality of insulating layers on the light emitting devices ED may be performed.
  • the insulating film 380 surrounds the side surface of the light emitting element core 300, a part of the insulating film 380 of the light emitting element ED is also etched in the process of forming the plurality of insulating layers to form the light emitting element core 300 . As a portion is exposed, the light emitting element ED may be damaged.
  • the display device 10 described above In the process of forming the plurality of insulating layers the light emitting device ED may be damaged. Accordingly, the reliability of the display device 10 may be improved by manufacturing the light emitting device ED so that the insulating layer 380 of the light emitting device ED completely surrounds the side surface of the light emitting device core 300 not to expose it.
  • the minimum diameter of the second semiconductor layer 320 of the light emitting device core 300 may be greater than the maximum diameter of the first semiconductor layer 310 . As described above, the diameter of the second semiconductor layer 320 may decrease from the electrode layer 370 to the active layer 330 . Also, the diameter of the active layer 330 may decrease from the second semiconductor layer 320 to the first semiconductor layer 310 . The minimum diameter of the active layer 330 may be the same as or greater than the diameter (or maximum diameter) of the first semiconductor layer 310 . Accordingly, the maximum diameter of the light emitting device core 300 may be the diameter of the upper surface of the second semiconductor layer 320 .
  • the first semiconductor layer 310 , the active layer 330 , and the second semiconductor layer 320 may have a structure in which they are sequentially stacked in one direction (X), and the boundary surfaces of the members are located on the same plane and are in contact with each other.
  • the diameter of the interface may be substantially the same.
  • the electrode layer 370 may include one surface 370US, the other surface 370BS, and a side surface 370SS.
  • the other surface 370BS of the electrode layer 370 may face the one surface 370US of the electrode layer 370 .
  • one surface 370US of the electrode layer 370 may be referred to as an upper surface 370US, and the other surface 370BS may also be referred to as a lower surface 370BS.
  • the upper surface 370US of the electrode layer 370 may form one end surface of the light emitting device ED.
  • the lower surface 370BS of the electrode layer 370 may be a surface facing the second semiconductor layer 320 .
  • the electrode layer 370 may be disposed on the light emitting device core 300 and protrude in the thickness direction of the insulating layer 380 .
  • the side surface 370SS of the electrode layer 370 may protrude outward than the side surface of the light emitting device core 300 .
  • the diameter W1 of the electrode layer 370 may be greater than the maximum diameter W2 of the light emitting device core 300 .
  • a side surface of the electrode layer 370 may protrude outward than a side surface of the second semiconductor layer 320 .
  • the diameter W1 of the electrode layer 370 may be larger than the diameter W2 of the upper surface of the second semiconductor layer 320 .
  • the protrusion length of the side surface of the electrode layer 370 protruding outward from the second semiconductor layer 320 may be in a range of about 20 nm to about 120 nm.
  • the lower surface 370BS of the electrode layer 370 may include a first area 370BS1 and a second area 370BS2 .
  • the first region 370BS1 is a region overlapping the second semiconductor layer 320 in one direction (X) on the lower surface 370BS of the electrode layer 370
  • the second region 370BS2 is the lower surface ( 370BS) of the electrode layer 370 .
  • 370BS may be a region that does not overlap the second semiconductor layer 320 in one direction (X).
  • the first region 370BS1 is a region in contact with the second semiconductor layer 320 on the lower surface 370BS of the electrode layer 370
  • the second region 370BS2 is the second region 370BS on the lower surface 370BS of the electrode layer 370 . 2 It may be a region that is not in contact with the semiconductor layer 320 and is exposed.
  • the second semiconductor layer 320 may generally overlap the electrode layer 370 and the central portion of the electrode layer 370 in one direction (X). Accordingly, the second area 370BS2 may be disposed to surround the first area 370BS1 . An area of the first area 370BS1 may be larger than an area of the second area 370BS2 .
  • the insulating layer 380 may be disposed to directly contact the side surface of the light emitting device core 300 and surround the side surface of the light emitting device core 300 .
  • the insulating layer 380 may be directly disposed on side surfaces of the first semiconductor layer 310 , the second semiconductor layer 320 , and the active layer 330 .
  • the insulating layer 380 may be disposed on the lower surface 370BS of the electrode layer 370 exposed by the second semiconductor layer 320 .
  • the insulating layer 380 may contact the lower surface 370BS of the electrode layer 370 exposed by the second semiconductor layer 320 .
  • the insulating layer 380 may contact the second region 370BS2 of the electrode layer 370 .
  • the insulating layer 380 may be disposed to completely cover the second region 370BS2 .
  • a contact area between the insulating layer 380 and the electrode layer 370 may be the same as the area of the second region 370BS.
  • the diameter W1 of the lower surface 370BS of the electrode layer 370 may be equal to the sum of twice the diameter W2 of the upper surface of the second semiconductor layer 320 and the thickness d of the insulating layer 380 .
  • the insulating layer 380 and the second semiconductor layer 320 may be disposed under the electrode layer 370 to completely cover the lower surface 370BS of the electrode layer 370 .
  • the present invention is not limited thereto, and a portion of the lower surface 370BS of the electrode layer 370 may be exposed by the second semiconductor layer 320 and the insulating layer 380 .
  • the insulating layer 380 may expose at least a portion of the side surface 370SS of the electrode layer 370 . In an embodiment, the insulating layer 380 may not be disposed on the side surface 370SS of the electrode layer 370 . The insulating layer 380 may be disposed to expose the top surface 370US and the side surface 370SS of the electrode layer 370 . The diameter of the outer surface of the insulating layer 380 on the lower surface 370BS of the electrode layer 370 may be the same as the diameter W1 of the lower surface 370BS of the electrode layer 370 .
  • the insulating film 380 is not disposed on the top surface 370US and the side surface 370SS of the electrode layer 370 so that the top surface 370US and the side surface 370SS of the electrode layer 370 are exposed, but the second region ( 370BS2) only.
  • the present invention is not limited thereto, and in some embodiments, the insulating layer 380 may also be disposed on the second region 370BS2 of the electrode layer 370 and the side surface 370SS of the electrode layer 370 . This will be described later with reference to other drawings.
  • the side surface 370SS of the electrode layer 370 is formed to protrude outward than the side surface of the light emitting device core 300 , so that the electrode layer 370 is separated from the second semiconductor layer 320 . It may have an under-cut shape including a protruding tip part. Accordingly, in the third etching process for forming the insulating film 380 to be described later, the insulating film 3800 (refer to FIG. 8 ) disposed under the electrode layer 370 at the tip portion of the electrode layer 370 is formed by the electrode layer 370 . It is protected and can remain without being removed.
  • the insulating layer 380 may be formed to completely surround some regions of the second semiconductor layer 320 and the active layer 330 without exposing them by the tip of the electrode layer 370 . Accordingly, the reliability of the display device 10 may be improved by preventing damage to the light emitting device ED that may occur due to partial exposure of a side surface of the light emitting device core 300 .
  • the active layer 330 may have a truncated cone shape in which a diameter of a lower surface is smaller than a diameter of an upper surface. Accordingly, the diameter of the first semiconductor layer 310 of the light emitting device ED according to the present embodiment has a cylindrical shape, but the first semiconductor layer 310 disposed under the active layer having the same volume as the active layer 330 . may be smaller than the diameter of Accordingly, the total volume and/or weight of the first semiconductor layer 310 occupying most of the area in one direction X of the light emitting device ED may be reduced.
  • the weight of the first semiconductor layer 310 is reduced and the total weight of the light emitting device ED is reduced, in the inkjet printing process using the ink in which the light emitting device ED is dispersed during the manufacturing process of the display device 10 .
  • the dispersion holding time of the light emitting device (ED) dispersed in the ink may be increased.
  • FIGS. 4 to 10 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • a method and process conditions for forming a plurality of semiconductor layers will be omitted and described, and a sequence of a method of manufacturing the light emitting device ED and a stacked structure will be described in detail.
  • the lower substrate 1000 is prepared.
  • the base substrate 1100 may include a sapphire substrate (AlOx) and a transparent substrate such as glass.
  • AlOx sapphire substrate
  • the present invention is not limited thereto, and may be formed of a conductive substrate such as GaN, SiC, ZnO, Si, GaP, and GaAs.
  • a case in which the base substrate 1100 is a sapphire substrate (AlOx) will be described as an example.
  • the thickness of the base substrate 1100 is not particularly limited, but as an example, the thickness of the base substrate 1100 may be in a range of 400 ⁇ m to 1500 ⁇ m.
  • a plurality of semiconductor layers are formed on the base substrate 1100 .
  • the plurality of semiconductor layers grown by the epitaxial method may be formed by growing a seed crystal.
  • the method of forming the semiconductor layer includes electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual thermal deposition (Dual).
  • -type thermal evaporation), sputtering, metal-organic chemical vapor deposition (MOCVD), etc. may be used, and preferably, it may be formed by metal-organic chemical vapor deposition (MOCVD).
  • MOCVD metal-organic chemical vapor deposition
  • the present invention is not limited thereto.
  • a buffer material layer 1200 is formed on the base substrate 1100 .
  • the drawing shows that the buffer material layer 1200 is stacked one more layer, the present invention is not limited thereto, and a plurality of layers may be formed.
  • the buffer material layer 1200 may be disposed to reduce a difference in lattice constants between the first semiconductor 3100 (refer to FIG. 5 ) and the base substrate 1100, which will be described later.
  • the buffer material layer 1200 may include an undoped semiconductor, and may include substantially the same material as the first semiconductor 3100, but may be a material that is not doped with n-type or p-type. .
  • the buffer material layer 1200 may be at least one of undoped InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, but is not limited thereto.
  • the buffer material layer 1200 may be omitted depending on the base substrate 1100 .
  • the buffer material layer 1200 including an undoped semiconductor is formed on the base substrate 1100 will be described as an example.
  • a first stacked structure 3000 is formed on the lower substrate 1000 .
  • the first stacked structure 3000 may include a first semiconductor 3100 , an active layer 3300 , a second semiconductor 3200 , and an electrode material layer 3700 .
  • the first stacked structure 3000 may have a structure in which a first semiconductor 3100 , an active layer 3300 , a second semiconductor 3200 , and an electrode material layer 3700 are sequentially stacked.
  • the plurality of material layers included in the first stacked structure 3000 may be formed by performing a conventional process as described above.
  • the plurality of layers included in the first stacked structure 3000 may correspond to respective layers included in the light emitting device ED according to an exemplary embodiment.
  • the first semiconductor 3100 , the active layer 3300 , the second semiconductor 3200 , and the electrode material layer 3700 of the first stacked structure 3000 are the first semiconductor layers 310 of the light emitting device ED, respectively.
  • the active layer 330 , the second semiconductor layer 320 , and the electrode layer 370 may be a layer including the same material.
  • a first etching process of etching the first stacked structure 3000 is performed to form a plurality of second stacked structures 3000 ′ spaced apart from each other.
  • a first etching process of etching a partial region of the first stacked structure 3000 is performed to form a hole, and a plurality of second stacked structures 3000 ′ spaced apart from each other based on the hole are formed. do.
  • the diameter W1 of the second stack structure 3000 ′ may be substantially the same as the diameter W1 of the electrode layer 370 of the light emitting device ED.
  • the first stacked structure 3000 may be etched by a conventional method.
  • the second stack structure 3000 ′ may be formed by forming an etch mask layer on the first stack structure 3000 , and etching the mask layer along the mask layer in a direction perpendicular to the lower substrate 1000 .
  • the first etching process of etching the first stacked structure 3000 to form the second stacked structure 3000 ′ includes a dry etching method, a wet etching method, a reactive ion etching (RIE) method, Inductively coupled plasma reactive ion etching (ICP-RIE) may be used.
  • RIE reactive ion etching
  • ICP-RIE Inductively coupled plasma reactive ion etching
  • anisotropic etching is possible, so it may be suitable for vertical etching.
  • the etching etchant may be Cl 2 or O 2 .
  • the present invention is not limited thereto.
  • the second stacked structure 3000 ′ may be formed by etching the first stacked structure 3000 in the depth direction by a dry etching method.
  • the drawing shows that the side surface of the second stack structure 3000 ′ is perpendicular to the upper surface of the lower substrate 1000 , the side surface of the second stack structure 3000 ′ is the lower substrate 1000 by the first etching process. ) may be formed to be inclined with respect to the upper surface.
  • a second etching process of etching the second stacked structure 3000 ′ is performed to form a structure in which the electrode material layer 3700 ′ protrudes from the side surface of the light emitting device core 300 .
  • the side surface of the second semiconductor layer 320 of the light emitting device core 300 is the side surface of the electrode material layer 3700 ′. It can be arranged to be more inwardly aligned.
  • the second etching process for forming a structure in which the electrode material layer 3700 ′ protrudes from the side surface of the light emitting device core 300 may be performed by a wet etching method.
  • the second etching process may be performed using an etchant.
  • the etchant used in the second etch process may have different etch rates (etch selectivity) for each layer of the second stacked structure 3000 ′.
  • the etching rate of the first semiconductor 3100 ′ of the etchant may be greater than the etching rate of the second semiconductor 3200 ′, the active layer 3300 ′, and the electrode material layer 3700 ′.
  • the etching rate for the second semiconductor 3200' of the etchant may be greater than that for the active layer 3300' and the electrode material layer 3700'.
  • the etching rate for the active layer 3300' of the etchant may be greater than the rate for the electrode material layer 3700'.
  • the etchant may include an etchant composition that does not etch the electrode material layer 3700 ′.
  • the electrode material layer 3700 ′ is not etched by the second etching process, and the diameter may remain the same.
  • the process time of the second etching process is adjusted using the difference in the etching rate for each layer of the second stacked structure 3000 ′ of the etchant, so that the electrode material layer 3700 ′ is higher than the side surface of the light emitting device core 300 .
  • a protruding structure may be formed.
  • the side surface of the electrode material layer 3700 ′ protrudes from the side surface of the second semiconductor layer 320 , so that the lower surface 3700 ′BS of the electrode material layer 3700 ′ is the second semiconductor layer 320 .
  • ) may include a first region 3700 ′ BS1 overlapping the second region 3700 ′ BS1 and a second region 3700 ′ BS2 not overlapping the second semiconductor layer 320 . That is, the side surface of the electrode material layer 3700 ′ protrudes from the side surface of the second semiconductor layer 320 to include an under-cut shape including a tip portion.
  • the protrusion length of the electrode material layer 3700 ′ protruding to the outside of the second semiconductor layer 320 due to the under-cut shape may be in the range of 20 nm to 120 nm, but is not limited thereto.
  • the electrode material layer 3700 ′ may protrude from the side surface of the light emitting device core 300 , and a tapered angle may be formed on the side surfaces of the second semiconductor layer 320 and the active layer 330 .
  • an insulating film 3800 surrounding the outer surfaces of the light emitting element core 300 and the electrode material layer 3700 ′ is formed.
  • the insulating film 3800 may be formed to completely cover the outer surfaces of the light emitting device core 300 and the electrode material layer 3700 ′. Specifically, the insulating film 3800 completely covers the side surface of the light emitting element core 300 and the upper surface 3700'US, the side surface 3700'SS, and the second region 3700'BS2 of the electrode material layer 3700'. It may be formed to cover. The insulating film 3800 may be formed on the entire surface of the lower substrate 1000 and also formed on the buffer material layer 1200 exposed by the light emitting device core 300 .
  • the insulating film 3800 may include an insulating material included in the insulating film 380 of the light emitting device ED.
  • the insulating film 3800 may be formed using a method of coating or immersing an insulating material on the outer surfaces of the light emitting element core 300 and the electrode material layer 3700 ′.
  • the present invention is not limited thereto.
  • the insulating film 3800 may be formed by atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the drawing shows that the insulating film 3800 is formed as a single film, the present invention is not limited thereto.
  • the insulating layer 380 includes a double layer including a plurality of insulating material layers
  • the insulating layer 3800 may be formed by sequentially stacking a plurality of insulating layers.
  • a third etching process is performed to remove a portion of the insulating film 3800 .
  • a third etching process for removing a portion of the insulating film 3800 is performed to remove the upper surface 3700'US and the side surface 3700'SS of the electrode material layer 3700'. expose
  • a process such as dry etching or etch-back, which is anisotropic etching may be performed.
  • the insulating film 3800 is removed through the third etching process to expose the upper surface 370US and the side surface 370SS of the electrode layer 370 , and the insulating film 3800 surrounding the side surface of the light emitting element core 300 is removed. It may not be
  • the side surface 3700 'SS of the electrode material layer 3700 ′ protrudes from the side surface of the second semiconductor layer 320 to form the second layer of the electrode material layer 3700 ′.
  • the insulating film 3800 formed under the region 3700'BS2 may not be removed because it is protected by the tip structure of the electrode material layer 3700'. That is, since the electrode material layer 3700 ′ includes an under-cut shape that protrudes from the second semiconductor layer 320 , the insulating layer 380 surrounding the second semiconductor layer 320 is not removed.
  • the present invention is not limited thereto.
  • the light emitting device ED is separated from the lower substrate 1000 .
  • the light emitting device ED By separating the structure including the light emitting device core 300 , the electrode layer 370 , and the insulating layer 380 from the lower substrate 1000 , the light emitting device ED according to the exemplary embodiment may be manufactured.
  • a method of separating the structure including the light emitting device core 300 , the electrode layer 370 , and the insulating layer 380 from the lower substrate 1000 is not particularly limited.
  • the process of separating the structure including the light emitting device core 300 , the electrode layer 370 , and the insulating layer 380 from the lower substrate 1000 may be performed by a physical separation method or a chemical separation method.
  • FIG. 11 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_1 according to the present embodiment is different from the embodiment of FIG. 2 in that the thickness of the insulating layer 380_1 in the region adjacent to the electrode layer 370 is different for each region.
  • the thickness of the insulating layer 380_1 surrounding the side surface of the light emitting device core 300 may be substantially the same.
  • the insulating film 380_1 disposed in the region adjacent to the second region 370BS2 of the electrode layer 370 is formed by removing the insulating film 3800 to form the insulating film 380_1 in the third etching process of the electrode layer 370 . It may not be etched because it is protected by the tip portion of Accordingly, in the present exemplary embodiment, the outer surface of the insulating layer 380_1 in an area adjacent to the second area 370BS2 of the electrode layer 370 may be aligned with the side surface 370SS of the electrode layer 370 .
  • FIG. 12 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_2 is different from the embodiment of FIG. 2 in that surface irregularities (or surface roughness) are formed on the upper surface 370US_1 of the electrode layer 370_1 .
  • the upper surface 370US_1 of the electrode layer 370_1 may include surface irregularities.
  • the surface unevenness may be formed in a third etching process of forming the insulating layer 380 by removing the insulating layer 3800 described above.
  • the third etching process is performed as an etch-back process
  • the upper surface 370 US_1 of the electrode layer 370_1 may also be partially etched to include surface irregularities.
  • FIG. 13 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_3 is different from the exemplary embodiment of FIG. 2 in that the insulating layer 380_3 is also disposed on the side surface of the electrode layer 370 .
  • the insulating layer 380_3 is disposed on the second region 370BS2 of the electrode layer 370 , and extends outwardly on the side surface 370SS of the electrode layer 370 as well. Some may be placed. However, the insulating layer 380_3 may be disposed on the side surface 370SS of the electrode layer 370 to expose at least a portion of the side surface 370SS of the electrode layer 370 . The side surface 370SS of the electrode layer 370 exposed by the insulating layer 380_3 may be disposed adjacent to the top surface 370US of the electrode layer 370 .
  • the thickness of the insulating layer 380_3 may be different for each region.
  • the thickness of the insulating layer 380_3 surrounding the side surface of the light emitting device core 300 may be different from the thickness of the insulating layer 380_3 disposed on the side surface 370SS of the electrode layer 370 .
  • the thickness of the insulating layer 380_3 surrounding the side surface of the light emitting device core 300 may be greater than the thickness of the insulating layer 380_3 disposed on the side surface 370SS of the electrode layer 370 .
  • the thickness of the insulating layer 380_3 in contact with the electrode layer 370 may be different depending on a region in contact with the electrode layer 370 .
  • the thickness of the second insulating layer 380_3 in contact with the second region 370BS2 of the electrode layer 370 may be different from the thickness of the second insulating layer 380_3 in contact with the side surface 370SS of the electrode layer 370 .
  • the thickness of the second insulating layer 380_3 in contact with the second region 370BS2 of the electrode layer 370 may be greater than the thickness of the second insulating layer 380_3 in contact with the side surface 370SS of the electrode layer 370 . .
  • the outer surface of the insulating layer 380_3 in an area adjacent to the second area 370BS2 of the electrode layer 370 may protrude outward than the side surface 370SS of the electrode layer 370 .
  • the light emitting device ED_3 When the process time of the third etching process for removing the insulating film 3800 (refer to FIG. 8 ) in the manufacturing process of the light emitting device ED_3 is short, the light emitting device ED_3 according to the present exemplary embodiment may be formed.
  • a manufacturing process of the light emitting device ED_3 of FIG. 13 will be described with reference to FIGS. 14 and 15 in conjunction with FIG. 8 .
  • 14 and 15 are cross-sectional views illustrating a part of a manufacturing process of the light emitting device of FIG. 13 .
  • 14 and 15 are cross-sectional views illustrating another example of a third etching process to form the insulating layer 380_3 of the light emitting device ED_3.
  • the third etching process removes a portion of the insulating film 3800 to form the upper surface 3700'US and the side surface of the electrode material layer 3700'. (3700'SS) part of it is exposed.
  • the insulating film 3800 disposed on the upper surface 3700'US of the electrode material layer 3700' is completely removed, and on the side surface 3700'SS of the electrode material layer 3700'. Only a part of the insulating film 3800 disposed on the surface may be removed.
  • the insulating film 3800 removed by the third etching process is disposed on the side surface 3700'SS of the electrode material layer 3700', the upper surface 3700'US of the electrode material layer 3700' and It may include an insulating film 3800 disposed adjacently.
  • the above-described anisotropic etching such as dry etching or etch-back, may be performed.
  • the process time of the third etching process of the present embodiment may be shorter than the process time of the third etching process of the light emitting device ED according to the embodiment described above with reference to FIG. 9 . Accordingly, in the insulating film 3800 disposed on the side surface 3700'SS of the electrode material layer 3700', the insulating film 3800 is not completely removed to the lower insulating film 3800, and the insulating film 3800 is the electrode material. Some may remain on side 3700'SS of layer 3700'.
  • a portion of the insulating film 3800 disposed on the side surface 3700'SS of the electrode material layer 3700' is etched, and as shown in FIG. 14, the side surface 370SS of the electrode layer 370 is etched.
  • the thickness of the insulating layer 380_3 disposed thereon may be smaller than the thickness of the insulating layer 380_3 disposed on the side surface of the light emitting device core 300 .
  • the process time of the third etching process is the same as the process time of the third etching process of the light emitting device ED according to the embodiment described with reference to FIG. 9 , but with a separate mask may be used so that the insulating film 3800 partially remains on the side surface 3700'SS of the electrode material layer 3700'.
  • the light emitting device ED_3 is separated from the lower substrate 1000 .
  • a detailed description of the process of separating the light emitting device ED_3 from the lower substrate 1000 will be omitted instead of the description described above with reference to FIG. 10 .
  • 16 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device ED_4 according to the present embodiment is different from the embodiment of FIG. 13 in that the insulating layer 380_4 is disposed to completely cover the side surface of the electrode layer 370 .
  • the insulating layer 380_4 is disposed on the second region 370BS2 of the electrode layer 370 , and extends outwardly to completely cover the side surface 370SS of the electrode layer 370 .
  • the insulating layer 380_4 may be disposed to completely cover the side surface 370SS of the electrode layer 370 .
  • 17 is a plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • a television that provides a display screen, a laptop computer, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head mounted display, a mobile communication terminal,
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game console, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • first direction DR1 a first direction DR1 , a second direction DR2 , and a third direction DR3 are defined in the drawings of the exemplary embodiment of the display device 10 .
  • the first direction DR1 and the second direction DR2 may be perpendicular to each other in one plane.
  • the third direction DR3 may be a direction perpendicular to a plane in which the first direction DR1 and the second direction DR2 are located.
  • the third direction DR3 is perpendicular to each of the first direction DR1 and the second direction DR2 .
  • the third direction DR3 indicates a thickness direction of the display device 10 .
  • the display device 10 may have a rectangular shape including a long side and a short side in which the first direction DR1 is longer than the second direction DR2 in plan view.
  • a corner portion where the long side and the short side of the display device 10 meet on a flat surface may be a right angle, but is not limited thereto, and may have a rounded curved shape.
  • the shape of the display device 10 is not limited to the illustrated one, and may be variously modified.
  • the display device 10 may have other shapes such as a square in plan view, a square having rounded corners (vertices), other polygons, or a circle.
  • the display surface of the display device 10 may be disposed on one side of the third direction DR3 that is the thickness direction.
  • “upper” indicates a display direction in one side of the third direction DR3
  • “upper surface” indicates one side of the third direction DR3 unless otherwise specified. represents the surface.
  • the term “lower” indicates a direction opposite to the display direction as the other side of the third direction DR3
  • the lower surface refers to a surface facing the other side of the third direction DR3 .
  • “left”, “right”, “top”, and “bottom” indicate directions when the display device 10 is viewed from a plane.
  • “right” refers to one side in the first direction DR1
  • “left” refers to the other side in the first direction DR1
  • “upside” refers to one side in the second direction DR2
  • “bottom” refers to the second direction DR2. indicates the other side.
  • the display device 10 may include a display area DA and a non-display area NDA.
  • the display area DA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the shape of the display area DA may follow the shape of the display device 10 .
  • the shape of the display area DA may have a rectangular shape in plan view similar to the overall shape of the display device 10 .
  • the display area DA may generally occupy the center of the display device 10 .
  • the display area DA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular or square shape in plan view. However, the present invention is not limited thereto, and the shape of each pixel PX may be a rhombus shape in which each side is inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a penTile type.
  • a non-display area NDA may be disposed around the display area DA.
  • the non-display area NDA may completely or partially surround the display area DA.
  • the display area DA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DA.
  • the non-display area NDA may constitute a bezel of the display device 10 . Wires included in the display device 10 , circuit drivers, or a pad part on which an external device is mounted may be disposed in the non-display area NDA.
  • 18 is a schematic plan view of one pixel of a display device according to an exemplary embodiment.
  • 19 is a cross-sectional view taken along lines Qa-Qa', Qb-Qb', and Qc-Qc' of FIG. 18 .
  • each pixel PX may include a plurality of sub-pixels SPX: SPX1, SPX2, and SPX3.
  • one pixel PX may include a first sub-pixel SPX1 , a second sub-pixel SPX2 , and a third sub-pixel SPX3 .
  • the first sub-pixel SPX1 emits light of a first color
  • the second sub-pixel SPX2 emits light of a second color
  • the third sub-pixel SPX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each of the sub-pixels SPX1 , SPX2 , and SPX3 may emit light of the same color.
  • 18 illustrates that each pixel PX includes three sub-pixels SPX1, SPX2, and SPX3, but the present invention is not limited thereto, and each pixel PX may include a larger number of sub-pixels SPX.
  • Each sub-pixel SPX of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA may be an area from which light emitted from the light emitting device ED is emitted
  • the non-emission area may be an area from which light emitted from the light emitting device ED does not reach and thus does not emit.
  • the light emitting area EMA may include an area in which the light emitting device ED is disposed and an area adjacent thereto.
  • the light emitting area EMA may further include an area in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • Each sub-pixel SPX may further include a cutout area CBA disposed in the non-emission area.
  • the cut area CBA may be disposed on one side of the light emitting area EMA in the second direction DR2 .
  • the cutout area CBA may be disposed between the emission areas EMA of the sub-pixels SPX disposed adjacent to each other in the second direction DR2 .
  • the emission areas EMA of each sub-pixel SPX included in one pixel PX may be arranged to be spaced apart from each other in the first direction DR1 .
  • the cut area CBA may be arranged to be spaced apart from each other in the first direction DR1 .
  • the light emitting area EMA and the cut area CBA may be arranged to be spaced apart from each other in the first direction DR1, respectively, and the light emitting area EMA and the cut area CBA may be alternately arranged in the second direction DR2. have.
  • the cutout area CBA may be a region in which the electrodes 21 and 22 included in each sub-pixel SPX adjacent to each other along the second direction DR2 are separated from each other.
  • the light emitting device ED may not be disposed in the cut area CBA.
  • a portion of the electrodes 21 and 22 disposed in each sub-pixel SPX may be disposed in the cutout area CBA.
  • the electrodes 21 and 22 disposed in each sub-pixel SPX may be separated from each other in the cutout area CBA.
  • the display device 10 may include a circuit element layer CCL and a light emitting element layer disposed on the circuit element layer CCL.
  • the circuit element layer CCL includes a substrate 11 , a buffer layer 12 disposed on the substrate 11 , a lower metal layer BML, an active material layer ACT, a plurality of conductive layers, a plurality of insulating layers, and a via layer ( 19) and the like.
  • the light emitting element layer is disposed on the via layer 19 of the circuit element layer CCL, and includes electrodes 21 and 22 , an internal bank IBK, a light emitting element ED, and a plurality of insulating layers 51 , 52 , 53 . , 54) and an external bank OBK.
  • the substrate 11 may be an insulating substrate.
  • the substrate 11 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate 11 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the lower metal layer BML may be disposed on the substrate 11 .
  • the lower metal layer BML may be a light blocking layer serving to protect the active material layer ACT of the semiconductor layer from external light.
  • the lower metal layer BML may include a material that blocks light.
  • the lower metal layer BML may be formed of an opaque metal material that blocks light transmission.
  • the lower metal layer BML has a patterned shape.
  • the lower metal layer BML may be disposed to cover at least the channel region of the active material layer ACT of the transistor TR of the display device 10 from the bottom, and furthermore, the entire active material layer ACT of the transistor TR. It can be arranged to cover.
  • the present invention is not limited thereto, and the lower metal layer BML may be omitted.
  • the buffer layer 12 may be disposed on the lower metal layer BML.
  • the buffer layer 12 may be disposed to cover the entire surface of the substrate 11 on which the lower metal layer BML is disposed.
  • the buffer layer 12 may serve to protect the transistor TR from moisture penetrating through the substrate 11 which is vulnerable to moisture permeation.
  • the buffer layer 12 may include a plurality of inorganic layers alternately stacked.
  • the buffer layer 12 may be formed as a multi-layer in which inorganic layers including at least one of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) are alternately stacked.
  • a semiconductor layer may be disposed on the buffer layer 12 .
  • the semiconductor layer may include the active material layer ACT of the transistor TR.
  • the active material layer ACT may be disposed to overlap the lower metal layer BML.
  • the semiconductor layer may include polycrystalline silicon, an oxide semiconductor, or the like.
  • the semiconductor layer when the semiconductor layer includes polycrystalline silicon, the semiconductor layer may be formed by crystallizing amorphous silicon.
  • the semiconductor layer may include an oxide semiconductor.
  • the oxide semiconductor may be, for example, indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium-zinc -Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Zinc Oxide (IGZO), Indium-Gallium-Tin Oxide (IGTO), Indium- Gallium-zinc-tin oxide (Indium-Gallium-Zinc-Tin Oxide, IGZTO), or the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO Indium-zinc -Indium-Zinc-Tin Oxide
  • IGZO In
  • the gate insulating layer 13 may be disposed on the active material layer ACT.
  • the gate insulating layer 13 may be disposed on the buffer layer 12 on which the active material layer ACT is disposed.
  • the gate insulating layer 13 may function as a gate insulating layer of the transistor TR.
  • the gate insulating layer 13 may be made of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy), or may be formed in a stacked structure.
  • the gate conductive layer 14 may be disposed on the gate insulating layer 13 .
  • the gate conductive layer 14 may include the gate electrode GE of the transistor TR and the first capacitance electrode CSE of the storage capacitor.
  • the gate electrode GE may be disposed to overlap the channel region of the active material layer ACT in the third direction DR3 .
  • the first capacitor electrode CSE may be disposed to overlap with the second source/drain electrode SD2 of the transistor TR to be described later in the third direction DR3 .
  • the first capacitor electrode CSE is disposed to overlap the second source/drain electrode SD2 in the third direction DR3 , and a storage capacitor may be formed therebetween.
  • the first capacitor electrode CSE and the gate electrode GE may be integrated into one layer. A portion of the integrated layer may include the gate electrode GE, and another portion of the integrated layer may include the first capacitance electrode CSE.
  • the gate conductive layer 14 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or It may be formed as a single layer or multiple layers made of these alloys. However, the present invention is not limited thereto.
  • the interlayer insulating film 15 is disposed on the gate conductive layer 14 .
  • the interlayer insulating layer 15 may be disposed on the gate insulating layer 13 on which the gate conductive layer 14 is formed.
  • the interlayer insulating layer 15 may include an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • the first data conductive layer 16 is disposed on the interlayer insulating layer 15 .
  • the first data conductive layer 16 may include a first source/drain electrode SD1 and a second source/drain electrode SD2 of the transistor TR, and a data line DTL.
  • the first and second source/drain electrodes SD1 and SD2 have both end regions (eg, the active material layer) of the active material layer ACT through contact holes penetrating the interlayer insulating layer 15 and the gate insulating layer 13 , respectively. (the doped region of ACT)) and may be electrically connected.
  • the second source/drain electrode SD2 of the transistor TR may be electrically connected to the lower metal layer BML through a contact hole penetrating the interlayer insulating layer 15 , the gate insulating layer 13 , and the buffer layer 12 . have.
  • the data line DTL may apply a data signal to another transistor (not shown) included in the display device 10 . Although not shown in the drawing, the data line DTL may be connected to source/drain electrodes of other transistors.
  • the first data conductive layer 16 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed as a single layer or multiple layers made of one or an alloy thereof. However, the present invention is not limited thereto.
  • a passivation layer 17 is disposed on the first data conductive layer 16 .
  • the passivation layer 17 covers and protects the first data conductive layer 16 .
  • the passivation layer 17 may include an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • a second data conductive layer 18 is disposed on the passivation layer 17 .
  • the second data conductive layer 18 may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • a high potential voltage (or a first power supply voltage) is supplied to the first voltage line VL1
  • a high potential voltage (or a first power supply voltage) supplied to the first voltage line VL1 is supplied to the second voltage line VL2 .
  • a lower potential voltage (or a second power supply voltage) may be supplied.
  • the second voltage line VL2 may be electrically connected to the second electrode 22 to supply a low potential voltage (the second power voltage) to the second electrode 22 .
  • an alignment signal necessary for aligning the light emitting device ED may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • the first conductive pattern CDP may be electrically connected to the second source/drain electrode SD2 of the transistor TR through a contact hole passing through the passivation layer 17 .
  • the first conductive pattern CDP is electrically connected to the first electrode 21 through a first contact hole CT1 to be described later, and applies the first power voltage applied from the first voltage line VL1 to the first electrode ( 21) can be forwarded.
  • the second data conductive layer 18 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed as a single layer or multiple layers made of one or an alloy thereof. However, the present invention is not limited thereto.
  • the via layer 19 is disposed on the second data conductive layer 18 .
  • the via layer 19 may be disposed on the passivation layer 17 on which the second data conductive layer 18 is disposed.
  • the via layer 19 may serve to planarize the surface.
  • the via layer 19 may include an organic insulating material, for example, an organic material such as polyimide (PI).
  • the inner bank IBK may be disposed on the via layer 19 .
  • the internal bank IBK may have a shape extending in the second direction DR2 within each sub-pixel SPX in a plan view.
  • the internal bank IBK may end apart from the boundary of the sub-pixel SPX adjacent in the second direction DR2 so as not to extend to another sub-pixel SPX adjacent in the second direction DR2 .
  • the internal bank IBK included in each sub-pixel SPX may include a first internal bank IBK1 and a second internal bank IBK2 .
  • the first internal bank IBK1 and the second internal bank IBK2 may be disposed to face each other and spaced apart from each other in the first direction DR1 in the emission area EMA.
  • the spaced space formed by being spaced apart from each other in the first internal bank IBK1 and the second internal bank IBK2 may provide a region in which the plurality of light emitting devices ED are disposed.
  • each sub-pixel SPX is illustrated to include two internal banks (eg, a first internal bank IBK1 and a second internal bank IBK2), but is not limited thereto.
  • the number of internal banks IBK included in each sub-pixel SPX may be larger depending on the shape or arrangement of the electrodes 21 and 22 to be described later.
  • the internal banks IBK: IBK1 and IBK2 may be directly disposed on the via layer 19 .
  • the inner bank IBK may have a structure in which at least a portion protrudes from the top surface of the via layer 19 .
  • the protruding portion of the inner bank IBK may have an inclined side surface. Since the inner bank IBK includes the inclined side surface, the inner bank IBK changes the propagation direction of light emitted from the light emitting element ED and traveling toward the side surface of the inner bank IBK in the upper direction (eg, the display direction).
  • the internal bank IBK may serve as a reflective barrier rib that provides a space in which the light emitting device ED is disposed and at the same time changes the traveling direction of light emitted from the light emitting device ED to the display direction.
  • the side surface of the inner bank IBK is inclined in a linear shape. It is not limited thereto.
  • a side surface (or an outer surface) of the inner bank IBK may have a curved semicircle or semielliptical shape.
  • the internal bank IBK may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the electrodes 21 and 22 may be disposed on the inner bank IBK and the via layer 19 exposed by the inner bank IBK.
  • the electrodes 21 and 22 may include a first electrode 21 and a second electrode 22 .
  • the first electrode 21 and the second electrode 22 may each have a shape extending in the second direction DR2 in a plan view.
  • the first electrode 21 and the second electrode 22 may be disposed to face each other while being spaced apart from each other in the first direction DR1 .
  • the planar shape of the first electrode 21 and the second electrode 22 may be substantially similar to the planar shape of the first internal bank IBK1 and the second internal bank IBK2, respectively, but the area may be large.
  • the first electrode 21 may extend in the second direction DR2 in a plan view to overlap a partial region of the external bank OBK extending in the first direction DR1 .
  • the first electrode 21 may contact the first conductive pattern CDP through the first contact hole CT1 passing through the via layer 19 .
  • the first electrode 21 may be electrically connected to the transistor TR through the first conductive pattern CDP.
  • the second electrode 22 may extend in the second direction DR2 in a plan view to overlap a partial region of the external bank OBK extending in the first direction DR1 .
  • the second electrode 22 may contact the second voltage line VL2 through the second contact hole CT2 passing through the via layer 19 .
  • first contact hole CT1 and the second contact hole CT2 overlap the external bank OBK
  • present invention is not limited thereto.
  • the first contact hole CT1 and the second contact hole CT2 may not overlap the external bank OBK and may be disposed in the light emitting area EMA surrounded by the external bank OBK.
  • the cutout area CBA may be positioned between the emission areas EMA of the sub-pixels SPX adjacent in the second direction DR2 .
  • the first electrode 21 and the second electrode 22 are the other electrodes 21 and 22 included in the sub-pixel SPX adjacent in the second direction DR2 in the cut-out area CBA of the sub-pixel SPX, respectively. ) and can be separated from each other.
  • the shape of the first electrode 21 and the second electrode 22 is formed in the cut-out area CBA after the light emitting device ED is disposed during the manufacturing process of the display device 10 . It can be formed through a process of disconnecting.
  • the present invention is not limited thereto, and some of the electrodes 21 and 22 extend to the sub-pixels SPX adjacent to each other in the second direction DR2 and are integrally disposed, or the first electrode 21 or the second electrode 22 . Only one of the electrodes may be separated.
  • the shape and arrangement of the first electrode 21 and the second electrode 22 arranged in each sub-pixel SPX is such that at least some regions of the first electrode 21 and the second electrode 22 are spaced apart from each other to face each other. It is not particularly limited as long as a space in which the light emitting device ED is disposed is formed. 18 and 19 illustrate that one first electrode 21 and one second electrode 22 are disposed in each sub-pixel SPX, but the present invention is not limited thereto. The number of the first electrode 21 and the second electrode 22 may be greater.
  • the planar shape of the first electrode 21 and the second electrode 22 disposed in each sub-pixel SPX is not limited to a shape extending in one direction, and may have a partially curved or bent shape. Also, one electrode may be disposed to surround the other electrode.
  • the first electrode 21 may be disposed on the first internal bank IBK1 to cover an outer surface of the first internal bank IBK1 .
  • the first electrode 21 is also partially disposed on the top surface of the via layer 19 that extends outward from the side surface of the first internal bank IBK1 and is exposed by the first internal bank IBK1 and the second internal bank IBK2 . can be
  • the second electrode 22 may be disposed on the second inner bank IBK2 to cover the outer surface of the second inner bank IBK2 .
  • the second electrode 22 is also partially disposed on the upper surface of the via layer 19 that extends outward from the side surface of the second internal bank IBK2 and is exposed by the first internal bank IBK1 and the second internal bank IBK2 .
  • the first electrode 21 and the second electrode 22 are disposed in a first direction DR1 to expose at least a portion of the via layer 19 in a region between the first inner bank IBK1 and the second inner bank IBK2 . may be spaced apart from each other.
  • the first and second electrodes 21 and 22 are electrically connected to the light emitting devices ED, respectively, and a predetermined voltage may be applied so that the light emitting devices ED emit light.
  • the first and second electrodes 21 and 22 emit light disposed between the first electrode 21 and the second electrode 22 through first and second contact electrodes 41 and 42 to be described later.
  • the electric signal applied to the first and second electrodes 21 and 22 may be transmitted to the light emitting element ED through the first and second contact electrodes 41 and 42 . have.
  • one of the first electrode 21 and the second electrode 22 is electrically connected to an anode electrode of the light emitting device ED, and the other is a cathode of the light emitting device ED. (Cathode) may be electrically connected to the electrode.
  • Cathode may be electrically connected to the electrode.
  • the present invention is not limited thereto and vice versa.
  • Each of the electrodes 21 and 22 may be used to form an electric field in the sub-pixel SPX to align the light emitting device ED.
  • the light emitting device ED may be disposed between the first electrode 21 and the second electrode 22 by an electric field formed on the first electrode 21 and the second electrode 22 .
  • the light emitting device ED of the display device 10 may be sprayed onto the electrodes 21 and 22 through an inkjet printing process. When the ink including the light emitting element ED is sprayed onto the electrodes 21 and 22 , an alignment signal is applied to the electrodes 21 and 22 to generate an electric field.
  • the light emitting devices ED dispersed in the ink may be aligned on the electrodes 21 and 22 by receiving a dielectrophoretic force by an electric field generated on the electrodes 21 and 22 .
  • each of the electrodes 21 and 22 may include a transparent conductive material.
  • each of the electrodes 21 and 22 may include a material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin-zinc oxide (ITZO), but is not limited thereto.
  • each of the electrodes 21 and 22 may include a highly reflective conductive material.
  • each of the electrodes 21 and 22 may include a metal having high reflectivity, such as silver (Ag), copper (Cu), or aluminum (Al).
  • each of the electrodes 21 and 22 reflects the light emitted from the light emitting element ED and propagating to the side of each internal bank IBK: IBK1 and IBK2 in each sub-pixel SPX to travel in the display direction.
  • each of the electrodes 21 and 22 may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as a single layer including them.
  • each of the electrodes 21 and 22 has a stacked structure such as ITO/silver (Ag)/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO, or aluminum (Al) , may be an alloy including nickel (Ni), lanthanum (La), and the like.
  • a first insulating layer 51 may be disposed on the electrodes 21 and 22 .
  • the first insulating layer 51 is disposed on the via layer 19 , the first electrode 21 , and the second electrode 22 , exposing at least a portion of the first electrode 21 and the second electrode 22 .
  • the first insulating layer 51 is formed entirely on the via layer 19 including the region between the first electrode 21 and the second electrode 22 , and includes the first internal bank IBK1 and the second internal bank IBK1 . A portion of the first electrode 21 and the second electrode 22 overlapping the bank IBK2 may be exposed.
  • a step may be formed between the first electrode 21 and the second electrode 22 so that a portion of the upper surface thereof is recessed.
  • the first insulating layer 51 may be formed such that a portion of the upper surface thereof is recessed due to a step formed by a lower member (eg, the first electrode 21 and/or the second electrode 22 ).
  • a step is formed between the first electrode 21 and the second electrode 22 so that an empty space is formed between the light emitting element ED and the upper surface of the first insulating layer 51 , which is partially recessed.
  • the empty space between the first insulating layer 51 and the light emitting device ED may be filled with a material forming the second insulating layer 52 to be described later.
  • the present invention is not limited thereto, and the first insulating layer 51 may not have a step difference between the first electrode 21 and the second electrode 22 .
  • the first insulating layer 51 may include a flat top surface such that the light emitting device ED is disposed between the first electrode 21 and the second electrode 22 .
  • the first insulating layer 51 may protect the first electrode 21 and the second electrode 22 and at the same time insulate them from each other. Also, it is possible to prevent the light emitting device ED disposed on the first insulating layer 51 from being damaged by direct contact with other members.
  • An external bank OBK may be disposed on the first insulating layer 51 .
  • the external bank OBK may be disposed in a grid pattern on the entire surface of the display area DA, including portions extending in the first direction DR1 and the second direction DR2 in plan view.
  • the external bank OBK is disposed across the boundary of each sub-pixel SPX to distinguish neighboring sub-pixels SPX.
  • the outer bank OBK may be formed to have a greater height than the inner bank IBK.
  • the external bank OBK may perform a function of preventing ink from overflowing into the adjacent sub-pixels SPX in an inkjet printing process of a manufacturing process of the display device 10 .
  • the external bank OBK may separate the different light emitting devices ED for each of the different sub-pixels SPX so that ink in which they are dispersed is not mixed with each other.
  • the external bank OBK is disposed to surround the emission area EMA and the cut-off area CBA disposed in each sub-pixel SPX to distinguish them.
  • the first electrode 21 and the second electrode 22 may extend in the second direction DR2 and may be disposed to cross a portion extending in the first direction DR1 of the external bank OBK.
  • Each of the electrodes 21 and 22 may overlap the external bank OBK disposed between the cut-off area CBA and the emission area EMA, and contact holes CT1 and CT2 may be formed in the overlapping portion.
  • the external bank OBK may include polyimide (PI) like the internal bank IBK, but is not limited thereto.
  • PI polyimide
  • the light emitting device ED may be disposed on the first insulating layer 51 between the electrodes 21 and 22 .
  • the light emitting device ED may have a shape extending in one direction.
  • the plurality of light emitting devices ED may be disposed to be spaced apart from each other in the second direction DR2 in which the electrodes 21 and 22 extend in a plan view, and may be arranged substantially parallel to each other.
  • An interval at which the light emitting devices ED are spaced apart is not particularly limited.
  • the light emitting device ED may have a shape extending in one direction, and a direction in which each of the electrodes 21 and 22 extends and a direction in which the light emitting device ED extends may be substantially perpendicular.
  • the present invention is not limited thereto, and the light emitting device ED may be disposed at an angle instead of perpendicular to the direction in which the electrodes 21 and 22 extend.
  • the light emitting device ED may include the active layer 330 to emit light in a specific wavelength band to the outside.
  • the display device 10 may include light emitting devices ED that emit light of different wavelength bands. Accordingly, the light of the first color, the second color, and the third color may be respectively emitted from the first sub-pixel SPX1 , the second sub-pixel SPX2 , and the third sub-pixel SPX3 .
  • the present invention is not limited thereto, and the light emitting device ED included in each sub-pixel SPX may include the active layer 330 including the same material to emit light of substantially the same color.
  • the second insulating layer 52 may be partially disposed on the light emitting device ED disposed between the first electrode 21 and the second electrode 22 .
  • the second insulating layer 52 may be disposed to partially surround the outer surface of the light emitting device ED.
  • the second insulating layer 52 is disposed on the light emitting device ED, and may expose one end and the other end of the light emitting device ED.
  • a portion of the second insulating layer 52 disposed on the light emitting device ED may have a shape extending in the second direction DR2 between the first electrode 21 and the second electrode 22 in plan view.
  • the second insulating layer 52 may form a linear or island-shaped pattern in each sub-pixel SPX.
  • the material constituting the second insulating layer 52 is disposed between the first electrode 21 and the second electrode 22, and the first insulating layer 51 formed by being depressed The empty space between the light emitting devices ED may be filled.
  • the second insulating layer 52 may serve to protect the light emitting device ED and to fix the light emitting device ED in the manufacturing process of the display device 10 .
  • the contact electrodes 41 and 42 may be disposed on the second insulating layer 52 .
  • the contact electrodes 41 and 42 may include a first contact electrode 41 and a second contact electrode 42 .
  • the first and second contact electrodes 41 and 42 may have a shape extending in one direction on a plane view. Each of the first contact electrode 41 and the second contact electrode 42 may have a shape extending in the second direction DR2 .
  • the first contact electrode 41 and the second contact electrode 42 may be disposed to face each other while being spaced apart from each other in the first direction DR1 .
  • the first contact electrode 41 and the second contact electrode 42 may form a stripe-shaped pattern in the emission area EMA of each sub-pixel SPX.
  • the first contact electrode 41 may be disposed on the first electrode 21 .
  • the first contact electrode 41 may contact the first electrode 21 exposed by the first insulating layer 51 .
  • the first contact electrode 41 may contact one end of the light emitting device ED.
  • the first contact electrode 41 may serve to electrically connect the light emitting device ED and the first electrode 21 by making contact with one end of the light emitting device ED and the first electrode 21 .
  • the first contact electrode 41 may extend from one end of the light emitting device ED toward the second insulating layer 52 to be disposed on a partial region of the second insulating layer 52 .
  • One end of the light emitting element ED exposed by the second insulating layer 52 is electrically connected to the first electrode 21 through the first contact electrode 41 , and the other end of the light emitting element ED is electrically connected to the second contact electrode 42 . ) through the second electrode 22 may be electrically connected.
  • the third insulating layer 53 is disposed on the first contact electrode 41 .
  • the third insulating layer 53 may electrically insulate the first contact electrode 41 and the second contact electrode 42 from each other.
  • the third insulating layer 53 is disposed to cover the first contact electrode 41 , but is not disposed on the other end of the light emitting device ED so that the light emitting device ED can contact the second contact electrode 42 . it may not be
  • the second contact electrode 42 may be disposed on the second electrode 22 .
  • the second contact electrode 42 may contact the second electrode 22 exposed by the first insulating layer 51 .
  • the second contact electrode 42 may contact the other end of the light emitting device ED.
  • the second contact electrode 42 may serve to electrically connect the light emitting device ED and the second electrode 22 by making contact with the other end of the light emitting device ED and the second electrode 22 .
  • the second contact electrode 42 extends from the other end of the light emitting device ED toward the second insulating layer 52 and the third insulating layer 53 to the second insulating layer 52 and the third insulating layer 53 . It may also be disposed on a partial area of .
  • the first and second contact electrodes 41 and 42 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrodes 41 and 42 may include a transparent conductive material, but is not limited thereto.
  • the fourth insulating layer 54 may be entirely disposed on the substrate 11 .
  • the fourth insulating layer 54 may function to protect the members disposed on the substrate 11 from an external environment.
  • first insulating layer 51 , the second insulating layer 52 , the third insulating layer 53 , and the fourth insulating layer 54 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer 51 , the second insulating layer 52 , the third insulating layer 53 and the fourth insulating layer 54 are silicon oxide (SiOx), silicon nitride (SiNx), It may include an inorganic insulating material such as silicon oxynitride (SiOxNy), aluminum oxide (AlOx), or aluminum nitride (AlN).
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin , silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • FIG. 20 is an enlarged view illustrating an example of part Q of FIG. 19 .
  • the light emitting device ED may include one end and the other end.
  • One end of the light emitting device ED may be an end on the side where the second semiconductor layer 320 is positioned, and the other end of the light emitting device ED may be an end on the side where the first semiconductor layer 310 is positioned.
  • a second insulating layer 52 may be disposed on the insulating layer 380 of the light emitting device ED.
  • the first contact electrode 41 and the second contact electrode 42 may contact one end and the other end of the light emitting device ED exposed by the second insulating layer 52 .
  • One end of the light emitting element ED may contact the first contact electrode 41 .
  • One end of the light emitting device ED may come into contact with the first contact electrode 41 to be electrically connected to the first electrode 21 .
  • the other end of the light emitting element ED may contact the second contact electrode 42 .
  • the other end of the light emitting device ED may be in contact with the second contact electrode 42 to be electrically connected to the second electrode 22 .
  • the first contact electrode 41 may contact the electrode layer 370 and the insulating layer 380 of the light emitting device ED. Specifically, the first contact electrode 41 may contact the top surface 370US and the side surface 370SS of the electrode layer 370 . The first contact electrode 41 may contact a portion of the insulating layer 380 surrounding the second semiconductor layer 320 and the active layer 330 . The first contact electrode 41 may not contact the second semiconductor layer 320 and the active layer 330 .
  • the second contact electrode 42 may contact the first semiconductor layer 310 and the insulating layer 380 of the light emitting device ED. Specifically, the second contact electrode 42 may contact the lower surface of the first semiconductor layer 310 . The second contact electrode 42 may contact a portion of the insulating layer 380 surrounding the first semiconductor layer 310 .
  • a contact area between one end of the light emitting device ED and the first contact electrode 41 may be different from a contact area between the other end of the light emitting device ED and the second contact electrode 42 .
  • the contact area between the first contact electrode 41 and one end of the light emitting device ED on the side on which the electrode layer 370 is disposed is the light emitting device ED on the side on which the first semiconductor layer 310 is disposed.
  • the first contact electrode 41 contacts not only the upper surface 370US of the electrode layer 370 but also the side surface 370SS of the electrode layer 370 , so that the contact area of the electrode layer 370 in contact with the first contact electrode 41 is increased. can do.
  • the diameter of the electrode layer 370 of the light emitting device ED is formed to be larger than the diameter of the light emitting device core 300 , the contact area of the electrode layer 370 in contact with the first contact electrode 41 may increase. have. Accordingly, as the contact area between the light emitting element ED and the contact electrodes 41 and 42 increases, a contact defect rate between them may decrease.
  • 21 is an enlarged view illustrating another example of a portion Q of FIG. 19 .
  • this embodiment is different from the embodiment of FIG. 20 in that the third insulating layer 53 is omitted.
  • first contact electrode 41 and the second contact electrode 42 may be directly disposed on the second insulating layer 52 .
  • the first contact electrode 41 and the second contact electrode 42 may be spaced apart from each other on the second insulating layer 52 to expose a portion of the second insulating layer 520.
  • the first contact electrode 41 and the second contact electrode 42 may be The second insulating layer 52 exposed by the second contact electrode 42 may contact the fourth insulating layer 54 in the exposed region.
  • the second insulating layer 52 may include an organic insulating material to fix the light emitting device ED.
  • the first contact electrode 41 and the second contact electrode 42 may be patterned by a single mask process and formed simultaneously. Accordingly, since an additional mask process is not required to form the first contact electrode 41 and the second contact electrode 42 , process efficiency may be improved.
  • This embodiment is the same as the embodiment of FIG. 20 except that the third insulating layer 53 is omitted, and thus the overlapping description will be omitted.
  • FIG. 22 is an enlarged view illustrating another example of part Q of FIG. 19 .
  • FIG. 22 illustrates that in the light emitting device ED_5 included in the display device 10 , a portion of the insulating layer 380_5 of the light emitting device ED_5 is etched.
  • a portion of the insulating layer 380_5 of the light emitting device ED_5 is may also be partially etched. Accordingly, the insulating layer 380_5 may have different thicknesses depending on the relative arrangement of adjacent members.
  • the thickness d1 of the insulating layer 380_5 overlapping the second insulating layer 52 may be greater than the thickness d2 of the insulating layer 380_5 not overlapping the second insulating layer 52 . Since the insulating layer 380_5 on which the second insulating layer 52 is overlapped is not etched during the manufacturing process, the thickness d1 of the insulating layer 380_5 overlapped with the second insulating layer 52 is equal to that of the second insulating layer 52 . It may be greater than the thickness d2 of the non-overlapping insulating layer 380_5 .
  • the second region 370BS2 of the electrode layer 370 may further include a third region 370BS3 that does not contact the insulating layer 380_5 .
  • the third region 370BS3 of the electrode layer 370 is not formed during the manufacturing process of the light emitting device ED_5 , but the second insulating layer 52 and/or the third insulating layer 53 during the manufacturing process of the display device 10 . ) may be formed as a portion of the insulating layer 380_5 is etched in the forming process.
  • a portion of the insulating film 380_5 disposed in the second region 370BS2 is etched in the process of forming the second insulating layer 52 and/or the third insulating layer 53 to form the lower surface of the electrode layer 370 (
  • a third region 370BS3 may be formed by exposing a portion of the 370BS.
  • the first contact electrode 41 may be disposed on the top surface 370US, a portion of the side surface 370SS, and the third region 370BS3 of the electrode layer 370 .
  • the first contact electrode 41 may contact the upper surface 370US, a portion of the side surface 370SS, and the third region 370BS3 of the electrode layer 370 .

Landscapes

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Abstract

발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하되, 상기 전극층의 측면은 상기 제2 반도체층의 측면보다 외측으로 돌출된다.

Description

발광 소자, 이의 제조 방법 및 표시 장치
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 복수의 반도체층 및 활성층을 노출하지 않도록 절연막이 둘러싸도록 배치함으로써 신뢰성이 향상된 발광 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 제1 반도체층의 최대 직경을 활성층의 최소 직경보다 작거나 같도록 형성함으로써 무게가 감소된 발광 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 발광 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하되, 상기 전극층의 측면은 상기 제2 반도체층의 측면보다 외측으로 돌출된다.
상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고, 상기 절연막은 상기 제2 영역 상에 배치될 수 있다.
상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출할 수 있다.
상기 절연막은 상기 전극층의 측면 상에는 배치되지 않을 수 있다.
상기 전극층의 일면에서 상기 절연막의 외면의 직경은 상기 전극층의 일면의 직경과 동일할 수 있다.
상기 제2 영역은 상기 제1 영역을 둘러싸도록 배치될 수 있다.
상기 제1 영역의 면적은 상기 제2 영역의 면적보다 클 수 있다.
상기 제2 영역의 인접 영역에서 상기 절연막의 외측면은 상기 전극층의 측면과 나란하게 정렬될 수 있다.
상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 클 수 있다.
상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소할 수 있다.
상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소할 수 있다.
상기 제1 반도체층의 최대 직경은 상기 활성층의 최소 직경보다 작거나 같을 수 있다.
상기 제2 영역 상에 배치되는 상기 절연막의 제1 두께는 상기 전극층의 측면 상에 배치되는 상기 절연막의 제2 두께와 상이할 수 있다.
상기 제1 두께는 상기 제2 두께보다 클 수 있다.
상기 절연막의 두께의 범위는 20nm 내지 100nm이고, 상기 전극층의 측면이 상기 절연막의 두께 방향으로 상기 제2 반도체층보다 돌출되는 돌출 길이의 범위는 20nm 내지 120nm일 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 기판 상에 발광 소자 코어 및 상기 발광 소자 코어 상에 배치된 전극층을 형성하는 단계, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 형성하는 단계를 포함하되, 상기 발광 소자 코어 및 상기 전극층을 형성하는 단계는 상기 전극층의 측면을 상기 발광 소자 코어의 측면보다 외측으로 돌출시키는 단계를 포함한다.
상기 발광 소자 코어는, 상기 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층과 상기 전극층 사이에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고, 상기 절연막은 상기 제2 영역 상에 배치될 수 있다.
상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출할 수 있다.
상기 절연막을 형성하는 단계는, 상기 발광 소자 코어 및 상기 전극층의 외면을 덮는 절연피막을 형성하는 단계, 및 상기 절연피막의 일부를 제거하여 상기 전극층의 일면의 반대면인 타면과 상기 전극층의 측면의 적어도 일부를 노출시키는 단계를 포함할 수 있다.
상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 클 수 있다.
상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소하고, 상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소할 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 전극, 상기 기판 상에 배치되며, 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되는 발광 소자를 포함하되, 상기 발광 소자는, 제1 반도체층 상기 제1 반도체층 상에 배치된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하고, 상기 전극층의 측면은 상기 제2 반도체층의 측면보다 돌출될 수 있다.
상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고, 상기 절연막은 상기 제2 영역 상에 배치될 수 있다.
상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출할 수 있다.
상기 제1 전극 및 상기 발광 소자의 일 단부 상에 배치되는 제1 접촉 전극; 및 상기 제2 전극 및 상기 발광 소자의 타 단부 상에 배치되는 제2 접촉 전극을 더 포함하되, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 서로 전기적으로 절연될 수 있다.
상기 제1 접촉 전극은 상기 전극층의 일면의 반대면인 타면 및 상기 전극층의 측면의 일부 상에 배치될 수 있다.
상기 제2 영역은 상기 절연막과 중첩하지 않는 제3 영역을 포함하고, 상기 제1 접촉 전극은 상기 제3 영역 상에 더 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자에 의하면 전극층의 측면을 제2 반도체층의 측면보다 외측으로 돌출되도록 형성됨으로써, 전극층이 제2 반도체층으로부터 돌출된 팁 부를 포함하는 언더컷(Under-cut) 형상을 가질 수 있다. 따라서, 상기 언더컷(Under-cut) 형상에 의해 절연막을 형성하는 공정에서 전극층의 팁 부의 하부에 배치되는 절연피막이 전극층에 의해 보호되어 제거되지 않을 수 있다. 따라서, 발광 소자 코어를 둘러싸는 절연막이 발광 소자 코어의 측면을 노출함이 없이 완전히 둘러싸도록 형성할 수 있다. 발광 소자 코어의 측면의 일부 영역이 노출되어 발생할 수 있는 발광 소자의 손상을 방지하여 표시 장치의 신뢰성이 개선될 수 있다.
또한, 본 실시예에 따른 발광 소자는 활성층이 하면의 직경이 상면의 직경보다 작은 원뿔대 형상을 가질 수 있다. 따라서, 본 실시예에 따른 발광 소자의 제1 반도체층의 직경은, 동일한 부피를 갖는 원기둥 형상의 활성층을 포함하는 발광 소자의 제1 반도체층의 직경보다 작을 수 있다. 따라서, 발광 소자의 연장 방향으로의 대부분의 영역을 차지하는 제1 반도체층의 전체 부피 및/또는 무게가 감소할 수 있다. 따라서, 제1 반도체층의 무게의 감소로 인해 발광 소자의 전체 무게가 감소됨으로써, 표시 장치의 제조 공정 중 발광 소자가 분산된 잉크를 이용한 잉크젯 프린팅 공정에서 잉크에 분산된 발광 소자의 분산 유지 시간이 증가될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 3은 도 2의 발광 소자의 일 단부를 확대한 확대 단면도이다.
도 4 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도들이다.
도 11은 다른 실시예에 따른 발광 소자의 단면도이다.
도 12는 다른 실시예에 따른 발광 소자의 단면도이다.
도 13은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 14 및 도 15는 도 13의 발광 소자의 제조 공정 중 일부를 나타낸 단면도들이다.
도 16은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 17은 일 실시예에 따른 표시 장치의 평면도이다.
도 18은 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다.
도 19는 도 18의 Qa-Qa' 선, Qb-Qb' 선 및 Qc-Qc' 선을 따라 자른 단면도이다.
도 20은 도 19의 Q 부분의 일 예를 나타낸 확대도이다.
도 21은 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
도 22는 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 구체적으로, 발광 소자(ED)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(ED)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 예를 들어, 발광 소자(ED)는 기둥 형상 또는 로드형(rod)일 수 있다. 다만, 이에 제한되는 않고, 발광 소자(ED)의 형상은 일 방향(X)으로 연장되는 직육면체, 육각기둥형 등 다각기둥의 형상을 가질 수도 있다.
발광 소자(ED)는 발광 소자 코어(300), 발광 소자 코어(300) 상에 배치되는 전극층(370) 및 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380)을 포함할 수 있다.
발광 소자 코어(300)는 발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 연장된 형상을 가질 수 있다.
발광 소자 코어(300)는 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 포함할 수 있다. 발광 소자 코어(300)는 상기 각 층이 일 방향(X)을 따라 적층된 구조를 가질 수 있다.
이하, 발광 소자(ED)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 일 방향(X) 일측으로 발광 소자 코어(300)를 기준으로 전극층(370)이 배치된 측을 나타내고, "상면"는 일 방향(X) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 일 방향(X)의 반대 방향인 타측을 나타내고, "하면"은 일 방향(X) 타측을 향하는 표면을 나타낸다.
제1 반도체층(310)은 전극층(370)을 향하는 일면, 타면 및 측면을 포함할 수 있다. 제1 반도체층(310)의 타면은 제1 반도체층(310)의 일면과 대향할 수 있다. 도면에서 제1 반도체층(310)의 일면은 상면, 타면은 하면으로도 지칭될 수 있다.
제1 반도체층(310)은 일 방향(X)을 따라 연장된 형상을 가질 수 있다. 예시적인 실시예에서, 제1 반도체층(310)의 형상은 기둥형, 로드형의 형상을 가질 수 있다. 제1 반도체층(310)의 상면의 직경은 하면의 직경과 동일할 수 있다. 제1 반도체층(310)은 일 방향(X)을 따라 전체적으로 균일한 직경(W3)을 가질 수 있다. 일 방향(X)으로 연장된 제1 반도체층(310)은 측면은 단면상 평탄할 수 있다. 다만, 이에 제한되지 않고, 제1 반도체층(310)은 일 방향(X)을 따라 변하는 직경을 가질 수도 있다. 몇몇 실시예에서, 제1 반도체층(310)의 직경은 일 방향(X)을 따라 증가하거나 감소할 수도 있다. 제1 반도체층(310)은 후술하는 제2 반도체층(320) 및 활성층(330)의 최소 직경보다 작거나 동일한 직경을 가질 수 있다.
제1 반도체층(310)은 일 방향(X)으로 발광 소자 코어(300)의 대부분의 영역을 차지할 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(320)은 제1 반도체층(310)과 전극층(370) 사이에 배치될 수 있다. 제2 반도체층(320)은 제1 반도체층(310)과 발광 소자(ED)의 연장 방향(X)으로 이격되어 배치될 수 있다.
제2 반도체층(320)은 전극층(370)을 향하는 일면, 타면 및 측면을 포함할 수 있다. 제2 반도체층(320)의 타면은 제2 반도체층(320)의 일면과 대향할 수 있다. 도면에서 제2 반도체층(320)의 일면은 상면, 타면은 하면으로도 지칭될 수 있다.
제2 반도체층(320)의 상면의 직경은 하면의 직경과 다를 수 있다. 제2 반도체층(320)의 상면의 직경(W2)은 하면의 직경(W4)보다 크고, 측면은 경사진 형상을 가질 수 있다. 제2 반도체층(320)의 측면은 제2 반도체층(320)의 상면에 대해 예각을 이루며 기울어질 수 있다. 제2 반도체층(320)의 직경은 전극층(370)으로부터 제1 반도체층(310)으로 갈수록 감소할 수 있다. 즉, 제2 반도체층(320)은 테이퍼(Taper) 각도가 형성되며, 상면의 직경이 하면의 직경보다 큰 원뿔대 형상을 가질 수 있다.
제2 반도체층(320)의 길이는 제1 반도체층(310)의 길이보다 작을 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 후술할 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치될 수 있다. 활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 개재될 수 있다.
활성층(330)은 제2 반도체층(320)을 향하는 일면, 타면 및 측면을 포함할 수 있다. 활성층(330)의 타면은 활성층(330)의 일면과 대향할 수 있다. 도면에서 활성층(330)의 일면은 상면으로, 타면은 하면으로도 지칭될 수 있다.
활성층(330)의 상면은 제2 반도체층(320)의 하면과 동일한 평면 상에 위치할 수 있다. 활성층(330)의 상면은 제2 반도체층(320)의 하면과 맞닿을 수 있다. 이에 제한되는 것은 아니나, 활성층(330)의 상면의 직경(W4)은 제2 반도체층(320)의 하면의 직경(W4)과 동일할 수 있다. 다만, 이에 제한되지 않고 활성층(330)과 제1 반도체층(310) 사이에는 다른 반도체층들이 더 배치될 수도 있다.
활성층(330)의 하면은 제1 반도체층(310)의 상면과 동일한 평면 상에 위치할 수 있다. 활성층(330)의 하면은 제1 반도체층(310)의 상면과 맞닿을 수 있다. 이에 제한되는 것은 아니나, 활성층(330)의 하면의 직경(W3)은 제1 반도체층(310)의 상면의 직경(W3)과 동일할 수 있다. 다만, 이에 제한되지 않고 활성층(330)과 제2 반도체층(320) 사이에는 다른 반도체층들이 더 배치될 수도 있다.
활성층(330)의 상면의 직경(W4)은 하면의 직경(W3)과 다를 수 있다. 활성층(330)의 상면의 직경(W4)은 하면의 직경(W3)보다 크고, 측면은 경사진 형상을 가질 수 있다. 활성층(330)의 측면은 활성층(330)의 상면에 대해 예각을 이루며 기울어질 수 있다. 활성층(330)의 직경은 전극층(370)으로부터 제1 반도체층(310)으로 갈수록 감소할 수 있다. 즉, 활성층(330)은 테이퍼(Taper) 각도가 형성되며, 상면의 직경이 하면의 직경보다 큰 원뿔대 형상을 가질 수 있다.
활성층(330)의 길이는 제1 반도체층(310)의 길이보다 작을 수 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(ED)의 연장 방향(X)의 양 단부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 즉, 활성층(330)으로부터 발광 소자(ED)의 외부로 방출되는 광의 방향성은 하나의 방향으로 제한되지 않는다.
발광 소자 코어(300)에 포함되는 제1 반도체층(310), 활성층(330) 및 제2 반도체층(320)은 발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자 코어(300)의 일 단부는 제2 반도체층(320)의 상면, 타 단부는 제1 반도체층(310)의 하면일 수 있다. 제2 반도체층(320)의 최소 직경은 제1 반도체층(310)의 최대 직경(또는 직경)보다 클 수 있다. 따라서, 발광 소자 코어(300)의 단면 형상은 일 방향(X)을 따라 제1 반도체층(310)이 배치된 영역은 대체로 직경이 균일하고, 활성층(330) 및 제2 반도체층(320)이 배치된 영역은 일 방향(X)을 따라 직경이 증가되는 형상을 가질 수 있다. 발광 소자 코어(300)의 측면을 이루는 제1 반도체층(310)의 측면, 활성층(330)의 측면 및 제2 반도체층(320)의 측면은 상호 돌출되지 않고 대체로 나란하게 정렬될 수 있다.
전극층(370)은 발광 소자 코어(300) 상에 배치될 수 있다. 전극층(370)은 발광 소자 코어(300)의 상부에 배치될 수 있다. 전극층(370)은 발광 소자 코어(300)의 제2 반도체층(320) 일면(또는 상면) 상에 배치될 수 있다. 일 실시예에서, 전극층(370)은 제2 반도체층(320)의 상면에 직접 배치될 수 있다. 다만, 이에 제한되지 않고 전극층(370)과 제2 반도체층(320) 사이에는 다른 반도체층 또는 전극층이 더 배치될 수도 있다.
전극층(370)의 측면은 발광 소자 코어(300)의 측면보다 돌출될 수 있다. 즉, 전극층(370)의 직경(W1)은 하부에 배치된 발광 소자 코어(300)의 직경보다 클 수 있다. 따라서, 전극층(370)은 발광 소자 코어(300)와 일 방향(X)으로 중첩할 수 있고, 발광 소자 코어(300)의 상부에서 발광 소자 코어(300)를 완전히 커버할 수 있다. 전극층(370)과 발광 소자 코어(300) 및 후술하는 절연막(380) 사이의 상대적인 배치 및 직경에 대한 구체적인 설명은 후술하기로 한다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(370)은 후술하는 표시 장치(10, 도 17 참조)에서 발광 소자(ED)가 전극(21, 22, 도 19 참조) 또는 접촉 전극(41, 42, 도 19 참조)과 전기적으로 연결될 때, 발광 소자(ED)와 전극(21, 22) 또는 접촉 전극(41, 42) 사이의 저항을 감소시킬 수 있다.
발광 소자(ED)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도면에서는 발광 소자(ED)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(370)을 포함할 수도 있다.
전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 발광 소자 코어(300)를 둘러싸도록 배치될 수 있다. 절연막(380)은 발광 소자 코어(300)의 각 부재의 측면을 둘러싸도록 형성되어, 발광 소자 코어(300)의 각 부재들, 예컨대 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 보호하는 역할을 할 수 있다.
일 실시예에서, 절연막(380)은 발광 소자 코어(300)의 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)의 측면을 완전히 둘러싸도록 배치될 수 있다. 절연막(380)은 일 방향(X)으로 연장되어, 제1 반도체층(310)의 측면부터 활성층(330)의 측면까지 커버하도록 형성될 수 있다.
절연막(380)의 일 방향(X)의 길이는 발광 소자 코어(300)의 일 방향(X)의 길이와 동일할 수 있다. 즉, 절연막(380)은 발광 소자 코어(300)의 측면은 완전히 둘러싸도록 배치되되, 전극층(370)의 측면에는 배치되지 않을 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
절연막(380)은 일 방향(X)을 따라 대체로 균일한 두께(d)를 가질 수 있다. 절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 20nm 내지 100nm 범위 내외일 수 있다.
절연막(380)은 절연 특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, AlOx) 등을 포함할 수 있다. 절연막(380)은 상기 열거한 물질을 포함하는 단일막 또는 이들이 적층된 다층막 구조를 가질 수 있다.
절연막(380)이 제1 반도체층(310)의 측면부터 활성층(330)의 측면까지 완전히 커버하도록 형성됨으로써, 표시 장치(1)의 제조 공정 중 복수의 절연층을 형성하기 위한 식각 공정에서 발광 소자 코어(300)가 손상되는 것을 방지할 수 있다. 따라서, 절연막(380)이 발광 소자 코어(300)의 손상을 방지함으로써, 발광 소자 코어(300)의 손상에 의해 발생할 수 있는 표시 장치(10)의 발광 효율의 저하를 방지할 수 있다. 또한, 절연막(380)은 발광 소자(ED)와 접촉하여 발광 소자(ED)에 전기 신호를 전달하는 접촉 전극이 활성층(330)과 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수도 있다.
몇몇 실시예에서, 절연막(380)의 외측면은 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)의 외측면은 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 일 방향(X)을 따라 상이할 수 있으나, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 가질 수 있다. 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
도 3은 도 2의 발광 소자의 일 단부를 확대한 확대 단면도이다.
상술한 바와 같이, 표시 장치(1)의 제조 공정에서 발광 소자(ED)를 정렬한 후, 발광 소자(ED) 상에 복수의 절연층을 형성하는 공정을 진행할 수 있다. 발광 소자 코어(300)의 측면을 절연막(380)이 둘러싸고 있음에도 불구하고, 복수의 절연층을 형성하는 공정에서 발광 소자(ED)의 절연막(380)의 일부도 식각되어 발광 소자 코어(300)의 일부가 노출됨으로써, 발광 소자(ED)의 손상이 발생할 수 있다. 또한, 발광 소자(ED)의 제조 공정 중 절연막(380)을 형성하는 공정에서 절연막(380)이 발광 소자 코어(300)의 단부의 일부 영역을 노출되어 형성되는 경우에도 상기의 표시 장치(10)의 복수의 절연층을 형성하는 공정에서 발광 소자(ED)의 손상이 발생될 수 있다. 따라서, 발광 소자(ED)의 절연막(380)이 발광 소자 코어(300)의 측면을 노출하지 않도록 완전히 둘러싸도록 발광 소자(ED)를 제조함으로써, 표시 장치(10)의 신뢰성이 향상될 수 있다.
이하, 도 2 및 도 3을 참조하여, 발광 소자(ED)의 절연막(380)이 발광 소자 코어(300)의 측면을 노출하지 않도록 발광 소자 코어(300)의 측면을 안정적으로 둘러싸기 위한 전극층(370)과 발광 소자 코어(300) 및 절연막(380) 사이의 상대적인 배치 및 직경에 대하여 상세히 설명하기로 한다.
발광 소자 코어(300)의 제2 반도체층(320)의 최소 직경은 제1 반도체층(310)의 최대 직경 보다 클 수 있다. 상술한 바와 같이, 제2 반도체층(320)의 직경은 전극층(370)으로부터 활성층(330)으로 갈수록 감소할 수 있다. 또한, 활성층(330)의 직경은 제2 반도체층(320)으로부터 제1 반도체층(310)으로 갈수록 감소할 수 있다. 활성층(330)의 최소 직경은 제1 반도체층(310)의 직경(또는 최대 직경)과 동일하거나 클 수 있다. 따라서, 발광 소자 코어(300)의 최대 직경은 제2 반도체층(320)의 상면의 직경일 수 있다. 상기 제1 반도체층(310), 활성층(330) 및 제2 반도체층(320)의 일 방향(X)을 따라 차례로 적층된 구조 일 수 있고, 각 부재들의 경계면은 동일 평면 상에 위치하며 서로 맞닿은 경계면의 직경은 대체로 동일할 수 있다.
전극층(370)은 일면(370US), 타면(370BS) 및 측면(370SS)을 포함할 수 있다. 전극층(370)의 타면(370BS)은 전극층(370)의 일면(370US)에 대향할 수 있다. 도면에서 전극층(370)의 일면(370US)은 상면(370US), 타면(370BS)은 하면(370BS)으로도 지칭될 수 있다.
전극층(370)의 상면(370US)은 발광 소자(ED)의 일 단부면을 이룰 수 있다. 전극층(370)의 하면(370BS)은 제2 반도체층(320)을 향하는 면일 수 있다.
전극층(370)은 발광 소자 코어(300) 상에 배치되어, 절연막(380)의 두께 방향으로 돌출될 수 있다.
전극층(370)의 측면(370SS)은 발광 소자 코어(300)의 측면보다 외측으로 돌출될 수 있다. 전극층(370)의 직경(W1)은 발광 소자 코어(300)의 최대 직경(W2)보다 클 수 있다. 일 실시예에서, 전극층(370)의 측면은 제2 반도체층(320)의 측면보다 외측으로 돌출될 수 있다. 전극층(370)의 직경(W1)은 제2 반도체층(320)의 상면의 직경(W2)보다 클 수 있다. 이에 제한되는 것은 아니나, 전극층(370)의 측면이 제2 반도체층(320)보다 외측으로 돌출되는 돌출 길이는 약 20nm 내지 120nm의 범위를 가질 수 있다.
전극층(370)의 하면(370BS)은 제1 영역(370BS1) 및 제2 영역(370BS2)을 포함할 수 있다. 제1 영역(370BS1)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 일 방향(X)으로 중첩되는 영역이고, 제2 영역(370BS2)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 일 방향(X)으로 중첩되지 않는 영역일 수 있다. 또는, 제1 영역(370BS1)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 접촉되는 영역이고, 제2 영역(370BS2)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 접촉되지 않아 노출되는 영역일 수 있다.
제2 반도체층(320)은 대체로 전극층(370)과 전극층(370)의 중앙부에서 일 방향(X)으로 중첩할 수 있다. 따라서, 제2 영역(370BS2)은 제1 영역(370BS1)을 둘러싸도록 배치될 수 있다. 제1 영역(370BS1)의 면적은 제2 영역(370BS2)의 면적보다 클 수 있다.
상술한 바와 같이, 절연막(380)은 발광 소자 코어(300)의 측면과 직접 접촉하며 발광 소자 코어(300)의 측면을 둘러싸도록 배치될 수 있다. 절연막(380)은 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)의 측면에 직접 배치될 수 있다.
절연막(380)은 제2 반도체층(320)에 의해 노출되는 전극층(370)의 하면(370BS) 상에 배치될 수 있다. 절연막(380)은 제2 반도체층(320)에 의해 노출되는 전극층(370)의 하면(370BS)과 접촉할 수 있다. 구체적으로, 절연막(380)은 전극층(370)의 제2 영역(370BS2)과 접촉할 수 있다. 절연막(380)은 제2 영역(370BS2)을 완전히 커버하도록 배치될 수 있다. 절연막(380)과 전극층(370)이 접촉하는 면적은 제2 영역(370BS)의 면적과 동일할 수 있다. 전극층(370)의 하면(370BS)의 직경(W1)은 제2 반도체층(320)의 상면의 직경(W2)과 절연막(380)의 두께(d)의 두배의 합과 동일할 수 있다. 절연막(380)과 제2 반도체층(320)은 전극층(370)의 하부에서 전극층(370)의 하면(370BS)을 완전히 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고 전극층(370)의 하면(370BS)의 일부는 제2 반도체층(320) 및 절연막(380)에 의해 노출될 수도 있다.
절연막(380)은 전극층(370)의 측면(370SS)의 적어도 일부를 노출할 수 있다. 일 실시예에서, 절연막(380)은 전극층(370)의 측면(370SS)에는 배치되지 않을 수 있다. 절연막(380)은 전극층(370)의 상면(370US) 및 측면(370SS)은 노출하도록 배치될 수 있다. 전극층(370)의 하면(370BS)에서 절연막(380)의 외측면의 직경은 전극층(370)의 하면(370BS)의 직경(W1)과 동일할 수 있다. 상기 절연막(380)이 전극층(370)의 상면(370US), 측면(370SS)은 노출하도록 전극층(370)의 상면(370US) 및 측면(370SS)에는 배치되지 않고 전극층(370)의 제2 영역(370BS2)에만 배치될 수 있다. 다만 이에 제한되지 않고, 다른 몇몇 실시예에서, 절연막(380)은 전극층(370)의 제2 영역(370BS2) 및 전극층(370)의 측면(370SS) 상에도 배치될 수 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
본 실시예에 따른 발광 소자(ED)는 전극층(370)의 측면(370SS)이 발광 소자 코어(300)의 측면보다 외측으로 돌출되도록 형성됨으로써, 전극층(370)이 제2 반도체층(320)으로부터 돌출된 팁 부를 포함하는 언더컷(Under-cut) 형상을 가질 수 있다. 따라서, 후술하는 절연막(380)을 형성하기 위한 제3 식각 공정에서 전극층(370)의 팁 부에서 전극층(370)의 하부에 배치되는 절연피막(3800, 도 8 참조)이 전극층(370)에 의해 보호되어 제거되지 않고 잔존할 수 있다. 따라서, 전극층(370)의 팁 부에 의해 절연막(380)이 제2 반도체층(320) 및 활성층(330)의 일부 영역을 노출시키지 않고 완전히 둘러싸도록 형성될 수 있다. 따라서, 발광 소자 코어(300)의 측면의 일부 영역이 노출되어 발생할 수 있는 발광 소자(ED)의 손상을 방지하여 표시 장치(10)의 신뢰성이 개선될 수 있다.
또한, 본 실시예에 따른 발광 소자(ED)는 활성층(330)이 하면의 직경이 상면의 직경보다 작은 원뿔대 형상을 가질 수 있다. 따라서, 본 실시예에 따른 발광 소자(ED)의 제1 반도체층(310)의 직경은 원기둥 형상을 갖되 상기 활성층(330)과 동일한 부피를 갖는 활성층의 하부에 배치되는 제1 반도체층(310)의 직경보다 작을 수 있다. 따라서, 발광 소자(ED)의 일 방향(X)으로의 대부분의 영역을 차지하는 제1 반도체층(310)의 전체 부피 및/또는 무게가 감소할 수 있다. 따라서, 제1 반도체층(310)의 무게가 감소되어 발광 소자(ED)의 전체 무게가 감소됨으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)가 분산된 잉크를 이용한 잉크젯 프린팅 공정에서 잉크에 분산된 발광 소자(ED) 분산 유지 시간이 증가될 수 있다.
이하, 도 4 내지 도 10을 참조하여 일 실시예에 따른 발광 소자의 제조 공정에 대하여 설명하기로 한다.
도 4 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도들이다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(ED)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
먼저, 하부 기판(1000)을 준비한다.
도 4를 참조하면, 베이스 기판(1100) 및 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판(1000)을 준비한다. 베이스 기판(1100)은 사파이어 기판(AlOx) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(AlOx)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층들이 형성된다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 후술하는 제1 반도체(3100, 도 5 참조)와 베이스 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체(3100)와 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(1100) 상에 언도프드 반도체를 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
이어, 하부 기판(1000) 상에 제1 적층 구조물(3000)을 형성한다.
도 5를 참조하면, 제1 적층 구조물(3000)은 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극 물질층(3700)을 포함할 수 있다. 제1 적층 구조물(3000)은 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극 물질층(3700) 순차적으로 적층된 구조를 가질 수 있다. 제1 적층 구조물(3000)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있다.
제1 적층 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자(ED)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 적층 구조물(3000)의 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극 물질층(3700)은 각각 발광 소자(ED)의 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)이 포함하는 물질과 동일한 물질을 포함하는 층일 수 있다.
이어, 제1 적층 구조물(3000)을 식각하는 제1 식각 공정을 수행하여 서로 이격된 복수의 제2 적층 구조물(3000')을 형성한다.
도 6을 참조하면, 제1 적층 구조물(3000)의 일부 영역을 식각하는 제1 식각 공정을 수행하여 홀을 형성하고, 홀을 기준으로 서로 이격된 복수의 제2 적층 구조물(3000')을 형성한다. 제2 적층 구조물(3000')의 직경(W1)은 상술한 발광 소자(ED)의 전극층(370)의 직경(W1)과 대체로 동일할 수 있다.
제1 적층 구조물(3000)은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 제2 적층 구조물(3000')은 제1 적층 구조물(3000) 상에 식각 마스크층을 형성하고, 마스크층을 따라 하부 기판(1000)에 수직한 방향으로 식각하여 형성될 수 있다.
예를 들어, 제1 적층 구조물(3000)을 식각하여 제2 적층 구조물(3000')을 형성하는 제1 식각 공정은 건식 식각법, 습식 식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl 2 또는 O 2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
예시적인 실시예에서, 제2 적층 구조물(3000')은 제1 적층 구조물(3000)을 건식 식각법에 의해 깊이 방향의 식각을 하여 형성할 수 있다. 도면에는 제2 적층 구조물(3000')의 측면이 하부 기판(1000)의 상면에 대하여 수직이 되도록 도시하였으나, 상기 제1 식각 공정에 의해 제2 적층 구조물(3000')의 측면은 하부 기판(1000)의 상면에 대하여 경사지도록 형성될 수도 있다.
이어, 제2 적층 구조물(3000')을 식각하는 제2 식각 공정을 수행하여 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되는 구조를 형성한다.
도 7을 참조하면, 제2 적층 구조물(3000')을 식각하는 제2 식각 공정을 수행하여 발광 소자 코어(300)의 제2 반도체층(320)의 측면이 전극 물질층(3700')의 측면보다 내측에 정렬되도록 할 수 있다.
일 실시예에서, 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되는 구조를 형성하는 제2 식각 공정은 습식 식각법에 의해 수행될 수 있다. 상기 제2 식각 공정은 식각액을 이용하여 수행될 수 있다. 제2 식각 공정에서 이용되는 식각액은 제2 적층 구조물(3000')의 각 층에 대한 식각 속도(식각 선택비)가 상이할 수 있다.
예를 들어, 상기 식각액의 제1 반도체(3100')에 대한 식각 속도는 제2 반도체(3200'), 활성층(3300') 및 전극 물질층(3700')에 대한 식각 속도보다 클 수 있다. 상기 식각액의 제2 반도체(3200')에 대한 식각 속도는 활성층(3300') 및 전극 물질층(3700')에 대한 속도보다 클 수 있다. 상기 식각액의 활성층(3300')에 대한 식각 속도는 전극 물질층(3700')에 대한 속도 보다 클 수 있다. 예시적인 실시예에서 식각액은 전극 물질층(3700')을 식각하지 못하는 식각액 조성물을 포함할 수 있다. 따라서, 제2 식각 공정에 의해 전극 물질층(3700')은 식각되지 않고, 직경이 동일하게 유지될 수 있다. 상기 식각액의 제2 적층 구조물(3000')의 각 층에 대한 식각 속도 차이를 이용하여 제2 식각 공정의 공정 시간을 조절하여, 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되는 구조를 형성할 수 있다.
상기 제2 식각 공정을 통해 전극 물질층(3700')의 측면이 제2 반도체층(320)의 측면보다 돌출되어 전극 물질층(3700')의 하면(3700'BS)은 제2 반도체층(320)과 중첩하는 제1 영역(3700'BS1)과 제2 반도체층(320)과 중첩하지 않는 제2 영역(3700'BS2)을 포함할 수 있다. 즉, 전극 물질층(3700')의 측면이 제2 반도체층(320)의 측면보다 돌출되어 팁 부를 포함하는 언더컷(Under-cut) 형상을 포함할 수 있다. 상기 언더컷(Under-cut) 형상에 의해 전극 물질층(3700')이 제2 반도체층(320) 외측으로 돌출된 돌출 길이는 20nm 내지 120nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 상기 제2 식각 공정을 통해 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되고, 제2 반도체층(320) 및 활성층(330)의 측면에는 테이퍼 각도가 형성될 수 있다.
이어, 발광 소자 코어(300) 및 전극 물질층(3700')의 외면을 둘러싸는 절연피막(3800)을 형성한다.
도 8을 참조하면, 절연피막(3800)은 발광 소자 코어(300) 및 전극 물질층(3700')의 외면을 완전히 덮도록 형성될 수 있다. 구체적으로, 절연피막(3800)은 발광 소자 코어(300)의 측면 및 전극 물질층(3700')의 상면(3700'US), 측면(3700'SS) 및 제2 영역(3700'BS2)을 완전히 덮도록 형성될 수 있다. 절연피막(3800)은 하부 기판(1000)의 전면 상에 형성되어 발광 소자 코어(300)에 의해 노출되는 버퍼 물질층(1200) 상에도 형성될 수 있다.
절연피막(3800)은 발광 소자(ED)의 절연막(380)에 포함되는 절연 물질을 포함할 수 있다. 절연피막(3800)은 발광 소자 코어(300) 및 전극 물질층(3700')의 외면에 절연 물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(3800)은 원자층 증착법(Atomic layer deposition, ALD)으로 형성될 수 있다. 도면에는 절연피막(3800)이 단일막으로 형성된 것으로 도시하였으나, 이에 제한되지 않는다. 절연막(380)이 복수의 절연 물질층 포함하는 이중막을 포함하는 경우, 절연피막(3800)은 복수의 절연피막을 순착 적층하여 형성할 수 있다.
이어, 제3 식각 공정을 수행하여 절연피막(3800)의 일부를 제거한다.
도 8을 결부하여 도 9를 참조하면, 절연피막(3800)의 일부를 제거하는 제3 식각 공정을 수행하여 전극 물질층(3700')의 상면(3700'US) 및 측면(3700'SS)을 노출시킨다.
절연피막(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 제3 식각 공정을 통해 절연피막(3800)이 제거되어 전극층(370)의 상면(370US) 및 측면(370SS)이 노출되고, 발광 소자 코어(300)의 측면을 둘러싸는 절연피막(3800)은 제거되지 않을 수 있다.
제3 식각 공정이 에치백의 공정으로 수행되는 경우, 전극 물질층(3700')의 측면(3700'SS)이 제2 반도체층(320)의 측면보다 돌출되어 전극 물질층(3700')의 제2 영역(3700'BS2)의 하부에 형성된 절연피막(3800)은 전극 물질층(3700')의 팁 구조에 의해 보호되어 제거되지 않을 수 있다. 즉, 전극 물질층(3700')이 제2 반도체층(320)보다 돌출된 언더컷(Under-cut) 형상을 포함함으로써, 제2 반도체층(320)을 둘러싸는 절연막(380)이 제거되지 않도록 할 수 있다. 상기 제3 식각 공정을 통해 전극 물질층(3700')의 상면(3700'US)이 일부 식각되어 전극층(370)의 두께(d370)는 전극 물질층(3700')의 두께(d2700')보다 작을 수 있다. 다만 이에 제한되지 않는다.
이어, 도 10을 참조하면, 발광 소자(ED)를 하부 기판(1000)으로부터 분리한다. 발광 소자 코어(300), 전극층(370) 및 절연막(380)을 포함하는 구조물을 하부 기판(1000)으로부터 분리시킴으로써, 일 실시예에 따른 발광 소자(ED)를 제조할 수 있다. 발광 소자 코어(300), 전극층(370) 및 절연막(380)을 포함하는 구조물을 하부 기판(1000)에서 분리하는 방법을 특별히 제한되지 않는다. 발광 소자 코어(300), 전극층(370) 및 절연막(380)을 포함하는 구조물을 하부 기판(1000)으로부터 분리하는 공정은 물리적 분리 방법, 또는 화학적 분리 방법으로 수행될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명한 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 11은 다른 실시예에 따른 발광 소자의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 전극층(370)과 인접한 영역에서 절연막(380_1)의 두께가 영역별로 상이한 점이 도 2의 실시예와 차이점이다.
구체적으로, 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380_1)의 두께는 대체로 동일할 수 있다. 다만, 전극층(370)의 제2 영역(370BS2)과 인접한 영역에 배치된 절연막(380_1)은 상술한 절연피막(3800)을 제거하여 절연막(380_1)을 형성하는 제3 식각 공정에서 전극층(370)의 팁 부에 의해 보호되어 식각되지 않을 수 있다. 따라서, 본 실시예의 경우, 전극층(370)의 제2 영역(370BS2)의 인접 영역에서 절연막(380_1)의 외측면은 전극층(370)의 측면(370SS)과 나란하게 정렬될 수 있다.
도 12는 다른 실시예에 따른 발광 소자의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 소자(ED_2)는 전극층(370_1)의 상면(370US_1)에 표면 요철(또는 표면 거칠기)이 형성된 점이 도 2의 실시예와 차이점이다.
구체적으로, 전극층(370_1)의 상면(370US_1)은 표면 요철을 포함할 수 있다. 상기 표면 요철은 상술한 절연피막(3800)을 제거하여 절연막(380)을 형성하는 제3 식각 공정에서 형성될 수 있다. 예를 들어, 제3 식각 공정이 에치백 공정으로 수행되는 경우, 전극층(370_1)의 상면(370 US_1)도 같이 일부 식각되어 표면 요철을 포함할 수 있다.
도 13은 다른 실시예에 따른 발광 소자의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 소자(ED_3)는 절연막(380_3)이 전극층(370)의 측면 상에도 배치되는 점이 도 2의 실시예와 차이점이다.
구체적으로, 도 3을 결부하여 도 13을 참조하면, 절연막(380_3)은 전극층(370)의 제2 영역(370BS2) 상에 배치되고, 외측으로 연장되어 전극층(370)의 측면(370SS) 상에도 일부 배치될 수 있다. 다만, 절연막(380_3)은 전극층(370)의 측면(370SS) 상에 배치되되, 전극층(370)의 측면(370SS)의 적어도 일부를 노출할 수 있다. 상기 절연막(380_3)에 의해 노출되는 전극층(370)의 측면(370SS)은 전극층(370)의 상면(370US)과 인접 배치될 수 있다.
절연막(380_3)의 두께는 영역 별로 상이할 수 있다. 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380_3)의 두께는 전극층(370)의 측면(370SS) 상에 배치되는 절연막(380_3)의 두께와 상이할 수 있다. 구체적으로, 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380_3)의 두께는 전극층(370)의 측면(370SS) 상에 배치되는 절연막(380_3)의 두께보다 클 수 있다.
또한, 전극층(370)과 접촉하는 절연막(380_3)은 전극층(370)과 접촉하는 영역에 따라 그 두께가 상이할 수 있다. 예를 들어, 전극층(370)의 제2 영역(370BS2)과 접촉하는 제2 절연막(380_3)의 두께는 전극층(370)의 측면(370SS)과 접촉하는 제2 절연막(380_3)의 두께와 상이할 수 있다. 구체적으로, 전극층(370)의 제2 영역(370BS2)과 접촉하는 제2 절연막(380_3)의 두께는 전극층(370)의 측면(370SS)과 접촉하는 제2 절연막(380_3)의 두께보다 클 수 있다.
본 실시예의 경우, 전극층(370)의 제2 영역(370BS2)의 인접 영역에서 절연막(380_3)의 외측면은 전극층(370)의 측면(370SS)보다 외측으로 돌출될 수 있다.
발광 소자(ED_3)의 제조 공정에서 절연피막(3800, 도 8 참조)을 제거하는 제3 식각 공정의 공정 시간이 짧은 경우, 본 실시예에 따른 발광 소자(ED_3)가 형성될 수 있다. 이하, 도 8을 결부하여 도 14 및 도 15을 참조하여 도 13의 발광 소자(ED_3)의 제조 공정에 대하여 설명하기로 한다.
도 14 및 도 15는 도 13의 발광 소자의 제조 공정 중 일부를 나타낸 단면도들이다. 도 14 및 도 15는 발광 소자(ED_3)의 절연막(380_3)을 형성하기 위해 제3 식각 공정의 다른 예를 나타내는 단면도들이다.
도 7 및 도 8을 결부하여 도 14를 참조하면, 본 실시예에 따른 제3 식각 공정은 절연피막(3800)의 일부를 제거하여 전극 물질층(3700')의 상면(3700'US) 및 측면(3700'SS)의 일부를 노출시킨다. 상기 제3 식각 공정을 통해 전극 물질층(3700')의 상면(3700'US) 상에 배치된 절연피막(3800)은 완전히 제거되고, 전극 물질층(3700')의 측면(3700'SS) 상에 배치되는 절연피막(3800)은 일부만 제거될 수 있다. 상기 제3 식각 공정에 의해 제거되는 절연피막(3800)은 전극 물질층(3700')의 측면(3700'SS) 상에 배치되되, 상기 전극 물질층(3700')의 상면(3700'US)과 인접 배치된 절연피막(3800)을 포함할 수 있다.
절연피막(3800)을 부분적으로 제거하는 공정은 상술한 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 본 실시예의 제3 식각 공정의 공정 시간은 도 9에서 상술한 일 실시예에 따른 발광 소자(ED)의 제3 식각 공정의 공정 시간보다 짧을 수 있다. 따라서, 전극 물질층(3700')의 측면(3700'SS) 상에 배치되는 절연피막(3800)에 있어서, 하부에 배치되는 절연피막(3800)까지 완전히 제거되지 않아 절연피막(3800)이 전극 물질층(3700')의 측면(3700'SS) 상에 일부 잔존할 수 있다. 다만, 이 경우에도 전극 물질층(3700')의 측면(3700'SS) 상에 배치되는 절연피막(3800)의 일부가 식각되어, 도 14에 도시된 바와 같이 전극층(370)의 측면(370SS) 상에 배치되는 절연막(380_3)의 두께는 발광 소자 코어(300)의 측면 상에 배치되는 절연막(380_3)의 두께보다 작을 수 있다.
다만, 이에 제한되지 않고, 몇몇 실시예에서, 제3 식각 공정의 공정 시간은 도 9에서 상술한 일 실시예에 따른 발광 소자(ED)의 제3 식각 공정의 공정 시간과 동일하되, 별도의 마스크를 이용하여 절연피막(3800)이 전극 물질층(3700')의 측면(3700'SS) 상에 일부 잔존하도록 할 수도 있다.
이어, 도 15를 참조하면, 발광 소자(ED_3)를 하부 기판(1000)으로부터 분리한다. 발광 소자(ED_3)를 하부 기판(1000)으로부터 분리하는 공정에 대한 상세한 설명은 도 10을 참조하여 상술한 설명으로 대체하여 생략하기로 한다.
도 16은 다른 실시예에 따른 발광 소자의 단면도이다.
도 16을 참조하면, 본 실시예에 따른 발광 소자(ED_4)는 절연막(380_4)이 전극층(370)의 측면을 완전이 덮도록 배치되는 점이 도 13의 실시예와 차이점이다.
구체적으로, 도 16을 참조하면, 절연막(380_4)은 전극층(370)의 제2 영역(370BS2) 상에 배치되고, 외측으로 연장되어 전극층(370)의 측면(370SS) 상을 완전히 덮도록 배치될 수 있다. 절연막(380_4)은 전극층(370)의 측면(370SS)을 완전히 덮도록 배치될 수 있다.
도 17은 일 실시예에 따른 표시 장치의 평면도이다.
도 17을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일측, "좌측"는 제1 방향(DR1) 타측, "상측"은 제2 방향(DR2) 일측, "하측"은 제2 방향(DR2) 타측을 나타낸다.
표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프(Stripe) 타입 또는 펜타일(PenTile) 타입으로 교대 배열될 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 18은 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다. 도 19는 도 18의 Qa-Qa' 선, Qb-Qb' 선 및 Qc-Qc' 선을 따라 자른 단면도이다.
도 18을 참조하면, 각 화소(PX)는 복수의 서브 화소(SPX: SPX1, SPX2, SPX3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPX1, SPX2, SPX3)는 동일한 색의 광을 발광할 수도 있다. 도 18에서는 각 화소(PX)가 3개의 서브 화소(SPX1, SPX2, SPX3)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 각 화소(PX)는 더 많은 수의 서브 화소(SPX)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPX)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 서브 화소(SPX)는 비발광 영역에 배치된 절단부 영역(CBA)을 더 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하여 배치된 서브 화소(SPX)의 발광 영역(EMA) 사이에 배치될 수 있다.
일 화소(PX)에 포함된 각 서브 화소(SPX)의 발광 영역(EMA)은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 마찬가지로, 절단부 영역(CBA)은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 발광 영역(EMA) 및 절단부 영역(CBA)은 각각 제1 방향(DR1)을 따라 서로 이격되어 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다.
절단부 영역(CBA)은 제2 방향(DR2)을 따라 서로 이웃하는 각 서브 화소(SPX)에 포함되는 전극(21, 22)이 서로 분리되는 영역일 수 있다. 절단부 영역(CBA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 또한, 절단부 영역(CBA)에는 각 서브 화소(SPX) 마다 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(SPX)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리될 수 있다.
도 19를 참조하면, 표시 장치(10)는 회로 소자층(CCL) 및 회로 소자층(CCL) 상에 배치된 발광 소자층을 포함할 수 있다. 회로 소자층(CCL)은 기판(11), 기판(11) 상에 배치된 버퍼층(12), 하부 금속층(BML), 활성 물질층(ACT), 복수의 도전층, 복수의 절연막 및 비아층(19) 등을 포함할 수 있다. 발광 소자층은 회로 소자층(CCL)의 비아층(19) 상에 배치되며, 전극(21, 22), 내부 뱅크(IBK), 발광 소자(ED), 복수의 절연층(51, 52, 53, 54) 및 외부 뱅크(OBK) 등을 포함할 수 있다.
기판(11)은 절연 기판일 수 있다. 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(11)은 리지드(rigid) 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
하부 금속층(BML)은 기판(11) 상에 배치될 수 있다. 하부 금속층(BML)은 외광으로부터 반도체층의 활성 물질층(ACT)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(BML)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
하부 금속층(BML)은 패턴화된 형상을 갖는다. 하부 금속층(BML)은 하부에서 적어도 표시 장치(10)의 트랜지스터(TR)의 활성 물질층(ACT)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 활성 물질층(ACT) 전체를 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(12)은 하부 금속층(BML) 상에 배치될 수 있다. 버퍼층(12)은 하부 금속층(BML)이 배치된 기판(11)의 전면을 덮도록 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 트랜지스터(TR)를 보호하는 역할을 할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치될 수 있다. 반도체층은 트랜지스터(TR)의 활성 물질층(ACT)을 포함할 수 있다. 활성 물질층(ACT)은 하부 금속층(BML)과 중첩하여 배치될 수 있다.
반도체층은 다결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층이 다결정 실리콘을 포함하는 경우, 반도체층은 비정질 실리콘을 결정화하여 형성될 수 있다. 다른 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(13)은 활성 물질층(ACT) 상에 배치될 수 있다. 게이트 절연막(13)은 활성 물질층(ACT)이 배치된 버퍼층(12) 상에 배치될 수 있다. 게이트 절연막(13)은 트랜지스터(TR)의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
게이트 도전층(14)은 게이트 절연막(13) 상에 배치될 수 있다. 게이트 도전층(14)은 트랜지스터(TR)의 게이트 전극(GE) 및 스토리지 커패시터의 제1 용량 전극(CSE)을 포함할 수 있다.
게이트 전극(GE)은 활성 물질층(ACT)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE)은 후술하는 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE)은 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)로 중첩하도록 배치되어 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 몇몇 실시예에서, 제1 용량 전극(CSE)과 게이트 전극(GE)은 하나의 층으로 일체화될 수 있다. 상기 일체화된 층의 일부 영역은 게이트 전극(GE)을 포함하고, 다른 일부 영역은 제1 용량 전극(CSE)을 포함할 수 있다.
게이트 도전층(14)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
층간 절연막(15)은 게이트 도전층(14) 상에 배치된다. 층간 절연막(15)은 게이트 도전층(14)이 형성된 게이트 절연막(13) 상에 배치될 수 있다. 층간 절연막(15)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 데이터 도전층(16)은 층간 절연막(15) 상에 배치된다. 제1 데이터 도전층(16)은 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 제2 소스/드레인 전극(SD2), 및 데이터 라인(DTL)을 포함할 수 있다.
제1 및 제2 소스/드레인 전극(SD1, SD2)은 각각 층간 절연막(15) 및 게이트 절연막(13)을 관통하는 컨택홀을 통해 활성 물질층(ACT)의 양 단부 영역(예컨대, 활성 물질층(ACT)의 도핑 영역)과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)은 층간 절연막(15), 게이트 절연막(13) 및 버퍼층(12)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결될 수 있다.
제1 데이터 도전층(16)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(17)은 제1 데이터 도전층(16) 상에 배치된다. 패시베이션층(17)은 제1 데이터 도전층(16)을 덮어 보호하는 역할을 한다. 패시베이션층(17)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 데이터 도전층(18)은 패시베이션층(17) 상에 배치된다. 제2 데이터 도전층(18)은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 배선(VL1)에는 고전위 전압(또는, 제1 전원 전압)이 공급되고, 제2 전압 배선(VL2)에는 제1 전압 배선(VL1)에 공급되는 고전위 전위(제1 전원 전압)보다 낮은 저전위 전압(또는, 제2 전원 전압)이 공급될 수 있다. 제2 전압 배선(VL2)은 저전위 전압(제2 전원 전압)을 제2 전극(22)에 공급하도록 제2 전극(22)에 전기적으로 연결될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 패시베이션층(17)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 컨택홀(CT1)을 통해 제1 전극(21)과 전기적으로 연결되어, 제1 전압 배선(VL1)으로부터 인가된 제1 전원 전압을 제1 전극(21)으로 전달할 수 있다.
제2 데이터 도전층(18)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(19)은 제2 데이터 도전층(18) 상에 배치된다. 비아층(19)은 제2 데이터 도전층(18)이 배치된 패시베이션층(17) 상에 배치될 수 있다. 비아층(19)은 표면 평탄화하는 역할을 할 수 있다. 비아층(19)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
이하, 도 18을 결부하여 도 19를 참조하여 비아층(19) 상에 배치된 발광 소자층의 구조에 대하여 상세히 설명하기로 한다.
내부 뱅크(IBK)는 비아층(19) 상에 배치될 수 있다. 내부 뱅크(IBK)는 평면도상 각 서브 화소(SPX) 내에서 제2 방향(DR2)으로 연장되는 형상을 포함할 수 있다. 내부 뱅크(IBK)는 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPX)로 연장되지 않도록 제2 방향(DR2)으로 인접한 서브 화소(SPX)의 경계에서 이격되어 종지할 수 있다.
각 서브 화소(SPX)에 포함된 내부 뱅크(IBK)는 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)를 포함할 수 있다.
제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)는 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 제1 내부 뱅크(IBK1)와 제2 내부 뱅크(IBK2)가 서로 이격 배치되어 형성된 이격 공간은 복수의 발광 소자(ED)가 배치되는 영역을 제공할 수 있다. 도면에서는 각 서브 화소(SPX)가 2개의 내부 뱅크(예컨대, 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2))를 포함하도록 도시하고 있으나, 이에 제한되지 않는다. 각 서브 화소(SPX)에 포함되는 내부 뱅크(IBK)는 후술하는 전극(21, 22)의 형상 또는 배치에 따라 더 많은 수를 포함할 수도 있다.
내부 뱅크(IBK: IBK1, IBK2)는 비아층(19) 상에 직접 배치될 수 있다. 내부 뱅크(IBK)는 비아층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 내부 뱅크(IBK)의 돌출된 부분은 경사진 측면을 가질 수 있다. 내부 뱅크(IBK)가 경사진 측면을 포함함으로써, 내부 뱅크(IBK)는 발광 소자(ED)에서 방출되어 내부 뱅크(IBK)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 즉, 내부 뱅크(IBK)는 상술한 바와 같이, 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 할 수도 있다. 도면에서는 내부 뱅크(IBK)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 내부 뱅크(IBK)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 내부 뱅크(IBK)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극(21, 22)은 내부 뱅크(IBK) 및 내부 뱅크(IBK)가 노출하는 비아층(19) 상에 배치될 수 있다. 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다.
제1 전극(21) 및 제2 전극(22)은 각각 평면도상 제2 방향(DR2)으로 연장되는 형상을 포함할 수 있다. 제1 전극(21)과 제2 전극(22)은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 전극(21) 및 제2 전극(22)의 평면 형상은 실질적으로 각각 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)의 평면 형상과 유사한 형상을 갖되 면적은 클 수 있다.
제1 전극(21)은 제1 방향(DR1)으로 연장된 외부 뱅크(OBK)의 일부 영역과 중첩하도록 평면도상 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(21)은 비아층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(21)은 제1 도전 패턴(CDP)을 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다.
제2 전극(22)은 제1 방향(DR1)으로 연장된 외부 뱅크(OBK)의 일부 영역과 중첩하도록 평면도상 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(22)은 비아층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
도면에는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 외부 뱅크(OBK)와 중첩 배치되도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 외부 뱅크(OBK)와 중첩하지 않고, 외부 뱅크(OBK)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
제2 방향(DR2)으로 이웃하는 서브 화소(SPX)의 발광 영역(EMA) 사이에는 절단부 영역(CBA)이 위치할 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 서브 화소(SPX) 내의 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)에 포함된 다른 전극(21, 22)과 서로 분리될 수 있다. 제1 전극(21)과 제2 전극(22)의 이와 같은 형상은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 배치하는 공정 후에 절단부 영역(CBA)에서 각 전극(21, 22)을 단선하는 공정을 통해 형성될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)로 연장되어 일체화되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
각 서브 화소(SPX) 마다 배치된 제1 전극(21)과 제2 전극(22)의 형상 및 배치는 제1 전극(21)과 제2 전극(22)의 적어도 일부 영역이 서로 이격 대향하여 배치됨으로써 발광 소자(ED)가 배치될 공간이 형성된다면 특별히 제한되지 않는다. 도 18 및 도 19에는 각 서브 화소(SPX)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(SPX)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(SPX)에 배치된 제1 전극(21)과 제2 전극(22)의 평면 형상은 일 방향으로 연장된 형상에 제한되지 않고, 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21)은 제1 내부 뱅크(IBK1)의 외면을 덮도록 제1 내부 뱅크(IBK1) 상에 배치될 수 있다. 제1 전극(21)은 제1 내부 뱅크(IBK1)의 측면에서 외측으로 연장되어 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)에 의해 노출되는 비아층(19)의 상면에도 일부 배치될 수 있다.
제2 전극(22)은 제2 내부 뱅크(IBK2)의 외면을 덮도록 제2 내부 뱅크(IBK2) 상에 배치될 수 있다. 제2 전극(22)은 제2 내부 뱅크(IBK2)의 측면에서 외측으로 연장되어 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)에 의해 노출되는 비아층(19)의 상면에도 일부 배치될 수 있다. 제1 전극(21) 및 제2 전극(22)은 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2) 사이의 영역에서 비아층(19)의 적어도 일부를 노출하도록 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다.
제1 및 제2 전극(21, 22)은 각각 발광 소자(ED)들과 전기적으로 연결되고, 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 제1 및 제2 전극(21, 22)은 후술하는 제1 및 제2 접촉 전극(41, 42)을 통해 제1 전극(21)과 제2 전극(22) 사이에 배치되는 발광 소자(ED)와 전기적으로 연결되고, 제1 및 제2 전극(21, 22)들로 인가된 전기 신호를 제1 및 제2 접촉 전극(41, 42)을 통해 발광 소자(ED)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(ED)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(ED)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
각 전극(21, 22)은 발광 소자(ED)를 정렬하기 위해 서브 화소(SPX) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(ED)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 예시적인 실시예에서, 표시 장치(10)의 발광 소자(ED)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(ED)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전기장을 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전극(21, 22) 상에 생성된 전계에 의해 유전 영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
각 전극(21, 22)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(21, 22)은 발광 소자(ED)에서 방출되어 각 내부 뱅크(IBK: IBK1, IBK2)의 측면으로 진행하는 광을 각 서브 화소(SPX)에서 표시 방향으로 진행하도록 반사시킬 수 있다. 이에 제한되지 않고, 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
전극(21, 22) 상에는 제1 절연층(51)이 배치될 수 있다. 제1 절연층(51)은 비아층(19), 제1 전극(21) 및 제2 전극(22) 상에 배치되되, 제1 전극(21) 및 제2 전극(22)의 적어도 일부를 노출하도록 배치된다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이의 영역을 포함하여 비아층(19) 상에 전면적으로 형성되되, 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)와 중첩하는 제1 전극(21) 및 제2 전극(22)의 일부를 노출하도록 배치될 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(51)은 하부에 배치되는 부재(예컨대, 제1 전극(21) 및/또는 제2 전극(22))가 형성하는 단차에 의해 상면의 일부가 함몰되도록 형성될 수 있다. 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22) 사이에서 단차가 형성되어 일부가 함몰된 제1 절연층(51)의 상면과 발광 소자(ED) 사이에는 빈 공간이 형성될 수 있다. 제1 절연층(51)과 발광 소자(ED) 사이의 상기 빈 공간에는 후술하는 제2 절연층(52)을 이루는 재료가 채워질 수도 있다. 다만, 이에 제한되지 않고 제1 전극(21)과 제2 전극(22) 사이에서 제1 절연층(51)은 단차가 형성되지 않을 수도 있다. 예를 들어, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 발광 소자(ED)가 배치되도록 평탄한 상면을 포함할 수도 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(51) 상에는 외부 뱅크(OBK)가 배치될 수 있다. 외부 뱅크(OBK)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DA) 전면에서 격자형 패턴으로 배치될 수 있다. 외부 뱅크(OBK)는 각 서브 화소(SPX)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPX)들을 구분할 수 있다.
일 실시예에 따르면 외부 뱅크(OBK)는 내부 뱅크(IBK)보다 더 큰 높이를 갖도록 형성될 수 있다. 외부 뱅크(OBK)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPX)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 외부 뱅크(OBK)는 서로 다른 서브 화소(SPX)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다.
외부 뱅크(OBK)는 서브 화소(SPX)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 외부 뱅크(OBK)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 각 전극(21, 22)은 절단부 영역(CBA)과 발광 영역(EMA) 사이에 배치된 외부 뱅크(OBK)와 중첩되고, 상기 중첩된 부분에 컨택홀(CT1, CT2)들이 형성될 수 있다.
외부 뱅크(OBK)는 내부 뱅크(IBK)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 각 전극(21, 22) 사이에서 제1 절연층(51) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 복수의 발광 소자(ED)들은 평면도상 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)들이 이격되는 간격은 특별히 제한되지 않는다. 또한, 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
상술한 바와 같이, 발광 소자(ED)는 활성층(330)을 포함하여 특정 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(ED)들을 포함할 수 있다. 이에 따라 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 각각 출사될 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPX)에 포함된 발광 소자(ED)는 동일한 물질을 포함하는 활성층(330)을 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
제2 절연층(52)은 제1 전극(21)과 제2 전극(22) 사이에 배치된 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(52)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(52)은 발광 소자(ED) 상에 배치되되, 발광 소자(ED)의 일 단부 및 타 단부를 노출할 수 있다.
제2 절연층(52) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 전극(21)과 제2 전극(22) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(52)은 각 서브 화소(SPX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 도면에는 도시하지 않았으나, 상술한 바와 같이 제2 절연층(52)을 이루는 물질은 제1 전극(21)과 제2 전극(22) 사이에 배치되며, 함몰되어 형성된 제1 절연층(51)과 발광 소자(ED) 사이의 빈 공간에 채워질 수도 있다.
제2 절연층(52)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시키는 기능을 역할을 할 수 있다.
접촉 전극(41, 42)은 제2 절연층(52) 상에 배치될 수 있다. 접촉 전극(41, 42)은 제1 접촉 전극(41) 및 제2 접촉 전극(42)을 포함할 수 있다.
제1 및 제2 접촉 전극(41, 42)은 평면상 일 방향으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 접촉 전극(41) 및 제2 접촉 전극(42)은 각 서브 화소(SPX)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
제1 접촉 전극(41)은 제1 전극(21) 상에 배치될 수 있다. 제1 접촉 전극(41)은 제1 절연층(51)이 노출하는 제1 전극(21)과 접촉할 수 있다. 제1 접촉 전극(41)은 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(41)은 발광 소자(ED)의 일 단부 및 제1 전극(21)과 접촉함으로써, 발광 소자(ED)와 제1 전극(21)을 전기적으로 연결하는 역할을 할 수 있다. 제1 접촉 전극(41)은 발광 소자(ED)의 일 단부에서 제2 절연층(52) 측으로 연장되어 제2 절연층(52)의 일부 영역 상에도 배치될 수 있다.
제2 절연층(52)에 의해 노출된 발광 소자(ED)의 일 단부는 제1 접촉 전극(41)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(42)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
제3 절연층(53)은 제1 접촉 전극(41) 상에 배치된다. 제3 절연층(53)은 제1 접촉 전극(41)과 제2 접촉 전극(42)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(53)은 제1 접촉 전극(41)을 덮도록 배치되되, 발광 소자(ED)가 제2 접촉 전극(42)과 접촉할 수 있도록 발광 소자(ED)의 타 단부 상에는 배치되지 않을 수 있다.
제2 접촉 전극(42)은 제2 전극(22) 상에 배치될 수 있다. 제2 접촉 전극(42)은 제1 절연층(51)이 노출하는 제2 전극(22)과 접촉할 수 있다. 제2 접촉 전극(42)은 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(42)은 발광 소자(ED)의 타 단부 및 제2 전극(22)과 접촉함으로써, 발광 소자(ED)와 제2 전극(22)을 전기적으로 연결하는 역할을 할 수 있다. 제2 접촉 전극(42)은 발광 소자(ED)의 타 단부에서 제2 절연층(52) 및 제3 절연층(53) 측으로 연장되어 제2 절연층(52) 및 제3 절연층(53)의 일부 영역 상에도 배치될 수 있다.
제1 및 제2 접촉 전극(41, 42)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(41, 42)은 투명성 전도성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제4 절연층(54)은 기판(11) 상에 전면적으로 배치될 수 있다. 제4 절연층(54)은 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화알루미늄(AlOx), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 20은 도 19의 Q 부분의 일 예를 나타낸 확대도이다.
이하, 도 20을 참조하여, 제1 절연층(51), 제1 접촉 전극(41), 제2 접촉 전극(42) 및 발광 소자(ED)의 배치 관계에 대하여 상세히 설명하기로 한다.
도 2 및 도 19를 결부하여 도 20을 참조하면, 발광 소자(ED)는 일 단부 및 타 단부를 포함할 수 있다. 발광 소자(ED)의 일 단부는 제2 반도체층(320)이 위치하는 측의 단부이고, 발광 소자(ED)의 타 단부는 제1 반도체층(310)이 위치하는 측의 단부일 수 있다.
발광 소자(ED)의 절연막(380) 상에는 제2 절연층(52)이 배치될 수 있다. 제1 접촉 전극(41) 및 제2 접촉 전극(42)은 제2 절연층(52)이 노출하는 발광 소자(ED)의 일 단부 및 타 단부와 접촉할 수 있다.
발광 소자(ED)의 일 단부는 제1 접촉 전극(41)과 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(41)과 접촉하여 제1 전극(21)과 전기적으로 연결될 수 있다. 발광 소자(ED)의 타 단부는 제2 접촉 전극(42)과 접촉할 수 있다. 발광 소자(ED)의 타 단부는 제2 접촉 전극(42)과 접촉하여 제2 전극(22)과 전기적으로 연결될 수 있다.
제1 접촉 전극(41)은 발광 소자(ED)의 전극층(370) 및 절연막(380)과 접촉할 수 있다. 구체적으로, 제1 접촉 전극(41)은 전극층(370)의 상면(370US) 및 측면(370SS)과 접촉할 수 있다. 제1 접촉 전극(41)은 제2 반도체층(320) 및 활성층(330)을 둘러싸는 절연막(380)의 일부와 접촉할 수 있다. 제1 접촉 전극(41)은 제2 반도체층(320) 및 활성층(330)과 접촉하지 않을 수 있다.
제2 접촉 전극(42)은 발광 소자(ED)의 제1 반도체층(310) 및 절연막(380)과 접촉할 수 있다. 구체적으로, 제2 접촉 전극(42)은 제1 반도체층(310)의 하면과 접촉할 수 있다. 제2 접촉 전극(42)은 제1 반도체층(310)을 둘러싸는 절연막(380)의 일부와 접촉할 수 있다.
한편, 발광 소자(ED)의 일 단부와 제1 접촉 전극(41)이 접촉하는 접촉 면적은 발광 소자(ED)의 타 단부와 제2 접촉 전극(42)이 접촉하는 접촉 면적과 상이할 수 있다. 예를 들어, 전극층(370)이 배치되는 측의 발광 소자(ED)의 일 단부와 제1 접촉 전극(41) 사이의 접촉 면적은 제1 반도체층(310)이 배치되는 측의 발광 소자(ED)의 타 단부와 제2 접촉 전극(42) 사이의 접촉 면적보다 클 수 있다.
본 실시예에 따른 발광 소자(ED)를 포함하는 표시 장치(10)에 있어서, 발광 소자(ED)의 절연막(380)이 전극층(370)의 측면(370SS)의 적어도 일부를 노출함에 따라, 제1 접촉 전극(41)은 전극층(370)의 상면(370US) 뿐만 아니라 전극층(370)의 측면(370SS)까지도 접촉하여, 제1 접촉 전극(41)과 접촉하는 전극층(370)의 접촉 면적이 증가할 수 있다. 또한, 발광 소자(ED)의 전극층(370)의 직경이 발광 소자 코어(300)의 직경보다 크게 형성됨에 따라, 제1 접촉 전극(41)과 접촉하는 전극층(370)의 접촉 면적이 증가할 수 있다. 따라서, 발광 소자(ED)와 접촉 전극(41, 42) 사이의 접촉 면적이 증가함에 따라, 이들 사이의 접촉 불량률이 감소될 수 있다.
도 21은 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
도 21을 참조하면, 본 실시예는 제3 절연층(53)이 생략되는 점이 도 20의 실시예와 차이점이다.
구체적으로, 제1 접촉 전극(41) 및 제2 접촉 전극(42)은 제2 절연층(52) 상에 직접 배치될 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)은 제2 절연층(52) 상에서 서로 이격되어 제2 절연층(520의 일부를 노출할 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)에 의해 노출된 제2 절연층(52)은 상기 노출된 영역에서 제4 절연층(54)과 접촉할 수 있다.
본 실시예에서, 표시 장치(10)는 제3 절연층(53)이 생략되더라도 제2 절연층(52)이 유기 절연 물질을 포함하여 발광 소자(ED)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 접촉 전극(41)과 제2 접촉 전극(42)은 하나의 마스크 공정에 의해 패터닝되어 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(41)과 제2 접촉 전극(42)을 형성하기 위해 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다. 본 실시예는 제3 절연층(53)이 생략된 점을 제외하고는 도 20의 실시예와 동일한 바, 중복되는 설명은 생략하기로 한다.
도 22는 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
도 22는 표시 장치(10)에 포함된 발광 소자(ED_5)에 있어서, 발광 소자(ED_5)의 절연막(380_5)의 일부가 식각된 것을 도시하고 있다.
도 22를 참조하면, 표시 장치(10)의 제조 공정 중, 제2 절연층(52) 및/또는 제3 절연층(53)을 형성하는 공정에서 발광 소자(ED_5)의 절연막(380_5)의 일부도 부분적으로 식각될 수 있다. 따라서, 절연막(380_5)은 인접 배치된 부재들의 상대적인 배치에 따라 서로 다른 두께를 가질 수 있다.
제2 절연층(52)과 중첩하는 절연막(380_5)의 두께(d1)는 제2 절연층(52)과 중첩하지 않는 절연막(380_5)의 두께(d2)보다 클 수 있다. 제2 절연층(52)이 중첩된 절연막(380_5)은 제조 공정 중 식각되지 않으므로, 제2 절연층(52)과 중첩된 절연막(380_5)의 두께(d1)는 제2 절연층(52)과 중첩되지 않는 절연막(380_5)의 두께(d2)보다 클 수 있다.
한편, 절연막(380_5)의 일부가 식각됨에 따라, 전극층(370)의 제2 영역(370BS2)은 절연막(380_5)과 접촉하지 않는 제3 영역(370BS3)을 더 포함할 수 있다. 전극층(370)의 제3 영역(370BS3)은 발광 소자(ED_5)의 제조 공정 중에는 형성되지 않으나, 표시 장치(10)의 제조 공정 중 제2 절연층(52) 및/또는 제3 절연층(53)을 형성하는 공정에서 절연막(380_5)의 일부가 식각됨에 따라 형성될 수 있다. 구체적으로, 제2 영역(370BS2)에 배치된 절연막(380_5) 중 일부가 제2 절연층(52) 및/또는 제3 절연층(53)을 형성하는 공정에서 식각되어 전극층(370)의 하면(370BS)의 일부를 노출하여 제3 영역(370BS3)이 형성될 수 있다. 따라서, 본 실시예의 경우, 제1 접촉 전극(41)은 전극층(370)의 상면(370US), 측면(370SS)의 일부 및 제3 영역(370BS3) 상에 배치될 수 있다. 구체적으로, 제1 접촉 전극(41)은 전극층(370)의 상면(370US), 측면(370SS)의 일부 및 제3 영역(370BS3)과 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (27)

  1. 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어;
    상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층; 및
    상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하되,
    상기 전극층의 측면은 상기 제2 반도체층의 측면보다 외측으로 돌출된 발광 소자.
  2. 제1 항에 있어서,
    상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고,
    상기 절연막은 상기 제2 영역 상에 배치되는 발광 소자.
  3. 제2 항에 있어서,
    상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출하는 발광 소자.
  4. 제3 항에 있어서,
    상기 절연막은 상기 전극층의 측면 상에는 배치되지 않는 발광 소자.
  5. 제4 항에 있어서,
    상기 전극층의 일면에서 상기 절연막의 외면의 직경은 상기 전극층의 일면의 직경과 동일한 발광 소자.
  6. 제2 항에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸도록 배치되는 발광 소자.
  7. 제6 항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역의 면적보다 큰 발광 소자.
  8. 제2 항에 있어서,
    상기 제2 영역의 인접 영역에서 상기 절연막의 외측면은 상기 전극층의 측면과 나란하게 정렬되는 발광 소자.
  9. 제1 항에 있어서,
    상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 큰 발광 소자.
  10. 제9 항에 있어서,
    상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소하는 발광 소자.
  11. 제10 항에 있어서,
    상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소하는 발광 소자.
  12. 제11 항에 있어서,
    상기 제1 반도체층의 최대 직경은 상기 활성층의 최소 직경보다 작거나 같은 발광 소자.
  13. 제3 항에 있어서,
    상기 제2 영역 상에 배치되는 상기 절연막의 제1 두께는 상기 전극층의 측면 상에 배치되는 상기 절연막의 제2 두께와 상이한 발광 소자.
  14. 제13 항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 큰 발광 소자.
  15. 제1 항에 있어서,
    상기 절연막의 두께의 범위는 20nm 내지 100nm이고,
    상기 전극층의 측면이 상기 절연막의 두께 방향으로 상기 제2 반도체층보다 돌출되는 돌출 길이의 범위는 20nm 내지 120nm인 발광 소자.
  16. 기판 상에 발광 소자 코어 및 상기 발광 소자 코어 상에 배치된 전극층을 형성하는 단계; 및
    상기 발광 소자 코어의 측면을 둘러싸는 절연막을 형성하는 단계를 포함하되,
    상기 발광 소자 코어 및 상기 전극층을 형성하는 단계는 상기 전극층의 측면을 상기 발광 소자 코어의 측면보다 외측으로 돌출시키는 단계를 포함하는 발광 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 발광 소자 코어는,
    상기 기판 상에 배치된 제1 반도체층,
    상기 제1 반도체층과 상기 전극층 사이에 배치된 제2 반도체층, 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고,
    상기 절연막은 상기 제2 영역 상에 배치되는 발광 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출하는 발광 소자의 제조 방법.
  19. 제17 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 발광 소자 코어 및 상기 전극층의 외면을 덮는 절연피막을 형성하는 단계, 및
    상기 절연피막의 일부를 제거하여 상기 전극층의 일면의 반대면인 타면과 상기 전극층의 측면의 적어도 일부를 노출시키는 단계를 포함하는 발광 소자의 제조 방법.
  20. 제17 항에 있어서,
    상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 큰 발광 소자의 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소하고,
    상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소하는 발광 소자의 제조 방법.
  22. 기판;
    상기 기판 상에 배치된 제1 전극;
    상기 기판 상에 배치되며, 상기 제1 전극과 이격된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되는 발광 소자를 포함하되,
    상기 발광 소자는,
    제1 반도체층 상기 제1 반도체층 상에 배치된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어,
    상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및
    상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하고,
    상기 전극층의 측면은 상기 제2 반도체층의 측면보다 돌출된 표시 장치.
  23. 제22 항에 있어서,
    상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고,
    상기 절연막은 상기 제2 영역 상에 배치되는 표시 장치.
  24. 제23 항에 있어서,
    상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출하는 표시 장치.
  25. 제23 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일 단부 상에 배치되는 제1 접촉 전극; 및
    상기 제2 전극 및 상기 발광 소자의 타 단부 상에 배치되는 제2 접촉 전극을 더 포함하되,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 서로 전기적으로 절연되는 표시 장치.
  26. 제25 항에 있어서,
    상기 제1 접촉 전극은 상기 전극층의 일면의 반대면인 타면 및 상기 전극층의 측면의 일부 상에 배치되는 표시 장치.
  27. 제26 항에 있어서,
    상기 제2 영역은 상기 절연막과 중첩하지 않는 제3 영역을 포함하고,
    상기 제1 접촉 전극은 상기 제3 영역 상에 더 배치되는 표시 장치.
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