KR20210152086A - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 표시 장치 Download PDF

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김동욱
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Abstract

발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하되, 상기 전극층의 측면은 상기 제2 반도체층의 측면보다 외측으로 돌출된다.

Description

발광 소자, 이의 제조 방법 및 표시 장치{Light emitting element, method for fabricating the same and display device}
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 복수의 반도체층 및 활성층을 노출하지 않도록 절연막이 둘러싸도록 배치함으로써 신뢰성이 향상된 발광 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 제1 반도체층의 최대 직경을 활성층의 최소 직경보다 작거나 같도록 형성함으로써 무게가 감소된 발광 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 발광 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하되, 상기 전극층의 측면은 상기 제2 반도체층의 측면보다 외측으로 돌출된다.
상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고, 상기 절연막은 상기 제2 영역 상에 배치될 수 있다.
상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출할 수 있다.
상기 절연막은 상기 전극층의 측면 상에는 배치되지 않을 수 있다.
상기 전극층의 일면에서 상기 절연막의 외면의 직경은 상기 전극층의 일면의 직경과 동일할 수 있다.
상기 제2 영역은 상기 제1 영역을 둘러싸도록 배치될 수 있다.
상기 제1 영역의 면적은 상기 제2 영역의 면적보다 클 수 있다.
상기 제2 영역의 인접 영역에서 상기 절연막의 외측면은 상기 전극층의 측면과 나란하게 정렬될 수 있다.
상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 클 수 있다.
상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소할 수 있다.
상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소할 수 있다.
상기 제1 반도체층의 최대 직경은 상기 활성층의 최소 직경보다 작거나 같을 수 있다.
상기 제2 영역 상에 배치되는 상기 절연막의 제1 두께는 상기 전극층의 측면 상에 배치되는 상기 절연막의 제2 두께와 상이할 수 있다.
상기 제1 두께는 상기 제2 두께보다 클 수 있다.
상기 절연막의 두께의 범위는 20nm 내지 100nm이고, 상기 전극층의 측면이 상기 절연막의 두께 방향으로 상기 제2 반도체층보다 돌출되는 돌출 길이의 범위는 20nm 내지 120nm일 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 기판 상에 발광 소자 코어 및 상기 발광 소자 코어 상에 배치된 전극층을 형성하는 단계, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 형성하는 단계를 포함하되, 상기 발광 소자 코어 및 상기 전극층을 형성하는 단계는 상기 전극층의 측면을 상기 발광 소자 코어의 측면보다 외측으로 돌출시키는 단계를 포함한다.
상기 발광 소자 코어는, 상기 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층과 상기 전극층 사이에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고, 상기 절연막은 상기 제2 영역 상에 배치될 수 있다.
상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출할 수 있다.
상기 절연막을 형성하는 단계는, 상기 발광 소자 코어 및 상기 전극층의 외면을 덮는 절연피막을 형성하는 단계, 및 상기 절연피막의 일부를 제거하여 상기 전극층의 일면의 반대면인 타면과 상기 전극층의 측면의 적어도 일부를 노출시키는 단계를 포함할 수 있다.
상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 클 수 있다.
상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소하고, 상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소할 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 전극, 상기 기판 상에 배치되며, 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되는 발광 소자를 포함하되, 상기 발광 소자는, 제1 반도체층 상기 제1 반도체층 상에 배치된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및 상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하고, 상기 전극층의 측면은 상기 제2 반도체층의 측면보다 돌출될 수 있다.
상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고, 상기 절연막은 상기 제2 영역 상에 배치될 수 있다.
상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출할 수 있다.
상기 제1 전극 및 상기 발광 소자의 일 단부 상에 배치되는 제1 접촉 전극; 및 상기 제2 전극 및 상기 발광 소자의 타 단부 상에 배치되는 제2 접촉 전극을 더 포함하되, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 서로 전기적으로 절연될 수 있다.
상기 제1 접촉 전극은 상기 전극층의 일면의 반대면인 타면 및 상기 전극층의 측면의 일부 상에 배치될 수 있다.
상기 제2 영역은 상기 절연막과 중첩하지 않는 제3 영역을 포함하고, 상기 제1 접촉 전극은 상기 제3 영역 상에 더 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자에 의하면 전극층의 측면을 제2 반도체층의 측면보다 외측으로 돌출되도록 형성됨으로써, 전극층이 제2 반도체층으로부터 돌출된 팁 부를 포함하는 언더컷(Under-cut) 형상을 가질 수 있다. 따라서, 상기 언더컷(Under-cut) 형상에 의해 절연막을 형성하는 공정에서 전극층의 팁 부의 하부에 배치되는 절연피막이 전극층에 의해 보호되어 제거되지 않을 수 있다. 따라서, 발광 소자 코어를 둘러싸는 절연막이 발광 소자 코어의 측면을 노출함이 없이 완전히 둘러싸도록 형성할 수 있다. 발광 소자 코어의 측면의 일부 영역이 노출되어 발생할 수 있는 발광 소자의 손상을 방지하여 표시 장치의 신뢰성이 개선될 수 있다.
또한, 본 실시예에 따른 발광 소자는 활성층이 하면의 직경이 상면의 직경보다 작은 원뿔대 형상을 가질 수 있다. 따라서, 본 실시예에 따른 발광 소자의 제1 반도체층의 직경은, 동일한 부피를 갖는 원기둥 형상의 활성층을 포함하는 발광 소자의 제1 반도체층의 직경보다 작을 수 있다. 따라서, 발광 소자의 연장 방향으로의 대부분의 영역을 차지하는 제1 반도체층의 전체 부피 및/또는 무게가 감소할 수 있다. 따라서, 제1 반도체층의 무게의 감소로 인해 발광 소자의 전체 무게가 감소됨으로써, 표시 장치의 제조 공정 중 발광 소자가 분산된 잉크를 이용한 잉크젯 프린팅 공정에서 잉크에 분산된 발광 소자의 분산 유지 시간이 증가될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 3은 도 2의 발광 소자의 일 단부를 확대한 확대 단면도이다.
도 4 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도들이다.
도 11은 다른 실시예에 따른 발광 소자의 단면도이다.
도 12는 다른 실시예에 따른 발광 소자의 단면도이다.
도 13은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 14 및 도 15는 도 13의 발광 소자의 제조 공정 중 일부를 나타낸 단면도들이다.
도 16은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 17은 일 실시예에 따른 표시 장치의 평면도이다.
도 18은 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다.
도 19는 도 18의 Qa-Qa' 선, Qb-Qb' 선 및 Qc-Qc' 선을 따라 자른 단면도이다.
도 20은 도 19의 Q 부분의 일 예를 나타낸 확대도이다.
도 21은 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
도 22는 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 구체적으로, 발광 소자(ED)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(ED)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 예를 들어, 발광 소자(ED)는 기둥 형상 또는 로드형(rod)일 수 있다. 다만, 이에 제한되는 않고, 발광 소자(ED)의 형상은 일 방향(X)으로 연장되는 직육면체, 육각기둥형 등 다각기둥의 형상을 가질 수도 있다.
발광 소자(ED)는 발광 소자 코어(300), 발광 소자 코어(300) 상에 배치되는 전극층(370) 및 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380)을 포함할 수 있다.
발광 소자 코어(300)는 발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 연장된 형상을 가질 수 있다.
발광 소자 코어(300)는 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 포함할 수 있다. 발광 소자 코어(300)는 상기 각 층이 일 방향(X)을 따라 적층된 구조를 가질 수 있다.
이하, 발광 소자(ED)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 일 방향(X) 일측으로 발광 소자 코어(300)를 기준으로 전극층(370)이 배치된 측을 나타내고, "상면"는 일 방향(X) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 일 방향(X)의 반대 방향인 타측을 나타내고, "하면"은 일 방향(X) 타측을 향하는 표면을 나타낸다.
제1 반도체층(310)은 전극층(370)을 향하는 일면, 타면 및 측면을 포함할 수 있다. 제1 반도체층(310)의 타면은 제1 반도체층(310)의 일면과 대향할 수 있다. 도면에서 제1 반도체층(310)의 일면은 상면, 타면은 하면으로도 지칭될 수 있다.
제1 반도체층(310)은 일 방향(X)을 따라 연장된 형상을 가질 수 있다. 예시적인 실시예에서, 제1 반도체층(310)의 형상은 기둥형, 로드형의 형상을 가질 수 있다. 제1 반도체층(310)의 상면의 직경은 하면의 직경과 동일할 수 있다. 제1 반도체층(310)은 일 방향(X)을 따라 전체적으로 균일한 직경(W3)을 가질 수 있다. 일 방향(X)으로 연장된 제1 반도체층(310)은 측면은 단면상 평탄할 수 있다. 다만, 이에 제한되지 않고, 제1 반도체층(310)은 일 방향(X)을 따라 변하는 직경을 가질 수도 있다. 몇몇 실시예에서, 제1 반도체층(310)의 직경은 일 방향(X)을 따라 증가하거나 감소할 수도 있다. 제1 반도체층(310)은 후술하는 제2 반도체층(320) 및 활성층(330)의 최소 직경보다 작거나 동일한 직경을 가질 수 있다.
제1 반도체층(310)은 일 방향(X)으로 발광 소자 코어(300)의 대부분의 영역을 차지할 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(320)은 제1 반도체층(310)과 전극층(370) 사이에 배치될 수 있다. 제2 반도체층(320)은 제1 반도체층(310)과 발광 소자(ED)의 연장 방향(X)으로 이격되어 배치될 수 있다.
제2 반도체층(320)은 전극층(370)을 향하는 일면, 타면 및 측면을 포함할 수 있다. 제2 반도체층(320)의 타면은 제2 반도체층(320)의 일면과 대향할 수 있다. 도면에서 제2 반도체층(320)의 일면은 상면, 타면은 하면으로도 지칭될 수 있다.
제2 반도체층(320)의 상면의 직경은 하면의 직경과 다를 수 있다. 제2 반도체층(320)의 상면의 직경(W2)은 하면의 직경(W4)보다 크고, 측면은 경사진 형상을 가질 수 있다. 제2 반도체층(320)의 측면은 제2 반도체층(320)의 상면에 대해 예각을 이루며 기울어질 수 있다. 제2 반도체층(320)의 직경은 전극층(370)으로부터 제1 반도체층(310)으로 갈수록 감소할 수 있다. 즉, 제2 반도체층(320)은 테이퍼(Taper) 각도가 형성되며, 상면의 직경이 하면의 직경보다 큰 원뿔대 형상을 가질 수 있다.
제2 반도체층(320)의 길이는 제1 반도체층(310)의 길이보다 작을 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 후술할 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치될 수 있다. 활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 개재될 수 있다.
활성층(330)은 제2 반도체층(320)을 향하는 일면, 타면 및 측면을 포함할 수 있다. 활성층(330)의 타면은 활성층(330)의 일면과 대향할 수 있다. 도면에서 활성층(330)의 일면은 상면으로, 타면은 하면으로도 지칭될 수 있다.
활성층(330)의 상면은 제2 반도체층(320)의 하면과 동일한 평면 상에 위치할 수 있다. 활성층(330)의 상면은 제2 반도체층(320)의 하면과 맞닿을 수 있다. 이에 제한되는 것은 아니나, 활성층(330)의 상면의 직경(W4)은 제2 반도체층(320)의 하면의 직경(W4)과 동일할 수 있다. 다만, 이에 제한되지 않고 활성층(330)과 제1 반도체층(310) 사이에는 다른 반도체층들이 더 배치될 수도 있다.
활성층(330)의 하면은 제1 반도체층(310)의 상면과 동일한 평면 상에 위치할 수 있다. 활성층(330)의 하면은 제1 반도체층(310)의 상면과 맞닿을 수 있다. 이에 제한되는 것은 아니나, 활성층(330)의 하면의 직경(W3)은 제1 반도체층(310)의 상면의 직경(W3)과 동일할 수 있다. 다만, 이에 제한되지 않고 활성층(330)과 제2 반도체층(320) 사이에는 다른 반도체층들이 더 배치될 수도 있다.
활성층(330)의 상면의 직경(W4)은 하면의 직경(W3)과 다를 수 있다. 활성층(330)의 상면의 직경(W4)은 하면의 직경(W3)보다 크고, 측면은 경사진 형상을 가질 수 있다. 활성층(330)의 측면은 활성층(330)의 상면에 대해 예각을 이루며 기울어질 수 있다. 활성층(330)의 직경은 전극층(370)으로부터 제1 반도체층(310)으로 갈수록 감소할 수 있다. 즉, 활성층(330)은 테이퍼(Taper) 각도가 형성되며, 상면의 직경이 하면의 직경보다 큰 원뿔대 형상을 가질 수 있다.
활성층(330)의 길이는 제1 반도체층(310)의 길이보다 작을 수 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(ED)의 연장 방향(X)의 양 단부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 즉, 활성층(330)으로부터 발광 소자(ED)의 외부로 방출되는 광의 방향성은 하나의 방향으로 제한되지 않는다.
발광 소자 코어(300)에 포함되는 제1 반도체층(310), 활성층(330) 및 제2 반도체층(320)은 발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자 코어(300)의 일 단부는 제2 반도체층(320)의 상면, 타 단부는 제1 반도체층(310)의 하면일 수 있다. 제2 반도체층(320)의 최소 직경은 제1 반도체층(310)의 최대 직경(또는 직경)보다 클 수 있다. 따라서, 발광 소자 코어(300)의 단면 형상은 일 방향(X)을 따라 제1 반도체층(310)이 배치된 영역은 대체로 직경이 균일하고, 활성층(330) 및 제2 반도체층(320)이 배치된 영역은 일 방향(X)을 따라 직경이 증가되는 형상을 가질 수 있다. 발광 소자 코어(300)의 측면을 이루는 제1 반도체층(310)의 측면, 활성층(330)의 측면 및 제2 반도체층(320)의 측면은 상호 돌출되지 않고 대체로 나란하게 정렬될 수 있다.
전극층(370)은 발광 소자 코어(300) 상에 배치될 수 있다. 전극층(370)은 발광 소자 코어(300)의 상부에 배치될 수 있다. 전극층(370)은 발광 소자 코어(300)의 제2 반도체층(320) 일면(또는 상면) 상에 배치될 수 있다. 일 실시예에서, 전극층(370)은 제2 반도체층(320)의 상면에 직접 배치될 수 있다. 다만, 이에 제한되지 않고 전극층(370)과 제2 반도체층(320) 사이에는 다른 반도체층 또는 전극층이 더 배치될 수도 있다.
전극층(370)의 측면은 발광 소자 코어(300)의 측면보다 돌출될 수 있다. 즉, 전극층(370)의 직경(W1)은 하부에 배치된 발광 소자 코어(300)의 직경보다 클 수 있다. 따라서, 전극층(370)은 발광 소자 코어(300)와 일 방향(X)으로 중첩할 수 있고, 발광 소자 코어(300)의 상부에서 발광 소자 코어(300)를 완전히 커버할 수 있다. 전극층(370)과 발광 소자 코어(300) 및 후술하는 절연막(380) 사이의 상대적인 배치 및 직경에 대한 구체적인 설명은 후술하기로 한다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(370)은 후술하는 표시 장치(10, 도 17 참조)에서 발광 소자(ED)가 전극(21, 22, 도 19 참조) 또는 접촉 전극(41, 42, 도 19 참조)과 전기적으로 연결될 때, 발광 소자(ED)와 전극(21, 22) 또는 접촉 전극(41, 42) 사이의 저항을 감소시킬 수 있다.
발광 소자(ED)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도면에서는 발광 소자(ED)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(370)을 포함할 수도 있다.
전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 발광 소자 코어(300)를 둘러싸도록 배치될 수 있다. 절연막(380)은 발광 소자 코어(300)의 각 부재의 측면을 둘러싸도록 형성되어, 발광 소자 코어(300)의 각 부재들, 예컨대 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 보호하는 역할을 할 수 있다.
일 실시예에서, 절연막(380)은 발광 소자 코어(300)의 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)의 측면을 완전히 둘러싸도록 배치될 수 있다. 절연막(380)은 일 방향(X)으로 연장되어, 제1 반도체층(310)의 측면부터 활성층(330)의 측면까지 커버하도록 형성될 수 있다.
절연막(380)의 일 방향(X)의 길이는 발광 소자 코어(300)의 일 방향(X)의 길이와 동일할 수 있다. 즉, 절연막(380)은 발광 소자 코어(300)의 측면은 완전히 둘러싸도록 배치되되, 전극층(370)의 측면에는 배치되지 않을 수 있다. 이에 대한 상세한 설명은 다른 도면을 참조하여 후술하기로 한다.
절연막(380)은 일 방향(X)을 따라 대체로 균일한 두께(d)를 가질 수 있다. 절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 20nm 내지 100nm 범위 내외일 수 있다.
절연막(380)은 절연 특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, AlOx) 등을 포함할 수 있다. 절연막(380)은 상기 열거한 물질을 포함하는 단일막 또는 이들이 적층된 다층막 구조를 가질 수 있다.
절연막(380)이 제1 반도체층(310)의 측면부터 활성층(330)의 측면까지 완전히 커버하도록 형성됨으로써, 표시 장치(1)의 제조 공정 중 복수의 절연층을 형성하기 위한 식각 공정에서 발광 소자 코어(300)가 손상되는 것을 방지할 수 있다. 따라서, 절연막(380)이 발광 소자 코어(300)의 손상을 방지함으로써, 발광 소자 코어(300)의 손상에 의해 발생할 수 있는 표시 장치(10)의 발광 효율의 저하를 방지할 수 있다. 또한, 절연막(380)은 발광 소자(ED)와 접촉하여 발광 소자(ED)에 전기 신호를 전달하는 접촉 전극이 활성층(330)과 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수도 있다.
몇몇 실시예에서, 절연막(380)의 외측면은 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)의 외측면은 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 일 방향(X)을 따라 상이할 수 있으나, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 가질 수 있다. 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
도 3은 도 2의 발광 소자의 일 단부를 확대한 확대 단면도이다.
상술한 바와 같이, 표시 장치(1)의 제조 공정에서 발광 소자(ED)를 정렬한 후, 발광 소자(ED) 상에 복수의 절연층을 형성하는 공정을 진행할 수 있다. 발광 소자 코어(300)의 측면을 절연막(380)이 둘러싸고 있음에도 불구하고, 복수의 절연층을 형성하는 공정에서 발광 소자(ED)의 절연막(380)의 일부도 식각되어 발광 소자 코어(300)의 일부가 노출됨으로써, 발광 소자(ED)의 손상이 발생할 수 있다. 또한, 발광 소자(ED)의 제조 공정 중 절연막(380)을 형성하는 공정에서 절연막(380)이 발광 소자 코어(300)의 단부의 일부 영역을 노출되어 형성되는 경우에도 상기의 표시 장치(10)의 복수의 절연층을 형성하는 공정에서 발광 소자(ED)의 손상이 발생될 수 있다. 따라서, 발광 소자(ED)의 절연막(380)이 발광 소자 코어(300)의 측면을 노출하지 않도록 완전히 둘러싸도록 발광 소자(ED)를 제조함으로써, 표시 장치(10)의 신뢰성이 향상될 수 있다.
이하, 도 2 및 도 3을 참조하여, 발광 소자(ED)의 절연막(380)이 발광 소자 코어(300)의 측면을 노출하지 않도록 발광 소자 코어(300)의 측면을 안정적으로 둘러싸기 위한 전극층(370)과 발광 소자 코어(300) 및 절연막(380) 사이의 상대적인 배치 및 직경에 대하여 상세히 설명하기로 한다.
발광 소자 코어(300)의 제2 반도체층(320)의 최소 직경은 제1 반도체층(310)의 최대 직경 보다 클 수 있다. 상술한 바와 같이, 제2 반도체층(320)의 직경은 전극층(370)으로부터 활성층(330)으로 갈수록 감소할 수 있다. 또한, 활성층(330)의 직경은 제2 반도체층(320)으로부터 제1 반도체층(310)으로 갈수록 감소할 수 있다. 활성층(330)의 최소 직경은 제1 반도체층(310)의 직경(또는 최대 직경)과 동일하거나 클 수 있다. 따라서, 발광 소자 코어(300)의 최대 직경은 제2 반도체층(320)의 상면의 직경일 수 있다. 상기 제1 반도체층(310), 활성층(330) 및 제2 반도체층(320)의 일 방향(X)을 따라 차례로 적층된 구조 일 수 있고, 각 부재들의 경계면은 동일 평면 상에 위치하며 서로 맞닿은 경계면의 직경은 대체로 동일할 수 있다.
전극층(370)은 일면(370US), 타면(370BS) 및 측면(370SS)을 포함할 수 있다. 전극층(370)의 타면(370BS)은 전극층(370)의 일면(370US)에 대향할 수 있다. 도면에서 전극층(370)의 일면(370US)은 상면(370US), 타면(370BS)은 하면(370BS)으로도 지칭될 수 있다.
전극층(370)의 상면(370US)은 발광 소자(ED)의 일 단부면을 이룰 수 있다. 전극층(370)의 하면(370BS)은 제2 반도체층(320)을 향하는 면일 수 있다.
전극층(370)은 발광 소자 코어(300) 상에 배치되어, 절연막(380)의 두께 방향으로 돌출될 수 있다.
전극층(370)의 측면(370SS)은 발광 소자 코어(300)의 측면보다 외측으로 돌출될 수 있다. 전극층(370)의 직경(W1)은 발광 소자 코어(300)의 최대 직경(W2)보다 클 수 있다. 일 실시예에서, 전극층(370)의 측면은 제2 반도체층(320)의 측면보다 외측으로 돌출될 수 있다. 전극층(370)의 직경(W1)은 제2 반도체층(320)의 상면의 직경(W2)보다 클 수 있다. 이에 제한되는 것은 아니나, 전극층(370)의 측면이 제2 반도체층(320)보다 외측으로 돌출되는 돌출 길이는 약 20nm 내지 120nm의 범위를 가질 수 있다.
전극층(370)의 하면(370BS)은 제1 영역(370BS1) 및 제2 영역(370BS2)을 포함할 수 있다. 제1 영역(370BS1)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 일 방향(X)으로 중첩되는 영역이고, 제2 영역(370BS2)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 일 방향(X)으로 중첩되지 않는 영역일 수 있다. 또는, 제1 영역(370BS1)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 접촉되는 영역이고, 제2 영역(370BS2)은 전극층(370)의 하면(370BS)에서 제2 반도체층(320)과 접촉되지 않아 노출되는 영역일 수 있다.
제2 반도체층(320)은 대체로 전극층(370)과 전극층(370)의 중앙부에서 일 방향(X)으로 중첩할 수 있다. 따라서, 제2 영역(370BS2)은 제1 영역(370BS1)을 둘러싸도록 배치될 수 있다. 제1 영역(370BS1)의 면적은 제2 영역(370BS2)의 면적보다 클 수 있다.
상술한 바와 같이, 절연막(380)은 발광 소자 코어(300)의 측면과 직접 접촉하며 발광 소자 코어(300)의 측면을 둘러싸도록 배치될 수 있다. 절연막(380)은 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)의 측면에 직접 배치될 수 있다.
절연막(380)은 제2 반도체층(320)에 의해 노출되는 전극층(370)의 하면(370BS) 상에 배치될 수 있다. 절연막(380)은 제2 반도체층(320)에 의해 노출되는 전극층(370)의 하면(370BS)과 접촉할 수 있다. 구체적으로, 절연막(380)은 전극층(370)의 제2 영역(370BS2)과 접촉할 수 있다. 절연막(380)은 제2 영역(370BS2)을 완전히 커버하도록 배치될 수 있다. 절연막(380)과 전극층(370)이 접촉하는 면적은 제2 영역(370BS)의 면적과 동일할 수 있다. 전극층(370)의 하면(370BS)의 직경(W1)은 제2 반도체층(320)의 상면의 직경(W2)과 절연막(380)의 두께(d)의 두배의 합과 동일할 수 있다. 절연막(380)과 제2 반도체층(320)은 전극층(370)의 하부에서 전극층(370)의 하면(370BS)을 완전히 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고 전극층(370)의 하면(370BS)의 일부는 제2 반도체층(320) 및 절연막(380)에 의해 노출될 수도 있다.
절연막(380)은 전극층(370)의 측면(370SS)의 적어도 일부를 노출할 수 있다. 일 실시예에서, 절연막(380)은 전극층(370)의 측면(370SS)에는 배치되지 않을 수 있다. 절연막(380)은 전극층(370)의 상면(370US) 및 측면(370SS)은 노출하도록 배치될 수 있다. 전극층(370)의 하면(370BS)에서 절연막(380)의 외측면의 직경은 전극층(370)의 하면(370BS)의 직경(W1)과 동일할 수 있다. 상기 절연막(380)이 전극층(370)의 상면(370US), 측면(370SS)은 노출하도록 전극층(370)의 상면(370US) 및 측면(370SS)에는 배치되지 않고 전극층(370)의 제2 영역(370BS2)에만 배치될 수 있다. 다만 이에 제한되지 않고, 다른 몇몇 실시예에서, 절연막(380)은 전극층(370)의 제2 영역(370BS2) 및 전극층(370)의 측면(370SS) 상에도 배치될 수 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
본 실시예에 따른 발광 소자(ED)는 전극층(370)의 측면(370SS)이 발광 소자 코어(300)의 측면보다 외측으로 돌출되도록 형성됨으로써, 전극층(370)이 제2 반도체층(320)으로부터 돌출된 팁 부를 포함하는 언더컷(Under-cut) 형상을 가질 수 있다. 따라서, 후술하는 절연막(380)을 형성하기 위한 제3 식각 공정에서 전극층(370)의 팁 부에서 전극층(370)의 하부에 배치되는 절연피막(3800, 도 8 참조)이 전극층(370)에 의해 보호되어 제거되지 않고 잔존할 수 있다. 따라서, 전극층(370)의 팁 부에 의해 절연막(380)이 제2 반도체층(320) 및 활성층(330)의 일부 영역을 노출시키지 않고 완전히 둘러싸도록 형성될 수 있다. 따라서, 발광 소자 코어(300)의 측면의 일부 영역이 노출되어 발생할 수 있는 발광 소자(ED)의 손상을 방지하여 표시 장치(10)의 신뢰성이 개선될 수 있다.
또한, 본 실시예에 따른 발광 소자(ED)는 활성층(330)이 하면의 직경이 상면의 직경보다 작은 원뿔대 형상을 가질 수 있다. 따라서, 본 실시예에 따른 발광 소자(ED)의 제1 반도체층(310)의 직경은 원기둥 형상을 갖되 상기 활성층(330)과 동일한 부피를 갖는 활성층의 하부에 배치되는 제1 반도체층(310)의 직경보다 작을 수 있다. 따라서, 발광 소자(ED)의 일 방향(X)으로의 대부분의 영역을 차지하는 제1 반도체층(310)의 전체 부피 및/또는 무게가 감소할 수 있다. 따라서, 제1 반도체층(310)의 무게가 감소되어 발광 소자(ED)의 전체 무게가 감소됨으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)가 분산된 잉크를 이용한 잉크젯 프린팅 공정에서 잉크에 분산된 발광 소자(ED) 분산 유지 시간이 증가될 수 있다.
이하, 도 4 내지 도 10을 참조하여 일 실시예에 따른 발광 소자의 제조 공정에 대하여 설명하기로 한다.
도 4 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정을 나타낸 단면도들이다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(ED)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
먼저, 하부 기판(1000)을 준비한다.
도 4를 참조하면, 베이스 기판(1100) 및 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판(1000)을 준비한다. 베이스 기판(1100)은 사파이어 기판(AlOx) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(AlOx)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층들이 형성된다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 후술하는 제1 반도체(3100, 도 5 참조)와 베이스 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체(3100)와 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(1100) 상에 언도프드 반도체를 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
이어, 하부 기판(1000) 상에 제1 적층 구조물(3000)을 형성한다.
도 5를 참조하면, 제1 적층 구조물(3000)은 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극 물질층(3700)을 포함할 수 있다. 제1 적층 구조물(3000)은 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극 물질층(3700) 순차적으로 적층된 구조를 가질 수 있다. 제1 적층 구조물(3000)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있다.
제1 적층 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자(ED)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 적층 구조물(3000)의 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극 물질층(3700)은 각각 발광 소자(ED)의 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)이 포함하는 물질과 동일한 물질을 포함하는 층일 수 있다.
이어, 제1 적층 구조물(3000)을 식각하는 제1 식각 공정을 수행하여 서로 이격된 복수의 제2 적층 구조물(3000')을 형성한다.
도 6을 참조하면, 제1 적층 구조물(3000)의 일부 영역을 식각하는 제1 식각 공정을 수행하여 홀을 형성하고, 홀을 기준으로 서로 이격된 복수의 제2 적층 구조물(3000')을 형성한다. 제2 적층 구조물(3000')의 직경(W1)은 상술한 발광 소자(ED)의 전극층(370)의 직경(W1)과 대체로 동일할 수 있다.
제1 적층 구조물(3000)은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 제2 적층 구조물(3000')은 제1 적층 구조물(3000) 상에 식각 마스크층을 형성하고, 마스크층을 따라 하부 기판(1000)에 수직한 방향으로 식각하여 형성될 수 있다.
예를 들어, 제1 적층 구조물(3000)을 식각하여 제2 적층 구조물(3000')을 형성하는 제1 식각 공정은 건식 식각법, 습식 식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
예시적인 실시예에서, 제2 적층 구조물(3000')은 제1 적층 구조물(3000)을 건식 식각법에 의해 깊이 방향의 식각을 하여 형성할 수 있다. 도면에는 제2 적층 구조물(3000')의 측면이 하부 기판(1000)의 상면에 대하여 수직이 되도록 도시하였으나, 상기 제1 식각 공정에 의해 제2 적층 구조물(3000')의 측면은 하부 기판(1000)의 상면에 대하여 경사지도록 형성될 수도 있다.
이어, 제2 적층 구조물(3000')을 식각하는 제2 식각 공정을 수행하여 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되는 구조를 형성한다.
도 7을 참조하면, 제2 적층 구조물(3000')을 식각하는 제2 식각 공정을 수행하여 발광 소자 코어(300)의 제2 반도체층(320)의 측면이 전극 물질층(3700')의 측면보다 내측에 정렬되도록 할 수 있다.
일 실시예에서, 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되는 구조를 형성하는 제2 식각 공정은 습식 식각법에 의해 수행될 수 있다. 상기 제2 식각 공정은 식각액을 이용하여 수행될 수 있다. 제2 식각 공정에서 이용되는 식각액은 제2 적층 구조물(3000')의 각 층에 대한 식각 속도(식각 선택비)가 상이할 수 있다.
예를 들어, 상기 식각액의 제1 반도체(3100')에 대한 식각 속도는 제2 반도체(3200'), 활성층(3300') 및 전극 물질층(3700')에 대한 식각 속도보다 클 수 있다. 상기 식각액의 제2 반도체(3200')에 대한 식각 속도는 활성층(3300') 및 전극 물질층(3700')에 대한 속도보다 클 수 있다. 상기 식각액의 활성층(3300')에 대한 식각 속도는 전극 물질층(3700')에 대한 속도 보다 클 수 있다. 예시적인 실시예에서 식각액은 전극 물질층(3700')을 식각하지 못하는 식각액 조성물을 포함할 수 있다. 따라서, 제2 식각 공정에 의해 전극 물질층(3700')은 식각되지 않고, 직경이 동일하게 유지될 수 있다. 상기 식각액의 제2 적층 구조물(3000')의 각 층에 대한 식각 속도 차이를 이용하여 제2 식각 공정의 공정 시간을 조절하여, 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되는 구조를 형성할 수 있다.
상기 제2 식각 공정을 통해 전극 물질층(3700')의 측면이 제2 반도체층(320)의 측면보다 돌출되어 전극 물질층(3700')의 하면(3700'BS)은 제2 반도체층(320)과 중첩하는 제1 영역(3700'BS1)과 제2 반도체층(320)과 중첩하지 않는 제2 영역(3700'BS2)을 포함할 수 있다. 즉, 전극 물질층(3700')의 측면이 제2 반도체층(320)의 측면보다 돌출되어 팁 부를 포함하는 언더컷(Under-cut) 형상을 포함할 수 있다. 상기 언더컷(Under-cut) 형상에 의해 전극 물질층(3700')이 제2 반도체층(320) 외측으로 돌출된 돌출 길이는 20nm 내지 120nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 상기 제2 식각 공정을 통해 전극 물질층(3700')이 발광 소자 코어(300)의 측면보다 돌출되고, 제2 반도체층(320) 및 활성층(330)의 측면에는 테이퍼 각도가 형성될 수 있다.
이어, 발광 소자 코어(300) 및 전극 물질층(3700')의 외면을 둘러싸는 절연피막(3800)을 형성한다.
도 8을 참조하면, 절연피막(3800)은 발광 소자 코어(300) 및 전극 물질층(3700')의 외면을 완전히 덮도록 형성될 수 있다. 구체적으로, 절연피막(3800)은 발광 소자 코어(300)의 측면 및 전극 물질층(3700')의 상면(3700'US), 측면(3700'SS) 및 제2 영역(3700'BS2)을 완전히 덮도록 형성될 수 있다. 절연피막(3800)은 하부 기판(1000)의 전면 상에 형성되어 발광 소자 코어(300)에 의해 노출되는 버퍼 물질층(1200) 상에도 형성될 수 있다.
절연피막(3800)은 발광 소자(ED)의 절연막(380)에 포함되는 절연 물질을 포함할 수 있다. 절연피막(3800)은 발광 소자 코어(300) 및 전극 물질층(3700')의 외면에 절연 물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(3800)은 원자층 증착법(Atomic layer deposition, ALD)으로 형성될 수 있다. 도면에는 절연피막(3800)이 단일막으로 형성된 것으로 도시하였으나, 이에 제한되지 않는다. 절연막(380)이 복수의 절연 물질층 포함하는 이중막을 포함하는 경우, 절연피막(3800)은 복수의 절연피막을 순착 적층하여 형성할 수 있다.
이어, 제3 식각 공정을 수행하여 절연피막(3800)의 일부를 제거한다.
도 8을 결부하여 도 9를 참조하면, 절연피막(3800)의 일부를 제거하는 제3 식각 공정을 수행하여 전극 물질층(3700')의 상면(3700'US) 및 측면(3700'SS)을 노출시킨다.
절연피막(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 제3 식각 공정을 통해 절연피막(3800)이 제거되어 전극층(370)의 상면(370US) 및 측면(370SS)이 노출되고, 발광 소자 코어(300)의 측면을 둘러싸는 절연피막(3800)은 제거되지 않을 수 있다.
제3 식각 공정이 에치백의 공정으로 수행되는 경우, 전극 물질층(3700')의 측면(3700'SS)이 제2 반도체층(320)의 측면보다 돌출되어 전극 물질층(3700')의 제2 영역(3700'BS2)의 하부에 형성된 절연피막(3800)은 전극 물질층(3700')의 팁 구조에 의해 보호되어 제거되지 않을 수 있다. 즉, 전극 물질층(3700')이 제2 반도체층(320)보다 돌출된 언더컷(Under-cut) 형상을 포함함으로써, 제2 반도체층(320)을 둘러싸는 절연막(380)이 제거되지 않도록 할 수 있다. 상기 제3 식각 공정을 통해 전극 물질층(3700')의 상면(3700'US)이 일부 식각되어 전극층(370)의 두께(d370)는 전극 물질층(3700')의 두께(d2700')보다 작을 수 있다. 다만 이에 제한되지 않는다.
이어, 도 10을 참조하면, 발광 소자(ED)를 하부 기판(1000)으로부터 분리한다. 발광 소자 코어(300), 전극층(370) 및 절연막(380)을 포함하는 구조물을 하부 기판(1000)으로부터 분리시킴으로써, 일 실시예에 따른 발광 소자(ED)를 제조할 수 있다. 발광 소자 코어(300), 전극층(370) 및 절연막(380)을 포함하는 구조물을 하부 기판(1000)에서 분리하는 방법을 특별히 제한되지 않는다. 발광 소자 코어(300), 전극층(370) 및 절연막(380)을 포함하는 구조물을 하부 기판(1000)으로부터 분리하는 공정은 물리적 분리 방법, 또는 화학적 분리 방법으로 수행될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명한 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 11은 다른 실시예에 따른 발광 소자의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 전극층(370)과 인접한 영역에서 절연막(380_1)의 두께가 영역별로 상이한 점이 도 2의 실시예와 차이점이다.
구체적으로, 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380_1)의 두께는 대체로 동일할 수 있다. 다만, 전극층(370)의 제2 영역(370BS2)과 인접한 영역에 배치된 절연막(380_1)은 상술한 절연피막(3800)을 제거하여 절연막(380_1)을 형성하는 제3 식각 공정에서 전극층(370)의 팁 부에 의해 보호되어 식각되지 않을 수 있다. 따라서, 본 실시예의 경우, 전극층(370)의 제2 영역(370BS2)의 인접 영역에서 절연막(380_1)의 외측면은 전극층(370)의 측면(370SS)과 나란하게 정렬될 수 있다.
도 12는 다른 실시예에 따른 발광 소자의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 소자(ED_2)는 전극층(370_1)의 상면(370US_1)에 표면 요철(또는 표면 거칠기)이 형성된 점이 도 2의 실시예와 차이점이다.
구체적으로, 전극층(370_1)의 상면(370US_1)은 표면 요철을 포함할 수 있다. 상기 표면 요철은 상술한 절연피막(3800)을 제거하여 절연막(380)을 형성하는 제3 식각 공정에서 형성될 수 있다. 예를 들어, 제3 식각 공정이 에치백 공정으로 수행되는 경우, 전극층(370_1)의 상면(370 US_1)도 같이 일부 식각되어 표면 요철을 포함할 수 있다.
도 13은 다른 실시예에 따른 발광 소자의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 소자(ED_3)는 절연막(380_3)이 전극층(370)의 측면 상에도 배치되는 점이 도 2의 실시예와 차이점이다.
구체적으로, 도 3을 결부하여 도 13을 참조하면, 절연막(380_3)은 전극층(370)의 제2 영역(370BS2) 상에 배치되고, 외측으로 연장되어 전극층(370)의 측면(370SS) 상에도 일부 배치될 수 있다. 다만, 절연막(380_3)은 전극층(370)의 측면(370SS) 상에 배치되되, 전극층(370)의 측면(370SS)의 적어도 일부를 노출할 수 있다. 상기 절연막(380_3)에 의해 노출되는 전극층(370)의 측면(370SS)은 전극층(370)의 상면(370US)과 인접 배치될 수 있다.
절연막(380_3)의 두께는 영역 별로 상이할 수 있다. 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380_3)의 두께는 전극층(370)의 측면(370SS) 상에 배치되는 절연막(380_3)의 두께와 상이할 수 있다. 구체적으로, 발광 소자 코어(300)의 측면을 둘러싸는 절연막(380_3)의 두께는 전극층(370)의 측면(370SS) 상에 배치되는 절연막(380_3)의 두께보다 클 수 있다.
또한, 전극층(370)과 접촉하는 절연막(380_3)은 전극층(370)과 접촉하는 영역에 따라 그 두께가 상이할 수 있다. 예를 들어, 전극층(370)의 제2 영역(370BS2)과 접촉하는 제2 절연막(380_3)의 두께는 전극층(370)의 측면(370SS)과 접촉하는 제2 절연막(380_3)의 두께와 상이할 수 있다. 구체적으로, 전극층(370)의 제2 영역(370BS2)과 접촉하는 제2 절연막(380_3)의 두께는 전극층(370)의 측면(370SS)과 접촉하는 제2 절연막(380_3)의 두께보다 클 수 있다.
본 실시예의 경우, 전극층(370)의 제2 영역(370BS2)의 인접 영역에서 절연막(380_3)의 외측면은 전극층(370)의 측면(370SS)보다 외측으로 돌출될 수 있다.
발광 소자(ED_3)의 제조 공정에서 절연피막(3800, 도 8 참조)을 제거하는 제3 식각 공정의 공정 시간이 짧은 경우, 본 실시예에 따른 발광 소자(ED_3)가 형성될 수 있다. 이하, 도 8을 결부하여 도 14 및 도 15을 참조하여 도 13의 발광 소자(ED_3)의 제조 공정에 대하여 설명하기로 한다.
도 14 및 도 15는 도 13의 발광 소자의 제조 공정 중 일부를 나타낸 단면도들이다. 도 14 및 도 15는 발광 소자(ED_3)의 절연막(380_3)을 형성하기 위해 제3 식각 공정의 다른 예를 나타내는 단면도들이다.
도 7 및 도 8을 결부하여 도 14를 참조하면, 본 실시예에 따른 제3 식각 공정은 절연피막(3800)의 일부를 제거하여 전극 물질층(3700')의 상면(3700'US) 및 측면(3700'SS)의 일부를 노출시킨다. 상기 제3 식각 공정을 통해 전극 물질층(3700')의 상면(3700'US) 상에 배치된 절연피막(3800)은 완전히 제거되고, 전극 물질층(3700')의 측면(3700'SS) 상에 배치되는 절연피막(3800)은 일부만 제거될 수 있다. 상기 제3 식각 공정에 의해 제거되는 절연피막(3800)은 전극 물질층(3700')의 측면(3700'SS) 상에 배치되되, 상기 전극 물질층(3700')의 상면(3700'US)과 인접 배치된 절연피막(3800)을 포함할 수 있다.
절연피막(3800)을 부분적으로 제거하는 공정은 상술한 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 본 실시예의 제3 식각 공정의 공정 시간은 도 9에서 상술한 일 실시예에 따른 발광 소자(ED)의 제3 식각 공정의 공정 시간보다 짧을 수 있다. 따라서, 전극 물질층(3700')의 측면(3700'SS) 상에 배치되는 절연피막(3800)에 있어서, 하부에 배치되는 절연피막(3800)까지 완전히 제거되지 않아 절연피막(3800)이 전극 물질층(3700')의 측면(3700'SS) 상에 일부 잔존할 수 있다. 다만, 이 경우에도 전극 물질층(3700')의 측면(3700'SS) 상에 배치되는 절연피막(3800)의 일부가 식각되어, 도 14에 도시된 바와 같이 전극층(370)의 측면(370SS) 상에 배치되는 절연막(380_3)의 두께는 발광 소자 코어(300)의 측면 상에 배치되는 절연막(380_3)의 두께보다 작을 수 있다.
다만, 이에 제한되지 않고, 몇몇 실시예에서, 제3 식각 공정의 공정 시간은 도 9에서 상술한 일 실시예에 따른 발광 소자(ED)의 제3 식각 공정의 공정 시간과 동일하되, 별도의 마스크를 이용하여 절연피막(3800)이 전극 물질층(3700')의 측면(3700'SS) 상에 일부 잔존하도록 할 수도 있다.
이어, 도 15를 참조하면, 발광 소자(ED_3)를 하부 기판(1000)으로부터 분리한다. 발광 소자(ED_3)를 하부 기판(1000)으로부터 분리하는 공정에 대한 상세한 설명은 도 10을 참조하여 상술한 설명으로 대체하여 생략하기로 한다.
도 16은 다른 실시예에 따른 발광 소자의 단면도이다.
도 16을 참조하면, 본 실시예에 따른 발광 소자(ED_4)는 절연막(380_4)이 전극층(370)의 측면을 완전이 덮도록 배치되는 점이 도 13의 실시예와 차이점이다.
구체적으로, 도 16을 참조하면, 절연막(380_4)은 전극층(370)의 제2 영역(370BS2) 상에 배치되고, 외측으로 연장되어 전극층(370)의 측면(370SS) 상을 완전히 덮도록 배치될 수 있다. 절연막(380_4)은 전극층(370)의 측면(370SS)을 완전히 덮도록 배치될 수 있다.
도 17은 일 실시예에 따른 표시 장치의 평면도이다.
도 17을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일측, "좌측"는 제1 방향(DR1) 타측, "상측"은 제2 방향(DR2) 일측, "하측"은 제2 방향(DR2) 타측을 나타낸다.
표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프(Stripe) 타입 또는 펜타일(PenTile) 타입으로 교대 배열될 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 18은 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다. 도 19는 도 18의 Qa-Qa' 선, Qb-Qb' 선 및 Qc-Qc' 선을 따라 자른 단면도이다.
도 18을 참조하면, 각 화소(PX)는 복수의 서브 화소(SPX: SPX1, SPX2, SPX3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPX1, SPX2, SPX3)는 동일한 색의 광을 발광할 수도 있다. 도 18에서는 각 화소(PX)가 3개의 서브 화소(SPX1, SPX2, SPX3)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 각 화소(PX)는 더 많은 수의 서브 화소(SPX)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPX)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 서브 화소(SPX)는 비발광 영역에 배치된 절단부 영역(CBA)을 더 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하여 배치된 서브 화소(SPX)의 발광 영역(EMA) 사이에 배치될 수 있다.
일 화소(PX)에 포함된 각 서브 화소(SPX)의 발광 영역(EMA)은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 마찬가지로, 절단부 영역(CBA)은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 발광 영역(EMA) 및 절단부 영역(CBA)은 각각 제1 방향(DR1)을 따라 서로 이격되어 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다.
절단부 영역(CBA)은 제2 방향(DR2)을 따라 서로 이웃하는 각 서브 화소(SPX)에 포함되는 전극(21, 22)이 서로 분리되는 영역일 수 있다. 절단부 영역(CBA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 또한, 절단부 영역(CBA)에는 각 서브 화소(SPX) 마다 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(SPX)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리될 수 있다.
도 19를 참조하면, 표시 장치(10)는 회로 소자층(CCL) 및 회로 소자층(CCL) 상에 배치된 발광 소자층을 포함할 수 있다. 회로 소자층(CCL)은 기판(11), 기판(11) 상에 배치된 버퍼층(12), 하부 금속층(BML), 활성 물질층(ACT), 복수의 도전층, 복수의 절연막 및 비아층(19) 등을 포함할 수 있다. 발광 소자층은 회로 소자층(CCL)의 비아층(19) 상에 배치되며, 전극(21, 22), 내부 뱅크(IBK), 발광 소자(ED), 복수의 절연층(51, 52, 53, 54) 및 외부 뱅크(OBK) 등을 포함할 수 있다.
기판(11)은 절연 기판일 수 있다. 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(11)은 리지드(rigid) 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
하부 금속층(BML)은 기판(11) 상에 배치될 수 있다. 하부 금속층(BML)은 외광으로부터 반도체층의 활성 물질층(ACT)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(BML)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
하부 금속층(BML)은 패턴화된 형상을 갖는다. 하부 금속층(BML)은 하부에서 적어도 표시 장치(10)의 트랜지스터(TR)의 활성 물질층(ACT)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 활성 물질층(ACT) 전체를 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(12)은 하부 금속층(BML) 상에 배치될 수 있다. 버퍼층(12)은 하부 금속층(BML)이 배치된 기판(11)의 전면을 덮도록 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 트랜지스터(TR)를 보호하는 역할을 할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치될 수 있다. 반도체층은 트랜지스터(TR)의 활성 물질층(ACT)을 포함할 수 있다. 활성 물질층(ACT)은 하부 금속층(BML)과 중첩하여 배치될 수 있다.
반도체층은 다결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층이 다결정 실리콘을 포함하는 경우, 반도체층은 비정질 실리콘을 결정화하여 형성될 수 있다. 다른 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(13)은 활성 물질층(ACT) 상에 배치될 수 있다. 게이트 절연막(13)은 활성 물질층(ACT)이 배치된 버퍼층(12) 상에 배치될 수 있다. 게이트 절연막(13)은 트랜지스터(TR)의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
게이트 도전층(14)은 게이트 절연막(13) 상에 배치될 수 있다. 게이트 도전층(14)은 트랜지스터(TR)의 게이트 전극(GE) 및 스토리지 커패시터의 제1 용량 전극(CSE)을 포함할 수 있다.
게이트 전극(GE)은 활성 물질층(ACT)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE)은 후술하는 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE)은 제2 소스/드레인 전극(SD2)과 제3 방향(DR3)로 중첩하도록 배치되어 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 몇몇 실시예에서, 제1 용량 전극(CSE)과 게이트 전극(GE)은 하나의 층으로 일체화될 수 있다. 상기 일체화된 층의 일부 영역은 게이트 전극(GE)을 포함하고, 다른 일부 영역은 제1 용량 전극(CSE)을 포함할 수 있다.
게이트 도전층(14)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
층간 절연막(15)은 게이트 도전층(14) 상에 배치된다. 층간 절연막(15)은 게이트 도전층(14)이 형성된 게이트 절연막(13) 상에 배치될 수 있다. 층간 절연막(15)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 데이터 도전층(16)은 층간 절연막(15) 상에 배치된다. 제1 데이터 도전층(16)은 트랜지스터(TR)의 제1 소스/드레인 전극(SD1)과 제2 소스/드레인 전극(SD2), 및 데이터 라인(DTL)을 포함할 수 있다.
제1 및 제2 소스/드레인 전극(SD1, SD2)은 각각 층간 절연막(15) 및 게이트 절연막(13)을 관통하는 컨택홀을 통해 활성 물질층(ACT)의 양 단부 영역(예컨대, 활성 물질층(ACT)의 도핑 영역)과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)은 층간 절연막(15), 게이트 절연막(13) 및 버퍼층(12)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결될 수 있다.
제1 데이터 도전층(16)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(17)은 제1 데이터 도전층(16) 상에 배치된다. 패시베이션층(17)은 제1 데이터 도전층(16)을 덮어 보호하는 역할을 한다. 패시베이션층(17)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 데이터 도전층(18)은 패시베이션층(17) 상에 배치된다. 제2 데이터 도전층(18)은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 배선(VL1)에는 고전위 전압(또는, 제1 전원 전압)이 공급되고, 제2 전압 배선(VL2)에는 제1 전압 배선(VL1)에 공급되는 고전위 전위(제1 전원 전압)보다 낮은 저전위 전압(또는, 제2 전원 전압)이 공급될 수 있다. 제2 전압 배선(VL2)은 저전위 전압(제2 전원 전압)을 제2 전극(22)에 공급하도록 제2 전극(22)에 전기적으로 연결될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 패시베이션층(17)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 컨택홀(CT1)을 통해 제1 전극(21)과 전기적으로 연결되어, 제1 전압 배선(VL1)으로부터 인가된 제1 전원 전압을 제1 전극(21)으로 전달할 수 있다.
제2 데이터 도전층(18)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(19)은 제2 데이터 도전층(18) 상에 배치된다. 비아층(19)은 제2 데이터 도전층(18)이 배치된 패시베이션층(17) 상에 배치될 수 있다. 비아층(19)은 표면 평탄화하는 역할을 할 수 있다. 비아층(19)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
이하, 도 18을 결부하여 도 19를 참조하여 비아층(19) 상에 배치된 발광 소자층의 구조에 대하여 상세히 설명하기로 한다.
내부 뱅크(IBK)는 비아층(19) 상에 배치될 수 있다. 내부 뱅크(IBK)는 평면도상 각 서브 화소(SPX) 내에서 제2 방향(DR2)으로 연장되는 형상을 포함할 수 있다. 내부 뱅크(IBK)는 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPX)로 연장되지 않도록 제2 방향(DR2)으로 인접한 서브 화소(SPX)의 경계에서 이격되어 종지할 수 있다.
각 서브 화소(SPX)에 포함된 내부 뱅크(IBK)는 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)를 포함할 수 있다.
제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)는 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 제1 내부 뱅크(IBK1)와 제2 내부 뱅크(IBK2)가 서로 이격 배치되어 형성된 이격 공간은 복수의 발광 소자(ED)가 배치되는 영역을 제공할 수 있다. 도면에서는 각 서브 화소(SPX)가 2개의 내부 뱅크(예컨대, 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2))를 포함하도록 도시하고 있으나, 이에 제한되지 않는다. 각 서브 화소(SPX)에 포함되는 내부 뱅크(IBK)는 후술하는 전극(21, 22)의 형상 또는 배치에 따라 더 많은 수를 포함할 수도 있다.
내부 뱅크(IBK: IBK1, IBK2)는 비아층(19) 상에 직접 배치될 수 있다. 내부 뱅크(IBK)는 비아층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 내부 뱅크(IBK)의 돌출된 부분은 경사진 측면을 가질 수 있다. 내부 뱅크(IBK)가 경사진 측면을 포함함으로써, 내부 뱅크(IBK)는 발광 소자(ED)에서 방출되어 내부 뱅크(IBK)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 즉, 내부 뱅크(IBK)는 상술한 바와 같이, 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 할 수도 있다. 도면에서는 내부 뱅크(IBK)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 내부 뱅크(IBK)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 내부 뱅크(IBK)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극(21, 22)은 내부 뱅크(IBK) 및 내부 뱅크(IBK)가 노출하는 비아층(19) 상에 배치될 수 있다. 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다.
제1 전극(21) 및 제2 전극(22)은 각각 평면도상 제2 방향(DR2)으로 연장되는 형상을 포함할 수 있다. 제1 전극(21)과 제2 전극(22)은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 전극(21) 및 제2 전극(22)의 평면 형상은 실질적으로 각각 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)의 평면 형상과 유사한 형상을 갖되 면적은 클 수 있다.
제1 전극(21)은 제1 방향(DR1)으로 연장된 외부 뱅크(OBK)의 일부 영역과 중첩하도록 평면도상 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(21)은 비아층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(21)은 제1 도전 패턴(CDP)을 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다.
제2 전극(22)은 제1 방향(DR1)으로 연장된 외부 뱅크(OBK)의 일부 영역과 중첩하도록 평면도상 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(22)은 비아층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
도면에는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 외부 뱅크(OBK)와 중첩 배치되도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 외부 뱅크(OBK)와 중첩하지 않고, 외부 뱅크(OBK)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
제2 방향(DR2)으로 이웃하는 서브 화소(SPX)의 발광 영역(EMA) 사이에는 절단부 영역(CBA)이 위치할 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 서브 화소(SPX) 내의 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)에 포함된 다른 전극(21, 22)과 서로 분리될 수 있다. 제1 전극(21)과 제2 전극(22)의 이와 같은 형상은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 배치하는 공정 후에 절단부 영역(CBA)에서 각 전극(21, 22)을 단선하는 공정을 통해 형성될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)로 연장되어 일체화되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
각 서브 화소(SPX) 마다 배치된 제1 전극(21)과 제2 전극(22)의 형상 및 배치는 제1 전극(21)과 제2 전극(22)의 적어도 일부 영역이 서로 이격 대향하여 배치됨으로써 발광 소자(ED)가 배치될 공간이 형성된다면 특별히 제한되지 않는다. 도 18 및 도 19에는 각 서브 화소(SPX)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(SPX)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(SPX)에 배치된 제1 전극(21)과 제2 전극(22)의 평면 형상은 일 방향으로 연장된 형상에 제한되지 않고, 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21)은 제1 내부 뱅크(IBK1)의 외면을 덮도록 제1 내부 뱅크(IBK1) 상에 배치될 수 있다. 제1 전극(21)은 제1 내부 뱅크(IBK1)의 측면에서 외측으로 연장되어 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)에 의해 노출되는 비아층(19)의 상면에도 일부 배치될 수 있다.
제2 전극(22)은 제2 내부 뱅크(IBK2)의 외면을 덮도록 제2 내부 뱅크(IBK2) 상에 배치될 수 있다. 제2 전극(22)은 제2 내부 뱅크(IBK2)의 측면에서 외측으로 연장되어 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)에 의해 노출되는 비아층(19)의 상면에도 일부 배치될 수 있다. 제1 전극(21) 및 제2 전극(22)은 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2) 사이의 영역에서 비아층(19)의 적어도 일부를 노출하도록 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다.
제1 및 제2 전극(21, 22)은 각각 발광 소자(ED)들과 전기적으로 연결되고, 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 제1 및 제2 전극(21, 22)은 후술하는 제1 및 제2 접촉 전극(41, 42)을 통해 제1 전극(21)과 제2 전극(22) 사이에 배치되는 발광 소자(ED)와 전기적으로 연결되고, 제1 및 제2 전극(21, 22)들로 인가된 전기 신호를 제1 및 제2 접촉 전극(41, 42)을 통해 발광 소자(ED)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(ED)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(ED)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
각 전극(21, 22)은 발광 소자(ED)를 정렬하기 위해 서브 화소(SPX) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(ED)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 예시적인 실시예에서, 표시 장치(10)의 발광 소자(ED)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(ED)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전기장을 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전극(21, 22) 상에 생성된 전계에 의해 유전 영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
각 전극(21, 22)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(21, 22)은 발광 소자(ED)에서 방출되어 각 내부 뱅크(IBK: IBK1, IBK2)의 측면으로 진행하는 광을 각 서브 화소(SPX)에서 표시 방향으로 진행하도록 반사시킬 수 있다. 이에 제한되지 않고, 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
전극(21, 22) 상에는 제1 절연층(51)이 배치될 수 있다. 제1 절연층(51)은 비아층(19), 제1 전극(21) 및 제2 전극(22) 상에 배치되되, 제1 전극(21) 및 제2 전극(22)의 적어도 일부를 노출하도록 배치된다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이의 영역을 포함하여 비아층(19) 상에 전면적으로 형성되되, 제1 내부 뱅크(IBK1) 및 제2 내부 뱅크(IBK2)와 중첩하는 제1 전극(21) 및 제2 전극(22)의 일부를 노출하도록 배치될 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(51)은 하부에 배치되는 부재(예컨대, 제1 전극(21) 및/또는 제2 전극(22))가 형성하는 단차에 의해 상면의 일부가 함몰되도록 형성될 수 있다. 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22) 사이에서 단차가 형성되어 일부가 함몰된 제1 절연층(51)의 상면과 발광 소자(ED) 사이에는 빈 공간이 형성될 수 있다. 제1 절연층(51)과 발광 소자(ED) 사이의 상기 빈 공간에는 후술하는 제2 절연층(52)을 이루는 재료가 채워질 수도 있다. 다만, 이에 제한되지 않고 제1 전극(21)과 제2 전극(22) 사이에서 제1 절연층(51)은 단차가 형성되지 않을 수도 있다. 예를 들어, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 발광 소자(ED)가 배치되도록 평탄한 상면을 포함할 수도 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(51) 상에는 외부 뱅크(OBK)가 배치될 수 있다. 외부 뱅크(OBK)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DA) 전면에서 격자형 패턴으로 배치될 수 있다. 외부 뱅크(OBK)는 각 서브 화소(SPX)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPX)들을 구분할 수 있다.
일 실시예에 따르면 외부 뱅크(OBK)는 내부 뱅크(IBK)보다 더 큰 높이를 갖도록 형성될 수 있다. 외부 뱅크(OBK)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPX)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 외부 뱅크(OBK)는 서로 다른 서브 화소(SPX)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다.
외부 뱅크(OBK)는 서브 화소(SPX)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 외부 뱅크(OBK)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 각 전극(21, 22)은 절단부 영역(CBA)과 발광 영역(EMA) 사이에 배치된 외부 뱅크(OBK)와 중첩되고, 상기 중첩된 부분에 컨택홀(CT1, CT2)들이 형성될 수 있다.
외부 뱅크(OBK)는 내부 뱅크(IBK)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 각 전극(21, 22) 사이에서 제1 절연층(51) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 복수의 발광 소자(ED)들은 평면도상 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)들이 이격되는 간격은 특별히 제한되지 않는다. 또한, 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
상술한 바와 같이, 발광 소자(ED)는 활성층(330)을 포함하여 특정 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(ED)들을 포함할 수 있다. 이에 따라 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 각각 출사될 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPX)에 포함된 발광 소자(ED)는 동일한 물질을 포함하는 활성층(330)을 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
제2 절연층(52)은 제1 전극(21)과 제2 전극(22) 사이에 배치된 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(52)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(52)은 발광 소자(ED) 상에 배치되되, 발광 소자(ED)의 일 단부 및 타 단부를 노출할 수 있다.
제2 절연층(52) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 전극(21)과 제2 전극(22) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(52)은 각 서브 화소(SPX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 도면에는 도시하지 않았으나, 상술한 바와 같이 제2 절연층(52)을 이루는 물질은 제1 전극(21)과 제2 전극(22) 사이에 배치되며, 함몰되어 형성된 제1 절연층(51)과 발광 소자(ED) 사이의 빈 공간에 채워질 수도 있다.
제2 절연층(52)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시키는 기능을 역할을 할 수 있다.
접촉 전극(41, 42)은 제2 절연층(52) 상에 배치될 수 있다. 접촉 전극(41, 42)은 제1 접촉 전극(41) 및 제2 접촉 전극(42)을 포함할 수 있다.
제1 및 제2 접촉 전극(41, 42)은 평면상 일 방향으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 접촉 전극(41) 및 제2 접촉 전극(42)은 각 서브 화소(SPX)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
제1 접촉 전극(41)은 제1 전극(21) 상에 배치될 수 있다. 제1 접촉 전극(41)은 제1 절연층(51)이 노출하는 제1 전극(21)과 접촉할 수 있다. 제1 접촉 전극(41)은 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(41)은 발광 소자(ED)의 일 단부 및 제1 전극(21)과 접촉함으로써, 발광 소자(ED)와 제1 전극(21)을 전기적으로 연결하는 역할을 할 수 있다. 제1 접촉 전극(41)은 발광 소자(ED)의 일 단부에서 제2 절연층(52) 측으로 연장되어 제2 절연층(52)의 일부 영역 상에도 배치될 수 있다.
제2 절연층(52)에 의해 노출된 발광 소자(ED)의 일 단부는 제1 접촉 전극(41)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(42)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
제3 절연층(53)은 제1 접촉 전극(41) 상에 배치된다. 제3 절연층(53)은 제1 접촉 전극(41)과 제2 접촉 전극(42)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(53)은 제1 접촉 전극(41)을 덮도록 배치되되, 발광 소자(ED)가 제2 접촉 전극(42)과 접촉할 수 있도록 발광 소자(ED)의 타 단부 상에는 배치되지 않을 수 있다.
제2 접촉 전극(42)은 제2 전극(22) 상에 배치될 수 있다. 제2 접촉 전극(42)은 제1 절연층(51)이 노출하는 제2 전극(22)과 접촉할 수 있다. 제2 접촉 전극(42)은 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(42)은 발광 소자(ED)의 타 단부 및 제2 전극(22)과 접촉함으로써, 발광 소자(ED)와 제2 전극(22)을 전기적으로 연결하는 역할을 할 수 있다. 제2 접촉 전극(42)은 발광 소자(ED)의 타 단부에서 제2 절연층(52) 및 제3 절연층(53) 측으로 연장되어 제2 절연층(52) 및 제3 절연층(53)의 일부 영역 상에도 배치될 수 있다.
제1 및 제2 접촉 전극(41, 42)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(41, 42)은 투명성 전도성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제4 절연층(54)은 기판(11) 상에 전면적으로 배치될 수 있다. 제4 절연층(54)은 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화알루미늄(AlOx), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 20은 도 19의 Q 부분의 일 예를 나타낸 확대도이다.
이하, 도 20을 참조하여, 제1 절연층(51), 제1 접촉 전극(41), 제2 접촉 전극(42) 및 발광 소자(ED)의 배치 관계에 대하여 상세히 설명하기로 한다.
도 2 및 도 19를 결부하여 도 20을 참조하면, 발광 소자(ED)는 일 단부 및 타 단부를 포함할 수 있다. 발광 소자(ED)의 일 단부는 제2 반도체층(320)이 위치하는 측의 단부이고, 발광 소자(ED)의 타 단부는 제1 반도체층(310)이 위치하는 측의 단부일 수 있다.
발광 소자(ED)의 절연막(380) 상에는 제2 절연층(52)이 배치될 수 있다. 제1 접촉 전극(41) 및 제2 접촉 전극(42)은 제2 절연층(52)이 노출하는 발광 소자(ED)의 일 단부 및 타 단부와 접촉할 수 있다.
발광 소자(ED)의 일 단부는 제1 접촉 전극(41)과 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(41)과 접촉하여 제1 전극(21)과 전기적으로 연결될 수 있다. 발광 소자(ED)의 타 단부는 제2 접촉 전극(42)과 접촉할 수 있다. 발광 소자(ED)의 타 단부는 제2 접촉 전극(42)과 접촉하여 제2 전극(22)과 전기적으로 연결될 수 있다.
제1 접촉 전극(41)은 발광 소자(ED)의 전극층(370) 및 절연막(380)과 접촉할 수 있다. 구체적으로, 제1 접촉 전극(41)은 전극층(370)의 상면(370US) 및 측면(370SS)과 접촉할 수 있다. 제1 접촉 전극(41)은 제2 반도체층(320) 및 활성층(330)을 둘러싸는 절연막(380)의 일부와 접촉할 수 있다. 제1 접촉 전극(41)은 제2 반도체층(320) 및 활성층(330)과 접촉하지 않을 수 있다.
제2 접촉 전극(42)은 발광 소자(ED)의 제1 반도체층(310) 및 절연막(380)과 접촉할 수 있다. 구체적으로, 제2 접촉 전극(42)은 제1 반도체층(310)의 하면과 접촉할 수 있다. 제2 접촉 전극(42)은 제1 반도체층(310)을 둘러싸는 절연막(380)의 일부와 접촉할 수 있다.
한편, 발광 소자(ED)의 일 단부와 제1 접촉 전극(41)이 접촉하는 접촉 면적은 발광 소자(ED)의 타 단부와 제2 접촉 전극(42)이 접촉하는 접촉 면적과 상이할 수 있다. 예를 들어, 전극층(370)이 배치되는 측의 발광 소자(ED)의 일 단부와 제1 접촉 전극(41) 사이의 접촉 면적은 제1 반도체층(310)이 배치되는 측의 발광 소자(ED)의 타 단부와 제2 접촉 전극(42) 사이의 접촉 면적보다 클 수 있다.
본 실시예에 따른 발광 소자(ED)를 포함하는 표시 장치(10)에 있어서, 발광 소자(ED)의 절연막(380)이 전극층(370)의 측면(370SS)의 적어도 일부를 노출함에 따라, 제1 접촉 전극(41)은 전극층(370)의 상면(370US) 뿐만 아니라 전극층(370)의 측면(370SS)까지도 접촉하여, 제1 접촉 전극(41)과 접촉하는 전극층(370)의 접촉 면적이 증가할 수 있다. 또한, 발광 소자(ED)의 전극층(370)의 직경이 발광 소자 코어(300)의 직경보다 크게 형성됨에 따라, 제1 접촉 전극(41)과 접촉하는 전극층(370)의 접촉 면적이 증가할 수 있다. 따라서, 발광 소자(ED)와 접촉 전극(41, 42) 사이의 접촉 면적이 증가함에 따라, 이들 사이의 접촉 불량률이 감소될 수 있다.
도 21은 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
도 21을 참조하면, 본 실시예는 제3 절연층(53)이 생략되는 점이 도 20의 실시예와 차이점이다.
구체적으로, 제1 접촉 전극(41) 및 제2 접촉 전극(42)은 제2 절연층(52) 상에 직접 배치될 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)은 제2 절연층(52) 상에서 서로 이격되어 제2 절연층(520의 일부를 노출할 수 있다. 제1 접촉 전극(41)과 제2 접촉 전극(42)에 의해 노출된 제2 절연층(52)은 상기 노출된 영역에서 제4 절연층(54)과 접촉할 수 있다.
본 실시예에서, 표시 장치(10)는 제3 절연층(53)이 생략되더라도 제2 절연층(52)이 유기 절연 물질을 포함하여 발광 소자(ED)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 접촉 전극(41)과 제2 접촉 전극(42)은 하나의 마스크 공정에 의해 패터닝되어 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(41)과 제2 접촉 전극(42)을 형성하기 위해 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다. 본 실시예는 제3 절연층(53)이 생략된 점을 제외하고는 도 20의 실시예와 동일한 바, 중복되는 설명은 생략하기로 한다.
도 22는 도 19의 Q 부분의 다른 예를 나타낸 확대도이다.
도 22는 표시 장치(10)에 포함된 발광 소자(ED_5)에 있어서, 발광 소자(ED_5)의 절연막(380_5)의 일부가 식각된 것을 도시하고 있다.
도 22를 참조하면, 표시 장치(10)의 제조 공정 중, 제2 절연층(52) 및/또는 제3 절연층(53)을 형성하는 공정에서 발광 소자(ED_5)의 절연막(380_5)의 일부도 부분적으로 식각될 수 있다. 따라서, 절연막(380_5)은 인접 배치된 부재들의 상대적인 배치에 따라 서로 다른 두께를 가질 수 있다.
제2 절연층(52)과 중첩하는 절연막(380_5)의 두께(d1)는 제2 절연층(52)과 중첩하지 않는 절연막(380_5)의 두께(d2)보다 클 수 있다. 제2 절연층(52)이 중첩된 절연막(380_5)은 제조 공정 중 식각되지 않으므로, 제2 절연층(52)과 중첩된 절연막(380_5)의 두께(d1)는 제2 절연층(52)과 중첩되지 않는 절연막(380_5)의 두께(d2)보다 클 수 있다.
한편, 절연막(380_5)의 일부가 식각됨에 따라, 전극층(370)의 제2 영역(370BS2)은 절연막(380_5)과 접촉하지 않는 제3 영역(370BS3)을 더 포함할 수 있다. 전극층(370)의 제3 영역(370BS3)은 발광 소자(ED_5)의 제조 공정 중에는 형성되지 않으나, 표시 장치(10)의 제조 공정 중 제2 절연층(52) 및/또는 제3 절연층(53)을 형성하는 공정에서 절연막(380_5)의 일부가 식각됨에 따라 형성될 수 있다. 구체적으로, 제2 영역(370BS2)에 배치된 절연막(380_5) 중 일부가 제2 절연층(52) 및/또는 제3 절연층(53)을 형성하는 공정에서 식각되어 전극층(370)의 하면(370BS)의 일부를 노출하여 제3 영역(370BS3)이 형성될 수 있다. 따라서, 본 실시예의 경우, 제1 접촉 전극(41)은 전극층(370)의 상면(370US), 측면(370SS)의 일부 및 제3 영역(370BS3) 상에 배치될 수 있다. 구체적으로, 제1 접촉 전극(41)은 전극층(370)의 상면(370US), 측면(370SS)의 일부 및 제3 영역(370BS3)과 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ED: 발광 소자
300: 발광 소자 코어 370: 전극층
380: 절연막
310: 제1 반도체층 320: 제2 반도체층
330: 활성층

Claims (27)

  1. 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어;
    상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층; 및
    상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하되,
    상기 전극층의 측면은 상기 제2 반도체층의 측면보다 외측으로 돌출된 발광 소자.
  2. 제1 항에 있어서,
    상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고,
    상기 절연막은 상기 제2 영역 상에 배치되는 발광 소자.
  3. 제2 항에 있어서,
    상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출하는 발광 소자.
  4. 제3 항에 있어서,
    상기 절연막은 상기 전극층의 측면 상에는 배치되지 않는 발광 소자.
  5. 제4 항에 있어서,
    상기 전극층의 일면에서 상기 절연막의 외면의 직경은 상기 전극층의 일면의 직경과 동일한 발광 소자.
  6. 제2 항에 있어서,
    상기 제2 영역은 상기 제1 영역을 둘러싸도록 배치되는 발광 소자.
  7. 제6 항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역의 면적보다 큰 발광 소자.
  8. 제2 항에 있어서,
    상기 제2 영역의 인접 영역에서 상기 절연막의 외측면은 상기 전극층의 측면과 나란하게 정렬되는 발광 소자.
  9. 제1 항에 있어서,
    상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 큰 발광 소자.
  10. 제9 항에 있어서,
    상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소하는 발광 소자.
  11. 제10 항에 있어서,
    상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소하는 발광 소자.
  12. 제11 항에 있어서,
    상기 제1 반도체층의 최대 직경은 상기 활성층의 최소 직경보다 작거나 같은 발광 소자.
  13. 제3 항에 있어서,
    상기 제2 영역 상에 배치되는 상기 절연막의 제1 두께는 상기 전극층의 측면 상에 배치되는 상기 절연막의 제2 두께와 상이한 발광 소자.
  14. 제13 항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 큰 발광 소자.
  15. 제1 항에 있어서,
    상기 절연막의 두께의 범위는 20nm 내지 100nm이고,
    상기 전극층의 측면이 상기 절연막의 두께 방향으로 상기 제2 반도체층보다 돌출되는 돌출 길이의 범위는 20nm 내지 120nm인 발광 소자.
  16. 기판 상에 발광 소자 코어 및 상기 발광 소자 코어 상에 배치된 전극층을 형성하는 단계; 및
    상기 발광 소자 코어의 측면을 둘러싸는 절연막을 형성하는 단계를 포함하되,
    상기 발광 소자 코어 및 상기 전극층을 형성하는 단계는 상기 전극층의 측면을 상기 발광 소자 코어의 측면보다 외측으로 돌출시키는 단계를 포함하는 발광 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 발광 소자 코어는,
    상기 기판 상에 배치된 제1 반도체층,
    상기 제1 반도체층과 상기 전극층 사이에 배치된 제2 반도체층, 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고,
    상기 절연막은 상기 제2 영역 상에 배치되는 발광 소자의 제조 방법.
  18. 제17 항에 있어서,
    상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출하는 발광 소자의 제조 방법.
  19. 제17 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 발광 소자 코어 및 상기 전극층의 외면을 덮는 절연피막을 형성하는 단계, 및
    상기 절연피막의 일부를 제거하여 상기 전극층의 일면의 반대면인 타면과 상기 전극층의 측면의 적어도 일부를 노출시키는 단계를 포함하는 발광 소자의 제조 방법.
  20. 제17 항에 있어서,
    상기 제2 반도체층의 최소 직경은 상기 제1 반도체층의 최대 직경보다 큰 발광 소자의 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 반도체층의 직경은 상기 전극층으로부터 상기 활성층으로 갈수록 감소하고,
    상기 활성층의 직경은 상기 제2 반도체층으로부터 상기 제1 반도체층으로 갈수록 감소하는 발광 소자의 제조 방법.
  22. 기판;
    상기 기판 상에 배치된 제1 전극;
    상기 기판 상에 배치되며, 상기 제1 전극과 이격된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되는 발광 소자를 포함하되,
    상기 발광 소자는,
    제1 반도체층 상기 제1 반도체층 상에 배치된 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 발광 소자 코어,
    상기 발광 소자 코어의 상기 제2 반도체층 상에 배치된 전극층, 및
    상기 발광 소자 코어의 측면을 둘러싸는 절연막을 포함하고,
    상기 전극층의 측면은 상기 제2 반도체층의 측면보다 돌출된 표시 장치.
  23. 제22 항에 있어서,
    상기 제2 반도체층을 향하는 상기 전극층의 일면은 상기 제2 반도체층과 중첩하는 제1 영역 및 상기 제2 반도체층과 비중첩하는 제2 영역을 포함하고,
    상기 절연막은 상기 제2 영역 상에 배치되는 표시 장치.
  24. 제23 항에 있어서,
    상기 절연막은 상기 전극층의 측면의 적어도 일부를 노출하는 표시 장치.
  25. 제23 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 일 단부 상에 배치되는 제1 접촉 전극; 및
    상기 제2 전극 및 상기 발광 소자의 타 단부 상에 배치되는 제2 접촉 전극을 더 포함하되,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 서로 전기적으로 절연되는 표시 장치.
  26. 제25 항에 있어서,
    상기 제1 접촉 전극은 상기 전극층의 일면의 반대면인 타면 및 상기 전극층의 측면의 일부 상에 배치되는 표시 장치.
  27. 제26 항에 있어서,
    상기 제2 영역은 상기 절연막과 중첩하지 않는 제3 영역을 포함하고,
    상기 제1 접촉 전극은 상기 제3 영역 상에 더 배치되는 표시 장치.

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Cited By (1)

* Cited by examiner, † Cited by third party
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WO2023234493A1 (ko) * 2022-05-31 2023-12-07 삼성디스플레이 주식회사 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101672781B1 (ko) * 2014-11-18 2016-11-07 피에스아이 주식회사 수평배열 어셈블리용 초소형 led 소자, 이의 제조방법 및 이를 포함하는 수평배열 어셈블리
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR102559097B1 (ko) * 2018-07-27 2023-07-26 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR20190105537A (ko) * 2019-08-26 2019-09-17 엘지전자 주식회사 마이크로 led를 이용한 디스플레이 장치 및 이의 제조 방법
KR20200023327A (ko) * 2020-02-13 2020-03-04 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023234493A1 (ko) * 2022-05-31 2023-12-07 삼성디스플레이 주식회사 발광 소자 및 이를 포함한 표시 장치, 및 발광 소자의 제조 방법

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