KR20230033195A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 방향으로 연장되며, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하되, 상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차적으로 배치되고, 상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 제2 반도체층의 상기 제1 방향으로의 두께의 2배보다 두껍고, 상기 제1 방향으로 자른 상기 소자 활성층의 단면은, 상기 제1 반도체층과 대향하는 제1 변, 상기 제2 반도체층과 대향하는 제2 변, 상기 제1 변의 일단과 상기 제2 변의 일단을 연결하는 제1 측변, 및 상기 제1 변의 타단과 상기 제2 변의 타단을 연결하는 제2 측변을 포함하고, 상기 제2 변의 길이는 상기 제1 변의 길이보다 길고, 상기 제1 변과 상기 제1 측변이 이루는 외각의 크기는 55° 내지 75°의 범위 내에 포함된다.

Description

발광 소자 및 이를 포함하는 표시 장치{Light emitting element and display device including the same}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 소자 활성층의 적어도 일부 영역의 측면이 소자 활성층의 하면에 대하여 외각의 크기가 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함되도록 형성됨에 따라, 발광 소자의 제조 공정 중 발생되는 소자 활성층의 표면 결함을 효율적으로 제거하여 발광 소자의 발광 효율이 개선될 수 있다.
본 발명이 해결하고자 하는 다른 과제는 소자 활성층의 적어도 일부 영역의 측면이 소자 활성층의 하면에 대하여 외각의 크기가 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함되도록 형성된 발광 소자를 포함함으로써, 표시 품질이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 발광 소자에 의하면, 상기 발광 소자는 소자 활성층은 적어도 일부 영역의 측면이 소자 활성층의 하면에 대하여 외각의 크기가 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함되도록 형성됨에 따라, 발광 소자의 제조 공정 중 발생되는 소자 활성층의 표면 결함을 효율적으로 제거하여 발광 소자의 발광 효율이 개선될 수 있다.
일 실시예에 따른 표시 장치는 소자 효율 및 신뢰성이 개선된 상기 발광 소자를 포함함으로써, 표시 장치의 표시 품질이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 2는 도 1의 발광 소자의 단면도로서, 도 1의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 3은 도 1의 발광 소자에 포함된 제1 반도체층, 제2 반도체층 및 소자 활성층의 일 예를 나타낸 개략적인 분해 사시도이다.
도 4는 도 2의 A1 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 5는 도 1의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치를 나타낸 평면도이다.
도 6 내지 도 12는 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 공정 단면도들이다.
도 13은 도 1의 발광 소자의 단면도로서, 도 1의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 14는 도 1의 발광 소자의 단면도로서, 도 1의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 15는 다른 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 16은 도 15의 발광 소자의 단면도로서, 도 15의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 17은 도 15의 발광 소자에 포함된 제1 반도체층, 제2 반도체층 및 소자 활성층의 일 예를 나타낸 개략적인 분해 사시도이다.
도 18은 도 16의 A2 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 19는 도 15의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치의 일 예를 나타낸 평면도이다.
도 20은 도 15의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치의 다른 예를 나타낸 평면도이다.
도 21은 도 15의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치의 또 다른 예를 나타낸 평면도이다.
도 22는 일 실시예에 따른 표시 장치의 평면도이다.
도 23은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다.
도 24는 도 23의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다.
도 25은 도 1의 발광 소자를 포함하는 표시 장치로서, 도 24의 B 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 26은 도 1의 발광 소자를 포함하는 표시 장치로서, 도 24의 B 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 27은 도 15의 발광 소자를 포함하는 표시 장치로서, 도 24의 B 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 도 1의 발광 소자의 단면도로서, 도 1의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 상기 발광 소자(ED)의 연장 방향(또는 길이 방향, X)으로의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수도 있고, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다. 이하, 발광 소자(ED)의 형상을 설명하는 도면에 있어서, 일 방향(X), 발광 소자(ED)의 연장 방향(X) 및 발광 소자(ED)의 길이 방향(X)의 용어는 상호 혼용되어 지칭될 수 있다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다. 또한, 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
발광 소자(ED)는 발광 소자 코어(30) 및 소자 절연막(38)을 포함할 수 있다.
발광 소자 코어(30)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 발광 소자 코어(30)는 로드 또는 원통형 형상일 수 있다. 다만, 이에 제한되지 않고 발광 소자 코어(30)는 정육면체, 직육면체, 육각기둥 등 다각기둥의 형상을 가지거나, 일 방향(X)으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다.
일 실시예에서, 발광 소자 코어(30)는 발광 소자 코어(30)의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 실질적으로 대칭인 형상을 가질 수 있다. 이에 따라, 후술하는 발광 소자 코어(30)에 포함된 복수의 반도체층은 각 반도체층의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 실질적으로 대칭인 형상을 가질 수 있다.
발광 소자 코어(30)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및 소자 전극층(37)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)은 발광 소자 코어(30)의 길이 방향인 일 방향(X)을 따라 순차 적층될 수 있다.
이하, 발광 소자(ED)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 일 방향(X) 일측으로 소자 활성층(33)을 기준으로 제2 반도체층(32)이 배치된 측을 나타내고, "상면"는 일 방향(X) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 일 방향(X)의 반대 방향인 타측으로 소자 활성층(33)을 기준으로 제1 반도체층(31)이 배치된 측을 나타내고, "하면"은 일 방향(X) 타측을 향하는 표면을 나타낸다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형은 n형이고, 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 즉, 제1 반도체층(31)은 n형 반도체일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제1 반도체층(31)은 일 방향(X)을 따라 연장된 형상을 가질 수 있다. 예시적인 실시예에서, 제1 반도체층(31)의 형상은 기둥형, 로드형의 형상을 가질 수 있다. 제1 반도체층(31)은 일 방향(X)으로 발광 소자 코어(30)의 대부분의 영역을 차지할 수 있다. 이에 제한되는 것은 아니나, 제1 반도체층(31)의 일 방향(X)으로의 두께(d1)(또는 제1 반도체층(31)의 길이)는 발광 소자 코어(30)의 길이의 절반보다 클 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고, 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 제1 반도체층(31)과 일 방향(X)으로 서로 이격될 수 있다.
제2 반도체층(32)은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 상기 제2 도전형은 p형이고, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등일 수 있다. 즉, 제2 반도체층(32)은 p형 반도체일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
제2 반도체층(32)의 일 방향(X)으로의 두께(d2)(또는 제2 반도체층(32)의 길이)는 제1 반도체층(31)의 두께(d1)보다 얇을 수 있다. 일 실시예에서, 제1 반도체층(31)의 두께(d1)는 제2 반도체층(32)의 두께(d2)의 2배보다 두꺼울 수 있다. 제1 반도체층(31)의 두께(d1)가 제2 반도체층(32)의 두께(d2)의 2배보다 크게 형성됨에 따라, 제1 반도체층(31)은 발광 소자 코어(30)의 대부분의 영역을 차지할 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 소자 활성층(33)이 포함하는 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
소자 활성층(33)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치될 수 있다. 소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 예를 들어, 소자 활성층(33)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 III족 내지 V족 반도체 물질들을 포함할 수도 있다. 소자 활성층(33)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
소자 활성층(33)의 일 방향(X)으로의 두께(d3)(또는 소자 활성층(33)의 길이)는 제1 반도체층(31)의 두께(d1)보다 얇을 수 있다. 제1 반도체층(31)의 두께(d1)는 소자 활성층(33)의 두께(d3)와 제2 반도체층(32)의 두께(d2)의 합보다 클 수 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향인 일 방향(X)으로의 양 단부면 뿐만 아니라, 발광 소자(ED)의 측면으로도 방출될 수 있다. 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
소자 전극층(37)은 제2 반도체층(32) 상에 배치될 수 있다. 소자 전극층(37)은 제2 반도체층(32)을 사이에 두고 소자 활성층(33)과 이격되어 배치될 수 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 전극이 각각 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
소자 절연막(38)은 발광 소자 코어(30)를 둘러싸도록 배치될 수 있다. 구체적으로, 소자 절연막(38)은 발광 소자 코어(30)의 측면(또는 외주면)을 둘러싸도록 배치될 수 있다. 소자 절연막(38)은 발광 소자 코어(30)에 포함된 복수의 반도체층 또는 소자 전극층의 측면을 감싸도록 배치될 수 있다. 소자 절연막(38)은 발광 소자 코어(30)에 포함된 복수의 반도체층들을 보호하는 역할을 할 수 있다.
소자 절연막(38)은 적어도 제1 반도체층(31), 소자 활성층(33) 및 제2 반도체층(32)의 측면을 둘러싸도록 배치되며, 발광 소자 코어(30)가 연장된 일 방향(X)으로 연장될 수 있다. 도면에서는 소자 절연막(38)이 발광 소자 코어(30)의 측면에서 일 방향(X)으로 연장되어, 제1 반도체층(31)의 측면으로부터 소자 전극층(37)을 측면까지 완전히 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 다른 몇몇 실시예에서, 소자 절연막(38)은 제1 반도체층(31)의 측면으로부터 소자 전극층(37)을 측면까지 일 방향(X)으로 연장되되, 소자 전극층(37)의 측면의 일부는 노출하도록 배치될 수도 있다.
소자 절연막(38)은 발광 소자 코어(30)의 측면은 둘러싸되, 발광 소자 코어(30)의 양 단부면은 노출하도록 배치될 수 있다. 소자 절연막(38)이 발광 소자 코어(30)의 양 단부면(도 1에서 발광 소자 코어(30)의 상면 및 하면)에는 배치되지 않음으로써, 발광 소자 코어(30)의 소자 전극층(37)과 제1 반도체층(31)은 소자 절연막(38)에 의해 노출될 수 있다.
소자 절연막(38)은 절연 특성을 가지는 물질을 포함할 수 있다. 예를 들어, 소자 절연막(38)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlN), 알루미늄 산화물(AlxOy), 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx) 등을 포함할 수 있다.
소자 절연막(38)이 제1 반도체층(31)의 측면부터 소자 활성층(33)의 측면까지 완전히 커버하도록 형성됨으로써, 표시 장치(10, 도 22 참조)의 제조 공정 중 복수의 절연층을 형성하기 위한 식각 공정에서 발광 소자 코어(30)가 손상되는 것을 방지할 수 있다. 따라서, 소자 절연막(38)이 발광 소자 코어(30)의 손상을 방지함으로써, 발광 소자 코어(30)의 손상에 의해 발생할 수 있는 표시 장치(10)의 발광 효율의 저하를 방지할 수 있다. 또한, 소자 절연막(38)은 발광 소자(ED)와 접촉하여 발광 소자(ED)에 전기 신호를 전달하는 접촉 전극이 소자 활성층(33)과 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수도 있다.
발광 소자(ED)의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위 내에 포함될 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 범위 내에 포함될 수 있다. 또한, 발광 소자(ED)의 직경은 일 방향(X)을 따라 상이할 수 있고, 30nm 내지 850nm의 범위, 바람직하게 800nm의 직경을 가질 수 있으나, 이에 제한되지 않는다.
도 3은 도 1의 발광 소자에 포함된 제1 반도체층, 제2 반도체층 및 소자 활성층의 일 예를 나타낸 개략적인 분해 사시도이다.
도 1 내지 도 3을 참조하면, 제1 반도체층(31)은 제1 면(31USL), 제2 면(31BSL) 및 제3 면(31SSL)을 포함할 수 있다. 제1 반도체층(31)의 제1 면(31USL)은 소자 활성층(33) 측에 배치되고, 제1 반도체층(31)의 제2 면(31BSL)은 제1 반도체층(31)의 제1 면(31USL)과 대향할 수 있다.
제1 반도체층(31)의 제3 면(31SSL)은 제1 반도체층(31)의 제1 면(31USL)과 제1 반도체층(31)의 제2 면(31BSL)을 사이에 배치될 수 있다. 제1 반도체층(31)의 제3 면(31SSL)은 제1 반도체층(31)의 제1 면(31USL)과 제1 반도체층(31)의 제2 면(31BSL)을 연결하는 제1 반도체층(31)의 측면, 옆면 또는 일 방향(X)으로 연장된 제1 반도체층(31)의 외면일 수 있다. 도면에서 제1 반도체층(31)의 제1 면(31USL)은 상면(31USL)으로, 제1 반도체층(31)의 제2 면(31BSL)은 하면(31BSL)으로, 제1 반도체층(31)의 제3 면(31SSL)은 측면(31SSL)으로도 지칭될 수 있다.
예시적인 실시예에서, 제1 반도체층(31)의 상면(31USL)의 직경은 제1 반도체층(31)의 하면(31BSL)의 직경과 동일할 수 있다. 제1 반도체층(31)은 일 방향(X)을 따라 전체적으로 균일한 직경을 가질 수 있다. 일 방향(X)으로 연장된 제1 반도체층(31)의 측면(31SSL)은 단면상 평탄할 수 있다. 다만, 이에 제한되지 않고, 제1 반도체층(31)은 일 방향(X)을 따라 변하는 직경을 가질 수도 있다. 제1 반도체층(31)은 제2 반도체층(32) 및 소자 활성층(33)의 최소 직경보다 작거나 동일한 직경을 가질 수 있다.
제2 반도체층(32)은 제1 면(32USL), 제2 면(32BSL) 및 제3 면(32SSL)을 포함할 수 있다. 제2 반도체층(32)의 제1 면(32USL)은 소자 전극층(37) 측에 배치되고, 제2 반도체층(32)의 제2 면(32BSL)은 소자 활성층(33) 측에 배치될 수 있다. 또한, 제2 반도체층(32)의 제2 면(32BSL)은 제2 반도체층(32)의 제1 면(32USL)과 대향할 수 있다.
제2 반도체층(32)의 제3 면(32SSL)은 제2 반도체층(32)의 제1 면(32USL)과 제2 반도체층(32)의 제2 면(32BSL) 사이에 배치될 수 있다. 제2 반도체층(32)의 제3 면(32SSL)은 제2 반도체층(32)의 제1 면(32USL)과 제2 반도체층(32)의 제2 면(32BSL)을 연결하는 제2 반도체층(32)의 측면, 옆면 또는 외면일 수 있다. 도면에서 제2 반도체층(32)의 제1 면(32USL)은 상면(32USL)으로, 제2 반도체층(32)의 제2 면(32BSL)은 하면(32BSL)으로, 제2 반도체층(32)의 제3 면(32SSL)은 측면(32SSL)으로도 지칭될 수 있다.
예시적인 실시예에서, 제2 반도체층(32)의 상면(32USL)의 직경은 제2 반도체층(32)의 하면(32BSL)의 직경과 동일할 수 있다. 제2 반도체층(32)은 일 방향(X)을 따라 전체적으로 균일한 직경을 가질 수 있다. 제2 반도체층(32)의 측면(32SSL)은 단면상 평탄할 수 있다. 다만, 이에 제한되지 않고, 제2 반도체층(32)은 일 방향(X)을 따라 변하는 직경을 가질 수도 있다. 예를 들어, 다른 몇몇 실시예에서 제2 반도체층(32)의 직경은 일 방향(X)을 따라 증가하거나 감소할 수도 있다.
소자 활성층(33)은 제1 면(33USL), 제2 면(33BSL) 및 제3 면(33SSL)을 포함할 수 있다. 소자 활성층(33)의 제1 면(33USL)은 제2 반도체층(32)과 대향하고, 소자 활성층(33)의 제2 면(33BSL)은 제1 반도체층(31)과 대향할 수 있다. 소자 활성층(33)의 제1 면(33USL)과 소자 활성층(33)의 제2 면(33BSL)은 서로 대향할 수 있다.
소자 활성층(33)의 제3 면(33SSL)은 소자 활성층(33)의 제1 면(33USL)과 소자 활성층(33)의 제2 면(33BSL) 사이에 배치될 수 있다. 소자 활성층(33)의 제3 면(33SSL)은 소자 활성층(33)의 제1 면(33USL)과 소자 활성층(33)의 제2 면(33BSL)을 연결하는 소자 활성층(33)의 측면, 옆면 또는 외면일 수 있다. 도면에서 소자 활성층(33)의 제1 면(33USL)은 상면(33USL)으로, 소자 활성층(33)의 제2 면(33BSL)은 하면(33BSL)으로, 소자 활성층(33)의 제3 면(33SSL)은 측면(33SSL)으로도 지칭될 수 있다.
일 실시예에서, 소자 활성층(33)의 측면(33SSL)은 소자 활성층(33)의 상면(33USL) 및/또는 소자 활성층(33)의 하면(33BSL)에 대하여 경사질 수 있다. 구체적으로, 소자 활성층(33)의 상면(33USL)의 직경은 소자 활성층(33)의 하면(33BSL)의 직경과 다를 수 있다. 소자 활성층(33)은 소자 활성층(33)의 상면(33USL)의 직경이 소자 활성층(33)의 하면(33BSL)의 직경보다 크고, 소자 활성층(33)의 측면(33SSL)은 소자 활성층(33)의 하면(33BSL) 및/또는 상면(33USL)에 대하여 경사진(기울어진) 형상을 가질 수 있다. 소자 활성층(33)의 직경은 제1 반도체층(31)으로부터 제2 반도체층(32)으로 갈수록 증가할 수 있다. 즉, 소자 활성층(33)은 테이퍼(Taper) 각도가 형성되며, 소자 활성층(33)의 상면(33USL)의 직경이 소자 활성층(33)의 하면(33BSL)의 직경보다 큰 원뿔대 형상을 가질 수 있다.
제1 반도체층(31), 소자 활성층(33) 및 제2 반도체층(32)은 일 방향(X)을 따라 차례로 적층된 구조일 수 있다. 제1 반도체층(31), 소자 활성층(33) 및 제2 반도체층(32) 사이의 경계면은 동일 평면 상에 위치하며 서로 맞닿은 경계면의 직경은 대체로 동일할 수 있다.
구체적으로, 소자 활성층(33)의 하면(33BSL)은 제1 반도체층(31)의 상면(31USL)과 동일한 평면 상에 위치할 수 있다. 소자 활성층(33)의 하면(33BSL)은 제1 반도체층(31)의 상면(31USL)과 맞닿을 수 있다. 이에 제한되는 것은 아니나, 소자 활성층(33)의 하면(33BSL)의 직경은 제1 반도체층(31)의 상면(31USL)의 직경과 동일할 수 있다. 다만, 이에 제한되지 않고 소자 활성층(33)과 제1 반도체층(31) 사이에는 다른 반도체층들이 더 배치될 수도 있다.
소자 활성층(33)의 상면(33USL)은 제2 반도체층(32)의 하면(32BSL)과 동일한 평면 상에 위치할 수 있다. 소자 활성층(33)의 상면(33USL)은 제2 반도체층(32)의 하면(32BSL)과 맞닿을 수 있다. 이에 제한되는 것은 아니나, 소자 활성층(33)의 상면(33USL)의 직경은 제2 반도체층(32)의 하면(32BSL)의 직경과 동일할 수 있다. 다만, 이에 제한되지 않고 소자 활성층(33)과 제2 반도체층(32) 사이에는 다른 반도체층들이 더 배치될 수도 있다.
도 4는 도 2의 A1 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 2 및 도 4는 발광 소자(ED)를 발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 자른 단면도들이다. 도 2 내지 도 4를 참조하면, 발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 자른 소자 활성층(33)의 단면은 제1 변(33US), 제2 변(33BS), 제1 측변(33SS1) 및 제2 측변(33SS2)을 포함할 수 있다.
소자 활성층(33)의 제1 변(33US)은 소자 활성층(33)의 상면(33USL)에 위치할 수 있다. 소자 활성층(33)의 제1 변(33US)은 상변(33US)으로 지칭될 수도 있다. 소자 활성층(33)의 제1 변(33US)은 일 방향(X)과 교차하는 타 방향(Y)으로 연장될 수 있다.
소자 활성층(33)의 제2 변(33BS)은 소자 활성층(33)의 하면(33BSL)에 위치할 수 있다. 소자 활성층(33)의 제2 변(33BS)은 하변(33BS)으로 지칭될 수도 있다. 소자 활성층(33)의 제2 변(33BS)은 타 방향(Y)으로 연장하되, 소자 활성층(33)의 제1 변(33US)과 대향할 수 있다.
소자 활성층(33)의 제1 측변(33SS1)은 소자 활성층(33)의 제1 변(33US)의 일단과 소자 활성층(33)의 제2 변(33BS)의 일단을 연결하는 변일 수 있다. 소자 활성층(33)의 제1 측변(33SS1)은 소자 활성층(33)의 우측변(33SS1)일 수 있다. 소자 활성층(33)의 제1 측변(33SS1)은 소자 활성층(33)의 제1 변(33US) 및/또는 소자 활성층(33)의 제2 변(33BS)에 대하여 기울어질 수 있다.
소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 제1 변(33US)의 타단과 소자 활성층(33)의 제2 변(33BS)의 타단을 연결하는 변일 수 있다. 소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 좌측변(33SS2)일 수 있다. 소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 제1 변(33US) 및/또는 소자 활성층(33)의 제2 변(33BS)에 대하여 기울어질 수 있다.
상술한 바와 같이, 소자 활성층(33)의 상면(33USL)의 직경(W2)은 소자 활성층(33)의 하면(33BSL)의 직경(W1)보다 클 수 있다. 이에 따라, 소자 활성층(33)의 제1 변(33US)의 길이(W2)는 소자 활성층(33)의 제2 변(33BS)의 길이(W1)와 다를 수 있다. 소자 활성층(33)의 제1 변(33US)의 길이(W2)는 소자 활성층(33)의 제2 변(33BS)의 길이(W1)보다 길 수 있다. 실질적으로, 소자 활성층(33)의 제1 변(33US)의 길이(W2)는 소자 활성층(33)의 상면(33USL)의 직경(W2)을 의미하고, 소자 활성층(33)의 제2 변(33BS)의 길이(W1)는 소자 활성층(33)의 하면(33BSL)의 직경(W1)을 의미할 수 있다.
소자 활성층(33)의 제1 변(33US)은 소자 활성층(33)의 제2 변(33BS)과 일 방향(X)으로 중첩할 수 있다. 소자 활성층(33)의 제1 변(33US)은 소자 활성층(33)의 제2 변(33BS)의 상부에서 소자 활성층(33)의 제2 변(33BS)을 완전히 커버할 수 있다.
소자 활성층(33)의 제1 측변(33SS1)과 소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 제2 변(33BS)에 대하여 경사질 수 있다. 소자 활성층(33)의 제2 변(33BS)에 대하여 소자 활성층(33)의 제1 측변(33SS1)이 경사진(기울어진) 방향과 소자 활성층(33)의 제2 측변(33SS2)이 경사진 방향은 서로 반대 방향일 수 있다.
소자 활성층(33)의 제1 변(33US)이 소자 활성층(33)의 제2 변(33BS)과 일 방향(X)으로 중첩하되, 소자 활성층(33)의 제1 변(33US)의 길이(W2)가 소자 활성층(33)의 제2 변(33BS)보다 길게 형성됨으로써, 소자 활성층(33)의 제1 측변(33SS1)과 소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 제2 변(33BS)에 대하여 둔각으로 경사질 수 있다. 또는, 소자 활성층(33)의 제1 측변(33SS1)과 소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 제1 변(33US)에 대하여 예각으로 경사질 수 있다. 즉, 일 방향(X)으로 자른 소자 활성층(33)의 단면은 상변이 하변보다 긴 역사다리꼴 평면 형상을 가질 수 있다.
구체적으로, 소자 활성층(33)의 제1 측변(33SS1)이 소자 활성층(33)의 제2 변(33BS)에 대하여 둔각으로 경사짐에 따라, 소자 활성층(33)의 제1 측변(33SS1)과 소자 활성층(33)의 제2 변(33BS)이 이루는 내각은 둔각이고, 소자 활성층(33)의 제1 측변(33SS1)과 소자 활성층(33)의 제2 변(33BS)이 이루는 외각(θ1, 이하 '제1 외각'이라 지칭)은 예각일 수 있다. 마찬가지로, 소자 활성층(33)의 제2 측변(33SS2)과 소자 활성층(33)의 제2 변(33BS)이 이루는 내각은 둔각이고, 소자 활성층(33)의 제2 측변(33SS2)과 소자 활성층(33)의 제2 변(33BS)이 이루는 외각(θ2, 이하 '제2 외각'이라 지칭)은 예각일 수 있다. 이하, 본 명세서에서 설명의 편의를 위해 소자 활성층(33)의 제2 변(33BS)의 연장선과 소자 활성층(33)의 일 측변이 이루는 예각은 소자 활성층(33)의 제2 변(33BS)과 소자 활성층(33)의 일 측변이 이루는 외각을 의미할 수 있다.
소자 활성층(33)의 제1 측변(33SS1)은 소자 활성층(33)의 제2 변(33BS)에 대하여 제1 외각(θ1)을 가지고 경사질 수 있다. 소자 활성층(33)의 제2 변(33BS)과 소자 활성층(33)의 제1 측변(33SS1)이 이루는 제1 외각(θ1)의 크기는 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함될 수 있다.
소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 제2 변(33BS)에 대하여 제2 외각(θ2)을 가지고 경사질 수 있다. 소자 활성층(33)의 제2 변(33BS)과 소자 활성층(33)의 제2 측변(33SS2)이 이루는 제2 외각(θ2)의 크기는 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함될 수 있다.
예시적인 실시예에서, 제1 외각(θ1)의 크기와 제2 외각(θ2)의 크기는 서로 동일할 수 있다. 즉, 소자 활성층(33)은 소자 활성층(33)의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 대칭인 형상을 가질 수 있다. 또는, 소자 활성층(33)의 단면은 소자 활성층(33)의 중앙부를 지나며, 일 방향(X)으로 연장된 기준선에 대하여 대칭일 수 있다. 이에 따라, 소자 활성층(33)의 제1 측변(33SS1)과 소자 활성층(33)의 제2 측변(33SS2)은 소자 활성층(33)의 중앙부를 지나며, 일 방향(X)으로 연장된 기준선에 대하여 서로 대칭 관계일 수 있다. 다만, 이에 제한되지 않고, 제1 외각(θ1)의 크기와 제2 외각(θ2)의 크기는 서로 상이할 수도 있다.
소자 활성층(33)의 하면(33BSL)의 직경(W1)은 400nm 내지 650nm의 범위 내에 포함될 수 있으며, 바람직하게 400nm 내지 600nm의 범위 내에 포함될 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 자른 제1 반도체층(31)의 단면은 제1 변(31US)을 포함할 수 있다. 제1 반도체층(31)의 제1 변(31US)은 제1 반도체층(31)의 상면(31USL)에 위치할 수 있다. 제1 반도체층(31)의 제1 변(31US)은 소자 활성층(33)의 제2 변(33BS)과 실질적으로 동일할 수 있다. 소자 활성층(33)의 하면(33BSL)과 제1 반도체층(31)의 상면(31USL)이 서로 맞닿도록 형성됨에 따라, 제1 반도체층(31)의 상면(31USL)의 직경(W1)과 소자 활성층(33)의 하면(33BSL)의 직경(W1)은 서로 동일할 수 있다. 이에 따라, 제1 반도체층(31)의 제1 변(31US)의 길이(W1)는 소자 활성층(33)의 제2 변(33BS)의 길이(W1)와 동일할 수 있다.
제1 반도체층(31)의 상면(31USL)의 직경(W1)은 소자 활성층(33)의 하면(33BSL)의 직경(W1)과 실질적으로 동일하며, 동일한 범위의 직경을 가질 수 있다. 예를 들어, 제1 반도체층(31)의 상면(31USL)의 직경(W1)은 400nm 내지 650nm의 범위 내에 포함될 수 있으며, 바람직하게 400nm 내지 600nm의 범위 내에 포함될 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(31)의 측면(31SSL)은 제1 반도체층(31)의 상면(31USL)과 실질적으로 수직일 수 있다. 이에 따라, 소자 활성층(33)의 측면(33SSL)은 제1 반도체층(31)의 측면(33SSL)에 대하여 경사질 수 있다.
발광 소자(ED)의 연장 방향인 일 방향(X)을 따라 자른 제2 반도체층(32)의 단면은 제1 변(32US), 제2 변(32BS), 제1 측변(32SS1), 및 제2 측변(32SS2)을 포함할 수 있다.
제2 반도체층(32)의 제1 변(32US)은 제2 반도체층(32)의 상면(32USL)에 위치할 수 있다. 제2 반도체층(32)의 제1 변(32US)은 제2 반도체층(32)의 상변(32US)으로 지칭될 수도 있다. 제2 반도체층(32)의 제1 변(32US)은 타 방향(Y)으로 연장될 수 있다.
제2 반도체층(32)의 제2 변(32BS)은 제2 반도체층(32)의 하면(32BSL)에 위치할 수 있다. 제2 반도체층(32)의 제2 변(32BS)은 제2 반도체층(32)의 하변(32BS)으로 지칭될 수도 있다. 제2 반도체층(32)의 제2 변(32BS)은 제2 반도체층(32)의 제1 변(32US)과 대향할 수 있다. 제2 반도체층(32)의 제2 변(32BS)은 타 방향(Y)으로 연장될 수 있다.
제2 반도체층(32)의 제2 변(32BS)은 소자 활성층(33)의 제1 변(33US)과 실질적으로 동일할 수 있다. 소자 활성층(33)의 상면(33USL)과 제2 반도체층(32)의 하면(32BSL)이 서로 맞닿도록 형성됨에 따라, 제2 반도체층(32)의 하면(32BSL)의 직경(W2)과 소자 활성층(33)의 상면(33USL)의 직경(W2)은 서로 동일할 수 있다. 이에 따라, 제2 반도체층(32)의 제2 변(32BS)의 길이(W2)는 소자 활성층(33)의 제1 변(33US)의 길이(W2)와 동일할 수 있다.
제2 반도체층(32)의 제1 측변(32SS1)은 제2 반도체층(32)의 제1 변(32US)의 일단과 제2 반도체층(32)의 제2 변(32BS)의 일단을 연결하는 변일 수 있다. 제2 반도체층(32)의 제1 측변(33SS1)은 제2 반도체층(32)의 우측변(32SS1)일 수 있다. 제2 반도체층(32)의 제1 측변(33SS1)은 제2 반도체층(32)의 제1 변(32US) 및 제2 반도체층(32)의 제2 변(32BS)과 수직할 수 있다.
제2 반도체층(32)의 제2 측변(32SS2)은 제2 반도체층(32)의 제1 변(32US)의 타단과 제2 반도체층(32)의 제2 변(32BS)의 타단을 연결하는 변일 수 있다. 제2 반도체층(32)의 제2 측변(33SS2)은 제2 반도체층(32)의 좌측변(32SS2)일 수 있다. 제2 반도체층(32)의 제2 측변(33SS2)은 제2 반도체층(32)의 제1 변(32US) 및 제2 반도체층(32)의 제2 변(32BS)과 수직할 수 있다.
본 실시예에서, 발광 소자 코어(30)의 일 단부는 소자 전극층(37)의 상면, 타 단부는 제1 반도체층(31)의 하면(31BSL)일 수 있다. 또한, 소자 전극층(37) 또는 제2 반도체층(32)의 최소 직경은 제1 반도체층(31)의 최대 직경(또는 직경)보다 클 수 있다. 따라서, 발광 소자 코어(30)의 단면 형상은 일 방향(X)을 따라 제1 반도체층(31)이 배치된 영역은 대체로 직경이 균일하고, 소자 활성층(33)이 배치된 영역은 일 방향(X)을 따라 직경이 증가되며, 제2 반도체층(32) 및 소자 전극층(37)이 배치된 영역은 일 방향(X)을 따라 직경이 대체로 균일한 형상을 가질 수 있다.
도 5는 도 1의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치를 나타낸 평면도이다.
도 3 및 도 5를 참조하면, 소자 활성층(33)의 상면(33USL, 제1 면)은 소자 활성층(33)의 하면(33BSL, 제2 면)을 완전히 커버할 수 있다. 소자 활성층(33)의 상면(33USL)의 직경(W2)이 소자 활성층(33)의 하면(33BSL)의 직경(W1)보다 크고 평면도상에서 소자 활성층(33)의 상면(33USL)이 소자 활성층(33)의 하면(33BSL)을 완전히 커버함으로써, 소자 활성층(33)의 하면(33BSL)은 소자 활성층(33)의 상면(33USL)의 내측에 위치할 수 있다. 이에 따라, 소자 활성층(33)의 하면(33BSL)과 소자 활성층(33)의 상면(33USL)을 연결하는 소자 활성층(33)의 측면(33SSL)은 소자 활성층(33)의 전 영역에 걸쳐 소자 활성층(33)의 하면(33BSL)에 대하여 경사질 수 있다.
이하, 다른 도면들을 참조하여 도 1의 실시예에 따른 발광 소자(ED)의 제조 공정에 대하여 순서대로 설명하기로 한다.
도 6 내지 도 12는 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 공정 단면도들이다.
이하, 발광 소자(ED)의 제조 공정을 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직한 방향이고, 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치한 평면과 수직한 방향일 수 있다.
제3 방향(DR3)은 하부 기판(1000) 상에 형성되는 발광 소자(ED)의 연장 방향인 일 방향(X)과 평행한 방향일 수 있다. 발광 소자(ED)의 제조 공정을 설명하는 실시예에서 다른 별도의 언급이 없는 한, “상부”는 제3 방향(DR3) 일측으로 하부 기판(1000)의 일면(또는 상면)으로부터 발광 소자(ED)의 복수의 반도체층들이 적층되는 방향을 나타내고, “상면”은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, “하부”는 제3 방향(DR3) 타측을 나타내고, “하면”은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다.
먼저, 도 6을 참조하면, 하부 기판(1000)을 준비한다.
구체적으로, 하부 기판(1000)은 베이스 기판(1100) 및 베이스 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다.
베이스 기판(1100)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 베이스 기판(1100)은 GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판을 포함할 수도 있다. 예시적인 실시예에서, 베이스 기판(1100)은 사파이어 기판(AlxOy)일 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층들이 형성될 수 있다. 상기 복수의 반도체층들은 상기 베이스 기판(1100) 상에 에피택셜법(Epitaxy growth)에 의해 시드(Seed) 결정을 성장시켜 형성될 수 있다. 상기 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등을 이용할 수 있다.
버퍼 물질층(1200)은 베이스 기판(1100)의 일면(또는 상면) 상에 형성될 수 있다. 버퍼 물질층(1200)은 베이스 기판(1100)과 후술하는 제1 반도체 물질층(3100, 도 7 참조)의 격자 상수 차이를 줄이는 역할을 할 수 있다. 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 후술하는 제1 반도체 물질층(3100)과 동일한 물질을 포함하되, 제1 도전형 도펀트 또는 제2 도전형 도펀트, 예컨대 n형 또는 p형으로 도핑되지 않은 물질을 포함할 수 있다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 버퍼 물질층(1200)은 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 베이스 기판(1100)의 종류에 따라 생략될 수도 있다.
이어, 도 7을 참조하면, 하부 기판(1000) 상에 제1 반도체 구조물(3000)을 형성한다.
구체적으로, 하부 기판(1000) 상에 제1 반도체 물질층(3100), 활성 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)이 순차 적층된 제1 반도체 구조물(3000)을 형성한다.
제1 반도체 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자 코어(30)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 활성 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)은 각각 발광 소자 코어(30)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)에 대응되며, 각 층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
제1 반도체 물질층(3100)의 두께는 제2 반도체 물질층(320)의 두께보다 두꺼울 수 있다. 제1 반도체 물질층(3100)의 두께는 제2 반도체 물질층(320)의 두께의 2배보다 두꺼울 수 있다. 제1 반도체 물질층(3100)의 두께는 활성 물질층(3300)의 두께보다 두꺼울 수 있다. 제1 반도체 물질층(3100)의 두께는 제2 반도체 물질층(320)의 두께와 활성 물질층(3300)의 두께의 합보다 두꺼울 수 있다.
이어, 도 7 및 도 8을 참조하면, 상기 제1 반도체 구조물(3000)을 식각하여 서로 이격된 제2 반도체 구조물(300)들을 형성한다.
구체적으로, 도 7의 제1 반도체 구조물(3000)을 하부 기판(1000)의 상면에 수직한 방향, 예컨대 제3 방향(DR3)으로 식각하는 제1 식각 공정을 수행하여 도 8에 도시된 바와 같이 서로 이격된 제2 반도체 구조물(300)들을 형성한다.
제1 반도체 구조물(3000)은 통상적이 패터닝 방법에 의해 식각될 수 있다. 예를 들어, 상기 패터닝 방법은 제1 반도체 구조물(3000)의 상부에 식각 마스크층을 형성하고, 상기 제1 반도체 구조물(3000)을 식각 마스크층을 따라 제3 방향(DR3)으로 식각하여 수행될 수 있다.
제1 반도체 구조물(3000)을 식각하는 제1 식각 공정은 건식 식각으로 수행될 수 있다. 상기 건식 식각으로 수행되는 제1 식각 공정을 통해 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 활성 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)이 식각되어 도 8의 서로 이격된 복수의 제2 반도체 구조물(300)이 형성될 수 있다. 건식 식각의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다.
제2 반도체 구조물(300)의 제1 반도체 물질층(310)은 상부로 갈수록 그 폭이 감소하는 형상을 가질 수 있다. 예를 들어, 제2 반도체 구조물(300)의 제1 반도체 물질층(310)은 제3 방향(DR3)으로 자르는 단면상 사다리꼴 형상을 가질 수 있다. 제2 반도체 구조물(300)의 제1 반도체 물질층(310)은 측면이 경사진 형상을 가질 수 있다.
한편, 도면에서는 제2 반도체 구조물(300)의 제1 반도체 물질층(310)은 측면이 경사진 형상을 가지고, 제2 반도체 구조물(300)의 활성 물질층(330), 제2 반도체 물질층(320) 및 전극 물질층(370)은 수직인 형상을 가지도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제2 반도체 구조물(300)이 포함하는 제1 반도체 물질층(310), 활성 물질층(330), 제2 반도체 물질층(320) 및 전극 물질층(370)의 각 측면은 나란하게 정렬되되 경사진 형상을 가질 수도 있다.
한편, 본 식각 공정에서 제2 반도체 구조물(300)이 포함하는 제1 반도체 물질층(310), 제2 반도체 물질층(320) 및 활성 물질층(330)의 표면에는 반도체 물질의 결함이 발생할 수 있다. 본 식각 공정에서 이용되는 에첸트에 노출된 제1 반도체 물질층(310), 제2 반도체 물질층(320) 및 활성 물질층(330)의 표면에 위치하는 반도체 물질이 상기 에천트에 의해 손상되어 형성될 수 있다.
이어, 도 8 및 도 9를 참조하면, 상기 제2 반도체 구조물(300)을 식각하여 발광 소자 코어(30)를 형성한다.
구체적으로, 도 8의 제2 반도체 구조물(300)에 제2 식각 공정을 수행하여 도 9에 도시된 바와 같이 서로 이격된 발광 소자 코어(30)들을 형성한다.
제2 반도체 구조물(300)을 식각하는 제2 식각 공정은 습식 식각으로 수행될 수 있다. 상기 습식 식각으로 수행되는 제2 식각 공정을 통해 제2 반도체 구조물(300)의 제1 반도체 물질층(310), 활성 물질층(330), 제2 반도체 물질층(320) 및 전극 물질층(370)의 측면의 일부가 식각되어 도 9에 도시된 바와 같은 상술한 발광 소자 코어(30)가 형성될 수 있다.
발광 소자 코어(30)는 하부 기판(1000)의 상면과 수직한 제1 반도체층(31), 제2 반도체층(32) 및 소자 전극층(37)과 하부 기판(1000)의 상면에 경사진 소자 활성층(33)을 포함할 수 있다.
상기 제2 식각 공정을 통해, 도 8에서 도시된 바와 같이 하부 기판(1000)의 상면에 대하여 경사진 제2 반도체 구조물(300)의 제1 반도체 물질층(310)은 도 9에 도시된 바와 같이 하부 기판(1000)의 상면에 대하여 수직한 발광 소자 코어(30)의 제1 반도체층(31)으로 형성될 수 있다.
상기 제2 식각 공정을 통해, 도 8에서 도시된 바와 같이 하부 기판(1000)의 상면에 대하여 수직한 제2 반도체 구조물(300)의 활성 물질층(330)은 도 9에 도시된 바와 같이 소자 활성층(33)의 제1 및 제2 측변(33SS1, 33SS2)이 소자 활성층(33)의 하변(33BS)(또는 제1 반도체층(31)의 상변(31US))에 대하여 경사진 형상을 가진 소자 활성층(33)으로 형성될 수 있다. 즉, 상기 제2 식각 공정을 통해 제1 반도체층(31)으로부터 제2 반도체층(32)으로 갈수록 직경이 증가하는 소자 활성층(33)이 형성될 수 있다.
한편, 상술한 바와 같이 소자 활성층(33)의 하변(33BS)과 소자 활성층(33)의 제1 측변(33SS1)이 이루는 제1 외각(θ1)의 크기는 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함될 수 있다. 마찬가지로, 소자 활성층(33)의 하변(33BS)과 소자 활성층(33)의 제2 측변(33SS2)이 이루는 제2 외각(θ2)의 크기는 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며 바람직하게 60° 내지 73°의 범위 내에 포함될 수 있다. 아울러, 본 식각 공정을 통해 형성된 발광 소자 코어(30)의 소자 활성층(33)의 하면의 직경은 400nm 내지 650nm의 범위 내에 포함될 수 있으며, 바람직하게 400nm 내지 600nm의 범위 내에 포함될 수 있으나, 이에 제한되는 것은 아니다.
본 제2 식각 공정을 통해 제2 반도체 구조물(300)이 포함하는 복수의 반도체층의 표면에 형성된 표면 손상의 일부는 제거될 수 있다. 구체적으로, 제1 식각 공정이 건식 식각으로 수행되고 제2 식각 공정이 습식 식각으로 수행되는 예시적인 실시예에서, 상기 제2 식각 공정에서 이용되는 식각액(또는 식각 에천트)에 의해 제2 반도체 구조물(300)의 표면에 형성된 반도체 물질의 손상이 존재하는 영역(이하, '표면 손상 영역'이라 지칭함)이 일부 제거될 수 있다. 이에 따라, 발광 소자 코어(30)의 외면에 형성된 표면 손상 영역의 면적이 감소될 수 있다. 한편, 제2 반도체 구조물(300)의 표면에 반도체 물질의 결함이 존재하는 표면 결함 영역을 완전히 제거하기 위해 제2 식각 공정의 공정 시간을 지나치게 늘리는 경우, 발광 소자 코어(30)의 직경이 감소하여 발광 소자(ED)로부터 발생된 광이 출광되는 면적이 감소하여 발광 소자(ED)의 발광 효율이 감소될 수 있다. 또한, 제2 반도체 구조물(300)의 표면에 반도체 물질의 결함이 존재하는 표면 결함 영역을 제거하지 않는 경우, 손상이 발생한 반도체층의 표면에서 전자들이 누설되거나 상기 표면 손상에 의해 정공이 캡쳐링되어 발광 소자(ED)의 발광 효율을 저해하는 요인이 될 수 있다.
본 실시예에서, 소자 활성층(33)의 측면이 소자 활성층의 하면에 대하여 기울어지고, 상기 소자 활성층(33)의 측면과 소자 활성층의 하면 사이의 외각의 크기가 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며 바람직하게 60° 내지 73°의 범위 내에 포함되도록 제2 식각 공정의 공정 조건을 조절함에 따라, 소자 활성층(33)의 표면에 형성된 표면 결함 영역을 효율적으로 제거할 수 있다. 이에 따라, 소자 활성층(33)의 표면에 반도체 물질의 결함이 존재하는 표면 결함 영역이 효율적으로 감소되어 발광 소자(ED)의 발광 효율이 개선될 수 있다.
이어, 도 10을 참조하면, 복수의 발광 소자 코어(30) 상에 절연 물질층(3800)을 형성한다.
구체적으로, 복수의 발광 소자 코어(30)의 외면에 절연 물질층(3800)을 형성한다. 절연 물질층(3800)은 하부 기판(1000)의 전면 상에 형성되어, 발광 소자 코어(30)의 외면뿐만 아니라, 상기 발광 소자 코어(30)에 의해 노출되는 버퍼 물질층(1200) 상면에도 형성될 수 있다. 상기 발광 소자 코어(30)의 외면은 발광 소자 코어(30)의 측면 및 상면을 포함할 수 있다. 절연 물질층(3800)은 발광 소자(ED)의 소자 절연막(38)에 대응되며, 상기 소자 절연막(38)이 포함하는 물질과 동일한 물질을 포함할 수 있다.
절연 물질층(3800)은 발광 소자 코어(30)의 외면에 절연 물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 예를 들어, 절연 물질층(3800)은 원자층 증착법(Atomic layer depsotion, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
이어, 도 11을 참조하면, 절연 물질층(3800)을 부분적으로 제거하여 발광 소자 코어(30)의 측면을 둘러싸는 소자 절연막(38)을 형성한다. 상기 소자 절연막(38)을 형성하는 공정은 발광 소자 코어(30)의 일 단부면, 예를 들어 소자 전극층(37)의 상면이 노출되도록 절연 물질층(3800)을 부분적으로 제거하는 식각 공정을 포함할 수 있다. 절연 물질층(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정을 통해 수행될 수 있다.
이어, 도 12를 참조하면, 복수의 발광 소자(ED)를 하부 기판(1000)에서 분리한다. 구체적으로, 복수의 발광 소자(ED)를 하부 기판(1000)으로부터 분리하는 공정은 특별히 제한되지 않는다. 예를 들어, 상기 복수의 발광 소자(ED)의 분리 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다.
이하, 상술한 실시예에 따른 발광 소자(ED) 중 소자 활성층(33)의 측면(33SSL)과 소자 활성층(33)의 하면(33BSL) 사이의 외각이 이루는 각도에 따른 발광 소자(ED)의 특성 평가에 대하여 설명하기로 한다.
다음과 같이 소자 활성층(33)의 측면(33SSL)과 소자 활성층(33)의 하면(33BSL) 사이의 외각의 크기에 따른 발광 소자 샘플(SAMPLE#1, SAMPLE#2, SAMPLE#3, SAMPLE#4)들을 제조하였다. 본 특성 평가에서 제조된 발광 소자 샘플(SAMPLE#1~ SAMPLE#4)들에 포함된 소자 활성층(33)의 직경, 소자 활성층(33)의 하면과 측면이 이루는 외각 및 발광 소자의 효율을 하기 표 1에 도시하였다. 여기서 발광 소자의 효율(%)은 외부 양자 효율(EQE, external quantum efficiency)일 수 있다. 이때, 발광 소자 샘플(SAMPLE#1, SAMPLE#2, SAMPLE#3, SAMPLE#4)들에서 소자 활성층(33)의 측면(33SSL)과 소자 활성층(33)의 하면(33BSL) 사이의 외각의 크기에 따라 소자 활성층(33)의 하면(33BSL)의 직경은 샘플마다 상이할 수 있다.
발광 소자 샘플 소자 활성층의 하면의 직경 소자 활성층의 하면과 소자 활성층의 측면 사이의 외각의 크기 발광 소자의 효율(%)
SAMPLE#1 561㎚ 90° 4.3±0.4
SAMPLE#2 481㎚ 73° 5.0±0.4
SAMPLE#3 482㎚ 68° 5.8±0.9
SAMPLE#4 419㎚ 57° 6.1±0.7
표 1과 같이 상기 소자 활성층의 하면과 소자 활성층의 측면 사이의 외각의 크기가 90° 인 경우보다 73°이하의 크기를 갖는 경우, 발광 소자(ED)의 발광 특성이 높아지는 것을 확인할 수 있다. 이는 상술한 바와 같이, 건식 식각으로 수행되는 제1 식각 공정에서 발생된 반도체층의 표면 결함이 제2 식각 공정을 통해 제거됨으로써 발광 소자(ED)의 발광 효율 특성이 향상되는 것을 확인할 수 있었다.
이하, 다른 실시예에 따른 발광 소자(ED)에 대하여 설명하기로 한다.
도 13은 도 1의 발광 소자의 단면도로서, 도 1의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다. 도 14는 도 1의 발광 소자의 단면도로서, 도 1의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 소자(ED)의 제2 반도체층(32_1)과 소자 전극층(37_1)이 일 방향(X)을 따라 직경이 감소하는 점이 도 2의 실시예와 차이점이다.
구체적으로, 제2 반도체층(32_1)의 직경은 일 방향(X)을 따라 감소할 수 있다. 제2 반도체층(32_1)의 측면은 제2 반도체층(32_1)의 하면에 대하여 경사질 수 있다. 상기 제2 반도체층(32_1)의 측면과 제2 반도체층(32_1)의 하면이 이루는 내각은 예각일 수 있다. 마찬가지로, 소자 전극층(37_1)의 직경은 일 방향(X)을 따라 감소할 수 있다. 소자 전극층(37_1)의 측면은 소자 전극층(37_1)의 하면에 대하여 경사질 수 있다. 상기 소자 전극층(37_1)의 측면과 소자 전극층(37_1)의 하면이 이루는 내각은 예각일 수 있다. 제2 반도체층(32_1)의 측면과 소자 전극층(37_1)의 측면은 서로 나란하게 정렬될 수 있다.
도 14를 참조하면, 본 실시예에 따른 발광 소자(ED)의 제2 반도체층(32_2)이 일 방향(X)을 따라 직경이 증가하는 점이 도 2의 실시예와 차이점이다.
구체적으로, 제2 반도체층(32_2)의 직경은 일 방향(X)을 따라 감소할 수 있다. 제2 반도체층(32_2)의 측면은 제2 반도체층(32_1)의 하면에 대하여 경사질 수 있다. 상기 제2 반도체층(32_2)의 측면과 제2 반도체층(32_2)의 하면이 이루는 내각은 둔각일 수 있다. 따라서, 상기 제2 반도체층(32_2)의 측면과 제2 반도체층(32_2)의 하면이 이루는 외각은 예각일 수 있다.
도 15는 다른 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 16은 도 15의 발광 소자의 단면도로서, 도 15의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다. 도 17은 도 15의 발광 소자에 포함된 제1 반도체층, 제2 반도체층 및 소자 활성층의 일 예를 나타낸 개략적인 분해 사시도이다.
도 15 내지 도 17을 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 발광 소자 코어(30_1)의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 비대칭인 형상을 가질 수 있다. 이에 따라, 본 실시예에 따른 발광 소자 코어(30)에 포함된 복수의 반도체층은 각 반도체층의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 대칭인 형상을 가질 수 있다.
제1 반도체층(31)은 일 방향(X)을 따라 연장된 형상을 가질 수 있다. 이에 제한되는 것은 아니나, 제1 반도체층(31)의 일 방향(X)으로의 두께(d1)(또는 제1 반도체층(31)의 길이)는 발광 소자 코어(30)의 길이의 절반보다 클 수 있다. 제1 반도체층(31)의 직경은 일 방향(X)을 따라 대체로 균일할 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고, 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)의 일 방향(X)으로의 두께(d2)(또는 제2 반도체층(32)의 길이)는 제1 반도체층(31)의 두께(d1)보다 얇을 수 있다. 일 실시예에서, 제1 반도체층(31)의 두께(d1)는 제2 반도체층(32)의 두께(d2)의 2배보다 두꺼울 수 있다. 제2 반도체층(32)의 직경은 일 방향(X)을 따라 대체로 균일할 수 있다.
소자 활성층(33_1)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치될 수 있다. 소자 활성층(33_1)의 일 방향(X)으로의 두께(d3)(또는 소자 활성층(33)의 길이)는 제1 반도체층(31)의 두께(d1)보다 얇을 수 있다. 제1 반도체층(31)의 두께(d1)는 소자 활성층(33_1)의 두께(d3)와 제2 반도체층(32)의 두께(d2)의 합보다 클 수 있다.
소자 활성층(33_1)의 직경은 일 방향(X)을 따라 증가할 수 있다. 구체적으로, 소자 활성층(33_1)의 직경은 제1 반도체층(31)에서 제2 반도체층(32)으로 갈수록 증가할 수 있다.
본 실시예에서, 소자 활성층(33_1)은 소자 활성층(33_1)의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 비대칭인 형상을 가질 수 있다.
소자 활성층(33_1)의 측면(33SSL)은 소자 활성층(33_1)의 하면에 대하여 경사진 여부에 따라 제1 영역(33SSL1) 및 제2 영역(33SSL2)을 포함할 수 있다. 제1 영역(33SSL1)은 소자 활성층(33_1)의 측면(33SSL) 중 소자 활성층(33_1)의 하면(33BSL)에 대하여 기울어진 영역이고, 제2 영역(33SSL2)은 소자 활성층(33_1)의 측면(33SSL) 중 소자 활성층(33_1)의 하면(33BSL)과 수직한 영역일 수 있다. 즉, 소자 활성층(33_1)의 측면(33SSL)은 소자 활성층(33_1)의 하면(33BSL)에 대하여 기울어진 일부 영역과 기울어지지 않은(또는 수직한) 다른 일부 영역을 포함함으로써, 본 실시예에 따른 소자 활성층(33_1)은 비대칭 구조를 가질 수 있다.
구체적으로, 소자 활성층(33_1)의 측면(33SSL)의 제1 영역(33SSL1)은 소자 활성층(33_1)의 상면(33USL) 및/또는 소자 활성층(33_1)의 하면(33BSL)에 대하여 경사질 수 있다. 이에 따라, 소자 활성층(33_1)의 측면(33SSL)의 제1 영역(33SSL1)은 제1 반도체층(31)의 측면(31SSL) 및 제2 반도체층(32)의 측면(32SSL)에 대하여 각각 경사질 수 있다.
소자 활성층(33_1)의 측면(33SSL)의 제2 영역(33SSL2)은 소자 활성층(33_1)의 상면(33USL) 및/또는 소자 활성층(33_1)의 하면(33BSL)과 수직할 수 있다. 이에 따라, 소자 활성층(33_1)의 측면(33SSL)의 제2 영역(33SSL2)은 제1 반도체층(31)의 측면(31SSL) 및 제2 반도체층(32)의 측면(32SSL)과 나란하게 정렬될 수 있다.
도 18은 도 16의 A2 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 18을 참조하면, 소자 활성층(33_1)의 제1 측변(33SS1)은 도 17의 소자 활성층(33_1)의 측면(33SSL)의 제1 영역(33SSL1)에 위치하고, 소자 활성층(33_1)의 제2 측변(33SS2_1)은 도 17의 소자 활성층(33_1)의 측면(33SSL)의 제2 영역(33SSL2)에 위치할 수 있다.
소자 활성층(33_1)의 제1 측변(33SS1)은 소자 활성층(33_1)의 제1 변(33US) 및 소자 활성층(33_1)의 제2 변(33BS)에 대하여 경사질 수 있다. 소자 활성층(33_1)의 제1 측변(33SS1)은 소자 활성층(33_1)의 제2 변(33BS)에 대하여 둔각으로 경사질 수 있다. 소자 활성층(33)의 제1 측변(33SS1)은 소자 활성층(33)의 제2 변(33BS)에 대하여 제1 외각(θ1)을 가지고 경사질 수 있다. 소자 활성층(33)의 제2 변(33BS)과 소자 활성층(33)의 제1 측변(33SS1)이 이루는 제1 외각(θ1)의 크기는 55° 내지 75°의 범위 또는 57° 내지 73°의 범위 내에 포함될 수 있으며, 바람직하게 60° 내지 73°의 범위 내에 포함될 수 있다.
본 실시예에서, 소자 활성층(33_1)의 제2 측변(33SS2_1)은 소자 활성층(33_1)의 제1 변(33US) 및 소자 활성층(33_1)의 제2 변(33BS)에 대하여 수직할 수 있다. 즉, 소자 활성층(33_1)의 제2 측변(33SS2_1)과 소자 활성층(33)의 제2 변(33BS)이 이루는 제2 외각((θ2_1)은 90°(또는 직각)일 수 있다.
예시적인 실시예에서, 제1 외각(θ1)의 크기와 제2 외각(θ2_1)의 크기는 서로 상이할 수 있다. 즉, 소자 활성층(33_1)은 소자 활성층(33_1)의 중앙부를 일 방향(X)으로 가로지르는 절단면에 대하여 대칭인 형상을 가질 수 있다. 또는, 소자 활성층(33_1)의 단면은 소자 활성층(33_1)의 중앙부를 지나며, 일 방향(X)으로 연장된 기준선에 대하여 대칭일 수 있다. 이에 따라, 소자 활성층(33_1)의 제1 측변(33SS1)과 소자 활성층(33_1)의 제2 측변(33SS2_1)은 소자 활성층(33_!)의 중앙부를 지나며, 일 방향(X)으로 연장된 기준선에 대하여 서로 대칭 관계일 수 있다.
소자 활성층(33_1)의 제1 측변(33SS1)은 제2 반도체층(32)의 제1 측변(32SS1)에 대하여 경사질 수 있다. 소자 활성층(33_1)의 제1 측변(33SS1)은 제1 반도체층(31)의 일 측변에 대하여 경사질 수 있다.
소자 활성층(33_1)의 제2 측변(33SS2_1)은 제2 반도체층(32)의 제2 측변(32SS2)과 나란하게 정렬될 수 있다. 소자 활성층(33_1)의 제2 측변(33SS2_1)은 제1 반도체층(31)의 타 측변에 대하여 경사질 수 있다.
도 19는 도 15의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치의 일 예를 나타낸 평면도이다. 도 20은 도 15의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치의 다른 예를 나타낸 평면도이다. 도 21은 도 15의 발광 소자에 포함된 소자 활성층의 제1 면과 제2 면 사이의 상대적인 평면 배치의 또 다른 예를 나타낸 평면도이다.
도 19 내지 도 21은 소자 활성층(33_1)의 제1 면(33USL, 상면)과 제2 면(33BSL, 하면) 사이의 상대적인 평면 배치 관계를 설명하기 위한 도면들이다. 도 19 내지 도 21은 상술한 소자 활성층(33_1)의 측면(33SSL) 중 제1 영역(33SSL1)과 제2 영역(33SSL2)의 면적에 따른 다양한 소자 활성층(33_1)의 상면(33USL)과 하면(33BSL) 사이의 상대적인 평면 배치들을 도시하고 있다.
도 17 및 도 19를 참조하면, 소자 활성층(33_1)의 상면(33USL)은 평면상 소자 활성층(33_1)의 하면(33BSL)을 완전히 커버할 수 있다. 평면도에서, 소자 활성층(33_1)의 상면(33USL)의 외주와 소자 활성층(33_1)의 하면(33BSL)의 외주가 일치하는 경우, 소자 활성층(33_1)의 상면(33USL)과 소자 활성층(33_1)의 하면(33BSL)을 연결하는 소자 활성층(33_1)의 측면(33SSL)은 소자 활성층(33_1)의 하면(33BSL)과 수직일 수 있다. 평면도에서, 소자 활성층(33_1)의 하면(33BSL)의 외주가 소자 활성층(33_1)의 상면(33USL)의 외주 내측에 위치하는 경우, 소자 활성층(33_1)의 상면(33USL)과 소자 활성층(33_1)의 하면(33BSL)을 연결하는 소자 활성층(33_1)의 측면(33SSL)은 소자 활성층(33_1)의 하면(33BSL)에 대하여 예각의 외각을 갖도록 경사질 수 있다.
소자 활성층(33_1)의 하면(33BSL)의 외주는 소자 활성층(33_1)의 상면(33USL)의 외주보다 내측에 위치하는 제1 부분과 소자 활성층(33_1)의 상면(33USL)의 외주와 일치하는 제2 부분을 포함할 수 있다.
도 19의 소자 활성층(33_1)은 소자 활성층(33_1)의 상면(33USL)의 중심축에 대하여, 소자 활성층(33_1)의 하면(33BSL)의 외주의 상기 제1 부분의 중심각(θ3)과 제2 부분의 중심각(θ4)은 각각 180°일 수 있다.
도 20의 소자 활성층(33_1)은 소자 활성층(33_1)의 상면(33USL)의 중심축에 대하여, 소자 활성층(33_1)의 하면(33BSL)의 외주의 상기 제1 부분의 중심각(θ3)은 제2 부분의 중심각(θ4)보다 클 수 있다. 상기 제1 부분의 중심각(θ3)과 제2 부분의 중심각(θ4)의 합은 360°일 수 있다.
도 21의 소자 활성층(33_1)은 소자 활성층(33_1)의 상면(33USL)의 중심축에 대하여, 소자 활성층(33_1)의 하면(33BSL)의 외주의 상기 제1 부분의 중심각(θ3)은 제2 부분의 중심각(θ4)보다 작을 수 있다. 상기 제1 부분의 중심각(θ3)과 제2 부분의 중심각(θ4)의 합은 360°일 수 있다.
도 22는 일 실시예에 따른 표시 장치의 평면도이다.
도 22를 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 상술한 발광 소자(ED 또는 ED_1), 구체적으로 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제4 방향(DR4), 제5 방향(DR5), 및 제6 방향(DR6)이 정의되어 있다. 제4 방향(DR4)과 제5 방향(DR5)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5)이 위치하는 평면에 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제6 방향(DR6)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면도상 제4 방향(DR4)이 제5 방향(DR5)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 표시 장치(10)의 장변과 단변이 만나는 코너부는 평면도상 직각일 수 있지만, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)의 장변과 단변이 만나는 코너부는 평면도상 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제6 방향(DR6)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제6 방향(DR6) 일측으로 표시 방향을 나타내고, "상면"은 제6 방향(DR6) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제6 방향(DR6) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제6 방향(DR6) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면도에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제4 방향(DR4) 일측, "좌측"는 제4 방향(DR4) 타측, "상측"은 제5 방향(DR5) 일측, "하측"은 제5 방향(DR5) 타측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 등으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 완전히 둘러싸거나 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 23은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다.
도 23을 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 평면도상 발광 영역(EMA)의 제5 방향(DR5) 일측 또는 타측에 배치될 수 있다. 예를 들어, 서브 영역(SA)은 일 화소(PX) 내에서 평면도상 발광 영역(EMA)의 상측에 배치될 수 있다. 서브 영역(SA)은 제5 방향(DR5)으로 이웃한 화소(PX)들의 발광 영역(EMA) 사이에 배치될 수 있다.
서브 영역(SA)은 컨택부(CT1, CT2)를 통해 전극층(200)과 접촉 전극(700)이 전기적으로 연결되는 영역을 포함할 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 분리부(ROP)는 제5 방향(DR5)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)의 제1 전극(210)이 서로 분리되고, 제5 방향(DR5)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)의 제2 전극(220)이 서로 분리되는 영역일 수 있다.
도 24는 도 23의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다.
도 23 및 도 24를 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층, 회로 소자층 상에 배치된 발광 소자층을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층은 기판(SUB) 상에 배치될 수 있다. 회로 소자층은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140), 제3 도전층(150) 및 복수의 절연막을 포함할 수 있다
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광 패턴(BML)을 포함할 수 있다. 차광 패턴(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다.
하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)을 완전히 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 트랜지스터(TR)의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제6 방향(DR6)으로 중첩하도록 배치될 수 있다.
제1 층간 절연막(163)은 제1 도전층(130) 상에 배치될 수 있다. 제1 층간 절연막(163)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연막(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 드레인 전극(SD1), 트랜지스터(TR)의 소스 전극(SD2)을 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1) 및 소스 전극(SD2)은 각각 제1 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 제1 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 차광 패턴(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연막(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연막(164)은 트랜지스터(TR)의 드레인 전극(SD1) 및 트랜지스터(TR)의 소스 전극(SD2)을 덮도록 배치될 수 있다. 제2 층간 절연막(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연막(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 제2 층간 절연막(164) 상에서 제1 전압 라인(VL1)과 이격 배치될 수 있다. 제2 전압 라인(VL2)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 즉, 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
도전 패턴(CDP)은 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 도전 패턴(CDP)은 제2 층간 절연막(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다.
패시베이션층(165)은 제3 도전층(150) 상에 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 덮도록 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 보호하는 역할을 할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 각각 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
비아층(166)은 패시베이션층(165) 상에 배치될 수 있다. 비아층(166)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(166)은 표면 평탄화하는 기능을 수행할 수 있다. 따라서, 후술하는 발광 소자층이 배치되는 비아층(166)의 상면(또는 표면)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다.
발광 소자층은 회로 소자층 상에 배치될 수 있다. 발광 소자층은 비아층(166) 상에 배치될 수 있다. 발광 소자층은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 제2 뱅크(600), 복수의 발광 소자(ED), 제2 절연층(520), 접촉 전극(700) 및 제3 절연층(530)을 포함할 수 있다.
제1 뱅크(400)는 발광 영역(EMA)에서 비아층(166) 상에 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면에 직접 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면을 기준으로 적어도 일부가 상부(예컨대, 제6 방향(DR6) 일측)로 돌출된 구조를 가질 수 있다. 제1 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제1 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다.
제1 뱅크(400)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 제5 방향(DR5)으로 연장되고, 제4 방향(DR4)으로 서로 이격될 수 있다. 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 보조할 수 있다.
도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 일 방향으로 연장된 형상을 가지며, 발광 영역(EMA)과 서브 영역(SA)을 가로지르도록 배치될 수 있다. 전극층(200)은 발광 소자(ED)를 발광시키기 위해 회로 소자층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 또한, 전극층(200)은 복수의 발광 소자(ED)의 정렬 공정에서 이용되는 전계를 생성하는 데에 활용될 수도 있다.
전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다. 발광 영역(EMA)에서 전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있고, 비발광 영역에서 전극층(200)은 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다.
전극층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)은 서로 이격될 수 있다.
제1 전극(210)은 평면도상 각 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 평면도상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제1 전극(210)은 평면도상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리될 수 있다.
제2 전극(220)은 제1 전극(210)과 제4 방향(DR4)으로 이격될 수 있다. 제2 전극(220)은 평면도상 각 화소(PX)의 우측에 배치될 수 있다. 제2 전극(220)은 평면도상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제2 전극(220)은 평면도상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리될 수 있다.
구체적으로, 발광 영역(EMA)에서 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(410)로부터 외측으로 연장되어 제1 서브 뱅크(410)가 노출하는 비아층(166) 상에도 배치될 수 있다. 마찬가지로, 제2 전극(220)은 제2 서브 뱅크(420)로부터 외측으로 연장되어 제2 서브 뱅크(420)가 노출하는 비아층(166) 상에도 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 제1 서브 뱅크(410)와 제2 서브 뱅크(420)가 서로 이격 대향하는 영역에서 서로 이격 대향할 수 있다. 비아층(166)은 상기 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 노출될 수 있다.
제1 전극(210)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제1 전극(210)과 이격될 수 있다. 마찬가지로, 제2 전극(220)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제2 전극(220)과 이격될 수 있다. 따라서, 서브 영역(SA)의 분리부(ROP)에서 제1 전극(210)과 제2 전극(220)은 비아층(166)을 노출할 수 있다.
제1 전극(210)은 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 회로 소자층의 도전 패턴(CDP)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 도전 패턴(CDP)의 상면과 접촉할 수 있다. 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압은 트랜지스터(TR)를 경유하여 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달될 수 있다.
제2 전극(220)은 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 회로 소자층의 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2)의 상면과 접촉할 수 있다. 제2 전압 라인(VL2)으로부터 인가되는 제2 전원 전압은 제2 전극(220)으로 전달될 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금을 포함할 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 전극층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200)이 형성된 비아층(166) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210)과 제2 전극(220)을 상호 절연시킬 수 있다.
제1 절연층(510)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 알루미늄 질화물(AlN) 등과 같은 무기 절연 물질 중 적어도 어느 하나를 포함할 수 있다.
제1 절연층(510)은 서브 영역(SA)에서 제1 전극(210)의 상면의 일부를 노출하는 제1 컨택부(CT1) 및 제2 전극(220)의 상면의 일부를 노출하는 제2 컨택부(CT2)를 포함할 수 있다. 제1 전극(210)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)를 통해 후술하는 제1 접촉 전극(710)과 전기적으로 연결되고, 제2 전극(220)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)를 통해 후술하는 제2 접촉 전극(720)과 전기적으로 연결될 수 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면도상 제4 방향(DR4) 및 제5 방향(DR5)으로 연장된 부분을 포함하여 평면도상 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고 발광 영역(EMA) 내에 분사되도록 할 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 절연층(510) 상에서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다.
각 발광 소자(ED)의 길이(즉, 도면에서 발광 소자(ED)의 제4 방향(DR4)으로의 길이)는 제4 방향(DR4)으로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 최단 간격보다 작을 수 있다. 또한, 각 발광 소자(ED)의 길이는 제4 방향(DR4)으로 이격된 제1 전극(210)과 제2 전극(220) 사이의 최단 간격보다 클 수 있다. 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 크게 형성되고, 제1 전극(210)과 제2 전극(220) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 작게 형성됨으로써, 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 영역에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 전극(210) 및 제2 전극(220)이 연장된 제5 방향(DR5)을 따라 서로 이격 배치되며, 실질적으로 상호 평행하게 정렬될 수 있다.
각 발광 소자(ED)는 제1 단부(ED_P1) 및 제2 단부(ED_P2)를 포함할 수 있다. 제1 단부(ED_P1)는 소자 활성층(33)을 기준으로 제1 반도체층(31)이 배치되는 측의 단부이고, 제2 단부(ED_P2)는 소자 활성층(33)을 기준으로 제2 반도체층(32)이 배치되는 측의 단부일 수 있다.
복수의 발광 소자(ED)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 단부(ED_P1)가 제2 전극(220) 상에 배치되고 제2 단부(ED_P2)가 제1 전극(210) 상에 배치되는 발광 소자(ED)일 수 있다. 제2 발광 소자(ED2)는 제1 단부(ED_P1)가 제1 전극(210) 상에 배치되고 제2 단부(ED_P2)가 제2 전극(220) 상에 배치되는 발광 소자(ED)일 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 그 구성 및 구조는 동일하되, 제1 전극(210)과 제2 전극(220) 사이에서 정렬되는 방향이 서로 반대일 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 양 단부(ED_P1, ED_P2)를 노출하도록 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 단부(ED_P1, ED_P2)는 각각 덮지 않도록 배치될 수 있다.
제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제5 방향(DR5)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(520)은 발광 소자(ED)와 그 하부의 제1 절연층(510) 사이의 이격 공간을 채우도록 배치될 수도 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 잇다. 발광 소자(ED)가 배치된 제1 절연층(510) 상에 배치될 수 있다. 접촉 전극(700)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 제1 전극(210) 상에 배치된 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 상기 제1 전극(210) 상에 배치된 발광 소자(ED)의 일 단부는 제1 발광 소자(ED1)의 제2 단부(ED_P2) 및 제2 발광 소자(ED2)의 제1 단부(ED_P1)를 포함할 수 있다.
제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)에 의해 노출된 제1 전극(210)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉할 수 있다. 즉, 제1 접촉 전극(710)은 제1 전극(210)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 제2 전극(220) 상에 배치된 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 상기 제2 전극(220) 상에 배치된 발광 소자(ED)의 타 단부는 제1 발광 소자(ED1)의 제1 단부(ED_P1) 및 제2 발광 소자(ED2)의 제2 단부(ED_P2)를 포함할 수 있다.
제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)에 의해 노출된 제2 전극(220)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉할 수 있다. 즉, 제2 접촉 전극(720)은 제2 전극(220)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 발광 소자(ED) 상에서 서로 이격될 수 있다. 구체적으로, 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 상호 전기적으로 절연될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출된 광은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행할 수 있고, 제1 전극(210) 및 제2 전극(220)의 표면에서 반사될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다.
제3 절연층(530)은 접촉 전극(700) 상에 배치될 수 있다. 제3 절연층(530)은 하부에 배치된 발광 소자층을 커버할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED), 제2 절연층(520) 및 접촉 전극(700)을 커버할 수 있다. 제3 절연층(530)은 제2 뱅크(600) 상에 배치되어, 제2 뱅크(600)도 커버할 수 있다.
제3 절연층(530)은 수분/산소 또는 먼저 입자와 같은 이물질로부터 하부에 배치된 발광 소자층을 보호하는 역할을 할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED), 제2 절연층(520) 및 접촉 전극(700)을 보호하는 역할을 할 수 있다.
도 25은 도 1의 발광 소자를 포함하는 표시 장치로서, 도 24의 B 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 25를 참조하면, 본 실시예에 따른 표시 장치(10)는 도 1의 발광 소자(ED)를 포함할 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 전극(210)과 제2 전극(220) 사이에서 제1 전극(210)과 제2 전극(220)이 서로 이격된 방향을 따라 순차적으로 배치될 수 있다.
일 실시예에서, 발광 소자(ED)가 제1 반도체층(31)에서 제2 반도체층(32)으로 갈수록 직경이 증가하는 소자 활성층(33)을 포함함에 따라, 발광 소자(ED)의 양 단부의 직경은 서로 상이할 수 있다. 이와 같이, 발광 소자(ED)의 일 단부와 발광 소자(ED)의 타 단부가 직경이 서로 다르게 형성됨에 따라, 발광 소자(ED)의 길이 방향은 비아층(166)의 일면에 대하여 기울어질 수 있다. 발광 소자(ED)의 길이 방향이 비아층(166)의 일면(또는 기판(SUB)의 일면)에 대하여 기울어지도록 제1 전극(210)과 제2 전극(220) 사이에 정렬됨에 따라, 제1 반도체층(31), 소자 활성층(33) 및 제2 반도체층(32) 사이의 각 경계면은 비아층(166)의 일면(또는 기판(SUB)의 일면)에 대하여 경사질 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 소자 절연막(38) 상에 배치되며, 표시 방향(DR6)을 향하는 발광 소자(ED)의 제2 소자 절연막(38)의 외면을 둘러쌀 수 있다.
발광 소자(ED)가 배치된 영역에서 제2 절연층(520)은 발광 소자(ED)의 외면(구체적으로, 발광 소자(ED)의 소자 절연막(38))을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서 제2 절연층(520)은 발광 소자(ED)가 노출하는 제1 절연층(510) 상에 배치될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면을 감싸도록 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 소자 절연막(38)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면을 감싸도록 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 소자 절연막(38)과 접촉할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성되고, 동일한 물질을 포함할 수 있다. 즉, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정으로 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 26은 도 1의 발광 소자를 포함하는 표시 장치로서, 도 24의 B 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 26을 참조하면, 본 실시예에 따른 표시 장치(10)는 접촉 전극(700_1)이 서로 다른 층에 형성된 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 포함하고, 제4 절연층(540)을 더 포함하는 점이 도 25의 실시예와 차이점이다.
구체적으로, 접촉 전극(700_1)은 서로 다른 층에 형성된 제1 접촉 전극(710) 및 제2 접촉 전극(720_1)을 포함할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부 상에 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 일 측벽 및 제2 절연층(520)의 상면 상에도 배치될 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)의 상면 상에 배치되되, 제2 절연층(520)의 상면의 적어도 일부를 노출할 수 있다.
제4 절연층(540)은 제1 접촉 전극(710) 상에 배치될 수 있다. 제4 절연층(540)은 제1 접촉 전극(710)을 완전히 덮도록 배치될 수 있다. 제4 절연층(540)은 제2 절연층(520)의 일 측벽 및 상면을 완전히 덮도록 배치되되, 제2 절연층(520)의 타 측벽에는 배치되지 않을 수 있다. 제4 절연층(540)의 일 단부는 제2 절연층(520)의 타 측벽과 나란하게 정렬될 수 있다.
제2 접촉 전극(720_1)은 제2 전극(220) 및 발광 소자(ED)의 타 단부 상에 배치될 수 있다. 제2 접촉 전극(720_1)은 발광 소자(ED)의 타 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 타 측벽 및 제4 절연층(540)의 상면 상에도 배치될 수 있다.
제3 절연층(530)은 제4 절연층(540) 및 제2 접촉 전극(720_1) 상에 배치될 수 있다. 제3 절연층(530)은 제4 절연층(540) 및 제2 접촉 전극(720_1) 상에 배치되어 이들을 커버할 수 있다.
본 실시예에서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 서로 다른 층으로 형성하며 이들 사이에 제4 절연층(540)을 개재함으로써, 표시 장치(10)의 공정이 추가되어 표시 장치(10)의 제조 공정 효율은 감소할 수 있으나 표시 장치(10)의 신뢰성이 개선될 수 있다. 구체적으로, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 서로 상이한 층으로 형성하고 이들 사이에 제4 절연층(540)을 더 배치함으로써, 표시 장치(10)의 제조 공정에서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)이 합선되는 문제를 최소화할 수 있다.
도 27은 도 15의 발광 소자를 포함하는 표시 장치로서, 도 24의 B 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 27을 참조하면, 본 실시예에 따른 표시 장치(10)는 도 15의 발광 소자(ED_1)를 포함할 수 있다. 발광 소자(ED_1)에 포함된 복수의 반도체층들은 제1 전극(210)과 제2 전극(220) 사이에서 제1 전극(210)과 제2 전극(220)이 서로 이격된 방향을 따라 순차적으로 배치될 수 있다.
본 실시예에 따른 발광 소자(ED_1)는 발광 소자(ED_1)의 길이 방향을 따라 자른 단면상 비아층(166)을 향하는 하변과 제2 절연층(520)을 향하는 상변이 서로 비대칭 관계를 가질 수 있다. 제1 반도체층(31), 소자 활성층(33) 및 제2 반도체층(32) 사이의 각 경계면은 비아층(166)의 일면(또는 기판(SUB)의 일면)에 대하여 수직일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ED: 발광 소자
30: 발광 소자 코어
31: 제1 반도체층
32: 제2 반도체층
33: 소자 활성층
37: 소자 전극층
33US: 제1 변(소자 활성층의 제1 변 또는 소자 활성층의 상변)
33BS: 제2 변(소자 활성층의 제2 변 또는 소자 활성층의 하변)
33SS1: 제1 측변(소자 활성층의 제1 측변)
33SS2: 제2 측변(소자 활성층의 제2 측변)
33USL: 제1 면 (소자 활성층의 제1 면 또는 소자 활성층의 상면)
33BSL: 제2 면(소자 활성층의 제2 면 또는 소자 활성층의 하면)
33SSL: 측면(소자 활성층의 제3 면 또는 소자 활성층의 측면)
33SSL1: 제1 영역(소자 활성층의 측면의 제1 영역)
33SSL2: 제2 영역(소자 활성층의 측면의 제2 영역)

Claims (21)

  1. 제1 방향으로 연장된 발광 소자로서,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하되,
    상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차적으로 배치되고,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 제2 반도체층의 상기 제1 방향으로의 두께의 2배보다 두껍고,
    상기 제1 방향으로 자른 상기 소자 활성층의 단면은,
    상기 제1 반도체층과 대향하는 제1 변,
    상기 제2 반도체층과 대향하는 제2 변,
    상기 제1 변의 일단과 상기 제2 변의 일단을 연결하는 제1 측변, 및
    상기 제1 변의 타단과 상기 제2 변의 타단을 연결하는 제2 측변을 포함하고,
    상기 제2 변의 길이는 상기 제1 변의 길이보다 길고,
    상기 제1 변과 상기 제1 측변이 이루는 외각의 크기는 55° 내지 75°의 범위 내에 포함되는 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 변과 상기 제2 측변이 이루는 외각의 크기는 55° 내지 75°의 범위 내에 포함되는 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 변과 상기 제1 측변이 이루는 외각의 크기는 60° 내지 73°의 범위 내에 포함되고,
    상기 제1 변과 상기 제2 측변이 이루는 외각의 크기는 60° 내지 73°의 범위 내에 포함되는 발광 소자.
  4. 제2 항에 있어서,
    상기 제1 변과 상기 제1 측변이 이루는 외각의 크기와 상기 제1 변과 상기 제2 측변이 이루는 외각의 크기는 동일한 발광 소자.
  5. 제1 항에 있어서,
    상기 제2 측변은 상기 제1 변에 대하여 기울어지고,
    상기 제1 측변이 기울어지는 방향과 상기 제2 측변이 기울어지는 방향은 서로 반대 방향인 발광 소자.
  6. 제1 항에 있어서,
    상기 소자 활성층의 단면은 상기 소자 활성층의 중앙부를 지나며 상기 제1 방향으로 연장된 기준선에 대하여 비대칭인 발광 소자.
  7. 제6 항에 있어서,
    상기 제1 변과 상기 제2 측변은 서로 수직인 발광 소자.
  8. 제1 항에 있어서,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 소자 활성층의 상기 제1 방향으로의 두께보다 두꺼운 발광 소자.
  9. 제8 항에 있어서,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 소자 활성층의 상기 제1 방향으로의 두께와 상기 제2 반도체층의 상기 제1 방향으로의 두께의 합보다 두꺼운 발광 소자.
  10. 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하되,
    상기 소자 활성층의 직경은 상기 제1 반도체층으로부터 상기 제2 반도체층으로 갈수록 증가하고,
    상기 소자 활성층은,
    상기 제1 반도체층을 향하는 제1 면,
    상기 제1 면과 대향하고, 상기 제2 반도체층을 향하는 제2 면, 및
    상기 제1 면과 상기 제2 면을 연결하는 측면을 포함하되,
    상기 소자 활성층의 측면은,
    상기 제1 면에 대하여 경사진 제1 영역 및 상기 제1 면에 대하여 수직인 제2 영역을 포함하는 발광 소자.
  11. 제10 항에 있어서,
    상기 제1 면과 상기 측면의 제1 영역이 이루는 예각의 크기는 55° 내지 75°의 범위 내에 포함되는 발광 소자.
  12. 제10 항에 있어서,
    상기 제1 반도체층은 제1 방향으로 연장되며,
    상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차적으로 배치되는 발광 소자.
  13. 제12 항에 있어서,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 제2 반도체층의 상기 제1 방향으로의 두께보다 두꺼운 발광 소자.
  14. 제13 항에 있어서,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 제2 반도체층의 상기 제1 방향으로의 두께의 2배보다 두꺼운 발광 소자.
  15. 제13 항에 있어서,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 소자 활성층의 상기 제1 방향으로의 두께보다 두꺼운 발광 소자.
  16. 제15 항에 있어서,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 소자 활성층의 두께와 상기 제2 반도체층의 상기 제1 방향으로의 두께의 합보다 두꺼운 발광 소자.
  17. 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되며, 제1 방향으로 연장된 발광 소자를 포함하되,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 소자 활성층을 포함하되,
    상기 제1 반도체층, 상기 소자 활성층 및 상기 제2 반도체층은 상기 제1 방향을 따라 순차적으로 배치되고,
    상기 제1 반도체층의 상기 제1 방향으로의 두께는 상기 제2 반도체층의 상기 제1 방향으로의 두께의 2배보다 두껍고,
    상기 제1 방향으로 자른 상기 소자 활성층의 단면은,
    상기 제1 반도체층과 대향하는 제1 변,
    상기 제2 반도체층과 대향하는 제2 변,
    상기 제1 변의 일단과 상기 제2 변의 일단을 연결하는 제1 측변, 및
    상기 제1 변의 타단과 상기 제2 변의 타단을 연결하는 제2 측변을 포함하고,
    상기 제2 변의 길이는 상기 제1 변의 길이보다 길고,
    상기 제1 변과 상기 제1 측변이 이루는 외각의 크기는 55° 내지 75°의 범위 내에 포함되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 변과 상기 제2 측변이 이루는 외각의 크기는 55° 내지 75°의 범위 내에 포함되는 표시 장치.
  19. 제17 항에 있어서,
    상기 제2 측변은 상기 제1 변에 대하여 기울어지고,
    상기 제1 측변이 기울어지는 방향과 상기 제2 측변이 기울어지는 방향은 서로 반대 방향인 표시 장치.
  20. 제17 항에 있어서,
    상기 소자 활성층의 단면은 상기 소자 활성층의 중앙부를 지나며 상기 제1 방향으로 연장된 기준선에 대하여 비대칭인 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 변과 상기 제2 측변은 서로 수직인 표시 장치.
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