KR20230105727A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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김대현
김동욱
서동균
심영출
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삼성디스플레이 주식회사
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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 층간 절연막, 상기 층간 절연막의 외측면을 둘러싸도록 배치되는 제1 소자 절연막, 및 상기 제1 소자 절연막의 외측면을 둘러싸도록 배치되는 제2 소자 절연막을 포함하고, 상기 층간 절연막은 10 이상의 유전 상수를 갖는 산화물 절연 물질을 포함하고, 상기 층간 절연막은 5nm 미만의 두께를 가진다.

Description

발광 소자 및 이를 포함하는 표시 장치{Light emitting element and display device including the same}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 복수의 반도체층을 포함하는 발광 소자 코어의 측면에 직접 배치되는 다중 절연막을 통해 소자 효율 및 신뢰성이 개선된 발광 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 복수의 반도체층을 포함하는 발광 소자 코어의 측면에 직접 배치되는 다중 절연막을 통해 소자 효율 및 신뢰성이 개선된 발광 소자를 포함한 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 층간 절연막, 상기 층간 절연막의 외측면을 둘러싸도록 배치되는 제1 소자 절연막, 및 상기 제1 소자 절연막의 외측면을 둘러싸도록 배치되는 제2 소자 절연막을 포함하고, 상기 층간 절연막은 10 이상의 유전 상수를 갖는 산화물 절연 물질을 포함하고, 상기 층간 절연막은 5㎚ 미만의 두께를 가진다.
상기 층간 절연막의 두께는 상기 제1 소자 절연막의 두께 및 상기 제2 소자 절연막의 두께보다 얇은 발광 소자.
상기 층간 절연막은 2㎚ 이하의 두께를 가질 수 있다.
상기 제1 소자 절연막의 두께는 상기 제2 소자 절연막의 두께보다 얇을 수 있다.
상기 제1 소자 절연막의 두께와 상기 제2 소자 절연막의 두께의 비율은 1:4일 수 있다.
상기 발광 소자 코어의 측면은 상기 제1 반도체층의 측면, 상기 제2 반도체층의 측면 및 상기 발광층의 측면 중 적어도 하나로 이루어질 수 있다.
상기 층간 절연막의 유전 상수는 상기 제1 소자 절연막의 유전 상수보다 클 수 있다.
상기 제1 소자 절연막의 식각 에천트에 대한 식각 속도(etch rate)는 상기 제2 소자 절연막의 식각 속도보다 느릴 수 있다.
상기 층간 절연막은 하프늄 실리콘 산화물(HfSiOx), 스칸듐 산화물(ScxOy), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 스트론튬 산화물(SrO), 이트륨 산화물(YxOy), 탄탈륨 산화물(TaxOy), 바륨 산화물(BaO), 텅스텐 산화물(WOx), 티타늄 산화물(TiOx), 및 란타늄 산화물(LaxOy) 중 적어도 하나를 포함할 수 있다.
상기 제1 소자 절연막은 실리콘 산화물(SiOx)을 포함할 수 있다.
상기 제2 소자 절연막은 알루미늄 산화물(AlxOy)을 포함할 수 있다.
상기 발광 소자 코어, 상기 층간 절연막, 상기 제1 소자 절연막, 및 상기 제2 소자 절연막은 평면상 원 형태를 포함할 수 있다.
상기 발광 소자 코어의 길이 방향의 길이는 상기 층간 절연막의 길이 방향의 길이보다 길 수 있다.
상기 제1 소자 절연막의 박막 밀도는 상기 제2 소자 절연막의 박막 밀도보다 높을 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자, 및 발광 소자 상에 배치되는 절연층을 포함하고, 상기 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 층간 절연막, 상기 층간 절연막의 외측면을 둘러싸도록 배치되는 제1 소자 절연막, 및 상기 제1 소자 절연막의 외측면을 둘러싸도록 배치되는 제2 소자 절연막을 포함하되, 상기 절연층은 상기 층간 절연막, 상기 제1 소자 절연막, 및 상기 제2 소자 절연막과 상기 기판의 두께 방향을 따라 중첩하고, 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층은 상기 기판의 상면과 평행한 일 방향을 따라 순차 배치된다.
상기 층간 절연막의 두께는 상기 제1 소자 절연막의 두께 및 상기 제2 소자 절연막의 두께보다 얇고, 상기 제1 소자 절연막의 두께는 상기 제2 소자 절연막의 두께보다 얇을 수 있다.
상기 층간 절연막은 10 이상의 유전 상수를 갖는 산화물 절연 물질을 포함할 수 있다.
상기 층간 절연막은 5nm 미만의 두께를 가질 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 일 방향을 따라 이격되며, 상기 발광 소자의 상기 일 방향의 길이는 상기 제1 전극과 상기 제2 전극 사이의 최단 간격보다 클 수 있다.
상기 제2 소자 절연막은 상기 절연층과 상기 기판의 두께 방향으로 중첩하는 영역에서 제1 두께를 가지고, 상기 절연층과 상기 기판의 두께 방향으로 비중첩하는 영역에서 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 두꺼울 수 있다.
일 실시예에 따른 발광 소자 및 이를 포함하는 표시 장치에 의하면, 복수의 반도체층을 포함하는 발광 소자 코어의 측면에 직접 배치되는 다중 절연막을 통해 발광 소자 코어의 표면 결함을 방지하여 소자 효율을 개선하고, 산소 확산을 방지하여 소자의 신뢰성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 3은 층간 절연막의 유전 상수에 따른 전류 밀도-내부 양자 효율의 그래프이다.
도 4는 층간 절연막의 두께에 따른 시간-휘도 변화 그래프이다.
도 5는 제1 절연막의 두께에 따른 시간-휘도 변화 그래프이다.
도 6은 다른 실시예에 따른 발광 소자의 단면도이다.
도 7은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 8은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 9 내지 도 14는 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 공정 단면도들이다.
도 15는 일 실시예에 따른 표시 장치의 평면도이다.
도 16은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다.
도 17은 도 16의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 18은 도 16의 A 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 19는 도 16의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 20은 도 16의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다. 도 3은 층간 절연막의 유전 상수에 따른 전류 밀도-내부 양자 효율의 그래프이다. 도 4는 층간 절연막의 두께에 따른 시간-휘도 변화 그래프이다. 도 5는 제1 절연막의 두께에 따른 시간-휘도 변화 그래프이다.
도 1 및 도 2를 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)는 일 방향(DR3)으로 연장된 형상을 가지며, 상기 발광 소자(ED)의 연장 방향(또는 길이 방향, DR3)으로의 길이는 발광 소자(ED)의 직경보다 크다. 이에 제한되는 것은 아니지만 발광 소자(ED)의 연장 방향(DR3)으로의 길이는 약 1~10㎛이며, 바람직하게는 4~5㎛일 수 있고, 발광 소자(ED)의 직경은 500㎚일 수 있다. 발광 소자(ED)의 종횡비는 1.2:1 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수도 있고, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다. 이하, 발광 소자(ED)의 형상을 설명하는 도면에 있어서, 일 방향(DR3), 발광 소자(ED)의 연장 방향(DR3) 및 발광 소자(ED)의 길이 방향(DR3)의 용어는 상호 혼용되어 지칭될 수 있다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다. 또한, 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
발광 소자(ED)는 발광 소자 코어(30), 층간 절연막(39), 제1 소자 절연막(381), 및 제2 소자 절연막(382)을 포함할 수 있다.
발광 소자 코어(30)는 일 방향(DR3)으로 연장된 형상을 가질 수 있다. 발광 소자 코어(30)는 로드 또는 원통형 형상일 수 있다. 다만, 이에 제한되지 않고 발광 소자 코어(30)는 정육면체, 직육면체, 육각기둥 등 다각기둥의 형상을 가지거나, 일 방향(DR3)으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다.
발광 소자 코어(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(33) 및 소자 전극층(37)을 포함할 수 있다. 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)은 발광 소자 코어(30)의 길이 방향인 일 방향(DR3)을 따라 순차 적층될 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(33)을 사이에 두고, 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(33)이 포함하는 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(33) 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(33)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(33)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(33)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(33)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
발광층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향인 일 방향(DR3)으로의 양 단부면 뿐만 아니라, 발광 소자(ED)의 측면으로도 방출될 수 있다. 발광층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
소자 전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 소자 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 소자 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 소자 전극층(37)은 생략될 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 전극이 각각 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
층간 절연막(39)은 발광 소자 코어(30)의 측면(또는 외주면)을 둘러싸도록 배치될 수 있다. 층간 절연막(39)은 발광 소자 코어(30)에 포함된 복수의 반도체층 또는 소자 전극층(37)의 측면을 감싸도록 배치될 수 있다. 층간 절연막(39)은 적어도 제1 반도체층(31), 발광층(33) 및 제2 반도체층(32)의 측면을 둘러싸도록 배치되며, 발광 소자 코어(30)가 연장된 일 방향(DR3)으로 연장될 수 있다.
층간 절연막(39)은 발광 소자 코어(30)의 측면은 둘러싸되, 발광 소자 코어(30)의 양 단부면(도 1에서 발광 소자 코어(30)의 상면 및 하면)은 노출하도록 배치될 수 있다. 층간 절연막(39)이 발광 소자 코어(30)의 양 단부면에는 배치되지 않음으로써, 발광 소자 코어(30)의 소자 전극층(37)과 제1 반도체층(31)은 층간 절연막(39)에 의해 노출될 수 있다.
층간 절연막(39)은 발광 소자 코어(30)의 측면에 직접 접촉할 수 있다. 층간 절연막(39)은 발광 소자 코어(30)와 제1 소자 절연막(381) 사이에 배치될 수 있다. 즉, 층간 절연막(39)의 내측면은 발광 소자 코어(30)의 측면(또는 외주면)과 직접 접촉할 수 있고, 층간 절연막(39)의 외측면은 제1 소자 절연막(381)의 내측면과 직접 접촉할 수 있다.
층간 절연막(39)은 절연 특성을 가진 물질을 포함할 수 있다. 일 실시예에서, 층간 절연막(39)은 에너지 갭(energy gap)(또는, 밴드 갭(band gap))이 3 전자 볼트(eV) 이상이고, 고유전율(high-k)을 가지는 절연 물질을 포함할 수 있다. 본 명세서에서 '고유전율'이라 함은 유전 상수(K)가 10 이상임을 의미할 수 있다. 즉, 층간 절연막(39)은 유전 상수(또는 유전율)가 10 이상인 산화물(oxide) 계열의 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(39)은 하프늄 실리콘 산화물(HfSiOx), 스칸듐 산화물(ScxOy), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 스트론튬 산화물(SrO), 이트륨 산화물(YxOy), 탄탈륨 산화물(TaxOy), 바륨 산화물(BaO), 텅스텐 산화물(WOx), 및 티타늄 산화물(TiOx), 란타늄 산화물(LaxOy) 등을 포함할 수 있다.
층간 절연막(39)은 발광 소자 코어(30)의 측면과 직접 접촉함으로써 발광 소자 코어(30)의 측면에 형성된 표면 결함(defect)을 개선할 수 있다. 상기 발광 소자 코어(30)의 측면에 형성된 표면 결함은 후술하는 바와 같이 발광 소자(ED)의 제조 공정 중 발광 소자 코어(30)를 형성하기 위한 식각 공정에서 최외곽에 노출되는 제1 반도체층(31), 제2 반도체층(32), 및 발광층(33)의 표면에서 발생되는 결함일 수 있다. 상기 표면 결함은 발광 소자 코어(30)의 표면에서 광의 생성 없이 전자와 정공이 재결합하는 비발광-재결합(non-radiative recombination)을 유발시키며, 이로 인해 발광 소자(ED)의 내부 양자 효율(EQE)이 저하되는 요인일 수 있다.
일 실시예에서 층간 절연막(39)은 에너지 갭이 3 전자 볼트(eV) 이상이고, 유전 상수가 10 이상인 산화물 절연 물질을 포함함으로써, 표면 결함을 개선시키고 내부 양자 효율을 극대화할 수 있다. 고유전율의 절연 물질은 외부 전계에 의해 절연 물질 내부의 양전하와 음전하가 방향성을 갖는 유전 분극(Dielectric polarization)을 극대화시킬 수 있다. 이에 따라 발광 소자 코어(30)의 측면에서 발생하는 비발광-재결합이 최소화되고, 누설된 전자들이 발광층(33)으로 이동하는 통로 역할을 하므로 발광 소자(ED)의 내부 양자 효율이 개선될 수 있다.
도 3의 그래프를 참조하면, X축은 발광 소자(ED)에 인가하는 전류 밀도(단위: A/cm2)이고, Y축은 내부 양자 효율(단위: %)을 나타낸다.
층간 절연막(39)이 고유전율(high-k)을 가지는 절연 물질을 포함하는 경우, 발광 소자(ED)의 내부 양자 효율은 대략 15%일 수 있다. 이와 달리, 층간 절연막(39)이 저유전율(low-k)을 가지는 절연 물질을 포함하는 경우, 내부 양자 효율은 대략 10%일 수 있다. 본 명세서에서 '저유전율'이라 함은 고유전율 대비 작은 유전 상수를 의미하며 유전 상수(k)가 10 미만임을 의미할 수 있다. 예를 들어, 저유전율의 절연 물질은 질화 알루미늄(AlN) 또는 실리콘 산화물(SiOx) 등 일 수 있다.
다시 도 1 및 도 2를 참조하면, 제1 소자 절연막(381)은 층간 절연막(39)의 외측면(또는 외주면) 상에 배치될 수 있다. 제1 소자 절연막(381)은 층간 절연막(39)의 외측면을 둘러싸도록 배치될 수 있다. 제1 소자 절연막(381)은 층간 절연막(39)과 제2 소자 절연막(382) 사이에 배치될 수 있다.
제1 소자 절연막(381)은 일 방향(DR3)으로 연장될 수 있다. 제1 소자 절연막(381)은 층간 절연막(39)과 유사하게, 발광 소자 코어(30)의 측면은 커버하되, 발광 소자 코어(30)의 양 단부면은 노출하도록 배치될 수 있다. 도면에서는 제1 소자 절연막(381)이 발광 소자(ED)의 길이 방향(DR3)으로 연장되어 제1 반도체층(31)으로부터 소자 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다.
제1 소자 절연막(381)은 제2 소자 절연막(382)으로부터 유입되는 산소에 대한 배리어(barrier) 역할을 하는 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 소자 절연막(381)은 플라즈마 원자층 증착법(Plasma Enhanced Atomic Layer Deposition, PEALD)으로 형성되어 박막 밀도가 높고, 불순물 함량이 적은 치밀한 절연 물질을 포함할 수 있다. 또한, 제1 소자 절연막(381)은 낮은 산소 투과도를 가질 수 있다. 제1 소자 절연막(381)은 산화물 절연막, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 한편, 제1 소자 절연막(381)의 박막 밀도는 제2 소자 절연막(382)의 박막 밀도보다 높을 수 있다. 제1 소자 절연막(381)은 상대적으로 낮은 박막 밀도를 갖는 제2 소자 절연막(382)으로부터 산소가 침투하는 것을 방지하기 위해 높은 박막 밀도를 가질 수 있다.
외부에서 유입된 산소가 발광 소자(ED)에 투과되는 경우, 발광 소자(ED)가 열화되며, 발광 소자(ED)의 신뢰성이 감소할 수 있다. 일 실시예에서, 제1 소자 절연막(381)은 층간 절연막(39)과 제2 소자 절연막(382) 사이에 배치되며 발광 소자 코어(30)의 외측면을 둘러싸도록 배치됨으로써 제2 소자 절연막(382)으로부터 층간 절연막(39) 또는 발광 소자 코어(30)에 산소가 확산되는 것을 방지할 수 있다. 이에 따라, 발광 소자(ED)의 열화 및 신뢰성이 개선될 수 있다.
제2 소자 절연막(382)은 제1 소자 절연막(381)의 외측면(또는 외주면) 상에 배치될 수 있다. 제2 소자 절연막(382)은 제1 소자 절연막(381)의 외측면을 둘러싸도록 배치될 수 있다.
제2 소자 절연막(382)은 일 방향(DR3)으로 연장될 수 있다. 제2 소자 절연막(382)은 층간 절연막(39) 및 제1 소자 절연막(381)과 유사하게, 발광 소자 코어(30)의 측면은 커버하되, 발광 소자 코어(30)의 양 단부면은 노출하도록 배치될 수 있다. 도면에서는 제2 소자 절연막(382)이 발광 소자(ED)의 길이 방향(DR3)으로 연장되어 제1 반도체층(31)으로부터 소자 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다.
제2 소자 절연막(382)은 제1 소자 절연막(381)을 보호하는 기능을 수행할 수 있다. 예컨대, 제2 소자 절연막(382)은 제1 소자 절연막(381)의 외측면을 둘러싸도록 배치되어, 후술하는 표시 장치(10)의 제조 공정 중 제2 절연층(520) 및/또는 표시 장치(10)의 다른 부재를 형성하는 공정에서 제1 소자 절연막(381) 및/또는 발광 소자 코어(30)가 손상되는 것을 방지하는 역할을 할 수 있다.
도면에서는 제2 소자 절연막(382)이 제1 소자 절연막(381)의 외측면을 완전히 덮도록 배치된 것을 도시하고 있으나, 이에 제한되지 않는다.
제2 소자 절연막(382)은 절연 특성을 가진 물질을 포함할 수 있다. 예를 들어, 제2 소자 절연막(382)은 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 이에 제한되는 것은 아니나, 제2 소자 절연막(382)은 후술하는 표시 장치(10)의 제조 공정 중 건식 식각 공정에서 이용되는 에천트(Etchant)(예를 들어, F2 가스)에 대하여 제1 소자 절연막(381)보다 식각 속도가 느린 물질을 포함할 수 있다. 이에 따라, 발광 소자(ED)의 최외곽면을 이루는 제2 소자 절연막(382)이 표시 장치(10)의 제조 공정에서 이용되는 에천트에 노출됨에도 불구하고, 상기 에천트에 대한 제2 소자 절연막(382)의 식각 속도가 느리므로 제2 소자 절연막(382)은 발광 소자 코어(30) 및 제1 소자 절연막(381)을 안정적으로 보호할 수 있다.
한편, 도 2에 도 4 및 도 5를 결부하면, 층간 절연막(39), 제1 소자 절연막(381) 및 제2 소자 절연막(382)은 소정의 두께로 형성되어 발광 소자(ED)의 발광 효율 및 신뢰성을 개선시킬 수 있다. 층간 절연막(39)의 두께(d1), 제1 소자 절연막(381)의 두께(d2), 및 제2 소자 절연막(382)은 두께(d3)는 상대적인 두께의 대소 관계를 가질 수 있다.
도 4를 참조하면, 층간 절연막(39)의 두께(d1)는 제1 소자 절연막(381)의 두께(d2) 및 제2 소자 절연막(382)의 두께(d3)보다 얇을 수 있다. 예를 들어, 층간 절연막(39)의 두께(d1)는 5㎚ 미만일 수 있다. 특히, 층간 절연막(39)의 두께(d1)는 2㎚ 이하일 수 있다. 이에 따라, 산화물 절연 물질을 포함하는 층간 절연막(39)으로부터 발광 소자 코어(30)로의 산소 확산이 방지되어 발광 소자(ED)의 신뢰성이 개선될 수 있다.
층간 절연막(39)의 두께(d1)가 두꺼워질수록 층간 절연막(39)에 포함된 산화물 절연 물질의 산소 성분의 절대적인 양이 증가할 수 있다. 층간 절연막(39)에 포함된 산소 성분이 발광 소자(ED)에 유입되는 경우 상술한 바와 같이 절연층으로부터 발광 소자 코어(30)로의 산소 확산이 진행되어 발광 소자(ED)의 열화에 따라 신뢰성이 저하될 수 있다. 따라서, 층간 절연막(39)의 두께(d1)가 5㎚ 이상인 경우 발광 소자(ED)의 신뢰성이 저하될 수 있다.
도 4의 그래프는 층간 절연막(39)의 두께(d1)가 각각 2㎚, 5㎚, 및 7㎚일 때, 시간(X축)에 따른 발광 소자(ED)의 휘도(Y축)의 변화율을 나타낸다(전류 밀도: 50A/cm2).
층간 절연막(39)의 두께(d1)가 5㎚ 또는 7㎚인 경우, 시간이 경과함에 따라 발광 소자(ED)의 휘도가 선형적 또는 지수함수적으로 감소할 수 있다. 예를 들어, 층간 절연막(39)의 두께(d1)가 5㎚ 또는 7㎚인 경우, 600시간이 경과함에 따라 발광 소자(ED)의 휘도는 약 60%로 감소할 수 있다. 한편, 층간 절연막(39)의 두께(d1)가 2㎚인 경우, 시간이 경과하더라도 발광 소자(ED)의 휘도 감소가 적을 수 있다.
도 4에 비추어볼 때, 층간 절연막(39)의 두께(d1)가 5㎚에서 2㎚으로 갈수록 시간에 따른 발광 소자(ED)의 휘도 감소율이 저하되는 것으로 보이며, 층간 절연막(39)의 두께(d1)가 2㎚이하인 경우에도 발광 소자(ED)의 휘도 감소율이 저하될 수 있다.
다만, 층간 절연막(39)의 증착 공정 상 층간 절연막(39)의 두께는 대략 0.1 ㎚ 이상일 수 있다.
따라서, 층간 절연막(39)의 두께(d1)가 0.1㎚ 이상 5㎚ 미만의 범위 내, 특히 0.1㎚ 이상 2㎚ 이하의 범위 내에 포함되는 경우 시간에 따른 발광 소자(ED)의 휘도 감소율이 최소화될 수 있고, 발광 소자(ED)의 열화 문제가 개선될 수 있다. 이에 따라, 신뢰성이 개선된 발광 소자(ED)를 구현할 수 있다.
도 5를 참조하면, 일 실시예에서, 제1 소자 절연막(381)의 두께(d2)는 제2 소자 절연막(382)의 두께(d3)보다 얇을 수 있다. 제1 소자 절연막(381)의 두께(d2)와 제2 소자 절연막(382)의 두께(d3)는 소정의 비율을 유지함으로써 발광 소자(ED)의 표면 결함에 의한 발광 효율을 개선하고, 산소 확산에 따른 신뢰성 저하를 개선할 수 있다.
예를 들어, 제1 소자 절연막(381)의 두께(d2)와 제2 소자 절연막(382)의 두께(d3)의 비율은 1:2 내지 1:8일 수 있으나, 이에 제한되지 않는다. 상기 비율은 바람직하게는 1:4 이하일 수 있다. 즉, 제2 소자 절연막(382)의 두께(d3)가 40㎚인 경우, 제1 소자 절연막(381)의 두께(d2)는 5㎚ 내지 10㎚의 범위 내에 포함될 수 있으나, 이에 제한되지 않는다. 바람직하게는 제1 소자 절연막(381)의 두께(d2)는 10㎚일 수 있다.
도 5의 그래프는 제1 소자 절연막(381)의 두께(d2)가 각각 10㎚, 7㎚, 5㎚, 및 2㎚일 때, 시간(X축)에 따른 발광 소자(ED)의 휘도(Y축)의 변화율을 나타낸다. 한편, 제2 소자 절연막(382)의 두께(d3)는 40㎚인 경우를 예시한다.
제1 소자 절연막(381)의 두께(d2)가 10㎚, 7㎚, 또는 5㎚인 경우, 시간에 따른 발광 소자(ED)의 휘도 감소량은 대략 10% 내외일 수 있다. 특히, 제1 소자 절연막(381)의 두께(d2)가 5㎚인 경우, 발광 소자(ED)의 휘도 감소량이 가장 적을 수 있다. 이와 달리, 제1 소자 절연막(381)의 두께(d2)가 2㎚인 경우, 시간에 따른 발광 소자(ED)의 휘도 감소량은 대략 20% 이상일 수 있다.
정리하면, 제1 소자 절연막(381)의 두께(d2)가 제2 소자 절연막(382)의 두께(d3)의 1/8배보다 더 얇은 경우 제1 소자 절연막(381)은 제2 소자 절연막(382)으로부터 유입되는 산소 확산을 방지하기 어려울 수 있다. 따라서, 제1 소자 절연막(381)의 두께(d2)와 제2 소자 절연막(382)의 두께(d3)의 비율은 1:8, 바람직하게는 1:4 이하일 수 있다.
한편, 제1 소자 절연막(381)의 두께(d2)는 제2 소자 절연막(382)의 두께(d3)보다 얇을 수 있다. 제1 소자 절연막(381)의 두께(d2)가 두꺼울수록 플라즈마 원자층 증착법(PEALD)의 공정 시간이 증가하며 플라즈마 데미지에 의해 발광 소자(ED)의 표면 결함을 유발할 수 있으므로, 제1 소자 절연막(381)의 두께(d2)는 발광 소자(ED)의 표면 결함을 방지할 수 있을 정도의 두께 범위를 가질 수 있다.
본 실시예에 따른 발광 소자(ED)는 발광 소자 코어(30) 및 발광 소자 코어(30)의 측면을 둘러싸도록 배치되는 층간 절연막(39), 제1 소자 절연막(381), 및 제2 소자 절연막(382)을 포함함으로써, 발광 소자(ED)의 발광 효율과 신뢰성을 개선할 수 있다. 층간 절연막(39)은 5㎚ 미만의 두께를 갖는 고유전율의 산화물 절연 물질을 포함함으로써 발광 소자 코어(30)의 측면 결함을 개선하여 발광 소자(ED)의 발광 효율을 개선할 수 있고, 발광 소자(ED)의 신뢰성 저하를 방지할 수 있다. 또한, 제2 소자 절연막(382)은 건식 식각 공정에 사용되는 에천트에 대해 느린 식각 속도를 갖는 절연 물질을 포함함으로써 발광 소자 코어(30) 및 절연막들(39, 381)을 보호하고, 제1 소자 절연막(381)은 제2 소자 절연막(382)으로부터 진입되는 산소 확산을 방지하여 발광 소자(ED)의 열화 개선 및 신뢰성을 확보할 수 있다.
도 6은 다른 실시예에 따른 발광 소자의 단면도이다. 도 7은 또 다른 실시예에 따른 발광 소자의 단면도이다. 도 8은 또 다른 실시예에 따른 발광 소자의 단면도이다.
본 실시예에 따른 발광 소자(ED)의 층간 절연막(39), 제1 소자 절연막(381), 및 제2 소자 절연막(382)의 연장 방향(DR3)으로의 길이는 서로 같거나 다를 수 있다. 본 실시예들에 따른 발광 소자(ED)는 층간 절연막(39), 제1 소자 절연막(381), 및 제2 소자 절연막(382)의 일 방향(DR3)의 길이가 발광 소자 코어(30)와 동일한 이전 실시예와 차이가 있다.
도 6 내지 도 8에 따른 실시예들은 제1 소자 절연막(381)이 발광층(33)을 포함하여 일부의 반도체층의 측면만을 커버하거나, 소자 전극층(37)의 측면의 일부 영역은 커버하되, 소자 전극층(37)의 측면의 다른 일부 영역은 노출할 수도 있다. 즉, 후술할 발광 소자(ED)의 절연 물질층(도 10의 '3900', '3810', '3820')의 식각 공정에 따라 발광 소자 코어(30)의 상면뿐만 아니라, 발광 소자 코어(30)의 측면이 노출될 수 있다. 이에 따라, 층간 절연막(39)의 길이(h1), 제1 소자 절연막(381)의 길이(h2), 및 제2 소자 절연막(382)의 길이(h3)는 각각 발광 소자 코어(30)의 길이와 상이할 수 있다.
도 6을 참조하면, 본 실시예에 따른 발광 소자(ED_1)의 발광 소자 코어(30)의 길이는 층간 절연막(39)의 길이(h1)보다 길 수 있다. 층간 절연막(39)의 길이(h1)는 제1 소자 절연막(381)의 길이(h2)보다 길 수 있고, 제1 소자 절연막(381)의 길이(h2)는 제2 소자 절연막(382)의 길이(h3)보다 길 수 있다.
도 7을 참조하면, 본 실시예에 따른 발광 소자(ED_2)의 발광 소자 코어(30)의 길이는 층간 절연막(39)의 길이(h1)보다 길 수 있다. 층간 절연막(39)의 길이(h1)는 제1 소자 절연막(381)의 길이(h2)와 실질적으로 동일할 수 있다. 층간 절연막(39)의 길이(h1) 또는 제1 소자 절연막(381)의 길이(h2)는 제2 소자 절연막(382)의 길이(h3)보다 길 수 있다.
도 8을 참조하면, 본 실시예에 따른 발광 소자(ED_3)의 발광 소자 코어(30)의 길이는 층간 절연막(39)의 길이(h1)보다 길 수 있다. 층간 절연막(39)의 길이(h1)는 제1 소자 절연막(381)의 길이(h2)보다 길 수 있다. 제1 소자 절연막(381)의 길이(h2)는 제2 소자 절연막(382)의 길이(h3)와 실질적으로 동일할 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 발광 소자(ED)의 제조 공정에 대하여 순서대로 설명하기로 한다.
도 9 내지 도 14는 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 공정 단면도들이다.
이하, 발광 소자(ED)의 제조 공정을 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직한 방향이고, 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치한 평면과 수직한 방향일 수 있다. 제3 방향(DR3)은 상술한 바와 같이 발광 소자(ED)의 연장 방향(또는 길이 방향) 또는 일 방향일 수 있다.
발광 소자(ED)의 제조 공정을 설명하는 실시예에서 다른 별도의 언급이 없는 한, “상부”는 제3 방향(DR3) 일측으로 하부 기판(1000)의 일면(또는 상면)으로부터 발광 소자(ED)의 복수의 반도체층들이 적층되는 방향을 나타내고, “상면”은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, “하부”는 제3 방향(DR3) 타측을 나타내고, “하면”은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다.
먼저, 도 9를 참조하면, 하부 기판(1000)을 준비한다.
구체적으로, 하부 기판(1000)은 베이스 기판(1100) 및 베이스 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다.
베이스 기판(1100)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 베이스 기판(1100)은 GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판을 포함할 수도 있다. 예시적인 실시예에서, 베이스 기판(1100)은 사파이어 기판(AlxOy)일 수 있다.
버퍼 물질층(1200)은 베이스 기판(1100)의 일면(또는 상면) 상에 형성될 수 있다. 버퍼 물질층(1200)은 그 위에 형성되는 제1 반도체 물질층(3100)과 베이스 기판(1100)의 격자 상수 차이를 줄이는 역할을 할 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 실질적으로 제1 반도체 물질층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질이거나, 도핑 농도가 제1 반도체 물질층(310)보다 작을 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
하부 기판(1000) 상에는 복수의 반도체 물질층들이 형성될 수 있다. 에피택셜법(Epitaxial)에 의해 성장되는 복수의 반도체 물질층들은 시드(Seed) 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체를 포함할 수 있다. 예를 들어, 일 실시예에 따른 발광 소자(ED)와 같이, 제1 반도체층(31), 제2 반도체층(32) 및 발광층(33)이 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 어느 하나를 포함하는 실시예에서, 상기 금속 전구체는 트리메틸 갈륨(Ga(CH3)3)일 수 있고, 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있다. 다만, 이에 제한되지 않는다. 복수의 반도체 물질층들은 상기 금속 전구체 및 비금속 전구체를 이용한 증착 공정을 통해 형성될 수 있다.
이어, 도 10을 참조하면, 하부 기판(1000) 상에 제1 적층 구조물(3000)을 형성한다. 구체적으로, 하부 기판(1000) 상에 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)이 순차 적층된 제1 적층 구조물(3000)을 형성한다.
제1 적층 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자 코어(30)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 적층 구조물(3000)의 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)은 각각 발광 소자 코어(30)의 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)에 대응되며, 각 층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
이어, 도 11을 참조하면, 제1 적층 구조물(3000)을 식각하여 서로 이격된 복수의 발광 소자 코어(30)를 형성한다.
구체적으로, 제1 적층 구조물(3000)을 하부 기판(1000)의 상면에 수직한 방향, 예컨대 제3 방향(DR3)으로 식각하는 공정을 통해 서로 이격된 발광 소자 코어(30)를 형성할 수 있다. 제1 적층 구조물(3000)은 통상적이 패터닝 방법에 의해 식각될 수 있다. 예를 들어, 상기 패터닝 방법은 제1 적층 구조물(3000)의 상부에 식각 마스크층을 형성하고, 상기 제1 적층 구조물(3000)을 식각 마스크층을 따라 제3 방향(DR3)으로 식각하여 수행될 수 있다.
예를 들어, 제1 적층 구조물(3000)을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 예시적인 실시예에서, 제1 적층 구조물(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 건식 식각법을 통해 제3 방향(DR3)으로 식각을 한 후, 등방성 식각인 습식 식각법을 통해 상기 식각된 측벽이 하부 기판(1000)의 상면 수직한 평면에 놓이도록 할 수 있다.
한편, 제1 적층 구조물(3000)이 식각되어 형성된 복수의 발광 소자 코어(30)의 표면에는 상기 식각하는 공정에서 이용되는 에천트(Etchant)에 의한 결함이 생길 수 있다. 구체적으로, 복수의 발광 소자 코어(30) 각각에 포함되는 반도체층은 표면에는 반도체 물질의 결함이 생길 수 있다. 예를 들어, 발광 소자 코어(30)의 제1 반도체층(31), 제2 반도체층(32) 및 발광층(33)의 측면에는 표면 결함(defect)이 발생될 수 있다. 상기 표면 결함은 제1 적층 구조물(3000)을 복수의 발광 소자 코어(30)로 형성하는 식각 공정에서 이용되는 에천트(Etchant)에 노출되는 발광 소자 코어(30)의 복수의 반도체층의 표면에서 발생되는 결함일 수 있다.
이어, 도 12를 참조하면, 복수의 발광 소자 코어(30) 상에 층간 절연 물질층(3900), 제1 절연 물질층(3810) 및 제2 절연 물질층(3820)을 순차 형성한다.
상술한 바와 같이, 발광 소자 코어(30)를 형성하기 위한 식각 공정에서 발생된 발광 소자 코어(30)의 반도체층의 외면의 표면 결함을 개선하기 위해 발광 소자 코어(30)를 형성한 뒤, 발광 소자 코어(30) 상에 층간 절연 물질층(3900)을 형성할 수 있다.
먼저, 복수의 발광 소자 코어(30) 상에 층간 절연 물질층(3900)을 형성한다. 층간 절연 물질층(3900)은 하부 기판(1000)의 전면 상에 형성되어, 발광 소자 코어(30)의 외면뿐만 아니라, 발광 소자 코어(30)에 의해 노출되는 하부 기판(1000)의 상면에도 형성될 수 있다. 상기 발광 소자 코어(30)의 외면에는 발광 소자 코어(30)의 상면 및 측면을 포함할 수 있다. 층간 절연 물질층(3900)은 발광 소자 코어(30)의 상면 및 측면에 직접 배치될 수 있다. 다라서, 층간 절연 물질층(3900)은 발광 소자 코어(30)의 복수의 반도체층의 측면에 직접 배치되어 이들과 맞닿아 접할 수 있다.
층간 절연 물질층(3900)은 후속 공정을 통해 상술한 발광 소자(ED)의 층간 절연막(39)에 대응될 수 있다. 따라서, 층간 절연 물질층(3900)은 층간 절연막(39)이 포함하는 물질, 예를 들어 에너지 갭이 3 전자 볼트(eV) 이상이고, 유전 상수(또는 유전율)가 10 이상인 산화물 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(39)은 하프늄 실리콘 산화물(HfSiOx), 스칸듐 산화물(ScxOy), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 스트론튬 산화물(SrO), 이트륨 산화물(YxOy), 탄탈륨 산화물(TaxOy), 바륨 산화물(BaO), 텅스텐 산화물(WOx), 및 티타늄 산화물(TiOx), 란타늄 산화물(LaxOy) 등을 포함할 수 있다.
층간 절연 물질층(3900)은 상술한 바와 같이 발광 소자(ED)의 신뢰성을 유지하면서 효율을 향상시키기 위해 소정의 두께로 형성될 수 있다. 예를 들어, 층간 절연 물질층(3900)에 포함된 산소 성분의 발광 소자 코어(30)로의 확산 방지를 위해 5㎚ 미만의 범위 내의 두께를 갖도록 형성될 수 있다.
예를 들어, 층간 절연 물질층(3900)은 원자층 증착법(Atomic layer depsotion, ALD), 열적 원자층 증착법(Thermal ALD), 또는 플라즈마 원자층 증착법(PEALD)으로 형성될 수 있다.
이어, 층간 절연 물질층(3900) 상에 제1 절연 물질층(3810)및 제2 절연 물질층(3820)을 순차 적층한다.
구체적으로, 층간 절연 물질층(3900)의 외면 상에 제2 절연 물질층(3810)을 형성하고, 제2 절연 물질층(3810)의 외면 상에 제2 절연 물질층(3820)을 형성할 수 있다. 층간 절연 물질층(3900)은 제2 절연 물질층(3810)의 전면에 형성되고, 제2 절연 물질층(3820)은 제2 절연 물질층(3810)의 전면에 형성될 수 있다.
제2 절연 물질층(3810)은 후속 공정을 통해 발광 소자(ED)의 제1 소자 절연막(381)에 대응되고, 제2 절연 물질층(3820)은 후속 공정을 통해 발광 소자(ED)의 제2 소자 절연막(382)에 대응될 수 있다. 따라서, 제2 절연 물질층(3810)은 제1 소자 절연막(381)이 포함하는 물질, 예를 들어, 실리콘 산화물(SiO2) 등을 포함할 수 있다. 제2 절연 물질층(3820)은 제2 소자 절연막(382)이 포함하는 물질, 예를 들어, 알루미늄 산화물(Al2O3) 등을 포함할 수 있다.
예를 들어, 제1 절연 물질층(3810)및 제2 절연 물질층(3820)은 원자층 증착법(Atomic layer depsotion, ALD), 열적 원자층 증착법(Thermal ALD), 또는 플라즈마 원자층 증착법(PEALD)으로 형성될 수 있다.
일 실시예에서 제2 절연 물질층(3810)은 플라즈마 원자층 증착법(PEALD)으로 형성될 수 있다. 이에 따라, 제2 절연 물질층(3810)은 박막 밀도가 높고, 불순물 함량이 적은 치밀한 절연 물질을 포함할 수 있다. 제2 절연 물질층(3810)은 외부로부터 유입되는 산소의 확산을 방지하여 발광 소자(ED)의 열화를 개선할 수 있다.
제1 절연 물질층(3810)및 제2 절연 물질층(3820)은 발광 소자(ED)의 표면 결함에 의한 발광 효율을 개선하고, 산소 확산에 따른 신뢰성 저하를 개선하기 위해 소정의 비율을 갖는 두께로 형성될 수 있다. 예를 들어, 제1 절연 물질층(3810)의 두께와 제2 절연 물질층(3820)의 두께의 비율은 1:2 내지 1:8이며, 바람직하게는 1:4 이하일 수 있다. 예를 들어, 제2 절연 물질층(3820)의 두께가 40㎚인 경우, 제1 절연 물질층(3810)의 두께는 10㎚ 내지 5㎚의 범위 내에 포함되며, 바람직하게는 제1 절연 물질층(3810)의 두께는 10㎚ 이하일 수 있다.
이어, 도 13을 참조하면, 층간 절연 물질층(3900), 제1 절연 물질층(3810), 및 제2 절연 물질층(3820)을 부분적으로 제거하여 발광 소자 코어(30)의 측면을 둘러싸는 층간 절연막(39), 제1 소자 절연막(381), 및 제2 소자 절연막(382)을 형성한다.
상기 층간 절연막(39), 제1 소자 절연막(381), 및 제2 소자 절연막(382)을 형성하는 공정은 발광 소자 코어(30)의 일 단부면, 예를 들어 소자 전극층(37)의 상면이 노출되도록 층간 절연 물질층(3900), 제1 절연 물질층(3810), 및 제2 절연 물질층(3820)을 부분적으로 제거하는 식각 공정을 포함할 수 있다. 층간 절연 물질층(3900), 제1 절연 물질층(3810), 및 제2 절연 물질층(3820)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백(Etch back) 등의 공정을 통해 수행될 수 있다.
도면에서는 소자 전극층(37)의 상면이 노출되고, 절연막들(39, 381, 382)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 도 6 내지 도 8의 실시예들과 같이, 절연막들(39, 381, 382)은 소자 전극층(37)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 또한, 절연 물질층(3900, 3810, 3820)을 부분적으로 제거하는 공정에서, 절연 물질층(3900, 3810, 3820)의 상면뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연 물질층(3900, 3810, 3820)은 단부면이 일부 식각된 상태로 형성될 수 있다. 절연 물질층(3900, 3810, 3820)의 상부면을 제거함에 따라 발광 소자(ED)에서 소자 전극층(37)과 인접한 절연막들(39, 381, 382)의 외면이 부분적으로 제거된 상태로 형성될 수 있다. 상기 절연막들(39, 381, 382)의 길이는 서로 같거나, 다를 수 있다.
이어, 도 14를 참조하면, 복수의 발광 소자(ED)를 하부 기판(1000)에서 분리한다. 구체적으로, 복수의 발광 소자(ED)를 하부 기판(1000)으로부터 분리하는 공정은 특별히 제한되지 않는다. 예를 들어, 상기 복수의 발광 소자(ED)의 분리 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다.
도 15는 일 실시예에 따른 표시 장치의 평면도이다.
도 15를 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 상술한 발광 소자(ED), 구체적으로 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제4 방향(DR4), 제5 방향(DR5), 및 제6 방향(DR6)이 정의되어 있다. 제4 방향(DR4)과 제5 방향(DR5)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5)이 위치하는 평면에 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제6 방향(DR6)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제4 방향(DR4)이 제5 방향(DR5)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드(Round) 형태를 가질 수도 있다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제6 방향(DR6)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제6 방향(DR6) 일측으로 표시 방향을 나타내고, "상면"은 제6 방향(DR6) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제6 방향(DR6) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제6 방향(DR6) 타측을 향하는 표면을 지칭한다.
한편, 본 명세서에서 제4 방향(DR4)은 발광 소자(ED)의 길이 방향(또는 연장 방향) 또는 일 방향에 대응되는 제3 방향(DR3)과 평행한 방향일 수 있다. 즉, 제3 방향(DR3)으로 연장된 발광 소자(ED)는 표시 장치(10)의 제4 방향(DR4)과 평행하게 정렬 배치될 수 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 16은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다. 도 17은 도 16의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 16을 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 평면상 발광 영역(EMA)의 상측에 배치될 수 있다. 서브 영역(SA)은 제5 방향(DR5)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다. 서브 영역(SA)은 컨택부(CT1, CT2)를 통해 전극층(200)과 접촉 전극(700)이 전기적으로 연결되는 영역을 포함할 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제5 방향(DR5)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)이 포함하는 제1 전극(210) 및 제2 전극(220)이 각각 서로 분리되는 영역일 수 있다.
도 16 및 도 17을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층, 회로 소자층 상에 배치된 발광 소자층을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층은 기판(SUB) 상에 배치될 수 있다. 회로 소자층은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140), 제3 도전층(150) 및 복수의 절연층을 포함할 수 있다
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광 패턴(BML)을 포함할 수 있다. 차광 패턴(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다.
하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연층(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연층(162)은 트랜지스터의 게이트 절연층으로 기능할 수 있다. 게이트 절연층(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연층(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제6 방향(DR6)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(163)은 제1 도전층(130) 상에 배치될 수 있다. 제1 층간 절연층(163)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연층(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연층의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연층(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 드레인 전극(SD1), 트랜지스터(TR)의 소스 전극(SD2)을 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1) 및 소스 전극(SD2)은 각각 제1 층간 절연층(163) 및 게이트 절연층(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 제1 층간 절연층(163), 게이트 절연층(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 차광 패턴(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연층(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연층(164)은 트랜지스터(TR)의 드레인 전극(SD1) 및 트랜지스터(TR)의 소스 전극(SD2)을 덮도록 배치될 수 있다. 제2 층간 절연층(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연층의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연층(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 즉, 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
도전 패턴(CDP)은 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 도전 패턴(CDP)은 제2 층간 절연층(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압을 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다.
패시베이션층(165)은 제3 도전층(150) 상에 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 덮도록 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 보호하는 역할을 할 수 있다.
상술한 버퍼층(161), 게이트 절연층(162), 제1 층간 절연층(163), 제2 층간 절연층(164) 및 패시베이션층(165)은 각각 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연층(162), 제1 층간 절연층(163), 제2 층간 절연층(164) 및 패시베이션층(165)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 상술한 버퍼층(161), 게이트 절연층(162), 제1 층간 절연층(163), 제2 층간 절연층(164) 및 패시베이션층(165)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
비아층(166)은 패시베이션층(165) 상에 배치될 수 있다. 비아층(166)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(166)은 표면을 평탄화하는 기능을 수행할 수 있다. 따라서, 후술하는 발광 소자층이 배치되는 비아층(166)의 상면(또는 표면)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다.
발광 소자층은 회로 소자층 상에 배치될 수 있다. 발광 소자층은 비아층(166) 상에 배치될 수 있다. 발광 소자층은 제1 뱅크(400), 전극층(200: 210, 220), 제1 절연층(510), 제2 뱅크(600), 복수의 발광 소자(ED) 및 접촉 전극(700: 710, 720)을 포함할 수 있다.
제1 뱅크(400)는 발광 영역(EMA)에서 비아층(166) 상에 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면에 직접 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면을 기준으로 적어도 일부가 상부(예컨대, 제6 방향(DR6) 일측)로 돌출된 구조를 가질 수 있다. 제1 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제1 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다.
제1 뱅크(400)는 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 보조할 수 있다.
도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 라운드(Round) 형태, 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 일 방향으로 연장된 형상을 가지며, 발광 영역(EMA)과 서브 영역(SA)을 가로지르도록 배치될 수 있다. 전극층(200)은 발광 소자(ED)를 발광시키기 위해 회로 소자층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 또한, 전극층(200)은 복수의 발광 소자(ED)의 정렬 공정에서 이용되는 전계를 생성하는 데에 활용될 수도 있다.
전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다. 발광 영역(EMA)에서 전극층(200)은 제1 뱅크(400) 상에 배치되고, 비발광 영역에서 전극층(200)은 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다.
전극층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)은 서로 이격될 수 있다.
제1 전극(210)은 평면상 각 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 평면상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제1 전극(210)은 평면상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리될 수 있다.
제2 전극(220)은 제1 전극(210)과 제4 방향(DR4)으로 이격될 수 있다. 제2 전극(220)은 평면상 각 화소(PX)의 제4 방향(DR4)의 일측(예를 들어, 우측)에 배치될 수 있다. 제2 전극(220)은 평면상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제2 전극(220)은 평면상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리될 수 있다.
구체적으로, 발광 영역(EMA)에서 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(410)로부터 외측으로 연장되어 제1 서브 뱅크(410)가 노출하는 비아층(166) 상에도 배치될 수 있다. 마찬가지로, 제2 전극(220)은 제2 서브 뱅크(420)로부터 외측으로 연장되어 제2 서브 뱅크(420)가 노출하는 비아층(166) 상에도 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 이격 영역에서 서로 이격 대향할 수 있다. 비아층(166)은 상기 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 노출될 수 있다.
제1 전극(210)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제1 전극(210)과 이격될 수 있다. 마찬가지로, 제2 전극(220)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제2 전극(220)과 이격될 수 있다. 따라서, 서브 영역(SA)의 분리부(ROP)에서 제1 전극(210)과 제2 전극(220)은 비아층(166)을 노출할 수 있다.
제1 전극(210)은 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 회로 소자층의 도전 패턴(CDP)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 도전 패턴(CDP)의 상면과 접촉할 수 있다. 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압은 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달될 수 있다.
제2 전극(220)은 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 회로 소자층의 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2)의 상면과 접촉할 수 있다. 제2 전압 라인(VL2)으로부터 인가되는 제2 전원 전압은 제2 전극(220)으로 전달될 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금을 포함할 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 전극층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200)이 형성된 비아층(166) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210)과 제2 전극(220)을 상호 절연시킬 수 있다.
제1 절연층(510)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등과 같은 무기 절연 물질 중 적어도 어느 하나를 포함할 수 있다. 무기 물질로 이루어진 제1 절연층(510)은 하부에 배치된 전극층(200)의 패턴 형상을 반영한 표면 형상을 가질 수 있다. 즉, 제1 절연층(510)은 제1 절연층(510)의 하부에 배치되는 전극층(200)의 형상에 의해 단차 구조를 가질 수 있다. 구체적으로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 상면의 일부가 함몰되는 단차 구조를 포함할 수 있다. 따라서, 제1 전극(210)의 상부 및 제2 전극(220)의 상부에 배치된 제1 절연층(510)의 상면의 높이는 제1 전극(210) 및 제2 전극(220)이 배치되지 않은 비아층(166)의 상부에 배치된 제1 절연층(510)의 상면의 높이보다 높을 수 있다. 본 명세서에서, 임의의 층의 상면의 높이는 상대적인 비교는 하부 단차 구조가 없는 평탄한 기준면(예컨대, 비아층(166)의 상면)으로부터 측정된 높이에 의해 이루어질 수 있다.
제1 절연층(510)은 서브 영역(SA)에서 제1 전극(210)의 상면의 일부를 노출하는 제1 컨택부(CT1) 및 제2 전극(220)의 상면의 일부를 노출하는 제2 컨택부(CT2)를 포함할 수 있다. 제1 전극(210)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)를 통해 후술하는 제1 접촉 전극(710)과 전기적으로 연결되고, 제2 전극(220)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)를 통해 후술하는 제2 접촉 전극(720)과 전기적으로 연결될 수 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면상 제4 방향(DR4) 및 제5 방향(DR5)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고 발광 영역(EMA) 내에 분사되도록 할 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 절연층(510) 상에서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다.
각 발광 소자(ED)의 길이 방향(즉, 도면에서 제4 방향(DR4))으로의 길이는 제4 방향(DR4)으로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 최단 간격보다 작을 수 있다. 또한, 각 발광 소자(ED)의 길이는 제4 방향(DR4)으로 이격된 제1 전극(210)과 제2 전극(220) 사이의 최단 간격보다 클 수 있다. 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 크게 형성되고, 제1 전극(210)과 제2 전극(220) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 작게 형성됨으로써, 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 영역에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 전극(210) 및 제2 전극(220)이 연장된 제5 방향(DR5)을 따라 서로 이격 배치되며, 실질적으로 상호 평행하게 정렬될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 양 단부를 노출하도록 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치될 수 있다.
제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(510) 상에서 제5 방향(DR5)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(520)은 발광 소자(ED)와 그 하부의 제1 절연층(510) 사이의 이격 공간을 채우도록 배치될 수도 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 잇다. 발광 소자(ED)가 배치된 제1 절연층(510) 상에 배치될 수 있다. 접촉 전극(700)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다.
제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)에 의해 노출된 제1 전극(210)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉할 수 있다. 즉, 제1 접촉 전극(710)은 제1 전극(210)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다.
제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)에 의해 노출된 제2 전극(220)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉할 수 있다. 즉, 제2 접촉 전극(720)은 제2 전극(220)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 발광 소자(ED) 상에서 서로 이격될 수 있다. 구체적으로, 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 상호 전기적으로 절연될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출된 광은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행할 수 있고, 제1 전극(210) 및 제2 전극(220)의 표면에서 반사될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다.
제3 절연층(530)은 접촉 전극(700) 상에 배치될 수 있다. 제3 절연층(530)은 하부에 배치된 발광 소자층을 커버할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED) 및 접촉 전극(700)을 커버할 수 있다. 제3 절연층(530)은 제2 뱅크(600) 상에 배치되어, 제2 뱅크(600)도 커버할 수 있다.
제3 절연층(530)은 수분/산소 또는 먼저 입자와 같은 이물질로부터 하부에 배치된 발광 소자층을 보호하는 역할을 할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED) 및 접촉 전극(700)을 보호하는 역할을 할 수 있다.
도 18은 도 16의 A 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 18을 참조하면, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)의 일면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면(또는 비아층(166)의 상면)과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 발광층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 양 단부를 가로지르는 단면상 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 상면과 평행한 방향으로 순차적으로 형성될 수 있다. 본 명세서에서, 기판(SUB)의 상면과 평행한 방향은 제4 방향(DR4) 또는 제5 방향(DR5)을 의미하며, 도면 상 발광 소자(ED)는 제4 방향(DR4)을 따라 복수의 반도체층들이 순차 배치된다.
발광 소자(ED)는 일 단부가 제1 전극(210) 상에 놓이고, 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 일 단부가 제2 전극(220) 상에 놓이고, 타 단부가 제1 전극(210) 상에 놓이도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 제2 소자 절연막(382) 상에 배치되며, 표시 방향(DR6)을 향하는 발광 소자(ED)의 제2 소자 절연막(382)의 외면을 둘러쌀 수 있다.
발광 소자(ED)가 배치된 영역에서 제2 절연층(520)은 발광 소자(ED)의 외면(구체적으로, 발광 소자(ED)의 제2 소자 절연막(382))을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서 제2 절연층(520)은 발광 소자(ED)가 노출하는 제1 절연층(510) 상에 배치될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면을 감싸도록 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 외면을 둘러싸는 절연막들(39, 381, 382) 및 소자 전극층(37)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면을 감싸도록 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 절연막들(39, 381, 382) 및 제1 반도체층(31)과 접촉할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성되고, 동일한 물질을 포함할 수 있다. 즉, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정으로 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 19는 도 16의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 19를 참조하면, 본 실시예에 따른 표시 장치(10)는 접촉 전극(700_1)이 서로 다른 층에 형성된 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 포함하고, 제4 절연층(540)을 더 포함하는 점이 도 18의 실시예와 차이점이다.
구체적으로, 접촉 전극(700_1)은 서로 다른 층에 형성된 제1 접촉 전극(710) 및 제2 접촉 전극(720_1)을 포함할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부 상에 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 일 측벽 및 제2 절연층(520)의 상면 상에도 배치될 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)의 상면 상에 배치되되, 제2 절연층(520)의 상면의 적어도 일부를 노출할 수 있다.
제4 절연층(540)은 제1 접촉 전극(710) 상에 배치될 수 있다. 제4 절연층(540)은 제1 접촉 전극(710)을 완전히 덮도록 배치될 수 있다. 제4 절연층(540)은 제2 절연층(520)의 일 측벽 및 상면을 완전히 덮도록 배치되되, 제2 절연층(520)의 타 측벽에는 배치되지 않을 수 있다. 제4 절연층(540)의 일 단부는 제2 절연층(520)의 타 측벽과 나란하게 정렬될 수 있다.
제2 접촉 전극(720_1)은 제2 전극(220) 및 발광 소자(ED)의 타 단부 상에 배치될 수 있다. 제2 접촉 전극(720_1)은 발광 소자(ED)의 타 단부로부터 제2 절연층(520) 측으로 연장되어 제2 절연층(520)의 타 측벽 및 제4 절연층(540)의 상면 상에도 배치될 수 있다.
제3 절연층(530)은 제4 절연층(540) 및 제2 접촉 전극(720_1) 상에 배치될 수 있다. 제3 절연층(530)은 제4 절연층(540) 및 제2 접촉 전극(720_1) 상에 배치되어 이들을 커버할 수 있다.
본 실시예에서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 서로 다른 층으로 형성하며 이들 사이에 제4 절연층(540)을 개재함으로써, 표시 장치(10)의 공정이 추가되어 표시 장치(10)의 제조 공정 효율은 감소할 수 있으나 표시 장치(10)의 신뢰성이 개선될 수 있다. 구체적으로, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 서로 상이한 층으로 형성하고 이들 사이에 제4 절연층(540)을 더 배치함으로써, 표시 장치(10)의 제조 공정에서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)이 합선되는 문제를 최소화할 수 있다.
도 20은 도 16의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(10)는 표시 방향을 향하는 발광 소자(ED)의 제2 소자 절연막(382_1)의 두께가 영역별로 상이한 점이 도 18의 실시예와 차이점이다.
구체적으로, 제1 전극(210)과 제2 전극(220) 사이에 정렬된 발광 소자(ED)의 제2 소자 절연막(382_1)은 영역 별로 상이한 두께를 가질 수 있다. 발광 소자(ED)를 가로지르는 단면상 발광 소자 코어(30)를 기준으로 상부에 위치하는 제2 소자 절연막(382_1)은 제2 절연층(520)과 중첩하는 영역에서 제1 두께(d31)를 가지며, 발광 소자(ED)를 가로지르는 단면상 발광 소자 코어(30)를 기준으로 상부에 위치하는 제2 소자 절연막(382_1)은 제2 절연층(520)과 비중첩하는 영역에서 제1 두께(d31)보다 얇은 제2 두께(d32)를 가질 수 있다. 발광 소자(ED)를 가로지르는 단면상 발광 소자 코어(30)를 기준으로 하부에 위치하는 제2 소자 절연막(382_1)은 제1 두께(d31)과 동일한 제3 두께(d33)를 가질 수 있다. 상기 발광 소자 코어(30)를 기준으로 상부에 위치하는 제2 소자 절연막(382_1)의 일부는 표시 방향을 향하고, 발광 소자 코어(30)를 기준으로 하부에 위치하는 제2 소자 절연막(382_1)의 다른 일부는 제1 절연층(510)과 대향할 수 있다.
즉, 제2 절연층(520)과 중첩하고 발광 소자 코어(30)를 기준으로 상부에 위치하는 제2 소자 절연막(382_1)과 발광 소자 코어(30)를 기준으로 하부에 위치하는 제2 소자 절연막(382_1)은 동일한 두께를 가질 수 있고, 제2 절연층(520)과 비중첩하고 발광 소자 코어(30)를 기준으로 상부에 위치하는 제2 소자 절연막(382_1)은 제2 절연층(520)과 중첩하고 발광 소자 코어(30)를 기준으로 상부에 위치하는 제2 소자 절연막(382_1)보다 두께가 작을 수 있다. 이는 표시 장치(10)의 제조 공정 중 제2 소자 절연막(382_1)의 일부가 식각됨으로써 형성될 수 있다.
구체적으로, 표시 장치(10)의 제조 공정 중, 제2 소자 절연막(382_1)이 비아층(166) 상에 정렬된 발광 소자(ED)의 외면을 구성함으로써, 제2 소자 절연막(382_1)은 발광 소자(ED)의 정렬 공정 이후에 형성되는 복수의 부재를 형성하기 위한 식각 공정에서 이용되는 에천트(Etchant)로부터 발광 소자 코어(30) 및 제1 소자 절연막(381)을 보호하는 역할을 할 수 있다. 제2 절연층(520)과 비중첩되며, 표시 방향으로 노출되는 제2 소자 절연막(382_1)은 부분적으로 식각될 수 있다. 이에 따라, 제2 소자 절연막(382_1)은 영역 별로 상이한 두께를 가질 수 있다.
제2 소자 절연막(382_1)이 표시 장치(10)의 제조 공정 중 일부 식각되어 제거됨에도 불구하고 제1 소자 절연막(381), 층간 절연막(39) 및 발광 소자 코어(30)를 안정적으로 보호하기 위해서는, 제2 소자 절연막(382_1)은 제1 소자 절연막(381)보다 에천트에 대한 식각 속도가 느리고, 일정 수준 이상의 두께를 갖도록 형성될 수 있다. 따라서, 상술한 바와 같이 예시적인 실시예에서 제2 소자 절연막(382_1)은 에천트에 대한 식각 속도가 느린 알루미늄 산화물(Al2O3) 등을 포함할 수 있다. 또한, 제2 소자 절연막(382_1)의 두께는 제1 소자 절연막(381)의 두께 및 층간 절연막(39)의 두께보다 두꺼울 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 ED: 발광 소자
30: 발광 소자 코어 31: 제1 반도체층
32: 제2 반도체층 33: 발광층
37: 소자 전극층 39: 층간 절연막
381: 제1 소자 절연막 382: 제2 소자 절연막
210: 제1 전극 220: 제2 전극
510, 520, 530: 절연층

Claims (20)

  1. 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하는 발광 소자 코어;
    상기 발광 소자 코어의 측면을 둘러싸는 층간 절연막;
    상기 층간 절연막의 외측면을 둘러싸도록 배치되는 제1 소자 절연막; 및
    상기 제1 소자 절연막의 외측면을 둘러싸도록 배치되는 제2 소자 절연막을 포함하고,
    상기 층간 절연막은 10 이상의 유전 상수를 갖는 산화물 절연 물질을 포함하고, 상기 층간 절연막은 5㎚ 미만의 두께를 가지는 발광 소자.
  2. 제1 항에 있어서,
    상기 층간 절연막의 두께는 상기 제1 소자 절연막의 두께 및 상기 제2 소자 절연막의 두께보다 얇은 발광 소자.
  3. 제1 항에 있어서,
    상기 층간 절연막은 2㎚ 이하의 두께를 가지는 발광 소자.
  4. 제1 항에 있어서,
    상기 제1 소자 절연막의 두께는 상기 제2 소자 절연막의 두께보다 얇은 발광 소자.
  5. 제4 항에 있어서,
    상기 제1 소자 절연막의 두께와 상기 제2 소자 절연막의 두께의 비율은 1:4인 발광 소자.
  6. 제1 항에 있어서,
    상기 발광 소자 코어의 측면은 상기 제1 반도체층의 측면, 상기 제2 반도체층의 측면 및 상기 발광층의 측면 중 적어도 하나로 이루어지는 발광 소자.
  7. 제1 항에 있어서,
    상기 층간 절연막의 유전 상수는 상기 제1 소자 절연막의 유전 상수보다 큰 발광 소자.
  8. 제1 항에 있어서,
    상기 제1 소자 절연막의 식각 에천트에 대한 식각 속도(etch rate)는 상기 제2 소자 절연막의 식각 속도보다 느린 발광 소자.
  9. 제1 항에 있어서,
    상기 층간 절연막은 하프늄 실리콘 산화물(HfSiOx), 스칸듐 산화물(ScxOy), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 스트론튬 산화물(SrO), 이트륨 산화물(YxOy), 탄탈륨 산화물(TaxOy), 바륨 산화물(BaO), 텅스텐 산화물(WOx), 티타늄 산화물(TiOx), 및 란타늄 산화물(LaxOy) 중 적어도 하나를 포함하는 발광 소자.
  10. 제1 항에 있어서,
    상기 제1 소자 절연막은 실리콘 산화물(SiOx)을 포함하는 발광 소자.
  11. 제1 항에 있어서,
    상기 제2 소자 절연막은 알루미늄 산화물(AlxOy)을 포함하는 발광 소자.
  12. 제1 항에 있어서,
    상기 발광 소자 코어, 상기 층간 절연막, 상기 제1 소자 절연막, 및 상기 제2 소자 절연막은 평면상 원 형태를 포함하는 발광 소자.
  13. 제1 항에 있어서,
    상기 발광 소자 코어의 길이 방향의 길이는 상기 층간 절연막의 길이 방향의 길이보다 긴 발광 소자.
  14. 제1 항에 있어서,
    상기 제1 소자 절연막의 박막 밀도는 상기 제2 소자 절연막의 박막 밀도보다 높은 발광 소자.
  15. 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자; 및
    발광 소자 상에 배치되는 절연층을 포함하고,
    상기 발광 소자는,
    제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하는 발광 소자 코어, 상기 발광 소자 코어의 측면을 둘러싸는 층간 절연막, 상기 층간 절연막의 외측면을 둘러싸도록 배치되는 제1 소자 절연막, 및 상기 제1 소자 절연막의 외측면을 둘러싸도록 배치되는 제2 소자 절연막을 포함하되,
    상기 절연층은 상기 층간 절연막, 상기 제1 소자 절연막, 및 상기 제2 소자 절연막과 상기 기판의 두께 방향을 따라 중첩하고,
    상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층은 상기 기판의 두께 방향과 교차하는 일 방향을 따라 순차 배치되는 표시 장치.
  16. 제15 항에 있어서,
    상기 층간 절연막의 두께는 상기 제1 소자 절연막의 두께 및 상기 제2 소자 절연막의 두께보다 얇고, 상기 제1 소자 절연막의 두께는 상기 제2 소자 절연막의 두께보다 얇은 표시 장치.
  17. 제15 항에 있어서,
    상기 층간 절연막은 10 이상의 유전 상수를 갖는 산화물 절연 물질을 포함하는 표시 장치.
  18. 제15 항에 있어서,
    상기 층간 절연막은 5㎚ 미만의 두께를 가지는 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 일 방향을 따라 이격되며,
    상기 발광 소자의 상기 일 방향의 길이는 상기 제1 전극과 상기 제2 전극 사이의 최단 간격보다 큰 표시 장치.
  20. 제15 항에 있어서,
    상기 제2 소자 절연막은 상기 절연층과 상기 기판의 두께 방향으로 중첩하는 영역에서 제1 두께를 가지고, 상기 절연층과 상기 기판의 두께 방향으로 비중첩하는 영역에서 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 두꺼운 표시 장치.
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