KR20230161550A - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

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Abstract

발광 소자, 이의 제조 방법, 및 표시 장치가 제공된다. 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 상기 발광층 상에 배치된 제2 반도체층을 포함하는 발광 소자 코어, 및 상기 발광 소자 코어의 측면을 둘러싸는 제1 소자 절연막을 포함하고, 상기 제1 소자 절연막의 외측면은, 상기 제2 반도체층을 향하는 상기 제1 반도체층의 일면의 반대면인 타면에 인접한 제1 외측면, 및 상기 제1 외측면보다 상기 제1 반도체층의 일면에 인접한 제2 외측면을 포함하며, 상기 제2 외측면은 상기 제1 외측면보다 상기 발광 소자 코어의 외측으로 돌출된다.

Description

발광 소자, 이의 제조 방법 및 표시 장치{Light emitting element, method for fabricating the same and display device}
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자를 하부 기판으로부터 분리하는 과정에서, 발광 소자의 분리면의 단차가 개선된 발광 소자 및 이의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 분리면의 단차가 개선된 발광 소자를 포함한 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 상기 발광층 상에 배치된 제2 반도체층을 포함하는 발광 소자 코어, 및 상기 발광 소자 코어의 측면을 둘러싸는 제1 소자 절연막을 포함하고, 상기 제1 소자 절연막의 외측면은, 상기 제2 반도체층을 향하는 상기 제1 반도체층의 일면의 반대면인 타면에 인접한 제1 외측면, 및 상기 제1 외측면보다 상기 제1 반도체층의 일면에 인접한 제2 외측면을 포함하며, 상기 제2 외측면은 상기 제1 외측면보다 상기 발광 소자 코어의 외측으로 돌출된다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 기판 상에 제1 반도체 물질층, 발광 물질층, 및 제2 반도체 물질층을 포함하는 제1 적층 구조물을 형성하는 단계, 상기 제1 적층 구조물을 상기 기판에 수직한 방향으로 식각하여 제1 반도체층, 발광층, 및 제2 반도체층을 포함하는 제2 적층 구조물을 형성하는 단계, 상기 제1 반도체층의 외면을 둘러싸는 제1 소자 절연막을 형성하는 단계, 상기 제1 소자 절연막에 의해 덮이지 않는 상기 제1 반도체층의 경사면을 식각하는 제1 식각 단계, 상기 제1 식각 단계를 통해 노출된 상기 제1 반도체층의 제1 측면 및 상기 제1 소자 절연막에 의해 둘러싸인 제2 측면 상에 제2 소자 절연막을 형성하는 단계, 및 상기 기판으로부터 상기 제1 반도체층을 분리하는 단계를 포함한다.
상기 다른 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광 소자를 포함하되, 상기 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 상기 발광층 상에 배치된 제2 반도체층을 포함하는 발광 소자 코어, 및 상기 발광 소자 코어의 측면을 둘러싸는 제1 소자 절연막을 포함하고, 상기 제1 소자 절연막는 상기 제2 반도체층을 향하는 상기 제1 반도체층의 일면의 반대면인 타면에 인접한 제1 외측면, 및 상기 제1 외측면보다 상기 제1 반도체층의 타면으로부터 멀리 떨어진 제2 외측면을 포함하며, 상기 제2 외측면은 상기 제1 외측면보다 상기 발광 소자 코어의 외측으로 돌출된다.
일 실시예에 따른 발광 소자에 의하면, 발광 소자의 외측면을 둘러싸는 소자 절연막을 포함할 수 있다. 상기 소자 절연막은 발광 소자의 분리면이 위치한 일단부보다 반대면인 타단부에서 더 외측으로 돌출될 수 있다.
일 실시예에 따른 발광 소자의 제조 방법에 의하면, 발광 소자의 외측면을 둘러싸는 소자 절연막을 형성한 뒤, 노출된 반도체층을 식각하는 과정을 거침으로써 발광 소자의 분리면의 단차를 개선할 수 있다. 이에 따라, 발광 소자의 발광 효율이 개선될 수 있다.
일 실시예에 따른 표시 장치에 의하면, 상기 발광 소자를 포함함으로써 표시 장치의 수율이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 3은 도 2의 X의 확대 단면도이다.
도 4는 도 2의 X의 확대 단면도의 다른 예이다.
도 5는 다른 실시예에 따른 발광 소자의 단면도이다.
도 6은 도 5의 Y의 확대 단면도이다.
도 7은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 8 내지 도 21은 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 공정 단면도들이다.
도 22는 일 실시예에 따른 발광 소자와 비교예의 발광 소자의 이미지이다.
도 23은 일 실시예에 따른 표시 장치의 평면도이다.
도 24는 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다.
도 25는 도 24의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 26은 도 25의 A 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 27은 도 25의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)는 일 방향(DR3)으로 연장된 형상을 가지며, 상기 발광 소자(ED)의 연장 방향(또는 길이 방향, DR3)으로의 길이는 발광 소자(ED)의 직경보다 크다. 예를 들어, 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수도 있고, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다. 이하, 발광 소자(ED)의 형상을 설명하는 도면에 있어서, 일 방향(DR3), 발광 소자(ED)의 연장 방향(DR3) 및 발광 소자(ED)의 길이 방향(DR3)의 용어는 상호 혼용되어 지칭될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 발광 소자(ED)의 길이 방향(DR3)과 교차하는 수평 방향으로 정의될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직한 방향일 수 있다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 이에 제한되는 것은 아니지만, 발광 소자(ED)의 연장 방향(DR3)으로의 길이는 약 1~10㎛이며, 바람직하게는 4~5㎛일 수 있고, 발광 소자(ED)의 직경은 500㎚일 수 있다. 발광 소자(ED)의 종횡비는 1.2:1 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
일 실시예에서, 발광 소자(ED)는 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다. 또한, 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
발광 소자(ED)는 발광 소자 코어(30), 제1 소자 절연막(38), 및 제2 소자 절연막(39)을 포함할 수 있다. 발광 소자 코어(30)는 일 방향(DR3)으로 연장된 형상을 가질 수 있다. 발광 소자 코어(30)는 로드 또는 원통형 형상일 수 있다. 다만, 이에 제한되지 않고 발광 소자 코어(30)는 정육면체, 직육면체, 육각기둥 등 다각기둥의 형상을 가지거나, 일 방향(DR3)으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다.
발광 소자 코어(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(33) 및 소자 전극층(37)을 포함할 수 있다. 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)은 발광 소자 코어(30)의 길이 방향인 일 방향(DR3)을 따라 순차 적층될 수 있다.
이하, 발광 소자(ED)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 일 방향(DR3) 일측으로 발광 소자 코어(30)를 기준으로 소자 전극층(37)이 배치된 측을 나타내고, "상면"는 일 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 일 방향(DR3)의 반대 방향인 타측으로 발광 소자 코어(30)를 기준으로 제1 반도체층(31)이 배치된 측을 나타내고, "하면"은 일 방향(DR3) 타측을 향하는 표면을 나타낸다. 발광 소자(ED)의 상부는 제1 단부로 지칭할 수 있고, 발광 소자(ED)의 하부는 제2 단부로 지칭할 수 있다. 발광 소자(ED)의 상면은 제1 단부면(EF1) 또는 일면으로 지칭할 수 있고, 발광 소자(ED)의 하면은 제2 단부면(EF2) 또는 타면으로 지칭할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다. 제1 반도체층(31)은 제2 반도체층(32)을 향하는 상면, 상기 상면의 반대면인 하면, 및 측면을 포함할 수 있다.
제2 반도체층(32)은 발광층(33)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 제2 반도체층(32)은 제1 반도체층(31)을 향하는 하면, 상기 하면의 반대면이자 소자 전극층(37)을 향하는 상면, 및 측면을 포함할 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(33)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(33) 사이, 또는 제2 반도체층(32)과 발광층(33) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(33) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(33) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(33) 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(33)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(33)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(33)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(33)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
발광층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향인 일 방향(DR3)으로의 양 단부면 뿐만 아니라, 발광 소자(ED)의 측면으로도 방출될 수 있다. 발광층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
본 명세서에서, 발광 소자(ED)의 상부인 제1 단부는 제2 반도체층(32)의 상부일 수 있고, 발광 소자(ED)의 하부인 제2 단부는 제1 반도체층(31)의 하부일 수 있다. 발광 소자(ED)의 상면인 제1 단부면(EF1)은 제2 반도체층(32)의 상면을 포함하고, 발광 소자(ED)의 하면인 제2 단부면(EF2)은 제1 반도체층(31)의 하면을 포함할 수 있다. 몇몇 실시예에서, 발광 소자(ED)가 소자 전극층(37)을 더 포함하는 경우, 발광 소자(ED)의 제1 단부는 소자 전극층(37)의 상부이고, 발광 소자(ED)의 제1 단부면(EF1)은 소자 전극층(37)의 상면일 수 있다. 제1 반도체층(31), 발광층(33), 및 제2 반도체층(32)의 측면은 일 방향(DR3)을 따라 대체로 나란하게 정렬될 수 있다.
소자 전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 소자 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 소자 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 소자 전극층(37)은 생략될 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 전극이 각각 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
제1 소자 절연막(38)은 발광 소자 코어(30)의 측면(또는 외주면)을 둘러싸도록 배치된다. 예를 들어, 제1 소자 절연막(38)은 길이 방향(DR3)으로 연장되어 복수의 반도체층 또는 소자 전극층(37)의 측면을 감싸도록 배치될 수 있다. 제1 소자 절연막(38)은 적어도 발광층(33)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이 방향(DR3)의 양 단부면(EF1, EF2)은 노출되도록 형성될 수 있다. 또한, 제1 소자 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
제1 소자 절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 제1 소자 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 제1 소자 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
제1 소자 절연막(38)은 발광 소자(ED)의 반도체층들 및 소자 전극층(37)을 보호하는 기능을 수행할 수 있다. 제1 소자 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(33)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 제1 소자 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
제2 소자 절연막(39)은 제1 소자 절연막(38)의 외측면(또는 외주면) 상에 배치될 수 있다. 제2 소자 절연막(39)은 제1 소자 절연막(38)의 외측면을 둘러싸도록 배치될 수 있다. 제1 소자 절연막(38)은 발광 소자 코어(30)와 제2 소자 절연막(39) 사이에 배치될 수 있다.
제2 소자 절연막(39)은 발광 소자 코어(30)가 연장된 일 방향(DR3)으로 연장될 수 있다. 제2 소자 절연막(39)은 제1 소자 절연막(38)과 유사하게, 발광 소자 코어(30)의 측면은 커버하되, 발광 소자 코어(30)의 양 단부면(EF1, EF2)은 노출하도록 배치될 수 있다. 도면에서는 제2 소자 절연막(39)이 발광 소자(ED)의 길이 방향(DR3)으로 연장되어 제1 반도체층(31)으로부터 소자 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다.
제2 소자 절연막(39)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 제2 소자 절연막(39)은 상술한 물질을 포함하는 단일막 또는 이들이 적층된 다층막 구조를 가질 수 있다. 제2 소자 절연막(39)은 제1 소자 절연막(38)과 마찬가지로, 발광 소자(ED)의 반도체층들 및 소자 전극층(37)을 보호하는 기능을 수행할 수 있다.
몇몇 실시예에서, 제1 소자 절연막(38) 및/또는 제2 소자 절연막(39)의 외측면은 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 제1 소자 절연막(38) 및/또는 제2 소자 절연막(39)의 외측면은 소수성 또는 친수성 처리될 수 있다.
일 실시예에 따른 제1 소자 절연막(38)은 발광 소자(ED)의 연장 방향인 길이 방향(DR3)으로 연장되되, 발광 소자(ED)의 하부인 제2 단부와 인접한 영역에서 제1 반도체층(31)의 측면을 덮지 않고 노출시킬 수 있다. 노출된 제1 반도체층(31)의 측면은 제2 소자 절연막(39)에 의해 덮일 수 있다. 제2 소자 절연막(39)은 제1 소자 절연막(38)에 의해 덮이지 않는 제1 반도체층(31)의 측면에 접할 수 있다. 제1 반도체층(31)의 측면은 제1 소자 절연막(38) 및 제2 소자 절연막(39)에 모두 접할 수 있다.
제1 소자 절연막(38)은 제1 반도체층(31)의 하부 측면을 덮지 않으므로, 제1 소자 절연막(38) 상에 배치되는 제2 소자 절연막(39)은 제1 소자 절연막(38)의 형상에 따라 단차를 가질 수 있다. 예를 들어, 제2 소자 절연막(39)은 제1 소자 절연막(38)의 형상에 따라 발광 소자(ED)의 하부에서 상부로 갈수록 발광 소자(ED)의 외측 방향으로 돌출되는 계단식 형상을 가질 수 있다. 제2 소자 절연막(39)은 길이 방향(DR3)을 따라서 제1 방향(DR1)과 제2 방향(DR2)으로 돌출되는 부분을 포함할 수 있다.
이에 제한되지 않으나, 제1 소자 절연막(38)의 일 방향(DR3)의 길이는 제2 소자 절연막(39)의 일 방향(DR3)의 길이보다 길 수 있다.
일 실시예에 따른 발광 소자(ED)는 제2 단부면(EF2)인 하면이 발광 소자(ED)의 내측을 향해 오목한 형상을 가질 수 있다. 제2 단부면(EF2)은 제1 반도체층(31)의 하면과 제2 소자 절연막(39)의 하면을 포함할 수 있다.
후술할 발광 소자(ED)의 제조 과정에서, 제1 반도체 구조물(3001)을 식각하여 서로 이격된 제2 반도체 구조물(3002)을 형성하는 제1 식각 공정(1st etching)에서 형성된 표면 손상 영역(DR)은 1차 습식 식각 공정인 제3 식각 공정(3th etching)과 2차 습식 식각 공정인 제5 식각 공정(5th etching)을 통해 제거될 수 있다. 표면 손상 영역(DR)은 발광 소자(ED)를 잔여 제1 반도체층(314)으로부터 분리하는 과정에서, 발광 소자(ED)의 분리면인 제2 단부면(EF2)의 단차를 유발할 수 있다. 상기 단차는 약 200nm 이상의 길이 차이일 수 있고, 제2 단부면(EF2)의 이상 프로파일(abnormal profile)을 초래한다. 이에 따라, 표시 장치(10)의 정렬 공정에서, 발광 소자(ED)의 제2 단부면(EF2)에 제2 연결 전극(710)이 접촉되는 경우 접촉 불량이 발생하거나, 접촉 면적이 감소할 수 있다.
본 실시예에서, 상기 표면 손상 영역(DR)의 제거율을 높임에 따라 발광 소자(ED)의 제2 단부면(EF2)의 단차를 개선하고, 이상 프로파일을 최소화할 수 있다. 상기 발광 소자(ED)를 포함하는 표시 장치(10)의 접촉 불량이 개선됨으로써 발광 소자(ED) 및 표시 장치(10)의 발광 효율을 향상시킬 수 있다.
한편, 표면 손상 영역(DR)의 제거율은 제2 반도체 구조물(3002)을 형성한 후 습식 식각 공정의 기간이 길수록 향상될 수 있으나, 제2 반도체 구조물(3002)의 반도체층의 외면이 함께 식각될 수 있다. 본 실시예에서, 표면 손상 영역(DR)의 제거율을 향상시키고, 발광 소자 코어(30)의 외면 보호 및 직경을 유지하기 위해 제3 식각 공정(3th etching)을 수행한 후 제1 소자 절연막(38)을 형성하고, 제5 식각 공정(5th etching)을 수행한 후 제2 소자 절연막(39)을 형성할 수 있다. 이에 따라, 발광 소자(ED) 및 이를 포함하는 표시 장치(10)의 발광 효율이 개선될 수 있다.
상기 제조 방법에 따른 발광 소자(ED)의 제2 단부의 구조에 대해 도 3에서 상세히 설명하기로 한다.
도 3은 도 2의 X의 확대 단면도이다.
도 2에 도 3을 결부하면, 발광 소자(ED)의 제2 단부에는 제1 반도체층(31), 제1 소자 절연막(38), 및 제2 소자 절연막(39)이 배치될 수 있다.
제1 반도체층(31)은 하면(31B) 및 측면(31S)을 포함할 수 있다. 제1 반도체층(31)의 하면(31B)은 발광 소자(ED)의 제2 단부면(EF2)의 대부분을 차지할 수 있다. 제1 반도체층(31)의 하면(31B)은 제1 반도체층(31)의 내측을 향해 오목한 형상을 가질 수 있다. 예를 들어, 제1 반도체층(31)의 하면(31B)은 중심부, 및 상기 중심부로부터 멀어지는 가장자리부를 가질 수 있다. 하면(31B)의 중심부는 하면(31B)의 가장자리부보다 발광층(33)에 인접할 수 있다. 발광 소자(ED)의 최하단부(도면에서 제2 소자 절연막(39)의 제1 하면(39B1))과 제1 반도체층(31)의 하면(31B) 사이의 최대 거리인 제1 거리(H1)는 대략 100nm 이하일 수 있다. 즉, 제1 반도체층(31)의 오목한 정도는 대략 100nm 일 수 있다.
제1 반도체층(31)의 측면(31S)은 제1 측면(31S1)과 제2 측면(31S2)을 포함할 수 있다. 제1 반도체층(31)의 제1 측면(31S1)과 제2 측면(31S2)은 대체로 나란하게 형성되며, 제1 측면(31S1)과 제2 측면(31S2)은 서로 이어질 수 있다. 제1 측면(31S1)은 제2 측면(31S2)보다 하부에 위치할 수 있다. 즉, 제1 측면(31S1)은 제2 측면(31S2)보다 발광 소자(ED)의 제2 단부면(EF2)에 인접할 수 있다. 제1 반도체층(31)의 제1 측면(31S1)은 하면(31B)와 제2 측면(31S2) 사이에서, 이들을 연결할 수 있다. 제1 반도체층(31)의 제1 측면(31S1)은 제1 소자 절연막(38) 및 제2 소자 절연막(39)에 의해 둘러싸일 수 있고, 제2 측면(31S2)은 제2 소자 절연막(39)에 의해 둘러싸일 수 있다. 제1 반도체층(31)의 제1 측면(31S1)은 제1 소자 절연막(38)에 접하고, 제2 측면(31S2)은 제2 소자 절연막(39)에 접할 수 있다.
제1 소자 절연막(38)은 내측면, 외측면, 및 하면(38B)을 포함할 수 있다. 제1 소자 절연막(38)의 내측면은 발광 소자 코어(30)의 제1 반도체층(31), 발광층(33), 및 제2 반도체층(32)에 접할 수 있다. 제1 소자 절연막(38)의 외측면은 제2 소자 절연막(39)의 내측면에 접할 수 있다. 제1 소자 절연막(38)의 하면(38B)은 발광 소자(ED)의 제2 단부면(EF2)을 이루지 않을 수 있다.
제1 소자 절연막(38)의 하면(38B)은 제2 소자 절연막(39)에 의해 덮일 수 있다. 제1 소자 절연막(38)은 제1 반도체층(31)의 측면(31S)의 일부 영역을 둘러싸도록 배치되되, 다른 영역은 노출할 수 있다. 예를 들어, 제1 소자 절연막(38)은 제1 반도체층(31)의 제1 측면(31S1)을 노출하며, 제2 측면(31S2)을 둘러쌀 수 있다. 발광 소자(ED)의 최하단부(도면에서 제2 소자 절연막(39)의 제1 하면(39B1))과 제1 소자 절연막(38)의 하면(38B) 사이의 최대 거리인 제2 거리(H2)는 대략 100nm 이하일 수 있다.
제2 소자 절연막(39)은 내측면, 외측면(39S), 및 하면(39B)을 포함할 수 있다. 제2 소자 절연막(39)의 내측면은 제1 소자 절연막(38)과 제1 반도체층(31)에 접할 수 있다.
제2 소자 절연막(39)의 외측면(39S)은 제1 외측면(39S1) 및 제2 외측면(39S2)을 포함할 수 있다. 제1 외측면(39S1)과 제2 외측면(39S2)은 물리적으로 이격되며, 제2 소자 절연막(39)의 제2 하면(39B2)을 통해 이어질 수 있다. 제1 외측면(39S1)은 제2 외측면(39S2)보다 발광 소자(ED)의 하부에 위치할 수 있다. 즉, 제1 외측면(39S1)은 제2 외측면(39S2)보다 발광 소자(ED)의 제2 단부면(EF2)에 인접할 수 있다. 제2 소자 절연막(39)의 외측면(39S)은 제1 반도체층(31)의 제1 측면(31S1)과 제1 소자 절연막(38)의 외측면 상에 동일한 두께를 가지고 형성되므로, 이들의 단차에 따라 제1 외측면(39S1)과 제2 외측면(39S2)으로 구분될 수 있다. 제2 외측면(39S2)은 제1 외측면(39S1)보다 발광 소자 코어(30)의 외측으로 돌출될 수 있다. 제1 외측면(39S1)을 갖는 제2 소자 절연막(39)의 제1 직경(WE1)은 제2 외측면(39S2)을 갖는 제2 소자 절연막(39)의 제2 직경(WE2)보다 클 수 있다.
제2 소자 절연막(39)의 하면(39B)은 제1 하면(39B1) 및 제2 하면(39B2)을 포함할 수 있다. 제1 하면(39B1)은 제2 하면(39B2)과 이격될 수 있다. 제1 하면(39B1)은 발광 소자(ED)의 제2 단부면(EF2)에 포함될 수 있다. 발광 소자(ED)의 최하단부는 제2 소자 절연막(39)의 제1 하면(39B1)의 최하단부일 수 있다. 제1 하면(39B1)은 제1 반도체층(31)의 하면(31B)보다 하부에 위치할 수 있다. 제2 소자 절연막(39)의 제2 하면(39B2)은 제2 소자 절연막(39)의 제1 외측면(39S1)과 제2 외측면(39S2)을 연결할 수 있다. 제2 하면(39B2)은 제1 하면(39B1)보다 상부에 위치할 수 있다.
일 실시예에서, 제2 소자 절연막(39)의 두께는 일정할 수 있다. 예를 들어, 제2 소자 절연막(39)의 제1 외측면(39S1) 부근의 제1 두께(TH1)는 제2 외측면(39S2) 부근의 제2 두께(TH2)와 실질적으로 동일할 수 있다.
제1 거리(H1)는 제2 거리(H2)보다 길 수 있다. 즉, 발광 소자(ED)의 최하단부를 기준으로 제1 반도체층(31)의 하면(31B)의 최대 높이(즉, 제1 거리(H1))는 제1 소자 절연막(38)의 하면(38B)의 높이(즉, 제2 거리(H2))보다 높을 수 있다.
제1 반도체층(31)의 제1 측면(31S1)의 길이 방향(DR3)으로의 길이는 제2 측면(31S2)의 길이보다 짧을 수 있다. 제1 소자 절연막(38)의 길이는 제2 소자 절연막(39)의 길이보다 짧을 수 있다. 제2 소자 절연막(39)의 제1 외측면(39S1)의 길이는 제2 외측면(39S2)의 길이보다 짧을 수 있다.
일 실시예에서, 발광 소자(ED)의 제2 단부면(EF2)은 제1 반도체층(31)의 하면(31B)과 제2 소자 절연막(39)의 제1 하면(39B1)을 포함할 수 있다. 발광 소자(ED)의 제2 단부면(EF2)은 발광 소자(ED)의 내측을 향해 오목한 형상을 가질 수 있다. 발광 소자(ED)의 제2 단부면(EF2)은 가장자리부에서 중심부로 갈수록 오목한 반타원 형상을 가질 수 있다. 제2 단부면(EF2)의 일부인 제1 반도체층(31)의 하면(38B)의 중심이 발광 소자(ED)의 최상단부이고, 제2 소자 절연막(39)의 제1 하면(39B1)의 최하단부가 발광 소자(ED)의 최하단부일 수 있다. 발광 소자(ED)의 제2 단부면(EF2)은 도 20에서 발광 소자(ED)를 잔여 제1 반도체층(314)으로부터 분리하는 과정에서 형성될 수 있다. 이는 절연막(38, 39)들과 접하는 제1 반도체층(31)의 가장자리부의 GaN의 점착력(adhesion)이 제1 반도체층(31)의 중심부의 GaN의 점착력보다 높기 때문이다. 상기 분리 과정에서 가장자리부보다 상대적으로 점착력이 낮은 중심부에서 제1 반도체층(31)이 더 쉽게 분리될 수 있으므로, 중심부의 함몰 정도가 더 클 수 있다. 상기 함몰 정도는 대략 100nm 이하일 수 있다.
도 4는 도 2의 X의 확대 단면도의 다른 예이다.
일 실시예에 따른 발광 소자(ED)는 발광 소자(ED)의 최하단부인 제2 소자 절연막(39)의 하면(39B1)을 기준으로 제1 반도체층(31)의 하면(31B)의 최대 높이와 제1 소자 절연막(38)의 하면(38B)의 높이가 동일할 수 있다. 즉, 제1 반도체층(31)의 하면(31B)과 제2 소자 절연막(39)의 하면(39B1) 사이의 최대 거리인 제1 거리(H1_1)는 제1 소자 절연막(38)의 하면(38B)과 제2 소자 절연막(39)의 하면(39B1) 사이의 최대 거리인 제2 거리(H2_1)와 동일할 수 있다. 제1 거리(H1_1)와 제2 거리(H2_1)는 대략 100nm 이하일 수 있다.
본 실시예는 제1 거리(H1)와 제2 거리(H2)가 상이한 이전 실시예와 상이하며, 이외는 동일한 구성을 포함하므로 설명을 생략한다.
이하, 다른 실시예에 따른 발광 소자(ED_1)를 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 5는 다른 실시예에 따른 발광 소자의 단면도이다. 도 6은 도 5의 Y의 확대 단면도이다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 발광 소자 코어(30) 및 소자 절연막(36)을 포함할 수 있다. 발광 소자 코어(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(33) 및 소자 전극층(37)을 포함할 수 있다.
소자 절연막(36)은 발광 소자 코어(30)의 외측면을 둘러싸도록 배치될 수 있다. 소자 절연막(36)은 이전 실시예에 따른 발광 소자(ED)에서 제1 소자 절연막(38) 및 제2 소자 절연막(39)과 동일한 제조 방법을 통해 형성될 수 있다. 일 실시예에 따라, 제1 소자 절연막(38)과 제2 소자 절연막(39)이 동일한 재료를 포함함으로써 제1 소자 절연막(38)과 제2 소자 절연막(39)의 경계가 구분되지 않는 경우, 상기 절연막은 단일의 소자 절연막(36)으로 지칭될 수 있다.
소자 절연막(36)은 길이 방향(DR3)으로 연장되어 복수의 반도체층 또는 소자 전극층(37)의 측면을 감싸도록 배치될 수 있다. 제1 소자 절연막(38)은 적어도 발광층(33)의 외면을 둘러싸도록 배치될 수 있다. 소자 절연막(36)은 발광 소자(ED)의 길이 방향(DR3)의 양 단부면(EF1, EF2)이 노출되도록 형성될 수 있다.
소자 절연막(36)은 도 3에서 상술한 제1 소자 절연막(38) 및 제2 소자 절연막(39)과 동일한 절연 물질들을 포함할 수 있다.
도 6을 참조하면, 제1 반도체층(31)은 측면(31S) 및 하면(31B)을 포함할 수 있다. 이전 실시예와 달리, 제1 반도체층(31)의 측면(31S)은 영역의 구분없이 동일한 소자 절연막(36)으로 덮이며, 소자 절연막(36)에 접할 수 있다.
소자 절연막(36)은 제1 하면(36B1), 제2 하면(36B2), 제1 외측면(36S1), 및 제2 외측면(36S2)을 포함할 수 있다.
소자 절연막(36)의 제1 하면(36B1)은 이전 실시예와 동일하게 발광 소자(ED)의 제2 단부면(EF2)에 포함될 수 있다. 제1 하면(36B1)은 제1 반도체층(31)의 하면(31B)과 함께 발광 소자(ED)의 제2 단부면(EF2)을 이룰 수 있다.
소자 절연막(36)의 제2 하면(36B2)은 이전 실시예와 동일하게 제1 외측면(36S1)과 제2 외측면(36S2)을 연결할 수 있다. 제2 하면(36B2)은 제1 하면(36B1)보다 발광 소자(ED)의 상부에 위치할 수 있다.
소자 절연막(36)의 제1 외측면(36S1)은 이전 실시예와 동일하게 제2 외측면(36S2)보다 발광 소자(ED)의 하부에 위치할 수 있다. 제2 외측면(36S2)은 제1 외측면(36S1)보다 제1 반도체층(31)의 외측으로 돌출될 수 있다. 소자 절연막(36)은 길이 방향(DR3)을 따라 발광 소자(ED)의 하부에서 상부로 갈수록 발광 소자(ED)의 외측 방향으로 돌출되는 계단식 형상을 가질 수 있다. 제2 소자 절연막(39)은 길이 방향(DR3)을 따라서 제1 방향(DR1)과 제2 방향(DR2)으로 돌출되는 부분을 포함할 수 있다. 제1 외측면(36S1)을 갖는 영역에서 소자 절연막(36)의 제3 직경(WE3)은 제2 외측면(36S2)을 갖는 영역에서 소자 절연막(36)의 제4 직경(WE4)보다 클 수 있다.
일 실시예에서, 소자 절연막(36)의 두께는 위치마다 상이할 수 있다. 예를 들어, 소자 절연막(36)의 제1 외측면(36S1) 부근의 제3 두께(TH3)는 제2 외측면(36S2) 부근의 제4 두께(TH4)보다 얇을 수 있다. 상기 제3 두께(TH3)와 제4 두께(TH4) 사이의 두께 차이는 제조 과정에 따라 1차적으로 증착되는 소자 절연막(36)의 두께와 동일할 수 있다.
발광 소자(ED)의 제2 단부면(EF2)은 제1 반도체층(31)의 하면(31B)과 소자 절연막(36)의 제1 하면(36B1)을 포함할 수 있다. 제2 단부면(EF2)은 발광 소자(ED)의 내측을 향해 오목하게 형성될 수 있다. 제2 단부면(EF2)의 중심부는 제2 단부면(EF2)의 가장자리부보다 함몰된 형상을 가질 수 있다. 제2 단부면(EF2)의 중심부의 오목한 정도는 대략 100nm 일 수 있다. 도면에서 발광 소자(ED)의 최하단부로부터 제1 반도체층(31)의 하면(31B)의 최대 높이(H5)와 소자 절연막(36)의 제1 하면(36B1)의 높이(H6)는 동일한 것으로 예시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 반도체층(31)의 하면(31B)의 최대 높이(H5)는 소자 절연막(36)의 제1 하면(36B1)의 높이(H6)보다 작거나 클 수 있다.
도 7은 또 다른 실시예에 따른 발광 소자의 단면도이다.
본 실시예에 따른 발광 소자(ED_2)는 발광층(33) 및/또는 제2 반도체층(32)이 제1 반도체층(31)보다 외측으로 돌출된다는 점에서 이전 실시예들과 상이하다.
구체적으로, 발광 소자(ED_2)는 제1 반도체층(31), 제2 반도체층(32), 발광층(33) 및 소자 전극층(37)을 갖는 발광 소자 코어(30), 제1 소자 절연막(38), 및 제2 소자 절연막(39)을 포함할 수 있다. 제1 반도체층(31)은 제1 소자 절연막(38)과 제2 소자 절연막(39)에 모두 접하며, 제1 소자 절연막(38)의 하면은 제2 소자 절연막(39)에 의해 덮이며, 제2 소자 절연막(39)은 계단 형상의 외측면(39S)을 가지고, 제2 외측면(39S2)이 제1 외측면(39S1)보다 외측으로 돌출된다는 점에서 이전 실시예와 동일하다. 또한, 발광 소자(ED_2)의 제2 단부면(EF2)은 제1 반도체층(31)의 하면(31B)과 제2 소자 절연막(39)의 제1 하면(39B1)을 포함하며, 제2 단부면(EF2)은 발광 소자(ED_2)의 내측으로 오목한 형상을 갖는다.
소자 전극층(37)의 측면은 발광 소자 코어(30)의 측면보다 돌출될 수 있다. 즉, 소자 전극층(37)의 직경(W1)은 하부에 배치된 발광 소자 코어(30)의 직경보다 클 수 있다. 소자 전극층(37)의 직경(W1)은 발광 소자 코어(30)의 최대 직경(W2)보다 클 수 있다. 제1 반도체층(31)은 일 방향(DR3)을 따라 전체적으로 균일한 직경(W3)을 가질 수 있다. 발광층(33)의 상면의 직경(W4)은 하면의 직경(W3)과 다를 수 있다. 발광층(33)의 상면의 직경(W4)은 하면의 직경(W3)보다 크고, 측면은 경사진 형상을 가질 수 있다. 제2 반도체층(32)의 상면의 직경(W2)은 하면의 직경(W4)과 다를 수 있다. 제2 반도체층(32)의 상면의 직경(W2)은 하면의 직경(W4)보다 크고, 측면은 경사진 형상을 가질 수 있다. 제1 소자 절연막(38)은 발광 소자 코어(30)의 제1 반도체층(31), 제2 반도체층(32) 및 발광층(33)의 측면을 완전히 둘러싸도록 배치될 수 있다. 제1 소자 절연막(38)은 일 방향(DR3)으로 연장되어, 제1 반도체층(31)의 측면부터 발광층(33)의 측면까지 커버하도록 형성될 수 있다.
도 8 내지 도 21은 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 공정 단면도들이다.
도 8 및 도 9를 참조하면, 발광 소자(ED)의 제조 공정을 설명하는 실시예에서 다른 별도의 언급이 없는 한, “상부”는 제3 방향(DR3) 일측으로 하부 기판(1000)의 일면(또는 상면)으로부터 발광 소자(ED)의 복수의 반도체층들이 적층되는 방향을 나타내고, “상면”은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, “하부”는 제3 방향(DR3) 타측을 나타내고, “하면”은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다.
먼저 도 8을 참조하면, 하부 기판(1000)을 준비한다.
하부 기판(1000)은 베이스 기판(1100) 및 베이스 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다.
베이스 기판(1100)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 베이스 기판(1100)은 GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판을 포함할 수도 있다. 예시적인 실시예에서, 베이스 기판(1100)은 사파이어 기판(AlxOy)일 수 있다.
버퍼 물질층(1200)은 베이스 기판(1100)의 일면(또는 상면) 상에 형성될 수 있다. 버퍼 물질층(1200)은 그 위에 형성되는 제1 반도체 물질층(3100)과 베이스 기판(1100)의 격자 상수 차이를 줄이는 역할을 할 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 실질적으로 제1 반도체 물질층(3100)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질이거나, 도핑 농도가 제1 반도체 물질층(3100)보다 작을 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
이어 도 9를 참조하면, 하부 기판(1000) 상에 제1 적층 구조물(3001)을 형성한다. 구체적으로, 하부 기판(1000) 상에 제1 반도체 물질층(310), 발광 물질층(330), 제2 반도체 물질층(320) 및 전극 물질층(370)이 순차 적층된 제1 적층 구조물(3001)을 형성한다.
에피택셜법(Epitaxial)에 의해 성장되는 복수의 반도체 물질층들은 시드(Seed) 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체를 포함할 수 있다. 예를 들어, 일 실시예에 따른 발광 소자(ED)와 같이, 제1 반도체층(31), 제2 반도체층(32) 및 발광층(33)이 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 어느 하나를 포함하는 실시예에서, 상기 금속 전구체는 트리메틸 갈륨(Ga(CH3)3)일 수 있고, 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있다. 다만, 이에 제한되지 않는다. 복수의 반도체 물질층들은 상기 금속 전구체 및 비금속 전구체를 이용한 증착 공정을 통해 형성될 수 있다.
제1 적층 구조물(3001)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자 코어(30)에 포함된 각 층들에 대응될 수 있다. 구체적으로, 제1 적층 구조물(3001)의 제1 반도체 물질층(310), 발광 물질층(330), 제2 반도체 물질층(320) 및 전극 물질층(370)은 각각 발광 소자 코어(30)의 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)에 대응되며, 각 층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
제1 적층 구조물(3001) 상에 마스크층(400)을 형성하는 단계를 더 포함한다. 마스크층(400)은 전극 물질층(370) 상에 배치된 제1 절연 마스크층(410)과 제2 절연 마스크층(420), 및 제2 절연 마스크층(420) 상에 배치된 마스크 패턴(430)들을 포함할 수 있다. 마스크층(400)은 마스크 패턴(430)들이 이격된 공간을 따라 절연 마스크층(410, 420)들이 식각된 형태를 가질 수 있다. 마스크층(400)의 절연 마스크층(410, 420) 및 마스크 패턴(430)들의 이격된 공간을 따라 반도체 물질층(310, 320)들, 발광 물질층(330), 및 전극 물질층(370)이 식각될 수 있다. 제1 적층 구조물(3001) 중 마스크층(400)이 배치된 부분과 중첩하여 식각되지 않는 부분은 발광 소자(ED)를 구성하는 발광 소자 코어(30)를 형성할 수 있다.
제1 절연 마스크층(410)과 제2 절연 마스크층(420)은 절연성 물질을 포함하고, 마스크 패턴(430)은 금속 재료를 포함할 수 있다. 예를 들어, 절연 마스크층(410, 420)들은 각각 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy) 등일 수 있다. 마스크 패턴(430)은 크롬(Cr)과 같은 금속을 포함할 수 있으나, 이에 제한되지 않는다.
이어, 도 10을 참조하면, 제1 적층 구조물(3001)을 식각하여 서로 이격된 복수의 제2 적층 구조물(3002)을 형성한다. 제2 적층 구조물(3002)을 형성하는 단계는 마스크층(400)을 따라 반도체 물질층(310, 320)들, 발광 물질층(330), 및 전극 물질층(370)을 식각하는 제1 식각 공정(1st etching)을 포함할 수 있다. 제1 식각 공정(1st etching)은 하부 기판(1000)의 상면에 수직한 방향으로 수행될 수 있다.
상기 식각 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
이하, 발광 소자(ED)의 제조 순서에 따라 제1 반도체 물질층(310)은 제1 층(311), 제2 층(312), 및 제3 층(313)으로 지칭될 수 있다. 제3 층(313)은 후속 공정에 따라 발광 소자(ED)의 제1 반도체층(31)을 이룰 수 있다. 제2 적층 구조물(3002)은 제1 층(311)을 포함하는 반도체 구조물이고, 제3 적층 구조물(3003)은 제2 층(312)을 포함하는 반도체 구조물이고, 제4 적층 구조물(3004)은 제3 층(313)을 포함하는 반도체 구조물로서, 발광 소자 코어(30)로 지칭될 수 있다. 제1 반도체 물질층(310)은 발광 소자(ED)의 분리 공정(도 20 참조)에서 발광 소자(ED)를 이루는 제1 반도체층(31)과 하단부의 잔여 제1 반도체층(314)으로 분리될 수 있다.
제1 식각 공정(1st etching)에 의해 베이스 기판(1000) 상에는 서로 이격된 복수의 제2 적층 구조물(3002)들이 형성될 수 있다. 제2 적층 구조물(3002)은 제1 층(311), 발광층(33), 제2 반도체층(32), 및 소자 전극층(37)을 포함할 수 있다. 제1 층(311)은 제1 식각 공정(1st etching)에 의해 서로 이격된 제1 영역(A)과 제2 적층 구조물(3002)들 사이에서 완전히 식각되지 않고 남은 제2 영역(B)을 포함할 수 있다. 제1 영역(A)은 제1 반도체 물질층(310)의 상단부를 이루고, 제2 영역(B)은 제1 반도체 물질층(310)의 하단부를 이룰 수 있다. 제1 영역(A)은 제2 영역(B)으로부터 제3 방향(DR3)으로 돌출될 수 있다. 상술한 바와 같이, 제1 영역(A)은 후속 공정에서 잔여 제1 반도체층(도 20의 '314')인 제2 영역(B)으로부터 분리되어 발광 소자(ED)의 제1 반도체층(31)을 구성하며, 제2 영역(B)은 하부 기판(1000) 상에 잔존하여 잔여 제1 반도체층(314)을 구성할 수 있다. 복수의 제2 적층 구조물(3002)들은 제2 영역(B)의 제1 반도체 물질층(310)을 통해 서로 연결될 수 있다. 이에 제한되지 않고, 제1 반도체 물질층(310)을 지칭하는 제2 층(도 11의 '312') 및 제3 층(도 15의 '313') 또한 서로 이격된 제1 영역(A), 및 제1 영역(A)을 연결하는 제2 영역(B)을 포함할 수 있다.
제2 적층 구조물(3002)은 제1 층(311)의 측면이 부분적으로 경사진 형상을 가질 수 있다. 제1 층(311)은 하부로 갈수록 그 폭이 증가하는 형상을 가질 수 있다. 예를 들어, 제1 층(311)은 제3 방향(DR3)으로 자르는 단면상 부분적으로 사다리꼴 형상을 가질 수 있다. 제1 층(311)은 표면 손상 영역(DR)을 포함할 수 있다. 표면 손상 영역(DR)은 제1 층(311)의 외면에 위치하며, 제1 적층 구조물(3001)을 식각하는 제1 식각 공정(1st etching)에서 부산물(byproduct)에 의해 반도체 물질에 결함이 발생된 영역으로서, 상기 반도체 물질의 결함은 제2 적층 구조물(3002)의 하부로 갈수록 증가할 수 있다. 제1 층(311)의 측면은 표면 손상 영역(DR)으로 인해 하부로 갈수록 폭이 증가하는 형상을 가질 수 있다.
이어, 도 11 및 도 12를 참조하면, 제2 적층 구조물(3002)을 식각하여 제2 층(312)의 측면의 일부분이 하부 기판(1000)에 수직하도록 제3 적층 구조물(3003)을 형성한다. 제3 적층 구조물(3003)은 제2 식각 공정(2nd etching)을 통해 형성될 수 있다. 제3 적층 구조물(3003)은 제2 층(312), 제2 반도체층(32), 발광층(33), 및 소자 전극층(37)을 포함할 수 있다.
제3 적층 구조물(3003)을 형성하는 제2 식각 공정(2nd etching)은 1차 습식 식각으로 수행될 수 있다. 상기 1차 습식 식각으로 수행되는 제2 식각 공정(2nd etching)을 통해 제2 층(312)의 표면 손상 영역(DR)의 일부가 식각되며, 일부는 잔존할 수 있다.
제2 층(312)은 상면(312U), 측면(312S), 및 경사면(312I)을 포함할 수 있다. 제2 층(312)의 상면(312U)은 제3 적층 구조물(3003)들 사이에 잔존하는 일면으로서, 하부 기판(1000)의 연장 방향과 나란할 수 있다. 제2 층(312)의 측면(312S)은 제2 식각 공정(2nd etching)에 따라 표면 손상 영역(DR)이 제거된 영역에 위치한 일면으로서, 하부 기판(1000)의 상면과 수직할 수 있다. 제2 층(312)의 측면(312S)은 발광층(33) 및 제2 반도체층(32)의 측면과 나란하게 정렬될 수 있다. 제2 층(312)의 경사면(312I)은 제2 식각 공정(2nd etching)에도 불구하고 표면 손상 영역(DR)이 잔존하는 영역에 위치한 일면일 수 있다. 제2 층(312)의 경사면(312I)은 상면(312U)과 측면(312S) 사이에서 소정의 경사를 가지고 기울어진 측면일 수 있다. 상기 경사면(312I)은 상면(312U)으로부터 대략 120° 내지 140° 기울어질 수 있으나, 이에 제한되지 않는다.
도 12는 제3 적층 구조물(3003)의 제2 층(312)의 실제 이미지이다. 제2 층(312)은 표면 손상 영역(DR)이 위치하는 영역에 경사면(312I)을 형성할 수 있다.
일 실시예에 따라 표면 손상 영역(DR)이 잔존하고 있는 제2 층(312)을 잔여 제1 반도체층(도 20의 '314')으로부터 분리하여 발광 소자(ED)를 형성하는 경우, 제2 층(312)과 잔여 제1 반도체층(314) 사이의 분리면인 제2 단부면(EF2)의 일부가 손상되어 200nm 이상의 단차를 가질 수 있다(도 22(a) 참조). 따라서, 습식 식각을 통해 제2 층(312)의 표면 손상 영역(DR)을 제거할수록 분리면의 균열이 균일하게 이루어질 수 있고, 발광 소자(ED)의 분리면의 단차가 개선될 수 있다. 즉, 표면 손상 영역(DR)의 제거율은 습식 식각 공정의 기간이 길수록 향상될 수 있다. 다만, 제2 식각 공정(2nd etching)의 식각 기간이 증가할수록 제3 적층 구조물(3003)의 직경이 감소할 수 있다. 본 실시예에서, 1차 습식 식각 공정에서 제3 적층 구조물(3003)의 제2 층(312), 발광층(33), 제2 반도체층(32), 및 소자 전극층(37)의 직경이 감소하는 것을 방지하기 위해 외면에 제1 소자 절연막(38)을 형성한 뒤, 2차 습식 식각 공정을 진행할 수 있다. 즉, 1차 습식 식각인 제2 식각 공정(2nd etching)을 수행한 후, 제3 적층 구조물(3003)의 외면을 보호하는 제1 소자 절연막(38)을 형성하고, 2차 습식 식각인 제4 식각 공정(4th etching)을 수행할 수 있다. 습식 식각을 다 회에 걸쳐 수행함으로써, 제1 소자 절연막(38)을 통해 발광 소자(ED)의 외면을 보호하고, 표면 손상 영역(DR)의 제거율을 향상시킬 수 있다. 후속 분리 공정에서 발광 소자(ED)의 분리면의 단차가 개선될 수 있다. 이하, 다른 도면들을 더 참고하여 상술한 발광 소자(ED)의 제조 방법에 대해 구체적으로 설명한다.
도 13 및 도 14를 참조하면, 제3 적층 구조물(3003) 상에 제1 절연 물질층(380)을 형성한다. 제1 절연 물질층(380)은 제3 적층 구조물(3003)의 외면을 둘러싸도록 형성한 뒤, 제3 적층 구조물(3003)의 상면이 노출되도록 제1 절연 물질층(380)을 부분적으로 제거하는 제3 식각 공정(3rd etching)을 수행하여 제1 소자 절연막(38)을 형성할 수 있다.
제1 절연 물질층(380)은 하부 기판(1000)의 전면 상에 형성되어, 제3 적층 구조물(3003)의 상면과 측면뿐만 아니라, 제3 적층 구조물(3003) 사이의 잔여 반도체층 상에도 형성될 수 있다. 즉, 제1 절연 물질층(380)은 제2 층(312)의 상면(312U) 및 경사면(312I) 상에도 형성될 수 있다. 제1 절연 물질층(380)은 제3 적층 구조물(3003)의 상면 및 측면에 직접 배치될 수 있다. 따라서, 제1 절연 물질층(380)은 제3 적층 구조물(3003)의 복수의 반도체층들의 측면에 직접 배치되어 이들과 맞닿아 접할 수 있다.
제1 절연 물질층(380)은 수직으로 식각된 제3 적층 구조물(3003)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 제1 절연 물질층(380)은 원자층 증착법(Atomic layer deposition, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
제1 절연 물질층(380)을 부분적으로 제거하여 제1 소자 절연막(38)을 형성하는 제3 식각 공정(3rd etching)은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 제3 식각 공정(3rd etching)을 통해 제2 층(312)의 상면(312U) 및 경사면(312I)이 노출될 수 있다. 제2 층(312)의 측면(312S)은 제1 소자 절연막(38)에 의해 둘러싸이며, 후속하는 제4 식각 공정(4th etching)에서 제3 층(313)의 제2 측면(313S2)으로 지칭될 수 있다. 일 실시예에서, 제1 소자 절연막(38)이 제3 적층 구조물(3003)의 외면을 보호함으로써, 제4 식각 공정(4th etching)에 따라 제3 적층 구조물(3003)을 식각하더라도 제2 층(312)의 측면(312S), 발광층(33), 및 제2 반도체층(32)은 제1 소자 절연막(38)에 의해 보호될 수 있다. 제3 적층 구조물(3003)의 직경은 발광 소자(ED)의 직경과 실질적으로 동일할 수 있다.
한편, 도 14에서는 소자 전극층(37)의 상면이 부분적으로 노출되고, 제1 소자 절연막(38)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 소자 절연막(38)은 소자 전극층(37)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다.
다음으로, 도 15 및 도 16을 참조하면, 제3 적층 구조물(3003)을 식각하여 하부 기판(1000)에 수직한 방향으로 연장된 제3 층(313)의 측면(313S)을 갖는 제4 적층 구조물(3004)을 형성한다. 제4 적층 구조물(3004)은 제4 식각 공정(4th etching)을 통해 형성될 수 있다. 제4 적층 구조물(3004)은 제3 층(313), 제2 반도체층(32), 발광층(33), 및 소자 전극층(37)을 포함할 수 있다. 제3 층(313)의 상단부는 후속 공정에 따라 발광 소자(ED)의 제1 반도체층(31)을 이루는 최종 제1 반도체 물질층(310)일 수 있다.
제4 적층 구조물(3004)을 형성하는 제4 식각 공정(4th etching)은 2차 습식 식각으로 수행될 수 있다. 상기 2차 습식 식각으로 수행되는 제4 식각 공정(4th etching)을 통해 1차 습식 식각인 제2 식각 공정(2nd etching)에서 제거되지 않고 잔존하는 제2 층(312)의 표면 손상 영역(DR)을 제거하고, 경사면(312I)을 제거할 수 있다(도 11 참조).
제3 층(313)은 상면(313U)과 측면(313S)을 포함할 수 있다. 제3 층(313)은 표면 손상 영역(DR)이 식각됨에 따라 경사면이 제거될 수 있다. 제3 층(313)의 상면(313U)의 연장 방향과 측면(313S)의 연장 방향이 하나의 지점에서 만나 수직을 이룰 수 있다.
제3 층(313)의 측면(313S)은 돌출되거나 함몰된 영역없이 일 방향(DR3)으로 나란하게 정렬될 수 있다. 제3 층(313)의 측면(313S)은 제4 식각 공정(4th etching)에 따라 노출된 제1 측면(313S1)과 제1 소자 절연막(38)에 의해 둘러싸인 제2 측면(313S2)을 포함할 수 있다. 제1 측면(313S1)은 제1 소자 절연막(38)이 배치되고 난 후에 형성되므로, 제1 측면(313S1)은 제1 소자 절연막(38)에 의해 덮이지 않고 노출될 수 있다. 제2 측면(313S2)은 제2 층(312)의 측면(312S)과 실질적으로 동일한 면일 수 있다. 제2 측면(313S2)은 제1 소자 절연막(38)에 접촉하며, 제1 소자 절연막(38)에 의해 둘러싸일 수 있다.
제4 식각 공정(4th etching)에 의해 1차 절연막인 제1 소자 절연막(38)의 하면(38B)이 노출될 수 있다.
도 16은 제4 적층 구조물(3004)의 제3 층(313) 및 제1 소자 절연막(38)의 실제 이미지이다. 제3 층(313)에서, 표면 손상 영역(DR)이 제거되며, 측면(313S)과 상면(313U)이 수직하게 교차할 수 있다. 제1 소자 절연막(38)은 제3 층(313)의 측면(313S) 일부인 제1 측면(313S1)을 노출하고, 제2 측면(313S2)을 덮을 수 있다. 상기 노출된 제1 측면(313S1)의 길이(H1)는 대략 100nm 이하일 수 있다. 이는 도 3에서 제1 거리(H1)로 지칭될 수 있다.
일 실시예에 따라, 제4 식각 공정(4th etching)을 통해 제1 반도체 물질층(310)의 표면 손상 영역(DR)의 제거율을 향상시킬 수 있다. 표면 손상 영역(DR)이 잔존하는 제3 적층 구조물(3003)의 외면을 제1 소자 절연막(38)으로 보호한 뒤, 2차 습식 식각 공정인 제4 식각 공정(4th etching)을 수행함으로써, 표면 손상 영역(DR)을 제거할 수 있다. 표면 손상 영역(DR)이 제거됨에 따라 제1 반도체 물질층(310)의 하단부의 경사면(예를 들어, 312I)을 제거할 수 있다. 이에 따라, 제4 적층 구조물(4004)의 측면(예를 들어, 313S)과 상면(예를 들어, 313U)이 수직하게 교차될 수 있다. 제1 반도체 물질층(310)의 하단부의 경사면이 제거된 제4 적층 구조물(4004)을 잔여 제1 반도체층(도 20의 '314')으로부터 분리하는 경우, 발광 소자(ED)의 분리면인 제2 단부면(EF2)의 단차가 최소화될 수 있다.
한편, 제4 식각 공정(4th etching)에 따라 노출된 제1 반도체 물질층(310)(즉, 제3 층(313))의 측면을 보호하기 위해 2차 절연막인 제2 소자 절연막(39)이 더 배치될 수 있다.
도 17 내지 도 19를 참조하면, 제4 적층 구조물(3004) 상에 제2 절연 물질층(390)을 형성한다. 제2 절연 물질층(390)은 제4 적층 구조물(3004)의 외면을 둘러싸도록 형성한 뒤, 제4 적층 구조물(3004)의 상면이 노출되도록 제2 절연 물질층(390)을 부분적으로 제거하는 제5 식각 공정(5th etching)을 수행하여 제2 소자 절연막(39)을 형성할 수 있다.
제2 절연 물질층(390)은 하부 기판(1000)의 전면 상에 형성되어, 제4 적층 구조물(3004)의 상면과 측면뿐만 아니라, 제4 적층 구조물(3004) 사이의 잔여 반도체층 상에도 형성될 수 있다. 즉, 제2 절연 물질층(390)은 제3 층(313)의 상면(313U) 상에도 형성될 수 있다. 제2 절연 물질층(390)은 제3 층(313)의 제2 측면(313S2), 제2 반도체층(32), 발광층(33), 및 소자 전극층(37)의 측면을 둘러싸는 제1 소자 절연막(38)에 맞닿아 접할 수 있다. 또한, 제2 절연 물질층(390)은 제3 층(313)의 제1 측면(313S1)에 직접 배치되어 접할 수 있다.
제2 절연 물질층(390)은 제1 절연 물질층(380)과 마찬가지로, 수직으로 식각된 제4 적층 구조물(3004)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 제2 절연 물질층(390)은 원자층 증착법(Atomic layer deposition, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
제2 절연 물질층(390)을 부분적으로 제거하여 제2 소자 절연막(39)을 형성하는 제5 식각 공정(5th etching)은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 제5 식각 공정(5th etching)을 통해 제3 층(313)의 상면(313U)이 노출될 수 있다. 제3 층(313)의 제1 측면(313S1)은 제2 소자 절연막(39)에 직접 접하고, 제2 측면(313S2)은 제1 소자 절연막(38)을 사이에 두고 제2 소자 절연막(39)에 의해 둘러싸일 수 있다. 제2 소자 절연막(39)은 2차 식각 공정인 제4 식각 공정(4th etching)에 따라 노출된 제3 층(313)의 제1 측면(313S1)을 보호할 수 있다. 제2 소자 절연막(39)은 제1 소자 절연막(38)의 하면(38B)을 덮을 수 있다.
도 19는 제1 소자 절연막(38) 및 제2 소자 절연막(39)에 덮인 제4 적층 구조물(3004)의 실제 이미지이다. 제3 층(313)은 제1 소자 절연막(38) 및 제2 소자 절연막(39)에 직접 접할 수 있다. 제3 층(313)은 노출된 제1 측면(313S1)의 길이(H1)만큼 제2 소자 절연막(39)에 의해 덮일 수 있다.
마지막으로 도 20 및 도 21을 참조하면, 제1 소자 절연막(38) 및 제2 소자 절연막(39)이 형성된 제4 적층 구조물(4004)들을 잔여 제1 반도체층(314)으로부터 분리한다. 하부 기판(1000)으로부터 분리된 제4 적층 구조물(4004)은 발광 소자(ED)의 발광 소자 코어(30)를 이룰 수 있다. 상기 제4 적층 구조물(4004)의 분리 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다. 상기 분리 공정에 따라 발광 소자(ED)에 전달되는 전단 응력은 하부 기판(1000)의 연장 방향과 나란한 방향으로 진행될 수 있다.
발광 소자(ED)는 제1 소자 절연막(38) 및 제2 소자 절연막(39)을 포함함으로써, 발광 소자(ED)의 제2 단부면(EF2)이 발광 소자(ED)의 내측으로 오목하게 형성될 수 있고, 잔여 제1 반도체층(314)의 분리면이 외측으로 돌출된 돌출부(314P)를 포함할 수 있다. 잔여 제1 반도체층(314)의 돌출부(314P)는 상면(314U)으로부터 100nm 이하로 돌출될 수 있다. 절연막(38, 39)들과 접하는 제1 반도체층(31)의 가장자리부의 GaN의 점착력(adhesion)이 제1 반도체층(31)의 중심부의 GaN의 점착력보다 높으므로, 분리 과정에서 가장자리부보다 상대적으로 점착력이 낮은 중심부에서 제1 반도체층(31)이 더 쉽게 분리될 수 있다.
일 실시예에 따르면, 잔여 제1 반도체층(314)의 상면(314U)의 경사면이 제거됨으로써 발광 소자 코어(30)의 제1 반도체층(31)을 잔여 제1 반도체층(314)으로부터 분리하는 과정에서 제1 반도체층(31)의 하면의 이상 프로파일(abnormal profile) 또는 하면의 단차를 개선할 수 있다. 제1 반도체층(31)의 하면은 발광 소자(ED)의 제2 단부면(EF2)일 수 있다.
구체적으로, 1차 습식 식각 과정(제3 식각 공정(3th etching), 1차 절연막 도포 과정, 2차 습식 식각 과정(제5 식각 공정(5th etching)), 및 2차 절연막 도포 과정을 수행함으로써, 하부의 제1 반도체 물질층(310)인 잔여 제1 반도체층(314)의 상면(314U)의 경사를 제거할 수 있다. 잔여 제1 반도체층(314)의 상면(314U)의 경사면의 제거율이 향상됨으로써, 분리 공정에서 발광 소자(ED)에 전달되는 균열이 하부 기판(1000)의 연장 방향(즉, 수평 방향)과 나란하게 전달될 수 있고, 제1 반도체층(31)의 하면의 단차가 최소화되거나 200nm 이하로 감소할 수 있다.
도 21은 잔여 제1 반도체층(314)의 실제 이미지이다. 도면에서 잔여 제1 반도체층(314)의 돌출부(314P)는 상면(314U)으로부터 94nm 정도 돌출될 수 있다. 돌출부(314P)의 돌출된 길이(H2)는 도 3에서 발광 소자(ED)의 제2 단부면(EF2)의 함몰된 길이인 제2 거리(H2)와 동일할 수 있다.
도 22는 일 실시예에 따른 발광 소자와 비교예의 발광 소자의 이미지이다. 도 22(a)는 비교예에 따른 발광 소자의 이미지이고, 도 22(b)는 일 실시예에 따른 발광 소자(ED)의 이미지이다. 도 22(a)를 참조하면, 발광 소자의 분리면인 하단부는 200nm 이상의 단차을 포함하여 이상 프로파일을 가질 수 있다. 이와 달리, 도 22(b)를 참조하면, 본 실시예에 따른 발광 소자(ED)는 제2 단부면(EF2)이 200nm 이하의 낮은 단차를 가지며, 평평한 표면을 가질 수 있다.
도 23은 일 실시예에 따른 표시 장치의 평면도이다.
도 23를 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 상술한 발광 소자(ED), 구체적으로 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제4 방향(DR4), 제5 방향(DR5), 및 제6 방향(DR6)이 정의되어 있다. 제4 방향(DR4)과 제5 방향(DR5)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5)이 위치하는 평면에 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제6 방향(DR6)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제4 방향(DR4)이 제5 방향(DR5)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드(Round) 형태를 가질 수도 있다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제6 방향(DR6)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, “상부”는 제6 방향(DR6) 일측으로 표시 방향을 나타내고, “상면”은 제6 방향(DR6) 일측을 향하는 표면을 나타낸다. 또한, “하부”는 제6 방향(DR6) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제6 방향(DR6) 타측을 향하는 표면을 지칭한다.
한편, 본 명세서에서 제4 방향(DR4)은 발광 소자(ED)의 길이 방향(또는 연장 방향) 또는 일 방향에 대응되는 제3 방향(DR3)과 평행한 방향일 수 있다. 즉, 제3 방향(DR3)으로 연장된 발광 소자(ED)는 표시 장치(10)의 제4 방향(DR4)과 평행하게 정렬 배치될 수 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 24는 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다. 도 25는 도 24의 I-I’선을 따라 자른 일 예를 나타낸 단면도이다.
도 24는 표시 장치(10)의 일 화소(PX)에 배치된 제1 전극(210) 및 제2 전극(220), 제1 뱅크(400: 410, 420)들과 제2 뱅크(600), 복수의 발광 소자(ED)들 및 연결 전극(700: 710, 720)의 평면 배치를 도시하고 있다.
도 24을 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 평면상 발광 영역(EMA)의 상측에 배치될 수 있다. 서브 영역(SA)은 제5 방향(DR5)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다. 서브 영역(SA)은 컨택부(CT1, CT2)를 통해 전극층(200)과 연결 전극(700)이 전기적으로 연결되는 영역을 포함할 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제5 방향(DR5)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)이 포함하는 제1 전극(210) 및 제2 전극(220)이 각각 서로 분리되는 영역일 수 있다.
도 24 및 도 25을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층, 회로 소자층 상에 배치된 발광 소자층을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층은 기판(SUB) 상에 배치될 수 있다. 회로 소자층은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140), 제3 도전층(150) 및 복수의 절연층을 포함할 수 있다
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광 패턴(BML)을 포함할 수 있다. 차광 패턴(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다.
하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연층(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연층(162)은 트랜지스터의 게이트 절연층으로 기능할 수 있다. 게이트 절연층(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연층(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제6 방향(DR6)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(163)은 제1 도전층(130) 상에 배치될 수 있다. 제1 층간 절연층(163)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연층(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연층의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연층(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 드레인 전극(SD1), 트랜지스터(TR)의 소스 전극(SD2)을 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1) 및 소스 전극(SD2)은 각각 제1 층간 절연층(163) 및 게이트 절연층(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 제1 층간 절연층(163), 게이트 절연층(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 차광 패턴(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연층(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연층(164)은 트랜지스터(TR)의 드레인 전극(SD1) 및 트랜지스터(TR)의 소스 전극(SD2)을 덮도록 배치될 수 있다. 제2 층간 절연층(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연층의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연층(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 즉, 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
도전 패턴(CDP)은 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 도전 패턴(CDP)은 제2 층간 절연층(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압을 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다.
패시베이션층(165)은 제3 도전층(150) 상에 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 덮도록 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 보호하는 역할을 할 수 있다.
상술한 버퍼층(161), 게이트 절연층(162), 제1 층간 절연층(163), 제2 층간 절연층(164) 및 패시베이션층(165)은 각각 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연층(162), 제1 층간 절연층(163), 제2 층간 절연층(164) 및 패시베이션층(165)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 상술한 버퍼층(161), 게이트 절연층(162), 제1 층간 절연층(163), 제2 층간 절연층(164) 및 패시베이션층(165)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
비아층(166)은 패시베이션층(165) 상에 배치될 수 있다. 비아층(166)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(166)은 표면을 평탄화하는 기능을 수행할 수 있다. 따라서, 후술하는 발광 소자층이 배치되는 비아층(166)의 상면(또는 표면)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다.
발광 소자층은 회로 소자층 상에 배치될 수 있다. 발광 소자층은 비아층(166) 상에 배치될 수 있다. 발광 소자층은 제1 뱅크(400), 전극층(200: 210, 220), 제1 절연층(510), 제2 뱅크(600), 복수의 발광 소자(ED) 및 연결 전극(700: 710, 720)을 포함할 수 있다.
제1 뱅크(400)는 발광 영역(EMA)에서 비아층(166) 상에 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면에 직접 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면을 기준으로 적어도 일부가 상부(예컨대, 제6 방향(DR6) 일측)로 돌출된 구조를 가질 수 있다. 제1 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제1 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다.
제1 뱅크(400)는 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 보조할 수 있다.
도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 라운드(Round) 형태, 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 일 방향으로 연장된 형상을 가지며, 발광 영역(EMA)과 서브 영역(SA)을 가로지르도록 배치될 수 있다. 전극층(200)은 발광 소자(ED)를 발광시키기 위해 회로 소자층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 또한, 전극층(200)은 복수의 발광 소자(ED)의 정렬 공정에서 이용되는 전계를 생성하는 데에 활용될 수도 있다.
전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다. 발광 영역(EMA)에서 전극층(200)은 제1 뱅크(400) 상에 배치되고, 비발광 영역에서 전극층(200)은 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다.
전극층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)은 서로 이격될 수 있다.
제1 전극(210)은 평면상 각 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 평면상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제1 전극(210)은 평면상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리될 수 있다.
제2 전극(220)은 제1 전극(210)과 제4 방향(DR4)으로 이격될 수 있다. 제2 전극(220)은 평면상 각 화소(PX)의 제4 방향(DR4)의 일측(예를 들어, 우측)에 배치될 수 있다. 제2 전극(220)은 평면상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제2 전극(220)은 평면상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리될 수 있다.
구체적으로, 발광 영역(EMA)에서 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(410)로부터 외측으로 연장되어 제1 서브 뱅크(410)가 노출하는 비아층(166) 상에도 배치될 수 있다. 마찬가지로, 제2 전극(220)은 제2 서브 뱅크(420)로부터 외측으로 연장되어 제2 서브 뱅크(420)가 노출하는 비아층(166) 상에도 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 이격 영역에서 서로 이격 대향할 수 있다. 비아층(166)은 상기 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 노출될 수 있다.
제1 전극(210)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제1 전극(210)과 이격될 수 있다. 마찬가지로, 제2 전극(220)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제2 전극(220)과 이격될 수 있다. 따라서, 서브 영역(SA)의 분리부(ROP)에서 제1 전극(210)과 제2 전극(220)은 비아층(166)을 노출할 수 있다.
제1 전극(210)은 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 회로 소자층의 도전 패턴(CDP)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 도전 패턴(CDP)의 상면과 접촉할 수 있다. 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압은 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달될 수 있다.
제2 전극(220)은 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 회로 소자층의 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2)의 상면과 접촉할 수 있다. 제2 전압 라인(VL2)으로부터 인가되는 제2 전원 전압은 제2 전극(220)으로 전달될 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금을 포함할 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 전극층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200)이 형성된 비아층(166) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210)과 제2 전극(220)을 상호 절연시킬 수 있다.
제1 절연층(510)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등과 같은 무기 절연 물질 중 적어도 어느 하나를 포함할 수 있다. 무기 물질로 이루어진 제1 절연층(510)은 하부에 배치된 전극층(200)의 패턴 형상을 반영한 표면 형상을 가질 수 있다. 즉, 제1 절연층(510)은 제1 절연층(510)의 하부에 배치되는 전극층(200)의 형상에 의해 단차 구조를 가질 수 있다. 구체적으로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 상면의 일부가 함몰되는 단차 구조를 포함할 수 있다. 따라서, 제1 전극(210)의 상부 및 제2 전극(220)의 상부에 배치된 제1 절연층(510)의 상면의 높이는 제1 전극(210) 및 제2 전극(220)이 배치되지 않은 비아층(166)의 상부에 배치된 제1 절연층(510)의 상면의 높이보다 높을 수 있다. 본 명세서에서, 임의의 층의 상면의 높이는 상대적인 비교는 하부 단차 구조가 없는 평탄한 기준면(예컨대, 비아층(166)의 상면)으로부터 측정된 높이에 의해 이루어질 수 있다.
제1 절연층(510)은 서브 영역(SA)에서 제1 전극(210)의 상면의 일부를 노출하는 제1 컨택부(CT1) 및 제2 전극(220)의 상면의 일부를 노출하는 제2 컨택부(CT2)를 포함할 수 있다. 제1 전극(210)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)를 통해 후술하는 제1 연결 전극(710)과 전기적으로 연결되고, 제2 전극(220)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)를 통해 후술하는 제2 연결 전극(720)과 전기적으로 연결될 수 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면상 제4 방향(DR4) 및 제5 방향(DR5)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고 발광 영역(EMA) 내에 분사되도록 할 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 절연층(510) 상에서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다.
각 발광 소자(ED)의 길이 방향(즉, 도면에서 제4 방향(DR4))으로의 길이는 제4 방향(DR4)으로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 최단 간격보다 작을 수 있다. 또한, 각 발광 소자(ED)의 길이는 제4 방향(DR4)으로 이격된 제1 전극(210)과 제2 전극(220) 사이의 최단 간격보다 클 수 있다. 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 크게 형성되고, 제1 전극(210)과 제2 전극(220) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 작게 형성됨으로써, 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 영역에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 전극(210) 및 제2 전극(220)이 연장된 제5 방향(DR5)을 따라 서로 이격 배치되며, 실질적으로 상호 평행하게 정렬될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 양 단부를 노출하도록 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치될 수 있다.
제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(510) 상에서 제5 방향(DR5)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(520)은 발광 소자(ED)와 그 하부의 제1 절연층(510) 사이의 이격 공간을 채우도록 배치될 수도 있다.
연결 전극(700)은 제2 절연층(520) 상에 배치될 수 잇다. 발광 소자(ED)가 배치된 제1 절연층(510) 상에 배치될 수 있다. 연결 전극(700)은 서로 이격된 제1 연결 전극(710) 및 제2 연결 전극(720)을 포함할 수 있다.
제1 연결 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 연결 전극(710)은 제1 전극(210) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 연결 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다.
제1 연결 전극(710)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)에 의해 노출된 제1 전극(210)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉할 수 있다. 즉, 제1 연결 전극(710)은 제1 전극(210)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 연결 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 연결 전극(720)은 제2 전극(220) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 연결 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다.
제2 연결 전극(720)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)에 의해 노출된 제2 전극(220)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉할 수 있다. 즉, 제2 연결 전극(720)은 제2 전극(220)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 연결 전극(710)과 제2 연결 전극(720)은 발광 소자(ED) 상에서 서로 이격될 수 있다. 구체적으로, 제1 연결 전극(710) 및 제2 연결 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)은 상호 전기적으로 절연될 수 있다.
제1 연결 전극(710)과 제2 연결 전극(720)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 연결 전극(710)과 제2 연결 전극(720)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, 제1 연결 전극(710)과 제2 연결 전극(720)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 연결 전극(710)과 제2 연결 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출된 광은 제1 연결 전극(710) 및 제2 연결 전극(720)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행할 수 있고, 제1 전극(210) 및 제2 전극(220)의 표면에서 반사될 수 있다.
제1 연결 전극(710)과 제2 연결 전극(720)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다.
제3 절연층(530)은 연결 전극(700) 상에 배치될 수 있다. 제3 절연층(530)은 하부에 배치된 발광 소자층을 커버할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED) 및 연결 전극(700)을 커버할 수 있다. 제3 절연층(530)은 제2 뱅크(600) 상에 배치되어, 제2 뱅크(600)도 커버할 수 있다.
제3 절연층(530)은 수분/산소 또는 먼저 입자와 같은 이물질로부터 하부에 배치된 발광 소자층을 보호하는 역할을 할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED) 및 연결 전극(700)을 보호하는 역할을 할 수 있다.
도 26은 도 25의 A 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 26를 참조하면, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)의 일면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면(또는 비아층(166)의 상면)과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 발광층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 양 단부를 가로지르는 단면상 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 상면과 평행한 방향으로 순차적으로 형성될 수 있다. 또한, 발광 소자(ED)를 둘러싸는 제1 소자 절연막(38)과 제2 소자 절연막(39)은 제6 방향(DR6)을 따라 배치될 수 있다. 본 명세서에서, 기판(SUB)의 상면과 평행한 방향은 제4 방향(DR4) 또는 제5 방향(DR5)을 의미하며, 도면 상 발광 소자(ED)는 제4 방향(DR4)을 따라 복수의 반도체층들이 순차 배치된다.
발광 소자(ED)는 일 단부면(도 2에서 제1 단부면(EF1))이 제1 전극(210) 상에 놓이고, 타 단부면(도 2에서 제2 단부면(EF2))이 제2 전극(220) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 일 단부면이 제2 전극(220) 상에 놓이고, 타 단부면이 제1 전극(210) 상에 놓이도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 제2 소자 절연막(39) 상에 배치되며, 표시 방향(DR6)을 향하는 발광 소자(ED)의 제2 소자 절연막(39)의 외면을 둘러쌀 수 있다.
발광 소자(ED)가 배치된 영역에서 제2 절연층(520)은 발광 소자(ED)의 외면(구체적으로, 발광 소자(ED)의 제2 소자 절연막(39))을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서 제2 절연층(520)은 발광 소자(ED)가 노출하는 제1 절연층(510) 상에 배치될 수 있다.
제1 연결 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면(예를 들어, 제1 단부면(EF1))과 접촉할 수 있다. 구체적으로, 제1 연결 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면을 감싸도록 배치될 수 있다. 제1 연결 전극(710)은 발광 소자(ED)의 외면을 둘러싸는 제2 소자 절연막(39) 및 소자 전극층(37)과 접촉할 수 있다.
제2 연결 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면(예를 들어, 제2 단부면(EF2))과 접촉할 수 있다. 구체적으로, 제2 연결 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면을 감싸도록 배치될 수 있다. 제2 연결 전극(720)은 발광 소자(ED)의 제2 소자 절연막(39) 및 제1 반도체층(31)과 접촉할 수 있다.
제1 연결 전극(710)과 제2 연결 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 연결 전극(710)과 제2 연결 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
본 실시예에서, 발광 소자(ED)를 포함한 표시 장치(10)의 발광 효율이 개선될 수 있다. 발광 소자(ED)의 제1 반도체층(31)의 하면에 단차가 존재하는 경우, 발광 소자(ED)가 어느 한 측으로 치우쳐 정렬되거나, 발광 소자(ED)와 연결 전극(710, 720)의 접촉 면적이 감소 또는 접촉 불량을 유발할 수 있다. 본 실시예에서 발광 소자(ED)의 제1 반도체층(31)의 하면의 단차가 최소화되므로, 발광 소자(ED)를 표시 장치(10)에 정렬시키는 경우, 발광 소자(ED)는 제1 전극(210)과 제2 전극(220)의 사이의 중심에 정렬되며, 연결 전극(710, 720)과의 접촉 불량이 최소화되며, 표시 장치(10)의 발광 효율이 개선될 수 있다.
도 27은 도 25의 A 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 27을 참조하면, 발광 소자(ED_1)는 발광 소자(ED_1)의 연장 방향이 기판(SUB)의 일면에 평행하도록 배치될 수 있다. 발광 소자(ED_1)에 포함된 복수의 반도체층들은 기판(SUB)의 상면(또는 비아층(166)의 상면)과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED_1)의 제1 반도체층(31), 발광층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다. 소자 절연막(36)은 상기 발광 소자 코어(30)를 둘러싸도록 배치될 수 있다.
발광 소자(ED_1)는 일 단부면(예를 들어, 제1 단부면(EF1))이 제1 전극(210) 상에 놓이고, 타 단부면(예를 들어, 제2 단부면(EF2))이 제2 전극(220) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED_1)는 일 단부가 제2 전극(220) 상에 놓이고, 타 단부가 제1 전극(210) 상에 놓이도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED_1) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED_1)의 외면을 둘러싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED_1)의 소자 절연막(36) 상에 배치되며, 표시 방향(DR6)을 향하는 발광 소자(ED_1)의 소자 절연막(36)의 외면을 둘러쌀 수 있다.
제1 연결 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED_1)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 연결 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED_1)의 일 단부면을 감싸도록 배치될 수 있다. 제1 연결 전극(710)은 발광 소자(ED_1)의 외면을 둘러싸는 소자 절연막(36) 및 소자 전극층(37)과 접촉할 수 있다.
제2 연결 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED_1)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 연결 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED_1)의 타 단부면을 감싸도록 배치될 수 있다. 제2 연결 전극(720)은 발광 소자(ED_1)의 외면을 둘러싸는 소자 절연막(36) 및 제1 반도체층(31)과 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 ED: 발광 소자
31: 제1 반도체층 32: 제2 반도체층
33: 발광층 38: 제1 소자 절연막
39: 제2 소자 절연막 36: 소자 절연막
EF1, EF2: 단부면 314: 잔여 제1 반도체층
30: 발광 소자 코어 210, 220: 전극
3001, 3002, 3003, 3004: 적층 구조물
310, 311, 312, 313: 제1 반도체 물질층

Claims (25)

  1. 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 상기 발광층 상에 배치된 제2 반도체층을 포함하는 발광 소자 코어; 및
    상기 발광 소자 코어의 측면을 둘러싸는 제1 소자 절연막을 포함하고,
    상기 제1 소자 절연막의 외측면은,
    상기 제2 반도체층을 향하는 상기 제1 반도체층의 일면의 반대면인 타면에 인접한 제1 외측면; 및
    상기 제1 외측면보다 상기 제1 반도체층의 일면에 인접한 제2 외측면을 포함하며,
    상기 제2 외측면은 상기 제1 외측면보다 상기 발광 소자 코어의 외측으로 돌출된 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 반도체층의 타면은 상기 제1 반도체층의 내측을 향해 오목한 형상을 갖는 발광 소자.
  3. 제1 항에 있어서,
    상기 제1 반도체층의 타면은 중심부와 가장자리부를 가지고, 상기 중심부는 상기 가장자리부보다 상기 발광층에 인접한 발광 소자.
  4. 제1 항에 있어서,
    상기 제1 외측면을 갖는 상기 제1 소자 절연막의 제1 직경은 상기 제2 외측면을 갖는 상기 제1 소자 절연막의 제2 직경보다 작은 발광 소자.
  5. 제1 항에 있어서,
    상기 발광 소자 코어와 상기 제1 소자 절연막 사이에 배치되며, 상기 발광 소자 코어의 측면을 둘러싸는 제2 소자 절연막을 더 포함하고,
    상기 제1 반도체층의 측면은 상기 제1 소자 절연막 및 상기 제2 소자 절연막에 모두 접하는 발광 소자.
  6. 제1 항에 있어서,
    상기 제1 외측면을 갖는 상기 제1 소자 절연막의 제1 두께는 상기 제2 외측면을 갖는 상기 제1 소자 절연막의 제2 두께와 동일한 발광 소자.
  7. 제10 항에 있어서,
    상기 제2 소자 절연막의 일면은 상기 제1 소자 절연막에 의해 덮이는 발광 소자.
  8. 제10 항에 있어서,
    상기 제1 반도체층은 상기 제1 소자 절연막에 접하는 제1 측면 및 상기 제2 소자 절연막에 접하는 제2 측면을 포함하고,
    상기 제1 측면은 상기 제2 측면보다 상기 제1 반도체층의 타면에 인접한 발광 소자.
  9. 제5 항에 있어서,
    상기 제1 반도체층의 타면을 포함하는 일 단부면을 가지고,
    상기 제1 소자 절연막은 상기 일 단부면에 포함된 제1 하면, 및 상기 제1 하면과 이격되며 상기 제1 외측면과 상기 제2 외측면을 연결하는 제2 하면을 포함하는 발광 소자.
  10. 제9 항에 있어서,
    상기 제1 소자 절연막의 제1 하면과 상기 제1 반도체층의 타면 사이의 최대 거리인 제1 거리는 상기 제1 소자 절연막의 제1 하면과 상기 제2 소자 절연막의 하면 사이의 최대 거리인 제2 거리보다 긴 발광 소자.
  11. 제9 항에 있어서,
    상기 제1 소자 절연막의 제1 하면과 상기 제1 반도체층의 타면 사이의 최대 거리인 제1 거리는 상기 제1 소자 절연막의 제1 하면과 상기 제2 소자 절연막의 하면 사이의 최대 거리인 제2 거리와 동일한 발광 소자.
  12. 제10 항 또는 제11 항에 있어서,
    상기 제1 거리 및 상기 제2 거리는 100nm 이하인 발광 소자.
  13. 제1 항에 있어서,
    상기 제1 외측면을 갖는 상기 제1 소자 절연막의 제1 두께는 상기 제2 외측면을 갖는 상기 제1 소자 절연막의 제2 두께보다 얇은 발광 소자.
  14. 제5 항에 있어서,
    상기 제1 소자 절연막의 제1 하면과 상기 제1 반도체층의 타면 사이의 최대 거리인 제1 거리는 상기 제1 소자 절연막의 제1 하면과 상기 제1 소자 절연막의 제2 하면 사이의 최대 거리인 제2 거리보다 긴 발광 소자.
  15. 제1 항에 있어서,
    상기 발광 소자 코어는 상기 제2 반도체층 상에 배치된 소자 전극층을 더 포함하고,
    상기 소자 전극층의 측면은 상기 제1 반도체층의 측면보다 외측으로 돌출된 발광 소자.
  16. 기판 상에 제1 반도체 물질층, 발광 물질층, 및 제2 반도체 물질층을 포함하는 제1 적층 구조물을 형성하는 단계;
    상기 제1 적층 구조물을 상기 기판에 수직한 방향으로 식각하여 제1 반도체층, 발광층, 및 제2 반도체층을 포함하는 제2 적층 구조물을 형성하는 단계;
    상기 제1 반도체층의 외면을 둘러싸는 제1 소자 절연막을 형성하는 단계;
    상기 제1 소자 절연막에 의해 덮이지 않는 상기 제1 반도체층의 경사면을 식각하는 제1 식각 단계;
    상기 제1 식각 단계를 통해 노출된 상기 제1 반도체층의 제1 측면 및 상기 제1 소자 절연막에 의해 둘러싸인 제2 측면 상에 제2 소자 절연막을 형성하는 단계; 및
    상기 기판으로부터 상기 제1 반도체층을 분리하는 단계를 포함하는 발광 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 반도체층의 상기 경사면을 상기 기판으로부터 120° 내지 140° 기울어진 발광 소자의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 반도체층의 상기 제1 측면 및 상기 제2 측면은 상기 기판에 수직하게 정렬되는 발광 소자의 제조 방법.
  19. 제16 항에 있어서,
    상기 제2 소자 절연막을 형성하는 단계는,
    상기 제2 소자 절연막을 상기 제2 적층 구조물 사이에 노출된 상기 제1 반도체층의 상면에 형성하는 단계; 및
    상기 제1 반도체층의 상면에 배치된 상기 제2 소자 절연막을 식각하는 단계를 포함하는 발광 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 소자 절연막을 식각하는 단계는 건식 식각 방식인 발광 소자의 제조 방법.
  21. 제16 항에 있어서,
    상기 제1 반도체층의 상기 경사면을 식각하는 단계는 습식 식각 방식인 발광 소자의 제조 방법.
  22. 제16 항에 있어서,
    상기 제1 반도체층을 분리하는 단계에서, 상기 기판 상에 잔여 제1 반도체층이 형성되는 발광 소자의 제조 방법.
  23. 제22 항에 있어서,
    상기 잔여 제1 반도체층은 상면으로부터 100nm 이하로 돌출된 돌출부를 포함하는 발광 소자의 제조 방법.
  24. 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 발광 소자를 포함하되,
    상기 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 상기 발광층 상에 배치된 제2 반도체층을 포함하는 발광 소자 코어, 및 상기 발광 소자 코어의 측면을 둘러싸는 제1 소자 절연막을 포함하고,
    상기 제1 소자 절연막는 상기 제2 반도체층을 향하는 상기 제1 반도체층의 일면의 반대면인 타면에 인접한 제1 외측면, 및 상기 제1 외측면보다 상기 제1 반도체층의 타면으로부터 멀리 떨어진 제2 외측면을 포함하며,
    상기 제2 외측면은 상기 제1 외측면보다 상기 발광 소자 코어의 외측으로 돌출된 표시 장치.
  25. 제24 항에 있어서,
    상기 발광 소자의 제1 단부와 접촉하는 제1 연결 전극; 및
    상기 발광 소자의 제2 단부와 접촉하는 제2 연결 전극을 더 포함하고,
    상기 제2 단부 및 상기 제2 연결 전극은 상기 발광 소자의 내측을 향해 오목한 표시 장치.
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