KR20220161617A - 발광 소자 및 이의 제조 방법 - Google Patents

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Abstract

발광 소자, 이의 제조 방법이 제공된다. 발광 소자의 제조 방법은 베이스 기판 상에 제1 도전형 도펀트가 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 및 상기 발광층 상에 배치되며 제2 도전형 도펀트가 도핑된 제2 반도체층을 포함하는 제1 반도체 구조물을 형성하는 단계, 상기 제1 반도체 구조물을 상기 베이스 기판의 일면과 수직한 방향으로 식각하여 상기 베이스 기판 상에서 서로 이격된 복수의 제2 반도체 구조물을 형성하는 단계, 및 상기 제2 반도체 구조물의 상기 제2 반도체층의 제2 도전형 도펀트를 활성화하여 발광 소자 코어를 형성하는 단계를 포함한다.

Description

발광 소자 및 이의 제조 방법{Light emitting element, method for fabricating the same}
본 발명은 발광 소자 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 제1 반도체층과 제2 반도체층의 페르미 레벨을 조절하여 제1 반도체층과 제2 반도체층의 표면 손상을 최소화하는 발광 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 표면 손상이 최소화되어 발광 효율이 개선된 발광 소자를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 베이스 기판 상에 제1 도전형 도펀트가 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 및 상기 발광층 상에 배치되며 제2 도전형 도펀트가 도핑된 제2 반도체층을 포함하는 제1 반도체 구조물을 형성하는 단계, 상기 제1 반도체 구조물을 상기 베이스 기판의 일면과 수직한 방향으로 식각하여 상기 베이스 기판 상에서 서로 이격된 복수의 제2 반도체 구조물을 형성하는 단계, 및 상기 제2 반도체 구조물의 상기 제2 반도체층의 제2 도전형 도펀트를 활성화하여 발광 소자 코어를 형성하는 단계를 포함한다.
상기 과제를 해결하기 위한 다른 실시예에 따른 발광 소자의 제조 방법은 베이스 기판 상에 제1 도전형 도펀트가 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 및 상기 발광층 상에 배치되며 제2 도전형 도펀트가 도핑된 제2 반도체층을 포함하는 제1 반도체 구조물을 형성하는 단계, 상기 제1 반도체 구조물의 상기 제2 반도체층의 제2 도전형 도펀트를 활성화하여 제2 반도체 구조물을 형성하는 단계, 및 상기 제2 반도체 구조물을 상기 베이스 기판의 일면과 수직한 방향으로 식각하여 상기 베이스 기판 상에서 서로 이격된 복수의 발광 소자 코어를 형성하는 단계를 포함하되, 상기 제1 반도체 구조물의 제2 반도체층에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x1019/cm3 이하의 범위를 가진다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 일 향으로 연장된 발광 소자로서, 제1 도전형을 갖는 제1 반도체층, 상기 제1 반도체층 상에 배치되며, 제2 도전형을 갖는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하되, 상기 제1 반도체층의 측면과 상기 제2 반도체층의 측면은 나란하게 정렬되고, 상기 제2 반도체층을 상기 일 방향에 수직인 단면 상 상기 제2 반도체층이 포함하는 수소의 농도는 상기 제2 반도체층의 측면으로부터 상기 제2 반도체층의 중심으로 갈수록 농도가 증가하는 농도 구배를 가진다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자의 제조 방법에 의하면, 제2 반도체 물질층에 도핑된 제2 도전형 도펀트를 활성화시키지 않고 제2 식각 공정을 수행함으로써, 제1 반도체 물질층과 제2 반도체 물질층의 페르미 레벨의 차이를 최소화할 수 있고, 동일한 식각액에 따른 식각률의 차이를 최소화할 수 있다. 이에 따라, 제1 반도체 물질층과 제2 반도체 물질층의 표면 손상 영역을 효율적으로 제거될 수 있다. 따라서, 본 실시예에 따른 제조 공정에 의해 제조되는 발광 소자의 발광 효율이 저하되는 것을 방지할 수 있다.
또한, 다른 실시예에 따른 발광 소자의 제조 방법에 의하면, 제2 반도체 물질층에 도핑되는 제2 도전형 도펀트의 도핑량을 조절하여 제1 반도체 물질층과 제2 반도체 물질층의 페르미 레벨의 차이를 최소화할 수 있고, 동일한 식각액에 따른 식각률의 차이를 최소화할 수 있다. 이에 따라, 제1 반도체 물질층과 제2 반도체 물질층의 표면 손상 영역을 효율적으로 제거될 수 있다. 따라서, 본 실시예에 따른 제조 공정에 의해 제조되는 발광 소자의 발광 효율이 저하되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 3 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정의 일 예를 일부 나타낸 공정 단계별 단면도들이다.
도 11은 페르미 레벨(Fermi level)에 따른 형성 에너지(formation energy)를 도시하는 그래프이다.
도 12 내지 도 15는 일 실시예에 따른 발광 소자의 제조 공정의 일 예를 일부 나타낸 공정 단계별 단면도들이다.
도 16은 발광 소자의 제2 반도체층의 표면 손상 영역의 면적 및 과식각에 따른 형상을 개략적으로 나타낸 개략도이다.
도 17은 도 16의 발광 소자의 제2 반도체층의 표면 손상 영역의 면적 비율에 따른 발광 소자의 효율을 나타낸 그래프이다.
도 18은 발광 소자의 제조 공정에 따라 형성된 발광 소자의 일 예를 도시하는 이미지이다.
도 19 내지 23은 일 실시예에 따른 발광 소자의 제조 공정의 다른 예를 일부 나타낸 공정 단계별 단면도들이다.
도 24는 다른 실시예에 따른 발광 소자의 단면도이다.
도 25는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 26은 일 실시예에 따른 표시 장치의 평면도이다.
도 27은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다.
도 28는 도 27의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략적인 사시도이다. 도 2는 일 실시예에 따른 발광 소자의 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)는 일 방향(X)으로 연장된 형상을 가지며, 상기 발광 소자(ED)의 연장 방향(또는 길이 방향, X)으로의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다. 이하, 발광 소자(ED)의 형상을 설명하는 도면에 있어서, 일 방향(X), 발광 소자(ED)의 연장 방향(X) 및 발광 소자(ED)의 길이 방향(X)의 용어는 상호 혼용되어 지칭될 수 있다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
발광 소자(ED)는 발광 소자 코어(30) 및 소자 절연막(38)을 포함할 수 있다.
발광 소자 코어(30)는 일 방향(X)으로 연장된 형상을 가질 수 있다. 발광 소자 코어(30)는 로드 또는 원통형 형상일 수 있다. 다만, 이에 제한되지 않고 발광 소자 코어(30)는 정육면체, 직육면체, 육각기둥 등 다각기둥의 형상을 가지거나, 일 방향(X)으로 연장되되 외면이 부분적으로 경사진 형상을 가질 수도 있다.
발광 소자 코어(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(33) 및 소자 전극층(37)을 포함할 수 있다. 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)은 발광 소자 코어(30)의 길이 방향인 일 방향(X)을 따라 순차 적층될 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형은 n형이고, 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 즉, 제1 반도체층(31)는 n형 반도체일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 발광층(33)을 사이에 두고, 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 상기 제2 도전형은 p형이고, 제2 도전형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 즉, 제2 반도체층(32)은 p형 반도체일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(33)이 포함하는 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(33)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치될 수 있다. 발광층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 예를 들어, 발광층(33)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다.
몇몇 실시예에서, 발광층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
발광층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향인 일 방향(X)으로의 양 단부면 뿐만 아니라, 발광 소자(ED)의 측면으로도 방출될 수 있다. 발광층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
소자 전극층(37)은 제2 반도체층(32) 상에 배치될 수 있다. 제2 반도체층(32)은 소자 전극층(37)과 발광층(33) 사이에 배치될 수 있다. 즉, 제1 반도체층(31), 발광층(33), 제2 반도체층(32) 및 소자 전극층(37)은 일 방향(X)을 따라 순차 적층될 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 전극이 각각 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
소자 절연막(38)은 발광 소자 코어(30)의 측면을 둘러싸도록 배치될 수 있다. 구체적으로, 소자 절연막(38)은 발광 소자 코어(30)에 포함된 복수의 반도체층 및 소자 전극층의 측면을 감싸도록 배치될 수 있다. 예를 들어, 소자 절연막(38)은 적어도 발광층(33)의 측면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향(X)으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 상기 부재들의 측면을 둘러싸도록 형성되되, 발광 소자(ED)의 길이 방향(X)의 양 단부면은 노출하도록 형성될 수 있다.
소자 절연막(38)은 제1 반도체층(31), 제2 반도체층(32) 및 발광층(33)을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질을 포함함으로써, 발광 소자(ED)에 전기 신호를 전달하는 전극과 발광층(33)이 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다.
도면에서는 소자 절연막(38)이 발광 소자(ED)의 길이 방향(X)으로 연장되어 제1 반도체층(31)으로부터 소자 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 소자 절연막(38)은 발광층(33)을 포함하여 일부의 반도체층의 측면만을 커버하거나, 소자 전극층(37)의 측면의 일부 영역은 커버하되, 소자 전극층(37)의 측면의 다른 일부 영역은 노출할 수도 있다. 도면에서는 소자 절연막(38)이 단일층으로 형성된 것을 예시하고 있으나, 이에 제한되지 않는다. 예를 들어, 소자 절연막(38)은 절연 물질을 포함하는 복수의 절연막이 적층된 구조를 가질 수도 있다.
본 실시예에 따른 발광 소자(ED)의 제1 반도체층(31)의 측면, 제2 반도체층(32)의 측면 및 발광층(33)의 측면은 나란하게 정렬될 수 있다. 구체적으로, 제1 반도체층(31)의 측면과 제2 반도체층(32)의 측면은 동일한 평면 상에 위치할 수 있다.
후술하는 바와 같이, 일 실시예에 따른 발광 소자(ED)의 제조 공정에서 제2 반도체층(32)는 제2 도전형 도펀트가 도핑된 반도체층을 발광 소자 코어(30)의 형상이 되도록 식각한 후, 제2 도전형 도펀트를 활성화시키 위한 공정을 수행하여 형성될 수 있다. 상기 제2 도전형 도펀트가 Mg를 포함하는 예시적인 실시예에서, 상기 제2 도전형 도펀트를 활성시키는 공정은 제2 반도체층(32)에 열을 가하는 어닐링 공정을 통해 제2 반도체층(32)의 Mg-H의 결합을 분해시킴으로써 수행될 수 있다. 제2 도전형 도펀트가 도핑된 반도체층을 식각한 후, 제2 도전형 도펀트를 활성화하는 공정을 수행하여 제2 반도체층(32)을 형성함에 따라 제2 반도체층(32)의 수소 함량은 특정한 분포를 가질 수 있다.
구체적으로, 제2 반도체층(32)은 수소(H) 및 제2 도전형 도펀트를 포함할 수 있다. 제2 반도체층(32)에 포함된 상기 제2 도전형 도펀트의 함량은 1.0x1019/cm3 내지 1.26x1019/cm3의 범위를 가질 수 있고, 상기 제2 반도체층(32)에 포함된 상기 수소의 함량은 1x1019/㎝3 이하의 범위를 가질 수 있다. 또한, 제2 반도체층(32)을 발광 소자(ED)의 길이 방향(X)과 수직하는 타 방향(Y)을 따라 자른 단면상 제2 반도체층(32)의 수소 함량 분포는 제2 반도체층(32)의 표면으로부터 중심으로 갈수록 증가할 수 있다. 제2 반도체층(32)이 가지는 수소 함량 및 수소 함량 분포에 대한 상세한 설명은 후술하는 발광 소자(ED)의 제조 공정을 통해 구체적으로 설명하기로 한다.
또한, 후술하는 바와 같이, 다른 몇몇 실시예에 따른 발광 소자(ED)의 제조 공정에서 제2 반도체층(32)는 제2 도전형 도펀트가 도핑된 반도체층을 활성화한 후, 발광 소자 코어(30)의 형상이 되도록 상기 반도체층을 식각하여 형성될 수 있다. 한편, 동일한 에첸트에 대하여 식각률(etching rate)이 유사하도록 제1 반도체층(31)과 제2 반도체층(32)의 페르미 레벨(Fermi level)을 조절하기 위해 제2 반도체층(32)에 도핑된 제2 도전형 도펀트의 도핑량은 상기 일 실시예에 따른 발광 소자(ED)의 제조 공정에서 도핑된 제2 도전형 도펀트의 도핑량과 상이할 수 있다. 이 경우, 발광 소자(ED)의 제2 반도체층(32)에 포함된 상기 제2 도전형 도펀트의 도핑량은 일 실시예에 따른 발광 소자(ED)의 제2 반도체층(32)에 포함된 제2 도전형 도펀프의 도핑량보다 작을 수 있다. 구체적으로, 다른 몇몇 실시예에 따른 발광 소자(ED)의 제2 반도체층(32)에 포함된 상기 제2 도전형 도펀트의 함량은 1.0x019/cm3 이하의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 발광 소자(ED)의 제조 공정에 대하여 순서대로 설명하기로 한다.
도 3 내지 도 10은 일 실시예에 따른 발광 소자의 제조 공정의 일 예를 일부 나타낸 공정 단계별 단면도들이다. 도 11은 페르미 레벨(Fermi level)에 따른 형성 에너지(formation energy)를 도시하는 그래프이다. 도 12 내지 도 15는 일 실시예에 따른 발광 소자의 제조 공정의 일 예를 일부 나타낸 공정 단계별 단면도들이다.
이하, 발광 소자(ED)의 제조 공정을 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직한 방향이고, 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치한 평면과 수직한 방향일 수 있다.
제3 방향(DR3)은 하부 기판(1000) 상에 형성되는 발광 소자(ED)의 연장 방향인 일 방향(X)과 평행한 방향일 수 있다. 발광 소자(ED)의 제조 공정을 설명하는 실시예에서 다른 별도의 언급이 없는 한, “상부”는 제3 방향(DR3) 일측으로 하부 기판(1000)의 일면(또는 상면)으로부터 발광 소자(ED)의 복수의 반도체층들이 적층되는 방향을 나타내고, “상면”은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, “하부”는 제3 방향(DR3) 타측을 나타내고, “하면”은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다.
먼저, 도 3을 참조하면, 하부 기판(1000)을 준비한다.
구체적으로, 하부 기판(1000)은 베이스 기판(1100) 및 베이스 기판(1100) 상에 배치된 버퍼 물질층(1200)을 포함할 수 있다.
베이스 기판(1100)은 사파이어 기판(AlxOy) 또는 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 베이스 기판(1100)은 GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판을 포함할 수도 있다. 예시적인 실시예에서, 베이스 기판(1100)은 사파이어 기판(AlxOy)일 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층들이 형성될 수 있다. 상기 복수의 반도체층들은 상기 베이스 기판(1100) 상에 에피택셜법에 의해 시드(Seed) 결정을 성장시켜 형성될 수 있다. 상기 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등을 이용할 수 있다.
버퍼 물질층(1200)은 베이스 기판(1100)의 일면(또는 상면) 상에 형성될 수 있다. 버퍼 물질층(1200)은 베이스 기판(1100)과 후술하는 제1 반도체 물질층(3100, 도 4 참조)의 격자 상수 차이를 줄이는 역할을 할 수 있다. 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 물질층(1200)은 후술하는 제1 반도체 물질층(3100)과 동일한 물질을 포함하되, 제1 도전형 도펀트 또는 제2 도전형 도펀트, 예컨대 n형 또는 p형으로 도핑되지 않은 물질을 포함할 수 있다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 버퍼 물질층(1200)은 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 베이스 기판(1100)의 종류에 따라 생략될 수도 있다.
이어, 도 4를 참조하면, 하부 기판(1000) 상에 복수의 반도체층을 형성한다.
구체적으로, 하부 기판(1000) 상에 제1 반도체 물질층(3100), 발광 물질층(3300) 및 제2 반도체 물질층(3200)이 순차 적층된 복수의 반도체층을 형성한다. 제1 반도체 물질층(3100)은 하부 기판(1000)의 상면 상에 전면적으로 형성되고, 발광 물질층(3300)은 제1 반도체 물질층(3100)의 상면 상에 전면적으로 형성되며, 제2 반도체 물질층(3200)은 발광 물질층(3300)의 상면 상에 전면적으로 형성될 수 있다.
제1 반도체 물질층(3100)은 상술한 발광 소자(ED)의 제1 반도체층(31)에 대응되고, 발광 물질층(3300)은 상술한 발광 소자(ED)의 발광층(33)에 대응될 수 있다. 따라서, 제1 반도체 물질층(3100)은 제1 반도체층(31)과 동일한 물질을 포함하고, 발광 물질층(3300)은 발광층(33)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 반도체 물질층(3100)은 제1 도전형 도펀트가 도핑될 수 있고, 상기 제1 도전형은 n형일 수 있다. 예시적인 실시예에서 제1 반도체 물질층(3100)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체 물질층(3200)은 제2 반도체층(32)에 대응되되, 제2 도전형 도펀트가 활성화되지 않은 상태일 수 있다. 구체적으로, 제2 반도체 물질층(3200)은 제2 도전형 도펀트가 도핑될 수 있고, 상기 제2 도전형은 p형일 수 있으며, 상기 제2 도전형 도펀트는 수소와 결합되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체 물질층(3200)은 p형 Mg로 도핑된 p-GaN이되, 제2 반도체 물질층(3200)에 도핑된 Mg는 H와 결합되어 활성화되지 않은 상태일 수 있다. 본 실시예에서, 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x019/cm3 내지 1.26x1019/cm3의 범위를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 별도의 언급이 없는 한, 제2 반도체 물질층을 설명하거나 도시함에 있어서, 제2 반도체 물질층을 음영으로 나타낸 경우 상기 제2 반도체 물질층은 제2 도전형 도펀트가 활성화된 반도체층이고, 제2 반도체 물질층을 음영으로 나타내지 않는 경우 상기 제2 반도체 물질층은 제2 도전형 도펀트가 활성화되지 않은 반도체층일 수 있다.
이어, 도 5를 참조하면, 제2 반도체 물질층(3200) 상에 전극 물질층(3700)을 형성하여 제1 반도체 구조물(3000)을 형성한다.
구체적으로, 제2 도전형 도펀트가 도핑되되 활성화되지 않은 제2 반도체 물질층(3200)의 상면 상에 전극 물질층(3700)을 형성하여 제1 반도체 구조물(3000)을 형성한다. 상기 전극 물질층(3700)은 제2 반도체 물질층(3200)의 상면 상에 전면적으로 형성될 수 있다. 전극 물질층(3700)은 상술한 상술한 발광 소자(ED)의 소자 전극층(37)에 대응될 수 있다. 따라서, 전극 물질층(3700)은 소자 전극층(37)과 동일한 물질을 포함할 수 있다.
이어, 도 6 및 도 7을 참조하면, 상기 제1 반도체 구조물(3000)을 식각하여 서로 이격된 제2 반도체 구조물(300')들을 형성한다. (제1 식각 공정, 1st etch)
구체적으로, 도 6에 도시된 바와 같이 제1 반도체 구조물(3000)을 하부 기판(1000)의 상면에 수직한 방향, 예컨대 제3 방향(DR3)으로 식각하는 제1 식각 공정(1st etch)을 수행하여 도 7에 도시된 바와 같이 서로 이격된 제2 반도체 구조물(300')들을 형성한다.
제1 반도체 구조물(3000)은 통상적이 패터닝 방법에 의해 식각될 수 있다. 예를 들어, 상기 패터닝 방법은 제1 반도체 구조물(3000)의 상부에 식각 마스크층을 형성하고, 상기 제1 반도체 구조물(3000)을 식각 마스크층을 따라 제3 방향(DR3)으로 식각하여 수행될 수 있다.
제1 반도체 구조물(3000)을 식각하는 제1 식각 공정(1st etch)은 건식 식각으로 수행될 수 있다. 상기 건식 식각으로 수행되는 제1 식각 공정(1st etch)을 통해 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)이 식각되어 도 7의 서로 이격된 복수의 제2 반도체 구조물(300')이 형성될 수 있다. 건식 식각의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 이에 제한되는 것은 아니나, 상기 건식 식각에 이용되는 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다.
제2 반도체 구조물(300')은 상부로 갈수록 그 폭이 감소하는 형상을 가질 수 있다. 예를 들어, 제2 반도체 구조물(300')은 제3 방향(DR3)으로 자르는 단면상 사다리꼴 형상을 가질 수 있다. 제2 반도체 구조물(300')은 측면이 경사진 형상을 가질 수 있다. 제2 반도체 구조물(300')이 포함하는 제1 반도체 물질층(31'), 발광 물질층(33'), 제2 반도체 물질층(320') 및 전극 물질층(37')의 각 측면은 나란하게 정렬되되 경사진 형상을 가질 수 있다. 제1 반도체 물질층(31')의 직경은 제2 반도체 물질층(320')의 직경보다 클 수 있다.
한편, 제2 반도체 구조물(300')의 제1 반도체 물질층(31'), 발광 물질층(33'), 제2 반도체 물질층(320') 및 전극 물질층(37')은 각각 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)에 대응될 수 있다. 따라서, 제2 반도체 구조물(300')의 제1 반도체 물질층(31'), 발광 물질층(33'), 제2 반도체 물질층(320') 및 전극 물질층(37')은 각각 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)과 동일한 물질을 포함할 수 있다.
도 8을 참조하면, 제2 반도체 구조물(300')은 표면 손상 영역(SDR)을 포함할 수 있다. 상기 표면 손상 영역(SDR)은 제2 반도체 구조물(300')의 표면에 위치할 수 있다. 상기 표면 손상 영역(SDR)은 제1 반도체 구조물(3000)을 식각하는 상기 제1 식각 공정(1st etch)에서 형성된 반도체 물질에 결함이 발생된 영역으로서, 상기 반도체 물질의 결함은 제2 반도체 구조물(300')의 표면에 발생할 수 있다.
표면 손상 영역(SDR)은 제1 반도체 물질층(31')의 외면에 위치하는 제1 표면 손상 영역(SDR3), 제2 반도체 물질층(320')의 외면에 위치하는 제2 표면 손상 영역(SDR1), 발광 물질층(33')의 외면에 위치하는 제3 표면 손상 영역(SDR2)을 포함할 수 있다.
이어, 도 7 및 도 9를 참조하면, 상기 제2 반도체 구조물(300')이 포함하는 복수의 반도체층의 측면이 나란하게 정렬되도록 제2 반도체 구조물(300')들을 식각하여 제3 반도체 구조물(300)들을 형성한다. (제2 식각 공정, 2nd etch)
구체적으로, 도 7에 도시된 바와 같이 제2 반도체 구조물(300')을 제3 방향(DR3)으로 식각하는 제2 식각 공정(2nd etch)을 수행하여 도 9에 도시된 바와 같이 측면이 하부 기판(1000)의 상면에 수직한 제3 반도체 구조물(300)들을 형성한다.
제2 반도체 구조물(300')을 식각하는 제2 식각 공정(2nd etch)은 습식 식각으로 수행될 수 있다. 상기 습식 식각으로 수행되는 제2 식각 공정(2nd etch)을 통해 제2 반도체 구조물(300')의 제1 반도체 물질층(31'), 발광 물질층(33'), 제2 반도체 물질층(320') 및 전극 물질층(37')의 측면의 일부가 식각되어 도 9에 도시된 바와 같이 측면이 하부 기판(1000)의 상면과 수직한 제3 반도체 구조물(300)이 형성될 수 있다. 이에 제한되는 것은 아니나, 상기 습식 식각에 이용되는 식각액(또는 식각 에천트)은 KOH 등일 수 있다.
제3 반도체 구조물(300)의 측면은 하부 기판(1000)의 상면과 수직할 수 있다. 제3 반도체 구조물(300)의 측면은 실질적으로 하부 기판(1000)과 수직함으로써, 제3 반도체 구조물(300)이 포함하는 제1 반도체 물질층(31), 발광 물질층(33), 제2 반도체 물질층(320) 및 전극 물질층(37)의 각 측면은 나란하게 정렬되며, 제3 반도체 구조물(300)의 연장 방향과 평행할 수 있다. 제3 반도체 구조물(300)의 제1 반도체 물질층(31)의 직경은 제2 반도체 물질층(320)의 직경과 실질적으로 동일할 수 있다.
한편, 제3 반도체 구조물(300)의 제1 반도체 물질층(31), 발광 물질층(33), 제2 반도체 물질층(320) 및 전극 물질층(37)은 각각 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)에 대응될 수 있다. 따라서, 제3 반도체 구조물(300)의 제1 반도체 물질층(31), 발광 물질층(33), 제2 반도체 물질층(320) 및 전극 물질층(37)은 각각 제1 반도체 구조물(3000)의 제1 반도체 물질층(3100), 발광 물질층(3300), 제2 반도체 물질층(3200) 및 전극 물질층(3700)과 동일한 물질을 포함할 수 있다.
도 10을 참조하면, 제2 식각 공정(2nd etch)을 통해 제2 반도체 구조물(300')의 표면 손상 영역(SDR)이 제거될 수 있다. 구체적으로, 제2 식각 공정(2nd etch)이 습식 식각으로 수행되는 예시적인 실시예에서, 상기 제2 식각 공정(2nd etch)에서 이용되는 식각액(또는 식각 에천트)에 의해 제2 반도체 구조물(300')의 표면 손상 영역(SDR)이 식각되어 도 10에 도시된 바와 같이 표면 손상 영역(SDR)을 포함하지 않는 제3 반도체 구조물(300)을 형성할 수 있다. 따라서, 제3 반도체 구조물(300)의 표면에는 반도체 물질의 결함이 발생한 표면 손상 영역(SDR)이 존재하지 않을 수 있다.
상기 제2 식각 공정(2nd etch)에 이용되는 식각액에 대한 제2 반도체 구조물(300')의 제1 반도체 물질층(31')의 식각률(etching rate)과 제2 반도체 구조물(300')의 제2 반도체 물질층(320')의 식각률의 차이가 큰 경우, 제1 반도체 물질층(31') 또는 제2 반도체 물질층(320') 중 하나의 표면 손상 영역(SDR3, SDR1)이 완전히 제거되지 않을 수 있다. 한편, 상기 표면 손상 영역(SDR)이 완전히 제거되지 않고 잔류하는 경우(예컨대, 반도체층의 표면이 손상된 경우), 손상이 발생한 반도체층에 의해 발광 소자(ED)의 발광 효율이 감소할 수 있다. 예를 들어, 상기 표면 손상이 제1 반도체층(31)에 잔류하는 경우 주입된 전자들이 누설되어 발광 소자(ED)의 발광 효율을 저해하는 요인이 될 수 있고, 상기 표면 손상이 제2 반도체층(32)에 잔류하는 경우 상기 표면 손상이 정공(hole)이 캡쳐링(capturing)하여 발광 소자(ED)의 발광 효율을 저해하는 요인이 될 수 있다. 따라서, 상기 제2 식각 공정에서 이용되는 식각액에 대하여 제2 식각 공정(2nd etch)의 대상이 되는 제2 반도체 구조물(300')의 제1 반도체 물질층(31')과 제2 반도체 물질층(320')의 식각률의 차이를 최소화하여, 표면 손상이 잔류하는 것을 방지할 수 있다.
제2 반도체 구조물(300')의 제1 반도체 물질층(31')이 n-GaN을 포함하고, 제2 반도체 물질층(320')이 p-GaN를 포함하는 본 실시예에서, 제2 식각 공정(2nd etch)에서 이용되는 식각액에 대한 제2 반도체 구조물(300')의 제1 반도체 물질층(31')의 식각률과 제2 반도체 구조물(300')의 제2 반도체 물질층(320')의 식각률은 Ga의 페르미 레벨(Fermi level)에 따른 형성 에너지(formation energy)에 따라 조절될 수 있다.
구체적으로, 도 11은 페르미 레벨(Fermi level)에 따른 갈륨 결원(Ga vacancy) 형성 에너지(formation energy)를 나타낸 그래프로서, x축은 페르미 레벨, y축은 갈륨 결원의 형성 에너지를 나타내고 있다. 도 11에 도시된 바와 같이, p-GaN으로부터 n-GaN으로 갈수록 페르미 레벨은 상승되고, 상기 페르미 레벨이 증가됨에 따라 형성 에너지는 감소함을 확인할 수 있다. 따라서, p-GaN의 페르미 레벨이 n-GaN의 페르미 레벨보다 작아 p-GaN의 형성 에너지가 n-GaN의 형성 에너지보다 크므로 동일한 식각액에 대한 식각률은 n-GaN이 p-GaN 보다 클 수 있다. 따라서, 상기 p-GaN의 페르미 레벨과 n-GaN의 페르미 레벨의 차이를 최소화함으로써 동일한 식각액에 따른 식각률의 차이를 최소화할 수 있고 이에 따라 제1 반도체 물질층과 제2 반도체 물질층의 표면 손상 영역을 효율적으로 제거할 수 있다.
한편, 상기 도 11의 그래프를 참조하면, 상기 p-GaN에서 정공(Hole)의 농도가 감소할수록 페르미 레벨은 증가한다. 따라서, p-GaN의 제2 도전형 도펀트와 H 사이의 결합이 많을수록 정공(Hole)의 농도는 감소하므로 페르미 레벨은 증가하여 형성 에너지가 감소함을 확인할 수 있다. 따라서, p-GaN에 도핑된 제2 도전형 도펀트를 활성화한 p-GaN의 형성 에너지보다 활성화하기 전의 p-GaN의 형성 에너지가 더 크므로, 식각액을 이용한 식각이 어려울 수 있다. 따라서, 제2 도전형 도펀트가 활성화되지 않은 제2 반도체 물질층(320')을 제2 식각 공정(2nd etch)을 통해 식각함으로써, 제1 반도체 물질층(31')과 제2 반도체 물질층(320')의 페르미 레벨 차이를 최소화하여 상기 두 층의 식각률 차이를 최소화할 수 있다. 따라서, 제2 반도체층(32)의 표면에 결함이 잔류하는 것을 효율적으로 방지 수 있다.
이어, 도 9 및 도 12를 참조하면, 제3 반도체 구조물(300)의 제2 반도체 물질층(320)에 도핑된 제2 도전형 도펀트를 활성화시키는 공정을 수행한다. 상기 제3 반도체 구조물(300)에 포함된 제2 반도체 물질층(320)의 활성화 공정을 통해 도 12에 도시된 바와 같이 제2 도전형 도펀트가 활성화된 제2 반도체층(32)을 포함하는 발광 소자 코어(30)를 형성할 수 있다.
구체적으로, 제3 반도체 구조물(300)의 제2 반도체 물질층(320)에 도핑된 제2 도전형 도펀트를 활성화시키기 위한 공정은 소정의 온도 범위 내에서 열처리하는 어닐링 공정을 포함할 수 있다.
일 실시예에서, 상기 어닐리 공정은 450℃ 내지 750℃ 이하의 온도 범위에서 열처리가 수행될 수 있다. 상기 제2 도전형 도펀트가 Mg를 포함하는 예시적인 실시예에서, 상기 활성화 공정을 통해 가해진 열에 의해 제2 반도체 물질층(320)의 Mg-H의 결합을 분해되어 정공(hole)의 양이 증가될 수 있고, 활성화된 제2 반도체층(32)이 형성될 수 있다.
다른 몇몇 실시예에서, 상기 어닐리 공정은 170℃ 내지 550℃ 이하의 온도 범위에서 열처리가 수행될 수 있으며, 바람직하게 170℃ 내지 175℃ 이하의 온도에서 열처리가 수행될 수 있으며, 상기 제2 도전형 도펀트가 Mg를 포함하는 예시적인 실시예에서, 상술한 바와 같이 상기 활성화 공정을 통해 가해진 열에 의해 제2 반도체 물질층(320)의 Mg-H의 결합을 분해되어 정공(hole)의 양이 증가될 수 있고, 활성화된 제2 반도체층(32)이 형성될 수 있다. 이 경우, 활성화 공정 전 제2 반도체 물질층(320)이 선식각되어, 제2 도전형 도펀트를 활성화하는 활성화 공정에서 제2 반도체 물질층(320)의 노출 표면적이 증가되어 비교적 낮은 온도에서도 어닐링 공정을 수행하여 제2 도전형 도펀트를 활성화시킬 수 있다. 이에 따라, 제3 반도체 구조물(300)의 전극 물질층(37)이 상기 어닐링 공정에서 가해지는 열에 의해 변형되는 것을 최소화될 수 있다. 따라서, 도 12의 발광 소자 코어(30)의 소자 전극층(37)의 접촉 저항이 감소될 수 있다.
한편, 상술한 바와 같이, 본 활성화 공정을 수행하기 전 제2 반도체 물질층(320)이 선식각되어, 제2 도전형 도펀트를 활성화하는 활성화 공정에서 제2 반도체 물질층(320)의 노출 표면적이 증가될 수 있다. 상기 제2 반도체 물질층(320)의 노출 표면적 증가에 의해 활성화 공정에서 제2 반도체 물질층(320)의 Mg-H의 결합은 용이하게 분해될 수 있다. 따라서, 제2 반도체 물질층(320)을 선식각하는 경우, 제2 반도체 물질층을 선식각하지 않고 활성화 공정을 수행하는 경우보다 Mg-H의 결합이 용이하게 분해되어 제2 반도체 물질층 내의 수소 함량이 상대적으로 감소할 수 있다. 따라서, 본 실시예에 따른 발광 소자 코어(30)의 제2 반도체층(32) 내의 수소의 함량은 1x1019/㎝3 이하의 범위를 가질 수 있다.
상기 활성화 공정을 통해 제3 반도체 구조물(300)의 제2 반도체 물질층(320)의 표면으로부터 중심으로 순차적으로 Mg-H의 결합이 분해될 수 있다. 따라서, 본 활성화 공정을 수행하기 전 제2 반도체 물질층(320)이 선식각되어 서로 이격된 제3 반도체 구조물(300)들을 활성화함으로써, 제3 반도체 구조물(300) 각각의 제2 반도체 물질층(320)의 표면으로부터 중심으로 상기 Mg-H의 결합이 분해될 수 있다. 따라서, 제3 반도체 구조물(300)의 제2 반도체 물질층(320)을 활성화시킨 발광 소자 코어(30)의 제2 반도체층(32)은 표면으로부터 중심으로 갈수록 수소 함량이 증가하는 수소 함량 분포를 가질 수 있다. 즉, 복수의 발광 소자 코어(30) 각각은 제2 반도체층(32)의 표면으로부터 중심으로 갈수록 수소 함량이 증가하는 수소 함량 분포를 가질 수 있다.
이어, 도 13을 참조하면, 복수의 발광 소자 코어(30) 상에 절연 물질층(3800)을 형성한다.
구체적으로, 복수의 발광 소자 코어(30)의 외면에 절연 물질층(3800)을 형성한다. 절연 물질층(3800)은 하부 기판(1000)의 전면 상에 형성되어, 발광 소자 코어(30)의 외면뿐만 아니라, 상기 발광 소자 코어(30)에 의해 노출되는 버퍼 물질층(1200) 상면에도 형성될 수 있다. 상기 발광 소자 코어(30)의 외면은 발광 소자 코어(30)의 측면 및 상면을 포함할 수 있다. 절연 물질층(3800)은 발광 소자(ED)의 소자 절연막(38)에 대응되며, 상기 소자 절연막(38)이 포함하는 물질과 동일한 물질을 포함할 수 있다.
절연 물질층(3800)은 발광 소자 코어(30)의 외면에 절연 물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 예를 들어, 절연 물질층(3800)은 원자층 증착법(Atomic layer depsotion, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
이어, 도 14를 참조하면, 절연 물질층(3800)을 부분적으로 제거하여 발광 소자 코어(30)의 측면을 둘러싸는 소자 절연막(38)을 형성한다. 상기 소자 절연막(38)을 형성하는 공정은 발광 소자 코어(30)의 일 단부면, 예를 들어 소자 전극층(37)의 상면이 노출되도록 절연 물질층(3800)을 부분적으로 제거하는 식각 공정을 포함할 수 있다. 절연 물질층(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정을 통해 수행될 수 있다.
이어, 도 15를 참조하면, 복수의 발광 소자(ED)를 하부 기판(1000)에서 분리한다. 구체적으로, 복수의 발광 소자(ED)를 하부 기판(1000)으로부터 분리하는 공정은 특별히 제한되지 않는다. 예를 들어, 상기 복수의 발광 소자(ED)의 분리 공정은 물리적 분리 방법, 또는 화학적 분리 방법 등으로 수행될 수 있다.
본 실시예에 따른 발광 소자(ED)의 제조 공정은 제2 반도체층에 도핑된 제2 도전형 도펀트를 활성화하기 전에 제2 식각 공정을 수행함으로써, 제1 반도체 물질층과 제2 반도체 물질층의 페르미 레벨의 차이를 최소화함으로써 동일한 식각액에 따른 식각률의 차이를 최소화할 수 있다. 이에 따라, 제1 반도체 물질층과 제2 반도체 물질층의 표면 손상 영역을 효율적으로 제거될 수 있다. 따라서, 본 실시예에 따른 제조 공정에 의해 제조되는 발광 소자(ED)의 발광 효율이 저하되는 것을 방지할 수 있다.
도 16은 발광 소자의 제2 반도체층의 표면 손상 영역의 면적 및 과식각에 따른 형상을 개략적으로 나타낸 개략도이다. 도 17은 도 16의 발광 소자의 과식각에 따른 발광 소자의 효율을 나타낸 그래프이다.
도 16을 참조하면, 도 16에는 제1 기준선(L1) 및 제2 기준선(L2)이 도시되어 있다. 제1 기준선(L1)은 발광 소자(ED)의 제1 반도체층(31), 제2 반도체층(32) 및 발광층(33)의 표면 손상 영역(SDR3, SDR1, SDR2)의 내측 기준선을 의미하고, 제2 기준선(L2)은 #1의 발광 소자(ED)의 제2 반도체층(32)의 측면을 발광 소자(ED)의 연장 방향으로 연장된 기준선을 의미할 수 있다.
도 16의 #1에 도시된 발광 소자(ED), #2에 도시된 발광 소자(ED), #3에 도시된 발광 소자(ED)는 제1 반도체층(31)의 표면 손상 영역(SDR3)의 폭은 서로 동일하되, 제2 반도체층(32)의 표면 손상 영역(SDR1)은 #1에 도시된 발광 소자(ED)의 표면 손상 영역(SDR1)이 #2 및 #3에 각각 도시된 발광 소자(ED)의 표면 손상 영역(SDR1)의 폭보다 크고, #2에 도시된 발광 소자(ED)의 표면 손상 영역(SDR1)이 #3에 도시된 발광 소자(ED)의 표면 손상 영역(SDR1)의 폭보다 클 수 있다. 즉, #1로부터 #3으로 갈수록 발광 소자(ED)의 표면 손상 영역(SDR)의 면적이 작아지고 #1로부터 #3으로 갈수록 제2 반도체층(32)이 과식각된 것일 수 있다.
도 17을 참조하면, 도 17은 발광 소자의 과식각에 따른 발광 소자의 효율을 나타낸 그래프이다. 상술한 바와 같이 도 16의 #1로부터 #3으로 갈수록 발광 소자(ED)의 제2 반도체층(32)이 과식각됨에 따라, 도 17의 그래프에서 #3의 그래프가 #2의 그래프 및 #3의 그래프보다 위에 있음을 확인할 수 있다. 즉, 발광 소자(ED)의 제2 반도체층(32)이 과식각됨에 따라, 발광 소자(ED)의 효율은 증가함을 확인할 수 있다.
도 18은 발광 소자의 제조 공정에 따라 형성된 발광 소자의 일 예를 도시하는 이미지이다.
도 18을 참조하면, (a)는 제2 식각 공정을 수행하기 전에 제2 반도체 물질층에 도핑된 제2 도전형 도펀트를 활성화한 후, 제1 및 제2 식각 공정을 수행한 발광 소자의 단면 이미지이고, (b)는 제2 반도체 물질층에 도핑된 제2 도전형 도펀트를 활성화하기 전, 제1 및 제2 식각 공정을 수행한 후 제2 도전형 도펀트를 활성화한 발광 소자의 단면 이미지일 수 있다.
도 18에 도시된 바와 같이, (a)의 발광 소자는 p-GaN의 측면이 n-GaN의 측면보다 외측으로 44nm 돌출되어 있고, (b)의 발광 소자는 p-GaN의 측면이 n-GaN의 측면보다 외측으로 24nm 돌출되어 있음을 확인할 수 있다. 즉, 제2 도전형 도펀트를 활성화하는 활성화 공정을 제1 및 제2 식각 공정 이후에 수행함으로써, p-GaN과 n-GaN의 직경의 차이가 감소될 수 있다. 이에 따라, p-GaN의 표면에 형성될 수 있는 표면 손상이 잔류하지 않고 효율적으로 제거될 수 있다.
도 19 내지 도 23은 일 실시예에 따른 발광 소자의 제조 공정의 다른 예를 일부 나타낸 공정 단계별 단면도들이다.
도 19를 참조하면, 하부 기판(1000) 상에 복수의 반도체층을 형성하고, 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트를 활성화시키는 공정을 수행한다.
구체적으로, 하부 기판(1000) 상에 제1 반도체 물질층(3100), 발광 물질층(3300) 및 제2 반도체 물질층(3200)이 순차 적층된 복수의 반도체층을 형성한다. 상술한 바와 같이 제1 반도체 물질층(3100), 발광 물질층(3300)은 각각 상술한 발광 소자(ED)의 제1 반도체층(31), 발광층(33)에 대응될 수 있다. 따라서, 제1 반도체 물질층(3100)은 제1 반도체층(31)과 동일한 물질을 포함하고, 발광 물질층(3300)은 발광층(33)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 반도체 물질층(3100)은 제1 도전형 도펀트가 도핑될 수 있고, 상기 제1 도전형은 n형일 수 있다. 예시적인 실시예에서 제1 반도체 물질층(3100)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체 물질층(3200)은 제2 반도체층(32)에 대응되되, 제2 도전형 도펀트가 활성화되지 않은 상태일 수 있다. 구체적으로, 제2 반도체 물질층(3200)은 제2 도전형 도펀트가 도핑될 수 있고, 상기 제2 도전형은 p형일 수 있으며, 상기 제2 도전형 도펀트는 수소와 결합되어 있을 수 있다.
예시적인 실시예에서, 제2 반도체 물질층(3200)은 p형 Mg로 도핑된 p-GaN이되, 제2 반도체 물질층(3200)에 도핑된 Mg는 H와 결합되어 활성화되지 않은 상태일 수 있다. 앞서 상술한 일 실시예에 따른 발광 소자(ED)의 제조 공정과 상이하게 본 실시예에서, 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x019/cm3 이하의 범위를 가질 수 있으나, 이에 제한되지 않는다.
이어, 도 19 및 도 20을 참조하면 상기 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트를 활성화시키는 공정을 수행한다.
구체적으로, 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트를 활성화시키기 위한 공정은 소정의 온도 범위 내에서 열처리하는 어닐링 공정을 포함할 수 있다. 본 실시예에서, 어닐리 공정은 450℃ 내지 750℃ 이하의 온도 범위에서 열처리가 수행될 수 있다. 상기 활성화 공정을 통해 도 19의 제2 반도체 물질층(3200)이 활성화되어 도 20에 도시된 바와 같이 활성화된 제2 반도체 물질층(3200_1)이 형성될 수 있다.
한편, 본 실시예에서는 복수의 반도체층 및 전극 물질층이 적층된 반도체 구조물을 식각하기 전에 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트를 활성화시킬 수 있다. 다만, 상술한 바와 같이 제1 반도체 물질층과 제2 반도체 물질층의 페르미 레벨의 차이를 최소화하기 위해 제2 반도체 물질층(3200)에 도핑되는 제2 도전형 도펀트의 도핑량은 앞서 상술한 발광 소자(ED)의 제조 공정의 일 예보다 상대적으로 작을 수 잇다. 구체적으로, 제2 반도체 물질층(3200)에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x019/cm3 이하의 범위를 가짐으로써 제2 반도체 물질층이 포함하는 정공(Hole)의 농도는 감소할 수 있고, 이 경우 제2 반도체 물질층의 페르미 레벨은 증가할 수 있다. (도 11의 그래프 참조)
이어, 도 20을 참조하면, 활성화된 제2 반도체 물질층(3200_1) 상에 전극 물질층(3700)을 형성하여 제1 반도체 구조물(3000_1)을 형성한다.
구체적으로, 제2 도전형 도펀트가 도핑되며, 활성화된 제2 반도체 물질층(3200_1)의 상면 상에 전극 물질층(3700)을 형성하여 제1 반도체 구조물(3000_1)을 형성한다. 상기 전극 물질층(3700)은 제2 반도체 물질층(3200_1)의 상면 상에 전면적으로 형성될 수 있다. 상술한 바와 같이, 전극 물질층(3700)은 상술한 상술한 발광 소자(ED)의 소자 전극층(37)에 대응될 수 있고, 소자 전극층(37)과 동일한 물질을 포함할 수 있다.
이어, 도 21 및 도 22를 참조하면, 제1 반도체 구조물(3000_1)을 식각하여 서로 이격된 복수의 제2 반도체 구조물(300'_1)을 형성한다. (제1 식각 공정, 1st etch)
구체적으로, 도 21에 도시된 바와 같이 제1 반도체 구조물(3000_1)을 하부 기판(1000)의 상면에 수직한 방향, 예컨대 제3 방향(DR3)으로 식각하는 제1 식각 공정(1st etch)을 수행하여 도 22에 도시된 바와 같이 서로 이격된 제2 반도체 구조물(300'_1)들을 형성한다. 제1 반도체 구조물(3000)을 식각하는 제1 식각 공정(1st etch)은 건식 식각으로 수행될 수 있다.
상기 제1 반도체 구조물(3000_1)의 제2 반도체 물질층(3200_1)과 제2 반도체 구조물(300'_1)의 제2 반도체 물질층(320_1')은 제2 도전형 도펀트가 활성화된 p-GaN일 수 있다. 제2 반도체 구조물(300'_1)은 도 7을 참조하여 상술한 제2 반도체 구조물(300')과 형상은 실질적으로 동일하되, 제2 반도체 물질층(320_1')이 활성화된 점에서 차이가 있을 수 있다.
이어, 도 22 및 도 23을 참조하면, 상기 제2 반도체 구조물(300'_1)이 포함하는 복수의 반도체층의 측면이 나란하게 정렬되도록 제2 반도체 구조물(300'_1)을 식각하여 복수의 발광 소자 코어(30)를 형성한다. (제2 식각 공정, 2nd etch)
구체적으로, 도 22에 도시된 바와 같이 제2 반도체 구조물(300'_1)을 제3 방향(DR3)으로 식각하는 제2 식각 공정(2nd etch)을 수행하여 도 23에 도시된 바와 같이 측면이 하부 기판(1000)의 상면에 수직한 발광 소자 코어(30)들을 형성한다. 제2 반도체 구조물(300')을 식각하는 제2 식각 공정(2nd etch)은 습식 식각으로 수행될 수 있다.
한편, 본 실시예에서, 제2 반도체 구조물(300'_1)의 제2 반도체 물질층(320_1')에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x019/cm3 이하의 범위를 가짐으로써 제2 반도체 물질층(320_1')과 제1 반도체 물질층(31')의 페르미 레벨 차이는 최소화될 수 있다. 따라서, 제2 식각 공정(2nd etch)에서 이용되는 식각액에 대한 제2 반도체 물질층(320_1')과 제1 반도체 물질층(31')의 식각률의 차이가 최소화되어 제1 식각 공정(1st etch)에 의해 상기 제2 반도체 구조물(300'_1)의 표면에 발생된 표면 손상은 상기 식각액에 의해 제거될 수 있다. 따라서, 제2 반도체 물질층에 도핑되는 제2 도전형 도펀트의 도핑량을 조절하여 제1 반도체 물질층과 제2 반도체 물질층의 페르미 레벨의 차이를 최소화함으로써, 동일한 식각액에 따른 식각률의 차이를 최소화할 수 있다. 이에 따라, 제1 반도체 물질층과 제2 반도체 물질층의 표면 손상 영역을 효율적으로 제거될 수 있다. 따라서, 본 실시예에 따른 제조 공정에 의해 제조되는 발광 소자(ED)의 발광 효율이 저하되는 것을 방지할 수 있다.
이어, 도 12 내지 도 14를 참조하면, 상기 발광 소자 코어(30) 상에 절연 물질층(3800)을 적층하고, 상기 절연 물질층(3800)의 일부를 제거하여 복수의 발광 소자(ED)를 형성한다.
도 24는 다른 실시예에 따른 발광 소자의 단면도이다.
도 24를 참조하면, 본 실시예에 따른 발광 소자(ED_1)는 제2 반도체층(32_1)의 단면 구조가 사다리꼴 형상인 점이 도 2의 발광 소자(ED)와 차이점이다.
구체적으로, 본 실시예에 따른 발광 소자(ED_1)의 발광 소자 코어(30_1)는 제1 반도체층(31), 제2 반도체층(32_1), 발광층(33) 및 소자 전극층(37)을 포함할 수 있다. 본 실시예에서, 상기 제2 반도체층(32_1)의 측면은 제1 반도체층(31)의 측면보다 소정의 간격(d)만큼 외측으로 돌출될 수 있다. 즉, 제2 반도체층(32_1)의 직경은 제1 반도체층(31)의 직경보다 클 수 있다. 상기 제2 반도체층(32_1)의 직경은 제1 반도체층(31)의 직경보다 소정의 간격의 2배(dx2)만큼 클 수 있다.
이는 발광 소자(ED_1)의 제조 공정 중 습식 식각으로 수행되는 제2 식각 공정(2nd etch)에서 동일한 식각액에 대하여 제1 반도체층(31)의 식각률과 제2 반도체층(32_1)의 식각률의 차이에 의해 형성될 수 있다. 발광 소자(ED_1)의 길이 방향(X)으로 자른 단면 상 제2 반도체층(32_1)의 측면이 이루는 각도(θ)는 20° 이하의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
도 25는 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 25를 참조하면, 본 실시예에 따른 발광 소자(ED_2)는 소자 전극층(37_2)의 측면이 제2 반도체층(32)의 측면보다 외측으로 돌출된 점이 도 2의 발광 소자(ED)와 차이점이다.
구체적으로, 본 실시예에 따른 발광 소자(ED_2)의 발광 소자 코어(30_2)는 제1 반도체층(31), 제2 반도체층(32), 발광층(33) 및 소자 전극층(37_2)을 포함할 수 있다. 본 실시예에서, 상기 소자 전극층(37_2)의 측면은 제2 반도체층(32)의 측면보다 외측으로 돌출될 수 있다. 이는 발광 소자(ED_2)의 제조 공정 중 습식 식각으로 수행되는 제2 식각 공정(2nd etch)에서 동일한 식각액에 대하여 소자 전극층(37_2)의 식각률과 제2 반도체층(32)의 식각률의 차이에 의해 형성될 수 있다.
도 26은 일 실시예에 따른 표시 장치의 평면도이다.
도 26을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 상술한 발광 소자(ED), 구체적으로 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제4 방향(DR4), 제5 방향(DR5), 및 제6 방향(DR6)이 정의되어 있다. 제4 방향(DR4)과 제5 방향(DR5)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5)이 위치하는 평면에 수직한 방향일 수 있다. 제6 방향(DR6)은 제4 방향(DR4)과 제5 방향(DR5) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제6 방향(DR6)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제4 방향(DR4)이 제5 방향(DR5)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제6 방향(DR6)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제6 방향(DR6) 일측으로 표시 방향을 나타내고, "상면"은 제6 방향(DR6) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제6 방향(DR6) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제6 방향(DR6) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제4 방향(DR4) 일측, "좌측"는 제4 방향(DR4) 타측, "상측"은 제5 방향(DR5) 일측, "하측"은 제5 방향(DR5) 타측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 27은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 평면 배치도이다. 도 28은 도 27의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 27을 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 평면상 발광 영역(EMA)의 상측에 배치될 수 있다. 서브 영역(SA)은 제5 방향(DR5)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다. 서브 영역(SA)은 컨택부(CT1, CT2)를 통해 전극층(200)과 접촉 전극(700)이 전기적으로 연결되는 영역을 포함할 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제5 방향(DR5)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 전극층(200)이 포함하는 제1 전극(210) 및 제2 전극(220)이 각각 서로 분리되는 영역일 수 있다.
도 27 및 도 28을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층, 회로 소자층 상에 배치된 발광 소자층을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층은 기판(SUB) 상에 배치될 수 있다. 회로 소자층은 하부 금속층(110), 반도체층(120), 제1 도전층(130), 제2 도전층(140), 제3 도전층(150) 및 복수의 절연막을 포함할 수 있다
하부 금속층(110)은 기판(SUB) 상에 배치된다. 하부 금속층(110)은 차광 패턴(BML)을 포함할 수 있다. 차광 패턴(BML)은 하부에서 적어도 트랜지스터(TR)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다.
하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 트랜지스터(TR)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TR)의 액티브층(ACT)은 상술한 바와 같이 하부 금속층(110)의 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터(TR)의 액티브층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 트랜지스터의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(130)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제6 방향(DR6)으로 중첩하도록 배치될 수 있다.
제1 층간 절연막(163)은 제1 도전층(130) 상에 배치될 수 있다. 제1 층간 절연막(163)은 게이트 전극(GE)을 덮도록 배치될 수 있다. 제1 층간 절연막(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 트랜지스터(TR)의 드레인 전극(SD1), 트랜지스터(TR)의 소스 전극(SD2)을 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1) 및 소스 전극(SD2)은 각각 제1 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 제1 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 다른 컨택홀을 통해 하부 금속층(110)의 차광 패턴(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연막(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연막(164)은 트랜지스터(TR)의 드레인 전극(SD1) 및 트랜지스터(TR)의 소스 전극(SD2)을 덮도록 배치될 수 있다. 제2 층간 절연막(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연막(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)은 트랜지스터(TR)의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 즉, 제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
도전 패턴(CDP)은 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 도전 패턴(CDP)은 제2 층간 절연막(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 트랜지스터(TR)는 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압을 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다.
패시베이션층(165)은 제3 도전층(150) 상에 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 덮도록 배치될 수 있다. 패시베이션층(165)은 제3 도전층(150)을 보호하는 역할을 할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 각각 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163), 제2 층간 절연막(164) 및 패시베이션층(165)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
비아층(166)은 패시베이션층(165) 상에 배치될 수 있다. 비아층(166)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(166)은 표면 평탄화하는 기능을 수행할 수 있다. 따라서, 후술하는 발광 소자층이 배치되는 비아층(166)의 상면(또는 표면)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다.
발광 소자층은 회로 소자층 상에 배치될 수 있다. 발광 소자층은 비아층(166) 상에 배치될 수 있다. 발광 소자층은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 제2 뱅크(600), 복수의 발광 소자(ED) 및 접촉 전극(700)을 포함할 수 있다.
제1 뱅크(400)는 발광 영역(EMA)에서 비아층(166) 상에 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면에 직접 배치될 수 있다. 제1 뱅크(400)는 비아층(166)의 일면을 기준으로 적어도 일부가 상부(예컨대, 제6 방향(DR6) 일측)로 돌출된 구조를 가질 수 있다. 제1 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다. 제1 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다.
제1 뱅크(400)는 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할을 보조할 수 있다.
도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 일 방향으로 연장된 형상을 가지며, 발광 영역(EMA)과 서브 영역(SA)을 가로지르도록 배치될 수 있다. 전극층(200)은 발광 소자(ED)를 발광시키기 위해 회로 소자층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 또한, 전극층(200)은 복수의 발광 소자(ED)의 정렬 공정에서 이용되는 전계를 생성하는 데에 활용될 수도 있다.
전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다. 발광 영역(EMA)에서 전극층(200)은 제1 뱅크(400) 상에 배치되고, 비발광 영역에서 전극층(200)은 제1 뱅크(400)가 노출하는 비아층(166) 상에 배치될 수 있다.
전극층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)은 서로 이격될 수 있다.
제1 전극(210)은 평면상 각 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 평면상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제1 전극(210)은 평면상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리될 수 있다.
제2 전극(220)은 제1 전극(210)과 제4 방향(DR4)으로 이격될 수 있다. 제2 전극(220)은 평면상 각 화소(PX)의 우측에 배치될 수 있다. 제2 전극(220)은 평면상 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치될 수 있다. 제2 전극(220)은 평면상 제5 방향(DR5)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제5 방향(DR5)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리될 수 있다.
구체적으로, 발광 영역(EMA)에서 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(410)로부터 외측으로 연장되어 제1 서브 뱅크(410)가 노출하는 비아층(166) 상에도 배치될 수 있다. 마찬가지로, 제2 전극(220)은 제2 서브 뱅크(420)로부터 외측으로 연장되어 제2 서브 뱅크(420)가 노출하는 비아층(166) 상에도 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 이격 영역에서 서로 이격 대향할 수 있다. 비아층(166)은 상기 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 노출될 수 있다.
제1 전극(210)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제1 전극(210)과 이격될 수 있다. 마찬가지로, 제2 전극(220)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 제5 방향(DR5)으로 인접한 다른 화소(PX)의 제2 전극(220)과 이격될 수 있다. 따라서, 서브 영역(SA)의 분리부(ROP)에서 제1 전극(210)과 제2 전극(220)은 비아층(166)을 노출할 수 있다.
제1 전극(210)은 비아층(166) 및 패시베이션층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 회로 소자층의 도전 패턴(CDP)과 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 도전 패턴(CDP)의 상면과 접촉할 수 있다. 제1 전압 라인(VL1)으로부터 인가되는 제1 전원 전압은 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달될 수 있다.
제2 전극(220)은 비아층(166) 및 패시베이션층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 회로 소자층의 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 구체적으로, 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2)의 상면과 접촉할 수 있다. 제2 전압 라인(VL2)으로부터 인가되는 제2 전원 전압은 제2 전극(220)으로 전달될 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금을 포함할 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 각 화소(PX)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 전극층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200)이 형성된 비아층(166) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210)과 제2 전극(220)을 상호 절연시킬 수 있다.
제1 절연층(510)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등과 같은 무기 절연 물질 중 적어도 어느 하나를 포함할 수 있다. 무기 물질로 이루어진 제1 절연층(510)은 하부에 배치된 전극층(200)의 패턴 형상을 반영한 표면 형상을 가질 수 있다. 즉, 제1 절연층(510)은 제1 절연층(510)의 하부에 배치되는 전극층(200)의 형상에 의해 단차 구조를 가질 수 있다. 구체적으로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 이격 대향하는 영역에서 상면의 일부가 함몰되는 단차 구조를 포함할 수 있다. 따라서, 제1 전극(210)의 상부 및 제2 전극(220)의 상부에 배치된 제1 절연층(510)의 상면의 높이는 제1 전극(210) 및 제2 전극(220)이 배치되지 않은 비아층(166)의 상부에 배치된 제1 절연층(510)의 상면의 높이보다 높을 수 있다. 본 명세서에서, 임의의 층의 상면의 높이는 상대적인 비교는 하부 단차 구조가 없는 평탄한 기준면(예컨대, 비아층(166)의 상면)으로부터 측정된 높이에 의해 이루어질 수 있다.
제1 절연층(510)은 서브 영역(SA)에서 제1 전극(210)의 상면의 일부를 노출하는 제1 컨택부(CT1) 및 제2 전극(220)의 상면의 일부를 노출하는 제2 컨택부(CT2)를 포함할 수 있다. 제1 전극(210)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)를 통해 후술하는 제1 접촉 전극(710)과 전기적으로 연결되고, 제2 전극(220)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)를 통해 후술하는 제2 접촉 전극(720)과 전기적으로 연결될 수 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면상 제4 방향(DR4) 및 제5 방향(DR5)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고 발광 영역(EMA) 내에 분사되도록 할 수 있다.
복수의 발광 소자(ED)는 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)는 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 절연층(510) 상에서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있으며, 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다.
각 발광 소자(ED)의 길이(즉, 도면에서 발광 소자(ED)의 제4 방향(DR4)으로의 길이)는 제4 방향(DR4)으로 이격된 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 최단 간격보다 작을 수 있다. 또한, 각 발광 소자(ED)의 길이는 제4 방향(DR4)으로 이격된 제1 전극(210)과 제2 전극(220) 사이의 최단 간격보다 클 수 있다. 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 크게 형성되고, 제1 전극(210)과 제2 전극(220) 사이의 제4 방향(DR4)으로의 간격이 각 발광 소자(ED)의 길이보다 작게 형성됨으로써, 복수의 발광 소자(ED)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이의 영역에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 전극(210) 및 제2 전극(220)이 연장된 제5 방향(DR5)을 따라 서로 이격 배치되며, 실질적으로 상호 평행하게 정렬될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 양 단부를 노출하도록 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치될 수 있다.
제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(510) 상에서 제5 방향(DR5)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(520)은 발광 소자(ED)와 그 하부의 제1 절연층(510) 사이의 이격 공간을 채우도록 배치될 수도 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 잇다. 발광 소자(ED)가 배치된 제1 절연층(510) 상에 배치될 수 있다. 접촉 전극(700)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다.
제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 컨택부(CT1)에 의해 노출된 제1 전극(210)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉할 수 있다. 즉, 제1 접촉 전극(710)은 제1 전극(210)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 상에서 제5 방향(DR5)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다.
제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제2 컨택부(CT2)에 의해 노출된 제2 전극(220)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉할 수 있다. 즉, 제2 접촉 전극(720)은 제2 전극(220)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 발광 소자(ED) 상에서 서로 이격될 수 있다. 구체적으로, 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 상호 전기적으로 절연될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 투명한 전도성 물질을 포함할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)이 각각 투명한 전도성 물질을 포함함으로써, 발광 소자(ED)에서 방출된 광은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행할 수 있고, 제1 전극(210) 및 제2 전극(220)의 표면에서 반사될 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 공정을 통해 동시에 형성될 수 있다.
제3 절연층(530)은 접촉 전극(700) 상에 배치될 수 있다. 제3 절연층(530)은 하부에 배치된 발광 소자층을 커버할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED) 및 접촉 전극(700)을 커버할 수 있다. 제3 절연층(530)은 제2 뱅크(600) 상에 배치되어, 제2 뱅크(600)도 커버할 수 있다.
제3 절연층(530)은 수분/산소 또는 먼저 입자와 같은 이물질로부터 하부에 배치된 발광 소자층을 보호하는 역할을 할 수 있다. 제3 절연층(530)은 제1 뱅크(400), 전극층(200), 제1 절연층(510), 복수의 발광 소자(ED) 및 접촉 전극(700)을 보호하는 역할을 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ED: 발광 소자
30: 발광 소자 코어
31: 제1 반도체층ㄹ
32: 제2 반도체층
33: 발광층
37: 소자 전극층
38: 소자 절연막
3100: 제1 반도체 물지층
3200: 제2 반도체 물질층

Claims (20)

  1. 베이스 기판 상에 제1 도전형 도펀트가 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 및 상기 발광층 상에 배치되며 제2 도전형 도펀트가 도핑된 제2 반도체층을 포함하는 제1 반도체 구조물을 형성하는 단계;
    상기 제1 반도체 구조물을 상기 베이스 기판의 일면과 수직한 방향으로 식각하여 상기 베이스 기판 상에서 서로 이격된 복수의 제2 반도체 구조물을 형성하는 단계; 및
    상기 제2 반도체 구조물의 상기 제2 반도체층의 제2 도전형 도펀트를 활성화하여 발광 소자 코어를 형성하는 단계를 포함하는 발광 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 도전형 도펀트를 활성화하는 단계는 어닐링 공정을 수행하는 단계를 포함하는 발광 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 어닐링 공정은 450℃ 내지 750℃ 이하의 온도 범위에서 열처리하는 단계를 포함하는 발광 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 어닐링 공정은 170℃ 내지 550℃ 이하의 온도 범위에서 열처리하는 단계를 포함하는 발광 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 반도체 구조물은 상기 제2 반도체층 상에 배치된 소자 전극층을 더 포함하는 발광 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 발광 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 발광 소자 코어의 제2 반도체층의 수소 농도는 상기 제2 반도체층의 측면으로부터 상기 제2 반도체층의 중심으로 갈수록 농도가 증가하는 농도 구배를 가지는 발광 소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 발광 소자 코어의 제2 반도체층의 수소 농도는 1x1019/㎝3 이하인 발광 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 반도체 구조물의 제2 반도체층에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x1019/cm3 내지 1.26x1019/cm3의 범위를 가지는 발광 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 제2 반도체 구조물의 제1 반도체층의 측면과 상기 제2 반도체 구조물의 제2 반도체층의 측면은 나란하게 정렬되는
  11. 베이스 기판 상에 제1 도전형 도펀트가 도핑된 제1 반도체층, 상기 제1 반도체층 상에 배치된 발광층, 및 상기 발광층 상에 배치되며 제2 도전형 도펀트가 도핑된 제2 반도체층을 포함하는 제1 반도체 구조물을 형성하는 단계;
    상기 제1 반도체 구조물의 상기 제2 반도체층의 제2 도전형 도펀트를 활성화하여 제2 반도체 구조물을 형성하는 단계; 및
    상기 제2 반도체 구조물을 상기 베이스 기판의 일면과 수직한 방향으로 식각하여 상기 베이스 기판 상에서 서로 이격된 복수의 발광 소자 코어를 형성하는 단계를 포함하되,
    상기 제1 반도체 구조물의 제2 반도체층에 도핑된 제2 도전형 도펀트의 도핑량은 1.0x1019/cm3 이하의 범위를 가지는 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 도전형 도펀트를 활성화하는 단계는 450℃ 내지 750℃ 이하의 온도 범위에서 열처리하는 단계를 포함하는 발광 소자의 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 발광 소자의 제조 방법.
  14. 제11 항에 있어서,
    상기 발광 소자 코어의 제2 반도체층의 제2 도전형 도펀트의 함량은 1.0×1019/cm3 이하인 발광 소자의 제조 방법.
  15. 제11 항에 있어서,
    상기 발광 소자 코어의 제1 반도체층의 측면과 상기 발광 소자 코어의 제2 반도체층의 측면은 나란하게 정렬되는 발광 소자의 제조 방법.
  16. 일 방향으로 연장된 발광 소자로서,
    제1 도전형을 갖는 제1 반도체층;
    상기 제1 반도체층 상에 배치되며, 제2 도전형을 갖는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하되,
    상기 제1 반도체층의 측면과 상기 제2 반도체층의 측면은 나란하게 정렬되고,
    상기 제2 반도체층을 상기 일 방향에 수직인 단면 상 상기 제2 반도체층이 포함하는 수소의 농도는 상기 제2 반도체층의 측면으로부터 상기 제2 반도체층의 중심으로 갈수록 농도가 증가하는 농도 구배를 가지는 발광 소자.
  17. 제16 항에 있어서,
    상기 제2 반도체층의 수소 농도는 1x1019/㎝3 이하인 발광 소자.
  18. 제16 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 발광 소자.
  19. 제16 항에 있어서,
    상기 제1 반도체층은 제1 도전형 도펀트가 도핑되고, 상기 제2 반도체층은 제2 도전형 도펀트가 도핑되며, 상기 제2 반도체층에 도핑된 제2 도전형 도펀트의 함량은 1.0×1016/cm3 이하인 발광 소자.
  20. 제16 항에 있어서,
    상기 제1 반도체층의 측면에 대하여 상기 제2 반도체층의 측면이 이루는 각은 20° 이하의 범위를 갖는 발광 소자.
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