KR20230016080A - 표시 장치 - Google Patents

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KR20230016080A
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disposed
display area
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KR1020210096260A
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차나현
신동희
우민규
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 표시 영역에 배치된 제1 신호 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 버퍼층, 상기 표시 영역에서 상기 제1 절연층 상에 배치되는 반도체층, 상기 반도체층 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되는 제2 도전층으로서, 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 상기 표시 영역에서 상기 반도체층의 일 측에 중첩 배치되며 상기 버퍼층 및 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 제1 신호 라인과 연결되는 트랜지스터의 제1 전극, 및 상기 표시 영역에서 상기 반도체층의 타 측에 중첩 배치된 트랜지스터의 제2 전극을 포함하는 제2 도전층, 상기 패드 영역에서 상기 버퍼층 상에 배치되며, 패드 개구에 의해 노출되는 제1 패드, 상기 제2 도전층 및 상기 제1 패드 상에 배치된 제1 절연층, 및 상기 표시 영역에서 상기 제1 절연층 상에 배치된 발광 소자를 포함하되, 상기 제1 패드는 상기 제1 도전층 또는 상기 제2 도전층으로 형성된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서, 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 표시 패널은 발광 소자를 포함할 수 있으며, 발광 소자는 발광 다이오드(Light Emitting Diode, LED)일 수 있다. 발광 다이오드는 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 높은 배선 패드를 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 공정 효율이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 표시 영역에 배치된 제1 신호 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 버퍼층, 상기 표시 영역에서 상기 제1 절연층 상에 배치되는 반도체층, 상기 반도체층 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되는 제2 도전층으로서, 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 상기 표시 영역에서 상기 반도체층의 일 측에 중첩 배치되며 상기 버퍼층 및 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 제1 신호 라인과 연결되는 트랜지스터의 제1 전극, 및 상기 표시 영역에서 상기 반도체층의 타 측에 중첩 배치된 트랜지스터의 제2 전극을 포함하는 제2 도전층, 상기 패드 영역에서 상기 버퍼층 상에 배치되며, 패드 개구에 의해 노출되는 제1 패드, 상기 제2 도전층 및 상기 제1 패드 상에 배치된 제1 절연층, 및 상기 표시 영역에서 상기 제1 절연층 상에 배치된 발광 소자를 포함하되, 상기 제1 패드는 상기 제1 도전층 또는 상기 제2 도전층으로 형성된다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 표시 영역에 배치된 제1 신호 라인 및 상기 패드 영역에 배치된 제1 패드를 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 버퍼층, 상기 표시 영역에서 상기 제1 절연층 상에 배치되는 반도체층, 상기 반도체층 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되는 제2 도전층으로서, 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 상기 표시 영역에서 상기 반도체층의 일 측에 중첩 배치되는 트랜지스터의 제1 전극, 및 상기 표시 영역에서 상기 반도체층의 타 측에 중첩 배치되는 트랜지스터의 제2 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제1 절연층, 상기 표시 영역에서 상기 제1 절연층 상에 배치된 발광 소자, 상기 표시 영역에 배치되며, 상기 트랜지스터와 제1 전극과 상기 발광 소자의 일 단부를 전기적으로 연결하는 제1 접촉 전극, 및 상기 패드 영역에 배치되며, 상기 버퍼층 및 상기 제1 절연층을 관통하는 패드 개구를 통해 상기 제1 패드와 전기적으로 연결되는 패드 전극을 포함하되, 상기 트랜지스터의 제2 전극은 상기 버퍼층 및 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 제1 신호 라인과 전기적으로 연결된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 마스크 공정을 최소화함과 동시에 배선 패드를 구성하는 도전층이 반응성 물질과 직접 접촉하는 것이 억제되어 신뢰성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들은 나타낸 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 개략적인 평면 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 6은 일 실시예에 따른 표시 장치의 확대 단면도이다.
도 7 내지 도 19는 도 4의 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 20은 다른 실시예에 따른 표시 장치의 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 단면도이다.
도 22는 다른 실시예에 따른 표시 장치의 단면도이다.
도 23 내지 도 32는 도 22의 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 33은 다른 실시예에 따른 표시 장치의 단면도이다.
도 34는 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들은 나타낸 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 제1 전압 라인(VL1), 제2 전압 라인(VL2), 데이터 라인(DTL), 제1 스캔 라인(SL1), 제2 스캔 라인(SL2) 및 초기화 전압 라인(VIL)을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 상기 표시 장치(10)에 포함된 복수의 배선들은 후술하는 회로 소자층의 제1 도전층(110) 또는 제2 도전층(130)으로 형성될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
제1 및 제2 스캔 라인(SL1 SL2)은 각각 제1 방향(DR1)으로 연장될 수 있다. 제1 및 제2 스캔 라인(SL1 SL2)은 각각 제2 방향(DR2)으로 연장된 부분을 더 포함할 수 있다. 제1 및 제2 스캔 라인(SL1 SL2)의 제1 방향(DR1)으로 연장된 부분과 제1 및 제2 스캔 라인(SL1 SL2)의 제2 방향(DR2)으로 연장된 부분은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 상기 제2 방향(DR2)으로 연장된 제1 및 제2 스캔 라인(SL1, SL2)의 일 단부는 스캔 구동부에 연결된 스캔 패드(WPD_SC)와 연결될 수 있다. 제1 및 제2 스캔 라인(SL1, SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
복수의 데이터 라인(DTL)들은 제2 방향(DR2)으로 연장될 수 있다. 복수의 데이터 라인(DTL)들은 3개의 데이터 라인(DTL)이 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 데이터 라인(DTL)과 이격되어 배치될 수 있다. 초기화 전압 라인(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 라인(VL1)과 제2 전압 라인(VL2)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)의 제1 방향(DR1)으로 연장되는 부분과 제2 방향(DR2)으로 연장되는 부분은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 포함된 패드 영역(PDA)에 배치될 수 있다. 패드 영역(PDA)은 표시 장치(10)의 제1 장변(도 1에서 하변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있다. 다만, 패드 영역(PDA)의 위치는 이에 제한되지 않고, 다양하게 변형될 수 있다.
제1 및 제2 스캔 라인(SL1, SL2)의 배선 패드(WPD_SC, 이하, '스캔 패드'라 칭함), 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함), 초기화 전압 라인(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'라 칭함), 제1 전압 라인(VL1)의 배선 패드(WPD_VL1, 이하, '제1 전압 패드'라 칭함) 및 제2 전압 라인(VL2)의 배선 패드(WPD_VL2, 이하, '제2 전압 패드'라 칭함)는 표시 영역(DPA)의 하 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 한편, 도면에서는 복수의 배선 패드(WPD)가 배치되는 패드 영역(PDA)이 표시 영역(DPA)의 하측에 배치된 것을 예시되어 있으나, 이에 제한되지 않는다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타낸 개략적인 평면 배치도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 일 화소(PX)는 복수의 발광 소자(ED)들, 제1 층(200), 제2 층(700) 및 뱅크층(400)을 포함할 수 있다. 복수의 발광 소자(ED)들, 제1 층(200) 및 제2 층(700)은 각 화소(PX) 마다 배치될 수 있다.
표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 평면도상 발광 영역(EMA)의 제2 방향(DR2) 일측 또는 타측에 배치될 수 있다. 예를 들어, 서브 영역(SA)은 일 화소(PX) 내에서 평면도상 발광 영역(EMA)의 상측에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃한 화소(PX)들의 발광 영역(EMA) 사이에 배치될 수 있다.
서브 영역(SA)은 컨택부(CT1, CT2)를 통해 제1 층(200)의 제1 전극(210) 및 제2 전극(220)과 제2 층(700)의 제1 접촉 전극(710) 및 제2 접촉 전극(720)이 각각 전기적으로 연결되는 영역을 포함할 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 분리부(ROP)는 제2 방향(DR2)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 제1 층(200)이 서로 분리되는 영역일 수 있다.
제1 층(200)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제1 층(200)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된 복수의 전극을 포함할 수 있다. 예를 들어, 제1 층(200)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다.
제1 전극(210) 및 제2 전극(220)은 각 화소(PX)의 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되되, 제2 방향(DR2)으로 이웃하는 화소(PX)에 포함되는 제1 전극(210) 및 제2 전극(220)과 서브 영역(SA)에 위치하는 분리부(ROP)에서 서로 이격될 수 있다.
각 화소(PX)의 분리부(ROP)에서 분리된 제1 전극(210) 및 제2 전극(220)은 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정 후 형성될 수 있다. 구체적으로, 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 제2 방향(DR2)으로 연장된 정렬 라인을 이용하여 전계를 생성할 수 있고, 복수의 발광 소자(ED)는 상기 정렬 라인들 상에 생성된 전계에 의해 유전영동힘(Dielectrophoretic Force)을 받아 정렬될 수 있다. 발광 소자(ED)의 정렬 공정이 수행된 후, 복수의 정렬 라인들이 각 화소(PX)의 서브 영역(SA)에 위치하는 분리부(ROP)에서 분리되어 도 3에 도시된 바와 같이 각 화소(PX)의 분리부(ROP)에서 분리된 제1 전극(210) 및 제2 전극(220)을 형성할 수 있다.
제1 전극(210)은 제1 전극 컨택홀(CTD)을 통해 후술하는 회로 소자층과 전기적으로 연결될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CTS)을 통해 후술하는 회로 소자층과 전기적으로 연결될 수 있다.
제1 전극(210)이 제1 전극 컨택홀(CTD)을 통해 회로 소자층과 전기적으로 연결되고 제2 전극(220)이 제2 전극 컨택홀(CTS)을 통해 회로 소자층과 전기적으로 연결됨으로써, 회로 소자층으로 인가된 전기 신호는 제1 전극(210) 및 제2 전극(220)을 각각 경유하여 발광 소자(ED)의 양 단부로 전달될 수 있다.
한편, 도면에서는 제1 및 제2 전극 컨택홀(CTD, CTS)이 뱅크층(400)의 제1 뱅크(430)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 및 제2 전극 컨택홀(CTD, CTS)의 위치는 이에 제한되지 않는다.
뱅크층(400)은 서로 이격된 제1 서브 뱅크(410), 제2 서브 뱅크(420) 및 제1 뱅크(430)를 포함할 수 있다.
제1 뱅크(430)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 제1 뱅크(430)는 평면도상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 평면도상 격자형 패턴으로 배치될 수 있다.
후술하는 바와 같이 제1 뱅크(430)는 제1 및 제2 서브 뱅크(410, 420)보다 더 큰 높이를 갖도록 형성되어, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 화소(PX)로 혼합되지 않고 발광 영역(EMA) 내에 분사되도록 할 수 있다. 즉, 제1 뱅크(430)는 서브 영역(SA)과 발광 영역(EMA)을 구분하도록 서브 영역(SA) 및 발광 영역(EMA)을 둘러싸도록 배치되어, 복수의 발광 소자(ED)를 정렬하는 잉크젯 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 서브 영역(SA)에 분사되지 않고 발광 영역(EMA)으로 안정적으로 분사되도록 가이드하는 역할을 할 수 있다.
제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 제1 뱅크(430)가 구획하는 발광 영역(EMA) 내에 배치될 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 각각 제2 방향(DR2)으로 연장될 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 서브 뱅크(410)는 발광 영역(EMA)에서 제1 전극(210)과 제3 방향(DR3)으로 중첩 배치되고, 제2 서브 뱅크(420)는 발광 영역(EMA)에서 제2 전극(220)과 제3 방향(DR3)으로 중첩 배치될 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 복수의 발광 소자(ED)들은 서브 영역(SA)에는 배치되지 않을 수 있다. 상술한 바와 같이, 각 화소(PX)의 서브 영역(SA)을 구획하도록 제1 뱅크(430)를 형성함으로써 복수의 발광 소자(ED)들이 분산된 잉크가 발광 영역(EMA)에만 분사되어, 복수의 발광 소자(ED)들은 발광 영역(EMA)에는 배치되되 서브 영역(SA)에는 배치되지 않을 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에서 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에 배치될 수 있다. 복수의 발광 소자(ED)들 각각은 일 방향으로 연장된 형상을 가질 수 있으며, 각 발광 소자(ED)의 연장 방향은 제1 전극(210) 및 제2 전극(220)의 연장 방향과 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)의 연장 방향은 제1 전극(210) 및 제2 전극(220)의 연장 방향에 비스듬히 배치될 수도 있다. 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)가 서로 이격 대향하는 영역에서 양 단부 중 적어도 일 단부가 제1 전극(210) 또는 제2 전극(220) 상에 놓이도록 정렬될 수 있다.
복수의 발광 소자(ED)들은 서로 이격될 수 있다. 복수의 발광 소자(ED)들은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에서 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 복수의 발광 소자(ED)들은 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에서 하나의 열로 정렬될 수 있으며, 제2 방향(DR2)으로 인접 배치된 발광 소자(ED) 사이의 이격 거리는 랜덤할 수 있다.
제2 층(700)은 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치될 수 있다. 제2 층(700)은 복수의 접촉 전극들을 포함할 수 있다. 예를 들어, 제2 층(700)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 각각 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 접촉 전극(710)은 각 화소(PX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제1 전극(210)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 접촉 전극(710)은 발광 영역(EMA)에서 복수의 발광 소자(ED)의 일 단부와 중첩 배치될 수 있다.
제1 접촉 전극(710)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(210)과 접촉하고, 발광 영역(EMA)에서 복수의 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)이 발광 소자(ED)의 일 단부 및 제1 전극(210)과 각각 접촉함으로써, 발광 소자(ED)의 일 단부와 제1 전극(210)은 상기 제1 접촉 전극(710)을 경유하여 전기적으로 연결될 수 있다. 한편, 도면에서는 제1 접촉 전극(710)이 서브 영역(SA)에서 제1 전극(210)과 접촉하는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 접촉 전극(710)은 각 화소(PX)의 발광 영역(EMA)에서 제1 전극(210)과 접촉할 수도 있다.
제2 접촉 전극(720)은 각 화소(PX)의 발광 영역(EMA) 및 서브 영역(SA)에서 제2 전극(220)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제2 접촉 전극(720)은 발광 영역(EMA)에서 복수의 발광 소자(ED)의 타 단부와 중첩 배치될 수 있다.
제2 접촉 전극(720)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(220)과 접촉하고, 발광 영역(EMA)에서 복수의 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)이 발광 소자(ED)의 타 단부 및 제2 전극(220)과 각각 접촉함으로써, 발광 소자(ED)의 타 단부와 제2 전극(220)은 상기 제2 접촉 전극(720)을 경유하여 전기적으로 연결될 수 있다. 한편, 도면에서는 제2 접촉 전극(720)이 서브 영역(SA)에서 제2 전극(220)과 접촉하는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제2 접촉 전극(720)은 각 화소(PX)의 발광 영역(EMA)에서 제2 전극(220)과 접촉할 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 단면도이다.
도 4에서는 표시 영역(DPA)의 일부 및 비표시 영역(NDA)의 일부의 단면을 함께 도시하였다. 표시 영역(DPA)의 단면으로는 발광 영역(EMA) 및 서브 영역(SA)의 단면을 도시하였고, 비표시 영역(NDA)의 단면으로는 패드 영역(PDA)의 단면을 도시하였다.
도 4를 참조하면, 표시 장치(10)는 기판(SUB), 및 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층은 기판(SUB) 상에 배치될 수 있다. 회로 소자층은 제1 도전층(110), 버퍼층(161), 반도체층(120), 게이트 절연막(162), 제2 도전층(130), 패시베이션층(163) 및 비아층(164)을 포함할 수 있다.
제1 도전층(110)은 기판(SUB) 상에 배치된다. 제1 도전층(110)은 제1 전압 라인(VL1), 제2 전압 라인(VL2), 차광 패턴(BML) 및 제1 패드(PE1)를 포함할 수 있다. 즉, 표시 영역(DPA)에 배치되는 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 차광 패턴(BML)과 패드 영역(PDA)에 배치되는 제1 패드(PE1)는 제1 도전층(110)으로 이루어질 수 있다. 다만 이에 제한되지 않고, 그 밖에 상술한 데이터 라인(DTL), 초기화 전압 라인(VIL) 또는 제2 방향(DR2)으로 연장된 제1 및 제2 스캔 라인(SL1, SL2)도 상기 제1 도전층(110)으로 이루어질 수 있다.
제1 전압 라인(VL1)은 후술하는 트랜지스터의 드레인 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VL1)은 제1 컨택홀(CNT12)을 통해 트랜지스터의 드레인 전극(SD1)과 전기적으로 연결될 수 있다. 제1 전압 라인(VL1)에는 트랜지스터에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전압 라인(VL2)은 제1 도전 패턴(CDP1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제2 전압 라인(VL2)은 제1 컨택홀(CNT12)을 통해 제 도전 패턴(CDP1)과 전기적으로 연결될 수 있다. 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
즉, 제1 전압 라인(VL1)에는 트랜지스터에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
차광 패턴(BML)은 하부에서 적어도 트랜지스터의 반도체 패턴(ACT)의 채널 영역을 커버하도록 배치될 수 있다. 차광 패턴(BML)은 외광으로부터 트랜지스터의 반도체 패턴(ACT)을 보호하는 역할을 하는 차광층일 수 있다. 다만, 이에 제한되지 않고, 차광 패턴(BML)은 생략될 수 있다.
제1 패드(PE1)는 상술한 복수의 배선들의 배선 패드(WPD) 중 하나일 수 있다. 예를 들어, 제1 패드(PE1)는 제1 전압 패드(WPD_VL1), 제2 전압 패드 (WPD_VL2), 데이터 패드(WPD_DT) 또는 초기화 전압 패드(WPD_Vint) 중 하나일 수 있다. 예를 들어, 제1 패드(PE1)가 제1 전압 라인(VL1)의 배선 패드(WPD)인 경우, 제1 패드(PE1)는 제1 전압 라인(VL1)의 단부에 마련된 제1 전압 패드(WPD_VL1)일 수 있다. 제1 패드(PE1)는 후술하는 배선 패드(WPD)의 접촉 전극인 패드 전극(PE2)과 기판(SUB)의 두께 방향으로 중첩할 수 있다.
몇몇 실시예에서, 제1 도전층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 제1 도전층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다른 몇몇 실시예에서, 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 예시적인 실시예에서, 제1 도전층(110)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
버퍼층(161)은 제1 도전층(110) 상에 배치될 수 있다. 버퍼층(161)은 제1 도전층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 표시 영역(DPA) 및 비표시 영역(NDA)의 패드 영역(PDA)에 배치될 수 있다. 버퍼층(161)은 표시 영역(DPA)에서 게이트 절연막(162)과 함께 제1 도전층(110)의 일부를 노출하는 제1 컨택홀(CNT1)을 구성할 수 있다. 버퍼층(161)은 패드 영역(PDA)에서 후술하는 제1 절연층(510) 및 제2 절연층(520)과 함께 제1 패드(PE1)를 노출하는 패드 개구(OP_PD)를 구성할 수 있다.
버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다. 버퍼층(161)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 표시 영역(DPA)에 배치되는 트랜지스터의 반도체 패턴(ACT)을 포함할 수 있다. 트랜지스터의 반도체 패턴(ACT)은 상술한 바와 같이 차광 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 트랜지스터의 반도체 패턴(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120)이 배치된 버퍼층(161) 상에 배치될 수 있다. 게이트 절연막(162)은 후술하는 제2 도전층(130)과 동일한 패턴으로 형성될 수 있다. 게이트 절연막(162)의 측벽은 제2 도전층(130)의 측벽에 대체로 정렬될 수 있지만, 이에 제한되지 않는다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제2 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제2 도전층(130)은 표시 영역(DPA)에 배치된 트랜지스터의 게이트 전극(GE), 드레인 전극(SD1), 소스 전극(SD2), 제1 도전 패턴(CDP1)을 포함할 수 있다. 그 밖에, 상술한 제1 방향(DR1)으로 연장된 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2) 또는 제1 방향(DR1)으로 연장된 제1 전압 라인, 제2 전압 라인 등이 제2 도전층(130)으로 이루어질 수 있다.
게이트 전극(GE)은 반도체 패턴(ACT)의 채널 영역과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
드레인 전극(SD1)은 게이트 전극(GE)과 이격될 수 있다. 드레인 전극(SD1)은 게이트 절연막(162)을 관통하여 반도체 패턴(ACT)의 일 단부 영역을 노출하는 제1 컨택홀(CNT11)을 통해 반도체 패턴(ACT)의 일 단부 영역과 접촉하여 전기적으로 연결될 수 있다. 또한, 드레인 전극(SD1)은 게이트 절연막(162) 및 버퍼층(161)을 관통하여 제1 전압 라인(VL1)의 일부 영역을 노출하는 제1 컨택홀(CNT12)을 통해 제1 전압 라인(VL1)과 접촉하여 전기적으로 연결될 수 있다. 드레인 전극(SD1)을 통해 반도체 패턴(ACT)의 일 단부 영역과 제1 전압 라인(VL1)은 전기적으로 연결될 수 있다.
소스 전극(SD2)은 드레인 전극(SD1) 및 게이트 전극(GE)과 이격될 수 있다. 소스 전극(SD2)은 게이트 절연막(162)을 관통하여 반도체 패턴(ACT)의 타 단부 영역을 노출하는 제1 컨택홀(CNT11)을 통해 반도체 패턴(ACT)의 타 단부 영역과 접촉하여 전기적으로 연결될 수 있다. 한편, 도면에서는 소스 전극(SD2)이 하부에 배치된 차광 패턴(BML)과 접촉하지 않은 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 소스 전극(SD2)은 게이트 절연막(162) 및 버퍼층(161)을 관통하는 컨택홀을 통해 하부에 배치된 차광 패턴(BML)과 접촉하여 전기적으로 연결될 수도 있다.
제1 도전 패턴(CDP1)은 제2 전압 라인(VL2)과 중첩할 수 있다. 제1 도전 패턴(CDP1)은 게이트 절연막(162) 및 버퍼층(161)을 관통하여 제2 전압 라인(VL2)의 일부 영역을 노출하는 제1 컨택홀(CNT12)을 통해 제2 전압 라인(VL2)과 접촉하여 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP1)은 제1 도전층(110)으로 이루어지는 제2 전압 라인(VL2)과 후술하는 제2 전극(220)을 전기적으로 연결하는 연결 패턴일 수 있다.
후술하는 바와 같이, 버퍼층(161)과 게이트 절연막(162)을 관통하는 제1 컨택홀(CNT12)과 게이트 절연막(162)을 관통하는 제1 컨택홀(CNT11)은 하나의 마스크 공정을 통해 동시에 형성되는 컨택홀(CNT1)일 수 있다.
제2 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
패시베이션층(163)은 제2 도전층(130)이 형성된 버퍼층(161) 상에 배치될 수 있다. 패시베이션층(163)은 제2 도전층(130)을 덮어 보호하는 역할을 할 수 있다. 패시베이션층(163)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
패시베이션층(163)은 표시 영역(DPA)에 형성되되, 비표시 영역(NDA)에는 적어도 부분적으로 미형성될 수 있다. 구체적으로, 패시베이션층(163)은 표시 영역(DPA)에는 배치되되, 적어도 비표시 영역(NDA)의 패드 영역(PDA)에는 배치되지 않을 수 있다. 일 실시예에서, 패시베이션층(163)은 제1 패드(PE1) 상에는 형성되지 않아, 적어도 패드 영역(PDA)의 제1 패드(PE1)와 중첩하지 않을 수 있다. 패시베이션층(163)은 비아층(164)과 동일한 패턴으로 형성될 수 있다. 패시베이션층(163)의 측벽은 비아층(164)의 측벽에 대체로 정렬될 수 있다. 제1 및 제2 전극 컨택홀(CTD, CTS)을 구성하는 비아층(164)의 측벽과 패시베이션층(163)의 측벽은 중첩되며, 상호 정렬될 수 있다.
비아층(164)은 패시베이션층(163) 상에 배치될 수 있다. 비아층(164)은 표시 영역(DPA)에는 배치되되, 적어도 비표시 영역(NDA)의 패드 영역(PDA)에는 배치되지 않을 수 있다. 비아층(164)은 표시 영역(DPA)에서 패시베이션층(163)의 상면을 덮도록 배치될 수 있다. 일 실시예에서, 비아층(164)은 제1 패드(PE1) 상에는 형성되지 않아, 적어도 패드 영역(PDA)의 제1 패드(PE1)와 중첩하지 않을 수 있다. 상술한 바와 같이, 표시 영역(DPA)에서 비아층(164)의 패턴은 하부에 배치된 패시베이션층(163)의 패턴과 동일할 수 있다. 이는 후술하는 바와 같이, 표시 장치(10) 제조 공정 중 패턴화된 비아층(164)을 식각 마스크로 이용하여 패시베이션층(163)을 패턴화함으로써 패시베이션층(163)을 형성하기 위한 별도의 마스크가 불필요하다. 이에 따라, 표시 장치(10)를 제조하기 위한 마스크의 수가 절감되어 표시 장치(10)의 제조 공정 경제성을 확보할 수 있다.
비아층(164)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 즉, 비아층(164)은 패시베이션층(163)의 상부를 평탄화하는 역할을 할 수 있다. 비아층(164)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
발광 소자층은 비아층(164) 상에 배치될 수 있다. 발광 소자층은 도 3을 참조하여 상술한 제1 층(200), 뱅크층(400), 복수의 발광 소자(ED)들, 제2 층(700)을 포함할 수 있다. 발광 소자층은 제1 절연층(510) 및 제2 절연층(520)을 더 포함할 수 있다.
제1 층(200)은 표시 영역(DPA)에서 비아층(164) 상에 배치될 수 있다. 제1 층(200)은 비아층(164)의 상면에 직접 배치될 수 있다. 제1 층(200)은 비표시 영역(NDA)의 패드 영역(PDA)에는 배치되지 않을 수 있다.
제1 전극(210)은 비아층(164) 및 패시베이션층(163)을 관통하여 트랜지스터의 소스 전극(SD2)을 노출하는 제1 전극 컨택홀(CTD)을 통해 소스 전극(SD2)과 접촉하여 전기적으로 연결될 수 있다. 즉, 제1 전극(210)은 제1 전극 컨택홀(CTD)을 통해 회로 소자층과 전기적으로 연결될 수 있다.
제2 전극(220)은 비아층(164) 및 패시베이션층(163)을 관통하여 제1 도전 패턴(CDP1)을 노출하는 제2 전극 컨택홀(CTS)을 통해 제1 도전 패턴(CDP1)과 접촉하여 전기적으로 연결될 수 있다. 제2 전극(220)은 제1 도전 패턴(CDP1)을 통해 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다.
한편, 도면에서는 제1 및 제2 전극 컨택홀(CTD, CTS)이 제1 뱅크(430)와 중첩한 것으로 도시하였으나, 제1 및 제2 전극 컨택홀(CTD, CTS)의 위치는 이에 제한되지 않는다.
제1 전극(210)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 인접한 다른 화소(PX)의 제1 전극(210)과 이격될 수 있다. 마찬가지로, 제2 전극(220)은 서브 영역(SA)에서 분리부(ROP)를 사이에 두고 인접한 다른 화소(PX)의 제2 전극(220)과 이격될 수 있다. 따라서, 서브 영역(SA)의 분리부(ROP)에서 제1 전극(210)과 제2 전극(220)은 비아층(164)을 노출할 수 있다.
제1 층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되지 않고 제1 층(200)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제1 층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제1 층(200)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 표시 영역(DPA) 및 비표시 영역(NDA)의 패드 영역(PDA)에 배치될 수 있다. 제1 절연층(510)은 제1 층(200)이 형성된 버퍼층(161) 상에 배치될 수 있다. 제1 절연층(510)은 표시 영역(DPA)에서 제1 층(200)이 형성된 비아층(164) 상에 배치되고, 제1 절연층(510)은 패드 영역(PDA)에서 버퍼층(161) 상에 배치될 수 있다.
제1 절연층(510)은 표시 영역(DPA)에서 제1 전극(210) 및 제2 전극(220)을 덮도록 배치될 수 있다. 제1 절연층(510)은 제1 층(200)을 보호함과 동시에 제1 전극(210)과 제2 전극(220)을 상호 절연시키는 역할을 할 수 있다.
제1 절연층(510)은 표시 영역(DPA)의 서브 영역(SA)에서 제1 절연층(510)을 관통하며, 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)를 포함할 수 있다.
제1 절연층(510)을 관통하는 제1 컨택부(CT1)를 통해 제1 접촉 전극(710)과 제1 전극(210)은 전기적으로 연결되고, 제1 절연층(510)을 관통하는 제2 컨택부(CT2)를 통해 제2 접촉 전극(720)과 제2 전극(220)은 전기적으로 연결될 수 있다. 한편, 도면에서는 제1 층(200)의 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)가 서브 영역(SA)에 위치하는 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 제1 층(200)의 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)는 발광 영역(EMA)에 위치할 수도 있다.
제1 절연층(510)은 표시 영역(DPA)의 서브 영역(SA)에서 분리부(ROP)에는 배치되지 않을 수 있다. 제1 절연층(510)은 표시 영역(DPA)의 서브 영역(SA)에서 제1 전극(210) 및 제2 전극(220)과 함께 비아층(164)을 노출할 수 있다.
제1 절연층(510)은 패드 영역(PDA)에서 버퍼층(161) 상에 배치될 수 있다. 제1 절연층(510)은 패드 영역(PDA)에서 버퍼층(161)의 상면에 직접 배치될 수 있다.
제1 절연층(510)은 패드 영역(PDA)에서 제1 절연층(510) 및 제2 절연층(520)과 함께 제1 패드(PE1)를 노출하는 패드 개구(OP_PD)를 구성할 수 있다. 패드 개구(OP_PD)를 구성하는 버퍼층(161)과 제1 절연층(510)의 측벽은 상호 정렬될 수 있으나, 이에 제한되는 것은 아니다. 패드 영역(PDA)에서 제1 절연층(510)의 내측벽은 제1 도전층(110), 구체적으로 제1 패드(PE1)와 중첩하도록 배치될 수 있다.
뱅크층(400)은 제1 절연층(510) 상에 배치될 수 있다. 뱅크층(400)은 제1 절연층(510) 상에 배치되어 소정의 높이를 갖도록 형성될 수 있다. 뱅크층(400)은 제1 및 제2 서브 뱅크(410, 420)와 제1 뱅크(430)를 포함할 수 있다. 즉, 제1 및 제2 서브 뱅크(410, 420)와 제1 뱅크(430)는 뱅크층(400)으로 이루어질 수 있다.
제1 뱅크(430)가 소정의 높이를 가지며 발광 영역(EMA)을 둘러싸도록 배치됨으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)들이 분산된 잉크는 발광 영역(EMA) 내에 분사되되, 서브 영역(SA)에는 분사되지 않을 수 있다.
제1 및 제2 서브 뱅크(410, 420)는 제1 뱅크(430)가 구획하는 발광 영역(EMA) 내에 배치될 수 있다. 제1 및 제2 서브 뱅크(410, 420)의 높이는 제1 뱅크(430)의 높이보다 낮거나 같을 수 있다.
제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 표시 장치(10)의 제조 공정 중 복수의 발광 소자(ED)를 정렬하는 공정에서 복수의 발광 소자(ED)가 제1 전극(210)과 제2 전극(220) 사이에 배치되도록 유도하는 역할을 할 수 있다. 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이의 이격 공간은 복수의 발광 소자(ED)가 배치되는 영역을 제공할 수 있다.
또한, 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향으로 바꾸는 역할을 할 수 있다. 즉, 제1 및 제2 서브 뱅크(410, 420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 상부 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다.
한편, 도면에서는 뱅크층(400)이 포함하는 복수의 서브 뱅크(410, 420)와 제1 뱅크(430)의 각 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 뱅크층(400)이 포함하는 복수의 서브 뱅크(410, 420)의 측면(또는 외면) 및 제1 뱅크(430)의 측면은 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서. 뱅크층(400)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자(ED)는 발광 영역(EMA)에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 발광 영역(EMA)에는 배치되되, 서브 영역(SA)에는 배치되지 않을 수 있다. 발광 소자(ED)는 발광 영역(EMA)에서 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에 배치될 수 있다. 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
발광 소자(ED)는 특정 파장대의 광을 방출할 수 있다. 예를 들어, 발광 소자(ED)는 480nm 이하의 범위의 피크 파장, 바람직하게 445nm 내지 480nm 이하의 범위의 피크 파장을 갖는 제3 색 광 또는 청색 광을 방출할 수 있다. 발광 소자(ED)들은 제1 및 제2 접촉 전극(710, 720)과 접촉하여 제1 전극(210) 및 제2 전극(220) 및 회로 소자층의 도전층(110, 130)들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(520)은 표시 영역(DPA) 및 비표시 영역(NDA)의 패드 영역(PDA)에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)가 배치된 제1 절연층(510) 및 뱅크층(600) 상에 배치될 수 있다.
제2 절연층(520)은 표시 영역(DPA)에서 발광 소자(ED)가 배치된 제1 절연층(510) 및 뱅크층(400) 상에 배치되되, 발광 소자(ED)의 양 단부를 노출할 수 있다. 제2 절연층(520)은 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 절연층(510) 상에 배치될 수 있다.
제2 절연층(520)은 표시 영역(DPA)의 발광 영역(EMA)에서 발광 소자(ED) 상에 배치되는 패턴부를 포함할 수 있다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되되, 발광 소자(ED)의 양 단부는 노출하도록 배치될 수 있다. 상기 패턴부는 평면도상 제1 절연층(510) 및 발광 소자(ED)상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 상기 제2 절연층(520)의 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(520)은 표시 영역(DPA)의 발광 영역(EMA)에서 발광 소자(ED)와 그 하부의 제1 절연층(510) 사이의 이격 공간을 채우도록 배치될 수도 있다.
제2 절연층(520)은 표시 영역(DPA)의 서브 영역(SA)에서 제2 절연층(520)을 관통하며, 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 제1 및 제2 컨택부(CT1, CT2)를 구성할 수 있다. 즉, 제2 절연층(520)은 표시 영역(DPA)의 서브 영역(SA)에서 제1 절연층(510)과 함께 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 구성할 수 있다.
또한, 제2 절연층(520)은 표시 영역(DPA)의 서브 영역(SA)에서 분리부(ROP)에는 배치되지 않을 수 있다. 제2 절연층(520)은 표시 영역(DPA)의 서브 영역(SA)에서 제1 전극(210), 제2 전극(220) 및 제1 절연층(510)과 함께 비아층(164)을 노출할 수 있다.
제2 절연층(520)은 패드 영역(PDA)에서 제1 절연층(510) 상에 배치될 수 있다. 제2 절연층(520)은 패드 영역(PDA)에서 제1 절연층(510)의 상면에 직접 배치될 수 있다.
제2 절연층(520)은 패드 영역(PDA)에서 제1 절연층(510) 및 버퍼층(161)과 함께 제1 패드(PE1)를 노출하는 패드 개구(OP_PD)를 구성할 수 있다. 패드 개구(OP_PD)를 구성하는 버퍼층(161), 제1 절연층(510) 및 제2 절연층(520)의 측벽은 상호 정렬될 수 있으나, 이에 제한되는 것은 아니다. 패드 영역(PDA)에서 제2 절연층(520)의 내측벽은 제1 도전층(110), 구체적으로 제1 패드(PE1)와 중첩하도록 배치될 수 있다.
제2 층(700)은 제2 절연층(520) 상에 배치될 수 있다. 제2 층(700)은 표시 영역(DPA) 및 비표시 영역(NDA)의 패드 영역(PDA)에 배치될 수 있다. 제2 층(700)은 제1 접촉 전극(710), 제2 접촉 전극(720) 및 패드 전극(PE2)을 포함할 수 있다. 즉, 표시 영역(DPA)에 배치되는 제1 접촉 전극(710), 제2 접촉 전극(720)과 패드 영역(PDA)에 배치되는 배선 패드(WPD)의 패드 전극(PE2)은 제2 층(700)으로 이루어질 수 있다.
제1 접촉 전극(710)은 발광 영역(EMA)에서 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 제1 전극(210) 상에 배치된 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다.
제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510) 및 제2 절연층(520)을 관통하는 제1 컨택부(CT1)가 노출하는 제1 전극(210)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 일 단부와 접촉할 수 있다. 즉, 제1 접촉 전극(710)은 제1 전극(210)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 발광 영역(EMA)에서 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 제2 전극(220) 상에 배치된 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다.
제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510) 및 제2 절연층(520)을 관통하는 제2 컨택부(CT2)가 노출하는 제2 전극(220)과 접촉하고, 발광 영역(EMA)에서 발광 소자(ED)의 타 단부와 접촉할 수 있다. 즉, 제2 접촉 전극(720)은 제2 전극(220)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 발광 소자(ED) 상에서 서로 이격될 수 있다. 구체적으로, 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 상호 전기적으로 절연될 수 있다.
패드 전극(PE2)은 비표시 영역(NDA)의 패드 영역(PDA)에 배치될 수 있다. 패드 전극(PE2)은 패드 영역(PDA)에서 제2 절연층(520) 상에 배치될 수 있다. 패드 전극(PE2)은 패드 영역(PDA)에서 제1 패드(PE1)와 중첩 배치될 수 있다. 패드 전극(PE2)은 제2 절연층(520), 제1 절연층(510) 및 버퍼층(161)을 관통하며 제1 패드(PE1)를 노출하는 패드 개구(OP_PD)를 통해 제1 패드(PE1)와 접촉하여 전기적으로 연결될 수 있다. 패드 전극(PE2)은 패드 영역(PDA)에서 배선 패드(WPD)의 접촉 전극으로 사용될 수 있다.
제1 접촉 전극(710), 제2 접촉 전극(720) 및 패드 전극(PE2)은 제2 층(700)으로 이루어짐으로써, 동일한 층에 형성될 수 있다. 또한, 제1 접촉 전극(710), 제2 접촉 전극(720) 및 패드 전극(PE2)은 동일한 물질을 포함하여, 동일한 층으로 형성될 수 있다. 즉, 제1 접촉 전극(710), 제2 접촉 전극(720) 및 패드 전극(PE2)은 하나의 마스크 공정을 통해 동시에 형성될 수 있다. 예를 들어, 제2 층(700)은 각각 전도성 물질을 포함할 수 있다. 예를 들어, 제2 층(700)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제2 층(700)은 각각 투명한 전도성 물질을 포함할 수 있다.
도 5는 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 5를 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향인 일 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 일 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로의 양 단부면뿐만 아니라, 발광 소자의 외주면(또는 외면, 측면)으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 제1 접촉 전극(710) 및 제2 접촉 전극(720)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 확대 단면도이다.
도 6을 참조하면, 본 도면에서는 제1 전극(210)과 제2 전극(20) 사이에서 발광 소자(ED)가 배치된 영역을 확대하여 도시하고 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)(또는 비아층(164))의 일면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 비아층(164)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)은 비아층(164)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 발광 소자(ED)의 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 비아층(164)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
발광 소자(ED)는 일 단부가 제1 전극(210) 상에 놓이고, 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 일 단부가 제2 전극(220) 상에 놓이고, 타 단부가 제1 전극(210) 상에 놓이도록 배치될 수도 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 발광 소자(ED)가 배치된 영역에서 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서 제2 절연층(520)은 발광 소자(ED)가 노출하는 제1 절연층(510) 또는 뱅크층(400) 상에 배치될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부면을 감싸도록 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 소자 절연막(38) 및 소자 전극층(37)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 타 단부면을 감싸도록 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 소자 절연막(38) 및 제1 반도체층(31)과 접촉할 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성되고, 동일한 물질을 포함할 수 있다. 즉, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정으로 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 7 내지 도 19는 도 4의 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 7을 참조하면, 먼저 기판(SUB) 상에 패턴화된 제1 도전층(110)을 형성한다. 패턴화된 제1 도전층(110)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 기판(SUB) 상에 제1 도전층용 물질층을 전면적으로 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 7에 도시된 바와 같은 패턴화된 제1 도전층(110)을 형성할 수 있다. 상술한 바와 같이, 제1 도전층(110)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 차광 패턴(BML)과 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 제1 패드(PE1)를 포함할 수 있다.
이어, 도 8을 참조하면, 제1 도전층(110)이 형성된 기판(SUB) 상에 전면적으로 버퍼층(161')을 형성한다. 상기 버퍼층(161')은 제1 도전층(110)을 완전히 덮을 수 있다. 구체적으로, 상기 버퍼층(161')은 표시 영역(DPA)에 배치된 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 차광 패턴(BML)과 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 제1 패드(PE1)를 완전히 덮을 수 있다.
이어, 상기 버퍼층(161') 상에 반도체층(120)을 형성한다. 반도체층(120)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(161') 상에 반도체를 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 8에 도시된 바와 같은 반도체층(120)을 형성할 수 있다.
이어, 도 9 및 도 10을 참조하면, 반도체층(120)이 형성된 버퍼층(161') 상에 게이트 절연막용 물질층(162')을 형성하고, 제1 도전층(110) 또는 반도체층(120)을 노출하는 복수의 제1 컨택홀(CNT1)을 형성한다. 복수의 제1 컨택홀(CNT1)을 형성하는 공정은 마스크 공정에 의해 형성될 수 있다.
구체적으로, 도 9에 도시된 바와 같이 반도체층(120)이 형성된 버퍼층(161') 상에 게이트 절연막용 물질층(162')을 전면적으로 형성한다. 상기 게이트 절연막용 물질층(162')은 반도체층(120)을 완전히 덮을 수 있다.
이어, 도 10에 도시된 바와 같이 반도체층(120)의 일부를 노출하는 제1 컨택홀(CNT11)과 제1 도전층(110)의 일부를 노출하는 제1 컨택홀(CNT12)을 형성한다. 상기 반도체층(120)의 일부를 노출하는 제1 컨택홀(CNT11)은 게이트 절연막용 물질층(162'')을 관통하고, 상기 제1 도전층(110)의 일부를 노출하는 제1 컨택홀(CNT12)은 게이트 절연막용 물질층(162'') 및 버퍼층(161'')을 관통할 수 있다. 상술한 바와 같이 상기 제1 컨택홀(CNT11, CNT12)의 형성 공정은 마스크 공정으로 형성될 수 있다.
이어, 도 11을 참조하면, 제1 컨택홀(CNT1)이 형성된 버퍼층(161'') 상에 패턴화된 게이트 절연막(162) 및 패턴화된 제2 도전층(130)을 형성한다. 패턴화된 게이트 절연막(162) 및 패턴화된 제2 도전층(130)은 하나의 마스크 공정으로 형성될 수 있다. 본 공정을 통해, 제2 도전층(130)의 측벽과 게이트 절연막(162)의 측벽은 상호 정렬될 수 있다. 상술한 바와 같이, 제2 도전층(130)은 게이트 전극(GE), 드레인 전극(SD1), 소스 전극(SD2) 및 제1 도전 패턴(CDP1)을 포함할 수 있다. 본 실시예에서, 제2 도전층(130)은 비표시 영역(NDA)의 패드 영역(PDA)에는 형성되지 않을 수 있다.
구체적으로, 상기 제1 컨택홀(CNT1)이 형성된 게이트 절연막용 물질층(162'') 상에 제2 도전층용 물질층을 전면적으로 증착한다. 이어, 제2 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제2 도전층용 물질층 및 제1 컨택홀(CNT1)이 형성된 게이트 절연막용 물질층(162'')을 순차 식각한다. 이후, 포토레지스트 패턴을 제거한다.
이상에서는 상기 포토레지스트 패턴을 게이트 절연막(162)의 패터닝까지 식각 마스크로 이용하는 경우를 예시하였지만, 패터닝된 상위 층(예컨대, 패턴화된 제2 도전층(130))이 하위 층(예컨대, 게이트 절연막(162))을 식각하기 위한 하드 마스크로 사용될 수도 있다. 이 경우, 포토레지스트 패턴은 상기 하드 마스크와 함께 식각 마스크로 사용될 수 있다. 다른 예로, 하드 마스크를 형성한 후 포토레지스트 패턴을 제거하고 상기 하드 마스크를 식각 마스크로 이용하여 하위 층을 식각할 수도 있다.
이어, 도 12를 참조하면, 제2 도전층(130)이 형성된 버퍼층(161'') 상에 패시베이션층용 물질층(163')을 적층하고, 패턴화된 비아층(164)을 형성한다.
패시베이션층용 물질층(163')은 표시 영역(DPA) 및 비표시 영역(NDA)에 걸쳐 전면적으로 배치되며, 상기 패턴화된 제2 도전층(130)을 완전히 덮을 수 있다. 패턴화된 비아층(164)은 표시 영역(DPA)에는 배치되되, 비표시 영역(NDA)의 패드 영역(PDA)에는 배치되지 않을 수 있다. 이에 따라, 패턴화된 비아층(164)은 비표시 영역(NDA)의 패드 영역(PDA)에 형성된 패시베이션층용 물질층(163')을 노출할 수 있다.
패턴화된 비아층(164)은 표시 영역(DPA)에 배치되며, 소스 전극(SD2)과 중첩하는 제1 개구부(OPD) 및 제1 도전 패턴(CDP1)과 중첩하는 제2 개구부(OPS)를 포함할 수 있다. 제1 개구부(OPD)는 소스 전극(SD2)과 중첩하는 패시베이션층용 물질층(163')의 일부를 노출하고, 제2 개구부(OPS)는 제1 도전 패턴(CDP1)과 중첩하는 패시베이션층용 물질층(163')의 일부를 노출할 수 있다. 상기 제1 개구부(OPD)는 제1 전극 컨택홀(CTD)과 대응되고, 제2 개구부(OPS)는 제2 전극 컨택홀(CTS)과 대응될 수 있다.
패턴화된 비아층(164)은 마스크 공정에 의해 형성될 수 있다. 구체적으로, 제2 도전층(130)이 형성된 버퍼층(161'') 상에 패시베이션층용 물질층(163')을 전면적으로 증착한다. 이어, 패시베이션층용 물질층(163') 상에 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 비아층용 유기 물질층을 제거하고, 제1 및 제2 개구부(OPD, OPS)를 형성하는 것에 의해 형성될 수 있다.
한편, 비아층용 유기 물질층을 도포하는 경우, 버퍼층(161'')이 패드 영역(PDA)에서 제1 패드(PE1)를 덮도록 배치됨에 따라, 상기 비아층용 물질층과 제1 패드(PE1)가 직접 접촉하는 것을 방지할 수 있다.
이어, 도 13을 참조하면, 패턴화된 비아층(164)을 식각 마스크로 패시베이션층용 물질층(163')을 식각하여 패턴화된 패시베이션층(163)을 형성한다. 패턴화된 패시베이션층(163)을 형성하는 공정은 별도의 마스크 공정이 불필요할 수 있다.
구체적으로, 도 12의 패턴화된 비아층(164)을 식각 마스크로 이용하여 하부에 배치된 패시베이션층용 물질층(163')을 식각하는 경우, 패턴화된 비아층(164)에 의해 노출된 패시베이션층용 물질층(163')은 식각될 수 있다. 따라서, 비표시 영역(NDA)의 패드 영역(PDA)에 형성된 패시베이션층용 물질층(163')과 표시 영역(DPA)에서 제1 및 제2 개구부(OPD, OPS)과 중첩된 패시베이션층용 물질층(163')은 식각되어, 도 13에 도시된 바와 같이 패턴화된 패시베이션층(163)은 패턴화된 비아층(164)과 동일한 패턴을 가질 수 있다. 아울러, 패시베이션층(163)의 측벽은 비아층(164)의 측벽과 상호 나란하게 정렬될 수 있으나, 이에 제한되지 않는다.
본 공정을 통해, 비아층(164) 및 패시베이션층(163)을 관통하며 소스 전극(SD2)을 노출하는 제1 전극 컨택홀(CTD)과 비아층(164) 및 패시베이션층(163)을 관통하며 제1 도전 패턴(CDP1)을 노출하는 제2 전극 컨택홀(CTS)이 형성될 수 있다.
이어, 도 14를 참조하면, 제1 및 제2 전극 컨택홀(CTD, CTS)이 형성된 비아층(164) 상에 패턴화된 정렬 라인층(200')을 형성한다. 패턴화된 정렬 라인층(200')을 형성하는 공정은 마스크 공정에 의해 형성될 수 있다.
상기 정렬 라인층(200')은 표시 장치(10)의 제1 층(200)과 대응되는 층일 수 있다. 패턴화된 정렬 라인층(200')은 서로 이격된 제1 정렬 라인(210')과 제2 정렬 라인(220')을 포함할 수 있다. 제1 정렬 라인(210')은 제1 전극(210)과 대응되고, 제2 정렬 라인(220')은 제2 전극(220)과 대응될 수 있다. 제1 정렬 라인(210')은 제1 전극(210)과 대응되고, 제2 정렬 라인(220')은 제2 전극(220)과 대응되되, 상기 제1 정렬 라인(210') 및 제2 정렬 라인(220')은 제2 방향(DR2)으로 연장되어 서브 영역(SA)에서도 이웃하는 화소(PX)의 정렬 라인과 분리되지 않고 연결될 수 있다.
패턴화된 정렬 라인층(200')을 형성하는 공정은 패턴화된 비아층(164)이 형성된 버퍼층(161'') 상에 제1 층용 물질층을 전면 전면적으로 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 14에 도시된 바와 같은 패턴화된 정렬 라인층(200')을 형성할 수 있다.
한편, 제1 층용 물질층은 표시 영역(DPA)에서는 비아층(164) 상에 증착될 수 있다. 제1 층용 물질층은 표시 영역(DPA)에서 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)의 내부까지 증착되어 각각 제2 도전층(130)의 일부와 접촉하여 전기적으로 연결될 수 있다.
또한, 제1 층용 물질층은 비표시 영역(NDA)의 패드 영역(PDA)에서는 버퍼층(161'') 상에 증착될 수 있다. 제1 층용 물질층이 패드 영역(PDA)에서 제1 패드(PE1)와 중첩되도록 증착됨에도 불구하고, 패드 영역(PDA)에서 버퍼층(161'')이 제1 패드(PE1)를 완전히 덮도록 형성되므로 제1 층용 물질층을 식각하는 공정에서 이용되는 에천트(Etchant)에 의해 제1 패드(PE1)가 손상되는 것을 방지할 수 있다.
이어, 도 15를 참조하면, 패턴화된 제1 절연층(510)을 형성한다. 패턴화된 제1 절연층(510)은 마스크 공정에 의해 형성될 수 있다.
예를 들어, 패턴화된 정렬 라인층(200')이 형성된 비아층(164) 및 버퍼층(161'') 상에 제1 절연층용 물질층을 전면적으로 증착한다. 상기 제1 절연층용 물질층은 표시 영역(DPA)에서는 정렬 라인층(200')이 형성된 비아층(164) 상에 증착되고, 비표시 영역(NDA)의 패드 영역(PDA)에서는 버퍼층(161''') 상에 증착될 수 있다.
이어, 제1 절연층용 물질층 상에 표시 영역(DPA)에서 정렬 라인층(200')의 일부를 노출하고, 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 패드(PE1)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 절연층용 물질층을 식각하여 도 15에 도시된 바와 같은 패턴화된 제1 절연층(510)을 형성할 수 있다.
패턴화된 제1 절연층(510)은 표시 영역(DPA)에서 서브 영역(SA)에 배치되며, 정렬 라인층(200')의 일부를 노출하는 분리부(ROP), 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 포함할 수 있다. 또한, 패턴화된 제1 절연층(510)은 패드 영역(PDA)에서 제1 패드(PE1)와 중첩하는 제1 패드 개구(OPP)를 포함할 수 있다.
한편, 패턴화된 제1 절연층(510)을 형성하는 본 공정에서, 패드 영역(PDA)에 배치되며 상기 제1 패드 개구(OPP)와 중첩하는 버퍼층(161''')의 일부 영역(161'''_OE)은 도 15에 도시된 바와 같이 과식각될 수 있다. 이에 따라, 제1 패드 개구(OPP)와 중첩하는 버퍼층(161''')의 일부 영역(161'''_OE)의 두께는 얇아질 수 있다.
이어, 도 16을 참조하면, 제1 절연층(510) 상에 패턴화된 뱅크층(400)을 형성한다. 패턴화된 뱅크층(400)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 절연층(510)이 형성된 버퍼층(161''') 뱅크층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 도 16에 도시된 바와 같은 패턴화된 뱅크층(400)을 형성할 수 있다. 영역별로 다른 높이를 갖는 뱅크층(400)은 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다.
한편, 제1 절연층(510)이 상기 뱅크층(400)을 형성하기 전에 정렬 라인층(200')을 덮도록 형성됨으로써, 뱅크층(400)을 형성하는 공정에서 정렬 라인층(200')이 상기 뱅크층용 유기 물질층에 의해 손상되는 것을 방지할 수 있다. 아울러, 패드 영역(PDA)에서 제1 패드(PE1)의 상부에 버퍼층(161'''_OE)이 잔류함으로써 상기 제1 패드(PE1)가 상기 뱅크층용 유기 물질층에 의해 손상되는 것도 방지할 수 있다.
이어, 도 17을 참조하면, 표시 영역(DPA)의 발광 영역(EMA)에 발광 소자(ED)를 배치한다. 복수의 발광 소자(ED)들은 잉크젯 프린팅 공정(Inkjet Printing Process)을 통해 정렬 전극층(200')이 형성된 제1 절연층(510) 상에 배치될 수 있다. 뱅크층(400)의 제1 뱅크(430)가 구획하는 발광 영역(EMA) 내에 발광 소자(ED)들이 분산된 잉크를 분사한 뒤, 제1 및 제2 정렬 라인(210', 220')에 정렬 신호를 인가하면, 잉크 내의 발광 소자(ED)들이 위치 및 배향 방향이 변하면서 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이에서 제1 절연층(510) 상에 안착될 수 있다.
이어, 도 18을 참조하면, 발광 소자(ED) 및 뱅크층(400)이 배치된 제1 절연층(510) 상에 패턴화된 제2 절연층(520)을 형성한다. 패턴화된 제2 절연층(520)은 마스크 공정에 의해 형성될 수 있다.
예를 들어, 발광 소자(ED) 및 뱅크층(400)이 형성된 제1 절연층(510) 상에 제2 절연층용 물질층을 전면적으로 증착한다. 이어, 제2 절연층용 물질층 상에 표시 영역(DPA)에서 정렬 라인층(200')의 일부를 노출하고, 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 패드(PE1)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제2 절연층용 물질층을 식각하여 도 18에 도시된 바와 같은 패턴화된 제2 절연층(520)을 형성할 수 있다.
패턴화된 제2 절연층(520)은 표시 영역(DPA)에서 서브 영역(SA)에 배치되며, 정렬 라인층(200')의 일부를 노출하는 분리부(ROP), 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 포함할 수 있다. 패턴화된 제2 절연층(520)은 표시 영역(DPA)에서 발광 영역(EMA)에 배치된 발광 소자(ED)의 양 단부를 노출하는 패턴부를 포함할 수 있다. 상기 패턴부는 발광 소자(ED) 상에 배치되어 발광 소자(ED)의 양 단부를 노출할 수 있다.
또한, 패턴화된 제2 절연층(520)은 패드 영역(PDA)에서 제1 패드(PE1)와 중첩하는 패드 개구(OP_PD)를 구성할 수 있다. 패턴화된 제2 절연층(520)을 형성하는 본 공정에서, 패드 영역(PDA)에 배치되며 상기 패드 개구(OP_PD)와 중첩하는 버퍼층(161''')의 일부 영역(161'''_OE, 도 17 참조)가 과식각되어 제1 패드(PE1)의 상면을 노출할 수 있다. 이에 따라, 패드 영역(PDA)에서 제2 절연층(520), 제1 절연층(510) 및 버퍼층(161)을 관통하며 제1 패드(PE1)를 노출하는 패드 개구(OP_PD)가 형성될 수 있다.
이어, 도 19를 참조하면, 제2 절연층(520) 상에 패턴화된 제2 층(700)을 형성한다. 패턴화된 제2 층(700)을 형성하는 공정은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제2 절연층(520) 상에 제2 층용 물질층을 전면적으로 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 19에 도시된 바와 같은 패턴화된 제2 층(700)을 형성할 수 있다. 상술한 바와 같이, 제2 층(700)은 제1 접촉 전극(710), 제2 접촉 전극(720) 및 패드 전극(PE2)을 포함할 수 있다.
본 공정을 통해 제1 접촉 전극(710)은 제1 컨택부(CT1)의 내부까지 증착되어 제1 정렬 라인(210')의 일부와 접촉하여 전기적으로 연결되고, 제2 접촉 전극(720)은 제2 컨택부(CT2)의 내부까지 증착되어 제2 정렬 라인(220')의 일부와 접촉하여 전기적으로 연결될 수 있다. 아울러, 패드 전극(PE2)은 패드 개구(OP_PD)의 내부까지 증착되어 제1 도전층(110)의 제1 패드(PE1)와 접촉하여 전기적으로 연결될 수 있다.
이어, 도 19 및 도 4를 참조하면, 분리부(ROP)와 중첩하는 정렬 라인층(200')을 절단하여 도 4에 도시된 바와 같이 분리부(ROP)에서 서로 분리된 제1 전극(210) 및 제2 전극(220)을 형성한다. 본 절단 공정을 통해 분리부(ROP)와 중첩하는 정렬 라인층(200')이 제거되어 비아층(164)의 일면을 노출할 수 있다.
본 실시예에 따른 표시 장치(10)의 제조 공정에 의하면, 제1 도전층(110)과 제2 도전층(130)을 이용하여 복수의 배선들을 형성하고, 상기 제2 도전층(130)을 통해 반도체층(120)과 제1 도전층(110)을 전기적으로 연결함으로써 마스크 수를 절감할 수 있다. 또한, 패시베이션층(163)을 패턴화된 비아층(164)을 식각 마스크로 이용하여 패턴화함으로써, 패시베이션층(163)을 형성하기 위한 별도의 마스크가 불필요하여 표시 장치(10)의 제조 공정 경제성을 확보할 수 있다.
아울러, 제1 도전층(110)으로 제1 패드(PE1)를 형성하여 신뢰성이 우수한 배선 패드(WPD) 및 패드 전극(PE2)을 형성할 수 있다. 구체적으로, 제1 절연층(510) 또는 제2 절연층(520)을 패턴화하는 공정 전에는, 패드 영역(PDA)에 배치되는 제1 도전층(110)이 버퍼층(161)에 의해 덮여진 상태에서 패턴화 공정이 진행됨으로써 패턴화 공정에서 이용되는 화학 물질(예컨대, 에첸트 또는 물질층)과 제1 패드(PE1)가 직접 접촉하는 것을 방지하여 제1 패드(PE1)가 손상되는 것을 방지할 수 있다.
또한, 제2 층(700)과 제1 도전층(110) 사이에 추가적인 연결 패턴을 배치하지 않고 제2 층(700)과 제1 도전층(110)이 직접 접촉하여 전기적으로 연결할 수 있는 구조를 구현할 수 있다. 이에 따라, 제2 층(700)과 제1 도전층(110) 사이를 연결시키는 연결 패턴의 추가 설계 없이 표시 장치(10)를 제조할 수 있으므로, 표시 장치(10)의 설계 공간에 추가적으로 확보되어 표시 장치(10)의 설계가 용이할 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 단면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(10)는 제2 절연층(520)이 생략되는 점이 도 4의 표시 장치(10)의 차이점이다. 구체적으로, 제2 절연층(520)이 생략되는 경우, 제1 컨택부(CT1), 제2 컨택부(CT2)는 제1 절연층(510)의 측벽이 구성할 수 있다. 아울러, 패드 영역(PDA)에 배치되는 패드 개구(OP_PD)는 버퍼층(161) 및 제1 절연층(510)의 측벽이 구성할 수 있다.
본 실시예의 경우, 제2 절연층(520)이 생략됨에도 불구하고 제1 절연층(510)을 패턴화하는 공정에서 패드 개구(OP_PD)와 중첩하는 버퍼층(161)을 과식각하여 제1 패드(PE1)를 노출함으로써 버퍼층(161)의 측벽과 제1 절연층(510)의 측벽으로 구성된 패드 개구(OP_PD)를 형성할 수 있다.
본 실시예에서, 제2 절연층(520)이 생략되어 표시 장치(10)의 제조 공정에서 제2 절연층(520)을 패턴화하는 마스크 공정이 생략되어 표시 장치(10)의 제조 공정의 경제성이 확보될 수 있다.
도 21은 다른 실시예에 따른 표시 장치의 단면도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치(10)는 제2 전극(220)이 제3 전극 컨택홀(CTL)을 통해 제2 도전 패턴(CDP2)과 접촉하여 전기적으로 연결되고, 제2 접촉 전극(720_2)이 제2 전극 컨택홀(CTS_1)을 통해 제2 전압 라인(VL2)과 접촉하여 전기적으로 연결되는 점이 도 4의 실시예와 차이점이다.
구체적으로, 제2 전극(220)은 비아층(164) 및 패시베이션층(163)을 관통하는 제3 전극 컨택홀(CTL)을 통해 제2 도전 패턴(CDP2)과 전기적으로 연결될 수 있다. 상기 제2 도전 패턴(CDP2)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 정렬 공정에서 정렬 라인에 정렬 신호를 인가하는 연결 패턴일 수 있다.
본 실시예에서, 표시 영역(DPA)에서 제2 층(700)과 제1 도전층(110)의 일부 영역은 제1 절연층(510), 비아층(164), 패시베이션층(163) 및 버퍼층(161)을 관통하며 제1 도전층(110)의 일부 영역을 노출하는 홀을 통해 제1 도전층(110)의 일부 영역과 접촉하여 전기적으로 연결될 수 있다. 예를 들어, 제2 접촉 전극(720_1)은 제2 절연층(520), 제1 절연층(510), 비아층(164), 패시베이션층(163) 및 버퍼층(161)을 관통하며 제1 도전층(110)의 제2 전압 라인(VL2)을 노출하는 제2 전극 컨택홀(CTS_1)을 통해 제2 전압 라인(VL2)과 접촉하여 전기적으로 연결될 수 있다.
상기 제2 전압 라인(VL2)과 제1 도전층(110)의 제2 전압 라인(VL2)을 연결하는 제2 전극 컨택홀(CTS_1)을 형성하는 공정은 제2 전압 라인(VL2)을 덮도록 버퍼층(161)을 형성하고, 상기 버퍼층(161)에 의해 덮인 제2 전압 라인(VL2)과 중첩하되 버퍼층(161)을 노출하는 패턴화된 비아층(164)을 형성하는 단계를 포함할 수 있다. 이어, 패턴화된 비아층(164)을 이용하여 패시베이션층(163)을 패턴화하는 공정을 통해 제2 전압 라인(VL2)과 중첩된 버퍼층(161)을 노출할 수 있다. 이어, 제1 절연층(510)의 패턴화 공정에서 상기 비아층(164) 및 패시베이션층(163)에 의해 노출된 버퍼층(161)의 일부를 과식각할 수 있다. 이어, 제2 절연층(520)의 패턴화 공정에서 제1 절연층(510)의 패턴화 공정에서 잔류하는 버퍼층(161)을 과식각함으로써, 제2 절연층(520), 제1 절연층(510), 비아층(164), 패시베이션층(163) 및 버퍼층(161)을 관통하며 제1 도전층(110)의 제2 전압 라인(VL2)을 노출하는 제2 전극 컨택홀(CTS_1)을 형성할 수 있다.
이에 따라, 표시 영역(DPA)에서도 패드 영역(PDA)과 유사하게 제2 층(700)과 제1 도전층(110)이 직접 접촉함으로써 전기적으로 연결될 수 있다. 한편, 도 21에 도시된 제1 도전층(110)과 제2 층(700) 사이의 연결 관계는 예시적인 것일 수 있다. 다른 예로, 제1 도전층(110)의 다른 패턴과 제2 층(700)의 제1 접촉 전극(710)이 직접 연결될 수도 있다.
도 22는 다른 실시예에 따른 표시 장치의 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치(10)는 패시베이션층(163_1)이 비표시 영역(NDA)의 패드 영역(PDA)에도 배치되며, 제1 패드(PE1_1)가 제2 도전층(130)으로 형성되는 점이 도 4의 표시 장치(10)의 차이점이다.
구체적으로, 제1 도전층(110)은 표시 영역(DPA)에 배치되는 차광 패턴(BML), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)을 포함할 수 있다. 본 실시예에서, 제1 도전층(110)은 비표시 영역(NDA)의 패드 영역(PDA)에는 배치되지 않을 수 있다.
버퍼층(161)은 제1 도전층(110) 상에 배치될 수 있다. 패드 영역(PDA)에서 버퍼층(161)은 상기 버퍼층(161)을 관통하는 홀을 포함하지 않을 수 있다. 즉, 버퍼층(161)은 패드 영역(DPA)에서 기판(SUB)을 전면적으로 덮을 수 있다.
제1 반도체층(120)은 상기 버퍼층(161) 상에 배치되고, 복수의 제1 컨택홀(CNT1)을 포함하는 게이트 절연막(162)은 반도체층(120)이 형성된 버퍼층(161) 상에 배치될 수 있다. 제2 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다.
본 실시예에서, 제2 도전층(130)은 드레인 전극(SD1), 소스 전극(SD2), 게이트 전극(GE) 및 제1 패드(PE1_1)를 포함할 수 있다. 즉, 표시 영역(DPA)에 배치되는 드레인 전극(SD1), 소스 전극(SD2), 게이트 전극(GE) 및 제1 도전 패턴(CDP1)과 비표시 영역(NDA)의 패드 영역(PDA)에 배치되는 제1 패드(PE1_1)는 제2 도전층(130)으로 이루어질 수 있다.
제1 패드(PE1_1)는 상술한 복수의 배선들의 배선 패드(WPD) 중 하나일 수 있다. 예를 들어, 제1 패드(PE1_1)는 제1 전압 패드(WPD_VL1), 제2 전압 패드 (WPD_VL2), 데이터 패드(WPD_DT) 또는 초기화 전압 패드(WPD_Vint) 중 하나일 수 있다. 예를 들어, 제1 패드(PE1_1)가 스캔 라인(SL1, SL2)의 배선 패드(WPD)인 경우, 제1 패드(PE1_1)는 스캔 패드(WPD_SC)일 수 있다.
제1 패드(PE1_1)와 버퍼층(161) 사이에 배치되는 게이트 절연막(162)은 상술한 바와 같이 제1 패드(PE1_1)의 패턴과 동일할 수 있다. 이에 제한되는 것은 아니나, 제1 패드(PE1_1)의 측벽은 제1 패드(PE1_1)의 하부에 배치된 게이트 절연막(162)의 측벽과 상호 나란하게 정렬될 수 있다.
본 실시예에서 패시베이션층(163_1)은 표시 영역(DPA) 및 비표시 영역(NDA)에서 제2 도전층(130) 상에 배치될 수 있다. 패시베이션층(163_1)은 표시 영역(DPA)에 배치된 제1 영역(163A) 및 비표시 영역(NDA)에 배치된 제2 영역(163B)을 포함할 수 있다.
패시베이션층(163_1)의 제1 영역(163A)은 표시 영역(NDA)에서 제2 도전층(130)을 덮도록 배치될 수 있다. 패시베이션층(163_1)의 제1 영역(163A)은 비아층(164)과 함께 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 구성할 수 있다.
패시베이션층(163_1)의 제2 영역(163B)은 비표시 영역(NDA)의 패드 영역(PDA)의 일부 영역에는 형성되지 않을 수 있다. 패시베이션층(163_1)의 제2 영역(163B)은 제1 패드(PE1_1)의 적어도 일부는 노출할 수 있다. 예를 들어, 패시베이션층(163_1)의 제2 영역(163B)은 패드 영역(PDA)에 배치된 제1 패드(PE1_1) 및 게이트 절연막(162)의 측벽을 일부는 덮되, 제1 패드(PE1_1)의 상면의 일부는 노출할 수 있다. 패시베이션층(163_1)의 제2 영역(163B)은 제1 절연층(510) 및 제2 절연층(520)과 함께 상기 제1 패드(PE1_1)를 노출하는 패드 개구(OP_PD)를 구성할 수 있다.
패드 영역(PDA)에서 패드 개구(OP_PD)를 구성하는 제1 절연층(510), 제2 절연층(520) 및 패시베이션층(163_1)(구체적으로, 패시베이션층(163_1)의 제2 영역(163B))의 측벽은 상호 나란하게 정렬될 수 있다.
본 실시예에 따른 표시 장치(10)에 의하면, 제2 도전층(130)으로 제1 패드(PE1_1)를 형성하고, 제1 절연층(510), 제2 절연층(520) 및 패시베이션층(163_1)의 측벽으로 구성된 패드 개구(OP_PD)를 통해 제2 층(700)의 패드 전극(PE2)과 제2 도전층(130)의 제1 패드(PE1_1)를 접촉시킴으로써 이들을 전기적으로 연결시킬 수 있다.
도 23 내지 도 32는 도 22의 표시 장치의 제조 공정을 나타내는 단면도들이다.
먼저, 도 23를 참조하면, 기판(SUB) 상에 패턴화된 제1 도전층(110)을 형성하고, 제1 도전층(110)이 형성된 기판(SUB) 상에 전면적으로 버퍼층(161')을 형성한다. 이어, 상기 버퍼층(161') 상에 반도체층(120)을 형성하고, 반도체층(120)이 형성된 버퍼층(161') 상에 게이트 절연막용 물질층(162')을 형성한다.
본 실시예에서, 패턴화된 제1 도전층(110)은 제1 전압 라인(VL1), 제2 전압 라인(VL2) 및 차광 패턴(BML)을 포함할 수 있으며, 제1 도전층(110)은 비표시 영역(NDA)의 패드 영역(PDA)에는 형성되지 않을 수 있다.
이어, 도 24를 참조하면 제1 도전층(110) 또는 반도체층(120)을 노출하는 복수의 제1 컨택홀(CNT1)을 형성한다. 상기 제1 컨택홀(CNT1)은 반도체층(120)의 일부를 노출하는 제1 컨택홀(CNT11)과 제1 도전층(110)의 일부를 노출하는 제1 컨택홀(CNT12)을 포함한다.
이어, 도 25를 참조하면, 제1 컨택홀(CNT1)이 형성된 버퍼층(161) 상에 패턴화된 게이트 절연막(162) 및 패턴화된 제2 도전층(130)을 형성한다. 본 실시예에서, 제2 도전층(130)은 표시 영역(DPA)에 배치된 게이트 전극(GE), 드레인 전극(SD1), 소스 전극(SD2) 및 제1 도전 패턴(CDP1)과 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 제1 패드(PE1_1)를 포함할 수 있다.
이어, 도 26을 참조하면, 제2 도전층(130)이 형성된 버퍼층(161) 상에 패시베이션층용 물질층(163')을 적층하고, 패턴화된 비아층(164)을 형성한다.
패시베이션층용 물질층(163')은 표시 영역(DPA) 및 비표시 영역(NDA)에 걸쳐 전면적으로 배치되며, 상기 패턴화된 제2 도전층(130)을 완전히 덮을 수 있다.
패턴화된 비아층(164)은 표시 영역(DPA)에는 배치되되, 비표시 영역(NDA)의 패드 영역(PDA)에는 배치되지 않을 수 있다. 패턴화된 비아층(164)은 표시 영역(DPA)에 배치되며, 소스 전극(SD2)과 중첩하는 제1 개구부(OPD) 및 제1 도전 패턴(CDP1)과 중첩하는 제2 개구부(OPS)를 포함할 수 있다.
이어, 도 27을 참조하면, 패시베이션층용 물질층(163')을 식각하여 패턴화된 패시베이션층(163'')을 형선한다. 패턴화된 패시베이션층(163'')을 형성하는 공정은 마스크 공정에 의해 형성될 수 있다.
구체적으로, 도 26의 비아층(164)이 형성된 패시베이션 물질층(163') 상에 포토레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴은 비아층(164)의 제1 개구부(OPD) 및 제2 개구부(OPS)와 중첩하는 영역은 노출하고, 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 패시베이션 물질층(163')은 덮을 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 패시베이션 물질층(163')을 식각한다. 본 과정을 통해 제1 및 제2 개구부(OPD, OPS)에 의해 노출된 패시베이션 물질층(163')이 식각되어 도 27에 도시된 바와 같이 표시 영역(DPA)에 배치된 패시베이션층(163'')의 제1 영역(163A)에는 제1 및 제2 전극 컨택홀(CTD, CTS)이 형성될 수 있다. 아울러, 포토레지스트 패턴에 의해 덮여진 비표시 영역(NDA)의 패드 영역(PDA)에 배치된 패시베이션 물질층(163')은 잔류하여 도 27에 도시된 바와 같이 패시베이션층(163'')의 제2 영역(163''_B)은 제1 패드(PE1_1)를 완전히 덮을 수 있다.
이어, 도 28을 참조하면, 제1 및 제2 전극 컨택홀(CTD, CTS)이 형성된 비아층(164) 상에 패턴화된 정렬 라인층(200')을 형성한다. 패턴화된 정렬 라인층(200')을 형성하는 공정은 마스크 공정에 의해 형성될 수 있다.
이어, 도 29를 참조하면, 정렬 라인층(200') 상에 패턴화된 제1 절연층(510)을 형성한다. 패턴화된 제1 절연층(510)은 마스크 공정에 의해 형성될 수 있다.
예를 들어, 도 28에 도시된 바와 같이 패턴화된 정렬 라인층(200')이 형성된 비아층(164) 및 패시베이션층(163'') 상에 제1 절연층용 물질층을 전면적으로 증착한다. 상기 제1 절연층용 물질층은 표시 영역(DPA)에서는 정렬 라인층(200')이 형성된 비아층(164) 상에 증착되고, 비표시 영역(NDA)의 패드 영역(PDA)에서는 패시베이션층(163'')의 제2 영역(163''_B) 상에 증착될 수 있다.
이어, 제1 절연층용 물질층 상에 표시 영역(DPA)에서 정렬 라인층(200')의 일부를 노출하고, 비표시 영역(NDA)의 패드 영역(PDA)에서 제1 패드(PE1_1)의 일부를 노출하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 제1 절연층용 물질층을 식각하여 도 29에 도시된 바와 같은 패턴화된 제1 절연층(510)을 형성할 수 있다.
패턴화된 제1 절연층(510)은 표시 영역(DPA)에서 서브 영역(SA)에 배치되며, 정렬 라인층(200')의 일부를 노출하는 분리부(ROP), 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 포함할 수 있다. 또한, 패턴화된 제1 절연층(510)은 패드 영역(PDA)에서 제1 패드(PE1_1)와 중첩하는 제1 패드 개구(OPP)를 포함할 수 있다.
한편, 패턴화된 제1 절연층(510)을 형성하는 본 공정에서, 패드 영역(PDA)에 배치되며 상기 제1 패드 개구(OPP)와 중첩하는 패시베이션층(163''')의 일부 영역(163'''_OE)은 도 29에 도시된 바와 같이 과식각될 수 있다. 이에 따라, 제1 패드 개구(OPP)와 중첩하는 패시베이션층(163''')의 일부 영역(163'''_OE)의 두께는 얇아질 수 있다.
이어, 도 30을 참조하면, 제1 절연층(510) 상에 패턴화된 뱅크층(400)을 형성하고, 표시 영역(DPA)의 발광 영역(EMA)에 발광 소자(ED)를 배치한다.
이어, 도 31을 참조하면, 발광 소자(ED) 및 뱅크층(400)이 배치된 제1 절연층(510) 상에 패턴화된 제2 절연층(520)을 형성한다. 패턴화된 제2 절연층(520)은 마스크 공정에 의해 형성될 수 있다.
패턴화된 제2 절연층(520)은 표시 영역(DPA)에서 서브 영역(SA)에 배치되며, 정렬 라인층(200')의 일부를 노출하는 분리부(ROP), 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 포함할 수 있다. 패턴화된 제2 절연층(520)은 표시 영역(DPA)에서 발광 영역(EMA)에 배치된 발광 소자(ED)의 양 단부를 노출하는 패턴부를 포함할 수 있다. 상기 패턴부는 발광 소자(ED) 상에 배치되어 발광 소자(ED)의 양 단부를 노출할 수 있다.
또한, 패턴화된 제2 절연층(520)은 패드 영역(PDA)에서 제1 패드(PE1_1)와 중첩하는 패드 개구(OP_PD)를 구성할 수 있다. 패턴화된 제2 절연층(520)을 형성하는 본 공정에서, 패드 영역(PDA)에 배치되며 상기 패드 개구(OP_PD)와 중첩하는 패시베이션층(163''')의 일부 영역(163'''_OE, 도 30 참조)가 과식각되어 제1 패드(PE1_1)의 상면을 노출할 수 있다. 이에 따라, 패드 영역(PDA)에서 제2 절연층(520), 제1 절연층(510) 및 패시베이션층(163_1)을 관통하며 제1 패드(PE1_1)를 노출하는 패드 개구(OP_PD)가 형성될 수 있다.
이어, 도 32를 참조하면, 제2 절연층(520) 상에 패턴화된 제2 층(700)을 형성한다. 본 공정을 통해 제1 접촉 전극(710)은 제1 컨택부(CT1)의 내부까지 증착되어 제1 정렬 라인(210')의 일부와 접촉하여 전기적으로 연결되고, 제2 접촉 전극(720)은 제2 컨택부(CT2)의 내부까지 증착되어 제2 정렬 라인(220')의 일부와 접촉하여 전기적으로 연결될 수 있다. 아울러, 패드 전극(PE2)은 패드 개구(OP_PD)의 내부까지 증착되어 제2 도전층(130)의 제1 패드(PE1_1)와 접촉하여 전기적으로 연결될 수 있다.
이어, 도 32 및 도 22를 참조하면, 분리부(ROP)와 중첩하는 정렬 라인층(200')을 절단하여 도 22에 도시된 바와 같이 분리부(ROP)에서 서로 분리된 제1 전극(210) 및 제2 전극(220)을 형성한다. 본 절단 공정을 통해 분리부(ROP)와 중첩하는 정렬 라인층(200')이 제거되어 비아층(164)의 일면을 노출할 수 있다.
본 실시예에 따른 표시 장치(10)의 제조 공정에 의하면, 제1 도전층(110)과 제2 도전층(130)을 이용하여 복수의 배선들을 형성하고, 상기 제2 도전층(130)을 통해 반도체층(120)과 제1 도전층(110)을 전기적으로 연결함으로써 마스크 수를 절감할 수 있다.
아울러, 제2 도전층(130)으로 제1 패드(PE1_1)를 형성하여 신뢰성이 우수한 배선 패드(WPD) 및 패드 전극(PE2)을 형성할 수 있다. 구체적으로, 제1 절연층(510) 또는 제2 절연층(520)을 패턴화하는 공정 전에는, 패드 영역(PDA)에 배치되는 제2 도전층(130)이 패시베이션층(163)에 의해 덮여진 상태에서 패턴화 공정이 진행됨으로써 패턴화 공정에서 이용되는 화학 물질(예컨대, 에첸트 또는 물질층)과 제1 패드(PE1_1)가 직접 접촉하는 것을 방지하여 제1 패드(PE1_1)가 손상되는 것을 방지할 수 있다.
한편, 제2 도전층(130)으로 제1 패드(PE1_1)를 형성함으로써 패시베시션층(163_1)을 이용하여 제2 도전층(130)을 보호하기 위해 패시베시션층(163_1)을 형성하기 위한 마스크 공정이 추가될 수 있다. 이에 따라, 본 실시예에 따른 표시 장치(10)의 제조 공정의 경우, 표시 장치(10)의 제조 공정 효율은 저하될 수 있으나, 신뢰성이 향상된 제2 도전층(130)으로 형성된 제1 패드(PD1_1)를 포함할 수 있다.
또한, 제2 층(700)과 제2 도전층(130) 사이에 추가적인 연결 패턴을 배치하지 않고 제2 층(700)과 제2 도전층(130)이 직접 접촉하여 전기적으로 연결할 수 있는 구조를 구현할 수 있다. 이에 따라, 제2 층(700)과 제2 도전층(130) 사이를 연결시키는 연결 패턴의 추가 설계 없이 표시 장치(10)를 제조할 수 있으므로, 표시 장치(10)의 설계 공간에 추가적으로 확보되어 표시 장치(10)의 설계가 용이할 수 있다.
도 33은 다른 실시예에 따른 표시 장치의 단면도이다.
도 33을 참조하면, 본 실시예에 따른 표시 장치(10)는 표시 영역(DPA)에서, 제2 층(700_1)이 포함하는 제1 접촉 전극(710_1)이 제2 도전층(130)이 포함하는 소스 전극(SD2)과 직접 접촉하여 전기적으로 연결되고, 제2 층(700)이 포함하는 제2 접촉 전극(720_1)이 제2 도전층(130)이 포함하는 제1 도전 패턴(CDP1)과 직접 접촉하여 전기적으로 연결되는 점이 도 22의 실시예와 차이점이다.
구체적으로, 제1 접촉 전극(710_1)은 표시 영역(DPA)에 배치되는 패시베이션층(163_1)의 제1 영역(163A), 비아층(164), 제1 절연층(510) 및 제2 절연층(520)을 관통하는 제1 전극 컨택홀(CTD_1)이 노출하는 소스 전극(SD2)과 접촉하여 전기적으로 연결될 수 있다. 제1 접촉 전극(710_1)은 제1 전극(210_1)과 직접 접촉하지 않을 수 있다.
제2 접촉 전극(720_1)은 표시 영역(DPA)에 배치되는 패시베이션층(163_1)의 제1 영역(163A), 비아층(164), 제1 절연층(510) 및 제2 절연층(520)을 관통하는 제2 전극 컨택홀(CTS_1)이 노출하는 제1 도전 패턴(CDP1)과 접촉하여 전기적으로 연결될 수 있다. 제2 접촉 전극(720_1)은 제2 전극(220_1)과 직접 접촉하지 않을 수 있다.
한편, 본 실시예에서 제1 층(200_1)은 제1 전극(210_1)과 제2 전극(220_1)은 발광 소자(ED)를 정렬하는 공정에서 이용하고, 제2 층(700_1)의 제1 접촉 전극(710_1) 및 제2 접촉 전극(720_2)과 접촉하는 공정을 생략할 수 있다. 본 실시예의 경우, 제2 층(700_1)과 제2 도전층(130) 사이를 연결시켜주는 추가적인 연결 패턴 없이, 표시 영역(DPA)에서도 제2 층(700_1)의 제1 및 제2 접촉 전극(710_1, 720_1)과 제2 도전층(130)을 직접 접촉하여 연결시킴으로써, 설계 공간에 확보되어 표시 장치(10)의 설계가 용이할 수 있다.
본 실시예에서, 표시 영역(DPA)에 배치된 제2 층(700_1)과 제2 도전층(130)을 연결하는 제1 및 제2 전극 컨택홀(CTD_1, CTS_1)을 형성하는 공정은 패드 영역(PDA)의 패드 개구(OP_PD)를 형성하는 공정과 동일하게 진행될 수 있다. 구체적으로, 제1 및 제2 절연층(510, 520)을 형성하는 공정 전에는 패시베이션층(163_1)이 제2 도전층(130)의 소스 전극(SD2)과 제1 도전 패턴(CDP1)을 덮여진 상태로 진행되고, 상기 제1 및 제2 절연층(510, 520)을 형성하는 공정에서 패시베이션층(163_1)을 과식각하여 도 33에 도시된 바와 같은 제1 및 제2 전극 컨택홀(CTD_1, CTS_1)을 형성할 수 있다.
도 34는 다른 실시예에 따른 표시 장치의 단면도이다.
도 34를 참조하면, 본 실시예에 따른 표시 장치(10)는 패시베이션층(163_1)이 비표시 영역(NDA)의 패드 영역(PDA)에도 배치되며, 제1 패드(PE1_1)가 제2 도전층(130)으로 형성되는 점이 도 21의 실시예와 차이점이다.
상기 제2 전압 라인(VL2)과 제1 도전층(110)의 제2 전압 라인(VL2)을 연결하는 제2 전극 컨택홀(CTS_1)을 형성하는 공정은 제2 전압 라인(VL2)을 덮도록 버퍼층(161)을 형성하고, 상기 버퍼층(161)에 의해 덮인 제2 전압 라인(VL2)과 중첩하되 버퍼층(161)을 노출하는 패턴화된 비아층(164)을 형성하는 단계를 포함할 수 있다. 이어, 패턴화된 비아층(164)을 이용하여 패시베이션층(163_1)을 패턴화하는 공정을 통해 제2 전압 라인(VL2)과 중첩된 버퍼층(161)을 노출할 수 있다. 이어, 제1 절연층(510)의 패턴화 공정에서 상기 비아층(164) 및 패시베이션층(163_1)에 의해 노출된 버퍼층(161)의 일부를 과식각할 수 있다. 이어, 제2 절연층(520)의 패턴화 공정에서 제1 절연층(510)의 패턴화 공정에서 잔류하는 버퍼층(161)을 과식각함으로써, 제2 절연층(520), 제1 절연층(510), 비아층(164), 패시베이션층(163_1) 및 버퍼층(161)을 관통하며 제1 도전층(110)의 제2 전압 라인(VL2)을 노출하는 제2 전극 컨택홀(CTS_1)을 형성할 수 있다.
이에 따라, 표시 영역(DPA)에서는 제2 층(700)과 제1 도전층(110)이 직접 접촉함으로써 전기적으로 연결될 수 있고, 패드 영역(PDA)에서는 제2 층(700)과 제2 도전층(130)이 직접 접촉함으로써 전기적으로 연결될 수 있다. 한편, 도 34에 도시된 제1 도전층(110)과 제2 층(700) 사이의 연결 관계는 예시적인 것일 수 있다. 다른 예로, 소스 전극(SD2)이 제1 도전층(110)으로 형성되고, 상기 소스 전극(SD2)과 다른 패턴과 제2 층(700)의 제1 접촉 전극(710)이 직접 연결될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
110: 제1 도전층
161: 버퍼층
120: 반도체층
162: 게이트 절연막
130: 제2 도전층
163: 패시베이션층
164: 비아층
PE1: 제1 패드
PE2: 패드 전극
OP_PD: 패드 개구
200: 제1 층
210: 제1 전극
220: 제2 전극
700: 제2 층
710: 제1 접촉 전극
720: 제2 접촉 전극
ED: 발광 소자
510: 제1 절연층
520: 제2 절연층

Claims (20)

  1. 표시 영역 및 패드 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상기 표시 영역에 배치된 제1 신호 라인을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 버퍼층;
    상기 표시 영역에서 상기 제1 절연층 상에 배치되는 반도체층;
    상기 반도체층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 제2 도전층으로서, 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 상기 표시 영역에서 상기 반도체층의 일 측에 중첩 배치되며 상기 버퍼층 및 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 제1 신호 라인과 연결되는 트랜지스터의 제1 전극, 및 상기 표시 영역에서 상기 반도체층의 타 측에 중첩 배치된 트랜지스터의 제2 전극을 포함하는 제2 도전층;
    상기 패드 영역에서 상기 버퍼층 상에 배치되며, 패드 개구에 의해 노출되는 제1 패드;
    상기 제2 도전층 및 상기 제1 패드 상에 배치된 제1 절연층; 및
    상기 표시 영역에서 상기 제1 절연층 상에 배치된 발광 소자를 포함하되,
    상기 제1 패드는 상기 제1 도전층 또는 상기 제2 도전층으로 형성되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 도전층 및 상기 제1 패드 상에 배치된 패시베이션층;
    상기 패시베이션층 상에 배치된 비아층; 및
    상기 표시 영역에서 비아층 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극을 더 포함하되,
    상기 제1 절연층은 상기 제1 전극 및 상기 제2 전극 상에 배치되고,
    상기 발광 소자는 상기 제1 절연층 상에서 상기 제1 전극과 상기 제2 전극 사이에 배치되고,
    상기 패드 개구는 상기 제1 절연층에 의해 구성되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 패드는 상기 제1 도전층으로 형성되고,
    상기 패드 개구는 상기 제1 절연층 및 상기 버퍼층에 의해 구성되며,
    상기 패드 개구를 구성하는 상기 제1 절연층과 상기 버퍼층의 측벽은 상호 정렬되는 표시 장치.
  4. 제3 항에 있어서,
    상기 패시베이션층 및 상기 비아층은 상기 패드 영역에는 배치되지 않는 표시 장치.
  5. 제3 항에 있어서,
    상기 비아층의 측벽과 상기 패시베이션층의 측벽은 상호 정렬되는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 패드는 상기 제2 도전층으로 형성되고,
    상기 패드 개구는 상기 제1 절연층 및 상기 패시베이션층에 의해 구성되며,
    상기 패드 개구를 구성하는 상기 제1 절연층과 상기 패시베이션층의 측벽은 상호 정렬되는 표시 장치.
  7. 제6 항에 있어서,
    상기 패시베이션층은 상기 표시 영역에 배치되며 상기 비아층과 중첩하는 제1 영역 및 상기 패드 영역에 배치되며 사이 비아층이 노출하는 제2 영역을 포함하는 표시 장치.
  8. 제2 항에 있어서,
    상기 트랜지스터의 제1 전극은 상기 패시베이션층 및 상기 비아층에 의해 커버되고,
    상기 트랜지스터의 제2 전극은 상기 패시베이션층 및 상기 비아층을 관통하는 제1 전극 컨택홀에 의해 노출되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극은 상기 제1 전극 컨택홀을 통해 상기 트랜지스터의 제1 전극과 접촉하여 전기적으로 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 발광 소자의 일 단부 및 상기 제1 절연층이 노출하는 상기 제1 전극과 접촉하는 제1 접촉 전극을 더 포함하는 표시 장치.
  11. 제8 항에 있어서,
    상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극을 더 포함하되,
    상기 제1 접촉 전극은 상기 제1 전극 컨택홀을 통해 상기 트랜지스터의 제1 전극과 접촉하여 전기적으로 연결되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 패드는 상기 제2 도전층으로 형성되는 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 영역에서 상기 발광 소자 상에 배치되며, 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극;
    상기 표시 영역에서 상기 발광 소자 상에 배치되며, 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극; 및
    상기 패드 영역에서 상기 제1 절연층 상에 배치되며 상기 패드 개구가 노출하는 상기 제1 패드와 접촉하는 패드 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 도전층은 상기 표시 영역에 배치된 제2 신호 라인을 더 포함하되,
    상기 제2 접촉 전극은 상기 제2 신호 라인과 전기적으로 연결되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 도전층은 상기 표시 영역에서 상기 제2 신호 라인과 중첩 배치되며, 상기 버퍼층 및 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 제2 신호 라인과 연결되는 제1 도전 패턴을 더 포함하되,
    상기 제2 전극은 상기 제1 도전 패턴과 접촉하고,
    상기 제2 접촉 전극은 상기 제1 절연층이 노출하는 상기 제2 전극과 접촉하는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 접촉 전극은 상기 제1 절연층 및 상기 버퍼층이 노출하는 상기 제2 신호 라인과 접촉하는 표시 장치.
  17. 제13 항에 있어서,
    상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 패드 전극은 동일한 층에 형성되는 표시 장치.
  18. 표시 영역 및 패드 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상기 표시 영역에 배치된 제1 신호 라인 및 상기 패드 영역에 배치된 제1 패드를 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 버퍼층;
    상기 표시 영역에서 상기 제1 절연층 상에 배치되는 반도체층;
    상기 반도체층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 제2 도전층으로서, 상기 표시 영역에서 상기 반도체층과 중첩하는 게이트 전극, 상기 표시 영역에서 상기 반도체층의 일 측에 중첩 배치되는 트랜지스터의 제1 전극, 및 상기 표시 영역에서 상기 반도체층의 타 측에 중첩 배치되는 트랜지스터의 제2 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 절연층;
    상기 표시 영역에서 상기 제1 절연층 상에 배치된 발광 소자;
    상기 표시 영역에 배치되며, 상기 트랜지스터와 제1 전극과 상기 발광 소자의 일 단부를 전기적으로 연결하는 제1 접촉 전극; 및
    상기 패드 영역에 배치되며, 상기 버퍼층 및 상기 제1 절연층을 관통하는 패드 개구를 통해 상기 제1 패드와 전기적으로 연결되는 패드 전극을 포함하되,
    상기 트랜지스터의 제2 전극은 상기 버퍼층 및 상기 게이트 절연막을 관통하는 컨택홀을 통해 상기 제1 신호 라인과 전기적으로 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 접촉 전극 및 상기 패드 전극은 동일한 층에 형성되는 표시 장치.
  20. 제18 항에 있어서,
    상기 패드 개구를 구성하는 상기 버퍼층과 상기 제1 절연층의 측벽은 상호 정렬되는 표시 장치.
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