KR20210014233A

KR20210014233A - 표시 장치 및 표시 장치의 제조 방법

Info

Publication number: KR20210014233A
Application number: KR1020190091444A
Authority: KR
Inventors: 김슬기; 손승석; 윤갑수; 이우근; 정수정; 최승하
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-07-29
Filing date: 2019-07-29
Publication date: 2021-02-09
Also published as: CN112310164A; US11574970B2; US20210036076A1

Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 기판 상에 배치된 게이트 도전층으로서, 표시 영역에 배치된 게이트 전극 및 패드 영역에 배치되고 패드 개구에 의해 노출되는 배선 패드를 포함하는 게이트 도전층, 게이트 도전층 상에 배치되고, 게이트 전극을 덮는 층간 절연막, 층간 절연막 상에 배치된 데이터 도전층으로서, 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 데이터 도전층, 데이터 도전층 상에 배치되고, 소스 전극 및 드레인 전극을 덮는 패시베이션층, 패시베이션층 상에 배치된 비아층, 및 비아층 상에 배치된 화소 전극으로서, 비아층과 패시베이션층을 관통하는 컨택홀을 통해 소스 전극과 연결된 화소 전극을 포함하되, 게이트 도전층은 게이트 도전 금속층 및 그 위에 적층된 게이트 캡핑층을 포함하고, 비아층은 표시 영역 내에서 화소 전극과 중첩하는 제1 영역 및 표시 영역 내에서 화소 전극과 비중첩하고 상가 제1 영역보다 낮은 높이를 갖는 제2 영역을 포함한다.

Description

표시 장치 및 표시 장치의 제조 방법{Display device and method of fabricating the same}

본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.

사용자에게 영상을 제공하는 텔레비전, 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.

표시 장치는 복수의 화소 및 각 화소를 구동하는 화소 회로를 포함할 수 있다. 각 화소 회로는 절연 기판 상에 형성된 배선과 박막 트랜지스터를 이용하여 구성된다. 배선의 단부에는 배선 패드가 마련되고, 배선 패드 상에는 외부 장치가 실장될 수 있다.

상기와 같은 표시 장치는 복수의 마스크 공정을 통해 형성될 수 있다. 마스크 공정은 배선이나 절연막 등을 패터닝하는 데에 유용하게 사용될 수 있지만, 마스크 공정이 하나씩 추가될수록 공정 효율이 감소할 수 있다. 또한, 마스크 공정에는 화학 물질이 사용될 수 있는데, 반응성 물질인 화학 물질이 특정한 도전층과 접촉할 경우 이를 부식시킬 우려가 있다. 배선 패드가 화학 물질에 노출되어 부식되면 신뢰성이 저하할 수 있다.

본 발명이 해결하고자 하는 과제는 신뢰성 높은 배선 패드를 포함하는 표시 장치를 제공하고자 하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 공정 효율이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상에 배치된 게이트 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치되고 패드 개구에 의해 노출되는 배선 패드를 포함하는 게이트 도전층, 상기 게이트 도전층 상에 배치되고, 상기 게이트 전극을 덮는 층간 절연막, 상기 층간 절연막 상에 배치된 데이터 도전층으로서, 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 데이터 도전층, 상기 데이터 도전층 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극을 덮는 패시베이션층, 상기 패시베이션층 상에 배치된 비아층, 및 상기 비아층 상에 배치된 화소 전극으로서, 상기 비아층과 상기 패시베이션층을 관통하는 컨택홀을 통해 상기 소스 전극과 연결된 화소 전극을 포함하되, 상기 게이트 도전층은 게이트 도전 금속층 및 그 위에 적층된 게이트 캡핑층을 포함하고, 상기 비아층은 상기 표시 영역 내에서 상기 화소 전극과 중첩하는 제1 영역 및 상기 표시 영역 내에서 상기 화소 전극과 비중첩하고 상가 제1 영역보다 낮은 높이를 갖는 제2 영역을 포함한다.

상기 패드 개구는 상기 층간 절연막 및 상기 비아층에 의해 구성되며, 상기 패드 개구를 구성하는 상기 층간 절연막과 상기 비아층의 내측벽은 상호 정렬될 수 있다.

상기 패시베이션층은 상기 패드 영역에 배치되지 않을 수 있다.

상기 패드 영역에서 상기 비아층은 상기 층간 절연막의 바로 위에 배치될 수 있다.

상기 비아층은 상기 패드 영역에 위치하는 제3 영역을 더 포함하되, 상기 제3 영역은 상기 제2 영역보다 낮은 높이를 가질 수 있다.

상기 층간 절연막은 상기 표시 영역에 위치하는 제1 구간 및 상기 패드 영역에 위치하며 상기 제1 구간보다 두께가 작은 제2 구간을 포함하되, 상기 제2 구간은 상기 비아층의 상기 제3 영역과 중첩할 수 있다.

상기 패드 개구는 상기 층간 절연막 및 상기 패시베이션층에 의해 구성되며, 상기 패드 개구를 구성하는 상기 층간 절연막과 상기 패시베이션층의 내측벽은 상호 정렬될 수 있다.

상기 비아층은 상기 패드 영역에는 배치되지 않을 수 있다.

상기 패시베이션층은 상기 표시 영역에 위치하는 제3 구간 및 상기 패드 영역에 위치하며 상기 제3 구간보다 두께가 작은 제4 구간을 포함할 수 있다.

상기 화소 전극 상에 배치된 화소 정의막을 더 포함하되, 상기 화소 정의막은 상기 비아층의 상기 제2 영역을 채울 수 있다.

상기 게이트 캡핑층은 ZIO막, IZO막, ITO막 또는 Ti/Mo/ITO막을 포함하여 이루어질 수 있다.

상기 게이트 도전 금속층은 상기 게이트 캡핑층 하부에서 상기 게이트 캡핑층과 접촉하며, 구리를 포함하는 게이트 메인 금속층을 포함할 수 있다.

상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 표시 영역 및 패드 영역을 포함하는 기판을 준비하는 단계, 상기 기판 상에 게이트 도전 금속층 및 그 위에 적층된 게이트 캡핑층을 포함하는 게이트 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치된 배선 패드를 포함하는 게이트 도전층을 형성하는 단계, 상기 게이트 도전층 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 데이터 도전층을 형성하는 단계, 상기 데이터 도전층 상에 패시베이션층을 형성하는 단계, 상기 패시베이션층 상에 상기 표시 영역의 상기 소스 전극에 중첩하는 제1 개구부 및 상기 패드 영역의 상기 배선 패드에 중첩하는 제2 개구부를 포함하는 비아층을 형성하는 단계, 상기 비아층 상에 화소 전극용 물질층을 형성하고, 상기 화소 전극용 물질층 상에 제1 마스크 패턴을 형성한 후 상기 제1 마스크 패턴을 이용하여 상기 화소 전극용 물질층을 식각하는 단계, 및 상기 제1 마스크 패턴이 형성된 상태에서 상기 배선 패드에 중첩된 상기 층간 절연막을 식각하여 상기 배선 패드를 노출하는 단계를 포함한다.

상기 제1 마스크 패턴이 형성된 상태에서 상기 층간 절연막을 식각하는 단계는 전면 식각으로 진행될 수 있다.

상기 전면 식각에 의해 상기 제1 마스크 패턴에 의해 덮이지 않는 상기 비아층이 부분 식각되어, 상기 비아층이 상기 화소 전극과 중첩하는 제1 영역 및 상기 화소 전극과 비중첩하고 상기 제1 영역보다 낮은 높이를 갖는 제2 영역으로 구분될 수 있다.

상기 패시베이션층을 형성하는 단계는 상기 데이터 도전층 상에 패시베이션층용 물질층을 형성하는 단계, 상기 패시베이션층용 물질층 상에 상기 소스 전극 중첩 영역 및 상기 패드 영역을 노출하는 제2 마스크 패턴을 형성하는 단계, 및 상기 제2 마스크 패턴을 이용하여 상기 패시베이션층을 식각하는 단계를 포함할 수 있다.

상기 패시베이션층을 식각하는 단계 중에 상기 패드 영역의 상기 층간 절연막이 부분 식각되어, 상기 층간 절연막이 상기 표시 영역에 위치하는 제1 구간 및 상기 패드 영역에 위치하며 상기 제1 구간보다 두께가 작은 제2 구간으로 구분될 수 있다.

상기 비아층은 식각되지 않은 상기 패시베이션층 상에 형성되고, 상기 바이층을 형성하는 단계 후에 전면 식각을 진행하여 상기 비아층의 상기 제2 개구부에 의해 노출된 상기 패시베이션층을 제거하는 단계를 더 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치에 의하면, 배선 패드를 구성하는 도전층이 반응성 물질과 직접 접촉하는 것이 억제되어 신뢰성을 개선할 수 있다.

일 실시예에 따른 표시 장치에 의하면, 게이트 캡핑층을 배선 패드의 접촉 전극으로 사용함에 따라, 배선 패드의 접촉 전극을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이다.
도 6 내지 도 15는 도 5의 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 16은 다른 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이다.
도 17 내지 도 21은 도 16의 표시 장치의 제조 방법의 공정 단계별 단면도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.

표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.

도면에 예시된 표시 장치(1)는 텔레비전이다. 표시 장치(1)는 이에 제한되는 것은 아니지만, HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.

표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치(1)의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 이하에서는 표시 장치(1)로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치(1)로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치(1)가 적용될 수도 있다.

표시 장치(1)는 평면도상(즉, 평면도 상태로 바라볼 때) 직사각형 형상을 가질 수 있다. 표시 장치(1)가 텔레비전인 경우, 통상 장변이 가로 방향에 위치하도록 배치된다. 그러나, 이에 제한되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다.

표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루이지는 활성 영역이다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있다.

표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.

표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.

비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.

도 2는 일 실시예에 따른 표시 장치의 단면도이다.

도 2에서는 빛(L)이 발광층(EML)이 형성된 제1 기판(110) 방향이 아닌, 반대 방향(제2 기판(210) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 표시 장치(1)가 이에 제한되는 것은 아니다.

도 2를 참조하면, 표시 장치(1)는 발광층(EML), 발광층(EML)을 덮는 봉지 구조물(170), 봉지 구조물(170) 상부에 배치된 컬러 제어 구조물(WCL, TPL, CFL)을 포함할 수 있다. 일 실시예에서, 표시 장치(1)는 제1 표시 기판(100)과 그에 대향하는 제2 표시 기판(200)을 포함할 수 있다. 상술한 발광층(EML), 봉지 구조물(170), 컬러 제어 구조물(WCL, TPL, CFL)은 제1 표시 기판(100)과 제2 표시 기판(200) 중 어느 하나에 포함될 수 있다.

일 예로, 제1 표시 기판(100)은 제1 기판(110), 제1 기판(110)의 일면 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 봉지 구조물(170)을 포함할 수 있다. 또한, 제2 표시 기판(200)은 제2 기판(210) 및 제1 기판(110)과 대향하는 제2 기판(210)의 일면 상에 배치된 컬러 제어 구조물(WCL, TPL, CFL)을 포함할 수 있다. 컬러 제어 구조물은 컬러 필터층(CFL) 및 파장 변환층(WCL)을 포함할 수 있다. 컬러 제어 구조물은 일부 화소에서 파장 변환층(WCL)과 동일 레벨에 배치된 투광층(TPL)을 더 포함할 수 있다.

봉지 구조물(170)과 컬러 제어 구조물(WCL, TPL, CFL) 사이에는 충진층(300)이 배치될 수 있다. 충진층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 공간을 충진하면서 이들을 상호 결합할 수 있다.

제1 표시 기판(100)의 제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(110)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(110)은 리지드 기판일 수 있다. 그러나, 제1 기판(110)이 상기 예시된 것에 제한되는 것은 아니고, 제1 기판(110)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.

제1 기판(110)의 일면 상에는 복수의 화소 전극(PXE)이 배치될 수 있다. 복수의 화소 전극(PXE)은 화소(PX)마다 배치될 수 있다. 이웃하는 화소(PX)의 화소 전극(PXE)은 서로 분리되어 있을 수 있다. 제1 기판(110) 상에는 화소(PX)를 구동하는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 기판(110)과 화소 전극(PXE) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.

화소 전극(PXE)은 발광 다이오드의 제1 전극, 예컨대 애노드 전극일 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.

제1 기판(110)의 일면 상에는 화소(PX)의 경계를 따라 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 상에 배치되며, 화소 전극(PXE)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.

화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에는 발광층(EML)이 배치된다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 마이크로 LED 표시 장치, 나노 LED 표시 장치 등인 경우, 발광층(EML)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.

몇몇 실시예에서, 발광층(EML)은 두께 방향으로 중첩 배치된 복수의 유기 발광층과 그 사이에 배치된 전하 생성층을 포함하는 탠덤(tandem) 구조를 가질 수 있다. 중첩 배치된 각 유기 발광층은 동일한 파장의 빛을 발광할 수도 있지만, 상이한 파장의 빛을 발광할 수도 있다. 각 화소(PX)의 발광층(EML) 중 적어도 일부의 층은 이웃하는 화소(PX)의 동일한 층과 분리되어 있을 수 있다.

일 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 컬러 제어 구조물이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별 색상을 표시할 수 있다.

다른 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 발광 파장이 상이할 수도 있다. 예컨대, 제1 색 화소(PX)의 발광층(EML)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(EML)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(EML)은 제3 색을 발광할 수도 있다.

발광층(EML) 상에는 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 발광층(EML)과 접할 뿐만 아니라, 화소 정의막(PDL)의 상면에도 접할 수 있다.

공통 전극(CME)은 각 화소(PX)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 다이오드의 제2 전극, 예컨대 캐소드 전극일 수 있다.

공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.

화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 빛은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.

공통 전극(CME) 상부에는 박막 봉지 구조물(170)이 배치될 수 있다. 박막 봉지 구조물(170)은 적어도 하나의 박막 봉지층을 포함할 수 있다. 예를 들어, 박막 봉지층은 제1 무기막(171), 유기막(172) 및 제2 무기막(173)을 포함할 수 있다. 제1 무기막(171) 및 제2 무기막(173)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(172)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.

제2 표시 기판(200)은 박막 봉지 구조물(170) 상부에서 그와 대향하도록 배치될 수 있다. 제2 표시 기판(200)의 제2 기판(210)은 투명한 물질을 포함할 수 있다. 제2 기판(210)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(210)은 리지드 기판일 수 있다. 그러나, 제2 기판(210)이 상기 예시된 것에 제한되는 것은 아니고, 제2 기판(210)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.

제2 기판(210)은 제1 기판(110)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(210)은 제1 기판(110)보다 높은 투과율을 가질 수 있다. 제2 기판(210)은 제1 기판(110)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.

제1 기판(110)을 향하는 제2 기판(210)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BML)가 배치될 수 있다. 차광 부재(BML)는 제1 표시 기판(100)의 화소 정의막(PDL)과 중첩하며, 비발광 영역(NEM)에 위치할 수 있다. 차광 부재(BML)는 발광 영역(EMA)과 중첩하는 제2 기판(210)의 일면을 노출하는 개구부를 포함할 수 있다. 차광 부재(BML)는 평면도상 격자 형상으로 형성될 수 있다.

차광 부재(BML)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BML)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BML)는 발광층(EML)으로부터 방출되는 광이 인접한 화소(PX)로 침범하는 것을 방지하는 역할을 할 수 있다.

일 실시예에서, 차광 부재(BML)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BML)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BML)는 표시 장치(1)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.

다른 실시예에서, 차광 부재(BML)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 차광 부재(BML)는 일 컬러 필터층(CFL)과 동일한 물질을 포함할 수 있다. 구체적으로, 차광 부재(BML)는 청색 컬러 필터층('CFL_3' 참조)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 차광 부재(BML)는 청색 컬러 필터층과 일체화되어 형성될 수도 있다.

차광 부재(BML)는 생략될 수도 있다.

차광 부재(BML)가 배치된 제2 기판(210)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BML)의 개구부를 통해 노출되는 제2 기판(210)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BML) 상에도 일부 배치될 수 있다.

컬러 필터층(CFL)은 제1 색 화소(PX)에 배치되는 제1 컬러 필터층(CFL1), 제2 색 화소(PX)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 색 화소(PX)에 배치되는 제3 컬러 필터층(CFL2)을 포함할 수 있다. 각 컬러 필터층(CFL)는 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BML) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BML) 상에서 적어도 부분적으로 중첩할 수도 있다.

컬러 필터층(CFL) 상에는 제1 캡핑층(220)이 배치될 수 있다. 제1 캡핑층(220)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(220)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.

제1 캡핑층(220)은 컬러 필터층(CFL)의 일면(도 2에서 하면)과 직접 접할 수 있다. 제1 캡핑층(220)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(220)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.

제1 캡핑층(220) 상에는 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 비발광 영역(NEM)에 위치할 수 있다. 격벽(PTL)은 차광 부재(BML)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)을 노출하는 개구를 포함할 수 있다. 격벽(PTL)은 감광성 유기 물질을 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다. 격벽(PTL)은 차광 물질을 더 포함할 수도 있다.

격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL) 및/또는 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.

각 화소(PX)의 발광층(EML)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 색 화소(PX)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 색 화소(PX)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 색 화소(PX)에는 투광층(TPL)이 배치될 수 있다.

제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.

제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.

산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.

제1 파장 변환 물질(WCP1)은 제3 색을 제1 색으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색을 제2 색으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SCP)를 더 포함할 수 있다.

제3 색 화소(PX)에 배치되는 투광층(TPL)은 발광층(EML)에서 입사되는 제3 색의 빛의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.

파장 변환층(WCL) 및 투광층(TPL) 상에는 제2 캡핑층(230)이 배치된다. 제2 캡핑층(230)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(230)은 제1 캡핑층(220)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(230)과 제1 캡핑층(220)은 동일한 물질로 이루어질 수 있지만, 이에 제한되는 것은 아니다.

제1 표시 기판(100)과 제2 표시 기판(200) 사이에는 충진층(300)이 배치될 수 있다. 충진층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진층(300)은 제1 표시 기판(100)의 박막 봉지 구조물(170)과 제2 표시 기판(200)의 제2 캡핑층(230) 사이에 배치될 수 있다. 충진층(300)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

이하, 표시 장치(1)의 회로층(CCL)에 대해 상세히 설명한다.

도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.

도 3을 참조하면, 제1 기판(110) 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.

스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 제1 기판(110) 상의 제3 비표시 영역(NDA)에 배치될 수 있지만, 이에 제한되지 않고, 제4 비표시 영역(NDA)에 배치되거나, 제3 비표시 영역(NDA)과 제4 비표시 영역(NDA) 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA) 및/또는 제2 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.

데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.

데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 제1 비표시 영역(NDA)에 배치되고, 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 제2 비표시 영역(NDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 모두 동일한 영역, 예컨대 제1 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.

제1 기판(110) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.

도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.

도 4를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함한다.

발광 소자(EMD)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.

발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.

구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.

제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.

제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.

일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.

커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.

구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.

도 5는 일 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이다. 도 5에서는 표시 영역(DPA)의 일부 및 비표시 영역(NDA)의 일부의 단면을 함께 도시하였다. 표시 영역(DPA)의 단면으로는 화소의 트랜지스터 영역(TRR)과 커패시터 영역(CPR)의 단면을 표시하였고, 비표시 영역(NDA)의 단면으로는 패드 영역(PDA)의 단면을 도시하였다. 도 5의 트랜지스터 영역(TRR)은 3개의 트랜지스터 중 구동 트랜지스터(DTR)가 배치된 영역을 도시한다. 도 5에서는 제1 표시 기판(100)의 회로층(CCL)을 위주로 하여, 적층 구조상 화소 정의막(PDL)까지만 도시하였다.

도 5를 참조하면, 회로층(CCL)은 제1 기판(110) 상에 배치된 반도체층(150), 복수의 도전층 및 복수의 절연층을 포함한다. 반도체층(150)은 산화물 반도체를 포함할 수 있다. 복수의 도전층은 하부 금속층(120), 게이트 도전층(130), 데이터 도전층(140), 및 화소 전극(PXE)을 포함할 수 있다. 복수의 절연층은 버퍼층(161), 게이트 절연막(162), 층간 절연막(163), 패시베이션막, 및 비아층(165)을 포함할 수 있다.

더욱 구체적으로 설명하면, 제1 기판(110) 상에는 하부 금속층(120)이 배치된다. 하부 금속층(120)은 외광으로부터 반도체층(150)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(120)은 패턴화된 형상을 갖는다. 하부 금속층(120)은 트랜지스터 영역(TRR)에 배치될 수 있다. 하부 금속층(120)은 하부에서 적어도 상부의 반도체층(150)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 반도체층(150) 전체를 커버하도록 배치될 수 있다. 하부 금속층(120)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DTR)의 소스 전극(SEL)과 전기적으로 연결되어 구동 트랜지스터(DTR)의 전압이 변하는 것을 억제하는 역할을 할 수 있다. 하부 금속층(120)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.

하부 금속층(120) 상에는 버퍼층(161)이 배치된다. 버퍼층(161)은 하부 금속층(120)이 형성된 제1 기판(110)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 일 실시예에서, 버퍼층(161)은 SiNx/SiOX의 이중막을 포함할 수 있다.

버퍼층(161) 상에는 반도체층(150)이 배치된다. 반도체층(150)은 트랜지스터 영역(TRR)에 배치되며, 트랜지스터(DTR)의 채널을 이룬다. 반도체층(150)은 산화물 반도체를 포함하여 이루어질 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(150)은 IGZO(Indium tin zinc oxide)를 포함하여 이루어질 수 있다.

반도체층(150) 상에는 게이트 절연막(162)이 배치된다. 게이트 절연막(162)은 후술하는 게이트 도전층(130)과 동일한 패턴으로 형성될 수 있다. 게이트 절연막(162)의 측벽은 게이트 도전층(130)의 측벽에 대체로 정렬될 수 있지만, 이에 제한되는 것은 아니다. 게이트 절연막(162)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연막(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연막(162)은 SiOx막을 포함하여 이루어질 수 있다.

게이트 절연막(162) 상에는 게이트 도전층(130)이 배치된다. 트랜지스터 영역(TRR)의 게이트 전극(SEL), 커패시터 영역(CPR)의 커패시터 제1 전극(또는 하부 전극) 및 패드 영역(PDA)의 배선 패드(WPD)가 게이트 도전층(130)으로 이루어질 수 있다. 그 밖에, 상술한 스캔 라인(SCL)과 센싱 신호 라인(SSL)이 게이트 도전층(130)으로 이루어질 수 있다.

게이트 도전층(130)은 적층 구조상 게이트 도전 금속층(131)과 게이트 도전 금속층(131) 상에 배치된 게이트 캡핑층(132)을 포함할 수 있다. 게이트 도전 금속층(131)은 단일막으로 이루어질 수도 있지만, 다중막으로 이루어질 수도 있다. 예를 들어, 게이트 도전 금속층(131)은 게이트 메인 금속층(131a) 이외에 게이트 메인 금속층(131a) 하부에 배치된 게이트 기저층(131b)을 더 포함할 수 있다. 게이트 기저층(131b), 게이트 메인 금속층(131a) 및 게이트 캡핑층(132)은 모두 도전성 물질로 이루어질 수 있다. 게이트 기저층(131b), 게이트 메인 금속층(131a) 및 게이트 캡핑층(132)은 하나의 마스크 공정에 의해 패터닝될 수 있다. 일 실시예에서, 상기 각 구성층의 측벽은 서로 정렬될 수 있다. 몇몇 실시예에서, 게이트 도전층(130)을 구성하는 층 중 상부에 위치하는 층은 하부에 위치하는 층 대비 그 측벽이 외측으로 돌출하지 않을 수 있다. 즉, 게이트 도전층(130)은 상부층이 돌출된 팁 구조를 포함하지 않을 수 있다. 이와 같은 실시예에서, 게이트 도전층(130)의 하부에 위치하는 층의 측벽은 상부에 위치하는 층의 측벽에 대해 정렬되거나 외측으로 돌출되는 관계를 가질 수 있다. 두께 방향으로 중첩하는 게이트 도전층(130)의 각 구성층 사이에는 절연층이 개재되지 않을 수 있다.

게이트 기저층(131b)은 게이트 메인 금속층(131a)의 부착력과 같은 성막성을 돕거나, 하부의 게이트 절연막(162)으로부터 반응성 물질이 게이트 메인 금속층(131a)으로 진입하는 것을 방지하는 역할을 할 수 있다. 또한, 게이트 메인 금속층(131a)을 이루는 물질(예컨대, 구리)이 인접한 하부막 측으로 확산하는 것을 방지할 수 있다. 게이트 기저층(131b)은 티탄(Ti), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.

게이트 메인 금속층(131a)은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 게이트 메인 금속층(131a)은 게이트 기저층(131b) 및 게이트 캡핑층(132)보다 더 큰 두께를 갖고, 더 낮은 저항의 물질로 이루어질 수 있다. 게이트 메인 금속층(131a)은, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.

게이트 캡핑층(132)은 게이트 메인 금속층(131a)을 상부에서 덮어 보호한다. 게이트 캡핑층(132)은 게이트 도전층(130)의 상부에 배치되는 층이나 제조 공정 중에 사용되는 에천트나 기타 화학 물질로부터 게이트 메인 금속층(131a)을 보호하는 역할을 할 수 있다. 또한, 게이트 캡핑층(132)은 게이트 메인 금속층(131a)을 이루는 물질(예컨대, 구리)이 인접한 상부막 측으로 확산하는 것을 방지할 수 있다. 게이트 캡핑층(132)은 게이트 메인 금속층(131a)과 직접 접촉할 수 있다.

게이트 캡핑층(132)은 또한 패드 영역(PDA)에서 배선 패드(WPD)의 접촉 전극으로 사용될 수 있다. 따라서, 게이트 캡핑층(132)은 배선 패드(WPD)의 접촉 전극에 적합한 물질로 이루어질 수 있다. 게이트 캡핑층(132)은 ZIO, IZO, ITO 등을 포함하여 이루어질 수 있다. 예를 들어, 게이트 캡핑층(132)은 ZIO막, IZO막, ITO막을 포함하여 이루어지거나, Ti/Mo/ITO 등과 같은 다중막으로 이루어질 수도 있다.

일 실시예에서, 게이트 도전층(130)은 티탄을 포함하는 게이트 기저층(131b), 구리를 포함하는 게이트 메인 금속층(131a) 및 ZIO를 포함하는 게이트 캡핑층(132)을 포함할 수 있다. 즉, 게이트 도전층(130)은 Ti/Cu/ZIO의 삼중막을 포함할 수 있다. 게이트 캡핑층(132)으로 ZIO를 사용할 경우, 상부 팁의 발생 없이 하부의 구리층과 일괄 식각이 가능하고, IZO에 비해 우수한 전기 전도도를 가져 배선 패드(WPD)의 접촉 전극으로 적합하게 사용될 수 있다. 다른 대안적인 실시예에서, 게이트 캡핑층(132)이 Ti/Mo/ITO으로 적용되어, 게이트 도전층(130)은 Ti/Cu/Ti/Mo/ITO의 적층 구조를 가질 수 있다.

상기와 같은 구조의 게이트 도전층(130)은 상부에 게이트 캡핑층(132)을 포함하기 때문에, 게이트 도전 금속층(131)의 게이트 메인 금속층(131a)이 후속 공정 중에 부식되는 것이 방지될 수 있다. 따라서, 배선 패드(WPD)의 신뢰성이 개선될 수 있다.

게이트 도전층(130) 상에는 층간 절연막(163)이 배치된다. 층간 절연막(163)은 게이트 도전층(130)이 형성된 층간 절연막(163)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 층간 절연막(163)은 SiON을 포함하여 이루어질 수 있다.

층간 절연막(163)은 상이한 두께를 갖는 표면 단차를 가질 수 있다. 예를 들어, 패드 영역(PDA)의 층간 절연막(163)은 표시 영역(DPA)에 위치하는 층간 절연막(163)의 제1 구간(또는 제1 단차 구간, 163_1)보다 두께가 작은 제2 구간(또는 제2 단차 구간, 163_2)을 포함할 수 있다. 층간 절연막(163)의 제2 구간(163_2)은 비표시 영역(NDA)에 위치하며, 적어도 패드 영역(PDA)의 제1 게이트 도전층(130)이 배치된 주위 영역에 위치할 수 있다. 제1 구간(163_1)과 제2 구간(163_2) 사이에는 제1 단차부(STP1)가 정의될 수 있다. 제1 단차부(STP1)는 상부에 위치하는 패시베이션층(164)의 측면에 정렬될 수 있지만, 이에 제한되지 않는다. 패드 영역(PDA)의 제1 게이트 도전층(130) 주위에서 층간 절연막(163)의 두께가 상대적으로 작으면, 배선 패드(WPD)의 접촉 전극을 노출하기 용이해질 수 있다. 한편, 도면에서는 설명의 편의상 표시 영역(DPA)에서 층간 절연막(163)의 상면이 평탄한 경우를 예시하였지만, 무기 물질로 이루어진 층간 절연막(163)이 하부의 단차를 반영한 표면 형상을 가질 수도 있다. 이 경우, 상기 구간별 층간 절연막(163) 두께의 상대적인 비교는 하부 단차 구조가 없는 동일한 평탄한 기준면(예컨대 버퍼층(161)의 상면)으로부터 측정된 두께에 의해 이루어질 수 있다.

층간 절연막(163) 상에는 데이터 도전층(140)이 배치된다. 트랜지스터 영역(TRR)의 소스 전극(SEL)과 드레인 전극(DEL) 및 커패시터 영역(CPR)의 커패시터 제2 전극(또는 상부 전극)이 데이터 도전층(140)으로 이루어질 수 있다. 소스 전극(SEL)과 드레인 전극(DEL)은 각각 층간 절연막(163)을 관통하는 제2 컨택홀(CNT2)을 통해 반도체층(150)과 연결될 수 있다. 소스 전극(SEL)은 또한 층간 절연막(163), 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 버퍼층(161)과 연결될 수 있다. 그 밖에, 상술한 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL)이 데이터 도전층(140)으로 이루어질 수 있다. 데이터 도전층(140)은 패드 영역(PDA)의 제1 게이트 도전층(130)과는 중첩하지 않을 수 있다. 데이터 도전층(140)은 패드 영역(PDA)에는 형성되지 않을 수 있지만, 이에 제한되는 것은 아니다.

데이터 도전층(140)은 적층 구조상 데이터 도전 금속층(141)과 데이터 도전 금속층(141) 상에 배치된 데이터 캡핑층(142)을 포함할 수 있다. 데이터 도전 금속층(141)은 단일막으로 이루어질 수도 있지만, 다중막으로 이루어질 수도 있다. 예를 들어, 데이터 도전 금속층(141)은 데이터 메인 금속층(141a) 이외에 데이터 메인 금속층(141a) 하부에 배치된 데이터 기저층(141b)을 더 포함할 수 있다. 데이터 기저층(141b), 데이터 메인 금속층(141a) 및 데이터 캡핑층(142)은 모두 도전성 물질로 이루어질 수 있다. 두께 방향으로 중첩하는 데이터 도전층(140)의 상기 각 구성층 사이에는 절연층이 개재되지 않을 수 있다. 데이터 기저층(141b), 데이터 메인 금속층(141a) 및 데이터 캡핑층(142)은 하나의 마스크 공정에 의해 패터닝될 수 있다. 데이터 도전층(140)의 측벽 형상은 게이트 도전층(130)의 측벽 형상으로 설명한 것과 실질적으로 동일할 수 있다.

데이터 기저층(141b)은 게이트 기저층(131b)과 유사하게 데이터 메인 금속층(141a)의 부착력과 같은 성막성을 돕거나, 하부의 층간 절연막(163)으로부터 반응성 물질이 데이터 메인 금속층(141a)으로 진입하는 것을 방지하는 역할을 할 수 있다. 데이터 기저층(141b)은 티탄(Ti), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.

데이터 메인 금속층(141a)은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 데이터 메인 금속층(141a)은 데이터 기저층(141b) 및 데이터 캡핑층(142)보다 더 큰 두께를 갖고, 더 낮은 저항의 물질로 이루어질 수 있다. 데이터 메인 금속층(141a)은, 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.

데이터 캡핑층(142)은 데이터 메인 금속층(141a)을 상부에서 덮어 보호한다. 데이터 캡핑층(142)은 데이터 도전층(140)의 상부에 배치되는 층이나 제조 공정(예컨대, 제3 컨택홀(CNT3) 형성 공정) 중에 사용되는 에천트나 기타 화학 물질로부터 데이터 메인 금속층(141a)을 보호하는 역할을 할 수 있다. 또, 공정 과정에서 상부의 비아층(165)이 데이터 메인 금속층(141a)과 직접 접촉하는 것을 방지하여, 데이터 메인 금속층(141a)이 비아층(165)의 물질에 의해 부식하는 것을 방지할 수 있다. 또한, 데이터 캡핑층(142)은 데이터 메인 금속층(141a)을 이루는 물질(예컨대, 구리)이 인접한 상부막 측으로 확산하는 것을 방지할 수 있다. 데이터 캡핑층(142)은 데이터 메인 금속층(141a)과 직접 접촉할 수 있다.

데이터 캡핑층(142)은 ZIO, IZO, ITO 등을 포함하여 이루어질 수 있다. 예를 들어, 데이터 캡핑층(142)은 ZIO막, IZO막, ITO막을 포함하여 이루어지거나, Ti/Mo/ITO 등과 같은 다중막으로 이루어질 수도 있다.

일 실시예에서, 데이터 도전층(140)은 Ti/Cu/ZIO의 삼중막을 포함하거나, Ti/Cu/Ti/Mo/ITO의 적층 구조를 가질 수 있다. 데이터 도전층(140)과 게이트 도전층(130)의 적층 물질 및 적층 구조는 동일할 수 있지만, 이에 제한되는 것은 아니다.

데이터 도전층(140) 상에는 패시베이션층(164)이 배치된다. 패시베이션층(164)은 데이터 도전층(140)을 덮어 보호하는 역할을 한다. 패시베이션층(164)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 패시베이션층(164)은 표시 영역(DPA)에 형성되며, 비표시 영역(NDA)에는 적어도 부분적으로 미형성될 수 있다. 패시베이션층(164)은 적어도 패드 영역(PDA)의 제1 게이트 도전층(130) 상에는 형성되지 않아 그와 비중첩할 수 있다. 일 실시예에서, 패시베이션층(164)은 패드 영역(PDA)에서 상대적으로 작은 두께를 갖는 제2 구간(163_2)의 층간 절연막(163)과는 비중첩할 수 있다. 패시베이션층(164)의 일 단부(일 측면)는 층간 절연막(163)의 제1 단차부(STP1)에 정렬될 수 있다.

패시베이션층(164) 상에는 비아층(165)이 배치된다. 비아층(165)은 패시베이션층(164)의 상면을 덮으며, 패드 영역(PDA)에 인접한 패시베이션층(164) 단부의 측면을 덮도록 배치될 수 있다. 패드 영역(PDA)에서 비아층(165)은 패시베이션층(164)의 바로 위에 배치될 수 있다.

비아층(165)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(165)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 비아층(165)은 폴리이미드를 포함하여 이루어질 수 있다.

비아층(165)은 단차를 포함할 수 있다. 비아층(165)은 영역별로 다른 높이를 갖는 단차 구조를 포함할 수 있다. 비아층(165)은 제1 높이를 갖는 제1 영역(165_1), 제1 높이보다 낮은 제2 높이를 갖는 제2 영역(165_2) 및 제2 높이보다 낮은 제3 높이를 갖는 제3 영역(165_3)을 포함할 수 있다. 비아층(165)의 높이는 제1 기판(110)의 일면과 같은 기준면으로부터 측정될 수 있다. 비아층(165)은 각 영역 내에서는 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 각 영역의 경계에서 비아층(165)은 단차 구조를 가질 수 있다.

비아층(165)의 제1 영역(165_1)과 제2 영역(165_2)은 표시 영역(DPA) 내에 배치된다. 비아층(165)의 제1 영역(165_1)은 상부의 화소 전극(PXE)과 중첩할 수 있다. 비아층(165)의 제2 영역(165_2)은 표시 영역(DPA) 내에서 비발광 영역(NEM)에 위치하며, 화소 전극(PXE)과 비중첩할 수 있다. 제2 영역(165_2)은 화소 전극(PXE) 주변을 따라 배치되며, 표시 영역(DPA) 내에서 격자 형상의 웅덩이를 형성할 수 있다.

비아층(165)의 제3 영역(165_3)은 비표시 영역(NDA)의 패드 영역(PDA)에 위치한다. 패드 영역(PDA)에서 비아층(165)이 낮은 높이를 가짐에 따라, 게이트 도전층(130)으로 이루어지는 배선 패드(WPD) 상에 외부 장치를 원활하게 실장할 수 있다. 비아층(165)의 제3 영역(165_3)은 층간 절연막(163)의 제2 구간(163_2)에 중첩하도록 배치될 수 있다.

비아층(165)은 하부의 패시베이션층(164)과 함께 패드 영역(PDA)의 제1 게이트 도전층(130)을 노출하는 패드 개구(PDOP)를 구성할 수 있다. 패드 개구(PDOP)의 내측벽을 구성하는 패시베이션층(164)과 비아층(165)은 상호 정렬될 수 있지만, 이에 제한되는 것은 아니다. 패드 개구(PDOP)의 내측벽은 제1 게이트 도전층(130)과 중첩하도록 배치될 수 있다.

비아층(165) 상에는 화소 전극(PXE)이 배치된다. 화소 전극(PXE)을 구성하는 물질은 도 2를 참조하여 설명한 바와 같다. 일 실시예에서, 화소 전극(PXE)은 ITO/Ag/ITO의 삼중막을 포함하여 이루어질 수 있다.

화소 전극(PXE)은 표시 영역(DPA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다. 화소 전극(PXE)은 표시 영역(DPA)의 트랜지스터 영역(TRR) 및 커패시터 영역(CPR)에 중첩할 수 있지만, 이에 제한되는 것은 아니다. 화소 전극(PXE)은 비아층(165) 및 패시베이션층(164)을 관통하는 제3 컨택홀(CNT3)을 통해 구동 트랜지스터(DTR)의 소스 전극(SEL)과 연결될 수 있다.

화소 전극(PXE) 상에는 화소 정의막(PDL)이 배치된다. 화소 정의막(PDL)을 구성하는 물질은 도 2를 참조하여 설명한 바와 같다. 일 실시예에서, 화소 정의막(PDL)은 폴리이미드를 포함하여 이루어질 수 있다.

화소 정의막(PDL)은 표시 영역(DPA)에 배치되며, 비표시 영역(NDA)에는 배치되지 않을 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)의 테두리 부위에 중첩하도록 배치된다. 화소 정의막(PDL)은 제3 컨택홀(CNT3) 상에도 중첩 배치될 수 있다. 화소 정의막(PDL)은 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진할 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)이 형성되지 않은 비아층(165) 상에도 배치된다. 화소 정의막(PDL)은 화소 전극(PXE) 주변에 비아층(165)의 제2 영역(165_2)에 의해 형성된 단차부(웅덩이)를 채워 보상할 수 있다. 일 실시예에서, 비아층(165)의 제1 영역(165_1)에 중첩하는 화소 정의막(PDL)의 높이와 비아층(165)의 제2 영역(165_2)에 중첩하는 화소 정의막(PDL)의 높이는 동일할 수 있지만, 이에 제한되는 것은 아니다.

이하, 상기한 표시 장치의 제조 방법에 대해 설명한다.

도 6 내지 도 15는 도 5의 표시 장치의 제조 방법의 공정 단계별 단면도들이다.

도 6을 참조하면, 먼저 제1 기판(110) 상에 패턴화된 하부 금속층(120)을 형성한다. 패턴화된 하부 금속층(120)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 하부 금속층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 6에 도시된 바와 같은 하부 금속층(120)을 형성할 수 있다.

이어, 도 7을 참조하면, 하부 금속층(120)이 형성된 제1 기판(110)의 전면에 버퍼층(161)을 형성한다. 이어, 버퍼층(161) 상에 반도체층(150)을 형성한다. 반도체층(150)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(161) 상에 산화물 반도체를 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 7에 도시된 바와 같은 반도체층(150)을 형성할 수 있다.

이어, 도 8을 참조하면, 반도체층(150)이 형성된 버퍼층(161) 상에 패턴화된 게이트 절연막(162)과 게이트 도전층(130)을 형성한다. 패턴화된 게이트 절연막(162)과 게이트 도전층(130)은 하나의 마스크 공정으로 형성될 수 있다. 구체적으로, 반도체층(150)이 형성된 버퍼층(161) 상에 게이트 절연막용 물질층을 전면 증착한다. 이어, 게이트 절연막용 물질층 상에 게이트 도전 금속층용 물질층과 게이트 캡핑층용 물질층을 순차 증착한다. 이어, 게이트 캡핑층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 게이트 캡핑층용 물질층, 게이트 도전 금속층용 물질층 및 게이트 절연막용 물질층을 순차 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거한다. 이상에서는 포토레지스트 패턴을 게이트 절연막(162) 패터닝까지 식각 마스크로 이용하는 경우를 예시하였지만, 패터닝된 상위 층이 하위 층을 식각하기 위한 하드 마스크로 사용될 수도 있다. 이 경우, 포토레지스트 패턴은 하드 마스크와 함께 식각 마스크로 사용될 수 있다. 다른 예로, 하드 마스크를 형성한 후 포토레지스트 패턴을 제거하고 상기 하드 마스크를 식각 마스크로 이용하여 하위 층을 식각할 수도 있다.

이어, 도 9를 참조하면, 게이트 도전층(130)이 형성된 버퍼층(161) 상에 층간 절연막(163)을 적층하고, 하부 금속층(120)의 일부를 노출하는 제1 컨택홀(CNT1)과 반도체층(150)의 일부(소스 영역과 드레인 영역)를 노출하는 제2 컨택홀(CNT2)을 형성한다. 컨택홀(CNT1, CNT2) 형성 공정은 마스크 공정으로 형성될 수 있다. 제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 서로 다른 마스크에 의해 순차 형성될 수 있다. 예를 들어, 게이트 도전층(130)이 형성된 버퍼층(161) 상에 층간 절연막용 절연층을 전면 증착한다. 이어, 층간 절연막용 절연층 상에 하부 금속층(120)의 일부를 노출하는 제1 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 층간 절연막용 절연층과 버퍼층(161)을 식각하여 하부 금속층(120)의 일부를 노출하는 제1 컨택홀(CNT1)을 형성한다. 제1 포토레지스터 패턴을 제거한 후, 층간 절연막용 절연층 상에 반도체층(150)의 일부를 노출하는 제1 포토레지스터 패턴을 형성하고, 이를 식각 마스크로 이용하여 층간 절연막용 절연층을 식각하여 제2 컨택홀(CNT2)을 형성한다.

제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 동일한 마스크에 의해 형성될 수도 있지만, 이 경우, 제1 컨택홀(CNT1)을 형성하기 위해 버퍼층(161)을 식각하는 동안 반도체층(150)이 에천트에 노출될 수 있다. 상기한 것처럼, 제1 컨택홀(CNT1)을 먼저 형성한 후, 제2 컨택홀(CNT2)을 별도의 마스크를 이용하여 형성하면 반도체층(150)의 표면 손상을 억제할 수 있다.

본 단계에서, 패드 영역(PDA)의 게이트 도전층(130) 상에는 컨택홀이나 개구가 형성되지 않으며, 패드 영역(PDA)의 게이트 도전층(130)은 층간 절연막(163)에 의해 덮여 있을 수 있다.

이어, 도 10을 참조하면, 층간 절연막(163) 상에 패턴화된 데이터 도전층(140)을 형성한다. 패턴화된 데이터 도전층(140)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 층간 절연막(163) 상에 데이터 도전 금속층용 물질층과 데이터 캡핑층용 물질층을 순차적으로 전면 증착한다. 상기 증착 과정에서 데이터 도전 금속층용 물질층 및/또는 데이터 캡핑층용 물질층은 제1 컨택홀(CNT1)과 제2 컨택홀(CNT2) 내부까지 증착되어 각각 하부 금속층(120) 및 반도체층(150)에 연결될 수 있다. 이어, 데이터 캡핑층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 데이터 캡핑층용 물질층 및 데이터 도전 금속층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 10에 도시된 바와 같은 패턴화된 데이터 도전층(140)을 완성한다.

본 단계에서, 데이터 도전층(140)의 패터닝은 패드 영역(PDA)의 게이트 도전층(130)을 층간 절연막(163)으로 덮어 보호한 상태에서 진행된다. 따라서, 패드 영역(PDA)의 게이트 도전층(130)이 데이터 도전층(140)의 패터닝에 사용되는 에천트와 반응하는 것을 방지할 수 있다.

이어, 도 11을 참조하면, 데이터 도전층(140)이 형성된 층간 절연막(163) 상에 패시베이션층(164)을 형성하고, 패시베이션층(164) 상에 포토레지스트 패턴을 형성한다.

구체적으로, 데이터 도전층(140)이 형성된 층간 절연막(163) 상에 패시베이션층(164)을 전면 증착한다. 이어, 패시베이션층(164) 상에 포토레지스트층을 형성한 후 노광 및 현상하여 포토레지스트 패턴을 형성한다. 포토레지스트 패턴(PR1)은 트랜지스터 영역(TRR)의 소스 전극(SEL)에 중첩하는 영역을 노출하는 제1 개구부(OP1)와 패드 영역(PDA)을 노출하는 제2 개구부(OP2)를 포함한다. 일 실시예에서, 제1 개구부(OP1)의 폭은 대응되는 소스 전극(SEL)의 폭보다 작거나 같은 반면, 제2 개구부(OP2)의 폭은 패드 영역(PDA)의 게이트 도전층(130)의 폭보다 클 수 있지만, 이에 제한되는 것은 아니다.

이어, 도 12를 참조하면, 포토레지스트 패턴(PR1)을 식각 마스크로 이용하여 패시베이션층(164)을 식각한다. 본 과정을 통해 제1 개구부(OP1)에 의해 노출된 패시베이션층(164)이 식각되어 트랜지스터 영역(TRR)의 소스 전극(SEL)을 노출하는 컨택홀이 형성된다. 아울러, 제2 개구부(OP2)에 의해 노출된 패시베이션층(164)이 함께 제거되어, 패드 영역(PDA)의 게이트 도전층(130) 상부의 층간 절연막(163)이 노출된다. 즉, 패드 영역(PDA)의 적어도 게이트 도전층(130) 상부에는 패시베이션층(164)이 배치되지 않으며, 패드 영역(PDA)의 게이트 도전층(130)은 패시베이션층(164)과 두께 방향으로 중첩하지 않는다.

몇몇 실시예에서, 제2 개구부(OP2)에 의해 노출된 층간 절연막(163)에 대한 부분 식각을 더 진행하여 패드 영역(PDA)의 층간 절연막(163)의 두께를 감소시킬 수 있다(즉, 제1 구간(163_1)과 제2 구간(163_2)의 형성). 구체적으로, 도 12의 식각 공정 결과 트랜지스터 영역(TRR)이나 커패시터 영역(CPR)의 게이트 도전층(130) 상부의 층간 절연막(163)의 두께보다 패드 영역(PDA)의 게이트 도전층(130) 상부의 층간 절연막(163)의 두께가 더 작아질 수 있다. 다만, 이 경우에도, 패드 영역(PDA)의 게이트 도전층(130)은 노출되지 않고 층간 절연막(163)에 의해 덮이도록 제어된다. 이와 같이, 본 단계에서 패드 영역(PDA)의 층간 절연막(163)의 두께를 감소시키면, 후속하는 패드 영역(PDA)의 게이트 도전층(130)을 노출하는 전면 식각 공정을 보다 효율적으로 진행할 수 있다.

이어, 도 13을 참조하면, 패시베이션층(164) 상에 패턴화된 비아층(165)을 형성한다. 패턴화된 비아층(165)은 대체로 평탄한 표면을 갖되, 영역별로 상이한 높이를 가질 수 있다. 예를 들어, 패드 영역(PDA)에서의 비아층(165)의 높이는 표시 영역(DPA)에서의 비아층(165)의 높이보다 작을 수 있다.

패턴화된 비아층(165)은 소스 전극(SEL)을 노출하는 컨택홀을 노출하는 제3 개구부(OP3) 및 패드 영역(PDA)의 게이트 도전층(130) 상부의 패시베이션층(164)을 노출하는 제4 개구부(OP4)를 포함한다. 제3 개구부(OP3)는 소스 전극(SEL)을 노출하는 패시베이션층(164)의 컨택홀과 함께 제3 컨택홀(CNT3)을 구성할 수 있다. 일 실시예에서, 제3 개구부(OP3)의 폭은 소스 전극(SEL)을 노출하는 컨택홀보다 클 수 있고, 제4 개구부(OP4)의 폭은 도 12의 공정을 통해 두께가 감소한 패드 영역(PDA)의 층간 절연막(163) 영역의 폭보다 작고, 나아가 패드 영역(PDA)의 게이트 도전층(130)의 폭보다 작을 수 있지만, 이에 제한되는 것은 아니다.

비아층(165)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 비아층(165)은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 개구부(OP3, OP4)를 형성하는 것에 의해 형성될 수 있다. 영역별로 다른 높이를 갖는 비아층(165)은 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다.

한편, 비아층(165)을 도포할 때, 비아층(165)과 데이터 도전층(140)이 접촉할 수 있는데, 데이터 도전층(140)의 상부막으로 데이터 캡핑층(142)이 형성되어 있으므로, 비아층(165)과 데이터 도전 금속층(141)과의 직접적인 접촉이 방지될 수 있다. 따라서, 비아층(165)과 데이터 도전 금속층(141)의 직접 접촉에 의한 부식 불량 등을 방지할 수 있다.

이어, 도 14를 참조하면, 비아층(165) 상에 패턴화된 화소 전극(PXE)을 형성한다. 패턴화된 화소 전극(PXE)은 마스크 공정에 의해 형성될 수 있다. 구체적으로 설명하면, 비아층(165) 상에 화소 전극용 물질층을 전면 증착한다. 상기 증착 과정에서 화소 전극용 물질층은 제3 컨택홀(CNT3)의 내부까지 증착되어 소스 전극(SEL)에 연결될 수 있다.

이어, 화소 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 잔류하여야 할 화소 전극(PXE)의 패턴 형상을 갖는 포토레지스트 패턴(PR2)을 형성한다. 이어, 포토레지스트 패턴(PR2)을 식각 마스크로 이용하여 화소 전극용 물질층을 식각한다. 화소 전극용 물질층의 식각은, 이에 제한되는 것은 아니지만, 습식 식각으로 진행될 수 있다. 본 단계에서, 패드 영역(PDA)의 게이트 도전층(130)은 두께가 감소된 층간 절연막(163)에 의해 덮여서 보호된다. 따라서, 패드 영역(PDA)의 게이트 도전층(130)이 화소 전극(PXE)의 식각에 사용되는 에천트와 접촉하여 손상되는 것을 방지할 수 있다.

이어, 도 15를 참조하면, 화소 전극(PXE) 상에 포토레지스트 패턴(PR2)이 잔류한 상태에서 전면 식각을 진행하여 패드 영역(PDA)의 게이트 도전층(130) 상부의 층간 절연막(163)을 제거하여 게이트 도전층(130)(구체적으로, 게이트 캡핑층(132))을 노출한다. 그 결과, 패드 영역(PDA)의 게이트 도전층(130)을 노출하는 패드 개구(PDOP)가 완성된다. 패드 개구(PDOP)를 구성하는 비아층(165) 및 패시베이션층(164)의 내측벽은 상호 정렬될 수 있다. 패드 개구(PDOP)에 의해 노출된 패드 영역(PDA)의 게이트 도전층(130)은 배선 패드(WPD)로 사용될 수 있다. 본 실시예의 경우, 하나의 마스크 공정으로 게이트 도전 금속층(131)과 함께 형성된 게이트 캡핑층(132)이 배선 패드(WPD)의 접촉 전극으로 사용될 수 있다. 따라서, 별도의 배선 패드(WPD)의 접촉 전극을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다.

한편, 전면 식각 중 화소 전극(PXE)은 포토레지스트 패턴(PR2)에 의해 덮여 보호되지만, 포토레지스트 패턴(PR2)이 덮지 않는 비아층(165)은 전면 식각에 노출되면서 층간 절연막(163)과 함께 부분적으로 식각될 수 있다. 그 결과, 포토레지스트 패턴(PR2)에 덮이지 않고 노출된 비아층(165)의 높이(두께)가 감소할 수 있다. 그에 따라, 비아층(165)은 영역별로 높이가 상이한 단차 구조를 가질 수 있다. 즉, 표시 영역(DPA)에서 화소 전극(PXE)에 의해 덮인 비아층(165)의 제1 영역(165_1)은 제1 높이를 유지하고, 화소 전극(PXE)에 의해 덮이지 않은 비아층(165)의 제2 영역(165_2)은 제1 높이보다 작은 제2 높이를 가질 수 있다. 또한, 패드 영역(PDA)의 비아층(165)도 그 높이가 낮아져 제3 높이를 갖는 제3 영역(165_3)이 될 수 있다. 이어, 애슁 또는 스트립 공정으로 포토레지스트 패턴을 제거한다.

이어, 도 5를 참조하면, 화소 전극(PXE)이 형성된 비아층(165) 상에 패턴화된 화소 정의막(PDL)을 형성한다. 화소 정의막(PDL)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 화소 정의막(PDL)은 화소 정의막(PDL)용 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.

화소 정의막(PDL)은 화소(PX)의 경계를 따라 형성되며, 화소 전극(PXE)에 부분적으로 중첩할 수 있다. 화소 정의막(PDL)은 제3 컨택홀(CNT3)과 중첩하도록 형성될 수 있다. 화소 전극(PXE)이 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진하지 못하고 부분적으로만 충진할 경우, 화소 정의막(PDL)은 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진할 수 있다. 또한, 화소 정의막(PDL)은 상대적으로 낮은 높이를 갖는 비아층(165)의 제2 영역(165_2)을 충진하여 해당 영역의 단차를 보상해줄 수 있다.

이상에서 설명한 바와 같이, 본 실시예에 의하면, 배선 패드(WPD)의 접촉 전극을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다.

이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.

도 16을 참조하면, 본 실시예에 따른 표시 장치는 데이터 도전층(140_1)의 적층 구조가 도 6의 실시예와 차이가 있다. 또한, 패드 영역(PDA)에서의 절연층의 적층 또는 단면 구조에서도 도 6의 실시예와 상이한 점이 있다.

더욱 구체적으로 설명하면, 본 실시예의 데이터 도전층(140_1)은 데이터 캡핑층(142)을 포함하지 않는다. 데이터 도전층(140_1)은 데이터 기저층(141b)과 데이터 메인 금속층(141a)을 포함하는 데이터 도전 금속층(141)을 포함한다. 데이터 도전 금속층(141)의 상부에는 데이터 캡핑층(142)이 배치되지 않는다. 데이터 도전층(140_1)의 상면은 데이터 메인 금속층(141a)으로 이루어진다.

본 실시예의 층간 절연막(163a)은 단차 구조를 포함하지 않는다. 즉, 패드 영역(PDA)에서의 층간 절연막(163a)의 두께는 표시 영역(DPA)에서의 층간 절연막(163a)의 두께와 실질적으로 동일하다.

한편, 패시베이션층(164a)은 패드 영역(PDA)에까지 배치되되, 두께가 상이한 단차 구조를 포함한다. 구체적으로 설명하면, 패드 영역(PDA)의 패시베이션층(164a)은 표시 영역(DPA)에 위치하는 패시베이션층(164a)의 제3 구간(164a_3)(또는 제3 단차 구간)보다 두께가 작은 제4 구간(164a_4)(또는 제4 단차 구간)을 포함할 수 있다. 패시베이션층(164a)의 제4 구간(164a_4)은 비표시 영역(NDA)에 위치하며, 적어도 패드 영역(PDA)의 제1 게이트 도전층(130)이 배치된 주위 영역에 위치할 수 있다. 제3 구간(164a_3)과 제4 구간(164a_4) 사이에는 제2 단차부(STP2)가 정의될 수 있다.

패드 영역(PDA)의 제1 게이트 도전층(130) 주위에서 패시베이션층(164a)의 두께가 상대적으로 작으면, 배선 패드(WPD)의 접촉 전극을 노출하기 용이해질 수 있다. 한편, 무기 물질로 이루어진 패시베이션층(164a)은 하부의 단차를 반영한 표면 형상을 가질 수도 있는데, 이 경우, 상기 구간별 패시베이션층(164a) 두께의 상대적인 비교는 하부 단차 구조가 없는 동일한 평탄한 기준면(예컨대 층간 절연막(163a)의 상면)으로부터 측정된 두께에 의해 이루어질 수 있다.

비아층(165a)은 패드 영역(PDA)에는 배치되지 않을 수 있다. 따라서, 비아층(165a)은 제1 높이를 갖는 제1 영역(165a_1) 및 제1 높이보다 낮은 제2 높이를 갖는 제2 영역(165a_2)을 포함하며, 도 6의 실시예와 같은 제3 높이를 갖는 제3 영역은 포함하지 않는다. 패드 영역(PDA) 측을 향하는 비아층(165a)의 측면은 하부 패시베이션층(164a)의 제2 단차부(STP2)에 정렬될 수 있다.

도 17 내지 도 21은 도 16의 표시 장치의 제조 방법의 공정 단계별 단면도들이다.

제1 기판(110) 상에 패턴화된 하부 금속층(120), 버퍼층(161), 반도체층(150), 패턴화된 게이트 절연막(162)과 게이트 도전층(130), 및 층간 절연막(163a)을 형성하고, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 과정까지는 도 6 내지 도 9의 실시예와 동일하다.

이어, 도 17을 참조하면, 층간 절연막(163a) 상에 패턴화된 데이터 도전층(140_1)을 형성한다. 본 실시예의 패턴화된 데이터 도전층(140_1)은 데이터 캡핑층(142)을 포함하지 않는 점에서 도 10의 실시예의 패턴화된 데이터 도전층(140)과 상이하며, 그 밖의 패턴화된 데이터 도전층(140_1)을 형성하는 방법은 도 10과 실질적으로 동일하므로, 중복 설명은 생략한다.

이어, 도 18을 참조하면, 데이터 도전층(140_1)이 형성된 층간 절연막(163a) 상에 패시베이션층(164a)을 형성한다. 이어, 패시베이션층(164a) 상에 패턴화된 비아층(165a)을 형성한다. 본 실시예의 경우, 패시베이션층(164a)에 대한 식각 공정 없이 곧바로 그 상부에 비아층(165a)을 형성하는 점에서 도 13의 실시예와 상이하다.

패턴화된 비아층(165a)은 대체로 평탄한 표면을 갖되, 영역별로 상이한 높이를 가질 수 있다. 예를 들어, 패드 영역(PDA)에서의 비아층(165a)의 높이는 표시 영역(DPA)에서의 비아층(165a)의 높이보다 작을 수 있다.

패턴화된 비아층(165a)은 소스 전극(SEL) 상부의 패시베이션층(164a)을 노출하는 제3 개구부(OP3) 및 패드 영역(PDA)의 게이트 도전층(130) 상부의 패시베이션층(164a)을 노출하는 제4 개구부(OP4)를 포함한다.

비아층(165a)은 감광성 물질을 포함하는 유기 물질을 포함하여 이루어지고, 패턴화된 비아층(165a)은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 개구부를 형성하는 것에 의해 형성될 수 있다. 영역별로 다른 높이를 갖는 비아층(165a)은 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다.

한편, 본 실시예에 따른 데이터 도전층(140_1)은 데이터 캡핑막을 포함하지 않지만, 비아층(165a)을 도포할 때 패시베이션층(164a)에 의해 데이터 도전층(140_1)이 덮여 있으므로 비아층(165a)과 데이터 도전층(140_1)이 직접 접촉하지 않는다. 따라서, 비아층(165a)과 데이터 도전 금속층(141)의 직접 접촉에 의한 부식 불량 등을 방지할 수 있다.

이어, 도 19를 참조하면, 도 18의 결과물에 대해 전면 식각을 진행하여, 제3 개구부(OP3)에 의해 노출된 패시베이션층(164a)을 제거하여 소스 전극(SEL)의 표면을 노출하는 제3 컨택홀(CNT3)을 형성하고, 제4 개구부(OP4)에 의해 노출된 패시베이션층(164a)을 제거하여 패드 영역(PDA)의 제1 게이트 도전층(130) 상부의 층간 절연막(163a)을 노출한다. 전면 식각은 건식 식각으로 진행될 수 있다. 본 단계에서, 전면 식각에 노출된 비아층(165a)도 패시베이션층(164a)과 함께 식각되어 그 높이(두께)가 감소할 수 있다. 나아가, 제4 개구부(OP4)에 의해 노출된 층간 절연막(163a)에 대한 부분 식각을 더 진행하여 패드 영역(PDA)의 층간 절연막(163a)의 두께를 더 감소시킬 수 있다. 즉, 도 19의 식각 공정 결과 표시 영역(DPA)의 게이트 도전층(130) 상부의 층간 절연막(163a)의 두께보다 패드 영역(PDA)의 게이트 도전층(130) 상부의 층간 절연막(163a)의 두께가 더 작아질 수 있다. 다만, 이 경우에도, 패드 영역(PDA)의 게이트 도전층(130)은 노출되지 않고 층간 절연막(163a)에 의해 덮이도록 제어된다. 이와 같이, 본 단계에서 패드 영역(PDA)의 층간 절연막(163a)의 두께를 감소시키면, 후속하는 패드 영역(PDA)의 게이트 도전층(130)을 노출하는 전면 식각 공정을 보다 효과적으로 진행할 수 있다.

이어, 도 20을 참조하면, 비아층(165a) 상에 패턴화된 화소 전극(PXE)을 형성한다. 패턴화된 화소 전극(PXE)은 마스크 공정에 의해 형성될 수 있다. 구체적으로 설명하면, 비아층(165a) 상에 화소 전극용 물질층을 전면 증착한다. 상기 증착 과정에서 화소 전극용 물질층은 제3 컨택홀(CNT3)의 내부까지 증착되어 소스 전극(SEL)에 연결될 수 있다.

이어, 화소 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 잔류하여야 할 화소 전극(PXE)의 패턴 형상을 갖는 포토레지스트 패턴(PR3)을 형성한다. 이어, 포토레지스트 패턴(PR3)을 식각 마스크로 이용하여 화소 전극(PXE)용 물질층을 식각한다. 화소 전극(PXE)용 물질층의 식각은, 이에 제한되는 것은 아니지만, 습식 식각으로 진행될 수 있다. 본 단계에서, 패드 영역(PDA)의 게이트 도전층(130)은 두께가 감소된 층간 절연막(163a)에 의해 덮여서 보호된다. 따라서, 패드 영역(PDA)의 게이트 도전층(130)이 화소 전극(PXE)의 식각에 사용되는 에천트와 접촉하여 손상되는 것을 방지할 수 있다.

이어, 도 21를 참조하면, 화소 전극(PXE) 상에 포토레지스트 패턴(PR3)이 잔류한 상태에서 전면 식각을 진행하여 패드 영역(PDA)의 게이트 도전층(130) 상부의 층간 절연막(163a)을 제거하여 게이트 도전층(130)(구체적으로, 게이트 캡핑층(132))을 노출한다.

노출된 패드 영역(PDA)의 게이트 도전층(130)은 배선 패드(WPD)로 사용될 수 있다. 본 실시예의 경우, 하나의 마스크 공정으로 게이트 도전 금속층(131)과 함께 형성된 게이트 캡핑층(132)이 배선 패드(WPD)의 접촉 전극으로 사용될 수 있다. 따라서, 별도의 배선 패드(WPD)의 접촉 전극을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다.

한편, 전면 식각 중 화소 전극(PXE)은 포토레지스트 패턴(PR3)에 의해 덮여 보호되지만, 포토레지스트 패턴(PR3)이 덮지 않는 비아층(165a)은 전면 식각에 노출되면서 층간 절연막(163a)과 함께 부분적으로 식각될 수 있다. 그 결과, 포토레지스트 패턴(PR3)에 덮이지 않고 노출된 비아층(165a)의 높이(두께)가 감소할 수 있다. 그에 따라, 비아층(165a)은 영역별로 높이가 상이한 단차 구조를 가질 수 있다. 즉, 표시 영역(DPA)에서 화소 전극(PXE)에 의해 덮인 비아층(165a)의 제1 영역(165a_1)은 제1 높이를 갖고, 화소 전극(PXE)에 의해 덮이지 않은 비아층(165a)의 제2 영역(165a_2)은 제1 높이보다 작은 제2 높이를 가질 수 있다. 한편, 패드 영역(PDA)의 얇은 두께의 비아층(165a)은 전면 식각을 통해 모두 제거될 수 있다. 비아층(165a)이 제거되면 하부의 패시베이션층(164a)이 노출되는데, 전면 식각에 의해 두께가 감소하면서, 패시베이션층(164a)이 제3 구간(164a_3) 및 제4 구간(164a_4)으로 구분될 수 있다. 제3 구간(164a_3)과 제4 구간(164a_4) 사이에는 제2 단차부(STP2)가 정의될 수 있다. 이어, 애슁 또는 스트립 공정으로 포토레지스트 패턴(PR3)을 제거한다.

이어, 도 16을 참조하면, 화소 전극(PXE)이 형성된 비아층(165a) 상에 패턴화된 화소 정의막(PDL)을 형성한다. 화소 정의막(PDL)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 화소 정의막(PDL)은 화소 정의막(PDL)용 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.

화소 정의막(PDL)은 화소(PX)의 경계를 따라 형성되며, 화소 전극(PXE)에 부분적으로 중첩할 수 있다. 화소 정의막(PDL)은 제3 컨택홀(CNT3)과 중첩하도록 형성될 수 있다. 화소 전극(PXE)이 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진하지 못하고 부분적으로만 충진할 경우, 화소 정의막(PDL)은 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진할 수 있다. 또한, 화소 정의막(PDL)은 상대적으로 낮은 높이를 갖는 비아층(165a)의 제2 영역(165a_2)을 충진하여 해당 영역의 단차를 보상해줄 수 있다.

이상에서 설명한 바와 같이, 본 실시예에 의하면, 배선 패드(WPD)의 접촉 전극을 형성하기 위한 별도의 마스크 공정이 불필요하다. 또한, 데이터 도전층(140_1)에 데이터 캡핑막을 생략하더라도, 데이터 도전층(140_1)의 데이터 도전 금속층(141)이 비아층(165a)과 직접 접촉하는 것을 방지할 수 있어, 부식 불량을 방지할 수 있다. 나아가, 패시베이션층(164a)을 식각할 때 별도의 마스크를 이용하지 않고 비아층(165a)의 개구부(OP3)를 이용하므로 마스크 공정을 더욱 줄일 수 있다. 따라서, 공정 효율이 더욱 개선될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 표시 장치
100: 제1 표시 기판
110: 제1 기판
170: 봉지 구조물
200: 제2 표시 기판
210: 제2 기판
220: 제1 캡핑층
230: 제2 캡핑층
300: 충진층

Claims

표시 영역 및 패드 영역을 포함하는 기판;
상기 기판 상에 배치된 게이트 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치되고 패드 개구에 의해 노출되는 배선 패드를 포함하는 게이트 도전층;
상기 게이트 도전층 상에 배치되고, 상기 게이트 전극을 덮는 층간 절연막;
상기 층간 절연막 상에 배치된 데이터 도전층으로서, 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 데이터 도전층;
상기 데이터 도전층 상에 배치되고, 상기 소스 전극 및 상기 드레인 전극을 덮는 패시베이션층;
상기 패시베이션층 상에 배치된 비아층; 및
상기 비아층 상에 배치된 화소 전극으로서, 상기 비아층과 상기 패시베이션층을 관통하는 컨택홀을 통해 상기 소스 전극과 연결된 화소 전극을 포함하되,
상기 게이트 도전층은 게이트 도전 금속층 및 그 위에 적층된 게이트 캡핑층을 포함하고,
상기 비아층은 상기 표시 영역 내에서 상기 화소 전극과 중첩하는 제1 영역 및 상기 표시 영역 내에서 상기 화소 전극과 비중첩하고 상가 제1 영역보다 낮은 높이를 갖는 제2 영역을 포함하는 표시 장치.
제1 항에 있어서,
상기 패드 개구는 상기 층간 절연막 및 상기 비아층에 의해 구성되며,
상기 패드 개구를 구성하는 상기 층간 절연막과 상기 비아층의 내측벽은 상호 정렬되는 표시 장치.
제2 항에 있어서,
상기 패시베이션층은 상기 패드 영역에 배치되지 않는 표시 장치.
제3 항에 있어서,
상기 패드 영역에서 상기 비아층은 상기 층간 절연막의 바로 위에 배치되는 표시 장치.
제2 항에 있어서,
상기 비아층은 상기 패드 영역에 위치하는 제3 영역을 더 포함하되,
상기 제3 영역은 상기 제2 영역보다 낮은 높이를 갖는 표시 장치.
제5 항에 있어서,
상기 층간 절연막은 상기 표시 영역에 위치하는 제1 구간 및 상기 패드 영역에 위치하며 상기 제1 구간보다 두께가 작은 제2 구간을 포함하되,
상기 제2 구간은 상기 비아층의 상기 제3 영역과 중첩하는 표시 장치.
제1 항에 있어서,
상기 패드 개구는 상기 층간 절연막 및 상기 패시베이션층에 의해 구성되며,
상기 패드 개구를 구성하는 상기 층간 절연막과 상기 패시베이션층의 내측벽은 상호 정렬되는 표시 장치.
제7 항에 있어서,
상기 비아층은 상기 패드 영역에는 배치되지 않는 표시 장치.
제7 항에 있어서,
상기 패시베이션층은 상기 표시 영역에 위치하는 제3 구간, 및
상기 패드 영역에 위치하며 상기 제3 구간보다 두께가 작은 제4 구간을 포함하는 표시 장치.
제1 항에 있어서,
상기 화소 전극 상에 배치된 화소 정의막을 더 포함하되,
상기 화소 정의막은 상기 비아층의 상기 제2 영역을 채우는 표시 장치.
제1 항에 있어서,
상기 게이트 캡핑층은 ZIO막, IZO막, ITO막 또는 Ti/Mo/ITO막을 포함하여 이루어지는 표시 장치.
제11 항에 있어서,
상기 게이트 도전 금속층은 상기 게이트 캡핑층 하부에서 상기 게이트 캡핑층과 접촉하며, 구리를 포함하는 게이트 메인 금속층을 포함하는 표시 장치.
표시 영역 및 패드 영역을 포함하는 기판을 준비하는 단계;
상기 기판 상에 게이트 도전 금속층 및 그 위에 적층된 게이트 캡핑층을 포함하는 게이트 도전층으로서, 상기 표시 영역에 배치된 게이트 전극 및 상기 패드 영역에 배치된 배선 패드를 포함하는 게이트 도전층을 형성하는 단계;
상기 게이트 도전층 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 상기 표시 영역에 배치된 소스 전극 및 드레인 전극을 포함하는 데이터 도전층을 형성하는 단계;
상기 데이터 도전층 상에 패시베이션층을 형성하는 단계;
상기 패시베이션층 상에 상기 표시 영역의 상기 소스 전극에 중첩하는 제1 개구부 및 상기 패드 영역의 상기 배선 패드에 중첩하는 제2 개구부를 포함하는 비아층을 형성하는 단계;
상기 비아층 상에 화소 전극용 물질층을 형성하고, 상기 화소 전극용 물질층 상에 제1 마스크 패턴을 형성한 후 상기 제1 마스크 패턴을 이용하여 상기 화소 전극용 물질층을 식각하는 단계; 및
상기 제1 마스크 패턴이 형성된 상태에서 상기 배선 패드에 중첩된 상기 층간 절연막을 식각하여 상기 배선 패드를 노출하는 단계를 포함하는 표시 장치의 제조 방법.
제13 항에 있어서,
상기 제1 마스크 패턴이 형성된 상태에서 상기 층간 절연막을 식각하는 단계는 전면 식각으로 진행되는 표시 장치의 제조 방법.
제14 항에 있어서,
상기 전면 식각에 의해 상기 제1 마스크 패턴에 의해 덮이지 않는 상기 비아층이 부분 식각되어, 상기 비아층이 상기 화소 전극과 중첩하는 제1 영역 및 상기 화소 전극과 비중첩하고 상기 제1 영역보다 낮은 높이를 갖는 제2 영역으로 구분되는 표시 장치의 제조 방법.
제13 항에 있어서,
상기 패시베이션층을 형성하는 단계는 상기 데이터 도전층 상에 패시베이션층용 물질층을 형성하는 단계,
상기 패시베이션층용 물질층 상에 상기 소스 전극 중첩 영역 및 상기 패드 영역을 노출하는 제2 마스크 패턴을 형성하는 단계, 및
상기 제2 마스크 패턴을 이용하여 상기 패시베이션층을 식각하는 단계를 포함하는 표시 장치의 제조 방법.
제16 항에 있어서,
상기 패시베이션층을 식각하는 단계 중에 상기 패드 영역의 상기 층간 절연막이 부분 식각되어, 상기 층간 절연막이 상기 표시 영역에 위치하는 제1 구간 및 상기 패드 영역에 위치하며 상기 제1 구간보다 두께가 작은 제2 구간으로 구분되는 표시 장치의 제조 방법.
제13 항에 있어서,
상기 비아층은 식각되지 않은 상기 패시베이션층 상에 형성되고, 상기 바이층을 형성하는 단계 후에 전면 식각을 진행하여 상기 비아층의 상기 제2 개구부에 의해 노출된 상기 패시베이션층을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
제13 항에 있어서,
상기 게이트 캡핑층은 ZIO막, IZO막, ITO막 또는 Ti/Mo/ITO막을 포함하여 이루어지는 표시 장치의 제조 방법.
제19 항에 있어서,
상기 게이트 도전 금속층은 상기 게이트 캡핑층 하부에서 상기 게이트 캡핑층과 접촉하며, 구리를 포함하는 게이트 메인 금속층을 포함하는 표시 장치의 제조 방법.