KR20230033058A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

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이광수
이재현
최승하
최종범
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 패턴을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 액티브 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치되는 제2 도전층을 포함하되, 상기 제2 도전층은 상기 액티브 패턴과 부분적으로 접촉하는 제1 전극을 포함하고, 상기 제1 전극은 제1 컨택홀을 통해 상기 제1 패턴과 접촉하며, 상기 제1 컨택홀은 상기 제1 절연층을 관통하며 상기 제1 절연층의 측벽에 의해 정의되는 제1 홀, 및 상기 액티브 패턴의 측벽과 상기 제2 절연층의 측벽에 의해 정의되는 제2 홀을 포함하고, 상기 제2 홀의 폭은 상기 제1 홀의 폭보다 크다.

Description

표시 장치 및 표시 장치의 제조 방법{Display device and method of fabricating the same}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기 발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 이와 같은 표시 장치들은 다양한 전자 제품, 예를 들어 TV, 스마트폰, 스마트워치, 태블릿 PC 등을 중심으로 그 적용예가 다양화되고 있다.
표시 장치는 복수의 트랜지스터를 포함할 수 있다. 각 트랜지스터는 각각 게이트 전극, 소스/드레인 전극 및 반도체층을 포함할 수 있다. 표시 장치의 제조 공정을 간소화하기 위하여 표시 장치에 포함된 게이트 전극 및 소스/드레인 전극은 동일한 도전층으로 이루어질 수 있다.
본 발명이 해결하고자 하는 과제는 제1 도전층, 및 상기 제1 도전층 상에 배치되며 게이트 전극 및 소스/드레인 전극이 동일한 제2 도전층으로 이루어진 표시 장치에서, 제1 도전층과 제2 도전층을 상호 연결하는 컨택홀을 정의하는 절연층의 측벽이 정테이퍼 형상을 포함하는 표시 장치 및 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 반도체층의 손상을 최소화하는 표시 장치 및 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 패턴을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 액티브 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치되는 제2 도전층을 포함하되, 상기 제2 도전층은 상기 액티브 패턴과 부분적으로 접촉하는 제1 전극을 포함하고, 상기 제1 전극은 제1 컨택홀을 통해 상기 제1 패턴과 접촉하며, 상기 제1 컨택홀은 상기 제1 절연층을 관통하며 상기 제1 절연층의 측벽에 의해 정의되는 제1 홀, 및 상기 액티브 패턴의 측벽과 상기 제2 절연층의 측벽에 의해 정의되는 제2 홀을 포함하고, 상기 제2 홀의 폭은 상기 제1 홀의 폭보다 크다.
상기 액티브 패턴은 상기 제1 홀의 주변 영역에서 상기 제1 절연층의 상면의 일부를 노출하며, 상기 제1 전극은 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면과 접촉할 수 있다.
상기 제2 홀을 정의하는 상기 제2 절연층의 측벽은 상기 제1 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되며, 평면상 상기 제2 홀을 정의하는 상기 제2 절연층의 측벽과 상기 제1 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면이 배치될 수 있다.
상기 제2 절연층은 상기 제1 홀의 주변 영역에서 상기 제1 절연층의 상면의 일부를 노출하며, 상기 제1 전극은 상기 제2 절연층이 노출하는 상기 제1 절연층의 상면과 접촉할 수 있다.
상기 제1 전극은 상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽 및 상기 제2 절연층의 측벽과 직접 접할 수 있다.
상기 제1 홀을 정의하는 상기 제1 절연층의 측벽은 정테이퍼 형상을 가질 수 있다.
상기 제1 홀을 정의하는 상기 제1 절연층의 측벽의 경사각은 70° 이하의 예각일 수 있다.
상기 제1 홀을 정의하는 제1 절연층의 측벽은 단면상 상기 액티브 패턴 측에 위치하는 제1 측벽 및 상기 제2 절연층 측에 위치하는 제2 측벽을 포함하며, 상기 제1 측벽의 경사각과 상기 제2 측벽의 경사각은 동일할 수 있다.
상기 제1 도전층은 상기 제1 패턴과 이격된 제2 패턴을 더 포함하고, 상기 제2 도전층은, 상기 액티브 패턴과 중첩하고 상기 제1 전극과 이격 배치된 게이트 전극, 및 상기 제1 전극 및 상기 게이트 전극과 이격 배치되며 상기 액티브 패턴과 부분적으로 접촉하는 제2 전극을 더 포함하되, 상기 제2 전극은 제2 컨택홀을 통해 상기 제2 패턴과 접촉하고, 상기 제2 컨택홀은 상기 제1 절연층을 관통하며 상기 제1 절연층의 측벽에 의해 정의되는 제3 홀, 및 상기 액티브 패턴의 측벽과 상기 제2 절연층의 측벽에 의해 정의되는 제4 홀을 포함하고, 상기 제4 홀의 폭은 상기 제3 홀의 폭보다 크다.
상기 제4 홀을 정의하는 상기 액티브 패턴의 측벽은 상기 제3 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되고, 상기 제4 홀을 정의하는 상기 액티브 패턴의 측벽은 평면상 상기 제4 홀을 정의하는 상기 액티브 패턴의 측벽과 상기 제3 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면이 배치될 수 있다.
상기 액티브 패턴은 상기 제1 전극과 접촉하는 제1 영역, 상기 제2 전극과 접촉하는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 포함하되, 상기 제1 영역과 상기 제1 전극 사이에는 상기 제2 절연층이 배치되지 않고, 상기 제2 영역과 상기 제2 전극 사이에는 상기 제2 절연층이 배치되지 않을 수 있다.
상기 제1 홀은 평면상 상기 제2 홀과 완전히 중첩할 수 있다.
상기 제1 홀은 상기 기판의 두께 방향에서 상기 액티브 패턴과 중첩하지 않을 수 있다.
상기 제1 홀과 상기 제2 홀은 공간적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 패턴, 상기 제1 패턴 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 액티브 패턴, 상기 액티브 패턴 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치되며, 상기 제1 패턴 및 상기 액티브 패턴과 각각 부분적으로 중첩하는 제1 전극을 포함하되, 상기 제1 전극은 상기 제1 절연층을 관통하는 제1 홀 및 상기 액티브 패턴 및 상기 제2 절연층이 정의하는 제2 홀을 통해 상기 제1 패턴과 접촉하고, 상기 제1 홀은 평면상 상기 제2 홀의 내측에 위치하고, 상기 제1 홀의 가장자리는 상기 제2 홀의 가장자리와 접하지 않는다.
상기 제2 홀은 상기 제1 홀의 주변 영역에서 상기 제1 절연층의 상면의 일부를 노출할 수 있다.
상기 제1 전극은 상기 제2 홀이 노출하는 상기 제1 절연층의 상면과 접촉할 수 있다.
상기 제1 전극은 상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽과 접촉할 수 있다.
상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽은 상기 제1 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되며, 평면상 상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽과 상기 제1 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 제1 절연층의 상면이 배치되고, 상기 제2 홀을 정의하는 상기 제2 절연층의 측벽은 상기 제1 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되며, 평면상 상기 제2 홀을 정의하는 상기 제2 절연층의 측벽과 상기 제1 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 제1 절연층의 상면이 배치될 수 있다.상기 제1 홀을 정의하는 상기 제1 절연층의 측벽은 예각의 경사각을 가질 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 패턴을 포함하는 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 액티브 패턴을 포함하는 반도체층을 형성하는 단계, 상기 반도체층 상에 제2 절연층을 형성하는 단계, 및 상기 제1 절연층과 상기 제2 절연층을 관통하며, 상기 액티브 패턴의 단부 영역과 상기 제1 패턴을 노출하는 컨택홀을 형성하는 단계를 포함하되, 상기 컨택홀을 형성하는 단계는, 상기 제2 절연층 상에 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴을 이용하여 상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계를 포함하되, 상기 마스크 패턴은 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 영역을 포함하고, 상기 마스크 패턴의 제2 영역은 상기 액티브 패턴의 단부 영역과 중첩하며, 상기 마스크 패턴의 제2 영역의 단부는 상기 액티브 패턴의 단부보다 외측으로 돌출된다.
상기 마스크 패턴은 하프톤 마스크(half-tone mask)를 이용하여 형성될 수 있다.
상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계는 상기 제1 절연층 및 상기 제2 절연층을 관통하며 상기 제1 패턴을 노출하는 제1 개구부를 형성하는 단계를 포함하고, 상기 제1 개구부는 평면상 상기 액티브 패턴과 이격되고, 상기 제1 개구부는 상기 제1 절연층의 측벽으로 정의되는 제1 홀 및 상기 제2 절연층의 측벽으로 정의되는 제2 홀을 포함할 수 있다.
상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계에 의해 상기 제1 개구부와 인접 영역에서, 상기 제2 절연층은 상기 액티브 패턴의 단부 영역에 위치한 액티브 패턴의 상면 및 측벽을 덮을 수 있다.
상기 컨택홀을 형성하는 단계는 상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계 후에, 상기 마스크 패턴의 제2 영역을 제거하는 단계를 더 포함할 수 있다.
상기 마스크 패턴의 제2 영역을 제거하는 단계는 상기 마스크 패턴이 형성된 상태에서 전면 식각으로 진행될 수 있다.
상기 전면 식각에 의해 상기 제1 개구부의 주변 영역과 중첩한 마스크 패턴의 일부가 상기 제2 절연층의 일부를 노출할 수 있다.
상기 컨택홀을 형성하는 단계는 상기 제2 영역이 제거된 상기 마스크 패턴을 이용하여 상기 제2 절연층을 식각하는 단계를 더 포함할 수 있다.
상기 제2 절연층을 식각하는 단계에 의해, 상기 마스크 패턴에 의해 덮이지 않은 제2 절연층이 식각되어 제1 홀의 주변 영역에 배치된 제1 절연층의 상면 및 상기 액티브 패턴의 단부 영역이 노출될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시에에 따른 표시 장치 및 표시 장치의 제조 방법에 의하면, 표시 장치는 기판, 기판 상에 배치된 제1 도전층, 제1 도전층 상에 배치된 제1 절연층, 제1 절연층 상에 배치된 반도체층, 반도체층 상에 배치된 제2 절연층 및 제2 절연층 상에 배치된 제2 도전층을 포함할 수 있다. 상기 제2 도전층과 제1 도전층을 상호 연결하는 컨택홀을 형성하는 식각 공정은 하프톤 마스크를 이용하여 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 제1 절연층과 제2 절연층을 식각하는 제1 식각 공정, 상기 마스크 패턴을 전면 식각하는 공정 및 잔류한 마스크 패턴을 식각 마스크로 이용하여 제2 절연층을 식각하는 제2 식각 공정을 포함할 수 있다. 한편, 상기 제1 식각 공정에서 이용되는 마스크 패턴을 하프톤 마스크를 이용하여 형성함으로써, 상기 제1 식각 공정이 수행된 후에도, 잔류하는 제2 절연층은 액티브 패턴을 덮을 수 있다. 이에 따라, 제2 식각 공정에서 마스크 패턴이 노출하는 제2 절연층이 전면에 있어서 동일한 두께를 가짐으로써, 상기 컨택홀 주변 영역에서도 제2 절연층에 의해 액티브 패턴이 노출되는 것이 방지되어 액티브 패턴의 손상을 방지할 수 있다.
아울러, 상기 제1 식각 공정에서 형성되는 제1 홀을 상부에 배치된 반도체층과 이격되도록 설계함에 따라, 제1 홀을 정의하는 제1 절연층의 측벽은 경사각은 예각, 바람직하게 70° 이하의 예각으로 형성되어 후속 공정에서 형성되는 제2 도전층 상에 형성된 제3 절연층에 심(seam)이 발생하는 것을 방지하여 표시 장치의 제조 공정의 신뢰성이 향상될 수 있고, 이에 따라, 표시 장치의 품질이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 표시 장치에 포함된 트랜지스터의 평면 배치도이다.
도 6은 도 5의 트랜지스터에 포함된 액티브 패턴의 평면도이다.
도 7은 도 5의 I-I'선을 따라 자른 일 예를 나타낸 표시 장치의 단면도이다.
도 8은 도 5의 II-II'선을 따라 자른 표시 장치의 단면도이다.
도 9는 도 5의 트랜지스터에 포함된 액티브 패턴, 제2 소스/드레인 전극, 제2 패턴 및 제2 컨택홀의 상대적인 배치를 나타낸 평면 배치도이다.
도 10은 도 9의 III-III'선을 따라 자른 개략적인 단면도이다.
도 11은 도 9의 III-III'선을 따라 자른 표시 장치의 단면도이다.
도 12 내지 도 31은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 평면 배치도들 및 단면도들이다.
도 32는 도 5의 I-I'선을 따라 자른 다른 예를 나타낸 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(1)는 동영상이나 정지 영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 유기발광 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(1)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(1)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(1)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(1)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(1)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(1)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(1)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(1)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(1)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(1)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(1)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(1)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(1)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 2에서는 광(L)이 발광층(EML)이 형성된 제1 기판(SUB) 방향이 아닌, 반대 방향(제2 기판(21) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 표시 장치(1)가 이에 제한되는 것은 아니다.
도 2를 참조하면, 표시 장치(1)는 발광층(EML), 발광층(EML)을 덮는 봉지막(ENC), 봉지막(ENC) 상부에 배치된 파장 제어층(CW) 및 파장 제어층(CW)의 상부에 배치된 컬러 필터층(CFL)을 포함할 수 있다. 일 실시예에서, 표시 장치(1)는 제1 표시 기판(10)과 그에 대향하는 제2 표시 기판(20)을 포함할 수 있다. 상술한 발광층(EML), 봉지막(ENC), 파장 제어층(CW), 및 컬러 필터층(CFL)은 제1 표시 기판(10)과 제2 표시 기판(20) 중 어느 하나에 포함될 수 있다. 다만, 이에 제한되지 않고, 몇몇 실시예에 따른 표시 장치(1)는 제2 표시 기판(20)은 생략되고, 발광층(EML), 봉지막(ENC), 파장 제어층(CW), 및 컬러 필터층(CFL)은 하나의 표시 기판에 포함되어 제1 기판(SUB) 상에 순차적으로 배치될 수도 있다.
일 예로, 제1 표시 기판(10)은 제1 기판(SUB), 제1 기판(SUB)의 일면 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 봉지막(ENC)을 포함할 수 있다. 또한, 제2 표시 기판(20)은 제2 기판(21) 및 제1 기판(SUB)과 대향하는 제2 기판(21)의 일면 상에 배치된 파장 제어층(CW) 및 컬러 필터층(CFL)을 포함할 수 있다. 파장 제어층(CW)은 파장 변환층(WCL) 및 투광층(TPL)을 포함할 수 있다.
봉지막(ENC)과 파장 제어층(CW) 사이에는 충진층((30)이 배치될 수 있다. 충진층((30)은 제1 표시 기판(10)과 제2 표시 기판(20) 사이의 공간을 충진하면서 이들을 상호 결합할 수 있다.
제1 표시 기판(10)의 제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(1010)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(SUB)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(SUB)은 리지드 기판일 수 있다. 그러나, 제1 기판(SUB)이 상기 예시된 것에 제한되는 것은 아니고, 제1 기판(SUB)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제1 기판(SUB)의 일면 상에는 복수의 화소 전극(PXE)이 배치될 수 있다. 복수의 화소 전극(PXE)은 화소(PX)마다 배치될 수 있다. 이웃하는 화소(PX)의 화소 전극(PXE)은 서로 분리되어 있을 수 있다. 제1 기판(SUB) 상에는 화소(PX)를 구동하는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 기판(SUB)과 화소 전극(PXE) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
화소 전극(PXE)은 발광 다이오드의 제1 전극, 예컨대 애노드 전극일 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 기판(SUB)의 일면 상에는 화소(PX)의 경계를 따라 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 상에 배치되며, 화소 전극(PXE)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에는 발광층(EML)이 배치된다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 LED 표시 장치 등인 경우, 발광층(EML)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.
몇몇 실시예에서, 발광층(EML)은 두께 방향으로 중첩 배치된 복수의 유기 발광층과 그 사이에 배치된 전하 생성층을 포함하는 탠덤(tandem) 구조를 가질 수 있다. 중첩 배치된 각 유기 발광층은 동일한 파장의 광을 발광할 수도 있지만, 상이한 파장의 광을 발광할 수도 있다. 각 화소(PX)의 발광층(EML) 중 적어도 일부의 층은 이웃하는 화소(PX)의 동일한 층과 분리되어 있을 수 있다.
일 실시예에서, 각 발광층(EML)이 발광하는 광의 파장은 색 화소(PX)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 파장 제어층(CW)이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(EML)이 발광하는 광의 파장은 색 화소(PX)별로 발광 파장이 상이할 수도 있다. 예컨대, 제1 색 화소(PX)의 발광층(EML)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(EML)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(EML)은 제3 색을 발광할 수도 있다.
발광층(EML) 상에는 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 발광층(EML)과 접할 뿐만 아니라, 화소 정의막(PDL)의 상면에도 접할 수 있다.
공통 전극(CME)은 각 화소(PX)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 다이오드의 제2 전극, 예컨대 캐소드 전극일 수 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 광은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(CME) 상부에는 봉지막(ENC)이 배치될 수 있다. 봉지막(ENC)은 적어도 하나의 봉지층을 포함할 수 있다. 예를 들어, 봉지층은 제1 무기막(ENC1), 유기막(ENC2) 및 제2 무기막(ENC3)을 포함할 수 있다. 제1 무기막(ENC1) 및 제2 무기막(ENC3)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(ENC2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 표시 기판(20)은 봉지막(ENC) 상부에서 그와 대향하도록 배치될 수 있다. 제2 표시 기판(20)의 제2 기판(21)은 투명한 물질을 포함할 수 있다. 제2 기판(21)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(21)은 리지드 기판일 수 있다. 그러나, 제2 기판(21)이 상기 예시된 것에 제한되는 것은 아니고, 제2 기판(21)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제2 기판(21)은 제1 기판(SUB)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(21)은 제1 기판(SUB)보다 높은 투과율을 가질 수 있다. 제2 기판(21)은 제1 기판(SUB)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.
제1 기판(SUB)을 향하는 제2 기판(21)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BM)가 배치될 수 있다. 차광 부재(BM)는 제1 표시 기판(10)의 화소 정의막(PDL)과 중첩하며, 비발광 영역(NEM)에 위치할 수 있다. 차광 부재(BM)는 발광 영역(EMA)과 중첩하는 제2 기판(21)의 일면을 노출하는 개구부를 포함할 수 있다. 차광 부재(BM)는 평면도상 격자 형상으로 형성될 수 있다.
차광 부재(BM)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BM)는 발광층(EML)으로부터 방출되는 광이 인접한 화소(PX)로 침범하는 것을 방지하는 역할을 할 수 있다.
일 실시예에서, 차광 부재(BM)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(1)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
차광 부재(BM)가 배치된 제2 기판(21)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BM)의 개구부를 통해 노출되는 제2 기판(21)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BM) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 색 화소(PX)에 배치되는 제1 컬러 필터층(CFL1), 제2 색 화소(PX)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 색 화소(PX)에 배치되는 제3 컬러 필터층(CFL3)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BM) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL) 상에는 제1 캡핑층(22)이 배치될 수 있다. 제1 캡핑층(22)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(22)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.
제1 캡핑층(22)은 컬러 필터층(CFL)의 일면(도 2에서 하면)과 직접 접할 수 있다. 제1 캡핑층(22)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(22)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
제1 캡핑층(22) 상에는 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 비발광 영역(NEM)에 위치할 수 있다. 격벽(PTL)은 차광 부재(BM)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)을 노출하는 개구를 포함할 수 있다. 격벽(PTL)은 감광성 유기 물질을 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다. 격벽(PTL)은 차광 물질을 더 포함할 수도 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 제어층(CW)이 배치될 수 있다. 파장 제어층(CW)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
각 화소(PX)의 발광층(EML)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 색 화소(PX)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 색 화소(PX)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 색 화소(PX)에는 투광층(TPL)이 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 파장 변환 물질(WCP1)은 제3 색을 제1 색으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색을 제2 색으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SCP)를 더 포함할 수 있다.
제3 색 화소(PX)에 배치되는 투광층(TPL)은 발광층(EML)에서 입사되는 제3 색의 광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 광의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
파장 변환층(WCL) 및 투광층(TPL) 상에는 제2 캡핑층(23)이 배치된다. 제2 캡핑층(23)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(23)은 제1 캡핑층(22)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(23)과 제1 캡핑층(22)은 동일한 물질로 이루어질 수 있지만, 이에 제한되는 것은 아니다.
제1 표시 기판(10)과 제2 표시 기판(20) 사이에는 충진층(30)이 배치될 수 있다. 충진층(30)은 제1 표시 기판(10)과 제2 표시 기판(20) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진층(30)은 제1 표시 기판(10)의 봉지막(ENC)과 제2 표시 기판(20)의 제2 캡핑층(23) 사이에 배치될 수 있다. 충진층(30)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3은 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3을 참조하면, 제1 표시 기판(10)의 제1 기판(SUB) 상에 복수의 배선들이 배치된다. 복수의 배선은 상술한 제1 표시 기판(10)의 회로층(CCL)에 포함될 수 있다. 복수의 배선은 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 기준 전압 라인(VIL), 제1 전압 라인(VL1) 및 제2 전압 라인(VL2) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(1)는 다른 배선들이 더 배치될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 비표시 영역(NDA)에 배치될 수 있다. 예시적인 실시예에서, 스캔 구동부(SDR)는 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있지만, 이에 제한되지 않고 스캔 구동부(SDR)는 표시 장치(1)의 제2 단변(도 1에서 우변)에 인접 배치되는 비표시 영역(NDA)에도 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 라인(CWL)과 연결되고, 신호 연결 라인(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 배선 패드(WPD_SL, 이하, '신호 연결 패드'라 칭함)를 형성하여 외부 장치와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 기준 전압 라인(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다.
제1 전압 라인(VL1)과 제2 전압 라인(VL2)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(VIL), 제1 전압 라인(VL1), 및 제2 전압 라인(VL2)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 포함된 패드 영역(PDA)에 배치될 수 있다. 패드 영역(PDA)은 표시 장치(1)의 제1 장변(도 1에서 상변)에 인접 배치되는 비표시 영역(NDA) 및 표시 장치(1)의 제2 장변(도 1에서 하변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 하 측에 위치하는 패드 영역(PDA)에 배치되고, 기준 전압 라인(VIL)의 배선 패드(WPD_VIL, 이하, '기준 전압 패드'), 제1 전압 라인(VL1)의 배선 패드(WPD_VL1, 이하, '제1 전원 패드'라 칭함) 및 제2 전압 라인(VL2)의 배선 패드(WPD_VL2, 이하, '제2 전원 패드'라 칭함)는 상 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_VIL), 제1 전원 패드(WPD_VL1) 및 제2 전원 패드(WPD_VL2)가 모두 동일한 영역, 예컨대 상 측에 위치하는 패드 영역(PDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 기판(SUB) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(1)의 각 화소(PX)는 발광 소자(EL), 복수의 트랜지스터(T1, T2, T3) 및 1개의 스토리지용 커패시터(CST)를 포함할 수 있다. 복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
발광 소자(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EL)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다. 발광 소자(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 라인(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 라인(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VL1)으로부터 발광 소자(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 제1 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 제2 스캔 신호에 의해 턴-온되어 기준 전압 라인(VIL)을 제1 트랜지스터(T1)의 소스 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 기준 전압 라인(VIL)에 연결되며, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 소스 전극 사이에 형성된다. 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(T1, T2, T3) 각각은 박막 트랜지스터(Thin film transistor)로 형성될 수 있다. 도 4에서는 제1 내지 제3 트랜지스터(T1, T2, T3)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(T1, T2, T3)가 P 타입 MOSFET으로 형성되거나, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 5는 일 실시예에 따른 표시 장치에 포함된 트랜지스터의 평면 배치도이다. 도 6은 도 5의 트랜지스터에 포함된 액티브 패턴의 평면도이다. 도 7은 도 5의 I-I'선을 따라 자른 일 예를 나타낸 표시 장치의 단면도이다. 도 8은 도 5의 II-II'선을 따라 자른 표시 장치의 단면도이다.
이하 후술하는 회로층(CCL)에 포함된 트랜지스터에 대한 설명은 제1 트랜지스터(T1)를 기준으로 설명하나, 이에 제한되지 않고 제2 및 제3 트랜지스터(T2, T3)에도 적용될 수 있다.
도 5 내지 도 8을 참조하면, 회로층(CCL)은 제1 기판(SUB) 상에 배치된 반도체층(120), 복수의 도전층 및 복수의 절연층을 포함한다. 구체적으로, 표시 장치(1)에 포함된 회로층(CCL)은 제1 기판(SUB), 제1 기판(SUB) 상에 배치되는 제1 도전층(110), 제1 도전층(110) 상에 배치되는 제1 절연층(161), 제1 절연층(161) 상에 배치되는 반도체층(120), 반도체층(120) 상에 배치되는 제2 절연층(162), 제2 절연층(162) 상에 배치되는 제2 도전층(130), 제2 도전층(130) 상에 배치된 제3 절연층(163), 제3 절연층(163) 상에 배치된 비아층(164), 비아층(164) 상에 배치된 화소 전극(PXE)을 포함할 수 있다. 표시 장치(1)는 화소 전극(PXE) 상에 배치되는 화소 정의막(PDL)을 더 포함할 수 있다.
제1 기판(SUB)은 그 위에 배치되는 각 층들을 지지할 수 있다. 제1 기판(SUB)은 절연 기판일 수 있다. 예를 들어, 제1 기판(SUB)은 고분자 수지 또는 유리 등의 물질로 이루어질 수 있다.
이하, 도 5 및 도 6을 참조하여 제1 기판(SUB) 상에 배치된 제1 도전층(110), 반도체층(120) 및 제2 도전층(130)의 상대적인 평면 배치를 설명하기로 한다.
제1 도전층(110)은 제1 패턴(111), 제2 패턴(112) 및 제1 커패시터 패턴(113)을 포함할 수 있다.
제1 패턴(111)은 액티브 패턴(ACT)의 일부와 중첩할 수 있다. 제1 패턴(111)은 제1 컨택홀(CNT1)을 통해 제2 도전층(130)의 제1 소스/드레인 전극(131)과 전기적으로 연결될 수 있다. 제1 패턴(111)은 제1 소스/드레인 전극(131)과 연결되어 제1 트랜지스터(T1)의 전압이 변하는 것을 억제하는 역할을 할 수 있다.
제2 패턴(112)은 제1 패턴(111)과 이격되어 배치될 수 있다. 제2 패턴(112)은 제1 패턴(111)의 제1 방향(DR1) 일측에 배치될 수 있다. 제2 패턴(112)은 제2 방향(DR2)으로 연장된 평면 형상을 가질 수 있다. 제2 패턴(112)은 제1 패턴(111)과 비중첩한 액티브 패턴(ACT)의 일부와 중첩할 수 있다.
제2 패턴(112)은 제2 컨택홀(CNT2)을 통해 제2 도전층(130)의 제2 소스/드레인 전극(132)과 전기적으로 연결될 수 있다. 제2 패턴(112)에는 전기적인 신호가 인가될 수 있다. 제2 패턴(112)에 인가된 전기 신호는 제2 컨택홀(CNT2)을 통해 제2 소스/드레인 전극(132)에 전달될 수 있다. 도 5가 제1 트랜지스터(T1)를 예시한 경우, 제2 패턴(112)은 제1 전압 라인(VL1)일 수 있다.
제1 커패시터 패턴(113)은 제1 패턴(111) 및 제2 패턴(112)과 이격되어 배치될 수 있다. 구체적으로, 제1 커패시터 패턴(113)은 제2 패턴(112)을 사이에 두고, 제1 패턴(111) 및 제2 패턴(112)과 제1 방향(DR1)으로 이격될 수 있다.
제1 커패시터 패턴(113)은 제2 커패시터 패턴(121)과 중첩할 수 있다. 제1 커패시터 패턴(113)은 후술하는 반도체층(120)의 제2 커패시터 패턴(121)과 함께 스토리지용 커패시터(CST)를 구성할 수 있다. 즉, 제1 커패시터 패턴(113)은 커패시터 제1 전극(또는 하부 전극)일 수 있다.
반도체층(120)은 액티브 패턴(ACT) 및 제2 커패시터 패턴(121)을 포함할 수 있다. 반도체층(120)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘 등으로 이루어질 수 있다.
액티브 패턴(ACT)은 제1 영역(ACT_a), 제2 영역(ACT_b) 및 제3 영역(ACT_c)을 포함할 수 있다. 제1 영역(ACT_a)은 액티브 패턴(ACT)의 좌측에 위치하고, 제2 영역(ACT_b)은 액티브 패턴(ACT)의 우측에 위치하며, 제3 영역(ACT_c)은 제1 영역(ACT_a)과 제2 영역(ACT_b) 사이에 배치될 수 있다. 액티브 패턴(ACT)은 상기 액티브 패턴(ACT)을 관통하는 제1 액티브 홀(H1) 및 제2 액티브 홀(H2)을 포함할 수 있다.
제1 영역(ACT_a)은 액티브 패턴(ACT)에서 제2 도전층(130)의 제1 소스/드레인 전극(131)과 접촉하는 영역일 수 있다. 제1 영역(ACT_a)은 제1 소스/드레인 전극(131)의 일부와 중첩할 수 있다. 또한, 제1 영역(ACT_a)은 제1 도전층(110)의 제1 패턴(111)의 일부와 중첩할 수 있다.
제1 영역(ACT_a)의 평면 형상은 액티브 패턴(ACT)과 중첩하는 제1 소스/드레인 전극(131)의 평면 형상에 의해 정의될 수 있다. 몇몇 실시예에서, 제1 영역(ACT_a)의 평면 형상은 직사각형일 수 있다. 예를 들어, 제1 영역(ACT_a)의 평면 형상은 제1 방향(DR1)으로 연장하는 단변 및 제2 방향(DR2)으로 연장하는 장변을 가지는 직사각형일 수 있으나, 이에 제한되는 것은 아니다.
제2 영역(ACT_b)은 액티브 패턴(ACT)에서 제2 도전층(130)의 제2 소스/드레인 전극(132)과 접촉하는 영역일 수 있다. 제2 영역(ACT_b)은 제2 소스/드레인 전극(132)의 일부와 중첩할 수 있다. 또한, 제2 영역(ACT_b)은 제1 도전층(110)의 제2 패턴(112)의 일부와 중첩할 수 있다.
제2 영역(ACT_b)은 제1 영역(ACT_a)과 대향할 수 있다. 제2 영역(ACT_b)의 평면 형상은 액티브 패턴(ACT)과 중첩하는 제2 소스/드레인 전극(132)의 평면 형상에 의해 정의될 수 있다. 몇몇 실시예에서, 제2 영역(ACT_b)의 평면 형상은 직사각형일 수 있다. 예를 들어, 제2 영역(ACT_b)의 평면 형상은 제1 방향(DR1)으로 연장하는 단변 및 제2 방향(DR2)으로 연장하는 장변을 가지는 직사각형일 수 있으나, 이에 제한되는 것은 아니다.
제1 영역(ACT_a) 및 제2 영역(ACT_b)은 다수의 캐리어 이온을 포함하여 제3 영역(ACT_c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
제3 영역(ACT_c)은 제1 서브 영역(ACT_c1), 제2 서브 영역(ACT_c2) 및 제3 서브 영역(ACT_c3)을 포함할 수 있다.
제1 서브 영역(ACT_c1)은 액티브 패턴(ACT)의 중앙 영역에 위치할 수 있다. 제1 서브 영역(ACT_c1)은 제1 액티브 홀(H1) 및 제2 액티브 홀(H2) 사이에 위치할 수 있다. 또한, 제1 서브 영역(ACT_c1)은 제2 서브 영역(ACT_c2)과 제3 서브 영역(ACT_c3) 사이에 위치할 수 있다.
제1 서브 영역(ACT_c1)은 제2 도전층(130)의 게이트 전극(133)의 일부와 중첩할 수 있다. 또한, 제1 서브 영역(ACT_c1)은 제1 도전층(110)의 제1 패턴(111)의 일부와 중첩할 수 있다.
제2 서브 영역(ACT_c2)은 제1 영역(ACT_a) 및 제1 서브 영역(ACT_c1) 사이에 위치할 수 있다. 제2 서브 영역(ACT_c2)은 액티브 패턴(ACT)의 좌측 가장자리에 인접 배치되며, 제1 영역(ACT_a)의 상측 및 하측 단부와 제1 서브 영역(ACT_c1)을 연결할 수 있다. 이에 따라, 제2 서브 영역(ACT_c2)은 제1 액티브 홀(H1)의 상측 및 하측에 위치할 수 있다.
제3 서브 영역(ACT_c3)은 제2 영역(ACT_b) 및 제1 서브 영역(ACT_c1) 사이에 위치할 수 있다. 제3 서브 영역(ACT_c3)은 액티브 패턴(ACT)의 우측 가장자리에 인접 배치되며, 제2 영역(ACT_b)의 상측 및 하측 단부와 제1 서브 영역(ACT_c1)을 연결할 수 있다. 이에 따라, 제2 서브 영역(ACT_c2)은 제2 액티브 홀(H2)의 상측 및 하측에 위치할 수 있다.
제1 액티브 홀(H1)은 제1 영역(ACT_a)과 제3 영역(ACT_c) 사이에 배치될 수 있다. 제1 액티브 홀(H1)은 제1 영역(ACT_a)의 우측에 배치되어, 제1 영역(ACT_a)의 우변과 나란하게 정렬될 수 있다. 이에 따라, 제1 영역(ACT_a)을 부분적으로 둘러싸는 제1 액티브 홀(H1)은 제2 도전층(130)의 제1 소스/드레인 전극(131)의 우변과 나란하게 정렬될 수 있다.
제2 액티브 홀(H2)은 제2 영역(ACT_b)과 제3 영역(ACT_c) 사이에 배치될 수 있다. 제2 액티브 홀(H2)은 제2 영역(ACT_b)의 좌측에 배치되어, 제2 영역(ACT_b)의 좌변과 나란하게 정렬될 수 있다. 이에 따라, 제2 영역(ACT_b)을 부분적으로 둘러싸는 제2 액티브 홀(H2)은 제2 도전층(130)의 제2 소스/드레인 전극(132)의 좌변과 나란하게 정렬될 수 있다.
제2 커패시터 패턴(121)은 액티브 패턴(ACT)과 이격되어 배치될 수 있다. 제2 커패시터 패턴(121)은 액티브 패턴(ACT)의 우측에 배치될 수 있다. 제2 커패시터 패턴(121)은 도체화된 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘으로 이루어질 수 있다.
제2 커패시터 패턴(121)은 제1 커패시터 패턴(113)과 중첩할 수 있다. 제2 커패시터 패턴(121)은 제1 커패시터 패턴(113)과 함께 스토리지용 커패시터(CST)를 구성할 수 있다. 즉, 제2 커패시터 패턴(121)은 커패시터 제2 전극(또는 상부 전극)일 수 있다. 몇몇 실시예에서, 제2 커패시터 패턴(121)은 평면상 제2 패턴(112)과 비중첩할 수 있다.
제2 도전층(130)은 제1 소스/드레인 전극(131), 제2 소스/드레인 전극(132), 게이트 전극(133)을 포함할 수 있다.
제1 소스/드레인 전극(131)은 제1 패턴(111)과 중첩할 수 있다. 제1 소스/드레인 전극(131)은 제1 컨택홀(CNT1)을 통하여 제1 패턴(111)에 연결될 수 있다.
제1 소스/드레인 전극(131)은 액티브 패턴(ACT)과 부분적으로 중첩할 수 있다. 구체적으로, 제1 소스/드레인 전극(131)은 액티브 패턴(ACT)의 제1 영역(ACT_a)과 중첩할 수 있다. 상술한 바와 같이, 제1 소스/드레인 전극(131)은 액티브 패턴(ACT)의 제1 영역(ACT_a)과 접촉할 수 있으며, 제1 소스/드레인 전극(131)은 제1 패턴(111)과 액티브 패턴(ACT)의 제1 영역(ACT_a)을 전기적으로 연결할 수 있다.
제1 소스/드레인 전극(131)은 평면상 액티브 패턴(ACT)이 포함하는 제1 액티브 홀(H1)의 좌측에 배치될 수 있다. 평면상에서 제1 소스/드레인 전극(131)과 제1 액티브 홀(H1)의 서로 마주보는 일 변은 서로 접할 수 있다. 이에 따라, 제1 소스/드레인 전극(131)의 우변과 제1 액티브 홀(H1)의 좌변은 서로 나란하게 정렬될 수 있다.
제2 소스/드레인 전극(132)은 제1 소스/드레인 전극(131)과 이격되어 배치될 수 있다. 제2 소스/드레인 전극(132)은 제2 패턴(112)과 중첩할 수 있다. 제2 소스/드레인 전극(132)은 제2 컨택홀(CNT2)을 통하여 제2 패턴(112)에 연결될 수 있다.
제2 소스/드레인 전극(132)은 액티브 패턴(ACT)과 부분적으로 중첩할 수 있다. 구체적으로, 제2 소스/드레인 전극(132)은 액티브 패턴(ACT)의 제2 영역(ACT_b)과 중첩할 수 있다. 상술한 바와 같이, 제2 소스/드레인 전극(132)은 액티브 패턴(ACT)의 제2 영역(ACT_b)과 접촉할 수 있으며, 제2 소스/드레인 전극(132)은 제2 패턴(112)과 액티브 패턴(ACT)의 제2 영역(ACT_b)을 전기적으로 연결할 수 있다.
도 5가 제1 트랜지스터(T1)를 예시한 경우, 제1 소스/드레인 전극(131)은 제1 트랜지스터(T1)의 제1 전극(또는 소스 전극)이고, 제2 소스/드레인 전극(132)은 제1 트랜지스터(T1)의 제2 전극(또는 드레인 전극)일 수 있다. 다만, 이에 제한되지 않고, 반대로 제1 소스/드레인 전극(131)은 제1 트랜지스터(T1)의 제2 전극(또는 드레인 전극)이고, 제2 소스/드레인 전극(132)은 제1 트랜지스터(T1)의 제1 전극(또는 소스 전극)일 수도 있다.
제2 소스/드레인 전극(132)은 평면상 액티브 패턴(ACT)이 포함하는 제2 액티브 홀(H2)의 우측에 배치될 수 있다. 평면상 제2 소스/드레인 전극(132)과 제2 액티브 홀(H2)의 서로 마주보는 일 변은 서로 접할 수 있다. 이에 따라, 제2 소스/드레인 전극(132)의 좌변과 제2 액티브 홀(H2)의 우변은 서로 나란하게 정렬될 수 있다.
게이트 전극(133)은 제1 소스/드레인 전극(131) 및 제2 소스/드레인 전극(132)과 이격되어 배치될 수 있다. 게이트 전극(133)은 제1 소스/드레인 전극(131)과 제2 소스/드레인 전극(132) 사이에 위치할 수 있다.
게이트 전극(133)은 액티브 패턴(ACT)과 부분적으로 중첩할 수 있다. 구체적으로, 게이트 전극(133)은 액티브 패턴(ACT)의 제3 영역(ACT_c)의 제1 서브 영역(ACT_c1)과 중첩할 수 있다. 게이트 전극(133)은 평면상 제1 액티브 홀(H1)과 제2 액티브 홀(H2) 사이에 위치할 수 있다. 게이트 전극(133)에는 트랜지스터를 구동하는 게이트 신호가 인가될 수 있다. 몇몇 실시예에서, 게이트 전극(133)은 제2 방향(DR2)으로 연장하는 형상을 가질 수 있다. 도 5가 제1 트랜지스터(T1)를 예시한 경우, 게이트 전극(133)은 제1 트랜지스터(T1)의 게이트 전극일 수 있다.
이하, 도 5 내지 도 8을 참조하여 표시 장치(1)의 회로층(CCL)의 단면 구조에 대하여 설명하기로 한다. 도 7 및 도 8에서는 상술한 제1 표시 기판(10)의 회로층(CCL)을 위주로 하여, 적층 구조상 화소 정의막(PDL)까지만 도시하였다.
제1 도전층(110)은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 패턴(111)은 하부에서 액티브 패턴(ACT)의 제1 영역(ACT_a) 및 제3 영역(ACT_c)의 일부와 중첩할 수 있다. 구체적으로, 제1 패턴(111)은 액티브 패턴(ACT)의 제1 영역(ACT_a) 및 제3 영역(ACT_c)의 제1 및 제2 서브 영역(ACT_c1, c2)과 중첩할 수 있다. 제1 패턴(111)은 하부에서 액티브 패턴(ACT)의 일부를 커버하도록 배치되어 제1 패턴(111)은 외광으로부터 액티브 패턴(ACT)을 보호하는 역할을 할 수 있다. 구체적으로, 제1 패턴(111)은 액티브 패턴(ACT)의 제3 영역(ACT_c)에 외광이 조사되어 액티브 패턴(ACT)의 제3 영역(ACT_c)에 광전류가 흐르는 것을 방지할 수 있다. 제1 패턴(111)은 차광 패턴일 수 있다.
제1 패턴(111)은 액티브 패턴(ACT)의 제1 액티브 홀(H1)과 중첩할 수 있다. 제1 패턴(111)은 액티브 패턴(ACT)의 제2 액티브 홀(H2)과 비중첩할 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 패턴(111)은 액티브 패턴(ACT)의 제2 액티브 홀(H2)의 일부와 중첩할 수도 있다.
제1 패턴(111)은 제1 소스/드레인 전극(131) 및 게이트 전극(133)과 중첩할 수 있다. 제1 패턴(111)은 제1 절연층(161) 및 제2 절연층(162)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 소스/드레인 전극(131)과 연결될 수 있다.
제2 패턴(112)은 제1 기판(SUB) 상에서 제1 패턴(111)과 이격될 수 있다. 제2 패턴(112)은 하부에서 액티브 패턴(ACT)의 제2 영역(ACT_b) 및 제3 영역(ACT_c)의 일부와 중첩할 수 있다. 구체적으로, 제2 패턴(112)은 액티브 패턴(ACT)의 제2 영역(ACT_b) 및 제3 영역(ACT_c)의 제3 서브 영역(ACT_c3)과 중첩할 수 있다.
제2 패턴(112)은 제2 소스/드레인 전극(132)과 중첩할 수 있다. 제2 패턴(112)은 제1 절연층(161) 및 제2 절연층(162)을 관통하는 제2 컨택홀(CNT2)을 통해 제2 소스/드레인 전극(132)과 연결될 수 있다.
제1 커패시터 패턴(113)은 제1 기판(SUB) 상에서 제1 패턴(111) 및 제2 패턴(112)과 이격될 수 있다. 제1 커패시터 패턴(113)은 하부에서 제2 커패시터 패턴(121)과 중첩할 수 있다. 제1 커패시터 패턴(113)과 제2 커패시터 패턴(121) 사이에는 제1 절연층(161)이 개재될 수 있다.
제1 절연층(161)은 제1 도전층(110) 상에 배치될 수 있다. 제1 절연층(161)은 제1 도전층(110)이 배치된 제1 기판(SUB)을 전면적으로 덮도록 배치될 수 있다. 예시적인 실시예에서, 제1 절연층(161)은 버퍼층일 수 있다.
제1 절연층(161)은 제1 패턴(111)과 제1 소스/드레인 전극(131)을 상호 연결하는 제1 컨택홀(CNT1), 제2 패턴(112)과 제2 소스/드레인 전극(132)을 상호 연결하는 제2 컨택홀(CNT2)을 구성하는 홀을 포함할 수 있다.
제1 절연층(161)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함한 단일막 또는 다중막으로 이뤄질 수 있다.
반도체층(120)은 제1 절연층(161) 상에 배치될 수 있다. 액티브 패턴(ACT)은 부분적으로 제1 패턴(111) 및 제2 패턴(112)과 중첩할 수 있다. 액티브 패턴(ACT)의 좌측 단부 및 중앙부는 제1 패턴(111)과 중첩하고, 액티브 패턴(ACT)의 우측 단부는 제2 패턴(112)과 중첩할 수 있다. 구체적으로, 액티브 패턴(ACT)의 제1 영역(ACT_a), 제1 및 제2 서브 영역(ACT_c1, ACT_c2)은 제1 패턴(111)과 중첩하고, 액티브 패턴(ACT)의 제2 영역(ACT_b) 및 제3 서브 영역(ACT_c3)은 제2 패턴(112)과 중첩할 수 있다.
액티브 패턴(ACT)이 포함하는 제1 및 제2 액티브 홀(H1, H2)은 액티브 패턴(ACT)을 관통할 수 있다. 제1 액티브 홀(H1) 및 제2 액티브 홀(H2)은 각각 액티브 패턴(ACT)의 측벽에 의해 정의될 수 있다. 구체적으로, 제1 액티브 홀(H1)은 액티브 패턴(ACT)의 제1 영역(ACT_a), 제1 및 제2 서브 영역(ACT_c1, ACT_c2)의 측벽에 의해 정의되고, 제2 액티브 홀(H2)은 액티브 패턴(ACT)의 제2 영역(ACT_b), 제1 및 제3 서브 영역(ACT_c1, ACT_c3)의 측벽에 의해 정의될 수 있다. 제1 액티브 홀(H1) 및 제2 액티브 홀(H2)은 각각 제1 절연층(161)을 노출할 수 있다.
제2 커패시터 패턴(121)은 제1 절연층(161) 상에서 액티브 패턴(ACT)과 이격될 수 있다. 제2 커패시터 패턴(121)은 제1 커패시터 패턴(113)의 상부에서 제1 커패시터 패턴(113)과 중첩할 수 있다.
제2 절연층(162)은 반도체층(120) 상에 배치될 수 있다. 제2 절연층(162)은 반도체층(120)이 형성된 제1 절연층(161) 상에 패턴화되어 형성될 수 있다. 제2 절연층(162)은 제2 도전층(130)과 제1 절연층(161) 사이 또는 제2 도전층(130)과 액티브 패턴(ACT)의 일부 영역 사이에 개재될 수 있다. 구체적으로, 제2 절연층(162)은 제1 절연층(161)과 제1 소스/드레인 전극(131)과 사이, 제1 절연층(161)과 제2 소스/드레인 전극(132) 사이, 및 액티브 패턴(ACT)의 제1 서브 영역(ACT_c1)과 게이트 전극(133) 사이에 개재될 수 있다. 예시적인 실시예에서, 제2 절연층(162)은 게이트 절연막일 수 있다.
제2 절연층(162)은 액티브 패턴(ACT)의 제1 영역(ACT_a), 액티브 패턴(ACT)의 제2 영역(ACT_b)과 비중첩할 수 있다. 또한, 제2 절연층(162)은 제2 커패시터 패턴(121)과 비중첩할 수 있다.
제2 절연층(162)은 제1 패턴(111)과 제1 소스/드레인 전극(131)을 상호 연결하는 제1 컨택홀(CNT1), 제2 패턴(112)과 제2 소스/드레인 전극(132)을 상호 연결하는 제2 컨택홀(CNT2)을 구성할 수 있다. 제1 및 제2 컨택홀(CNT1, CNT2)에 대한 상세한 설명은 후술된다.
제2 도전층(130)은 제2 절연층(162) 상에 배치될 수 있다. 제2 도전층(130)은 적층 구조상 기저층(130a), 메인 금속층(130b) 및 캡핑층(130c)을 포함할 수 있다. 기저층(130a), 메인 금속층(130b) 및 캡핑층(130c)은 모두 도전성 물질을 포함할 수 있다. 기저층(130a), 메인 금속층(130b) 및 캡핑층(130c)은 하나의 마스크 공정에 의해 패터닝될 수 있다.
일 실시예에서, 제2 도전층(130)의 상기 각 구성층의 측벽은 서로 정렬될 수 있다. 몇몇 실시예에서, 제2 도전층(130)을 구성하는 층 중 상부에 위치하는 층은 하부에 위치하는 층 대비 그 측벽이 외측으로 돌출하지 않을 수 있다. 즉, 제2 도전층(130)은 상부층이 돌출된 팁 구조를 포함하지 않을 수 있다. 이와 같은 실시예에서, 제2 도전층(130)의 하부에 위치하는 층의 측벽은 상부에 위치하는 층의 측벽에 대해 정렬되거나 외측으로 돌출되는 관계를 가질 수 있다. 두께 방향으로 중첩하는 제2 도전층(130)의 각 구성층 사이에는 절연층이 개재되지 않을 수 있다.
기저층(130a)은 메인 금속층(130b)의 부착력과 같은 성막성을 돕거나, 하부의 제2 절연층(162)으로부터 반응성 물질이 메인 금속층(130b)으로 진입하는 것을 방지하는 역할을 할 수 있다. 기저층(130a)은 티타늄(Ti), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
메인 금속층(130b)은 기저층(130a) 상에 배치될 수 있다. 메인 금속층(130b)은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 메인 금속층(130b)은 기저층(130a) 및 캡핑층(130c)보다 더 큰 두께를 갖고, 더 낮은 저항의 물질로 이루 어질 수 있다. 메인 금속층(130b)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
캡핑층(130c)은 메인 금속층(130b) 상에 배치되며, 메인 금속층(130b)을 상부에서 덮어 보호한다. 캡핑층(130c)은 제2 도전층(130)의 상부에 배치되는 층 또는 표시 장치(1)의 제조 공정 중에 사용되는 에첸트나 기타 화학 물질로부터 메인 금속층(130b)을 보호하는 역할을 할 수 있다. 캡핑층(130c)은 메인 금속층(130b)과 직접 접촉할 수 있다.
제1 소스/드레인 전극(131)은 제1 패턴(111)과 중첩할 수 있다. 제1 소스/드레인 전극(131)은 제1 절연층(161)을 관통하고 제2 절연층(162) 및 액티브 패턴(ACT)의 일 측벽에 의해 구획되는 홀로 구성된 제1 컨택홀(CNT1)을 통해 제1 패턴(111)과 연결될 수 있다. 즉, 제1 소스/드레인 전극(131)은 제1 컨택홀(CNT1)이 노출하는 제1 패턴(111)의 상면과 직접 접촉할 수 있다.
제1 소스/드레인 전극(131)은 액티브 패턴(ACT)의 제1 영역(ACT_a)과 중첩할 수 있다. 제1 소스/드레인 전극(131)은 제2 절연층(162)이 노출하는 액티브 패턴(ACT)의 제1 영역(ACT_a)과 연결될 수 있다. 즉, 제1 소스/드레인 전극(131)은 제2 절연층(162)이 노출하는 액티브 패턴(ACT)의 제1 영역(ACT_a)의 상면과 직접 접촉할 수 있다.
액티브 패턴(ACT)의 제1 영역(ACT_a) 상에 배치된 제1 소스/드레인 전극(131)의 일 측벽은 액티브 패턴(ACT)의 제1 영역(ACT_a)의 일 측벽과 나란하게 정렬될 수 있다. 상기 제1 소스/드레인 전극(131)의 일 측벽과 나란하게 정렬되는 액티브 패턴(ACT)의 제1 영역(ACT_a)의 일 측벽은 제1 액티브 홀(H1)을 정의하는 액티브 패턴(ACT)의 측벽의 일부일 수 있다.
제2 소스/드레인 전극(132)은 제2 패턴(112)과 중첩할 수 있다. 제2 소스/드레인 전극(132)은 제1 절연층(161)을 관통하고 제2 절연층(162) 및 액티브 패턴(ACT)의 타 측벽에 의해 구획되는 홀로 구성된 제2 컨택홀(CNT2)을 통해 제2 패턴(112)과 연결될 수 있다. 즉, 제2 소스/드레인 전극(132)은 제2 컨택홀(CNT2)이 노출하는 제2 패턴(112)의 상면과 직접 접촉할 수 있다.
제2 소스/드레인 전극(132)은 액티브 패턴(ACT)의 제2 영역(ACT_b)과 중첩할 수 있다. 제2 소스/드레인 전극(132)은 제2 절연층(162)이 노출하는 액티브 패턴(ACT)의 제2 영역(ACT_b)과 연결될 수 있다. 즉, 제2 소스/드레인 전극(132)은 제2 절연층(162)이 노출하는 액티브 패턴(ACT)의 제2 영역(ACT_b)의 상면과 직접 접촉할 수 있다.
액티브 패턴(ACT)의 제2 영역(ACT_b) 상에 배치된 제2 소스/드레인 전극(132)의 일 측벽은 액티브 패턴(ACT)의 제2 영역(ACT_b)의 일 측벽과 나란하게 정렬될 수 있다. 상기 제2 소스/드레인 전극(132)의 일 측벽과 나란하게 정렬되는 액티브 패턴(ACT)의 제2 영역(ACT_b)의 일 측벽은 제2 액티브 홀(H2)을 정의하는 액티브 패턴(ACT)의 측벽의 일부일 수 있다.
게이트 전극(133)은 액티브 패턴(ACT)의 제1 서브 영역(ACT_c1)과 중첩할 수 있다. 게이트 전극(133)과 액티브 패턴(ACT)의 제1 서브 영역(ACT_c1) 사이에는 제2 절연층(162)이 개재될 수 있다.
제3 절연층(163)은 제2 도전층(130) 상에 배치될 수 있다. 제3 절연층(163)은 제2 도전층(130)을 덮어 보호하는 역할을 하는 패시베이션층일 수 있다. 제3 절연층(163)은 제1 기판(SUB)의 표시 영역 상에서 전면적으로 배치될 수 있다. 제3 절연층(163)은 화소 전극(PXE)과 제1 소스/드레인 전극(131)을 상호 연결하는 제3 컨택홀(CNT3)을 구성하는 홀을 포함할 수 있다. 제3 절연층(163)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 무기 절연 물질을 포함할 수 있다.
비아층(164)은 제3 절연층(163) 상에 배치될 수 있다. 비아층(164)은 제3 절연층(163)의 상부에 배치되어 제3 절연층(163)의 상면을 완전히 덮을 수 있다.
비아층(164)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(164)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 비아층(164)은 폴리이미드를 포함하여 이루어질 수 있다.
비아층(164)은 단차를 포함할 수 있다. 비아층(164)은 영역별로 다른 높이를 갖는 단차 구조를 포함할 수 있다. 비아층(164)은 제1 높이를 갖는 제1 부분(164_1), 제1 높이보다 낮은 제2 높이를 갖는 제2 부분(164_2)을 포함할 수 있다. 비아층(164)의 높이는 제1 기판(SUB)의 일면과 같은 기준면으로부터 측정될 수 있다. 비아층(164)은 각 영역(부분) 내에서는 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 각 영역(부분)의 경계에서 비아층(164)은 단차 구조를 가질 수 있다.
비아층(164)의 제1 부분(164_1)은 상부의 화소 전극(PXE)과 중첩할 수 있다. 비아층(164)의 제2 부분(164_2)은 화소 전극(PXE)과 비중첩할 수 있다. 비아층(164)의 제2 부분(164_2)은 화소 전극(PXE) 주변을 따라 배치되며, 표시 영역 내에서 격자 형상의 웅덩이를 형성할 수 있다.
화소 전극(PXE)은 비아층(164) 상에 배치될 수 있다. 화소 전극(PXE)은 애노드 전극일 수 있다. 화소 전극(PXE)은 비아층(164) 및 제3 절연층(163)을 관통하는 제3 컨택홀(CNT3)을 통해 제1 소스/드레인 전극(131)과 전기적으로 연결될 수 있다.
예를 들어, 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다.
화소 정의막(PDL)은 화소 전극(PXE) 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)의 테두리 부위에 중첩하도록 배치된다. 화소 정의막(PDL)은 제3 컨택홀(CNT3) 상에도 중첩 배치될 수 있다. 화소 정의막(PDL)은 제3 컨택홀(CNT3)의 내부 공간을 완전히 충진할 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)이 형성되지 않은 비아층(164) 상에도 배치된다. 화소 정의막(PDL)은 화소 전극(PXE) 주변에 비아층(164)의 제2 부분(164_2)에 의해 형성된 단차부(웅덩이)를 채워 보상할 수 있다. 일 실시예에서, 비아층(164)의 제1 부분(164_1)에 중첩하는 화소 정의막(PDL)의 높이와 비아층(164)의 제2 부분(164_2)에 중첩하는 화소 정의막(PDL)의 높이는 동일할 수 있지만, 이에 제한되는 것은 아니다.
도 9는 도 5의 트랜지스터에 포함된 액티브 패턴, 제2 소스/드레인 전극, 제2 패턴 및 제2 컨택홀의 상대적인 배치를 나타낸 평면 배치도이다. 도 10은 도 9의 III-III'선을 따라 자른 개략적인 단면도이다. 도 11은 도 9의 III-III'선을 따라 자른 표시 장치의 단면도이다.
이하, 도 9 내지 도 11을 참조하여, 제2 도전층(130)과 제1 도전층(110)을 연결하는 컨택홀을 구성하는 홀의 형상 및 상대적인 배치에 대하여 상세하게 설명하기로 한다. 한편, 도 9 내지 도 11에는 제2 패턴(112), 제2 소스/드레인 전극(132) 및 제2 패턴(112)과 제2 소스/드레인 전극(132)을 상호 연결하는 제2 컨택홀(CNT2)을 도시하였으나, 제2 컨택홀(CNT2)의 구조는 제1 컨택홀(CNT1)의 구조와 실질적으로 동일한 바, 제1 컨택홀(CNT1)의 설명은 제2 컨택홀(CNT2)의 설명으로 대체하기로 한다.
아울러, 설명의 편의를 위해 도 10에는 제2 컨택홀(CNT2)을 구성하는 제1 및 제2 절연층(161, 162) 및 액티브 패턴(ACT)의 단면 구조와 제2 패턴(112)의 단면 구조를 도시하였고, 도 11에는 도 10의 단면 구조에 제2 소스/드레인 전극(132), 제3 절연층(163) 및 비아층(164)까지 도시하였다.
먼저, 도 9 및 도 10을 참조하면, 제2 컨택홀(CNT2)은 서로 공간적으로 연결되는 제1 홀(CNT21) 및 제2 홀(CNT22)을 포함할 수 있다. 제1 홀(CNT21)은 제1 절연층(161)을 관통하며 제1 절연층(161)의 측벽(161SS1, 161SS2)에 의해 정의되는 홀일 수 있다. 제2 홀(CNT22)은 액티브 패턴(ACT)의 측벽(ACT_SS) 및 제2 절연층(162)의 측벽(162SS1)에 의해 정의되는 홀일 수 있다.
제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2)은 단면상 액티브 패턴(ACT) 측에 위치하는 제1 측벽(161SS1) 및 제2 절연층(162) 측에 위치하는 제2 측벽(161SS2)을 포함할 수 있다.
일 실시예에서, 제1 홀(CNT21)은 평면상 제2 홀(CNT22)의 내측에 위치할 수 있다. 즉, 제1 홀(CNT21)의 폭은 제2 홀(CNT22)의 폭보다 작을 수 있다. 제1 홀(CNT21)의 가장자리는 제2 홀(CNT22)의 가장자리와 접하지 않을 수 있다. 따라서, 제2 홀(CNT22)을 정의하는 액티브 패턴(ACT)과 제2 절연층(162)은 평면상 제1 홀(CNT21)과 비중첩할 수 있다. 또한, 제2 홀(CNT22)은 제1 홀(CNT21)의 주변 영역에서 제1 절연층(161)의 상면(161US1, 161US2)를 노출할 수 있다.
제1 홀(CNT21)이 평면상 제2 홀(CNT22)의 내측에 위치하므로, 제2 홀(CNT22)을 정의하는 액티브 패턴(ACT)의 측벽(ACT_SS)은 단면상 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 제1 측벽(161SS1)보다 내측에 정렬될 수 있다. 이에 따라, 액티브 패턴(ACT)은 제1 홀(CNT21)의 주변 영역에서 제1 절연층(161)의 상면(161US1) 상에 배치되어 상기 제1 절연층(161)의 상면(161US1)의 일부를 노출할 수 있다.
또한, 제1 홀(CNT21)이 평면상 제2 홀(CNT22)의 내측에 위치하므로, 제2 홀(CNT22)을 정의하는 제2 절연층(162)의 측벽(162SS1)은 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 제2 측벽(161SS2)보다 내측에 정렬될 수 있다. 이에 따라, 제2 절연층(162)은 제1 홀(CNT21)의 주변 영역에서 제1 절연층(161)의 상면(161US2)의 일부를 노출할 수 있다.
일 실시예에서, 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2)은 각각 정테이퍼 형상을 가질 수 있다. 또한, 제2 홀(CNT22)을 정의하는 제2 절연층(162)의 측벽(162SS1)도 정테이퍼 형상을 가질 수 있다.
본 명세서에서, 정테이퍼 형상은 단면상 하면이 상면보다 돌출되어 경사진 측면을 갖는 형상으로 정의될 수 있다. 즉, 단면 형상이 정테이퍼 형상인 경우, 하면이 위치하는 평면과 측벽이 이루는 각의 크기가 예각일 수 있다. 또한, 역테이퍼 형상은 단면상 상면이 하면보다 돌출되어 경사진 측면을 갖는 형상으로 정의될 수 있다. 즉, 단면 형상이 역테이퍼 형상인 경우, 하면이 위치하는 평면과 측벽이 이루는 각의 크기가 둔각일 수 있다.
제1 절연층(161)의 하면이 위치하는 평면(예컨대, 제2 패턴(112)의 상면)과 제1 절연층(161)의 측벽(161SS1, 161SS2)이 이루는 각도는 예각일 수 있다. 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 제1 측벽(161SS1)과 제1 절연층(161)의 하면이 이루는 각은 제1 경사각(θ1)으로 정의되고, 제2 홀(CNT22)을 정의하는 제1 절연층(161)의 제2 측벽(161SS2)과 제1 절연층(161)의 하면이 이루는 각은 제2 경사각(θ2)으로 정의될 수 있다.
일 실시예에서, 제1 경사각(θ1) 및 제2 경사각(θ2)은 각각 예각일 수 있다. 제1 경사각(θ1) 및 제2 경사각(θ2)은 각각 70° 이하의 예각일 수 있으나, 이에 제한되지 않는다. 또한, 제1 경사각(θ1) 및 제2 경사각(θ2)은 서로 동일한 크기를 가지며 대칭일 수 있으나, 이에 제한되지 않는다.
제2 절연층(162)의 하면이 위치하는 평면(예컨대, 제1 절연층(161)의 상면(161US2))과 제2 절연층(162)의 측벽(162SS1)이 이루는 각도는 예각일 수 있다. 제2 홀(CNT22)을 정의하는 제2 절연층(162)의 측벽(162SS1)과 제2 절연층(162)의 하면이 이루는 각은 제3 경사각(θ3)으로 정의될 수 있다. 제3 경사각(θ3)은 예각일 수 있다. 제3 경사각(θ3)은 각각 70° 이하의 예각일 수 있으나, 이에 제한되지 않는다. 후술하는 바와 같이, 제2 컨택홀(CNT2)을 형성하기 위한 공정은 제1 절연층(161) 및 제2 절연층(162)의 식각 공정을 포함할 수 있다. 상기 제1 및 제2 절연층(161, 162)은 하나의 공정에서 식각되어 제2 컨택홀(CNT2)을 형성할 수 있다. 이에 따라, 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2)의 경사각과 제2 홀(CNT22)을 정의하는 제2 절연층(162)의 측벽(162SS1)의 경사각은 대체로 유사할 수 있다.
한편, 제1 경사각(θ1) 또는 제2 경사각(θ2)이 둔각이거나 직각인 경우, 표시 장치(1)의 제조 공정 중 제2 도전층(130)을 커버하도록 형성되는 제3 절연층(163)을 형성하는 공정에서 상기 제1 홀(CNT21)의 주변 영역에서 제3 절연층(163)의 심(Sema)이 형성될 수 있다. 이와 같은 제3 절연층(163)의 심(Sema)은 표시 장치(1)의 결함으로서, 후속 공정에서 제2 도전층(130)의 부식 또는 불량이 야기할 수 있다. 따라서, 제2 컨택홀(CNT2)에 포함된 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2)이 예각의 경사각으로 기울어지도록 형성함으로써 표시 장치(1)의 제조 공정의 신뢰성이 향상될 수 있고, 이에 따라, 표시 장치(1)의 품질이 향상될 수 있다.
도 10 및 도 11을 참조하면, 제2 소스/드레인 전극(132)은 액티브 패턴(ACT), 제2 절연층(162) 상에 배치될 수 있다. 제2 소스/드레인 전극(132)은 제2 컨택홀(CNT2)을 통해 제2 패턴(112)과 연결될 수 있다. 제2 소스/드레인 전극(132)은 제2 컨택홀(CNT2)에 포함된 제1 홀(CNT21) 및 제2 홀(CNT22)을 채우도록 형성될 수 있다. 구체적으로, 제2 소스/드레인 전극(132)은 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2), 제2 홀(CNT22)을 정의하는 액티브 패턴(ACT)의 측벽(ACT_SS) 및 제2 홀(CNT22)을 정의하는 제2 절연층(162)의 측벽(162SS1)을 덮도록 배치될 수 있다.
상술한 바와 같이, 제1 홀(CNT21)은 평면상 제2 홀(CNT22)의 내측에 배치되어, 제2 홀(CNT22)은 제1 절연층(161)의 상면(161US1, 161US2)을 노출할 수 있다. 이에 따라, 제2 소스/드레인 전극(132)은 제2 홀(CNT22)이 노출하는 상면(161US1, 161US2)과 접촉할 수 있다.
제3 절연층(163)은 제2 도전층(130) 상에 배치될 수 있다. 제3 절연층(163)은 하부의 단차를 반영한 표면 형상을 가질 수 있다. 따라서, 제2 컨택홀(CNT2)과 중첩하는 영역에서 제3 절연층(163)은 제2 소스/드레인 전극(132)의 단차를 반영한 표면 형상을 가질 수 있다.
본 실시예에서, 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2)이 예각의 경사각을 갖도록 형성됨에 따라, 제1 절연층(161)의 측벽(161SS1, 161SS2)을 덮도록 형성되는 제2 도전층(130) 및 제3 절연층(163)층을 증착하는 공정에서 심(Seam)이 발생하는 것을 방지할 수 있다. 이에 따라, 표시 장치(1)의 제조 공정의 신뢰성이 개선되고, 표시 장치(1)의 품질이 향상될 수 있다.
이하, 상기한 표시 장치(1)의 제조 방법에 대해 설명한다.
도 12 내지 도 31은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 평면 배치도들 및 단면도들이다.
도 12 및 도 13을 참조하면, 먼저, 제1 기판(SUB) 상에 패턴화된 제1 도전층(110)을 형성한다. 패턴화된 제1 도전층(110)은 동일한 마스크 공정에 의해 형성될 수 있다. 구체적으로, 제1 기판(SUB) 상에 제1 도전층용 물질층을 전면 증착한다. 이어, 제1 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 식각한다. 이후, 포토레지스트 패턴을 스트립(strip) 등의 공정을 통해 제거하여 도 12 및 도 13에 도시된 바와 같은 제1 패턴(111), 제2 패턴(112) 및 제1 커패시터 패턴(113)을 형성할 수 있다.
이어, 도 14 및 도 15를 참조하면, 제1 도전층(110)이 형성된 제1 기판(SUB) 상에 제1 절연층(161')을 전면적으로 형성한다. 이어, 제1 절연층(161') 상에 패턴화된 반도체층(120)을 형성한다. 패턴화된 반도체층(120)은 동일한 마스크 공정에 의해 형성될 수 있다. 구체적으로, 제1 절연층(161) 상에 산화물 반도체를 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 14 및 도 15에 도시된 바와 같은 액티브 패턴(ACT') 및 제2 커패시터 패턴(121)을 형성할 수 있다.
이어, 도 16 내지 도 19를 참조하면, 제1 도전층(110)이 형성된 제1 절연층(161') 상에 제2 절연층(162')을 적층하고, 복수의 홀을 형성한다. 상기 복수의 홀은 제1 도전층(110)의 일부를 노출하는 패턴화된 복수의 홀(CNT11, OP1, CNT21, OP2)을 포함할 수 있다. 패턴화된 복수의 홀(CNT11, OP1, CNT21, OP2)은 평면상 액티브 패턴(ACT')과 이격될 수 있다. 구체적으로, 상기 복수의 홀은 제1 도전층(110)의 제1 패턴(111)을 노출하는 제1 홀(CNT11) 및 제3 홀(OP1), 제1 도전층(110)의 제2 패턴(112)을 노출하는 제1 홀(CNT21) 및 제3 홀(OP2)을 포함할 수 있다. 상기 복수의 홀의 형성 공정은 동일한 마스크 공정으로 형성될 수 있다.
먼저, 도 17을 참조하면, 제2 절연층(162') 상에 제1 패턴(111) 및 제2 패턴(112)의 일부를 노출하는 제1 마스크 패턴(PR1)을 형성한다. 제1 마스크 패턴(PR1)은 제1 홀(CNT11, CNT21)이 형성되는 영역을 제외한 영역에 형성될 수 있다. 제1 마스크 패턴(PR1)은 제1 홀(CNT11, CNT21)이 형성되는 영역과 비중첩할 수 있다.
액티브 패턴(ACT')상에 배치된 제1 마스크 패턴(PR1)은 액티브 패턴(ACT')의 중앙부에서는 제1 두께를 갖는 제1 마스크 영역(PR1_1)이고, 액티브 패턴(ACT')의 가장자리에서는 제1 두께보다 얇은 제2 두께를 갖는 제2 마스크 영역(PR1_2)을 포함할 수 있다.
제2 마스크 영역(PR1_2)은 액티브 패턴(ACT')의 양 측벽(ACT'_SS)(또는 가장자리)과 중첩할 수 있다. 제2 마스크 영역(PR1_2)은 액티브 패턴(ACT')의 양 측벽(ACT'_SS)을 완전히 덮을 수 있다. 제2 마스크 영역(PR1_2)의 양 단부는 액티브 패턴(ACT')의 양 측벽(ACT'_SS)보다 외측으로 돌출될 수 있다. 즉, 제2 마스크 영역(PR1_2)의 양 단부는 액티브 패턴(ACT')의 양 측벽(ACT'_SS)보다 소정의 간격(d)으로 돌출되도록 형성될 수 있다. 상기 소정의 간격(d)은 액티브 패턴(ACT')으로부터 외측으로 돌출되되, 제1 패턴(111) 및 제2 패턴(112)과 중첩되는 범위 내에서 조절될 수 있다. 제2 마스크 영역(PR1_2)의 양 단부는 제2 도전층(130)과 연결되는 제1 도전층(110)의 제1 패턴(111) 및 제2 패턴(112)과 중첩할 수 있다.
일 실시예에서, 제1 마스크 패턴(PR1)은 포토레지스트 등의 감광성 물질을 적층하고 하프톤 광마스크를 이용하여 감광성 물질층을 노광하여 형성할 수 있다. 이에 따라, 위치에 따라 두께가 다른 제1 마스크 패턴(PR1)을 형성할 수 있다.
이어, 도 17 및 도 18을 참조하면, 제1 마스크 패턴(PR1)을 식각 마스크로 이용하여 제2 절연층(162') 및 제1 절연층(161')을 제1 식각(1st Etch)하여 제1 패턴(111) 및 제2 패턴(112)을 노출하는 복수의 홀(CNT11, OP1, CNT21, OP2)을 형성한다. 예시적인 실시예에서, 상기 제1 절연층(161') 및 제2 절연층(162')을 식각하는 제1 식각 공정(1st Etch)은 가스를 이용한 건식 식각 공정일 수 있다.
복수의 제1 홀(CNT11, CNT21)은 제1 절연층(161)을 관통하며, 제1 패턴(111) 및 제2 패턴(112)을 노출할 수 있다. 복수의 제3 홀(OP1, OP2)은 제2 절연층(162'')을 관통하며, 제1 홀(CNT11, CNT21)과 함께 제1 패턴(111) 및 제2 패턴(112)을 노출할 수 있다. 제1 패턴(111)을 노출하는 제1 홀(CNT11)과 제3 홀(OP1)은 서로 중첩하며, 공간적으로 연결될 수 있다. 제2 패턴(112)을 노출하는 제1 홀(CNT21)과 제3 홀(OP2)은 서로 중첩하며, 공간적으로 연결될 수 있다.
더욱 구체적으로, 도 19를 참조하면, 제2 패턴(112)을 노출하는 제1 홀(CNT21)과 제3 홀(OP2)이 서로 중첩하도록 형성됨으로써, 제1 홀(CNT21)을 정의하는 제1 절연층(161)의 측벽(161SS1, 161SS2)은 제3 홀(OP2)을 정의하는 제2 절연층(162'')의 측벽(162''SS1, 162''SS2)과 나란하게 정렬될 수 있다. 예를 들어, 액티브 패턴(ACT') 측에 배치된 제1 절연층(161)의 제1 측벽(161SS1)과 액티브 패턴(ACT') 측에 배치된 제2 절연층(162'')의 제1 측벽(162''SS1)은 상호 나란하게 정렬될 수 있다. 또한, 액티브 패턴(ACT')과 대향하는 측에 배치된 제1 절연층(161)의 제2 측벽(161SS2)과 액티브 패턴(ACT')과 대향하는 측에 배치된 제2 절연층(162'')의 제2 측벽(162''SS2)은 상호 나란하게 정렬될 수 있다.
제1 식각 공정(1st Etch)을 통해 형성된 제1 절연층(161)의 제1 측벽(161SS1)의 제1 경사각(θ1), 제1 절연층(161)의 제2 측벽(161SS2)의 제2 경사각(θ2), 제2 절연층(162'')의 제1 측벽(162''SS1)의 제4 경사각(θ4) 및 제2 절연층(162'')의 제2 측벽(162''SS2)의 제5 경사각(θ5)은 각각 예각일 수 있다. 제1 경사각(θ1), 제2 경사각(θ2), 제4 경사각(θ4) 및 제5 경사각(θ5)은 각각 70° 이하의 예각일 수 있으나, 이에 제한되지 않는다.
한편, 액티브 패턴(ACT') 상에 배치된 제1 마스크 패턴(PR1)의 제2 마스크 영역(PR1_2)이 액티브 패턴(ACT')의 양 측벽(ACT'_SS)으로부터 돌출되도록 형성함으로써, 본 제1 식각 공정(1st Etch)을 통해 잔류하는 제2 절연층(162'')은 액티브 패턴(ACT')의 양 측벽(ACT'_SS)을 덮을 수 있다. 또한, 제2 절연층(162'')은 액티브 패턴(ACT')의 양 측벽(ACT'_SS)으로부터 외측으로 연장되어 액티브 패턴(ACT') 측에 배치된 제1 절연층(161)의 상면(161US1)을 덮을 수 있다.
이어, 도 20 내지 도 23을 참조하여, 잔류하는 제1 마스크 패턴(PR1)을 식각 마스크로 이용하여 제2 절연층(162'')을 제2 식각(2nd Etch)하여 액티브 패턴(ACT')의 양 단부를 노출하는 복수의 제2 홀(CNT12, CNT22)을 형성한다.
먼저, 도 18 및 도 21을 참조하면, 잔류하는 제1 마스크 패턴(PR1)을 부분적으로 제거하는 공정을 수행한다. 상기 제1 마스크 패턴(PR1)을 부분적으로 제거하는 공정은 에치백(Etch back) 공정을 통해 수행될 수 있다. 상기 에치백(Etch back) 공정을 통해 도 18의 제1 마스크 패턴(PR1)의 두께가 전체적으로 감소할 수 있다. 이에 따라, 두께가 상대적으로 얇게 형성된 제1 마스크 패턴(PR1)의 제2 마스크 영역(PR1_2) 및 제1 마스크 영역(PR1_1)의 가장자리의 일부가 제거되어 도 21에 도시된 바와 같이 제1 마스크 패턴(PR1)의 제1 마스크 영역(PR1_1)만 잔류할 수 있다. 이에 따라, 제1 마스크 패턴(PR1)에 의해 제2 절연층(162'')이 노출될 수 있다.
이어, 도 21 내지 도 23을 참조하면, 제1 마스크 패턴(PR1)을 식각 마스크로 이용하여 제2 절연층(162'')을 제2 식각(2nd Etch)하여 액티브 패턴(ACT')의 양 단부 영역을 노출하는 복수의 제4 홀(OP3, OP4) 및 복수의 제2 홀(CNT12, CNT22)을 형성한다. 예시적인 실시예에서, 상기 제2 절연층(162'')을 식각하는 제2 식각(2nd Etch)은 가스를 이용한 건식 식각 공정일 수 있다.
제2 식각 공정(2nd Etch)을 통해 제1 마스크 패턴(PR1)에 노출된 제2 절연층(162'')의 일부가 제거되어 복수의 제2 홀(CNT12, CNT22) 및 복수의 제4 홀(OP3, OP4)이 형성될 수 있다.
복수의 제2 홀(CNT12, CNT22)은 액티브 패턴(ACT')의 측벽(ACT'_SS) 및 액티브 패턴(ACT')의 측벽(ACT'_SS)과 대향하는 제2 절연층(162''')의 측벽(162'''SS1)에 의해 정의될 수 있다. 복수의 제4 홀(OP3, OP4)은 액티브 패턴(ACT') 상에 배치된 제2 절연층(162''')의 측벽(162'''SS1)과 액티브 패턴(ACT')의 측벽(ACT'_SS)과 대향하는 제2 절연층(162''')의 측벽(162'''SS1)에 의해 정의될 수 있다.
한편, 제2 식각 공정(2nd Etch)을 수행하기 전에, 제2 절연층(162'')이 액티브 패턴(ACT')의 양 측벽(ACT'_SS)을 포함하여 전체 영역을 완전히 덮도록 형성됨에 따라, 액티브 패턴(ACT')이 제2 절연층(162'')을 식각하는 공정에서 이용되는 가스에 노출되는 것을 방지할 수 있다. 이에 따라, 액티브 패턴(ACT')의 일부가 컨택홀(CNT1, CNT2)을 형성하는 식각 공정에서 이용되는 가스에 의해 손상되는 것을 방지할 수 있다.
이어, 스트립(strip) 등의 공정을 통해 제1 마스크 패턴(PR1)을 제거하는 공정을 수행한다.
이어, 도 24 내지 도 26을 참조하면, 제2 절연층(162''') 상에 패턴화된 제2 도전층(130)을 형성한다. 패턴화된 제2 도전층(130)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 도 25에 도시된 바와 같이 제2 절연층(162''') 상에 기저층용 물질층(130a), 메인 금속층용 물질층(130b) 및 캡핑층용 물질층(130c)을 순차적으로 전면 증착한다. 상기 증착 과정에서 기저층용 물질층(130a), 메인 금속층용 물질층(130b) 및 캡핑층용 물질층(130c)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)의 내부까지 증착되어 각각 제1 패턴(111) 및 제2 패턴(112)에 연결될 수 있다. 이어, 캡핑층용 물질층(130c) 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 제2 마스크 패턴(PR2)을 형성할 후, 이를 식각 마스크로 이용하여 캡핑층용 물질층(130c), 메인 금속층용 물질층(130b) 및 기저층용 물질층(130a)을 식각하여 도 26에 도시된 바와 같이 패턴화된 제2 도전층(130)을 형성할 수 있다.
본 식각 공정을 통해 기저층용 물질층(130a), 메인 금속층용 물질층(130b) 및 캡핑층용 물질층(130c)뿐만 아니라, 액티브 패턴(ACT)의 일부도 식각될 수 있다. 이에 따라, 액티브 패턴(ACT)의 일부가 제거되어 액티브 패턴(ACT)의 제1 및 제2 액티브 홀(H1, H2)이 형성될 수 있다. 본 단계의 식각 공정은 제2 도전층(130)이 포함하는 물질에 대하여 반응성을 갖는 식각 용액을 이용한 습식 식각 공정일 수 있다.
이어, 도 27 및 도 28을 참조하면, 제2 도전층(130)에 의해 노출되는 제2 절연층(162''')의 일부를 제거하여 도 28에 도시된 바와 같이 패턴화된 제2 절연층(162)을 형성한다.
이어, 도 29를 참조하면, 패턴화된 제2 도전층(130)이 형성된 제2 절연층(162) 상에 제3 절연층(163')을 전면적으로 형성한다. 이어, 제3 절연층(163') 상에 패턴화된 비아층(164')을 형성한다. 상기 패턴화된 비아층(164')은 마스크 공정에 의해 형성될 수 있다. 상기 패턴화된 비아층(164')은 제1 소스/드레인 전극(131)과 중첩한 개구부(OP5)를 포함할 수 있다. 또한, 패턴화된 비아층(164')은 대체로 평탄한 표면을 가질 수 있다.
비아층(164')은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 비아층(164')은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 개구부(OP5)를 형성하는 것에 의해 형성될 수 있다.
이어, 도 30을 참조하면, 상기 패턴화된 비아층(164')을 식각 마스크로 이용하여 제3 절연층(163)을 식각하여, 비아층(164'') 및 제3 절연층(163)을 관통하는 제3 컨택홀(CNT3)을 형성한다. 본 식각 공정에서 제3 절연층(163)을 관통하는 컨택홀의 형성 공정이 패턴화된 비아층(164')을 식각 마스크를 이용하여 수행됨으로써, 추가적인 마스크 공정을 요하지 않으므로 표시 장치(1)의 제조 공정 효율이 개선될 수 있다.
이어, 도 31을 참조하면, 비아층(164) 상에 패턴화된 화소 전극(PXE)을 형성한다. 패턴화된 화소 전극(PXE)은 마스크 공정에 의해 형성될 수 있다. 구체적으로 설명하면, 도 30의 패턴화된 비아층(164'') 상에 화소 전극용 물질층을 전면 증착한다. 상기 증착 과정에서 화소 전극용 물질층은 제3 컨택홀(CNT3)의 내부까지 증착되어 제1 소스/드레인 전극(131)에 연결될 수 있다.
이어, 화소 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 잔류하여야 할 화소 전극(PXE)의 패턴 형상을 갖는 제3 마스크 패턴(PR3)을 형성한다. 이어 제3 마스크 패턴(PR3)을 식각 마스크로 이용하여 화소 전극용 물질층을 식각한다. 화소 전극용 물질층의 식각은, 이에 제한되는 것은 아니지만, 습식 식각으로 진행될 수 있다.
이어, 화소 전극(PXE) 상에 제3 마스크 패턴(PR3)이 잔류한 상태에서 전면 식각을 진행하여 제1 높이를 갖는 제1 부분(164_1) 및 제1 높이보다 낮은 제2 높이를 갖는 제2 부분(164_2)을 포함하는 비아층(164)을 형성한다.
이어, 스트립(strip) 등의 공정을 통해 제3 마스크 패턴(PR3)을 제거하여 도 7에 도시된 바와 같은 표시 장치(1)를 형성한다.
도 32는 도 5의 I-I'선을 따라 자른 다른 예를 나타낸 표시 장치의 단면도이다.
도 32를 참조하면, 본 실시예에 따른 표시 장치(1)는 액티브 패턴(ACT)의 제1 및 제2 액티브 홀(H1, H2)과 중첩하는 제1 절연층(161)이 함몰되어 제1 및 제2 그루브(GV1, GV2)가 형성된 점이 도 7의 실시예와 차이점이다.
구체적으로, 제1 및 제2 그루브(GV1, GV2)는 제1 절연층(161)의 일부가 부분적으로 식각되어 상면이 제3 방향(DR3) 타측으로 함몰된 구조일 수 있다. 제1 그루브(GV1)는 제1 절연층(161)에서 제1 액티브 홀(H1)에 의해 노출된 영역이 제1 기판(SUB)을 향해 리세스된 부분일 수 있다. 제2 그루브(GV2)는 제1 절연층(161)에서 제2 액티브 홀(H2)에 의해 노출된 영역이 제1 기판(SUB)을 향해 리세스된 부분일 수 있다.
제1 그루브(GV1) 상부에는 제1 액티브 홀(H1)이 위치하고, 제2 그루브(GV2) 상부에는 제2 액티브 홀(H2)이 위치할 수 있다. 즉, 제1 그루브(GV1)와 제1 액티브 홀(H1)은 공간적으로 연결되고, 제2 그루브(GV2)와 제2 액티브 홀(H2)은 공간적으로 연결될 수 있다. 본 실시예에 따른 표시 장치(1)는 표시 장치(1)의 제조 공정 중 제2 도전층(130)을 패턴화하는 공정에서 제2 도전층(130)과 함께 식각되는 액티브 패턴(ACT)이 과식각되어 액티브 패턴(ACT)의 제1 및 제2 액티브 홀(H1, H2)에 의해 노출되는 제1 절연층(161)의 일부가 식각됨으로써 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
SUB: 제1 기판
110: 제1 도전층
120: 반도체층
130: 제2 도전층
161: 제1 절연층
162: 제2 절연층
163: 제3 절연층
164: 비아층
111: 제1 패턴
112: 제2 패턴
113: 제1 커패시터 패턴
ACT: 액티브 패턴
121: 제2 커패시터 패턴
CNT1: 제1 컨택홀
CNT2: 제2 컨택홀
CNT11, CNT21: 제1 홀
CNT12, CNT22: 제2 홀
H1: 제1 액티브 홀
H2: 제2 액티브 홀

Claims (29)

  1. 기판;
    상기 기판 상에 배치되며, 제1 패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되며, 액티브 패턴을 포함하는 반도체층;
    상기 반도체층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치되는 제2 도전층을 포함하되,
    상기 제2 도전층은 상기 액티브 패턴과 부분적으로 접촉하는 제1 전극을 포함하고,
    상기 제1 전극은 제1 컨택홀을 통해 상기 제1 패턴과 접촉하며,
    상기 제1 컨택홀은 상기 제1 절연층을 관통하며 상기 제1 절연층의 측벽에 의해 정의되는 제1 홀, 및 상기 액티브 패턴의 측벽과 상기 제2 절연층의 측벽에 의해 정의되는 제2 홀을 포함하고,
    상기 제2 홀의 폭은 상기 제1 홀의 폭보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 액티브 패턴은 상기 제1 홀의 주변 영역에서 상기 제1 절연층의 상면의 일부를 노출하며, 상기 제1 전극은 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면과 접촉하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 홀을 정의하는 상기 제2 절연층의 측벽은 상기 제1 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되며,
    평면상 상기 제2 홀을 정의하는 상기 제2 절연층의 측벽과 상기 제1 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면이 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 절연층은 상기 제1 홀의 주변 영역에서 상기 제1 절연층의 상면의 일부를 노출하며,
    상기 제1 전극은 상기 제2 절연층이 노출하는 상기 제1 절연층의 상면과 접촉하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극은 상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽 및 상기 제2 절연층의 측벽과 직접 접하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 홀을 정의하는 상기 제1 절연층의 측벽은 정테이퍼 형상을 갖는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 홀을 정의하는 상기 제1 절연층의 측벽의 경사각은 70° 이하의 예각인 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 홀을 정의하는 제1 절연층의 측벽은 단면상 상기 액티브 패턴 측에 위치하는 제1 측벽 및 상기 제2 절연층 측에 위치하는 제2 측벽을 포함하며,
    상기 제1 측벽의 경사각과 상기 제2 측벽의 경사각은 동일한 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 도전층은 상기 제1 패턴과 이격된 제2 패턴을 더 포함하고,
    상기 제2 도전층은,
    상기 액티브 패턴과 중첩하고 상기 제1 전극과 이격된 게이트 전극, 및
    상기 제1 전극 및 상기 게이트 전극과 이격되며 상기 액티브 패턴과 부분적으로 접촉하는 제2 전극을 더 포함하되,
    상기 제2 전극은 제2 컨택홀을 통해 상기 제2 패턴과 접촉하고,
    상기 제2 컨택홀은 상기 제1 절연층을 관통하며 상기 제1 절연층의 측벽에 의해 정의되는 제3 홀, 및 상기 액티브 패턴의 측벽과 상기 제2 절연층의 측벽에 의해 정의되는 제4 홀을 포함하고,
    상기 제4 홀의 폭은 상기 제3 홀의 폭보다 큰 표시 장치.
  10. 제9 항에 있어서,
    상기 제4 홀을 정의하는 상기 액티브 패턴의 측벽은 상기 제3 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되고,
    상기 제4 홀을 정의하는 상기 액티브 패턴의 측벽은 평면상 상기 제4 홀을 정의하는 상기 액티브 패턴의 측벽과 상기 제3 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면이 배치되는 표시 장치.
  11. 제9 항에 있어서,
    상기 액티브 패턴은 상기 제1 전극과 접촉하는 제1 영역, 상기 제2 전극과 접촉하는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치되는 제3 영역을 포함하되,
    상기 제1 영역과 상기 제1 전극 사이에는 상기 제2 절연층이 배치되지 않고,
    상기 제2 영역과 상기 제2 전극 사이에는 상기 제2 절연층이 배치되지 않는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 홀은 평면상 상기 제2 홀과 완전히 중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 홀은 상기 기판의 두께 방향에서 상기 액티브 패턴과 중첩하지 않는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 홀과 상기 제2 홀은 공간적으로 연결되는 표시 장치.
  15. 기판;
    상기 기판 상에 배치된 제1 패턴;
    상기 제1 패턴 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 액티브 패턴;
    상기 액티브 패턴 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치되며, 상기 제1 패턴 및 상기 액티브 패턴과 각각 부분적으로 중첩하는 제1 전극을 포함하되,
    상기 제1 전극은 상기 제1 절연층을 관통하는 제1 홀 및 상기 액티브 패턴 및 상기 제2 절연층이 정의하는 제2 홀을 통해 상기 제1 패턴과 접촉하고,
    상기 제1 홀은 평면상 상기 제2 홀의 내측에 위치하고,
    상기 제1 홀의 가장자리는 상기 제2 홀의 가장자리와 접하지 않는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 홀은 상기 제1 홀의 주변 영역에서 상기 제1 절연층의 상면의 일부를 노출하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극은 상기 제2 홀이 노출하는 상기 제1 절연층의 상면과 접촉하는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 전극은 상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽과 접촉하는 표시 장치.
  19. 제15 항에 있어서,
    상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽은 상기 제1 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되며, 평면상 상기 제2 홀을 정의하는 상기 액티브 패턴의 측벽과 상기 제1 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 제1 절연층의 상면이 배치되고,
    상기 제2 홀을 정의하는 상기 제2 절연층의 측벽은 상기 제1 홀의 주변 영역에서 상기 액티브 패턴에 의해 노출된 상기 제1 절연층의 상면 상에 배치되며, 평면상 상기 제2 홀을 정의하는 상기 제2 절연층의 측벽과 상기 제1 홀을 정의하는 상기 제1 절연층의 측벽 사이에는 상기 액티브 패턴에 의해 노출된 제1 절연층의 상면이 배치되는 표시 장치.
  20. 제15 항에 있어서,
    상기 제1 홀을 정의하는 상기 제1 절연층의 측벽은 예각의 경사각을 가지는 표시 장치.
  21. 기판 상에 제1 패턴을 포함하는 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 액티브 패턴을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 제2 절연층을 형성하는 단계; 및
    상기 제1 절연층과 상기 제2 절연층을 관통하며, 상기 액티브 패턴의 단부 영역과 상기 제1 패턴을 노출하는 컨택홀을 형성하는 단계를 포함하되,
    상기 컨택홀을 형성하는 단계는,
    상기 제2 절연층 상에 마스크 패턴을 형성하는 단계, 및
    상기 마스크 패턴을 이용하여 상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계를 포함하되,
    상기 마스크 패턴은 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 영역을 포함하고,
    상기 마스크 패턴의 제2 영역은 상기 액티브 패턴의 단부 영역과 중첩하며,
    상기 마스크 패턴의 제2 영역의 단부는 상기 액티브 패턴의 단부보다 외측으로 돌출되는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 마스크 패턴은 하프톤 마스크(half-tone mask)를 이용하여 형성되는 표시 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계는 상기 제1 절연층 및 상기 제2 절연층을 관통하며 상기 제1 패턴을 노출하는 제1 개구부를 형성하는 단계를 포함하고,
    상기 제1 개구부는 평면상 상기 액티브 패턴과 이격되고,
    상기 제1 개구부는 상기 제1 절연층의 측벽으로 정의되는 제1 홀 및 상기 제2 절연층의 측벽으로 정의되는 제2 홀을 포함하는 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계에 의해 상기 제1 개구부와 인접 영역에서, 상기 제2 절연층은 상기 액티브 패턴의 단부 영역에 위치한 액티브 패턴의 상면 및 측벽을 덮는 표시 장치의 제조 방법.
  25. 제23 항에 있어서,
    상기 컨택홀을 형성하는 단계는 상기 제1 절연층 및 상기 제2 절연층을 식각하는 단계 후에, 상기 마스크 패턴의 제2 영역을 제거하는 단계를 더 포함하는 표시 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 마스크 패턴의 제2 영역을 제거하는 단계는 상기 마스크 패턴이 형성된 상태에서 전면 식각으로 진행되는 표시 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 전면 식각에 의해 상기 제1 개구부의 주변 영역과 중첩한 마스크 패턴의 일부가 상기 제2 절연층의 일부를 노출하는 표시 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 컨택홀을 형성하는 단계는 상기 제2 영역이 제거된 상기 마스크 패턴을 이용하여 상기 제2 절연층을 식각하는 단계를 더 포함하는 표시 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 제2 절연층을 식각하는 단계에 의해,
    상기 마스크 패턴에 의해 덮이지 않은 제2 절연층이 식각되어 제1 홀의 주변 영역에 배치된 제1 절연층의 상면 및 상기 액티브 패턴의 단부 영역이 노출되는 표시 장치의 제조 방법.
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