KR20230023840A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20230023840A
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김슬기
윤갑수
이재현
최승하
최종범
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판 상에 배치된 차광층, 상기 차광층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 배치되며, 서로 이격된 연결 패턴층 및 게이트 전극, 상기 연결 패턴층 및 상기 게이트 전극 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치된 비아층, 상기 비아층 상에 배치된 제1 브릿지층 및 제2 브릿지층, 상기 제2 브릿지층 상에 배치된 화소 전극, 상기 화소 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 공통 전극을 포함하며, 상기 제1 브릿지층의 일단은 상기 연결 패턴층을 통해 상기 차광층과 연결되고 타단은 상기 반도체층과 연결되며, 상기 제2 브릿지층은 상기 반도체층과 상기 화소 전극을 연결한다.

Description

표시 장치 및 그 제조 방법{Display device and method for manufacturing of the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다.
유기 발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 발광층을 포함할 수 있다. 발광층은 두 개의 전극으로부터 전자와 정공을 제공받아 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
유기 발광 소자를 포함하는 유기 발광 표시 장치는 백라이트 유닛 등과 같은 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
본 발명이 해결하고자 하는 과제는 구조 및 공정을 간소화할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 차광층, 상기 차광층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 절연층, 상기 게이트 절연층 상에 배치되며, 서로 이격된 연결 패턴층 및 게이트 전극, 상기 연결 패턴층 및 상기 게이트 전극 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치된 비아층, 상기 비아층 상에 배치된 제1 브릿지층 및 제2 브릿지층, 상기 제2 브릿지층 상에 배치된 화소 전극, 상기 화소 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 공통 전극을 포함하며, 상기 제1 브릿지층의 일단은 상기 연결 패턴층을 통해 상기 차광층과 연결되고 타단은 상기 반도체층과 연결되며, 상기 제2 브릿지층은 상기 반도체층과 상기 화소 전극을 연결할 수 있다.
상기 연결 패턴층과 상기 게이트 전극은 서로 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
상기 연결 패턴층은 상기 게이트 절연층 및 상기 버퍼층을 관통하는 제1 컨택홀을 통해 상기 차광층에 컨택할 수 있다.
상기 제1 브릿지층의 일단은 상기 층간 절연층을 관통하는 제2 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 연결 패턴층에 컨택할 수 있다.
상기 제1 브릿지층의 타단은 상기 층간 절연층을 관통하는 제3 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 반도체층의 일부에 컨택할 수 있다.
상기 제2 브릿지층은 상기 층간 절연층을 관통하는 제4 컨택홀 및 상기 비아층을 관통하는 제3 비아홀을 통해 상기 반도체층의 타부에 컨택할 수 있다.
상기 제1 브릿지층 및 상기 제2 브릿지층은 금속 산화물을 포함하며, 상기 금속 산화물은 ITO, IZO, ZnO 또는 In2O3 중에서 선택된 어느 하나를 포함할 수 있다.
상기 제1 브릿지층 및 상기 제2 브릿지층은 폴리화된 금속 산화물을 포함할 수 있다.
상기 제1 브릿지층은 제1 전극층, 상기 제1 전극층 상에 배치된 제2 전극층, 상기 제2 전극층 상에 배치된 제3 전극층 및 상기 제3 전극층 상에 배치된 제4 전극층을 포함할 수 있다.
상기 제1 전극층, 상기 제2 전극층 및 상기 제4 전극층은 금속 산화물을 포함하며, 상기 제1 전극층은 폴리화된 금속 산화물을 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 표시 영역 및 패드부를 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치된 차광층 및 상기 기판의 상기 패드부 상에 배치된 하부 패드 전극, 상기 차광층 및 상기 하부 패드 전극 상에 배치된 버퍼층, 상기 버퍼층 상에 배치되며, 상기 차광층과 중첩하는 반도체층, 상기 반도체층 상에 배치된 게이트 절연층, 상기 표시 영역의 상기 게이트 절연층 상에 배치되는 연결 패턴층 및 게이트 전극과, 상기 패드부의 상기 게이트 절연층 상에 배치되며 상기 하부 패드 전극과 중첩하는 상부 패드 전극, 상기 연결 패턴층, 상기 게이트 전극 및 상기 하부 패드 전극 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치된 비아층, 상기 표시 영역의 상기 비아층 상에 배치된 제1 브릿지층 및 제2 브릿지층과, 상기 패드부 상에 배치되며 상기 상부 패드 전극과 중첩하는 패드 캡핑층, 상기 제2 브릿지층 상에 배치된 화소 전극, 상기 화소 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치된 공통 전극을 포함하며, 상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층은 폴리화된 금속 산화물을 포함할 수 있다.
상기 상부 패드 전극은 상기 버퍼층 및 상기 게이트 절연층을 관통하는 제1 컨택홀을 통해 상기 하부 패드 전극에 컨택할 수 있다.
상기 패드 캡핑층은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 상부 패드 전극과 컨택할 수 있다.
상기 제1 브릿지층의 일단은 상기 연결 패턴층을 통해 상기 차광층과 연결되고 타단은 상기 반도체층과 연결되며, 상기 제2 브릿지층은 상기 반도체층과 상기 화소 전극을 연결할 수 있다.
상기 연결 패턴층은 상기 게이트 절연층 및 상기 버퍼층을 관통하는 제3 컨택홀을 통해 상기 차광층에 컨택할 수 있다.
상기 제1 브릿지층의 일단은 상기 층간 절연층을 관통하는 제4 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 연결 패턴층에 컨택하고, 상기 제1 브릿지층의 타단은 상기 층간 절연층을 관통하는 제5 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 반도체층의 일부에 컨택하며, 상기 제2 브릿지층은 상기 층간 절연층을 관통하는 제6 컨택홀 및 상기 비아층을 관통하는 제3 비아홀을 통해 상기 반도체층의 타부에 컨택할 수 있다.
상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층은 ITO, IZO, ZnO 또는 In2O3 중에서 선택된 어느 하나를 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 차광층 및 하부 패드 전극을 형성하는 단계, 상기 차광층 및 상기 하부 패드 전극 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 상기 차광층과 중첩하는 반도체층을 형성하는 단계, 상기 반도체층 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 연결 패턴층, 게이트 전극, 및 상부 패드 전극을 형성하는 단계, 상기 연결 패턴층, 상기 게이트 전극 및 상기 하부 패드 전극 상에 층간 절연층을 형성하는 단계, 상기 층간 절연층 상에 비아층을 형성하는 단계, 상기 비아층 상에 제1 브릿지층 및 제2 브릿지층을 형성하고, 상기 상부 패드 전극과 중첩하는 패드 캡핑층을 형성하는 단계, 상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층을 폴리화하는 단계, 상기 제2 브릿지층 상에 화소 전극을 형성하는 단계, 상기 화소 전극 상에 발광층을 형성하는 단계, 및 상기 발광층 상에 공통 전극을 형성하는 단계를 포함할 수 있다.
상기 폴리화하는 단계는 상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층이 형성된 상기 기판을 150 내지 200도의 온도에서 열처리할 수 있다.
상기 연결 패턴층, 상기 게이트 전극 및 상기 상부 패드 전극은 동일한 마스크 공정으로 형성할 수 있다.
상기 연결 패턴층, 게이트 전극, 및 상부 패드 전극을 형성하는 단계 이전에, 상기 게이트 절연층 및 상기 버퍼층을 식각하여 상기 차광층을 노출하는 제1 컨택홀, 상기 하부 패드 전극을 노출하는 제2 컨택홀을 형성하고, 상기 연결 패턴층은 상기 제1 컨택홀을 통해 상기 차광층과 컨택하고, 상기 상부 패드 전극은 상기 제2 컨택홀을 통해 상기 하부 패드 전극과 컨택할 수 있다.
상기 층간 절연층 상에 비아층을 형성하는 단계 이후에, 상기 비아층과 상기 층간 절연층을 식각하여, 상기 연결 패턴층을 노출하는 제3 컨택홀 및 제1 비아홀을 형성하고 상기 하부 패드 전극을 노출하는 제4 컨택홀 및 제2 비아홀을 형성하며, 상기 제1 브릿지층은 제3 컨택홀 및 상기 제1 비아홀을 통해 상기 연결 패턴층에 컨택하고, 상기 패드 캡핑층은 상기 제4 컨택홀 및 상기 제2 비아홀을 통해 상기 상부 패드 전극에 컨택할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 제조 방법에 의하면, 비아층 상에 배치되는 제3 도전층으로 소스/드레인 전극층을 대신함으로써, 반도체층과 차광층의 연결을 간소한 구조 및 공정으로 구현하고 패드 전극들을 보호할 수 있는 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이다.
도 6 내지 도 20은 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 21은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 22는 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다. 본 명세서에서는 표시 장치의 예로 텔레비전을 설명하며, TV는 HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
또한, 일 실시예들에 따른 표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 하기에서는 표시 장치로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
일 실시예에 따른 표시 장치(1)는 평면도상 정방형 형상을 가질 수 있으며 예를 들어, 직사각형 형상을 가질 수 있다. 표시 장치(1)가 텔레비전인 경우, 장변이 가로 방향에 위치하도록 배치된다. 그러나, 이에 한정되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있으나, 이에 한정되지 않는다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 2에서는 빛(L)이 발광층(190)이 형성된 제1 기판(110) 방향이 아닌, 반대 방향(제2 기판(210) 방향)으로 방출되는 전면 발광형(Top Emission Type) 표시 장치를 예시한다. 그러나, 이에 한정되지 않으며, 발광층(190)이 형성된 제1 기판(110) 방향으로 방출되는 배면 발광형(Bottom Emission Type) 표시 장치 또는 제1 기판(110) 방향 및 제2 기판(210) 방향 양쪽으로 빛이 방출되는 양면 발광형 표시 장치일 수도 있다.
도 2를 참조하면, 표시 장치(1)는 제1 표시 기판(100), 제1 표시 기판(100)에 대향하는 제2 표시 기판(200), 및 이들을 접착하는 충진층(300)을 포함할 수 있다.
제1 표시 기판(100)은 제1 기판(110)을 포함할 수 있다. 제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(110)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(110)은 리지드(rigid) 기판일 수 있다. 그러나, 제1 기판(110)은 이에 한정되지 않고, 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한(flexible) 특성을 가질 수도 있다.
제1 기판(110) 상에 복수의 화소 전극(180)이 배치될 수 있다. 복수의 화소 전극(180)은 화소(PX)마다 배치될 수 있다. 이웃하는 화소(PX)의 화소 전극(180)은 서로 분리되어 있을 수 있다. 제1 기판(110) 상에 화소(PX)를 구동하는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 기판(110)과 화소 전극(180) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
화소 전극(180)은 발광 다이오드의 제1 전극, 예를 들어 애노드 전극일 수 있다. 화소 전극(180)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(190)에 가깝게 배치될 수 있다. 화소 전극(180)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 다층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 기판(110)의 일면 상에 화소(PX)의 경계를 따라 화소 정의막(185)이 배치될 수 있다. 화소 정의막(185)은 화소 전극(180) 상에 배치되며, 화소 전극(180)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(185) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(185)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(185)은 무기 물질을 포함할 수도 있다.
화소 정의막(185)이 노출하는 화소 전극(180) 상에 발광층(190)이 배치될 수 있다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(190)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입층, 정공수송층, 전자 수송층 및 전자주입층 중 적어도 하나를 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 마이크로 LED 표시 장치, 나노 LED 표시 장치 등인 경우, 발광층(190)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.
몇몇 실시예에서, 발광층(190)은 두께 방향으로 중첩 배치된 복수의 유기 발광층과 그 사이에 배치된 전하 생성층을 포함하는 탠덤(tandem) 구조를 가질 수 있다. 중첩 배치된 각 유기 발광층은 동일한 파장의 빛을 발광할 수도 있지만, 상이한 파장의 빛을 발광할 수도 있다. 각 화소(PX)의 발광층(190) 중 적어도 일부의 층은 이웃하는 화소(PX)의 동일한 층과 분리되어 있을 수 있다.
일 실시예에서, 각 발광층(190)이 발광하는 빛의 파장은 색 화소(PX)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(190)이 청색광 또는 자외선을 발광하고, 후술하는 컬러 제어 구조물이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(190)이 발광하는 빛의 파장은 색 화소(PX)별로 발광 파장이 상이할 수도 있다. 예를 들어, 제1 색 화소(PX)의 발광층(190)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(190)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(190)은 제3 색을 발광할 수도 있다.
발광층(190) 상에 공통 전극(192)이 배치될 수 있다. 공통 전극(192)은 발광층(190)과 접할 뿐만 아니라, 화소 정의막(185)의 상면에도 접할 수 있다.
공통 전극(192)은 각 화소(PX)의 구별없이 연결되어 있을 수 있다. 공통 전극(192)은 화소(PX)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(192)은 발광 다이오드의 제2 전극, 예를 들어 캐소드 전극일 수 있다.
공통 전극(192)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(192)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(180), 발광층(190) 및 공통 전극(192)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(190)에서 발광한 빛은 공통 전극(192)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(192) 상부에는 박막 봉지 구조물(195)이 배치될 수 있다. 박막 봉지 구조물(195)은 적어도 하나의 박막 봉지층을 포함할 수 있다. 예를 들어, 박막 봉지층은 제1 무기막(195a), 유기막(195b) 및 제2 무기막(195c)을 포함할 수 있다. 제1 무기막(195a) 및 제2 무기막(195c)은 각각 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 유기막(195b)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 표시 기판(200)은 박막 봉지 구조물(195) 상부에서 그와 대향하도록 배치될 수 있다. 제2 표시 기판(200)의 제2 기판(210)은 투명한 물질을 포함할 수 있다. 제2 기판(210)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(210)은 리지드 기판일 수 있다. 그러나, 제2 기판(210)은 이에 한정되지 않으며, 제2 기판(210)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제2 기판(210)은 제1 기판(110)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(210)은 제1 기판(110)보다 높은 투과율을 가질 수 있다. 제2 기판(210)은 제1 기판(110)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.
제1 기판(110)을 향하는 제2 기판(210)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BM)가 배치될 수 있다. 차광 부재(BM)는 제1 표시 기판(100)의 화소 정의막(185)과 중첩하며, 비발광 영역(NEM)에 위치할 수 있다. 차광 부재(BM)는 발광 영역(EMA)과 중첩하는 제2 기판(210)의 일면을 노출하는 개구부를 포함할 수 있다. 차광 부재(BM)는 평면도상 격자 형상으로 형성될 수 있다.
차광 부재(BM)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BM)는 발광층(190)으로부터 방출되는 광이 인접한 화소(PX)로 침범하는 것을 방지하는 역할을 할 수 있다.
일 실시예에서, 차광 부재(BM)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(1)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
다른 실시예에서, 차광 부재(BM)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 차광 부재(BM)는 일 컬러 필터층(CFL)과 동일한 물질을 포함할 수 있다. 구체적으로, 차광 부재(BM)는 청색 컬러 필터층('CFL3' 참조)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 차광 부재(BM)는 청색 컬러 필터층과 일체화되어 형성될 수도 있다. 또한, 차광 부재(BM)는 생략될 수도 있다.
차광 부재(BM)가 배치된 제2 기판(210)의 일면 상에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BM)의 개구부를 통해 노출되는 제2 기판(210)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BM) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 색 화소(PX)에 배치되는 제1 컬러 필터층(CFL1), 제2 색 화소(PX)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 색 화소(PX)에 배치되는 제3 컬러 필터층(CFL2)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BM) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL) 상에 제1 캡핑층(220)이 배치될 수 있다. 제1 캡핑층(220)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(220)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.
제1 캡핑층(220)은 컬러 필터층(CFL)의 일면(도 2에서 하면)과 직접 접할 수 있다. 제1 캡핑층(220)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(220)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
제1 캡핑층(220) 상에 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 비발광 영역(NEM)에 위치할 수 있다. 격벽(PTL)은 차광 부재(BM)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)을 노출하는 개구부를 포함할 수 있다. 격벽(PTL)은 감광성 유기 물질을 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다. 격벽(PTL)은 차광 물질을 더 포함할 수도 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL) 및/또는 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크(bank)로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
각 화소(PX)의 발광층(190)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 색 화소(PX)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 색 화소(PX)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 색 화소(PX)에는 투광층(TPL)이 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 파장 변환 물질(WCP1)은 제3 색을 제1 색으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색을 제2 색으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SCP)를 더 포함할 수 있다.
제3 색 화소(PX)에 배치되는 투광층(TPL)은 발광층(190)에서 입사되는 제3 색의 빛의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
파장 변환층(WCL), 투광층(TPL) 및 격벽(PTL) 상에 제2 캡핑층(230)이 배치된다. 제2 캡핑층(230)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(230)은 제1 캡핑층(220)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(230)과 제1 캡핑층(220)은 동일한 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.
제1 표시 기판(100)과 제2 표시 기판(200) 사이에 충진층(300)이 배치될 수 있다. 충진층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 공간을 충진하는 한편, 이들을 상호 접착 및 결합하는 역할을 할 수 있다. 충진층(300)은 제1 표시 기판(100)의 박막 봉지 구조물(195)과 제2 표시 기판(200)의 제2 캡핑층(230) 사이에 배치될 수 있다. 충진층(300)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이하, 전술한 표시 장치(1)의 회로층(CCL)에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 3을 참조하면, 제1 기판(110) 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.
스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 제1 기판(110) 상의 제3 비표시 영역(NDA)에 배치될 수 있지만, 이에 한정되지 않고, 제4 비표시 영역(NDA)에 배치되거나, 제3 비표시 영역(NDA)과 제4 비표시 영역(NDA) 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA) 및/또는 제2 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 제1 비표시 영역(NDA)의 패드부(PDA)에 배치되고, 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 제2 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 모두 동일한 영역, 예를 들어 제1 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 기판(110) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 5는 일 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이다. 도 5는 표시 영역(DPA), 비표시 영역(NDA) 및 패드부(PDA)의 일부를 도시하였다. 표시 영역(DPA)의 단면으로는 화소의 트랜지스터와 커패시터의 일부를 도시하였고, 비표시 영역(NDA)은 댐을 도시하였으며, 패드부(PDA)는 게이트 패드를 도시하였다. 또한, 도 5에서는 제1 표시 기판(100)의 회로층(CCL)을 위주로 하여, 적층 구조상 박막 봉지 구조물(195)까지만 도시하였다.
도 5를 참조하면, 회로층(CCL)은 제1 기판(110) 상에 배치된 반도체층(140), 복수의 도전층 및 복수의 절연층을 포함한다. 반도체층(140)은 산화물 반도체를 포함할 수 있다. 복수의 도전층은 차광층(120), 하부 패턴층(126), 하부 커패시터(124), 하부 패드 전극(128), 상부 커패시터(145), 연결 패턴층(152), 게이트 전극(150), 제1 및 제2 브릿지층(170, 175), 화소 전극(180), 및 공통 전극(192)을 포함할 수 있다. 복수의 절연층은 버퍼층(130), 게이트 절연층(147), 층간 절연층(160), 비아층(165) 및 화소 정의막(185)을 포함할 수 있다.
구체적으로, 제1 기판(110) 상에 제1 도전층(COL1이 배치될 수 있다. 제1 도전층(COL1)은 차광층(120), 하부 커패시터(124), 하부 패턴층(126) 및 하부 패드 전극(128)을 포함할 수 있다.
차광층(120) 및 하부 커패시터(124)는 제1 기판(110)의 표시 영역(DPA)과 중첩하여 배치될 수 있다. 차광층(120)은 외광으로부터 반도체층(140)을 보호할 수 있다. 차광층(120)은 패턴화된 형상을 갖는다. 차광층(120)은 적어도 상부의 반도체층(140)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 반도체층(140) 전체를 커버하도록 배치될 수 있다. 차광층(120)은 반도체층(140)에 전기적으로 연결되어 트랜지스터의 전압이 변하는 것을 억제할 수 있다.
하부 커패시터(124)는 센싱 신호 라인(SSL)과 차광층(120) 사이에 배치될 수 있다. 하부 커패시터(124)는 상부 커패시터(145)와 함께 스토리지 커패시터(CST)로 작용하여 트랜지스터의 게이트 전압과 소스 전압의 차전압을 저장할 수 있다.
복수의 하부 패턴층(126)은 제1 기판(110)의 비표시 영역(NDA)과 중첩하여 배치될 수 있다. 복수의 하부 패턴층(126)은 비표시 영역(NDA)에서 댐(DAM)을 형성하기 위한 단차를 형성하거나, 신호들을 전달하는 신호 라인으로 작용할 수도 있다. 예를 들어 복수의 하부 패턴층(126)은 신호들 중 데이터 신호를 전달하는 데이터 배선으로 작용할 수 있다.
하부 패드 전극(128)은 제1 기판(110)의 패드부(PDA)와 중첩하여 배치될 수 있다. 하부 패드 전극(128)은 게이트 패드 전극 또는 데이터 패드 전극일 수 있다.
제1 도전층(COL1)은 제1 기판(110)에 인접한 하층 및 하층 상에 배치된 상층을 포함할 수 있다. 하층은 상층의 부착력과 같은 성막성을 돕거나, 제1 기판(110)으로부터 반응성 물질이 진입하는 것을 방지하는 역할을 할 수 있다. 또한, 하층은 상층을 이루는 물질이 인접한 하층으로 확산하는 것을 방지할 수 있다. 상층은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 상층은 하층보다 더 큰 두께를 갖고 더 낮은 저항의 물질로 이루어질 수 있다.
제1 도전층(COL1)은 도전 물질을 포함할 수 있다. 제1 도전층(COL1)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속을 포함할 수 있다. 예를 들어, 제1 도전층(COL1)은 티타늄의 하층 상에 구리의 상층이 적층된 Cu/Ti 이중층으로 이루어질 수 있으나, 이에 제한되지 않는다.
따라서, 차광층(120)은 제1 차광층(120a) 및 제1 차광층(120a) 상에 배치된 제2 차광층(120a)의 이중층 구조로 이루어질 수 있다. 하부 커패시터(124)는 제1 커패시터층(124a) 및 제1 커패시터층(124a) 상에 배치된 제2 커패시터층(124b)의 이중층 구조로 이루어질 수 있다. 하부 패턴층(126)은 하부 제1 패턴층(126a) 및 하부 제1 패턴층(126a) 상에 배치된 하부 제2 패턴층(126b)의 이중층 구조로 이루어질 수 있다. 하부 패드 전극(128)은 제1 하부 패드층(128a) 및 제1 하부 패드층(128a) 상에 배치된 제2 하부 패드층(128b)의 이중층 구조로 이루어질 수 있다.
제1 도전층(COL1) 상에 버퍼층(130)이 배치될 수 있다. 버퍼층(130)은 차광층(120), 하부 패턴층(126), 하부 커패시터(124), 및 하부 패드 전극(128)이 형성된 제1 기판(110)의 전면을 덮도록 배치될 수 있다. 버퍼층(130)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함하고, 이들의 단일층 또는 이중층으로 이루어질 수 있다.
버퍼층(130) 상에 반도체층(140) 및 상부 커패시터(145)가 배치될 수 있다. 반도체층(140)은 표시 영역(DPA)의 차광층(120)과 중첩하여 배치되고, 상부 커패시터(145)는 표시 영역(DPA)의 하부 커패시터(124)와 중첩하여 배치될 수 있다. 반도체층(140)은 트랜지스터의 채널을 이룰 수 있다. 상부 커패시터(145)는 하부 커패시터(124)와 함께 스토리지 커패시터(CST)를 이룰 수 있다.
반도체층(140) 및 상부 커패시터(145)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(140) 및 상부 커패시터(145)는 IGZO(Indium tin zinc oxide)를 포함할 수 있다. 반도체층(140) 및 상부 커패시터(145)는 산화물 반도체가 도전성을 가질 수 있도록 도체화된 것일 수 있다. 반도체층(140)은 도체화에 따라 채널을 포함할 수 있다.
반도체층(140) 및 버퍼층(130) 상에 게이트 절연층(147)이 배치될 수 있다. 게이트 절연층(147)은 후술하는 제2 도전층(COL2)과 동일한 패턴으로 형성될 수 있다. 게이트 절연층(147)의 측변은 제2 도전층(COL2)의 측변보다 돌출된 형상으로 배치될 수 있지만, 이에 제한되지 않으며, 게이트 절연층(147)의 측변은 제2 도전층(COL2)의 측변과 대체로 정렬될 수도 있다.
게이트 절연층(147)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연층(147)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연층(147)은 실리콘 산화물을 포함하여 이루어질 수 있다.
게이트 절연층(147) 상에 제2 도전층(COL2)이 배치될 수 있다. 제2 도전층(COL2)은 연결 패턴층(152), 게이트 전극(150), 상부 패턴층(154), 및 상부 패드 전극(156)을 포함할 수 있다.
구체적으로, 게이트 전극(150)은 표시 영역(DPA)과 중첩하여 배치되고, 하부의 반도체층(140)과 중첩하여 배치될 수 있다. 게이트 전극(150)은 반도체층(140)과 함께 트랜지스터를 이룰 수 있다. 게이트 전극(150)과 반도체층(140) 사이에 배치된 게이트 절연층(147)의 측변은 게이트 전극(150)의 측변으로부터 돌출될 수 있으나 이에 제한되지 않는다.
연결 패턴층(152)은 차광층(120)과 중첩하여 배치되고, 차광층(120)과 전기적으로 연결될 수 있다. 예를 들어, 연결 패턴층(152)은 버퍼층(130)에 형성된 제1 컨택홀(CT1)을 통해 차광층(120)과 연결되어, 차광층(120)과 전기적으로 연결될 수 있다. 연결 패턴층(152)과 버퍼층(130) 사이에 배치된 게이트 절연층(147)의 측변은 연결 패턴층(152)의 측변으로부터 돌출될 수 있으나 이에 제한되지 않는다.
상부 패턴층(154)은 제1 기판(110)의 비표시 영역(NDA)과 중첩하고 하부의 하부 패턴층(126)과 중첩하여 배치될 수 있다. 상부 패턴층(154)은 하부 패턴층(126)과 전기적으로 연결될 수 있다. 예를 들어, 상부 패턴층(154)은 버퍼층(130)에 형성된 제2 컨택홀(CT2)을 통해 하부 패턴층(126)과 연결되어, 하부 패턴층(126)과 전기적으로 연결될 수 있다. 상부 패턴층(154)과 하부 패턴층(126)은 비표시 영역(NDA)에 배치된 복수의 신호 라인일 수 있다. 또한, 상부 패턴층(154)과 버퍼층(130) 사이에 배치된 게이트 절연층(147)의 측변은 상부 패턴층(154)의 측변으로부터 돌출될 수 있으나 이에 제한되지 않는다.
상부 패드 전극(156)은 제1 기판(110)의 패드부(PDA)와 중첩하고 하부의 하부 패드 전극(128)과 중첩하여 배치될 수 있다. 상부 패드 전극(156)은 하부 패드 전극(128)과 전기적으로 연결될 수 있다. 예를 들어, 상부 패드 전극(156)은 버퍼층(130)에 형성된 제3 컨택홀(CT3)을 통해 하부 패드 전극(128)과 연결되어, 하부 패드 전극(128)과 전기적으로 연결될 수 있다. 상부 패드 전극(156)과 버퍼층(130) 사이에 배치된 게이트 절연층(147)의 측변은 상부 패드 전극(156)의 측변으로부터 돌출될 수 있으나 이에 제한되지 않는다.
상술한 제2 도전층(COL2)은 제1 기판(110)에 인접한 하층 및 하층 상에 배치된 상층을 포함할 수 있다. 하층은 상층의 부착력과 같은 성막성을 돕거나, 하부에 배치된 버퍼층(130) 또는 게이트 절연층(147)으로부터 반응성 물질이 진입하는 것을 방지하는 역할을 할 수 있다. 또한, 하층은 상층을 이루는 물질이 인접한 하층으로 확산하는 것을 방지할 수 있다. 상층은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 상층은 하층보다 더 큰 두께를 갖고 더 낮은 저항의 물질로 이루어질 수 있다.
제2 도전층(COL2)은 도전 물질을 포함할 수 있다. 제2 도전층(COL2)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물 또는 구리(Cu), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni)과 같은 금속을 포함할 수 있다. 예를 들어, 제2 도전층(COL2)은 티타늄의 하층 상에 구리의 상층이 적층된 Cu/Ti 이중층으로 이루어질 수 있으나, 이에 제한되지 않는다.
따라서, 연결 패턴층(152)은 제1 연결 패턴층(152a) 및 제1 연결 패턴층(152a) 상에 배치된 제2 연결 패턴층(152b)의 이중층 구조로 이루어질 수 있다. 게이트 전극(150)은 제1 게이트층(150a) 및 제1 게이트층(150a) 상에 배치된 제2 게이트층(150b)의 이중층 구조로 이루어질 수 있다. 상부 패턴층(154)은 상부 제1 패턴층(154a) 및 상부 제1 패턴층(154a) 상에 배치된 상부 제2 패턴층(154b)의 이중층 구조로 이루어질 수 있다. 상부 패드 전극(156)은 제1 상부 패드층(156a) 및 제1 상부 패드층(156a) 상에 배치된 제2 상부 패드층(156b)의 이중층 구조로 이루어질 수 있다.
제2 도전층(COL2) 상에 층간 절연층(160)이 배치될 수 있다. 층간 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
층간 절연층(160)에는 연결 패턴층(152)을 노출하는 제4 컨택홀(CT4), 반도체층(140)의 양측부를 각각 노출하는 제5 및 제6 컨택홀들(CT5, CT6), 상부 패드 전극(156)을 노출하는 제7 컨택홀(CT7)이 배치될 수 있다. 제4 컨택홀(CT4)은 층간 절연층(160)을 관통하여 연결 패턴층(152)을 노출하고, 제5 및 제6 컨택홀들(CT5, CT6)은 층간 절연층(160)을 관통하여 반도체층(140)을 각각 노출하고, 제7 컨택홀(CT7)은 층간 절연층(160)을 관통하여 상부 패드 전극(156)을 노출할 수 있다.
층간 절연층(160) 상에 비아층(165) 및 하부 댐층(167)이 배치될 수 있다. 비아층(165)과 하부 댐층(167)은 층간 절연층(160)의 상면을 덮도록 배치될 수 있다. 비아층(165)은 표시 영역(DPA)과 중첩하고 하부 댐층(167)은 비표시 영역(NDA)과 중첩할 수 있다. 비아층(165)과 하부 댐층(167)은 동일한 물질을 포함하여 이루어질 수 있다. 하부 댐층(167)은 평면 상 표시 영역(DPA)을 둘러싸는 폐루프(closed loop) 형상으로 이루어질 수 있다. 하부 댐층(167)은 적어도 하나 이상 이루어질 수 있으며, 예를 들어 2개로 이루어질 수 있으나 이에 제한되지 않는다.
비아층(165) 및 하부 댐층(167)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(165) 및 하부 댐층(167)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 비아층(165)은 폴리이미드를 포함하여 이루어질 수 있다.
비아층(165)에는 제4 컨택홀(CT4)을 노출하는 제1 비아홀(VIA1), 제5 컨택홀(CT5)을 노출하는 제2 비아홀(VIA2) 및 제6 컨택홀(CT6)을 노출하는 제3 비아홀(VIA3)이 배치될 수 있다. 제1 비아홀(VIA1)은 제4 컨택홀(CT4)을 노출하되 제4 컨택홀(CT4) 주변의 층간 절연층(160)의 일부 상면을 노출할 수 있다. 제2 비아홀(VIA2)은 제5 컨택홀(CT5)을 노출하되 제5 컨택홀(CT5) 주변의 층간 절연층(160)의 일부 상면을 노출할 수 있다. 또한, 제3 비아홀(VIA3)은 제6 컨택홀(CT6)을 노출하되 제6 컨택홀(CT6) 주변의 층간 절연층(160)의 일부 상면을 노출할 수 있다.
비아층(165) 및 상부 패드 전극(156) 상에 제3 도전층(COL3)이 배치될 수 있다. 제3 도전층(COL3)은 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)을 포함할 수 있다.
제1 브릿지층(170)과 제2 브릿지층(175)은 표시 영역(DPA)과 중첩하여 배치될 수 있다. 제1 브릿지층(170)은 연결 패턴층(152)을 통해 차광층(120)과 반도체층(140)을 전기적으로 연결시킬 수 있다. 예를 들어, 제1 브릿지층(170)의 일단은 제1 비아홀(VIA1) 및 제4 컨택홀(CT4)을 통해 연결 패턴층(152)과 직접 컨택하고, 타단은 제2 비아홀(VIA2) 및 제5 컨택홀(CT5)을 통해 반도체층(140)과 직접 컨택할 수 있다. 따라서, 제1 브릿지층(170)은 차광층(120)과 반도체층(140)을 전기적으로 연결시킬 수 있다.
제2 브릿지층(175)은 제3 비아홀(VIA3) 및 제6 컨택홀(CT6)을 통해 반도체층(140)에 직접 컨택할 수 있다. 제2 브릿지층(175)은 후술하는 화소 전극(180)을 반도체층(140)과 전기적으로 연결시킬 수 있다.
패드 캡핑층(177)은 패드부(PDA)와 중첩하여 배치될 수 있다. 패드 캡핑층(177)은 층간 절연층(160) 상에 배치되며, 제7 컨택홀(CT7)을 통해 상부 패드 전극(156)과 직접 컨택할 수 있다. 패드 캡핑층(177)은 상부 패드 전극(156)을 덮어 상부 패드 전극(150)이 산화되는 것을 방지할 수 있다.
본 실시예에서는 소스/드레인 전극층이 생략되고 이 역할을 제3 도전층(COL3), 즉 제1 및 제2 브릿지층(170, 175)과 패드 캡핑층(177)이 수행할 수 있다. 예시적인 실시예에서, 제1 브릿지층(170)이 반도체층(140)과 차광층(120)을 연결하고 제2 브릿지층(175)이 반도체층(140)과 화소 전극(180)을 연결할 수 있다. 또한, 패드 캡핑층(177)이 상부 패드 전극(156)을 덮어 보호할 수 있다. 본 실시예에서는 비아층(165) 상에 배치되는 제3 도전층(COL3)으로 소스/드레인 전극층을 대신함으로써, 반도체층(140)과 차광층(120)의 연결을 간소한 구조로 구현하고 패드 전극들을 보호할 수 있는 이점이 있다.
제3 도전층(COL3)은 ITO, IZO, ITZO, In2O3과 같은 금속산화물을 포함할 수 있다. 예시적인 실시예에서 제3 도전층(COL3)은 ITO를 포함할 수 있다. 제3 도전층(COL3) 중 패드 캡핑층(177)은 직접 외부의 산소에 노출되므로, 하부의 상부 패드 전극(156)을 보호하기 위해 금속산화물을 포함할 수 있다. 제3 도전층(COL3)은 금속산화물의 단층으로 이루어질 수 있으나 이에 제한되지 않는다. 일 실시예에서, 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)은 금속 산화물을 포함하며, 폴리화된 금속 산화물을 포함할 수 있다. 특히, 패드 캡핑층(177)은 폴리화된 금속 산화물을 포함하며, 후술하는 제조 공정에서 식각액에 의해 식각되는 것을 방지할 수 있다.
제2 브릿지층(175) 및 비아층(165) 상에 화소 전극(180)이 배치될 수 있다. 화소 전극(180)은 표시 영역(DPA)과 중첩하여 배치되며, 제2 브릿지층(175)을 통해 트랜지스터의 반도체층(140)에 전기적으로 연결될 수 있다. 예를 들어, 화소 전극(180)은 제3 비아홀(VIA3) 및 제6 컨택홀(CT6)을 통해 반도체층(140)에 연결될 수 있다. 제2 브릿지층(175)은 화소 전극(180)과 반도체층(140) 사이에 배치되어 화소 전극(180)을 반도체층(140)에 전기적으로 연결시킬 수 있다.
화소 전극(180)은 제1 화소층(180a), 제2 화소층(180b) 및 제3 화소층(180c)이 적층된 삼중막 구조로 이루어질 수 있다. 구체적으로, 제1 화소층(180a)은 제2 브릿지층(175)과 직접 접촉하며 화소 전극(180)의 최하부에 배치될 수 있다. 제2 화소층(180b)은 제1 화소층(180a) 상에 배치되어, 화소 전극(180)의 중간에 배치될 수 있다. 제3 화소층(180c)은 제2 화소층(180b) 상에 배치되어, 화소 전극(180)의 최상부에 배치될 수 있다.
예시적인 실시예에서, 화소 전극(180)은 제1 화소층(180a)과 제3 화소층(180c)은 동일한 물질을 포함할 수 있으며, 금속산화물을 포함할 수 있다. 제2 화소층(180b)은 화소 전극(180)에서 광을 반사할 수 있는 반사층일 수 있다. 제2 화소층(180b)은 광의 반사율이 높은 알루미늄을 포함할 수 있다. 예를 들어, 화소 전극(180)은 ITO/Ag/ITO의 삼중막으로 이루어질 수 있으나 이에 제한되지 않는다.
비아층(165) 및 화소 전극(180) 상에 화소 정의막(185)이 배치될 수 있다. 화소 정의막(185)은 표시 영역(DPA)과 중첩하여 배치될 수 있다. 또한, 비표시 영역(NDA)의 하부 댐층(167) 상에 상부 댐층(187)이 배치될 수 있다. 상부 댐층(187)은 하부 댐층(167)과 중첩하여 배치될 수 있다. 상부 댐층(187)의 측변은 하부 댐층(167)의 측변보다 내측으로 배치될 수 있으나, 이에 제한되지 않으며 하부 댐층(167)의 측변과 상호 정렬될 수도 있다. 하부 댐층(167)과 상부 댐층(187)은 댐(DAM)을 이루어 표시 영역(DPA)으로부터 유기물이 넘치는 것을 방지할 수 있다. 화소 정의막(185)과 상부 댐층(187)은 동일한 물질을 포함할 수 있다. 화소 정의막(185)의 물질은 상술한 도 2와 같으므로 중복되는 설명은 생략한다.
화소 정의막(185) 및 화소 전극(180) 상에 발광층(190)이 배치될 수 있다. 발광층(190) 상에 공통 전극(192)이 배치될 수 있다. 공통 전극(192)의 제1 기판(110)의 표시 영역(DPA) 전체에 배치될 수 있다. 발광층(190) 및 공통 전극(192)의 설명은 상술한 도 2와 같으므로 중복되는 설명은 생략한다.
공통 전극(192) 상에는 박막 봉지 구조물(195)이 배치될 수 있다. 박막 봉지 구조물(195)은 제1 무기막(195a), 유기막(195b) 및 제2 무기막(195c)을 포함할 수 있다. 박막 봉지 구조물(195)은 표시 영역(DPA) 및 비표시 영역(NDA)에 중첩하여 배치될 수 있다. 박막 봉지 구조물(195)은 표시 영역(DPA) 전체를 덮고 비표시 영역(NDA)의 일부를 덮을 수 있다. 예를 들어, 박막 봉지 구조물(195)의 적어도 일부는 댐(DAM)의 적어도 일부를 덮을 수 있다. 다만, 이에 제한되지 않는다.
상기와 같이, 일 실시예에 따른 표시 장치에 의하면, 비아층(165) 상에 배치되는 제3 도전층(COL3)으로 소스/드레인 전극층을 대신함으로써, 반도체층(140)과 차광층(120)의 연결을 간소한 구조로 구현하고 패드 전극들을 보호할 수 있는 이점이 있다.
이하, 도 5에 도시한 표시 장치의 제조 방법에 대해 설명한다.
도 6 내지 도 20은 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 6을 참조하면, 먼저 제1 기판(110) 상에 패턴화된 차광층(120), 하부 커패시터(124), 하부 패턴층(126) 및 하부 패드 전극(128)을 형성한다. 패턴화된 차광층(120), 하부 커패시터(124), 하부 패턴층(126) 및 하부 패드 전극(128)은 제1 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 제1 도전층 하부 물질층과 제1 도전층 상부 물질층을 순차적으로 증착한다. 이어, 제1 도전층 상부 물질층 상에 포토레지스트를 도포하고, 노광 및 현상을 통해 제1 포토 레지스트 패턴(PR1)을 형성한다. 이어, 제1 포토 레지스트 패턴(PR1)을 마스크로 이용하여 식각액을 분사하여 제1 도전층 하부 물질층 및 제1 도전층 상부 물질층을 순차 식각하는 제1 식각 공정(1etch)을 수행한다. 이후, 제1 포토 레지스트 패턴(PR1)을 스트립 또는 애싱하여 제거한다.
따라서, 도 6에 도시된 바와 같이, 제1 차광층(120a) 및 제2 차광층(120b)이 적층된 차광층(120), 제1 커패시터층(124a) 및 제2 커패시터층(124b)이 적층된 하부 커패시터(124), 하부 제1 패턴층(126a) 및 하부 제2 패턴층(126b)이 적층된 하부 패턴층(126) 및 제1 하부 패드층(128a) 및 제2 하부 패드층(128b)이 적층된 하부 패드 전극(128)을 형성할 수 있다.
다음, 도 7을 참조하면, 차광층(120), 하부 커패시터(124), 하부 패턴층(126) 및 하부 패드 전극(128)이 형성된 제1 기판(110) 상에 버퍼층(130)을 형성한다. 이어, 버퍼층(130) 상에 반도체층(140) 및 상부 커패시터(145)를 형성한다. 반도체층(140) 및 상부 커패시터(145)는 제2 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(130) 상에 산화물 반도체 물질층을 증착한 후, 포토리소그래피 공정을 통해 제2 포토 레지스트 패턴(PR2)을 형성한다. 제2 포토 레지스트 패턴(PR2)을 마스크로 하여 식각액을 분사하여 산화물 반도체 물질층을 식각하는 제2 식각 공정(2etch)을 수행한다. 이후, 제2 포토 레지스트 패턴(PR2)을 스트립 또는 애싱하여 도 7에 도시된 바와 같이, 패턴화된 반도체층(140) 및 상부 커패시터(145)를 형성할 수 있다.
이어, 도 8을 참조하면, 반도체층(140) 및 상부 커패시터(145)이 형성된 버퍼층(130) 상에 게이트 절연층(147)을 형성한다. 이어, 게이트 절연층(147)과 버퍼층(130)을 관통하는 제1 컨택홀(CT1), 제2 컨택홀(CT2) 및 제3 컨택홀(CT3)을 형성한다. 제1 컨택홀(CT1), 제2 컨택홀(CT2) 및 제3 컨택홀(CT3)은 제3 마스크 공정에 의해 형성될 수 있다. 예를 들어, 게이트 절연층(147) 상에 포토리소그래피 공정을 통해 제3 포토 레지시트 패턴(PR3)을 형성한다. 제3 포토 레지스트 패턴(PR3)을 마스크로 하여 식각액을 분사하여 게이트 절연층(147) 및 버퍼층(130)을 식각하는 제3 식각 공정(3etch)을 수행한다. 이후, 제3 포토 레지스트 패턴(PR3)을 스트립 또는 애싱하여 도 8에 도시된 바와 같이, 제1 컨택홀(CT1), 제2 컨택홀(CT2) 및 제3 컨택홀(CT3)을 형성할 수 있다. 제1 컨택홀(CT1)은 차광층(120)을 노출하고 제2 컨택홀(CT2)은 하부 패턴층(126)을 노출하며, 제3 컨택홀(CT3)은 하부 패드 전극(128)을 노출할 수 있다.
다음, 도 9 및 도 10을 참조하면, 제1 컨택홀(CT1), 제2 컨택홀(CT2) 및 제3 컨택홀(CT3)이 형성된 제1 기판(110) 상에 패턴화된 연결 패턴층(152), 게이트 전극(150), 상부 패턴층(154) 및 상부 패드 전극(156)을 형성한다. 패턴화된 연결 패턴층(152), 게이트 전극(150), 상부 패턴층(154) 및 상부 패드 전극(156)은 제4 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 제1 게이트 물질층(GML1)과 제2 게이트 물질층(GML2)을 순차적으로 증착한다. 이어, 제2 게이트 물질층(GML2) 상에 포토레지스트를 도포하고, 노광 및 현상을 통해 제4 포토 레지스트 패턴(PR4)을 형성한다. 그리고 제4 포토 레지스트 패턴(PR4)을 마스크로 이용하여 식각액을 분사하여 제1 게이트 물질층(GML1) 및 제2 게이트 물질층(GML2을 순차 식각하는 제4 식각 공정(4etch)을 수행한다.
따라서, 도 10에 도시된 바와 같이, 제1 연결 패턴층(152a) 및 제2 연결 패턴층(152b)이 적층된 연결 패턴층(152), 제1 게이트층(150a) 및 제2 게이트층(150b)이 적층된 게이트 전극(150), 상부 제1 패턴층(154a) 및 상부 제2 패턴층(154b)이 적층된 상부 패턴층(154), 및 제1 상부 패드층(156a) 및 제2 상부 패드층(156b)이 적층된 상부 패드 전극(156)을 형성할 수 있다.
연결 패턴층(152)은 제1 컨택홀(CT1)을 통해 차광층(120)에 연결되고, 상부 패턴층(154)은 제2 컨택홀(CT2)을 통해 하부 패턴층(126)에 연결되며, 상부 패드 전극(156)은 제3 컨택홀(CT3)을 통해 하부 패드 전극(128)에 연결될 수 있다.
이어, 패턴화된 게이트 절연층(147)을 형성한다. 패턴화된 게이트 절연층(147)은 잔존하는 제4 포토 레지스트 패턴(PR4)을 마스크로 이용하여 형성할 수 있다. 예를 들어, 제4 포토 레지스트 패턴(PR4)을 마스크로 이용하여 식각액을 분사하여 게이트 절연층(147)을 식각하는 제5 식각 공정(5etch)을 수행한다.
따라서, 도 11에 도시된 바와 같이, 제5 식각 공정(5etch)에 의해 게이트 절연층(147)이 식각되어 패턴화될 수 있다. 이후, 제4 포토 레지스트 패턴(PR4)을 스트립 또는 애싱하여 제거한다.
이어, 도 12 내지 도 16을 참조하면, 연결 패턴층(152), 게이트 전극(150), 상부 패턴층(154) 및 상부 패드 전극(156)이 형성된 제1 기판(110) 상에 층간 절연층(160) 및 비아층(165)을 형성한다. 층간 절연층(160)과 비아층(165)은 제5 마스크 공정에 의해 형성될 수 있다.
구체적으로, 도 12를 참조하면, 제1 기판(110) 상에 층간 절연층(160)을 형성하고, 층간 절연층(160) 상에 제1 비아 물질층(165')을 형성한다.
다음, 도 13을 참조하면, 제1 비아 물질층(165') 상에 제5 마스크를 이용한 포토리소그래피 공정을 통해 제5 포토 레지스트 패턴(PR5)을 형성한다. 제5 마스크는 하프톤(half-tone) 마스크일 수 있으며, 제5 포토 레지스트 패턴(PR5)은 두께가 두꺼운 제1 포토 영역(PH1) 및 제1 포토 영역(PH1)보다 두께가 상대적으로 작은 제2 포토 영역(PH2)을 포함할 수 있다.
이어, 제5 포토 레지스트 패턴(PR5)을 마스크로 이용하여 건식 식각 공정으로 제1 비아 물질층(165')을 식각하는 제6 식각 공정(6etch)을 수행한다. 제6 식각 공정(6etch)을 통해 제1 비아 물질층(165')은 하부의 층간 절연층(160)을 노출하는 다수의 비아홀들이 형성될 수 있다. 구체적으로, 제1 비아 물질층(165')에는 연결 패턴층(152)과 중첩하는 제1 비아홀(VIA1), 반도체층(140)의 일부와 중첩하는 제2 비아홀(VIA2), 반도체층(140)의 타부를 노출하는 제3 비아홀(VIA3), 및 상부 패드 전극(156)과 중첩하는 제4 비아홀(VIA4)을 형성한다.
다음, 도 14를 참조하면, 제5 포토 레지스트 패턴(PR5)을 애싱한다. 애싱 공정에서 제5 포토 레지스트 패턴(PR5)의 두께가 낮아져, 제2 포토 영역(PH2)은 제거되고 제1 포토 영역(PH1)만이 남아있게 된다. 그리고, 제5 포토 레지스트 패턴(PR5)을 마스크로 하여, 제1 비아 물질층(165')을 식각하는 제7 식각 공정(7etch)을 수행한다. 제7 식각 공정(7etch)에서, 제5 포토 레지스트 패턴(PR5)에 의해 마스킹되지 않은 제1 비아 물질층(165')이 식각되어 비아층(165)으로 형성될 수 있다. 예를 들어, 비표시 영역(NDA) 및 패드부(PDA)에서 제1 비아 물질층(165')이 소정 두께로 식각될 수 있다. 이 영역들은 후술하는 공정에서 완전히 제거되기 용이할 수 있다.
다음, 도 15 및 도 16을 참조하면, 제5 포토 레지스트 패턴(PR5)을 마스크로 이용하여 제1 내지 제4 비아홀(VIA1, VIA2, VIA3, VIA4)들에 의해 노출된 층간 절연층(160)을 식각하는 제8 식각 공정(8etch)을 수행한다. 구체적으로, 층간 절연층(160)에 연결 패턴층(152)을 노출하는 제4 컨택홀(CT4)을 형성하고, 반도체층(140)의 일부를 노출하는 제5 컨택홀(CT5)을 형성하고, 반도체층(140)의 타부를 노출하는 제6 컨택홀(CT6)을 형성하고, 상부 패드 전극(156)을 노출하는 제7 컨택홀(CT7)을 형성한다.
다음, 도 17을 참조하면, 비아층(165)이 형성된 제1 기판(110) 상에 패턴화된 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)을 형성한다. 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)은 제6 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 브릿지 물질층을 증착하고 브릿지 물질층 상에 포토레지스트를 도포하고 노광 및 현상을 통해 제6 포토 레지스트 패턴(PR6)을 형성한다. 그리고, 제6 포토 레지스트 패턴(PR6)을 마스크로 이용하여 식각액을 분사하여 브릿지 물질층을 식각하는 제9 식각 공정(9etch)을 수행한다.
제9 식각 공정(9etch)에 의해 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)이 형성될 수 있다. 제1 브릿지층(170)은 제1 비아홀(VIA1) 및 제4 컨택홀(CT4)을 통해 연결 패턴층(152)과 컨택하고, 제2 비아홀(VIA2) 및 제5 컨택홀(CT5)을 통해 반도체층(140)의 일부에 컨택할 수 있다. 제2 브릿지층(175)은 제3 비아홀(VIA3) 및 제6 컨택홀(CT6)을 통해 반도체층(140)의 타부에 컨택할 수 있다. 패드 캡핑층(177)은 제4 비아홀(VIA4) 및 제7 컨택홀(CT7)을 통해 상부 패드 전극(156)에 컨택할 수 있다. 이후, 제6 포토 레지스트 패턴(PR6)을 스트립 또는 애싱하여 제거한다.
이어, 제1 기판(110)을 열처리하여 패드 캡핑층(177)을 폴리화한다. 패드 캡핑층(177)은 후술하는 화소 전극(180)의 제1 화소층(180a)과 동일한 물질을 포함하여, 화소 전극(180)의 식각액에 의해 식각될 수 있다. 본 실시예에서는 패드 캡핑층(177)을 폴리화하여 화소 전극(180)의 식각액에 의해 식각되는 것을 방지할 수 있다. 제1 기판(110)의 열처리에 의해 제1 브릿지층(170) 및 제2 브릿지층(175) 또한 폴리화될 수 있다. 상기 열처리는 약 150 내지 200도에서 수 분 내지 수 십분 동안 수행될 수 있다.
다음, 도 18을 참조하면, 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)이 형성된 제1 기판(110) 상에 패턴화된 화소 전극(180)을 형성한다. 화소 전극(180)은 제7 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 제1 전극 물질층, 제2 전극 물질층 및 제3 전극 물질층을 순차 적층하고, 제3 전극 물질층 상에 포토레지스트를 도포하고 노광 및 현상을 통해 제7 포토 레지스트 패턴(PR7)을 형성한다. 그리고, 제7 포토 레지스트 패턴(PR7)을 마스크로 이용하여 식각액을 분사하여 제1 전극 물질층, 제2 전극 물질층 및 제3 전극 물질층을 식각하는 제10 식각 공정(10etch)을 수행한다.
제10 식각 공정(10etch)에 의해 제1 화소층(180a), 제2 화소층(180b) 및 제3 화소층(180c)이 적층된 화소 전극(180)이 형성될 수 있다. 화소 전극(180)은 제3 비아홀(VIA3)을 채워 제2 브릿지층(175)을 통해 반도체층(140)의 타부에 전기적으로 연결될 수 있다.
이어, 제7 포토 레지스트 패턴(PR7) 및 제1 브릿지층(170)을 마스크로 이용하여 비아층(165)을 일부 제거하는 애싱 공정을 수행한다. 애싱 공정에 의해, 노출된 비아층(165)은 일부 두께만큼 제거될 수 있다. 앞에서 비표시 영역(NDA) 및 패드부(PDA)의 비아층(165)은 두께가 낮아진 채로 잔존하였다. 본 애싱 공정에 의해 비표시 영역(NDA) 및 패드부(PDA)의 두께가 낮은 비아층(165)은 제거되고, 비표시 영역(NDA)에 잔존하는 비아층(165)은 하부 댐층(167)으로 형성될 수 있다. 본 실시예에서는 제7 포토 레지스트 패턴(PR7) 및 제1 브릿지층(170)을 마스크로 이용하였지만 이에 제한되지 않으며, 제7 포토 레지스트 패턴(PR7)을 제거하고 제1 브릿지층(170) 및 화소 전극(180)을 마스크로 이용할 수도 있다.
다음, 도 19를 참조하면, 화소 전극(180) 및 하부 댐층(167)이 형성된 제1 기판(110) 상에 화소 정의막(185) 및 상부 댐층(187)을 형성한다. 화소 정의막(185) 및 상부 댐층(187)은 제8 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 화소 정의막 물질층을 코팅하고 화소 정의막 물질층 상에 포토레지스트를 도포하고 노광 및 현상을 통해 제8 포토 레지스트 패턴을 마스크로 이용하여 화소 정의막 물질층을 식각하는 제11 식각 공정을 수행한다. 제11 식각 공정에서 화소 정의막(185)은 화소 전극(180)을 노출하는 개구부가 형성되고, 비표시 영역(NDA)에서 상부 댐층(187)이 형성될 수 있다. 화소 정의막(185)은 패드부(PDA)에서 모두 제거될 수 있다.
이어, 화소 정의막(185) 및 화소 전극(180) 상에 발광층(190)을 증착하여 형성한다. 발광층(190)은 잉크젯 방식 또는 화학기상증착 방식으로 형성할 수 있다.
다음, 도 20을 참조하면, 발광층(190)이 형성된 제1 기판(110) 상에 공통 전극(192)을 증착하여 형성한다. 공통 전극(192)은 표시 영역(DPA) 전체에 증착될 수 있다. 이어, 공통 전극(192)이 형성된 제1 기판(110) 상에 제1 무기막(195a), 유기막(195b) 및 제2 무기막(195b)을 순차적으로 형성하여 박막 봉지 구조물(195)을 형성한다. 박막 봉지 구조물(195)은 비표시 영역(NDA)에 배치된 댐(DAM)에 의해 패드부(PDA) 또는 비표시 영역(NDA)으로 더 퍼지는 것이 차단될 수 있다.
상기와 같이, 본 실시예에서는 소스/드레인 전극층을 생략하고 제3 도전층인 제1 브릿지층을 이용하여 차광층과 반도체층을 연결할 수 있다. 또한, 게이트 전극과 동일한 제2 도전층을 이용하여 연결 패턴층을 형성하여 제1 브릿지층과 차광층을 연결할 수 있다. 또한, 제3 도전층인 패드 캡핑층을 폴리화하여 패드 전극들을 덮어 보호할 수 있다. 이와 같이, 본 실시예에서는 소스/드레인 전극층을 형성하는 복잡한 공정 대신에 제3 도전층으로 소스/드레인 전극층을 대신함으로써, 공정을 간소화할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 21은 다른 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 22는 다른 실시예에 따른 표시 장치의 제조 방법을 나타낸 단면도이다.
도 21을 참조하면, 본 실시예에서는 제1 브릿지층(170)이 다중막으로 이루어진다는 점에서 상술한 도 5의 실시예와 차이가 있다. 하기에서는 차이가 있는 구성에 대해 설명하기로 한다.
제1 브릿지층(170)은 제1 전극층(171), 제1 전극층(171) 상에 배치된 제2 전극층(172), 제2 전극층(172) 상에 배치된 제3 전극층(173), 및 제3 전극층(173) 상에 배치된 제4 전극층(174)을 포함할 수 있다.
제1 전극층(171), 제2 전극층(172) 및 제4 전극층(174)은 ITO, IZO, ZnO, In2O3 등의 금속산화물을 포함할 수 있다. 제3 전극층(173)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질을 포함할 수 있다. 예를 들어, 제1 브릿지층(170)은 ITO/ITO/Ag/ITO의 다층 구조를 가질 수 있다. 또한, 제1 전극층(171)은 상술한 제2 브릿지층(175)과 동일하게 폴리화된 금속 산화물을 포함할 수 있다.
또한, 제2 전극층(172)은 화소 전극(180)의 제1 화소층(180a)과 동일한 물질을 포함하고, 제3 전극층(173)은 화소 전극(180)의 제2 화소층(180b)과 동일한 물질을 포함하고, 제4 전극층(174)은 화소 전극(180)의 제3 화소층(180c)과 동일한 물질을 포함할 수 있다.
본 실시예에서, 제1 브릿지층(170)이 제1 전극층(171) 상에 배치된 제2 전극층(172), 제3 전극층(173), 및 제4 전극층(174)을 포함함으로써, 제1 브릿지층(170)의 물리적인 구조 특성, 예를 들어 단락, 크랙 등으로부터 내구성을 향상시킬 수 있다.
상술한 제1 브릿지층(170)은 다음과 같이 제조될 수 있다.
도 22를 참조하면, 제1 전극층(171)을 포함하는 제1 브릿지층(170), 제2 브릿지층(175) 및 패드 캡핑층(177)이 형성된 제1 기판(110) 상에 패턴화된 제2 전극층(172), 제3 전극층(173) 및 제4 전극층(174)을 포함하는 제1 브릿지층(170)을 형성하고 화소 전극(180)을 형성한다.
제1 브릿지층(170)의 제2 전극층(172), 제3 전극층(173) 및 제4 전극층(174)과, 화소 전극(180)은 제7 마스크 공정으로 동시에 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 제1 전극 물질층, 제2 전극 물질층 및 제3 전극 물질층을 순차 적층하고, 제3 전극 물질층 상에 포토레지스트를 도포하고 노광 및 현상을 통해 제7 포토 레지스트 패턴(PR7)을 형성한다. 그리고, 제7 포토 레지스트 패턴(PR7)을 마스크로 이용하여 식각액을 분사하여 제1 전극 물질층, 제2 전극 물질층 및 제3 전극 물질층을 식각하는 제10 식각 공정(10etch)을 수행한다.
제10 식각 공정(10etch)에 의해, 제1 브릿지층(170)의 제1 전극층(171) 상에 제2 전극층(172), 제3 전극층(173) 및 제4 전극층(174)이 적층되어, 제1 브릿지층(170)이 제조될 수 있다. 또한, 제1 화소층(180a), 제2 화소층(180b) 및 제3 화소층(180c)이 적층된 화소 전극(180)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 110: 제1 기판
120: 차광층 128: 하부 패드 전극
130: 버퍼층 140: 반도체층
147: 게이트 절연층 150: 게이트 전극
152: 연결 패턴층 156: 상부 패드 전극
160: 층간 절연층 165: 비아층
170: 제1 브릿지층 175: 제2 브릿지층
177: 패드 캡핑층 180: 화소 전극
185: 화소 정의막 190: 발광층
192: 공통 전극

Claims (22)

  1. 기판 상에 배치된 차광층;
    상기 차광층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 서로 이격된 연결 패턴층 및 게이트 전극;
    상기 연결 패턴층 및 상기 게이트 전극 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치된 비아층;
    상기 비아층 상에 배치된 제1 브릿지층 및 제2 브릿지층;
    상기 제2 브릿지층 상에 배치된 화소 전극;
    상기 화소 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 공통 전극을 포함하며,
    상기 제1 브릿지층의 일단은 상기 연결 패턴층을 통해 상기 차광층과 연결되고 타단은 상기 반도체층과 연결되며,
    상기 제2 브릿지층은 상기 반도체층과 상기 화소 전극을 연결하는 표시 장치.
  2. 제1 항에 있어서,
    상기 연결 패턴층과 상기 게이트 전극은 서로 동일한 층 상에 배치되며, 동일한 물질을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 연결 패턴층은 상기 게이트 절연층 및 상기 버퍼층을 관통하는 제1 컨택홀을 통해 상기 차광층에 컨택하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 브릿지층의 일단은 상기 층간 절연층을 관통하는 제2 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 연결 패턴층에 컨택하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 브릿지층의 타단은 상기 층간 절연층을 관통하는 제3 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 반도체층의 일부에 컨택하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 브릿지층은 상기 층간 절연층을 관통하는 제4 컨택홀 및 상기 비아층을 관통하는 제3 비아홀을 통해 상기 반도체층의 타부에 컨택하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 브릿지층 및 상기 제2 브릿지층은 금속 산화물을 포함하며, 상기 금속 산화물은 ITO, IZO, ZnO 또는 In2O3 중에서 선택된 어느 하나를 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 브릿지층 및 상기 제2 브릿지층은 폴리화된 금속 산화물을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 브릿지층은 제1 전극층, 상기 제1 전극층 상에 배치된 제2 전극층, 상기 제2 전극층 상에 배치된 제3 전극층 및 상기 제3 전극층 상에 배치된 제4 전극층을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극층, 상기 제2 전극층 및 상기 제4 전극층은 금속 산화물을 포함하며,
    상기 제1 전극층은 폴리화된 금속 산화물을 포함하는 표시 장치.
  11. 표시 영역 및 패드부를 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치된 차광층 및 상기 기판의 상기 패드부 상에 배치된 하부 패드 전극;
    상기 차광층 및 상기 하부 패드 전극 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되며, 상기 차광층과 중첩하는 반도체층;
    상기 반도체층 상에 배치된 게이트 절연층;
    상기 표시 영역의 상기 게이트 절연층 상에 배치되는 연결 패턴층 및 게이트 전극과, 상기 패드부의 상기 게이트 절연층 상에 배치되며 상기 하부 패드 전극과 중첩하는 상부 패드 전극;
    상기 연결 패턴층, 상기 게이트 전극 및 상기 하부 패드 전극 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치된 비아층;
    상기 표시 영역의 상기 비아층 상에 배치된 제1 브릿지층 및 제2 브릿지층과, 상기 패드부 상에 배치되며 상기 상부 패드 전극과 중첩하는 패드 캡핑층;
    상기 제2 브릿지층 상에 배치된 화소 전극;
    상기 화소 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 공통 전극을 포함하며,
    상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층은 폴리화된 금속 산화물을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 상부 패드 전극은 상기 버퍼층 및 상기 게이트 절연층을 관통하는 제1 컨택홀을 통해 상기 하부 패드 전극에 컨택하는 표시 장치.
  13. 제12 항에 있어서,
    상기 패드 캡핑층은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 상부 패드 전극과 컨택하는 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 브릿지층의 일단은 상기 연결 패턴층을 통해 상기 차광층과 연결되고 타단은 상기 반도체층과 연결되며,
    상기 제2 브릿지층은 상기 반도체층과 상기 화소 전극을 연결하는 표시 장치.
  15. 제14 항에 있어서,
    상기 연결 패턴층은 상기 게이트 절연층 및 상기 버퍼층을 관통하는 제3 컨택홀을 통해 상기 차광층에 컨택하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 브릿지층의 일단은 상기 층간 절연층을 관통하는 제4 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 연결 패턴층에 컨택하고, 상기 제1 브릿지층의 타단은 상기 층간 절연층을 관통하는 제5 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 반도체층의 일부에 컨택하며, 상기 제2 브릿지층은 상기 층간 절연층을 관통하는 제6 컨택홀 및 상기 비아층을 관통하는 제3 비아홀을 통해 상기 반도체층의 타부에 컨택하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층은 ITO, IZO, ZnO 또는 In2O3 중에서 선택된 어느 하나를 포함하는 표시 장치.
  18. 기판 상에 차광층 및 하부 패드 전극을 형성하는 단계;
    상기 차광층 및 상기 하부 패드 전극 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 상기 차광층과 중첩하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 연결 패턴층, 게이트 전극, 및 상부 패드 전극을 형성하는 단계;
    상기 연결 패턴층, 상기 게이트 전극 및 상기 하부 패드 전극 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 비아층을 형성하는 단계;
    상기 비아층 상에 제1 브릿지층 및 제2 브릿지층을 형성하고, 상기 상부 패드 전극과 중첩하는 패드 캡핑층을 형성하는 단계;
    상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층을 폴리화하는 단계;
    상기 제2 브릿지층 상에 화소 전극을 형성하는 단계;
    상기 화소 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 폴리화하는 단계는 상기 제1 브릿지층, 상기 제2 브릿지층 및 상기 패드 캡핑층이 형성된 상기 기판을 150 내지 200도의 온도에서 열처리하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 연결 패턴층, 상기 게이트 전극 및 상기 상부 패드 전극은 동일한 마스크 공정으로 형성하는 표시 장치의 제조 방법.
  21. 제18 항에 있어서,
    상기 연결 패턴층, 게이트 전극, 및 상부 패드 전극을 형성하는 단계 이전에,
    상기 게이트 절연층 및 상기 버퍼층을 식각하여 상기 차광층을 노출하는 제1 컨택홀, 상기 하부 패드 전극을 노출하는 제2 컨택홀을 형성하고,
    상기 연결 패턴층은 상기 제1 컨택홀을 통해 상기 차광층과 컨택하고, 상기 상부 패드 전극은 상기 제2 컨택홀을 통해 상기 하부 패드 전극과 컨택하는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 층간 절연층 상에 비아층을 형성하는 단계 이후에,
    상기 비아층과 상기 층간 절연층을 식각하여, 상기 연결 패턴층을 노출하는 제3 컨택홀 및 제1 비아홀을 형성하고 상기 하부 패드 전극을 노출하는 제4 컨택홀 및 제2 비아홀을 형성하며,
    상기 제1 브릿지층은 제3 컨택홀 및 상기 제1 비아홀을 통해 상기 연결 패턴층에 컨택하고, 상기 패드 캡핑층은 상기 제4 컨택홀 및 상기 제2 비아홀을 통해 상기 상부 패드 전극에 컨택하는 표시 장치의 제조 방법.
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